特表 2024-547178 画素駆動回路、画素駆動方法及び表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】画素駆動回路、画素駆動方法及び表示パネル

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20241219BHJP

   G09G 3/20 20060101ALI20241219BHJP

   G09F 9/30 20060101ALI20241219BHJP

   H10K 59/123 20230101ALI20241219BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 680G

G09F9/30 338

H10K59/123

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024539785

(86)(22)【出願日】2023-05-16

(85)【翻訳文提出日】2024-06-28

(86)【国際出願番号】 CN2023094619

(87)【国際公開番号】W WO2024093195

(87)【国際公開日】2024-05-10

(31)【優先権主張番号】202211359796.0

(32)【優先日】2022-11-02

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】521141718

【氏名又は名称】恵科股▲分▼有限公司

【氏名又は名称原語表記】ＨＫＣ Ｃｏｒｐｏｒａｔｉｏｎ Ｌｉｍｉｔｅｄ

【住所又は居所原語表記】１Ｆ－３Ｆ， ５Ｆ－７Ｆ ｏｆ Ｆａｃｔｏｒｙ Ｂｕｉｌｄｉｎｇ １， ７Ｆ ｏｆ Ｆａｃｔｏｒｙ Ｂｕｉｌｄｉｎｇ ６， Ｈｕｉｋｅ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ， Ｎｏ．１ Ｉｎｄｕｓｔｒｉａｌ ２ｎｄ Ｒｏａｄ， Ｓｈｉｌｏｎｇ Ｃｏｍｍｕｎｉｔｙ， Ｓｈｉｙａｎ Ｓｔｒｅｅｔ， Ｂａｏａｎ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100160691

【弁理士】

【氏名又は名称】田邊 淳也

(72)【発明者】

【氏名】樊 涛

(72)【発明者】

【氏名】袁 海江

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC21

3K107CC33

3K107CC43

3K107EE03

3K107FF04

3K107FF15

3K107HH02

3K107HH05

5C080AA06

5C080AA07

5C080DD03

5C080DD05

5C080DD29

5C080FF11

5C080JJ03

5C080JJ04

5C080JJ07

5C094AA10

5C094BA03

5C094BA23

5C094BA27

5C094DB01

5C094DB04

5C094EA04

5C380AA01

5C380AA03

5C380AB06

5C380AB18

5C380AB24

5C380BA39

5C380BB22

5C380BD01

5C380CC26

5C380CC33

5C380CC57

5C380CC63

5C380CD013

(57)【要約】

本願は画素駆動回路、画素駆動方法及び表示パネルを開示し、画素駆動回路は、第１の薄膜トランジスタ（Ｍ１）、第２の薄膜トランジスタ（Ｍ２）、第３の薄膜トランジスタ（Ｍ３）、第４の薄膜トランジスタ（Ｍ４）、第５の薄膜トランジスタ（Ｍ５）、第６の薄膜トランジスタ（Ｍ６）及びキャパシタ（Ｃ）を含む。同じ列上で隣接する第1の発光素子（Ｄ1）及び第2の発光素子（Ｄ2）が１つの画素駆動回路を共有することができ、第４の薄膜トランジスタ（Ｍ4）の閾値電圧及び電源電圧（Ｖｓｓ１，Ｖｓｓ2）の電圧降下を補償することができる。

【特許請求の範囲】

【請求項1】

表示パネルに適用される画素駆動回路であって、
前記表示パネルには画素アレイが設けられ、前記画素アレイは、同じ列上で隣接する第１の発光素子（Ｄ１）と第２の発光素子（Ｄ２）とを含み、前記第１の発光素子（Ｄ１）は、アノードが第１のノード（Ａ１）に接続され、カソードに第１の電源電圧が入力され、前記第２の発光素子（Ｄ２）は、アノードが第３のノード（Ａ３）に接続され、カソードに第２の電源電圧が入力され、
前記画素駆動回路は、第１の薄膜トランジスタ（Ｍ１）、第２の薄膜トランジスタ（Ｍ２）、第３の薄膜トランジスタ（Ｍ３）、第４の薄膜トランジスタ（Ｍ４）、第５の薄膜トランジスタ（Ｍ５）、第６の薄膜トランジスタ（Ｍ６）及びキャパシタ（Ｃ）を含み、
前記第１の薄膜トランジスタ（Ｍ１）は、被制御端子に第１の制御信号（Ｃｔｒ１）が入力され、第１の端子に第１の電源電圧が入力され、第２の端子が第１のノード（Ａ１）に接続され、
前記第２の薄膜トランジスタ（Ｍ２）は、被制御端子に第２の制御信号（Ｃｔｒ２）が入力され、第１の端子が第４のノード（Ａ４）に接続され、第２の端子が前記第１の薄膜トランジスタ（Ｍ１）の第２の端子に接続され、
前記第２の薄膜トランジスタ（Ｍ２）は、被制御端子に走査信号（Ｓｃａｎ）が入力され、第１の端子がデータ信号（Ｄａｔａ）に接続され、第２の端子が第２のノード（Ａ２）に接続され、
前記第４の薄膜トランジスタ（Ｍ４）は、被制御端子が第４のノード（Ａ４）に接続され、第１の端子が第１のノード（Ａ１）に接続され、第２の端子が第３のノード（Ａ３）に接続され、
前記第５の薄膜トランジスタ（Ｍ５）は、被制御端子に第３の制御信号（Ｃｔｒ３）が入力され、第１の端子が第４のノード（Ａ４）に接続され、第２の端子が第３のノード（Ａ３）に接続され、
前記第６の薄膜トランジスタ（Ｍ６）は、被制御端子に第４の制御信号（Ｃｔｒ４）が入力され、第１の端子が前記第５の薄膜トランジスタ（Ｍ５）の第２の端子に接続され、第２の端子に第２の電源電圧が入力され、
前記キャパシタ（Ｃ）は、一方の端子が第２のノード（Ａ２）に接続され、他方の端子が第４のノード（Ａ４）に接続されている
画素駆動回路。

【請求項2】

前記第１の薄膜トランジスタ（Ｍ１）と前記第２の薄膜トランジスタ（Ｍ２）とは、前記第１の発光素子（Ｄ１）の発光と前記第１のノード（Ａ１）の電荷の消去を制御するのに用いられ、
前記第３の薄膜トランジスタ（Ｍ３）は、データ書込薄膜トランジスタであり、
前記第４の薄膜トランジスタ（Ｍ４）は同時に前記第１の発光素子（Ｄ１）及び前記第２の発光素子（Ｄ２）の駆動薄膜トランジスタとされ、
前記第５の薄膜トランジスタ（Ｍ５）と前記第６の薄膜トランジスタ（Ｍ６）とは前記第２の発光素子（Ｄ２）の発光と前記第３のノード（Ａ３）の電荷の消去を制御するのに用いられ、
前記キャパシタ（Ｃ）は蓄積キャパシタである
請求項１に記載の画素駆動回路。

【請求項3】

前記第１の薄膜トランジスタ（Ｍ１）、前記第２の薄膜トランジスタ（Ｍ２）、前記第３の薄膜トランジスタ（Ｍ３）、前記第４の薄膜トランジスタ（Ｍ４）、前記第５の薄膜トランジスタ（Ｍ５）及び前記第６のトランジスタ（Ｍ６）の被制御端子は全てゲートである
請求項１に記載の画素駆動回路。

【請求項4】

前記第１の制御信号（Ｃｔｒ１）、前記第２の制御信号（Ｃｔｒ２）、前記第３の制御信号（Ｃｔｒ３）、前記第４の制御信号（Ｃｔｒ４）、前記走査信号（Ｓｃａｎ）及び前記データ信号（Ｄａｔａ）は、いずれも外部のタイミングコントローラから出力されて得られ、第１の電源電圧（Ｖｓｓ１）と前記第２の電源電圧（Ｖｓｓ２）とは、外部のコモン電圧発生回路から出力されて得られる
請求項１に記載の画素駆動回路。

【請求項5】

前記第１の制御信号（Ｃｔｒ１）、前記第２の制御信号（Ｃｔｒ２）、前記第３の制御信号（Ｃｔｒ３）、前記第４の制御信号（Ｃｔｒ４）、前記第１の電源電圧、前記第２の電源電圧、前記走査信号（Ｓｃａｎ）及び前記データ信号（Ｄａｔａ）は、第１のリセット段階（Ｔ１）、第１のサンプリング段階（Ｔ２）、第１のデータ書込段階（Ｔ３）、第１の発光段階（Ｔ４）、第２のリセット段階（Ｔ５）、第２のサンプリング段階（Ｔ６）、第２のデータ書込段階（Ｔ７）、第２の発光段階（Ｔ８）に順次対応するように、組み合わされ、
前記第１の発光段階（Ｔ４）において、前記第１の発光素子（Ｄ１）が発光し、前記第２の発光段階（Ｔ８）において、前記第２の発光素子（Ｄ２）が発光する
請求項１に記載の画素駆動回路。

【請求項6】

前記第１のリセット段階（Ｔ１）及び前記第２のリセット段階（Ｔ５）において、前記第１の薄膜トランジスタ（Ｍ１）、前記第２の薄膜トランジスタ（Ｍ２）、前記第３の薄膜トランジスタ（Ｍ３）、前記第４の薄膜トランジスタ（Ｍ４）、前記第５の薄膜トランジスタ（Ｍ５）及び前記第６のトランジスタ（Ｍ６）がオンし、
前記データ信号（Ｄａｔａ）、前記第１の電源電圧及び前記第２の電源電圧は低電位である
請求項５に記載の画素駆動回路。

【請求項7】

前記第１のサンプリング段階（Ｔ２）において、前記第２の薄膜トランジスタ（Ｍ２）と前記第６の薄膜トランジスタ（Ｍ６）とがオンし、前記第１の薄膜トランジスタ（Ｍ１）、前記第３の薄膜トランジスタ（Ｍ３）、前記第５の薄膜トランジスタ（Ｍ５）がオフし、前記データ信号（Ｄａｔａ）が低電位であり、前記第１の電源電圧と前記第２の電源電圧とが高電位であり、前記第４のノード（Ａ４）の電位が第２の電源電圧と前記第４の薄膜トランジスタ（Ｍ４）の閾値電圧の絶対値との差であり、
前記第２のサンプリング段階（Ｔ６）において、前記第１の薄膜トランジスタ（Ｍ１）、前記第３の薄膜トランジスタ（Ｍ３）、前記第５の薄膜トランジスタ（Ｍ５）がオンし、前記第２の薄膜トランジスタ（Ｍ２）と前記第６の薄膜トランジスタ（Ｍ６）とがオフし、前記データ信号（Ｄａｔａ）が低電位であり、前記第１の電源電圧と前記第２の電源電圧とが高電位であり、前記第４のノード（Ａ４）の電位が第１の電源電圧と前記第４の薄膜トランジスタ（Ｍ４）の閾値電圧の絶対値との差である
請求項５に記載の画素駆動回路。

【請求項8】

前記第１のサンプリング段階（Ｔ２）において、前記第１の発光素子（Ｄ１）が逆方向バイアス状態にあり、
前記第２のサンプリング段階（Ｔ６）において、前記第２の発光素子（Ｄ２）が逆方向バイアス状態にある
請求項７に記載の画素駆動回路。

【請求項9】

前記第１のデータ書込段階（Ｔ３）において、前記第２の薄膜トランジスタ（Ｍ２）がオンし、前記第１の薄膜トランジスタ（Ｍ１）、前記第５の薄膜トランジスタ（Ｍ５）及び前記第６の薄膜トランジスタ（Ｍ６）がオフし、前記第３の薄膜トランジスタ（Ｍ３）が予め設定されたサブ段階においてオンし、前記第３の薄膜トランジスタ（Ｍ３）が予め設定されたサブ段階以外でオフし、前記データ信号（Ｄａｔａ）、前記第１の電源電圧及び前記第２の電源電圧が高電位であり、前記第４のノード（Ａ４）の電位が、第２の電源電圧と前記第４の薄膜トランジスタ（Ｍ４）の閾値電圧の絶対値との差と、データ信号（Ｄａｔａ）との和であり、
前記第２のデータ書込段階（Ｔ７）において、前記第５の薄膜トランジスタ（Ｍ５）がオンし、前記第１の薄膜トランジスタ（Ｍ１）、前記第２の薄膜トランジスタ（Ｍ２）及び前記第６の薄膜トランジスタ（Ｍ６）がオフし、前記第３の薄膜トランジスタ（Ｍ３）が予め設定されたサブ段階においてオンし、前記第３の薄膜トランジスタ（Ｍ３）が予め設定されたサブ段階以外でオフし、前記データ信号（Ｄａｔａ）、前記第１の電源電圧及び前記第２の電源電圧が高電位であり、前記第４のノード（Ａ４）の電位が、第１の電源電圧と前記第４の薄膜トランジスタ（Ｍ４）の閾値電圧の絶対値との差と、データ信号（Ｄａｔａ）との和である
請求項５に記載の画素駆動回路。

【請求項10】

前記第１の発光段階（Ｔ４）において、前記第６の薄膜トランジスタ（Ｍ６）がオンし、前記第１の薄膜トランジスタ（Ｍ１）、前記第２の薄膜トランジスタ（Ｍ２）、前記第３の薄膜トランジスタ（Ｍ３）及び前記第５の薄膜トランジスタ（Ｍ５）がオフし、前記第１の電源電圧が負電位であり、前記第２の電源電圧が高電位であり、前記データ信号（Ｄａｔａ）が低電位であり、
前記第２の発光段階（Ｔ８）において、前記第１の薄膜トランジスタ（Ｍ１）がオンし、前記第２の薄膜トランジスタ（Ｍ２）、前記第３の薄膜トランジスタ（Ｍ３）、前記第５の薄膜トランジスタ（Ｍ５）及び前記第６の薄膜トランジスタ（Ｍ６）がオフし、前記第１の電源電圧が高電位であり、前記第２の電源電圧が負電位であり、前記データ信号（Ｄａｔａ）が低電位である
請求項５に記載の画素駆動回路。

【請求項11】

前記第１の発光素子（Ｄ１）と前記第２の発光素子（Ｄ２）との発光時の通過電流は、前記第４の薄膜トランジスタ（Ｍ４）の閾値電圧の変化に伴って変化しない
請求項１０に記載の画素駆動回路。

【請求項12】

画素駆動回路に適用される画素駆動方法であって、
前記画素駆動回路は表示パネルに適用され、前記表示パネルには画素アレイが設けられ、前記画素アレイは、同じ列上で隣接する第１の発光素子と第２の発光素子とを含み、前記第１の発光素子は、アノードが第１のノードに接続され、カソードに第１の電源電圧が入力され、第２の発光素子は、アノードが第３のノードに接続され、カソードに第２の電源電圧が入力され、
前記画素駆動回路は、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第６の薄膜トランジスタ及びキャパシタを含み、
前記第１の薄膜トランジスタは、被制御端子に第１の制御信号が入力され、第１の端子に第１の電源電圧が入力され、第２の端子が第１のノードに接続され、
前記第２の薄膜トランジスタは、被制御端子に第２の制御信号が入力され、第１の端子が第４のノードに接続され、第２の端子が前記第１の薄膜トランジスタの第２の端子に接続され、
前記第２の薄膜トランジスタは、被制御端子に走査信号が入力され、第１の端子がデータ信号に接続され、第２の端子が第２のノードに接続され、
前記第４の薄膜トランジスタは、被制御端子が第４のノードに接続され、第１の端子が第１のノードに接続され、第２の端子が第３のノードに接続され、
前記第５の薄膜トランジスタは、被制御端子に第３の制御信号が入力され、第１の端子が第４のノードに接続され、第２の端子が第３のノードに接続され、
前記第６の薄膜トランジスタは、被制御端子に第４の制御信号が入力され、第１の端子が前記第５の薄膜トランジスタの第２の端子に接続され、第２の端子に第２の電源電圧が入力され、
前記キャパシタは、一方の端子が第２のノードに接続され、他方の端子が第４のノードに接続され、
前記画素駆動方法は、
第１のリセット段階に入り、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオンするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が低電位であるように制御するステップ（Ｓ１）と、
第１のサンプリング段階に入り、前記第４のノードの電位が前記第２の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差となるように、前記第２の薄膜トランジスタと前記第６の薄膜トランジスタとがオンするように制御し、前記第１の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタがオフするように制御し、前記データ信号が低電位となり、前記第１の電源電圧と前記第２の電源電圧とが高電位となるように制御するステップ（Ｓ２）と、
第１のデータ書込段階に入り、前記第４のノードの電位が第２の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差と、データ信号との和となるように、前記第２の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階においてオンするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階以外でオフするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が高電位であるように制御するステップ（Ｓ３）と、
第１の発光段階に入り、前記第１の発光素子が発光するように、前記第６の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ及び前記第５の薄膜トランジスタがオフするように制御し、前記第１の電源電圧が負電位であるように制御し、前記第２の電源電圧が高電位であるように制御し、前記データ信号が低電位であるように制御するステップ（Ｓ４）と、
第２のリセット段階に入り、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオンするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が低電位であるように制御するステップ（Ｓ５）と、
第２のサンプリング段階に入り、前記第４のノードの電位が第１の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差となるように、前記第１の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタがオンするように制御し、前記第２の薄膜トランジスタと前記第６の薄膜トランジスタとがオフするように制御し、前記データ信号が低電位であるように制御し、前記第１の電源電圧と前記第２の電源電圧とが高電位であるように制御するステップ（Ｓ６）と、
第２のデータ書込段階に入り、前記第４のノードの電位が、第１の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差と、データ信号との和となるように、前記第５の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階においてオンするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階以外でオフするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が高電位であるように制御するステップ（Ｓ７）と、
第２の発光段階に入り、前記第２の発光素子が発光するように、前記第１の薄膜トランジスタがオンするように制御し、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第１の電源電圧が高電位であるように制御し、前記第２の電源電圧が負電位であるように制御し、前記データ信号が低電位であるように制御するステップ（Ｓ８）と、
を含む画素駆動方法。

【請求項13】

前記第１のサンプリング段階に入り、前記第４のノードの電位が前記第２の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差となるように、前記第２の薄膜トランジスタと前記第６の薄膜トランジスタとがオンするように制御し、前記第１の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタがオフするように制御し、前記データ信号が低電位となり、前記第１の電源電圧と前記第２の電源電圧とが高電位となるように制御する前記ステップ（Ｓ２）は、
前記第２の制御信号と前記第４の制御信号とがいずれも低電位にあり、前記第１の制御信号、前記走査信号及び前記第３の制御信号がいずれも高電位にあり、前記第１のノードの電位値が前記第１の電源電圧の高電位よりも小さいことを含む
請求項１２に記載の画素駆動方法。

【請求項14】

前記第１の発光段階に入り、前記第１の発光素子が発光するように、前記第６の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ及び前記第５の薄膜トランジスタがオフするように制御し、前記第１の電源電圧が負電位であるように制御し、前記第２の電源電圧が高電位であるように制御し、前記データ信号が低電位であるように制御する前記ステップ（Ｓ４）は、
前記第４の制御信号は低電位にあり、前記第１の制御信号、前記第２の制御信号、前記走査信号及び前記第３の制御信号はいずれも高電位にあることを含む
請求項１２に記載の画素駆動方法。

【請求項15】

同じ列上で隣接する第１の発光素子（Ｄ１）と第２の発光素子（Ｄ２）とを含む画素アレイと、
前記第１の発光素子（Ｄ１）のアノードが第１のノード（Ａ１）に接続され、カソードに第１の電源電圧が入力され、第２の発光素子（Ｄ２）のアノードが第３のノード（Ａ３）に接続され、カソードに第２の電源電圧が入力される画素駆動回路と、を含む表示パネルであって、
前記画素駆動回路は、第１の薄膜トランジスタ（Ｍ１）、第２の薄膜トランジスタ（Ｍ２）、第３の薄膜トランジスタ（Ｍ３）、第４の薄膜トランジスタ（Ｍ４）、第５の薄膜トランジスタ（Ｍ５）、第６の薄膜トランジスタ（Ｍ６）及びキャパシタ（Ｃ）を含み、
前記第１の薄膜トランジスタ（Ｍ１）は、被制御端子に第１の制御信号（Ｃｔｒ１）が入力され、第１の端子に第１の電源電圧が入力され、第２の端子が第１のノード（Ａ１）に接続され、
前記第２の薄膜トランジスタ（Ｍ２）は、被制御端子に第２の制御信号（Ｃｔｒ２）が入力され、第１の端子が第４のノード（Ａ４）に接続され、第２の端子が前記第１の薄膜トランジスタ（Ｍ１）の第２の端子に接続され、
前記第２の薄膜トランジスタ（Ｍ２）は、被制御端子に走査信号（Ｓｃａｎ）が入力され、第１の端子がデータ信号（Ｄａｔａ）に接続され、第２の端子が第２のノード（Ａ２）に接続され、
前記第４の薄膜トランジスタ（Ｍ４）は、被制御端子が第４のノード（Ａ４）に接続され、第１の端子が第１のノード（Ａ１）に接続され、第２の端子が第３のノード（Ａ３）に接続され、
前記第５の薄膜トランジスタ（Ｍ５）は、被制御端子に第３の制御信号（Ｃｔｒ３）が入力され、第１の端子が第４のノード（Ａ４）に接続され、第２の端子が第３のノード（Ａ３）に接続され、
前記第６の薄膜トランジスタ（Ｍ６）は、被制御端子に第４の制御信号（Ｃｔｒ４）が入力され、第１の端子が前記第５の薄膜トランジスタ（Ｍ５）の第２の端子に接続され、第２の端子に第２の電源電圧が入力され、
前記キャパシタ（Ｃ）は、一方の端子が第２のノード（Ａ２）に接続され、他方の端子が第４のノード（Ａ４）に接続され、
前記画素駆動回路は、前記第１の発光素子（Ｄ１）と前記第２の発光素子（Ｄ２）とに接続されている
表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は２０２２年１１月２日に出願された、出願番号が２０２２１１３５９７９６．０である中国特許出願の優先権を主張し、その全ての内容を引用により本願に組み入れる。

【0002】

本願は画素駆動の技術分野に関し、特に画素駆動回路、画素駆動方法及び表示パネルに関する。

【背景技術】

【0003】

現在では、発光素子を画素とする表示パネルについては、発光素子ごとに１つの画素駆動回路を備える必要があるが、駆動薄膜トランジスタの閾値電圧に対する補償を実現するためには、既存の画素駆動回路ごとに６個以上の薄膜トランジスタを用いなければならない場合が多く、表示パネルの透過率が影響されてしまう。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願の主な目的は、自発光表示パネルの透過率が低い問題を解決するための画素駆動回路を提供することである。

【課題を解決するための手段】

【0005】

上記目的を達成するために、本願により提案される画素駆動回路は表示パネルに適用され、前記表示パネルには画素アレイが設けられ、前記画素アレイは、同じ列上で隣接する第１の発光素子と第２の発光素子とを含み、前記第１の発光素子は、アノードが第１のノードに接続され、カソードに第１の電源電圧が入力され、第２の発光素子は、アノードが第３のノードに接続され、カソードに第２の電源電圧が入力され、
前記画素駆動回路は、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第６の薄膜トランジスタ及びキャパシタを含み、
前記第１の薄膜トランジスタは、被制御端子に第１の制御信号が入力され、第１の端子に第１の電源電圧が入力され、第２の端子が第１のノードに接続され、
前記第２の薄膜トランジスタは、被制御端子に第２の制御信号が入力され、第１の端子が第４のノードに接続され、第２の端子が前記第１の薄膜トランジスタの第２の端子に接続され、
前記第２の薄膜トランジスタは、被制御端子に走査信号が入力され、第１の端子がデータ信号に接続され、第２の端子が第２のノードに接続され、
前記第４の薄膜トランジスタは、被制御端子が第４のノードに接続され、第１の端子が第１のノードに接続され、第２の端子が第３のノードに接続され、
前記第５の薄膜トランジスタは、被制御端子に第３の制御信号が入力され、第１の端子が第４のノードに接続され、第２の端子が第３のノードに接続され、
前記第６の薄膜トランジスタは、被制御端子に第４の制御信号が入力され、第１の端子が前記第５の薄膜トランジスタの第２の端子に接続され、第２の端子に第２の電源電圧が入力され、
前記キャパシタは、一方の端子が第２のノードに接続され、他方の端子が第４のノードに接続されている。

【0006】

本願は、上記のような画素駆動回路に適用される画素駆動方法をさらに提案し、前記画素駆動回路は、
第１のリセット段階に入り、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオンするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が低電位であるように制御するステップと、
第１のサンプリング段階に入り、前記第４のノードの電位が前記第２の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差となるように、前記第２の薄膜トランジスタと前記第６の薄膜トランジスタとがオンするように制御し、前記第１の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタがオフするように制御し、前記データ信号が低電位となり、前記第１の電源電圧と前記第２の電源電圧とが高電位となるように制御するステップと、
第１のデータ書込段階に入り、前記第４のノードの電位が第２の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差と、データ信号との和となるように、前記第２の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階においてオンするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階以外でオフするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が高電位であるように制御するステップと、
第１の発光段階に入り、前記第１の発光素子が発光するように、前記第６の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ及び前記第５の薄膜トランジスタがオフするように制御し、前記第１の電源電圧が負電位であるように制御し、前記第２の電源電圧が高電位であるように制御し、前記データ信号が低電位であるように制御するステップと、
第２のリセット段階に入り、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオンするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が低電位であるように制御するステップと、
第２のサンプリング段階に入り、前記第４のノードの電位が第１の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差となるように、前記第１の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタがオンするように制御し、前記第２の薄膜トランジスタと前記第６の薄膜トランジスタとがオフするように制御し、前記データ信号が低電位であるように制御し、前記第１の電源電圧と前記第２の電源電圧とが高電位であるように制御するステップと、
第２のデータ書込段階に入り、前記第４のノードの電位が、第１の電源電圧と前記第４の薄膜トランジスタの閾値電圧の絶対値との差と、データ信号との和となるように、前記第５の薄膜トランジスタがオンするように制御し、前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階においてオンするように制御し、前記第３の薄膜トランジスタが予め設定されたサブ段階以外でオフするように制御し、前記データ信号、前記第１の電源電圧及び前記第２の電源電圧が高電位であるように制御するステップと、
第２の発光段階に入り、前記第２の発光素子が発光するように、前記第１の薄膜トランジスタがオンするように制御し、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタがオフするように制御し、前記第１の電源電圧が高電位であるように制御し、前記第２の電源電圧が負電位であるように制御し、前記データ信号が低電位であるように制御するステップと、を含む。

【0007】

本願は、表示パネルをさらに提案し、前記表示パネルは、
同じ列上で隣接する第１の発光素子と第２の発光素子とを含む画素アレイと、
前記第１の発光素子と前記第２の発光素子とに接続された上記に記載の画素駆動回路と、を含む。

【0008】

（有益な効果）
本願の技術案は、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第６の薄膜トランジスタ及びキャパシタを用いて３Ｔ０．５Ｃ回路構成の画素駆動回路を構成する。同じ列上で隣接する２つの発光素子が１つの画素駆動回路を共有できるようにし、駆動薄膜トランジスタの閾値電圧及び電源電圧の電圧降下を補償することができるので、駆動薄膜トランジスタの閾値電圧の欠陥及び電源電圧の電圧降下が発光素子の通過電流に与える影響を除去することができ、自発光表示パネルの表示均一性を向上させるのに有利であり、２つの画素駆動回路を別々に設けるのに必要な少なくとも１２個の薄膜トランジスタに比べて、薄膜トランジスタの数を大幅に削減するため、パネルの透過率を大幅に向上させることができる。また、本願の画素駆動回路はさらに、発光素子のエージング速度を低下させるために、第１の発光素子と第２の発光素子とを逆方向バイアス状態にすることもでき、自発光表示パネルの使用寿命を延ばすのに有利である。

【0009】

本願の実施例及び従来技術の技術案をより明確に説明するため、以下では、実施例或いは従来技術の説明に必要とされる添付図面を簡単に説明する。下記説明における添付図面は本願の一部の実施例に過ぎないことは明らかであって、当業者にとって、創造的な労働を行うことなく、これらの添付図面に示す構造に基づいて他の添付図面を得ることができる。

【図面の簡単な説明】

【0010】

【図1】本願の第１の実施例にかかる画素駆動回路の模式回路図である。

【図2】本願の第１の実施例にかかる画素駆動回路の模式タイミング図である。

【図3】本願の第１の実施例にかかる画素駆動回路の第１のサンプリング段階における模式パスウェイ図である。

【図4】本願の第１の実施例にかかる画素駆動回路の第１のデータ段階における模式パスウェイ図である。

【図5】本願の第１の実施例にかかる画素駆動回路の第１の発光書込段階における模式パスウェイ図である。

【図6】本願の第１の実施例にかかる画素駆動回路の第２のサンプリング段階における模式パスウェイ図である。

【図7】本願の第１の実施例にかかる画素駆動回路の第２のデータ段階における模式パスウェイ図である。

【図8】本願の第１の実施例にかかる画素駆動回路の第２の発光段階における模式パスウェイ図である。

【図9】本願の第２の実施例にかかる画素駆動方法の模式ステップ図である。

【発明を実施するための形態】

【0011】

添付図面を参照して、実施例と組み合わせて本願目的の実現、機能特徴及び長所をさらに説明する。

【0012】

以下では、本願実施例における図面と組み合わせ、本願実施例における技術案を明確且つ完全に説明する。説明される実施例は本願の全ての実施例ではなく、本願の一部の実施例に過ぎないことは明らかである。本願における実施例に基づいて、当業者が創造的な労働を行うことなく得られる全ての他の実施例は、本願の保護する範囲に属す。

【0013】

また、本願実施例において「第一」、「第二」等の説明は説明のために利用されるだけであって、その相対的重要性を提示又は暗示する、或いは提示される技術的特徴の数を暗示的に指定するように理解すべきではない。このため、「第１」、「第２」に限定される特徴は当該特徴を少なくとも一つ明示的或いは暗示的に含んでもよい。また、当業者により実現することができる限り、各実施例の技術案は互いに組み合わせることができる。技術案の組み合わせに矛盾が生じるか、実現できない場合には、このような技術案の組み合わせが存在せず且つ本願が保護を求めようとする範囲にないと理解すべきである。

【0014】

（第１の実施例）
本願は、表示パネルに適用可能な画素駆動回路を提案する。

【0015】

表示パネルは、順に重ねて設けられた画素層、発光層、駆動回路層及びアレイ基板を含んでもよい。駆動回路層は、アレイ基板上に設けられる。画素層は、アレイ状に配置された複数の画素を含んでもよく、発光層には、各画素に対応して発光素子が１つずつ設けられる。駆動回路層は複数の画素駆動回路を含んでもよく、各画素駆動回路には１つの発光素子が接続され、各画素駆動回路は、対応する画素の発光素子の発光を駆動することにより、表示パネルの自発光表示を実現するのに用いられる。発光素子は、有機発光ダイオード（ＯＬＥＤ）、ミニ発光ダイオード（ＭＩＮＩ－ＬＥＤ）、又はマイクロ発光ダイオード（ＭＩＣＲＯ－ＬＥＤ）であってもよく、ここでは限定しない。本願の実施例において、発光素子が有機発光ダイオードである場合を例として説明する。

【0016】

実際の応用では、画素駆動回路には、発光素子を流れる電流を制御するための１つの駆動薄膜トランジスタが設けられてもよく、駆動薄膜トランジスタの閾値電圧に不均一性問題が存在し、この閾値電圧はさらに動作時間が長くなるにつれてドリフトし、表示パネルに輝度ムラによるモアレを発生させる可能性がある。従来技術では、閾値電圧に存在する上述の欠陥を解消するために、通常、薄膜トランジスタの数を増やし、蓄積キャパシタＣを増設するため、各画素駆動回路内の薄膜トランジスタの数が６個以上になり、画素駆動回路が位置する駆動回路層の表示パネルにおける位置から分かるように、各画素駆動回路内の薄膜トランジスタの数が多いほど、発光層から駆動回路層を介して透過する光が少なくなり、表示パネルの透過率が低くなる。さらに、画素駆動回路はまた、対応する発光素子を駆動するために、電源ラインを介して電源電圧が入力される必要があり、電源ライン自体にある程度の内部抵抗が存在するため、発光素子に実際に伝達される電源電圧には電圧降下が存在する。また、異なる表示素子の電源電圧の電圧降下が異なるため、各発光素子の発光輝度に不均一が生じる。また、画素駆動回路内の発光素子が順方向バイアス状態にあるため、発光素子のエージングが速くなり、自発光表示パネルの使用寿命が低くなる。

【0017】

上記問題に対して、本願は、画素アレイ内の同じ列上で隣接する２つの発光素子を駆動するための画素駆動回路を提案し、ここで、第１の発光素子Ｄ１は奇数行の発光素子であってもよく、第２の発光素子Ｄ２は偶数行の発光素子であってもよい。

【0018】

図１を参照し、本願の画素駆動回路は、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５、第６の薄膜トランジスタＭ６及びキャパシタＣを含む。第１の薄膜トランジスタＭ１と第２の薄膜トランジスタＭ２とは、第１の発光素子Ｄ１の発光と第１のノードＡ１の電荷の消去を制御するのに用いられる。第３の薄膜トランジスタＭ３は、データ書込薄膜トランジスタである。第４の薄膜トランジスタＭ４は同時に第１の発光素子Ｄ１及び第２の発光素子Ｄ２の駆動薄膜トランジスタとされる。第５の薄膜トランジスタＭ５と第６の薄膜トランジスタＭ６とは、第２の発光素子Ｄ２の発光と第３のノードＡ３の電荷の消去を制御するのに用いられる。キャパシタＣは、蓄積キャパシタＣであってもよい。ここで、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５、第６の薄膜トランジスタＭ６は、いずれも酸化物半導体薄膜トランジスタ、低温ポリシリコン薄膜トランジスタ、アモルファスシリコン薄膜トランジスタであってもよく、すなわち、薄膜トランジスタＴ１～Ｔ７の種類は、いずれもインジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ，ＩＧＺＯ）、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ，ＬＴＰＳ）、アモルファスシリコン（Ａ－Ｓｉ）であってもよい。もちろん、薄膜トランジスタＭ１～Ｍ６にはそれぞれ異なる種類の薄膜トランジスタを採用してもよく、様々な組み合わせ方が可能であるので、ここでは説明を省く。本実施例において、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６は、いずれもＰ型薄膜トランジスタであってもよい。なお、薄膜トランジスタの被制御端子がゲートであり、第１の端子と第２の端子とのうちの一方がソースであり、他方の端子がドレインであってもよい。薄膜トランジスタは、オンになった時に第１の端子と第２の端子とを接続し、オフになった時に第１の端子と第２の端子との接続を切断することができる。

【0019】

第１の薄膜トランジスタＭ１は、被制御端子に第１の制御信号Ｃｔｒ１が入力され、第１の端子に第１の電源電圧Ｖｓｓ１が入力され、第２の端子が第１のノードＡ１に接続され、
第２の薄膜トランジスタＭ２は、被制御端子に第２の制御信号Ｃｔｒ２が入力され、第１の端子が第４のノードＡ４に接続され、第２の端子が第１の薄膜トランジスタＭ１の第２の端子に接続され、
第２の薄膜トランジスタＭ２は、被制御端子に走査信号Ｓｃａｎが入力され、第１の端子がデータ信号Ｄａｔａに接続され、第２の端子が第２のノードＡ２に接続され、
第４の薄膜トランジスタＭ４は、被制御端子が第４のノードＡ４に接続され、第１の端子が第１のノードＡ１に接続され、第２の端子が第３のノードＡ３に接続され、
第５の薄膜トランジスタＭ５は、被制御端子に第３の制御信号Ｃｔｒ３が入力され、第１の端子が第４のノードＡ４に接続され、第２の端子が第３のノードＡ３に接続され、
第６の薄膜トランジスタＭ６は、被制御端子に第４の制御信号Ｃｔｒ４が入力され、第１の端子が第５の薄膜トランジスタＭ５の第２の端子に接続され、第２の端子に第２の電源電圧Ｖｓｓ２が入力され、
キャパシタＣは、一方の端子が第２のノードＡ２に接続され、他方の端子が第４のノードＡ４に接続されている。

【0020】

第１の発光素子Ｄ１は、アノードが第１のノードＡ１に接続され、カソードに第１の電源電圧Ｖｓｓ１が入力され、第２の発光素子Ｄ２は、アノードが第３のノードＡ３に接続され、カソードに第２の電源電圧Ｖｓｓ２が入力される。

【0021】

第１のリセット段階Ｔ１、第１のサンプリング段階Ｔ２、第１のデータ書込段階Ｔ３、第１の発光段階Ｔ４、第２のリセット段階、第２のサンプリング段階Ｔ６、第２のデータ書込段階Ｔ７、第２の発光段階Ｔ８について、走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａを異なる電位にあるようにそれぞれ制御することにより、本願の画素駆動回路に、第１の発光素子Ｄ１と第２の発光素子Ｄ２を発光するように順次駆動させることができる。換言すれば、本願の画素駆動回路は、３Ｔ０．５Ｃの回路構成と見なすことができる。

【0022】

なお、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、走査信号Ｓｃａｎ及びデータ信号Ｄａｔａは、いずれも外部のタイミングコントローラから出力されて得られることができ、第１の電源電圧Ｖｓｓ１と第２の電源電圧Ｖｓｓ２とは、外部のコモン電圧発生回路から出力されて得られることができる。

【0023】

こうして、同じ列上で隣接する２つの発光素子が１つの画素駆動回路を共有できるようにし、第４の薄膜トランジスタＭ４の閾値電圧及び電源電圧の電圧降下を補償することができるので、駆動薄膜トランジスタの閾値電圧の欠陥及び電源電圧の電圧降下が発光素子の通過電流に与える影響を除去することができ、自発光表示パネルの表示均一性を向上させるのに有利であり、２つの画素駆動回路を別々に設けるのに必要な少なくとも１２個の薄膜トランジスタに比べて、薄膜トランジスタの数を大幅に削減するため、パネルの透過率を大幅に向上させることができる。また、本願の画素駆動回路はさらに、発光素子のエージング速度を低下させるために、第１の発光素子Ｄ１と第２の発光素子Ｄ２とを逆方向バイアス状態にすることもでき、自発光表示パネルの使用寿命を延ばすのに有利である。

【0024】

一実施例において、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、前記第１の電源電圧Ｖｓｓ１、前記第２の電源電圧Ｖｓｓ２、走査信号Ｓｃａｎ及びデータ信号Ｄａｔａは、第１のリセット段階Ｔ１、第１のサンプリング段階Ｔ２、第１のデータ書込段階Ｔ３、第１の発光段階Ｔ４、第２のリセット段階Ｔ５、第２のサンプリング段階Ｔ６、第２のデータ書込段階Ｔ７、第２の発光段階Ｔ８に順次対応するように、組み合わされる。ここで、第１の発光段階Ｔ４において、第１の発光素子Ｄ１が発光し、第２の発光段階Ｔ８において、第２の発光素子Ｄ２が発光する。

【0025】

図１及び図２を参照し、図１は同時に、図２に示す駆動タイミングにおける、本願の画素駆動回路の第１のリセット段階Ｔ１の模式パスウェイ図であってもよい。第１のリセット段階Ｔ１において、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６が何れもオンするように制御するために、走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａがいずれも低電位にある。このとき、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２は低電位である。なお、本願において、画素駆動回路が残留電荷を消去することにより、キャパシタＣの端子間電圧及び第４の薄膜トランジスタＭ４の被制御端子の電位値を０レベルにリセットするために、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２の低電位が０Ｖである。

【0026】

図１、図２及び図３を参照し、図３は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第１のサンプリング段階Ｔ２の模式パスウェイ図である。第１のサンプリング段階Ｔ２において、第２の薄膜トランジスタＭ２と第６の薄膜トランジスタＭ６とがオンするように制御するために、第２の制御信号Ｃｔｒ２と第４の制御信号Ｃｔｒ４とはいずれも低電位にある。第１の薄膜トランジスタＭ１、第３の薄膜トランジスタＭ３、第５の薄膜トランジスタＭ５がオフするように制御するために、第１の制御信号Ｃｔｒ１、走査信号Ｓｃａｎ、第３の制御信号Ｃｔｒ３は、いずれも高電位にある。このとき、データ信号Ｄａｔａが低電位であり、第１の電源電圧Ｖｓｓ１と第２の電源電圧Ｖｓｓ２とが高電位であり、キャパシタＣの結合作用により、キャパシタＣの端子間電圧が依然として０Ｖのままであるが、第４の薄膜トランジスタＭ４の被制御端子電位、すなわち第４のノードＡ４の電位は、第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差まで充電されることが可能であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ２－｜Ｖ_ＴＨ｜となり、ここで、Ｖ_Ｇは第４の薄膜トランジスタＭ４の被制御端子の電位値、Ｖ_Ｓ２は第２の電源電圧Ｖｓｓ２の電位値、Ｖ_ＴＨは第４の薄膜トランジスタＭ４の閾値電圧である。そして、第１の発光素子Ｄ１を逆方向バイアス状態とすることにより、第１の発光素子Ｄ１のエージングについての改善を実現するために、このとき、第１のノードＡ１の電位値が第１の電源電圧Ｖｓｓ１の高電位よりも小さい。

【0027】

図１、図２及び図４を参照し、図４は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第１のデータ書込段階Ｔ３の模式パスウェイ図である。第１のデータ書込段階Ｔ３において、第２の薄膜トランジスタＭ２がオンするように制御するために、第２の制御信号Ｃｔｒ２は低電位にある。第１の薄膜トランジスタＭ１、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６がオフするように制御するために、第１の制御信号Ｃｔｒ１、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４は、いずれも高電位にある。予め設定されたサブ段階Ｔ３１においてオンするように第３の薄膜トランジスタＭ３を制御するために、走査信号Ｓｃａｎは、予め設定されたサブ段階Ｔ３１において低電位にある。予め設定されたサブ段階Ｔ３１以外ではオフするように第３の薄膜トランジスタＭ３を制御するために、走査信号Ｓｃａｎは、第１のデータ書込段階Ｔ３の、予め設定されたサブ段階Ｔ３１以外の期間中に高電位にある。このとき、データ信号Ｄａｔａが第３の薄膜トランジスタＭ３を介して第２のノードＡ２に書き込まれるように、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２はいずれも高電位にあり、キャパシタＣの結合作用により、第４のノードＡ４の電位は、第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ２－｜Ｖ_ＴＨ｜＋Ｖ_ＤＡＴＡとなり、ここで、Ｖ_ＤＡＴＡはデータ信号Ｄａｔａの電位である。なお、同じ列上で距離の最も近い２つの第１の発光素子Ｄ１については、先に発光する第１の発光素子Ｄ１のその予め設定されたサブ段階Ｔ３１の終了時における走査信号Ｓｃａｎ（ｎ）の立ち上がりエッジ（低電位から高電位へと変わる信号エッジ）と、後に発光する素子のその予め設定されたサブ段階Ｔ３２の開始時における走査信号Ｓｃａｎ（ｎ＋２）の立ち下がりエッジ（高電位から低電位へと変わる信号エッジ）とが互いに対応している。

【0028】

図１、図２及び図５を参照し、図５は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第１の発光段階Ｔ４の模式パスウェイ図である。第１の発光段階Ｔ４において、第６の薄膜トランジスタＭ６がオンするように制御するために、第４の制御信号Ｃｔｒ４は低電位にある。第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３及び第５の薄膜トランジスタＭ５がオフするように制御するために、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、走査信号Ｓｃａｎ及び第３の制御信号Ｃｔｒ３は、いずれも高電位にある。このとき、第１の電源電圧Ｖｓｓ１は負電位であり、第２の電源電圧Ｖｓｓ２は高電位であり、データ信号Ｄａｔａは低電位である。なお、第１の電源電圧Ｖｓｓ１の負電位は、その低電位よりも小さい。こうして、第３のノードＡ３の電位を第２の電源電圧Ｖｓｓ２の高電位にプルアップすることができ、また、第４の薄膜トランジスタＭ４がオンして、第１の発光素子Ｄ１の通過電流を発生させることにより、発光するように第１の発光素子Ｄ１を駆動する。第１の発光素子Ｄ１の通過電流の表現式は、

【数1】

であってもよく、ここで、μは第４の薄膜トランジスタＭ４のキャリア移動度、Ｗは第４の薄膜トランジスタＭ４のチャネル幅、Ｌは第４の薄膜トランジスタＭ４のチャネル長、Ｃ_ＧＩは第４の薄膜トランジスタＭ４のゲート容量Ｃである。これより分かるように、第１の発光素子Ｄ１の発光時の通過電流は、データ信号Ｄａｔａのみに相関し、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２とは無関係であり、すなわち、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２の変化に伴って変化しないため、第４の薄膜トランジスタＭ４の閾値電圧の欠陥及び電源電圧の電圧降下が第１の発光素子Ｄ１の通過電流に与える影響を除去することができる。

【0029】

図１及び図２を参照し、図１は同時に、図２に示す駆動タイミングにおける、本願の画素駆動回路の第２の発光段階Ｔ５の模式パスウェイ図であってもよい。第２のリセット段階Ｔ５において、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６が何れもオンするように制御するために、走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａがいずれも低電位にある。このとき、画素駆動回路が残留電荷を消去することにより、キャパシタＣの端子間電圧及び第４の薄膜トランジスタＭ４の被制御端子の電位値を再び０レベルにリセットするために、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２が低電位である。

【0030】

図１、図２及び図６を参照し、図６は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第２のサンプリング段階Ｔ６の模式パスウェイ図である。第２のサンプリング段階Ｔ６において、第１の薄膜トランジスタＭ１、第３の薄膜トランジスタＭ３、第５の薄膜トランジスタＭ５がオンするように制御するために、第１の制御信号Ｃｔｒ１、走査信号Ｓｃａｎ、第３の制御信号Ｃｔｒ３は、いずれも低電位にある。第２の薄膜トランジスタＭ２と第６の薄膜トランジスタＭ６とがオフするように制御するために、第２の制御信号Ｃｔｒ２と第４の制御信号Ｃｔｒ４とはいずれも高電位にある。このとき、データ信号Ｄａｔａが低電位であり、第１の電源電圧Ｖｓｓ１と第２の電源電圧Ｖｓｓ２とが高電位であり、キャパシタＣの結合作用により、キャパシタＣの端子間電圧が依然として０Ｖのままであるが、第４の薄膜トランジスタＭ４の被制御端子電位、すなわち第４のノードＡ４の電位は、第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差まで充電されることが可能であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ１－｜Ｖ_ＴＨ｜となり、ここで、Ｖ_Ｓ１は第１の電源電圧Ｖｓｓ１の電位値である。そして、第２の発光素子Ｄ２を逆方向バイアス状態とすることにより、第２の発光素子Ｄ２のエージングについての改善を実現するために、このとき、第３のノードＡ３の電位値が第２の電源電圧Ｖｓｓ２の高電位よりも小さい。

【0031】

図１、図２及び図７を参照し、図７は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第２のデータ書込段階Ｔ７の模式パスウェイ図である。第２のデータ書込段階Ｔ７において、第５の薄膜トランジスタＭ５がオンするように制御するために、第３の制御信号Ｃｔｒ３は低電位にある。第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２及び第６の薄膜トランジスタＭ６がオフするように制御するために、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第４の制御信号Ｃｔｒ４は、いずれも高電位にある。予め設定されたサブ段階Ｔ７１においてオンするように第３の薄膜トランジスタＭ３を制御するために、走査信号Ｓｃａｎは、予め設定されたサブ段階Ｔ７１において低電位にある。予め設定されたサブ段階Ｔ７１以外ではオフするように第３の薄膜トランジスタＭ３を制御するために、走査信号Ｓｃａｎは、第１のデータ書込段階Ｔ３の、予め設定されたサブ段階Ｔ７１以外の期間中に高電位にある。このとき、データ信号Ｄａｔａが第３の薄膜トランジスタＭ３を介して第２のノードＡ２に書き込まれるように、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２はいずれも高電位にあり、キャパシタＣの結合作用により、第４のノードＡ４の電位は、第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ１－｜Ｖ_ＴＨ｜＋Ｖ_ＤＡＴＡとなり、なお、同じ列上で距離の最も近い２つの第２の発光素子Ｄ２については、先に発光する第２の発光素子Ｄ２のその予め設定されたサブ段階Ｔ７１の終了時における走査信号Ｓｃａｎ（ｎ＋１）の立ち上がりエッジ（低電位から高電位へと変わる信号エッジ）と、後に発光する素子のその予め設定されたサブ段階Ｔ７２の開始時における走査信号Ｓｃａｎ（ｎ＋３）の立ち下がりエッジ（高電位から低電位へと変わる信号エッジ）とが互いに対応している。

【0032】

図１、図２及び図８を参照し、図８は、図２に示す駆動タイミングにおける、本願の画素駆動回路の第２の発光段階Ｔ８の模式パスウェイ図である。第２の発光段階Ｔ８において、第１の薄膜トランジスタＭ１がオンするように制御するために、第１の制御信号Ｃｔｒ１は低電位にある。第２の薄膜トランジスタＭ２、第６の薄膜トランジスタＭ６、第５の薄膜トランジスタＭ５及び第３の薄膜トランジスタＭ３がオフするように制御するために、第２の制御信号Ｃｔｒ２、第４の制御信号Ｃｔｒ４、第３の制御信号Ｃｔｒ３及び走査信号Ｓｃａｎは、いずれも高電位にある。このとき、第１の電源電圧Ｖｓｓ１は高電位であり、第２の電源電圧Ｖｓｓ２は負電位であり、データ信号Ｄａｔａは低電位である。なお、第２の電源電圧Ｖｓｓ２の負電位は、その低電位よりも小さい。こうして、第１のノードＡ１の電位を第１の電源電圧Ｖｓｓ１の高電位にプルアップすることができ、また、第４の薄膜トランジスタＭ４がオンして、第２の発光素子Ｄ２の通過電流を発生させることにより、発光するように第２の発光素子Ｄ２を駆動する。第２の発光素子Ｄ２の通過電流の表現式は、

【数2】

である。

【0033】

これより分かるように、第２の発光素子Ｄ２の発光時の通過電流は、同様に、データ信号Ｄａｔａのみに相関し、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２とは無関係であり、すなわち、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２の変化に伴って変化しないため、第４の薄膜トランジスタＭ４の閾値電圧の欠陥及び電源電圧の電圧降下が第２の発光素子Ｄ２の通過電流に与える影響を除去することができる。

【0034】

（第２の実施例）
図９を参照し、本願は画素駆動方法をさらに提案し、この画素駆動方法は、画素駆動回路に適用されることができ、該画素駆動回路の具体的な構成については、上述した第１の実施例を参照し、本画素駆動方法が上記の第１の実施例の全ての技術案を採用したので、少なくとも上記の第１の実施例の技術案がもたらす全ての有益な効果を有し、ここでは説明を省く。

【0035】

第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、走査信号Ｓｃａｎ及びデータ信号Ｄａｔａは、第１のリセット段階Ｔ１、第１のサンプリング段階Ｔ２、第１のデータ書込段階Ｔ３、第１の発光段階Ｔ４、第２のリセット段階Ｔ５、第２のサンプリング段階Ｔ６、第２のデータ書込段階Ｔ７、第２の発光段階Ｔ８に順次対応するように、組み合わされる。

【0036】

ここで、画素駆動方法は、以下のステップを含む。

【0037】

ステップＳ１において、第１のリセット段階Ｔ１に入り、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６がオンするように制御し、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２が低電位であるように制御する。この段階において、走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａは、いずれも低電位にある。こうして、画素駆動回路は、残留電荷を消去することにより、キャパシタＣの端子間電圧及び第４の薄膜トランジスタＭ４の被制御端子の電位値を０レベルにリセットすることができる。

【0038】

ステップＳ２において、第１のサンプリング段階Ｔ２に入り、第４のノードＡ４の電位が第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差となるように、第２の薄膜トランジスタＭ２と第６の薄膜トランジスタＭ６とがオンするように制御し、第１の薄膜トランジスタＭ１、第３の薄膜トランジスタＭ３、第５の薄膜トランジスタＭ５がオフするように制御し、データ信号Ｄａｔａが低電位となり、第１の電源電圧Ｖｓｓ１と第２の電源電圧Ｖｓｓ２とが高電位となるように制御する。この段階において、第２の制御信号Ｃｔｒ２と第４の制御信号Ｃｔｒ４とはいずれも低電位にあり、第１の制御信号Ｃｔｒ１、走査信号Ｓｃａｎ、第３の制御信号Ｃｔｒ３はいずれも高電位にある。こうして、第４の薄膜トランジスタＭ４の被制御端子電位、すなわち第４のノードＡ４の電位は、第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差まで充電されることが可能であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ２－｜Ｖ_ＴＨ｜となり、また、第１の発光素子Ｄ１を逆方向バイアス状態とすることにより、第１の発光素子Ｄ１のエージングについての改善を実現するために、このとき、第１のノードＡ１の電位値が第１の電源電圧Ｖｓｓ１の高電位よりも小さい。

【0039】

ステップＳ３において、第１のデータ書込段階Ｔ３に入り、第４のノードＡ４の電位が第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和となるように、第２の薄膜トランジスタＭ２がオンするように制御し、第１の薄膜トランジスタＭ１、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６がオフするように制御し、第３の薄膜トランジスタＭ３が予め設定されたサブ段階Ｔ３１においてオンするように制御し、第３の薄膜トランジスタＭ３が予め設定されたサブ段階Ｔ３１以外でオフするように制御し、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２が高電位であるように制御する。この段階において、第２の制御信号Ｃｔｒ２は低電位にあり、第１の制御信号Ｃｔｒ１、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４はいずれも高電位にあり、走査信号Ｓｃａｎは、予め設定されたサブ段階Ｔ３１において低電位にあり、第１のデータ書込段階Ｔ３の、予め設定されたサブ段階Ｔ３１以外の期間中に高電位にある。こうして、データ信号Ｄａｔａが第３の薄膜トランジスタＭ３を介して第２のノードＡ２に書込可能になり、また、キャパシタＣの結合作用により、第４のノードＡ４の電位は、第２の電源電圧Ｖｓｓ２と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和となり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ２－｜Ｖ_ＴＨ｜＋Ｖ_ＤＡＴＡとなる。

【0040】

ステップＳ４において、第１の発光段階Ｔ４に入り、第１の発光素子Ｄ１が発光するように、第６の薄膜トランジスタＭ６がオンするように制御し、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３及び第５の薄膜トランジスタＭ５がオフするように制御し、第１の電源電圧Ｖｓｓ１が負電位であるように制御し、第２の電源電圧Ｖｓｓ２が高電位であるように制御し、データ信号Ｄａｔａが低電位であるように制御する。この段階において、第４の制御信号Ｃｔｒ４は低電位にあり、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、走査信号Ｓｃａｎ及び第３の制御信号Ｃｔｒ３はいずれも高電位にある。こうして、第３のノードＡ３の電位を第２の電源電圧Ｖｓｓ２の高電位にプルアップすることができるようにし、また、第４の薄膜トランジスタＭ４をオンさせて、第１の発光素子Ｄ１の通過電流を発生させることにより、発光するように第１の発光素子Ｄ１を駆動することを実現する。また、第１の発光素子Ｄ１の通過電流の表現式から分かるように、第１の発光素子Ｄ１の発光時の通過電流は、データ信号Ｄａｔａのみに相関し、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２とは無関係であり、すなわち、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２の変化に伴って変化しないため、第４の薄膜トランジスタＭ４の閾値電圧の欠陥及び電源電圧の電圧降下が第１の発光素子Ｄ１の通過電流に与える影響を除去することができる。

【0041】

ステップＳ５において、第２のリセット段階Ｔ５に入り、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６がオンするように制御し、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２が低電位であるように制御する。この段階において、走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａは、いずれも低電位にある。こうして、画素駆動回路は、残留電荷を消去することにより、キャパシタＣの端子間電圧及び第４の薄膜トランジスタＭ４の被制御端子の電位値を再び０レベルにリセットする。

【0042】

ステップＳ６において、第２のサンプリング段階Ｔ６に入り、第４のノードＡ４の電位が第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差となるように、第１の薄膜トランジスタＭ１、第３の薄膜トランジスタＭ３、第５の薄膜トランジスタＭ５がオンするように制御し、第２の薄膜トランジスタＭ２と第６の薄膜トランジスタＭ６とがオフするように制御し、データ信号Ｄａｔａが低電位であるように制御し、第１の電源電圧Ｖｓｓ１と第２の電源電圧Ｖｓｓ２とが高電位であるように制御する。この段階において、第１の制御信号Ｃｔｒ１、走査信号Ｓｃａｎ、第３の制御信号Ｃｔｒ３はいずれも低電位にあり、第２の制御信号Ｃｔｒ２と第４の制御信号Ｃｔｒ４とはいずれも高電位にある。こうして、第４の薄膜トランジスタＭ４の被制御端子電位、すなわち第４のノードＡ４の電位は、第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差まで充電されることが可能であり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ１－｜Ｖ_ＴＨ｜となり、また、第２の発光素子Ｄ２を逆方向バイアス状態とすることにより、第２の発光素子Ｄ２のエージングについての改善を実現するために、このとき、第３のノードＡ３の電位値が第２の電源電圧Ｖｓｓ２の高電位よりも小さい。

【0043】

ステップＳ７において、第２のデータ書込段階Ｔ７に入り、第４のノードＡ４の電位が第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和となるように、第５の薄膜トランジスタＭ５がオンするように制御し、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２及び第６の薄膜トランジスタＭ６がオフするように制御し、第３の薄膜トランジスタＭ３が予め設定されたサブ段階Ｔ７１においてオンするように制御し、第３の薄膜トランジスタＭ３が予め設定されたサブ段階Ｔ７１以外でオフするように制御し、データ信号Ｄａｔａ、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２が高電位であるように制御する。本段階において、第３の制御信号Ｃｔｒ３は低電位にあり、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第４の制御信号Ｃｔｒ４はいずれも高電位にあり、走査信号Ｓｃａｎは、予め設定されたサブ段階Ｔ７１において低電位にあり、第１のデータ書込段階Ｔ３の、予め設定されたサブ段階Ｔ７１以外の期間中に高電位にある。こうして、データ信号Ｄａｔａが第３の薄膜トランジスタＭ３を介して第２のノードＡ２に書き込まれるようにし、キャパシタＣの結合作用により、さらに、第４のノードＡ４の電位は、第１の電源電圧Ｖｓｓ１と第４の薄膜トランジスタＭ４の閾値電圧の絶対値との差と、データ信号Ｄａｔａとの和となり、式で表すと、Ｖ_Ｇ＝Ｖ_Ｓ１－｜Ｖ_ＴＨ｜＋Ｖ_ＤＡＴＡとなる。

【0044】

ステップＳ８において、第２の発光段階Ｔ８に入り、第２の発光素子Ｄ２が発光するように、第１の薄膜トランジスタＭ１がオンするように制御し、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６がオフするように制御し、第１の電源電圧Ｖｓｓ１が高電位であるように制御し、第２の電源電圧Ｖｓｓ２が負電位であるように制御し、データ信号Ｄａｔａが低電位であるように制御する。この段階において、第１の制御信号Ｃｔｒ１は低電位にあり、第２の制御信号Ｃｔｒ２、第４の制御信号Ｃｔｒ４、第３の制御信号Ｃｔｒ３及び走査信号Ｓｃａｎはいずれも高電位にある。こうして、第１のノードＡ１の電位を第１の電源電圧Ｖｓｓ１の高電位にプルアップすることができるようにし、また、第４の薄膜トランジスタＭ４がオンして、第２の発光素子Ｄ２の通過電流を発生させることにより、発光するように第２の発光素子Ｄ２を駆動することを実現する。また、第２の発光素子Ｄ２の電流表現式から分かるように、第２の発光素子Ｄ２の発光時の通過電流は、同様に、データ信号Ｄａｔａのみに相関し、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２とは無関係であり、すなわち、第４の薄膜トランジスタＭ４の閾値電圧、第１の電源電圧Ｖｓｓ１及び第２の電源電圧Ｖｓｓ２の変化に伴って変化しないため、第４の薄膜トランジスタＭ４の閾値電圧の欠陥及び電源電圧の電圧降下が第２の発光素子Ｄ２の通過電流に与える影響を除去することができる。

【0045】

（第３の実施例）
本願はさらに、画素アレイと画素駆動回路とを含む表示パネルを提案し、この画素駆動回路の具体的な構成については、上述した第１の実施例を参照し、本画素駆動方法が上記の第１の実施例の全ての技術案を採用したので、少なくとも上記の第１の実施例の技術案がもたらす全ての有益な効果を有し、ここでは説明を省く。

【0046】

ここで、画素アレイは、同じ列上で隣接する第１の発光素子Ｄ１と第２の発光素子Ｄ２とを含む。画素駆動回路は、第１の発光素子Ｄ１と第２の発光素子Ｄ２とに接続され、入力される走査信号Ｓｃａｎ、第１の制御信号Ｃｔｒ１、第２の制御信号Ｃｔｒ２、第３の制御信号Ｃｔｒ３、第４の制御信号Ｃｔｒ４、第１の電源電圧Ｖｓｓ１、第２の電源電圧Ｖｓｓ２及びデータ信号Ｄａｔａの電位に従って、第１の発光素子Ｄ１と第２の発光素子Ｄ２を発光するように順次駆動するのに用いられる。

【0047】

以上に述べたことは本願のいくつかの実施例に過ぎず、それによって本願の特許の範囲を制限するわけではない。本願の発明構想の下で、本願の明細書及び添付図面の内容を利用してなされた均等構造変換、或いは他の関連する技術分野への直接／間接的な応用は、何れも本願の特許の保護範囲に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】