知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-15
(54)【発明の名称】ＲＦ集積回路用半導体デバイス
(51)【国際特許分類】
H01L 23/12 20060101AFI20250107BHJP
H10D 30/47 20250101ALI20250107BHJP
【ＦＩ】
H01L23/12 301Z
H01L29/80 H
H01L23/12 B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024558964
(86)(22)【出願日】2021-12-20
(85)【翻訳文提出日】2024-08-13
(86)【国際出願番号】 US2021064364
(87)【国際公開番号】W WO2023121644
(87)【国際公開日】2023-06-29
(81)【指定国・地域】
(71)【出願人】
【識別番号】524232598
【氏名又は名称】モンデ ワイヤレス インコーポレイテッド
【氏名又は名称原語表記】ＭＯＮＤＥ ＷＩＲＥＬＥＳＳ ＩＮＣ．
【住所又は居所原語表記】１１０ Ｃａｓｔｉｌｉａｎ Ｄｒｉｖｅ，Ｓｕｉｔｅ ２０２，Ｇｏｌｅｔａ，ＣＡ ９３１１７ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】100087642
【弁理士】
【氏名又は名称】古谷 聡
(74)【代理人】
【識別番号】100082946
【弁理士】
【氏名又は名称】大西 昭広
(74)【代理人】
【識別番号】100195693
【弁理士】
【氏名又は名称】細井 玲
(72)【発明者】
【氏名】ロマンクツィーク，ブライアン
(72)【発明者】
【氏名】ガイドリー，マシュー
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ10
5F102GK04
5F102GL04
5F102GQ02
5F102GR01
5F102GS09
(57)【要約】
【課題】特定のＲＦ回路のコストを低減し、熱を効果的に放散すること。
【解決手段】ＲＦ回路の半導体デバイスは、他の回路コンポーネントを含む第２の半導体材料組織から形成されたベース基板と一体化（例えば、接合）された、第１の半導体材料組織から形成されたトランジスタ、ダイオード、および／またはバラクタなどの１つ以上のアクティブデバイスを含み得る。第１の半導体材料組織は、例えばＩＩＩ－Ｖ半導体組織またはＩＩＩ－Ｎ半導体組織であってもよく、第２の半導体材料組織は、例えばシリコンであってもよい。
【選択図】図１
【解決手段】ＲＦ回路の半導体デバイスは、他の回路コンポーネントを含む第２の半導体材料組織から形成されたベース基板と一体化（例えば、接合）された、第１の半導体材料組織から形成されたトランジスタ、ダイオード、および／またはバラクタなどの１つ以上のアクティブデバイスを含み得る。第１の半導体材料組織は、例えばＩＩＩ－Ｖ半導体組織またはＩＩＩ－Ｎ半導体組織であってもよく、第２の半導体材料組織は、例えばシリコンであってもよい。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むベース基板と、
前記ベース基板に接続されたトランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、１つ以上の接合材料によって、前記複数の接点のうちの第１の接点に電気的に接続されている、半導体デバイス。
【請求項2】
前記１つ以上の接合材料のうちの少なくとも１つは、金、銀、銅、およびインジウム含有化合物、スズ含有化合物、ＡｕＳｎ、ＡｕＳｉ、ＣｕＳｎ、ＡｕＧｅ、ＡｌＧｅ、ＡｌＳｉ、またはそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項3】
前記１つ以上の接合材料は、前記第１の接点と前記第１の金属材料との間に直接存在する、請求項１に記載の半導体デバイス。
【請求項4】
前記第１の接点は、前記ソース接点である、請求項１に記載の半導体デバイス。
【請求項5】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むベース基板と、
前記ベース基板に接続されたトランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と、
前記ＩＩＩ－Ｎ材料構造に熱的に結合され、前記２ＤＥＧチャネルから電気的に分離された熱接触部と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、前記トランジスタの前記熱接触部に電気的に接続されている、半導体デバイス。
【請求項6】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むベース基板と、
前記ベース基板に接続されたトランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と、
前記ＩＩＩ－Ｎ材料構造に熱的に結合され、前記２ＤＥＧチャネルから電気的に分離された熱接触部と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、
インピーダンス要素の第１端が、前記複数の接点のうちの第１の接点に電気的に接続され、前記インピーダンス要素の第２端が、前記第１の金属材料に電気的に接続されている、半導体デバイス。
【請求項7】
第２トランジスタをさらに含み、前記第２トランジスタが、第２のＩＩＩ－Ｎバリア層と、
前記第２のＩＩＩ－Ｎバリア層のＮ面上の第２のＩＩＩ－Ｎチャネル層であって、前記第２のＩＩＩ－Ｎバリア層が前記第２のＩＩＩ－Ｎチャネル層よりも大きなバンドギャップを有する、第２のＩＩＩ－Ｎチャネル層と、
前記第２のＩＩＩ－Ｎチャネル層と前記第２のＩＩＩ－Ｎバリア層との間の界面に隣接する前記第２のＩＩＩ－Ｎチャネル層内の第２の２ＤＥＧチャネルと、
第２の複数の接点であって、第２のソース接点、第２のドレイン接点、および第２のゲート接点を含み、前記第２のソース接点、前記第２のゲート接点、および前記第２のドレイン接点がそれぞれ前記第２のＩＩＩ－Ｎバリア層から見て前記第２のＩＩＩ－Ｎチャネル層の反対側にあり、前記第２のソース接点および前記第２のドレイン接点が前記第２の２ＤＥＧチャネルに電気的に接続されている、第２の複数の接点と
を含み、
前記第２のトランジスタは、少なくとも部分的に前記１つ以上の接合材料によって前記ベース基板に接続され、前記１つ以上の接合材料はさらに、前記第２の複数の接点のうちの第２の接点と、前記第１の複数のビアのうちの第２のビア内の前記第１の金属材料との間に直接存在する、請求項１から６のいずれか一項に記載の半導体デバイス。
【請求項8】
前記基板層は、シリコン、ガリウムヒ素、シリコンカーバイド、サファイア、ゲルマニウム、インジウムリン、シリコン酸化物、および窒化アルミニウムからなる群から選択された材料を含む、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項9】
前記ベース基板は、前記基板層の厚み全体にわたって延びることなく、前記基板層をそれぞれ部分的に貫通して延びる第２の複数のビアをさらに含む、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項10】
前記ベース基板は、前記第２の複数のビアの各ビア内に前記第１の金属材料をさらに含む、請求項９に記載の半導体デバイス。
【請求項11】
前記第２の複数のビアのうちの第２のビアは、前記複数の接点のうちの第２の接点の真下にある、請求項１０に記載の半導体デバイス。
【請求項12】
前記第１の金属材料の熱伝導率は、前記基板層の前記半導体または前記絶縁体材料の熱伝導率よりも大きい、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項13】
前記ベース基板は、前記第１の複数のビアの各ビア内に絶縁材料をさらに含む、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項14】
前記絶縁材料の熱伝導率は、前記基板層の前記半導体または前記絶縁体材料よりも低い、請求項１３に記載の半導体デバイス。
【請求項15】
前記絶縁材料は、前記第１の金属材料と前記基板層との間にある、請求項１３に記載の半導体デバイス。
【請求項16】
前記絶縁材料は、前記第１の金属材料を前記基板層から電気的に分離する、請求項１５に記載の半導体デバイス。
【請求項17】
前記ベース基板に接続された回路要素をさらに含み、前記回路要素は、コンデンサ、インダクタ、変圧器、抵抗器、導波管、アンテナ、電気共振器、音響部品、圧電部品、ダイオード、およびシリコンベースのトランジスタからなる群から選択される、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項18】
前記第１の金属材料は、銅、金、アルミニウム、銀、およびタングステンからなる群から選択された材料を含む、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項19】
前記半導体デバイスは回路であり、前記トランジスタの最大動作周波数は、前記回路の動作周波数の少なくとも２倍である、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項20】
前記半導体デバイスは回路であり、前記１つ以上の接合材料の合計厚は、前記回路の最大動作周波数に対応する自由空間波長の０．４％未満である、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項21】
前記１つ以上の接合材料の合計厚は、２０マイクロメートル未満である、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項22】
前記相互接続金属は、前記第１の複数のビアの前記第１のビア内の前記第１の金属材料に直接接触している、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項23】
前記相互接続金属は、前記第１の複数のビアの前記第１のビア内の前記ソース接点と前記第１の金属材料との間にある、請求項２２に記載の半導体デバイス。
【請求項24】
前記トランジスタの前記複数の接点は、前記ＩＩＩ－Ｎチャネル層と前記ベース基板との間にある、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項25】
前記トランジスタの少なくとも一部は、デバイスセル内に収容され、前記デバイスセル内の任意の２点間の距離は、前記半導体デバイスの最高動作周波数における放射の自由空間波長の１５パーセント未満である、請求項１～６のいずれか一項に記載の半導体デバイス。
【請求項26】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる複数のビアと、
前記ビアの各ビア内の第１の金属材料と
前記基板層の裏面側に第１の複数のセグメントを形成するようにパターニングされた裏面金属層であって、前記第１の複数のセグメントの各セグメントが前記ビアのうちの少なくとも１つのビア内の前記第１の金属材料と接触する、裏面金属層と、
前記基板層の前記表面上に第２の複数のセグメントを形成するようにパターニングされた表面金属層であって、前記第２の複数のセグメントの各セグメントが前記ビアのうちの少なくとも１つのビア内の前記第１の金属材料と接触する、表面金属層と
を含むベース基板と、
トランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、
前記第２の複数のセグメントのうちの第１のセグメントが、前記複数の接点のうちの第１の接点に電気的に接続されている、半導体デバイス。
【請求項27】
前記ビアの各ビア内の前記裏面金属層、前記表面金属層、および前記第１の金属材料は、誘導素子の一部である、請求項２６に記載の半導体デバイス。
【請求項28】
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、前記基板層の前記表面上に第１の複数のセグメントを形成するようにパターニングされた表面金属層と
を含むベース基板と、
半導体層または絶縁体層と、
前記半導体層上の第１の金属層と
を含み、前記第１の金属層が第２の複数のセグメントを形成するようにパターニングされている、構造体と
を含み、
前記第１の複数のセグメントの各セグメントが、結合材料によって前記第２の複数のセグメントのうちの少なくとも１つのセグメントに接続され、
前記表面金属層、前記第１の金属層、および前記結合材料が、誘導素子の一部である、半導体デバイス。
【請求項29】
半導体デバイスを形成する方法であって、ベース基板を用意し、前記ベース基板が、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むことと、
前記ベース基板にトランジスタを接続し、前記トランジスタが、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と
を含むことと
を含み、
前記トランジスタを前記ベース基板に接続した後、前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属とトランジスタとの間にくる形で、前記ベース基板の表面の上にあり、
インピーダンス要素の第１端が、前記複数の接点のうちの第１の接点に電気的に接続され、前記インピーダンス要素の第２端が、前記第１の金属材料に電気的に接続されている、方法。
【請求項30】
半導体デバイスを形成する方法であって、ベース基板を用意し、前記ベース基板が、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含み、
前記ベース基板にトランジスタを接続し、前記トランジスタが、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と
を含み、
前記トランジスタをベース基板に接続した後、前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属とトランジスタとの間にくる形で、前記ベース基板の表面上にあり、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、１つ以上の接合材料によって、前記複数の接点のうちの第１の接点に電気的に接続されている、方法。
【請求項31】
前記ソース接点は、複数のソースフィンガーを含み、前記トランジスタを前記ベース基板に接続する前に、前記ソースフィンガーは、互いに電気的に分離されており、
前記トランジスタを前記ベース基板に接続した後、前記ソースフィンガーは、互いに電気的に接続される、請求項２９～３０のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体デバイス、特にＲＦ集積回路として動作するように構成できるデバイスに関する。
【背景技術】
【0002】
すべての回路コンポーネントをシリコン基板にモノリシックに一体化するシリコン集積回路（ＩＣ）プロセスは、さまざまな回路の製造に一般的に使用されている。特定の無線周波数（ＲＦ）エレクトロニクスへの応用事例では、ＩＩＩ－Ｖ半導体は、その優れた材料特性に基づいて、回路のいくつかのアクティブデバイスについて、シリコンよりも優れた性能を発揮する可能性がある。しかしながら、ＩＩＩ－Ｖ ＲＦ集積回路の場合、多くの受動コンポーネント（例えば、コンデンサ、インダクタ、相互接続など）がＩＩＩ－Ｖ基板上でかなりのスペースを占め、シリコン上に形成された同様のデバイスと比較して大幅な性能上の利点をもたらさないため、シリコンＩＣと比較して大幅にコストが増大する。
【発明の概要】
【0003】
本開示の第１の態様では、半導体デバイスは、ベース基板と、前記ベース基板に接続されたトランジスタとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層を含むことができ、前記基板層は、表面と、前記表面の反対側の裏面とを有する。前記ベース基板は、前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、前記第１の複数のビアの各ビア内の第１の金属材料と、前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、前記基板層の前記表面上の相互接続金属とをさらに含み得る。前記トランジスタは、ＩＩＩ－Ｎ材料構造を含み得る。前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２次元電子ガス（２ＤＥＧ）チャネルとを含み得る。前記トランジスタは、複数の接点をさらに含み得る。前記複数の接点は、ソース接点、ドレイン接点、およびゲート接点を含む。前記ソース接点、前記ゲート接点、および前記ドレイン接点は、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点は、前記２ＤＥＧチャネルに電気的に接続されてもよい。前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよく、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、１つ以上の接合材料によって、前記複数の接点のうちの第１の接点に電気的に接続されてもよい。
【0004】
第２の態様では、半導体デバイスは、ベース基板と、前記ベース基板に接続されたトランジスタとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層を含むことができ、前記基板層は、表面と、前記表面の反対側の裏面とを有する。前記ベース基板は、前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、前記第１の複数のビアの各ビア内の第１の金属材料と、前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、前記基板層の前記表面上の相互接続金属とをさらに含み得る。前記トランジスタは、ＩＩＩ－Ｎ材料構造を含み得る。前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルとを含み得る。前記トランジスタは、複数の接点をさらに含み得る。前記複数の接点は、ソース接点、ドレイン接点、およびゲート接点を含む。前記ソース接点、前記ゲート接点、および前記ドレイン接点は、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点は、前記２ＤＥＧチャネルに電気的に接続されてもよい。前記トランジスタは、前記ＩＩＩ－Ｎ材料構造に熱的に結合され、前記２ＤＥＧチャネルから電気的に分離された熱接触部をさらに含み得る。前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよく、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、前記トランジスタの前記熱接触部に電気的に接続されていてもよい。
【0005】
第３の態様では、半導体デバイスは、ベース基板と、前記ベース基板に接続されたトランジスタとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層を含むことができ、前記基板層は、表面と、前記表面の反対側の裏面とを有する。前記ベース基板は、前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、前記第１の複数のビアの各ビア内の第１の金属材料と、前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、前記基板層の前記表面上の相互接続金属とをさらに含み得る。前記トランジスタは、ＩＩＩ－Ｎ材料構造を含み得る。前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルとを含み得る。前記トランジスタは、複数の接点をさらに含み得る。前記複数の接点は、ソース接点、ドレイン接点、およびゲート接点を含む。前記ソース接点、前記ゲート接点、および前記ドレイン接点は、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点は、前記２ＤＥＧチャネルに電気的に接続されていてもよい。前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよい。インピーダンス要素の第１端が、前記複数の接点のうちの第１の接点に電気的に接続され、前記インピーダンス要素の第２端が、前記第１の金属材料に電気的に接続されていてもよい。
【0006】
第４の態様では、半導体デバイスは、ベース基板と、前記ベース基板に接続されたトランジスタとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層を含むことができ、前記基板層は、表面と、前記表面の反対側の裏面とを有する。前記ベース基板は、前記基板層の厚み全体にわたってそれぞれ延びる複数のビアと、前記ビアの各ビア内の第１の金属材料とを含み得る。前記ベース基板は、前記基板層の裏面側に第１の複数のセグメントを形成するようにパターニングされた裏面金属層であって、前記第１の複数のセグメントの各セグメントが前記ビアのうちの少なくとも１つのビア内の前記第１の金属材料と接触する、裏面金属層をさらに含み得る。前記ベース基板は、前記基板層の前記表面上に第２の複数のセグメントを形成するようにパターニングされた表面金属層であって、前記第２の複数のセグメントの各セグメントが前記ビアのうちの少なくとも１つのビア内の前記第１の金属材料と接触する、表面金属層をさらに含み得る。前記トランジスタは、ＩＩＩ－Ｎ材料構造を含み得る。前記ＩＩＩ－Ｎ材料構造は、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルとを含み得る。前記トランジスタは、複数の接点をさらに含み得る。複数の接点は、ソース接点、ドレイン接点、およびゲート接点を含む。前記ソース接点、前記ゲート接点、および前記ドレイン接点は、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点は、前記２ＤＥＧチャネルに電気的に接続されていてもよい。前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよい。前記第２の複数のセグメントのうちの第１のセグメントが、前記複数の接点のうちの第１の接点に電気的に接続されていてもよい。
【0007】
第５の態様では、半導体デバイスは、ベース基板と、構造体とを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面を有する基板層と、前記基板層の前記表面上に第１の複数のセグメントを形成するようにパターニングされた表面金属層とを含み得る。前記構造体は、半導体層または絶縁体層と、前記半導体層上の第１の金属層とを含み得る。前記第１の金属層は、第２の複数のセグメントを形成するようにパターニングされる。前記第１の複数のセグメントの各セグメントは、結合材料によって前記第２の複数のセグメントのうちの少なくとも１つのセグメントに接続され得る。さらに、前記表面金属層、前記第１の金属層、および前記結合材料はそれぞれ、誘導素子の一部であってもよい。
【0008】
本明細書に記載の半導体デバイスはいずれも、以下の特徴の１つ以上を単独で、または互いに組み合わせて含み得る。前記１つ以上の接合材料のうちの少なくとも１つは、金、銀、銅、およびインジウム含有化合物、スズ含有化合物、ＡｕＳｎ、ＡｕＳｉ、ＣｕＳｎ、ＡｕＧｅ、ＡｌＧｅ、ＡｌＳｉ、またはそれらの組み合わせを含むか、またはそれから形成することができる。前記１つ以上の接合材料は、前記第１の接点と前記第１の金属材料との間に直接存在していてもよい。前記第１の接点は、前記ソース接点であってもよい。前記基板層は、シリコン、ガリウムヒ素、シリコンカーバイド、サファイア、ゲルマニウム、インジウムリン、シリコン酸化物、および窒化アルミニウムからなる群から選択された材料を含み得る。前記ベース基板は、前記基板層の厚み全体にわたって延びることなく、前記基板層をそれぞれ部分的に貫通して延びる第２の複数のビアをさらに含み得る。前記ベース基板は、前記第２の複数のビアの各ビア内に前記第１の金属材料をさらに含み得る。前記第２の複数のビアのうちの第２のビアは、前記複数の接点のうちの第２の接点の真下にあってもよい。前記第１の金属材料の熱伝導率は、前記基板層の前記半導体または前記絶縁体材料の熱伝導率よりも大きい場合がある。前記ベース基板は、前記第１の複数のビアの各ビア内に絶縁材料をさらに含み得る。そして、任意選択で、前記絶縁材料の熱伝導率は、前記基板層の前記半導体または前記絶縁体材料よりも低い場合がある。前記絶縁材料は、前記第１の金属材料と前記基板層との間にあってもよい。前記絶縁材料は、前記第１の金属材料を前記基板層から電気的に分離し得る。前記半導体デバイスは、前記ベース基板に接続された回路要素をさらに含むことができ、前記回路要素は、コンデンサ、インダクタ、変圧器、抵抗器、導波管、アンテナ、電気共振器、音響部品、圧電部品、ダイオード、およびシリコンベースのトランジスタからなる群から選択される。前記第１の金属材料は、銅、金、アルミニウム、銀、およびタングステンからなる群から選択された材料を含むか、またはそれらから形成され得る。前記半導体デバイスは、回路であってもよく、任意選択で、前記トランジスタの最大動作周波数は、前記回路の動作周波数の少なくとも２倍であってもよい。前記半導体デバイスは、回路であってもよく、任意選択で、前記１つ以上の接合材料の合計厚は、前記回路の最大動作周波数に対応する自由空間波長の０．４％未満であってもよい。前記１つ以上の接合材料の合計厚は、２０マイクロメートル未満であってもよい。前記相互接続金属は、前記第１の複数のビアの前記第１のビア内の前記第１の金属材料に直接接触していてもよい。 前記相互接続金属は、前記第１の複数のビアの前記第１のビア内の前記ソース接点と前記第１の金属材料との間にあってもよい。前記トランジスタの前記複数の接点は、前記ＩＩＩ－Ｎチャネル層と前記ベース基板との間にあってもよい。前記トランジスタの少なくとも一部は、デバイスセル内に収容されてもよく、前記デバイスセル内の任意の２点間の距離は、前記半導体デバイスの最高動作周波数における放射の自由空間波長の１５パーセント未満であってもよい。前記ビアの各ビア内の前記裏面金属層、前記表面金属層、および前記第１の金属材料は、誘導素子の一部であってもよい。
【0009】
本明細書に記載の半導体デバイスのいずれも、第２のＩＩＩ－Ｎバリア層と、前記第２のＩＩＩ－Ｎバリア層のＮ面上の第２のＩＩＩ－Ｎチャネル層であって、前記第２のＩＩＩ－Ｎバリア層が前記第２のＩＩＩ－Ｎチャネル層よりも大きなバンドギャップを有する、第２のＩＩＩ－Ｎチャネル層とを含み得る。前記第２のトランジスタは、前記第２のＩＩＩ－Ｎチャネル層と前記第２のＩＩＩ－Ｎバリア層との間の界面に隣接する前記第２のＩＩＩ－Ｎチャネル層内の第２の２ＤＥＧチャネルをさらに含み得る。前記第２のトランジスタは、第２の複数の接点であって、第２のソース接点、第２のドレイン接点、および第２のゲート接点を含み、前記第２のソース接点、前記第２のゲート接点、および前記第２のドレイン接点がそれぞれ前記第２のＩＩＩ－Ｎバリア層から見て前記第２のＩＩＩ－Ｎチャネル層の反対側にあり、前記第２のソース接点および前記第２のドレイン接点が前記第２の２ＤＥＧチャネルに電気的に接続されている、第２の複数の接点をさらに含み得る。前記第２のトランジスタは、少なくとも部分的に前記１つ以上の接合材料によって前記ベース基板に接続されていてもよく、前記１つ以上の接合材料はさらに、前記第２の複数の接点のうちの第２の接点と、前記第１の複数のビアのうちの第２のビア内の前記第１の金属材料との間に直接存在する。
【0010】
第６の態様では、半導体デバイスを形成する方法は、（ｉ）ベース基板を用意するステップと、（ｉｉ）前記ベース基板にトランジスタを接続するステップとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、前記第１の複数のビアの各ビア内の第１の金属材料と、前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、前記基板層の前記表面上の相互接続金属とを含み得る。前記トランジスタは、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層とを含み得る。前記トランジスタは、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルをさらに含み得る。前記トランジスタは、複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点をさらに含み得る。前記トランジスタを前記ベース基板に接続した後、前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属とトランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよい。さらに、インピーダンス要素の第１端が、前記複数の接点のうちの第１の接点に電気的に接続されてもよく、前記インピーダンス要素の第２端が、前記第１の金属材料に電気的に接続されてもよい。
【0011】
第７の態様では、半導体デバイスを形成する方法は、（ｉ）ベース基板を用意するステップと、（ｉｉ）前記ベース基板にトランジスタを接続するステップとを含み得る。前記ベース基板は、半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、前記第１の複数のビアの各ビア内の第１の金属材料と、前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、前記基板層の前記表面上の相互接続金属とを含み得る。前記トランジスタは、ＩＩＩ－Ｎバリア層と、前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層とを含み得る。前記トランジスタは、前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルをさらに含み得る。前記トランジスタは、複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点をさらに含み得る。前記トランジスタを前記ベース基板に接続した後、前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属とトランジスタとの間にくる形で、前記ベース基板の前記表面の上にあってもよい。さらに、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、１つ以上の接合材料によって、前記複数の接点のうちの第１の接点に電気的に接続されていてもよい。
【0012】
本明細書に記載されたいずれの方法においても、前記ソース接点は、複数のソースフィンガーを含み得る。前記トランジスタを前記ベース基板に接続する前に、前記ソースフィンガーは、互いに電気的に分離されていてもよく、前記トランジスタを前記ベース基板に接続した後、前記ソースフィンガーは、互いに電気的に接続される場合がある。
【図面の簡単な説明】
【0013】
【図1】半導体デバイスの一例の概略図である。
【0014】
【0015】
【図3】Ｎ極性ＩＩＩ－Ｎトランジスタ構造の一例の平面図である。
【0016】
【0017】
【図5】ソース接点およびドレイン接点上に接合材料が堆積されたＮ極性ＩＩＩ－Ｎトランジスタ構造の平面図である。
【0018】
【0019】
【0020】
【0021】
【図10】トランジスタ構造の接点とベース基板の相互接続金属との間にインピーダンス要素を含む半導体デバイスの一実施形態の断面図である。
【0022】
【図11】ベース基板と一体化された誘導素子を含む半導体デバイスの一実施形態の断面図である。
【0023】
【0024】
【0025】
【0026】
【0027】
【図21A】ベース基板に接続されたダイオードを含む半導体デバイスの一実施形態の断面図である。
【図21B】ベース基板に接続されたダイオードを含む半導体デバイスの一実施形態の断面図である。
【図21C】ベース基板に接続されたダイオードを含む半導体デバイスの一実施形態の断面図である。
【0028】
【図22】ベース基板内の基板層の裏面金属材料がパターニングされ、インダクタの一部を形成している半導体デバイスの一実施形態の断面図である。
【0029】
【図23A】半導体デバイスの別の実施形態の断面図である。
【0030】
【0031】
【図24】半導体デバイスのさらに別の実施形態の断面図である。
【0032】
【図25】半導体デバイスを形成する方法を示す図である。
【0033】
図面中の同じ番号は、同様の要素を表している。
【発明を実施するための形態】
【0034】
詳細な説明
本明細書では、第１の半導体材料組織（例えば、ＩＩＩ－Ｎ材料などのＩＩＩ－Ｖ半導体組織）から形成されたトランジスタ、ダイオード、および／またはバラクタなどの１つ以上のアクティブデバイスが、他の回路コンポーネントを含む第２の半導体材料組織（例えば、シリコン）から形成されたベース基板と一体化（例えば、接続）された半導体デバイスについて説明する。ベース基板は、アクティブデバイスと他の回路コンポーネントとの間の電気的接続を提供するとともに、アクティブデバイスの動作中に発生する熱を放散することができる。半導体デバイスのこの構成によれば、アクティブデバイスの各端子における寄生インピーダンスを最小限に抑え、および／または正確なインピーダンスを提供することもできるため、半導体デバイスの性能が向上する。この構成を形成するために使用されるＩＩＩ－Ｖ材料の断面積は、従来のＩＩＩ－Ｖ集積回路の断面積に比べて低減されているため、この構成で形成されたデバイスは、従来のＩＩＩ－Ｖ集積回路の他の回路コンポーネントの一部に関連する多くの追加コストなしで、ＩＩＩ－Ｖデバイスによって得られる性能上の利点を発揮することができる。
本明細書では、第１の半導体材料組織（例えば、ＩＩＩ－Ｎ材料などのＩＩＩ－Ｖ半導体組織）から形成されたトランジスタ、ダイオード、および／またはバラクタなどの１つ以上のアクティブデバイスが、他の回路コンポーネントを含む第２の半導体材料組織（例えば、シリコン）から形成されたベース基板と一体化（例えば、接続）された半導体デバイスについて説明する。ベース基板は、アクティブデバイスと他の回路コンポーネントとの間の電気的接続を提供するとともに、アクティブデバイスの動作中に発生する熱を放散することができる。半導体デバイスのこの構成によれば、アクティブデバイスの各端子における寄生インピーダンスを最小限に抑え、および／または正確なインピーダンスを提供することもできるため、半導体デバイスの性能が向上する。この構成を形成するために使用されるＩＩＩ－Ｖ材料の断面積は、従来のＩＩＩ－Ｖ集積回路の断面積に比べて低減されているため、この構成で形成されたデバイスは、従来のＩＩＩ－Ｖ集積回路の他の回路コンポーネントの一部に関連する多くの追加コストなしで、ＩＩＩ－Ｖデバイスによって得られる性能上の利点を発揮することができる。
【0035】
図１は、ベース基板１０４上に形成された一例の半導体デバイス１００の概略を示す平面図（すなわち上面図）である。半導体デバイス１００は、送受信モジュール（一般的なＲＦ回路）として動作させることができる。半導体デバイス１００は、第１ステージ１１２と第２ステージ１１４とを有する２ステージパワーアンプ、送信受信（Ｔ／Ｒ）スイッチ１１６、および低ノイズアンプ（ＬＮＡ）１１８のような、いくつかの回路サブコンポーネントを含む。半導体デバイス１００は、伝送線路１２２、コンデンサ（例えば、金属絶縁体金属コンデンサ、ＭＩＭコンデンサとも呼ばれる）１２４、薄膜抵抗器１２６、およびインダクタ１２８のような、ベース基板１０４と一体化されているか、またはその一部であるいくつかの受動デバイスをさらに含む。半導体デバイス１００はさらに、ノード１４２で送信入力信号を受信し、ノード１４４でアンテナとの間で信号を送受信し、ノード１４６で受信出力信号を送信するように構成されている。
【0036】
半導体デバイス１００は、アクティブデバイスチップレット１３２、１３４、１３６、および１３８をさらに含む。各アクティブデバイスチップレットは、トランジスタ、ダイオード、および／またはバラクタのような１つ以上のアクティブデバイスを含む。多くの応用事例では、デバイスは動作中に非常に高い電力密度（例えば、ゲート周辺１ミリメートルあたり２５０ｍＷ以上）を有するため、大量の熱を放散する可能性がある。図１に示す送受信モジュールの場合、チップレット１３２、１３４、１３６、および１３８は、それぞれ１つ以上の窒素極性ＩＩＩ族窒化物トランジスタを含み得る。これについては、以下で詳しく説明する。チップレット１３２のトランジスタは、パワーアンプの第１ステージ１１２の一部であり、チップレット１３４のトランジスタは、パワーアンプの第２ステージ１１４の一部であり、チップレット１３６のトランジスタは、Ｔ／Ｒスイッチ１１６の一部であり、チップレット１３８のトランジスタは、ＬＮＡ１１８の一部である。チップレット１３２、１３４、１３６、および１３８のトランジスタはそれぞれ、トランジスタと半導体デバイス１００の他のコンポーネントとの間の電気的接続を提供し、また、以下でさらに説明するように、トランジスタの動作中に発生する熱を効果的に放散できるような形で、各自の回路サブコンポーネントに結合される。
【0037】
チップレット１３２、１３４、１３６、および１３８はそれぞれ別個のコンポーネントとして提供され、ベース基板１０４上の各自の回路サブコンポーネントに個別に結合されるが、場合によっては、チップレット１３２、１３４、１３６、および１３８のうちの１つ以上は、非常に小さく、取り扱いが困難な場合がある。したがって、チップレット１３２、１３４、１３６、および１３８のうちの２つ以上が単一コンポーネントとして提供され（例えば、共通の基板上に）、単一コンポーネントチップレットのすべてのトランジスタが、各自の回路サブコンポーネントに結合される場合がある。
【0038】
本明細書で使用される用語、ＩＩＩ－窒化物またはＩＩＩ－Ｎ材料、層、デバイス等は、化学量論式ＳｃｖＢｗＡｌｘＩｎｙＧａｚＮａ（Ｄ）ｂに従う化合物半導体材料から構成される材料またはデバイスを指し、ここでｖ＋ｗ＋ｘ＋ｙ＋ｚは約１であり、０≦ｖ≦１、０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ａ＋ｂは約１であり、０．９＜ａ≦１、０≦ｂ＜０．１、および（Ｄ）は窒素以外の任意のＶ族元素である。高電子移動度トランジスタ（ＨＥＭＴ）などのＩＩＩ－窒化物デバイスまたはＩＩＩ－Ｎデバイスでは、導電性チャネルは、ＩＩＩ－Ｎ材料層内に部分的または完全に収容されてもよい。
【0039】
チップレット１３２、１３４、１３６、および１３８内のトランジスタとして使用できる窒素極性（Ｎ極性）ＩＩＩ－Ｎトランジスタ２００の一例の断面図を図２Ａに示す。ＨＥＭＴとして構成されたトランジスタ２００は、適当な基板２１０（例えばシリコン、シリコンカーバイド、サファイア、ＡｌＮ、またはＧａＮ）上に成長したＩＩＩ－Ｎ材料構造２１８を含む。このＩＩＩ－Ｎ材料構造は、基板２１０上の第１のＩＩＩ－Ｎ層２１２、第１のＩＩＩ－Ｎ層２１２上のＩＩＩ－Ｎバリア層２１４、およびＩＩＩ－Ｎバリア層２１４上のＩＩＩ－Ｎチャネル層２１６を含む。第１のＩＩＩ－Ｎ層２１２は、例えばＧａＮで形成するか、またはＧａＮを含むことができ、その上に高品質のＩＩＩ－Ｎアクティブデバイス層を成長できるようにするためのバッファ層として機能することができる。ＩＩＩ－Ｎバリア層２１４は、例えばＡｌｘＧａ１－ｘＮで形成するか、またはＡｌｘＧａ１－ｘＮを含むことができる。ＩＩＩ－Ｎバリア層２１４のバンドギャップは、第１のＩＩＩ－Ｎ層２１２のバンドギャップより大きくてもよい。ＩＩＩ－Ｎチャネル層２１６は、例えばＧａＮであってもよい。ＩＩＩ－Ｎチャネル層２１６は、ＩＩＩ－Ｎバリア層２１４とは異なる組成を有し、ＩＩＩ－Ｎバリア層２１４のバンドギャップは、ＩＩＩ－Ｎチャネル層２１６のバンドギャップよりも大きく、層２１４および２１６の厚みは、ＩＩＩ－Ｎバリア層２１４とＩＩＩ－Ｎチャネル層２１６との間の界面に隣接するＩＩＩ－Ｎチャネル層２１６に２次元電子ガス（２ＤＥＧ）チャネル２１９（図２に破線で示す）が誘導されるように選択される。
【0040】
トランジスタ２００は、ソース接点２２４、ドレイン接点２２５、およびゲート接点２２６をさらに含み、ソース接点２２４およびドレイン接点２２５は、それぞれ２ＤＥＧチャネル２１９に電気的に接続される。本明細書では、２つ以上の接点または導電層やコンポーネントなどの他の物品が、「電気的に接続されている」とは、各接点またはその他の物品の電位が、いかなるバイアス条件下でも常に同じ、つまりほぼ同じになるように十分に導電性のある材料によって接続されていることを意味する。
【0041】
ＩＩＩ－Ｎ層２１２、２１４、および２１６は、矢印２２０で示されるように
方向に配向されたＮ極性ＩＩＩ－Ｎ層である。したがって、ＩＩＩ－Ｎチャネル層２１６は、ＩＩＩ－Ｎバリア層２１４のＮ面上にあり、ソース接点、ドレイン接点、およびゲート接点２２４－２２６はそれぞれ、ＩＩＩ－Ｎ材料構造２１８のＮ面上にあり、また、ＩＩＩ－Ｎバリア層２１４とは反対側のＩＩＩ－Ｎチャネル層２１６上にある。一部の実施形態では、第１のＩＩＩ－Ｎ層２１２の厚みが少なくとも５マイクロメートル（例えば、少なくとも７マイクロメートルまたは少なくとも１０マイクロメートル）であることが好ましい場合がある。例えば、基板２１０が導電性である場合、基板２１０を２ＤＥＧチャネル２１９から電気的に分離するために、第１のＩＩＩ－Ｎ層２１２は半絶縁性であり、少なくとも１０マイクロメートルの厚みであることが望ましい場合がある。任意選択で、基板２１０は、ＩＩＩ－Ｎ層２１２、２１４、および２１６を形成した後に除去することができ、その結果、基板２１０は最終的なトランジスタ構造に含まれなくなる。さらに、任意選択で、ＩＩＩ－Ｎ層２１２、２１４、および２１６の形成後に、ＩＩＩ－Ｎバリア層２１４（例えば、ＩＩＩ－Ｎ層２１２）の下にあるＩＩＩ－Ｎ層の一部またはすべても、除去することができる。
方向に配向されたＮ極性ＩＩＩ－Ｎ層である。したがって、ＩＩＩ－Ｎチャネル層２１６は、ＩＩＩ－Ｎバリア層２１４のＮ面上にあり、ソース接点、ドレイン接点、およびゲート接点２２４－２２６はそれぞれ、ＩＩＩ－Ｎ材料構造２１８のＮ面上にあり、また、ＩＩＩ－Ｎバリア層２１４とは反対側のＩＩＩ－Ｎチャネル層２１６上にある。一部の実施形態では、第１のＩＩＩ－Ｎ層２１２の厚みが少なくとも５マイクロメートル（例えば、少なくとも７マイクロメートルまたは少なくとも１０マイクロメートル）であることが好ましい場合がある。例えば、基板２１０が導電性である場合、基板２１０を２ＤＥＧチャネル２１９から電気的に分離するために、第１のＩＩＩ－Ｎ層２１２は半絶縁性であり、少なくとも１０マイクロメートルの厚みであることが望ましい場合がある。任意選択で、基板２１０は、ＩＩＩ－Ｎ層２１２、２１４、および２１６を形成した後に除去することができ、その結果、基板２１０は最終的なトランジスタ構造に含まれなくなる。さらに、任意選択で、ＩＩＩ－Ｎ層２１２、２１４、および２１６の形成後に、ＩＩＩ－Ｎバリア層２１４（例えば、ＩＩＩ－Ｎ層２１２）の下にあるＩＩＩ－Ｎ層の一部またはすべても、除去することができる。
【0042】
図２Ｂは、図２Ａのトランジスタ２００に類似しているが、基板２１０とＮ極性ＩＩＩ－Ｎ材料構造２１８との間にＩＩＩ－Ｎ遷移層２１１をさらに含む窒素極性（Ｎ極性）ＩＩＩ－Ｎトランジスタ２００’の別の実施形態を示している。場合によっては、高品質のＮ極性ＩＩＩ－Ｎ層を異種基板（例えば、ＩＩＩ－Ｎ材料で形成されていない基板）上に直接成長させることが困難な場合がある。図２Ｂのトランジスタ２００’では、この問題は、最初にＩＩＩ－Ｎ遷移層２１１を成長させることによって対処される。この遷移層２１１は、最初はＩＩＩ極性層として成長するが、層の成長中に、例えばマグネシウムをドーピングすることによってＮ極性層に反転される。つまり、ＩＩＩ－Ｎ遷移層２１１の最初の部分（つまり、基板２１０に近い部分）は、ＩＩＩ極性層として形成され、この最初の部分が形成された後、成長条件が調整され、この最初の部分の上にある層２１１の部分が反転し、窒素極性配向を有するように形成される。図２Ａのトランジスタ２００と同様に、任意選択で、基板は、除去することができ、任意選択で、ＩＩＩ－Ｎ層２１２、２１４、および２１６の形成後に、ＩＩＩ－Ｎバリア層２１４の下にあるＩＩＩ－Ｎ層の少なくとも一部（例えば、ＩＩＩ－Ｎ層２１１および２１２）も、除去することができる。
【0043】
図３は、図２のトランジスタ２００に似ているが、マルチフィンガーデバイスとして実施されるＮ極性ＩＩＩ－Ｎトランジスタ構造３００の平面図である。トランジスタ構造３００のソース接点（トランジスタ２００のソース接点２２４に対応）は、複数のソースフィンガー３２４として実施される。トランジスタ構造３００のドレイン接点（トランジスタ２００のドレイン接点２２５に対応）は、複数のドレインフィンガー３２５として実施される。トランジスタ構造３００のゲート接点（トランジスタ２００のゲート接点２２６に対応）は、複数のゲートフィンガー３２６として実施され、各ゲートフィンガー３２６は、図に示すように、ソースフィンガー３２４のうちの１つとドレインフィンガー３２５のうちの１つとの間にある。ゲートフィンガー３２６は主にトランジスタ構造３００のアクティブ領域３５０上にあり、各ゲートフィンガー３２６を接続する金属はトランジスタ構造３００の非アクティブ領域３６０上にある。アクティブ領域３５０では、トランジスタ構造３００のＩＩＩ－Ｎ層は、図２のトランジスタ２００のＩＩＩ－Ｎ材料構造２１８と同じであり、この領域には２ＤＥＧチャネル２１９が存在する。非アクティブ領域３６０では、ＩＩＩ－Ｎ層は（例えばイオン注入によって、またはＩＩＩ－Ｎ材料構造２１８を少なくとも部分的にエッチングすることによって）修正され、２ＤＥＧチャネル２１９が除去されるか、または非アクティブ領域３６０のすべての材料が非導電性になる。ソースフィンガー３２４は、互いに電気的に分離されるように構成され（つまり、互いに電気的に接続されていない）、ドレインフィンガーも、図示のように、トランジスタ構造３００内で互いに電気的に分離されるように構成される（つまり、互いに電気的に接続されていない）。ただし、ＩＩＩ－Ｎトランジスタ構造３００が図１のベース基板１０４に、ベース基板上にある相互接続金属を介して接続されると、ソースフィンガー３２４は、互いに電気的に接続される（これについては、後述する）。同様に、ＩＩＩ－Ｎトランジスタ構造３００が図１のベース基板１０４に、ベース基板上にある相互接続金属を介して接続されると、ドレインフィンガー３２５も、互いに電気的に接続される。一部の実施形態では、トランジスタ構造３００をベース基板１０４に接続する前に、ソースフィンガー３２４は互いに電気的に接続されるが、ドレインフィンガー３２５は互いに電気的に分離される。他の実施形態では、トランジスタ構造３００をベース基板１０４に接続する前に、ドレインフィンガー３２５は互いに電気的に接続されるが、ソースフィンガー３２４は互いに電気的に分離される。
【0044】
いくつかの実施形態では、ＩＩＩ－Ｎトランジスタ構造３００の少なくとも一部は、デバイスセル内に収容され、デバイスセル内の任意の２点間の距離は、半導体デバイスの最高動作周波数における放射の自由空間波長の１５パーセント未満である。本明細書で使用される用語「デバイスセル」とは、２つ以上のタイプの電極の集合、例えば電界効果トランジスタのゲート、ソースおよびドレイン、またはダイオードのアノードとカソードを備えた半導体デバイスを指し、所定のタイプの各電極は、導電接続を介して並列に接続されている。これらの電極によってアクセスされる複数のアクティブ半導体領域が存在する可能性がある。デバイスセルは、さらに、連続波正弦波信号の位相が並列接続されたすべての電極間の周期の１０パーセント以下で変化するように、電気的に小さくなるように制限される。最低限、デバイスセルの物理的範囲は、セルの周囲にあるどの２点も、最大動作周波数における自由空間の波長を３４で割った距離を超えない、ウェーハ表面上の領域内に収まる必要がある。電極は、デバイスセルとみなされる範囲から外にまで延びる場合もある。例えば、オーミック接点の重要な特徴は、電極の電流搬送端から３転送長以内の部分であるものと理解されるが、電極は、物理的にこれを超えて任意の距離まで延びる場合がある。複数のデバイスセルが、回路内でさらに並列に相互接続される場合がある。
【0045】
図４は、図１の半導体デバイス１００の一実施形態を示す断面図４００であり、図３のトランジスタ構造３００がチップレット１３２および１３４内の各トランジスタとして使用されている。具体的には、図４は、図３の破線３７０に沿って、トランジスタ構造３００と下層のベース基板１０４との間の接続を示すとともに、ベース基板１０４のさらなる特徴を示している。図４に示すように、ベース基板１０４は、シリコン、ガリウムヒ素、シリコンカーバイド、サファイア、ゲルマニウム、インジウムリン、シリコン酸化物、およびアルミニウム窒化物などの半導体または絶縁体材料を含むか、またはそれらから形成された基板層４３６を含む。基板層４３６は、トランジスタ構造３００に隣接する表面と、表面の反対側の裏面とを有する。基板層４３６には、第１の複数のビア４７２が形成され、第１の複数のビアの各ビア４７２は、基板層４３６の厚み全体にわたって（すなわち、表面から裏面まで）延びている。第１の複数のビアの各ビア４７２には、第１の金属材料４３２が内蔵されている。第１の金属材料は、銅、金、アルミニウム、銀、およびタングステンからなる群から選択された材料を含むか、またはそれらから形成され得る。ベース基板１０４は、基板層４３６の裏面を覆い、第１の複数のビアの各ビア４７２内の第１の金属材料４３２と接触する裏面金属材料４３８をさらに含む。ベース基板１０４は、基板層４３６の表面上に相互接続金属４３５／４３７をさらに含み、相互接続金属４３５は、第１の複数のビアの各ビア４７２内の第１の金属材料４３２と直接接触している。相互接続金属４３５は、各ソースフィンガー３２４を互いに電気的に接続することができ、相互接続金属４３７は、トランジスタ構造３００がベース基板１０４に接続（例えば、接合）されているときに、各ドレインフィンガーを互いに電気的に接続することができる。相互接続金属４３５／４３７は、トランジスタ構造３００がベース基板１０４に接続（例えば、接合）されているときに、トランジスタ構造３００の接点と半導体デバイス１００の他のコンポーネントとの間の電気的接続を形成することもできる。任意選択で、誘電体材料４３９が、基板層４３６の表面上に含まれる。
【0046】
図４に示すように、トランジスタ構造３００は、トランジスタ構造３００の複数の接点３２４～３２６が材料構造２１８のＩＩＩ－Ｎチャネル層とベース基板１０４との間にある構成で、ベース基板１０４に接続されている。トランジスタ構造３００は、以下のプロセスを使用して、ベース基板１０４に接続することができる。接続する前に、図５に示すように、トランジスタ構造３００のソース接点３２４およびドレイン接点３２５の一部に、それぞれ第１の接合材料４４４／４４５を堆積する。図４および図５に示すように、第１の接合材料の部分４４４は、ソース接点３２４の部分に堆積され、第１の接合材料の部分４４５は、ドレイン接点３２５の部分に堆積される。第２の接合材料４５４／４５５（図４に示す）は、第１の接合材料４４４／４４５のパターンを反映するパターンで、ベース基板１０４の部分に堆積される。第２の接合材料の部分４５４の位置は、第１の接合材料の部分４４４の位置に対応し、第２の接合材料の部分４５５の位置は、第１の接合材料の部分４４５の位置に対応する。第２の接合材料の部分４５４は、相互接続金属４３５に直接接触していてもよく、第２の接合材料の部分４５５は、相互接続金属４３７に直接接触していてもよい。トランジスタ構造３００は、その後、基板層４３６が裏面金属４３８とトランジスタ３００との間にある向きでベース基板１０４の表面に配置され、第１の接合材料の部分４４４は、第２の接合材料の部分４５４に直接接触し、第１の接合材料の部分４４５は、第２の接合材料の部分４５５に直接接触する。図４に示すように、この構成では、接合材料４４４／４５４は、第１の複数のビアの各ビア４７２内のソース接点３２４と第１の金属材料４３２との間に直接存在し、相互接続金属４３５は、第１の複数のビアの各ビア４７２内のソース接点３２４と第１の金属材料４３２との間に存在する。次に、半導体デバイス１００全体を熱および／または圧力にさらして、接合材料により、ソース／ドレイン接点３２４／３２５と対応する相互接続金属４３５／４３７との間に電気的および熱的接続を形成する。相互接続金属４３５は、第１の複数のビアの各ビア４７２内の第１の金属材料４３２に直接接続（および電気的に接続）されるため、熱接合プロセスが完了した後、第１の複数のビアの各ビア４７２内の第１の金属材料４３２は、接合材料４４４および４５４によってソース接点３２４に電気的に接続される。
【0047】
接合材料４４４／４４５および４５４／４５５は、それぞれ同じ材料で形成されてもよいし、異なる材料で形成されてもよい。例えば、接合材料４４４／４４５または４５４／４５５はいずれも、金、銀、銅、およびインジウム含有化合物、スズ含有化合物、ＡｕＳｎ、ＡｕＳｉ、ＣｕＳｎ、ＡｕＧｅ、ＡｌＧｅ、ＡｌＳｉ、またはそれらの組み合わせを含むか、またはそれらから形成され得る。場合によっては、接合材料４４４／４４５は、トランジスタ構造３００に適用されるが、接合材料４５４／４５５はベース基板１０４には適用されず、したがって半導体デバイス１００から省略され、デバイス１００では単一の接合材料のみが使用される。他の場合には、接合材料４５４／４５５はベース基板１０４に適用されるが、接合材料４４４／４４５はトランジスタ構造３００には適用されず、したがって半導体デバイス１００から省略され、デバイス１００では単一の接合材料のみが使用される。
【0048】
図４に示す第１の複数のビアの各ビア４７２内の第１の金属材料４３２は、いくつかの目的を果たすことができる。まず、各ビア４７２内の第１の金属材料４３２は、トランジスタ３００のソース接点（フィンガー）３２４と裏面金属材料４３８の間に導電経路を提供し、それによってソースフィンガー３２４が互いに電気的に接続され、また、裏面金属材料４３８を介して電圧（例えば、接地電圧）がソース接点３２４に印加される。次に、各ビア４７２内の第１の金属材料４３２は、トランジスタ３００の動作中に発生した熱を放散するための熱伝導経路を提供し、例えば、熱をトランジスタ３００から裏面金属材料４３８に伝達する。トランジスタ３００から熱を効果的に伝達するために、第１の金属材料４３２の組成は、第１の金属材料４３２の熱伝導率が基板層４３６の半導体または絶縁体材料の熱伝導率よりも高くなるように選択することができる。半導体デバイス１００の熱管理をさらに改善するために、デバイス１００は、任意選択で、金属プレート４８０に取り付けられてもよい。図４に示すように、金属プレート４８０は、裏面金属材料４３８に直接接触している。金属プレート４８０は、接地プレートとヒートシンクの両方の役割を果たすことができる。
【0049】
トランジスタ３００からの熱の放散をさらに改善するために、ベース基板１０４は、第２の複数のビア４７４をさらに含むことができ、第２の複数のビアの各ビア４７４も内部に第１の金属材料４３２を含み得る。図４に示すように、第２の複数のビアの各ビア４７４は、第１の複数のビアのビア４７２が下にない接点３２４～３２６の１つの真下に配置できる。例えば、図４に示す構成４００の場合、第１の複数のビアの各ビア４７２は、ソースフィンガー３２４の真下にあり、第２の複数のビアの各ビア４７４は、ドレインフィンガー３２５の真下にある。各ビア４７４は、基板層４３６の裏面まで延びており、したがって、第２の複数のビアのビア４７４内の第１の金属材料４３２は、裏面金属材料４３８と接触している。ただし、ソース接点３２４とドレイン接点３２５が互いに短絡する（すなわち電気的に接続される）のを防ぐために、第２の複数のビアのビア４７４内の第１の金属材料４３２は、ドレイン接点３２５から電気的に分離されている必要がある。したがって、図４に示すように、第２の複数のビアの各ビア４７４は、基板層４３６の厚み全体にわたって延びるのではなく、基板層４３６を部分的にのみ貫通している。そのため、基板層４３６の一部は、ビア４７４と相互接続金属４３７との間に残る。
【0050】
第１の複数のビアの各ビア４７２内の第１の金属材料４３２は、裏面金属材料４３８とソース接点３２４の両方に電気的に接続されているため、図４に示すように、裏面金属材料４３８に直接接触する接地プレート４８０に半導体デバイス１００を取り付けることによって、ソース接点を接地電圧に固定することができる。ただし、場合によっては、ソース接点３２４ではなくドレイン接点３２５を裏面金属材料４３８に接触させることが望ましいこともる。図６は、トランジスタ３００がベース基板６０４に接合された半導体デバイス１００の代替実施形態６００を示している。ベース基板６０４は、図４のベース基板１０４に類似しているが、第１の複数のビア（すなわち、基板層４３６の厚み全体にわたって延びるビア）のビア４７２がドレインフィンガー（すなわち、ドレイン接点）３２５の下にあり、第２の複数のビアのビア４７４がソースフィンガー（すなわち、ソース接点）３２４の下にあるように構成されている。したがって、トランジスタ３００をベース基板６０４に接続（例えば、接合）すると、トランジスタ３００のドレイン接点３２５は、第１の複数のビア４７２内の第１の金属材料４３２に電気的に接続され、第２の複数のビアのビア４７４は、ソース接点３２４の下にくる。
【0051】
場合によっては、ビア４７２および４７４の第１の金属材料４３２を基板層４３６から電気的に分離して、第１の金属材料４３２を貫通するリーク電流を抑制することが望ましい場合がある。したがって、図７は、図１の半導体デバイス１００の一部の断面図であり、トランジスタ３００がベース基板７０４に接続（例えば、接合）されている実施形態７００を示している。ベース基板７０４は、図４に示したベース基板１０４に類似しているが、第１の金属材料４３２と基板層４３６との間のビア４７２および４７４に絶縁材料７４０をさらに含む。絶縁材料７４０は、第１の金属材料４３２を基板層４３６から電気的に分離する。絶縁材料７４０は、基板層４３６の半導体または絶縁材料よりも高い熱伝導率を有することができ、これにより、トランジスタ３００からの熱放散をさらに改善することができる。しかし、十分な電気的絶縁を提供する多くの材料は、熱伝導率も低い。したがって、絶縁材料７４０は、基板層４３６の半導体または絶縁体材料よりも熱伝導率が低い可能性がある。
【0052】
半導体デバイス１００のいくつかの実施形態では、ソース接点３２４、ドレイン接点３２５、およびゲート接点３２６がそれぞれすべて、裏面金属材料４３８から電気的に分離されている（つまり、電気的に接続されていない）ことが望ましい場合がある。ただし、このような構造では、動作中にＮ極性ＩＩＩ－Ｎトランジスタから熱を十分に放散することが困難になる可能性がある。図８Ａおよび図８Ｂは、それぞれＮ極性ＩＩＩ－Ｎトランジスタ構造８００Ａおよび８００Ｂの実施形態を示している。これらは、図３のトランジスタ構造３００に類似しているが、２ＤＥＧチャネル（図２に示す２ＤＥＧ２１９）から電気的に分離され、かつ、トランジスタ構造のアクティブ領域３５０および／または非アクティブ領域３６０内のＩＩＩ－Ｎ材料構造に熱的に結合された、熱接触部８２７をさらに含む。トランジスタ構造８００Ａでは、熱接触部が部分的にアクティブ領域３５０の材料上にあり、部分的に非アクティブ領域３７０の材料上にある。トランジスタ構造８００Ｂでは、熱接触部は、複数の領域に分割され、完全に非アクティブ領域３７０の材料上にある。トランジスタ構造８００Ａおよび８００Ｂは、動作中に十分な熱放散を可能にするために、図９に示す構成９００（トランジスタ構造８００Ａを図９に示す）で、ベース基板９０４に接続されてもよい。図９は、トランジスタ構造８００をベース基板９０４に結合したときの図８Ａの破線８７０に沿った半導体デバイスの断面図である。ベース基板９０４は、図４のベース基板１０４に類似しているが、第１の複数のビア（すなわち、基板層４３６の全体の厚みにわたって延びるビア）のビア４７２が、熱接触部８２７の下にあり、第２の複数のビアのビア４７４が、ソース接点３２４およびドレイン接点３２５の下にそれぞれあるように構成されている。したがって、トランジスタ３００をベース基板６０４に接続（例えば、接合）すると、トランジスタ構造８００の熱接触部８２７は、第１の複数のビア４７２の第１の金属材料４３２に電気的に接続され、ビア４７４は、ソース接点３２４およびドレイン接点３２５の下にそれぞれ配置される。この構成では、トランジスタ構造８００で発生したかなりの量の熱が、熱接触部８２７、相互接続金属８３５、および第１の複数のビア４７２内の第１の金属材料４３２を介して、裏面金属４３８に伝達される。また、余分な熱は、ソース接点３２４およびドレイン接点３２５を介して、および、第２の複数のビア４７４内の第１の金属材料４３２を介して、裏面金属４３８にも伝達される。
【0053】
図１は、送受信モジュールとして構成された半導体デバイス１００を示しているが、上記のプロセスを使用してベース基板に接合されたＩＩＩ－Ｎ Ｎ極性トランジスタを使用して、さまざまな応用事例のために他のタイプのデバイスおよび回路を形成できる。例えば、本明細書に記載の構造およびプロセスを使用してベース基板に接合されたＩＩＩ－Ｎ Ｎ極性トランジスタを用いて形成できるデバイスおよび回路には、パワーアンプ（例えば、クラスＡパワーアンプ、クラスＢパワーアンプ、クラスＣパワーアンプ、アウトフェージングパワーアンプ、ドハティパワーアンプ、クラスＤ、Ｅ、Ｆ、または逆クラスＦパワーアンプなどのスイッチモードパワーアンプ、スタックパワーアンプ、またはエンベロープトラッキングパワーアンプ）、低ノイズアンプ、バッファアンプ若しくはドライブアンプ、分散アンプ、トランスインピーダンスアンプ、オペアンプ、レーザードライバ若しくは発光ダイオードドライバ、圧電ドライバ、アナログプリディストータ、単極単投スイッチや単極双投スイッチなどのスイッチ、１つ以上の極および１つ以上の投を持つその他のスイッチ実施形態、ディスクリートトランジスタ、カスコードアンプ、ダーリントンペアアンプ、差動ペア、ミキサー、周波数逓倍器、周波数分周器、位相検出器、位相ロックループ、発振器、電圧制御発振器、可変利得増幅器、可変減衰器、位相シフタ、変調器、ベクトル変調器、電圧レギュレータ、パルス変調器、パルス発生器、電力検出器、時間遅延、カプラ、アイソレータ、サーキュレータ、フィルタ、リミッタ、ならびに、差動入力若しくはシングルエンド入力と差動出力若しくはシングルエンド出力のいずれかの構成の上記回路のいずれか、線形電圧レギュレータ、ハーフブリッジ、フルブリッジ、整流器、スイッチング電力コンバータ（バックコンバータ、ブーストコンバータ、バックブーストコンバータ、Ｃｕｋコンバータ、シングルエンドプライマリインダクタコンバータ、フライバックコンバータ、フォワードコンバータ、プッシュプルコンバータ、ハーフブリッジコンバータ若しくはフルブリッジコンバータ、またはエンベロープトラッキング電源など）などが含まれ得る。これらの他の種類のデバイスおよび回路の多くには、半導体デバイス１００について上で説明したコンポーネントに加えて、またはその代わりに、他の回路コンポーネントを含めることができる。これらの他のコンポーネントには、例えば、コンデンサ、インダクタ、トランス、抵抗器、導波管、アンテナ、電気共振器、音響コンポーネント、圧電コンポーネント、ダイオード、シリコンベースのトランジスタ、またはそれらの組み合わせが含まれ得る。
【0054】
半導体デバイス１００が回路（例えば、ＲＦ回路）として構成される場合、さまざまなコンポーネントおよび機能を構成することで、回路のパフォーマンスを最適化できる。特に、高電力および高周波数での動作の場合、さまざまな機能および設計要素が回路のパフォーマンスに重要な役割を果たす可能性がある。したがって、トランジスタ３００は、その最大動作周波数が回路の動作周波数の少なくとも２倍（例えば、少なくとも２．５倍、少なくとも３倍、少なくとも４倍、または少なくとも５倍）になるように構成される場合がある。高周波増幅器の場合、最も関連のある最大動作周波数は最大発振周波数であり、スイッチの場合、最も関連のある最大動作周波数はスイッチのカットオフ周波数である。また、周波数逓倍器などの回路では、最大動作周波数が明確に定義されていないものもある。さらに、トランジスタ３００のソース端子およびゲート端子における寄生インピーダンスを最小限に抑えるために、接合材料４４４／４５４または４４５／４５５の合計厚は、回路の最大動作周波数に対応する自由空間波長の０．４％未満（例えば、０．３％未満または０．２％未満）であってもよい。例えば、接合材料４４４／４５４または４４５／４５５の合計厚は、３０マイクロメートル未満、２５マイクロメートル未満、２０マイクロメートル未満、１５マイクロメートル未満、または１０マイクロメートル未満であってもよい。
【0055】
本明細書で使用される「最大動作周波数」という用語は、信号の有意の電圧、電流、または電力が存在する最大周波数を指している。ほとんどのデジタル変調通信などの帯域幅が制限された信号を使用する応用事例では、これは信号のチャネルの上限周波数と見なされる。例えば信号が周波数変調されたアナログ信号やパルス列である場合のように、明確に定義された上限周波数のない応用事例では、上限とは通常、それ未満で有意の信号電力の９９％が含まれるような最高周波数として解釈され、電力の直流成分は除外される。信号周波数の高調波は通常、最大動作周波数から除外されるが、周波数逓倍器の場合のように信号の高調波成分が出力として使用される応用事例は除かれる。
【0056】
半導体デバイス１００のいくつかの実施形態では、さまざまなＲＦ回路への応用事例でインピーダンス整合を改善するために、ソース接点３２４、ドレイン接点３２５、またはゲート接点３２６にそれぞれ正確なインピーダンスを追加することが好ましい。例えば、共通のソースに接続されたＨＥＭＴトランジスタを有する低ノイズアンプでは、ＨＥＭＴソースと回路グランドとの間に小さな誘導性インピーダンスを追加し、ドレインとゲートにそれぞれゲインと低ノイズ整合インピーダンスを供給することが望ましいことがある。デバイス端子がベース基板への熱伝達の主なポイントとしても使用される場合、多くの場合、少なくとも１つの端子が、複数のビア４７２内の金属材料４３２によって、ベース基板の裏面金属に直接接続されることになる（例えば、実施形態４００および７００のソース接点３２４、実施形態６００のドレイン接点３２５）。裏面金属４３８とビア４７２内の金属材料４３２に接続された接点との間の直列インダクタンスを制御するために、ビアのサイズ（例えば、平均直径）と数は、調節することができる。ただし、この方法で取得できるインピーダンス値の範囲は制限される場合がある（インダクタのインピーダンスの大きさは、インダクタを流れる電流の周波数とインダクタンスの積に等しい）。例えば、トランジスタのインダクタンスとゲート幅の積は、０．０１～１００ｐＨ－ｍｍの範囲に制限される可能性がある（ここで、トランジスタのゲート幅は、ゲート長に垂直なゲートの寸法を指している）。そのため、得られるインピーダンス値の範囲が制限される可能性がある。別のアプローチは、裏面金属４３８を均一な接地プレートとして提供するのではなく、裏面金属４３８をパターニングして、さまざまな受動回路要素を含めることである。ただし、このアプローチは、半導体デバイスを接地プレート４８０に取り付ける場合には、あまり望ましくない可能性がある。さらに別のアプローチは、図９に示した構造を実施し、インピーダンス要素（例えば、所望のインピーダンスを有する金属ストリップ）を、ソース接点３２４およびドレイン接点３２５にそれぞれ接続された相互接続金属４３５および４３７と直列に配置することである。
【0057】
別のアプローチは、ソース接点３２４とソース相互接続金属４３５との間、および／またはドレイン接点３２５とドレイン相互接続金属４３７との間に、インピーダンス要素を含めることである。インピーダンス要素は、例えば、基板層４３６の表面にある誘電体材料４３９（図４に示す）上に堆積された金属ストリップであってもよい。図１０は、図４の構成４００に類似した半導体デバイスの構成１０００のソース接合部を示す断面図であるが、ソース接点３２４とソース相互接続金属４３５との間にインピーダンス要素１００２をさらに含む。図示のように、インピーダンス要素１００２の第１の端部は、接合材料４４４および４５４によってソース接点３２４に電気的に接続され、インピーダンス要素１００２の第２の端部は、ソース相互接続金属４３５によってビア４７２内の第１の金属材料４３２に電気的に接続されている。任意選択で、さらに別のソース相互接続金属４３５’を、インピーダンス要素１００２の第１の端部に電気的に接続してもよく、別のソース相互接続金属４３５によって、すべてのソースフィンガーが互いに電気的に接続される。同様の変更を、ドレイン接点とドレイン相互接続金属との間の接続にも行い、それらの間にインピーダンス要素を挿入してもよい。
【0058】
図１０には、インピーダンス要素１００２が、誘電体材料４３９上および／またはベース基板１０４の表面上に形成されるものとして図示されているが、他の構成も可能である。例えば、インピーダンス要素１００２は、誘電体材料４３９の内部（例えば、内部）に形成されてもよい。すなわち、誘電体材料４３９は、２つ（またはそれ以上）の誘電体層から形成されてもよく、インピーダンス要素１００２は、２つの誘電体層の間に形成されてもよい。また、ソース相互接続金属４３５は、複数の金属配線層を含み得る。
【0059】
図１１は、図１０に示したものに類似しているが、ベース基板１１０４と一体化された誘導素子１１０２（インピーダンス要素の一種）を有する別の半導体デバイス１１００を示す断面図である。すなわち、ベース基板１１０４は、表面金属層１１６２、裏面金属層１１３８、およびビア４７２内の第１の金属材料４３２を含む一体化誘導素子１１０２を含む。図１１に示した図は、図１２の破線１２７０に沿った断面に対応している。
【0060】
図１２は、誘導素子１１０２全体の平面図である（基板層４３６は明瞭化のために省略されている）。図１２に示すように、表面金属層１１６２は、複数のセグメント１１６２Ａ～１１６２Ｌにパターニングされており、裏面金属層１１３８は、複数のセグメント１１３８Ａ～１１３８Ｋにパターニングされている。セグメント１１６２Ａはセグメント１１３８Ａに、これら２つのセグメントに共通する第１のビア４７２内の第１の金属材料４３２を介して導電接続されている。セグメント１１３８Ａはセグメント１１６２Ｂに、これら２つのセグメントに共通する第２のビア４７２内の第１の金属材料４３２を介して導電接続されており、以下同様に続く。したがって、接点３２４から誘導素子１１０２に入る電流は、まずセグメント１１６２Ａを通過し、次に第１のビア４７２を通ってセグメント１１３８Ａに下り、次にセグメント１１３８Ａを通過して第２のビア４７２を通ってセグメント１１６２Ｂに上り、以下同様に続き、最終的に電流はセグメント１１６２Ｌを通過して誘導素子１１０２から出ていく。図１２に示した誘導素子１１０２の構成は、トロイダルインダクタの形態であるが、以下で詳しく説明するように、代替構成によれば、他のタイプのインダクタを形成することもできる。
【0061】
図１３は、本明細書に記載の半導体デバイスと共に使用したり、半導体デバイスと一体化したりすることができる別の誘導素子１３０２の一部の断面図である。誘導素子１３０２全体の追加コンポーネントは、図１４の平面図に示されている。図１３に示されるものは、図１４の破線１４７０に沿った断面に対応する。誘導素子１３０２は、チップレット構造１３６０の材料２１０および２１８、接合材料４４４／４５４、およびベース基板１３０４の表面金属層１３３５の上にある第１の金属層１３６４から形成される。したがって、誘導素子１３０２の完全な構造は、チップレット構造１３６０がベース基板１３０４に接続（例えば、接合）された後にのみ形成される。
【0062】
図１４は、誘導素子１３０２の本質部分全体の平面図である。図１４に示すように、第１の金属層１３６４は、複数のセグメント１３６４Ａ～１３６４Ｌにパターニングされており、表面金属層１３３５は、複数のセグメント１３３５Ａ～１３３５Ｋにパターニングされている。セグメント１３６４Ａは、第１の接合材料スタック４４４／４５４を介してセグメント１３３５Ａに導電接続され、セグメント１３３５Ａは、第２の接合材料スタック４４４／４５４を介してセグメント１３６４Ｂに導電接続され、以下同様に続く。したがって、誘導素子１３０２に入る電流は、まずセグメント１３６４Ａを通過し、次に接合材料４４４／４５４の第１スタックを通ってセグメント１３３５Ａに入り、次にセグメント１３３５Ａを通過して接合材料４４４／４５４の第２スタックを通ってセグメント１３６４Ｂに入り、というように進み、最終的に電流はセグメント１３６４Ｌを通過して誘導素子１３０２から出ていく。図１４に示した誘導素子１３０２の構成は、トロイダルインダクタの形態であるが、以下で詳しく説明するように、代替構成によれば、他のタイプのインダクタを形成することもできる。
【0063】
図１５～図１６は、それぞれ誘導素子１５０２および１６０２の構成を示しており、図１１～図１２および図１３～図１４の誘導素子１１０２と同じ材料および製造技術を使用して形成することができる。図１７～図１８は、それぞれ誘導素子１７０２および１８０２の構成を示しており、図１３～図１４の誘導素子１３０２と同じ材料および製造技術を使用して形成することができる。図１５および図１７は、軸方向インダクタを示す平面図であり、図１６および１８は、円錐状軸方向インダクタを示す平面図である。図１９～図２０は、それぞれトロイダルトランス１９０２および２００２の構成を示している。トランス１９０２は、図１１～図１２の誘導素子１１０２と同じ材料および製造技術を使用して形成することができ、トランス２００２は、図１３～図１４の誘導素子１３０２と同じ材料および製造技術を使用して形成することができる。
【0064】
前述のように、各チップレットは、ベース基板に接合された複数のＮ極性ＩＩＩ－Ｎトランジスタを含み得る。したがって、本明細書に記載した半導体デバイスはいずれも、図４、図６、図７、図１０、および図１１でベース基板に接合されるものとして示された単一のＮ極性ＩＩＩ－Ｎトランジスタに加えて、同様にベース基板に接続された第２のトランジスタであって、第２のＩＩＩ－Ｎバリア層と、第２のＩＩＩ－Ｎバリア層のＮ面上の第２のＩＩＩ－Ｎチャネル層とを含む第２のトランジスタを含み得る。第２のＩＩＩ－Ｎバリア層のバンドギャップは、第２のＩＩＩ－Ｎチャネル層よりも大きい。第２のトランジスタは、第２のＩＩＩ－Ｎチャネル層と第２のＩＩＩ－Ｎバリア層との間の界面に隣接する第２のＩＩＩ－Ｎチャネル層内の第２の２ＤＥＧチャネルと、第２の複数の接点とをさらに含み得る。第２の複数の接点は、第２のソース接点、第２のドレイン接点、および第２のゲート接点を含む。第２のソース接点、第２のゲート接点、および第２のドレイン接点はそれぞれ、第２のＩＩＩ－Ｎバリア層から見て第２のＩＩＩ－Ｎチャネル層の反対側にあり、第２のソース接点および第２のドレイン接点は、第２の２ＤＥＧチャネルに電気的に接続されている。
【0065】
図２１Ａは、ダイオード構造２１０２などの２端子デバイス構造がベース基板２１０４に接続された半導体デバイスの実施形態２１００を示す断面図である。ダイオード構造２１０２は、アノード接点（例えば、アノードフィンガー）３９６およびカソード接点（例えば、カソードフィンガー）３９４を含む。各カソードフィンガー３９４は、（接合材料４４４／４５４および相互接続金属４９５を介して）、複数のビア４７２内の金属材料４３２に電気的に接続されている。本明細書で説明する他の実施形態と同様に、各ビア４７２は、基板層４３６の全体の厚みにわたって延びており、金属材料４３２は、裏面金属材料４３８に接触している。
【0066】
図２１Ｂは、ダイオード構造２１０２などの２端子デバイス構造がベース基板２１０４’に接続された半導体デバイスの別の実施形態２１００’を示す断面図である。図２１Ｂに示す実施形態では、各アノードフィンガー３９６が、（接合材料４４４／４５４および相互接続金属４９５を介して）、複数のビア４７２内の金属材料４３２に電気的に接続されている。
【0067】
図２１Ｃは、ダイオード構造２１０２などの２端子デバイス構造がベース基板２１０４’’に接続された半導体デバイスのさらに別の実施形態２１００’’を示す断面図である。図２１Ｃに示す実施形態では、ビア４７４が基板層４３６の全厚を貫通していないため、アノードフィンガー３９６とカソードフィンガー３９４は、それぞれビア４７４内の金属材料４３２から電気的に分離されている。図２１Ｃには示されていないが、図８Ａ、図８Ｂおよび図９に示した構造と同様に、ダイオード構造２１０２は、金属材料４３８に電気的に接続された１つ以上の熱接触部（図８Ａ、図８Ｂおよび図９の熱接触部８２７など）をさらに含み得る。
【0068】
図２２は、図４のデバイス４００に類似する半導体デバイスの別の実施形態２２００を示す断面図である。ただし、ベース基板１２０４の基板層４３６の裏側の金属材料４３８が、インダクタの一部を形成するようにパターニングされている点で相違する。ソース相互接続金属４３５は、すべて互いに電気的に接続されてもよく、ドレイン相互接続金属４３７は、すべて互いに電気的に接続されてもよい。
【0069】
図２３Ａは、図９のデバイス９００に類似する半導体デバイスの別の実施形態２３００を示す断面図である。ただし、ベース基板２３０４が、ベース基板２３０４の基板層４３６内に形成された半導体部品２３１０をさらに含み、トランジスタ構造８００の少なくとも１つの接点（例えば、ソース３２４、ドレイン３２５、またはゲート３２６）が、半導体部品２３１０の接点に電気的に接続されている（例えば、結合されている）点で相違する。図２３Ａに示す構成では、半導体部品２３１０はバイポーラ接合トランジスタであり、エミッタ接点２３１２、ベース接点２３１４、およびコレクタ接点２３１６を含む。エミッタ接点２３１２は、相互接続金属８３５、およびビア４７２のうちの少なくとも１つのビア４７２内の第１の金属材料４３２を介して、裏面金属４３８に電気的に接続されている。コレクタ接点２３１６は、接合材料４４５／４５５を介して、トランジスタ構造８００のソースフィンガー３２４に電気的に接続されている。
【0070】
図２３Ｂは、金属プレート４８０（エミッタ接点２３１２に電気的に接続されている）がグラウンドに接続されている場合の、トランジスタ構造８００とバイポーラ接合トランジスタ２３１０の接点間の接続を示す回路図である。図２３Ｂに示す構成は、一般にカスコード構成として知られている。図２３Ａおよび図２３Ｂには示されていないが、例えば、ビア４７２のうちの少なくとも１つのビア４７２内の第１の金属材料４３２に接触する相互接続金属８３５にゲートフィンガー３２６を結合することにより、ゲートフィンガー３２６は、任意選択で、グラウンドおよび／またはエミッタ接点２３１２に接続されてもよく、それによってゲートフィンガー３２６が裏面金属４３８に電気的に接続される。いくつかの実施形態では、トランジスタ構造８００は、半導体部品（例えば、バイポーラトランジスタ構造）２３１０よりも高いブレークダウン電圧を有する場合がある。いくつかの実施形態では、トランジスタ構造８００は、しきい値電圧がゼロ未満のデプレッションモードデバイスであってもよく、任意選択で、半導体部品２３１０は、しきい値電圧がゼロより大きいエンハンスメントモードデバイスである場合がある。図２３Ａに示した結合技術を使用してデバイス８００および２３１０をカスコード構成で結合することにより、動作中にデバイスから熱を効果的に放散しつつ、あるデバイスの接点を他のデバイスの接点に接続する際のインピーダンスを最小限に抑えることができる。
【0071】
図２４は、図２３Ｂに示したカスコード構成の別の実施形態２４００を示す断面図である。構成２４００では、裏面金属材料４３８および金属プレート４８０は、半導体部品２３１０を一部に有する（例えば、半導体部品２３１０が内部に形成されている）材料構造２４８４の裏面ではなく、トランジスタ構造８００’の裏面にある。つまり、裏面金属材料４３８および金属プレート４８０は、基板２１０のＩＩＩ－Ｎ材料構造２１８とは反対側にある。この構成では、基板２１０およびＩＩＩ－Ｎ材料構造２１８は、回路を製造／組み立てる際に土台となるベース基板を形成することができ、半導体部品２３１０は、ベース構造に結合された１つ以上のチップレットとして提供される。したがって、基板２１０、ＩＩＩ－Ｎ材料構造２１８、裏面金属材料４３８、および金属プレート４８０は、図２４に示されている範囲を超えて横方向に延びることができ、ＩＩＩ－Ｎ材料構造上に接続された、またはＩＩＩ－Ｎ材料構造内に形成されたさらに別の回路コンポーネントをさらに含み得る。トランジスタ構造８００’を含むベース基板は、任意選択で、他のデバイスについて先に示したビアに類似する金属材料４３２を含むビア２４７２／２４８２を含み得る。ただし、ビア２４７２／２４８２は、トランジスタ構造８００’に接合されたデバイスの材料を貫通するのではなく、トランジスタ構造８００’の材料を貫通する点で相違する。ビア２４７２と、その中の金属材料４３２は、エミッタ接点２３１２を金属プレート４８０に電気的に接続しており、金属プレート４８０が接地されて接地プレートとして機能する場合に、エミッタ接点２３１２からグラウンドへの低インピーダンスの電気接続を提供するのに有用な構成となり得る。熱放散を改善するために任意選択で、サーマルビア２４８２をさらに含めてもよいが、多くの場合、必須ではない。図示していないが、ゲートフィンガー３２６から金属プレート４８０への低インピーダンスの電気接続を提供するために、任意選択で、ゲートフィンガー３２６を金属プレート４８０に電気的に接続するさらに別のビアを含めてもよい。あるいは、ゲートフィンガー３２６は、任意選択で、エミッタ接点２３１２に直接結合されてもよく、またはトランジスタ構造８００’の表面上の金属トレースによってエミッタ接点２３１２に電気的に接続されてもよい。図２４に示す構成２４００は、本明細書に記載した他の実施形態よりも実施コストが高くなる可能性があるが、トランジスタ構造８００’から熱を放散させるのに効果的であり、そのため、回路全体のパフォーマンスが向上する可能性がある。
【0072】
本明細書に記載した半導体デバイスのうちの１つ以上を形成する方法２５００を図２５に示す。方法２５００は、ベース基板を用意するステップ２５１０を含む。ベース基板は、例えば、図４および図１０に示したベース基板１０４であってもよい。方法２５００は、ベース基板にトランジスタを接続するステップ２５２０（例えば、図４および図１０に示したように、ベース基板１０４にトランジスタ３００を接続するステップ）をさらに含む。実施形態によっては、方法２５００は、前記トランジスタを前記ベース基板に接続した後、前記トランジスタは、前記ベース基板の基板層が、裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の表面の上にあり、第１の複数のビアの第１のビア内の第１の金属材料が、１つ以上の接合材料によって、複数の接点のうちの第１の接点に電気的に接続される（例えば、図４のように）。方法２５００の他の実施形態では、前記トランジスタを前記ベース基板に接続した後、前記トランジスタは、前記ベース基板の基板層が、裏面金属と前記トランジスタとの間にくる形で、ベース基板の表面の上にあり、インピーダンス要素の第１端が、複数の接点のうちの第１の接点に電気的に接続され、前記インピーダンス要素の第２端が、第１の金属材料に電気的に接続される（例えば、図１０のように）。前記ベース基板に接続された前記トランジスタのソース接点は、複数のソースフィンガーを含み得る。前記トランジスタを前記ベース基板に接続する前に、前記ソースフィンガーは、互いに電気的に分離されていてもよい。前記トランジスタを前記ベース基板に接続した後、前記ソースフィンガーは、すべて共通の導体に電気的に接続されてもよく、それによって前記ソースフィンガーは、互いに電気的に接続される。
【0073】
本明細書に記載の半導体デバイスはいずれも、携帯電話、モバイル基地局若しくは衛星基地局、レーダーモジュール、バックホールシステム、または無線アクセスポイントなどの電子部品の一部であってもよく、または、そのような電子部品と一体化されてもよい。または、本明細書に記載の半導体デバイスはいずれも、衛星と通信する陸上、海上、または空中の送信機、受信機、またはトランシーバーの一部であってもよく、またはそれらと一体化されてもよい。
【0074】
さまざまな半導体デバイスと、半導体デバイスを形成する方法について上記で説明した。しかし、これらは例示としてのみ提示されており、限定するものではないことを理解されたい。上記方法およびステップが特定の順序で発生する特定のイベントを示している場合、当業者は、特定のステップの順序を変更できること、およびそのような変更が開示のバリエーションに従うことを認識するであろう。実施形態は特に示され、説明されているが、形式および詳細にさまざまな変更を加えることができることは理解されるであろう。したがって、他の実施形態も以下の請求項の範囲内である。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図21C】
【図22】
【図23A】
【図23B】
【図24】
【図25】
【手続補正書】
【提出日】2024-12-19
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料及び絶縁材料であって、前記絶縁材料が前記第１の金属材料と前記基板層との間にある、第１の金属材料及び絶縁材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むベース基板と、
前記ベース基板に接続されたトランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、１つ以上の接合材料によって、前記複数の接点のうちの第１の接点に電気的に接続されている、半導体デバイス。
【請求項2】
前記１つ以上の接合材料のうちの少なくとも１つは、金、銀、銅、およびインジウム含有化合物、スズ含有化合物、ＡｕＳｎ、ＡｕＳｉ、ＣｕＳｎ、ＡｕＧｅ、ＡｌＧｅ、ＡｌＳｉ、またはそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項3】
前記１つ以上の接合材料は、前記第１の接点と前記第１の金属材料との間に直接存在する、請求項１に記載の半導体デバイス。
【請求項4】
前記第１の接点は、前記ソース接点である、請求項１に記載の半導体デバイス。
【請求項5】
前記ベース基板は、前記基板層の厚み全体にわたって延びることなく、前記基板層をそれぞれ部分的に貫通して延びる第２の複数のビアをさらに含む、請求項１に記載の半導体デバイス。
【請求項6】
前記ベース基板は、前記第２の複数のビアの各ビア内に前記第１の金属材料をさらに含む、請求項５に記載の半導体デバイス。
【請求項7】
前記第２の複数のビアのうちの第２のビアは、前記複数の接点のうちの第２の接点の真下にある、請求項６に記載の半導体デバイス。
【請求項8】
前記絶縁材料の熱伝導率は、前記基板層の前記半導体または前記絶縁体材料よりも低い、請求項１に記載の半導体デバイス。
【請求項9】
前記絶縁材料は、前記第１の金属材料を前記基板層から電気的に分離する、請求項１に記載の半導体デバイス。
【請求項10】
前記ベース基板に接続された回路要素をさらに含み、前記回路要素は、コンデンサ、インダクタ、変圧器、抵抗器、導波管、アンテナ、電気共振器、音響部品、圧電部品、ダイオード、およびシリコンベースのトランジスタからなる群から選択される、請求項１に記載の半導体デバイス。
【請求項11】
半導体デバイスであって、ベース基板であって、
半導体または絶縁体材料を含む基板層であって、表面と、前記表面の反対側の裏面とを有する基板層と、
前記基板層の厚み全体にわたってそれぞれ延びる第１の複数のビアと、
前記第１の複数のビアの各ビア内の第１の金属材料及び絶縁材料であって、前記絶縁材料が前記第１の金属材料と前記基板層との間にある、第１の金属材料及び絶縁材料と、
前記基板層の前記裏面を覆い、前記第１の複数のビアの各ビア内の前記第１の金属材料と接触する裏面金属材料と、
前記基板層の前記表面上の相互接続金属と
を含むベース基板と、
前記ベース基板に接続されたトランジスタであって、
ＩＩＩ－Ｎ材料構造であって、
ＩＩＩ－Ｎバリア層と、
前記ＩＩＩ－Ｎバリア層のＮ面上のＩＩＩ－Ｎチャネル層であって、前記ＩＩＩ－Ｎバリア層が前記ＩＩＩ－Ｎチャネル層よりも大きいバンドギャップを有する、ＩＩＩ－Ｎチャネル層と、
前記ＩＩＩ－Ｎチャネル層と前記ＩＩＩ－Ｎバリア層との間の界面に隣接する前記ＩＩＩ－Ｎチャネル層内の２ＤＥＧチャネルと
を含むＩＩＩ－Ｎ材料構造と、
複数の接点であって、ソース接点、ドレイン接点、およびゲート接点を含み、前記ソース接点、前記ゲート接点、および前記ドレイン接点が、前記ＩＩＩ－Ｎバリア層から見て前記ＩＩＩ－Ｎチャネル層の反対側にあり、前記ソース接点および前記ドレイン接点が、前記２ＤＥＧチャネルに電気的に接続されている、複数の接点と、
前記ＩＩＩ－Ｎ材料構造に熱的に結合され、前記２ＤＥＧチャネルから電気的に分離された熱接触部と
を含むトランジスタと
を含み、
前記トランジスタは、前記ベース基板の前記基板層が、前記裏面金属と前記トランジスタとの間にくる形で、前記ベース基板の前記表面の上にあり、前記第１の複数のビアのうちの第１のビア内の前記第１の金属材料が、前記トランジスタの前記熱接触部に電気的に接続されている、半導体デバイス。
【請求項12】
前記ベース基板は、前記基板層の厚み全体にわたって延びることなく、前記基板層をそれぞれ部分的に貫通して延びる第２の複数のビアをさらに含む、請求項１１に記載の半導体デバイス。
【請求項13】
前記ベース基板は、前記第２の複数のビアの各ビア内に前記第１の金属材料をさらに含む、請求項１２に記載の半導体デバイス。
【請求項14】
前記第２の複数のビアのうちの第２のビアは、前記複数の接点のうちの第２の接点の真下にある、請求項１３に記載の半導体デバイス。
【請求項15】
前記ベース基板に接続された回路要素をさらに含み、前記回路要素は、コンデンサ、インダクタ、変圧器、抵抗器、導波管、アンテナ、電気共振器、音響部品、圧電部品、ダイオード、およびシリコンベースのトランジスタからなる群から選択される、請求項１１に記載の半導体デバイス。
【国際調査報告】