特表2025-501027 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 深▲セン▼市紫光同創電子有限公司の特許一覧

特表2025-501027プログラマブル回路、集積回路および電子装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-01-16

(54)【発明の名称】プログラマブル回路、集積回路および電子装置

(51)【国際特許分類】

G11C 7/10 20060101AFI20250108BHJP

H03K 19/0175 20060101ALI20250108BHJP

G11C 7/22 20060101ALI20250108BHJP

G06F 12/00 20060101ALI20250108BHJP

【ＦＩ】

G11C7/10 520

G11C7/10 460

H03K19/0175 270

H03K19/0175 260

H03K19/0175 250

G11C7/22

G06F12/00 564D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024536121

(86)(22)【出願日】2022-05-06

(85)【翻訳文提出日】2024-06-14

(86)【国際出願番号】 CN2022091310

(87)【国際公開番号】W WO2023165014

(87)【国際公開日】2023-09-07

(31)【優先権主張番号】202210197430.1

(32)【優先日】2022-03-01

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520412486

【氏名又は名称】深▲セン▼市紫光同創電子有限公司

(74)【代理人】

【識別番号】100160691

【弁理士】

【氏名又は名称】田邊淳也

(72)【発明者】

【氏名】劉可勇

(72)【発明者】

【氏名】林協群

(72)【発明者】

【氏名】王禎元

【テーマコード（参考）】

5B160

5J056

【Ｆターム（参考）】

5B160CC03

5J056AA04

5J056BB33

5J056DD13

5J056FF02

5J056FF04

5J056FF05

5J056KK01

(57)【要約】

本出願は、プログラマブル回路、集積回路および電子装置を提供し、前記プログラマブル回路は、外部回路から入力されたパラレル信号をシリアル信号に変換する信号変換モジュールと、信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせる信号配置モジュールと、第１イネーブル信号を生成する第１イネーブル信号生成モジュールと、第２イネーブル信号を生成し、プログラマブル回路のＤＤＲモードを設定するＤＤＲ配置モジュールと、外部回路から入力されたＤＱＳ信号の位相をモニタリングし、モニタリング結果を出力する位相モニタリングモジュールと、外部回路から入力されたモニタリング結果に基づいて第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整する位相調整モジュールと、を備える。本出願によって提供されるプログラマブル回路は、ＤＱＳ信号のシフト状態をリアルタイムでモニタリングし、リアルタイムで補正し、ＤＱＳｇａｔｅの単位時間間隔を拡大し、ＤＱＳサンプリングのＤＱデータエラー発生を回避することができ、本出願は、ＤＤＲ３モード、ＤＤＲ４１ｔＣＫモードおよびＤＤＲ４２ｔＣＫモードに適用され得る。
【選択図】図１

【特許請求の範囲】

【請求項1】

外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える、プログラマブル回路。

【請求項2】

前記プログラマブル回路は第１ＡＮＤゲート、第２ＡＮＤゲート、ＯＲゲートおよび２分周器をさらに備え、
前記第１ＡＮＤゲートの第１入力端は前記外部回路から入力されたグローバルリセット信号を受信し、それぞれ前記信号変換モジュール、前記信号配置モジュール、前記第１イネーブル信号生成モジュール、前記位相モニタリングモジュールおよび前記位相調整モジュールのリセット端に接続され、前記第１ＡＮＤゲートの第２入力端は前記外部回路から入力されたローカルリセット信号を受信し、前記第１ＡＮＤゲートの出力端は前記ＤＤＲ配置モジュールおよび前記２分周器のリセット端に接続され、
前記第２ＡＮＤゲートの第１入力端は前記外部回路から入力されたＤＱＳ信号を受信し、前記第２ＡＮＤゲートの第２入力端は前記ＤＤＲ配置モジュールから出力された第２イネーブル信号を受信し、前記第２ＡＮＤゲートの出力端は前記ＤＱＳ信号および前記第２イネーブル信号のＡＮＤ信号を前記ＤＤＲ配置モジュールに出力し、前記ＡＮＤ信号はＤＱＳ_ｇａｔｉｎｇ信号であり、
前記ＯＲゲートの第１入力端は前記外部回路から入力されたＤＱＳ位相方向信号を受信し、前記ＯＲゲートの第２入力端は前記ＤＤＲ配置モジュールから出力された第２イネーブル信号を受信し、前記ＯＲゲートの第２入力端はローレベルトリガーされ、前記ＯＲゲートの出力端はＯＲ信号を前記２分周器に出力し、
前記２分周器の入力端は前記ＯＲゲートの出力端から出力されたＯＲ信号を受信し、前記２分周器の出力端はＤＱＳ位相方向信号の２分周信号を前記ＤＤＲ配置モジュールに出力する、請求項１に記載のプログラマブル回路。

【請求項3】

前記プログラマブル回路は、
前記外部回路から入力されたグレイコードをホットコードに変換し、遅延チェーンモジュールに出力するためのグレイコードホットコードモジュールと、
前記第２ＡＮＤゲートから出力されたＤＱＳ_ｇａｔｉｎｇ信号および遅延チェーンイネーブル信号を受信するための第１遅延チェーン領域、前記ＯＲゲートから出力されたＯＲ信号および前記遅延チェーンイネーブル信号を受信するための第２遅延チェーン領域からなり、ＤＱＳ信号とＤＱ信号の位相を４５度シフトさせるための遅延チェーンモジュールと、をさらに備える、請求項２に記載のプログラマブル回路。

【請求項4】

前記パラレル信号は４ビットのＤＱＳ_ｇａｔｅ_ｃｔｒｌ信号であり、前記信号変換モジュールは、
第１レートモードであって、前記第１レートモード下で、前記信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数は第２クロックｃｌｋ_ｆａｓｔのクロック周波数と同一であり、前記シリアル信号は１ビットのみのＤＱＳ_ｇａｔｅ_ｃｔｒｌ信号である第１レートモードと、
第２レートモードであって、前記第２レートモード下で、前記信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数と第２クロックｃｌｋ_ｆａｓｔのクロック周波数の比は１：２であり、前記シリアル信号は２ビットのＤＱＳ_ｇａｔｅ_ｃｔｒｌ信号である第２レートモードと、
第３レートモードであって、前記第３レートモード下で、前記信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数と第２クロックｃｌｋ_ｆａｓｔのクロック周波数の比は１：４であり、前記シリアル信号は４ビットのＤＱＳ_ｇａｔｅ_ｃｔｒｌ信号である第３レートモードと、をさらに含み、
前記第１クロックのクロック周波数、前記第２クロックのクロック周波数は前記外部回路から入力される、請求項１に記載のプログラマブル回路。

【請求項5】

前記ＤＤＲ配置モジュールは、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定することは、
ＤＤＲ３モードを設定し、前記ＤＤＲ３モード下で、前記第１ゲーティング信号は０であり、前記第２ゲーティング信号は０であり、前記ｄｄｒ４_ｍｏｄｅ信号は０であること、
ＤＤＲ４１ｔＣＫモードを設定し、前記ＤＤＲ４１ｔＣＫモード下で、前記第１ゲーティング信号は０であり、前記第２ゲーティング信号は１であり、前記ｄｄｒ４_ｍｏｄｅ信号は０であること、
ＤＤＲ４２ｔＣＫモードを設定し、前記ＤＤＲ４２ｔＣＫモード下で、前記第１ゲーティング信号は１であり、前記第２ゲーティング信号は１であることを含み、
前記ｄｄｒ４_ｍｏｄｅ信号は前記外部回路から前記位相モニタリングモジュールに入力される、請求項１に記載のプログラマブル回路。

【請求項6】

前記位相モニタリングモジュールは、前記外部回路から入力されたＤＱＳ信号の位相をモニタリングすることは、
前記外部回路から入力された４つのクロック周波数信号を受信し、前記４つのクロック周波数信号の位相はそれぞれ０度、９０度、１８０度、２７０度であること、
前記第１イネーブル信号生成モジュールから出力された第１イネーブル信号を受信し、前記外部回路から入力されたＤＱＳ信号および前記第１イネーブル信号生成モジュールから出力された第１イネーブル信号に基づいて前記外部回路から入力されたＤＱＳ信号の位相の前記ＤＱＳ_ｇａｔｉｎｇ信号に対する位置をモニタリングすること、
前記ＤＱＳ信号の位相を前記ＤＱＳ_ｇａｔｉｎｇ信号に対して左にシフトさせ、ＤＱＳ位相モニタリングモジュールの出力端から０１１１または１１１１を出力すること、
前記ＤＱＳ信号の位相を前記ＤＱＳ_ｇａｔｉｎｇ信号に対して右にシフトさせ、ＤＱＳ位相モニタリングモジュールの出力端から００００または０００１を出力すること、
前記ＤＱＳ信号の位相を前記ＤＱＳ_ｇａｔｉｎｇ信号に対してシフトさせなく、ＤＱＳ位相モニタリングモジュールの出力端から００１１を出力すること、を含む、請求項２に記載のプログラマブル回路。

【請求項7】

前記位相モニタリングモジュールはモニタリング結果を前記外部回路に出力することは、
前記ＤＱＳ位相モニタリングモジュールが前記外部回路から入力されたｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号を受信すること、
前記外部回路が前記位相モニタリングモジュールの出力端の出力値を受信すること、
前記外部回路が前記位相モニタリングモジュールの出力端の出力値に基づいて前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号を調整し、前記位相モニタリングモジュールの出力端から０１１１または１１１１を出力し、前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が増加し、前記ＤＱＳ位相モニタリングモジュールの出力端から０００１または００００を出力し、前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が減少すること、を含む、請求項６に記載のプログラマブル回路。

【請求項8】

前記位相調整モジュールは、前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整することは、
前記外部回路から入力されたｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号を受信すること、
前記外部回路から入力されたクロック周波数信号を受信し、前記位相調整モジュールの４クロックから８クロック領域への変換を経て前記クロック周波数信号の位相数を増加させ、前記外部回路から入力されたクロック周波数信号の位相はそれぞれ０度、９０度、１８０度、２７０度であり、前記位相調整モジュールの４クロックから８クロック領域への変換を経った前記クロック周波数信号の位相はそれぞれ０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度および３１５度であること、
前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値に基づいて、前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を４５度だけ増加または減少させ、前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が増加すると、前記ＤＱＳ_ｇａｔｉｎｇ信号の位相が４５度増加し、前記ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が減少すると、前記ＤＱＳ_ｇａｔｉｎｇ信号の位相が４５度減少することを含む、請求項７に記載のプログラマブル回路。

【請求項9】

プログラマブル回路を含む集積回路であって、前記プログラマブル回路は、
外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える、集積回路。

【請求項10】

【請求項11】

【請求項12】

【請求項13】

【請求項14】

【請求項15】

【請求項16】

【請求項17】

装置本体および前記装置本体内に設けられた集積回路を含む電子装置であって、前記集積回路はプログラマブル回路を含み、前記プログラマブル回路は、
外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える、電子装置。

【請求項18】

【請求項19】

【請求項20】

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０２２年０３月０１日に中国特許局に出願され、出願番号２０２２１０１９７４３０．１、発明名称「プログラマブル回路、集積回路および電子装置」の中国特許出願の優先権を主張し、そのすべての内容は参照によって本出願に含まれる。

【0002】

本出願は、集積回路の技術分野に関し、特にプログラマブル回路、集積回路および電子装置に関する。

【背景技術】

【0003】

ＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ、ダブルデータレート同期動的ランダムメモリ）メモリのうち、ＤＤＲ３／４（第３世代と第４世代ＤＤＲ）は、読み書きの切り替え時にＤＱＳ信号が高抵抗状態になるため、ＤＤＲ３／４データ読み出し時のエラーコードを防止するために、ＤＤＲＰＨＹ（ポート物理層）を介してＤＱＳ_ｇａｔｅ（ＤＱＳウィンドウ）を生成してＤＱＳ信号の高抵抗状態を回避する必要がある。

【0004】

ＤＤＲＰＨＹ（ポート物理層）は、遅延が調整可能な内部信号ｒｘｅｎａ(イネーブル信号)を使用して、リードリターンＤＱＳ信号をサンプリングし、ビット信号のサンプルを返し、ＤＱＳＧａｔｅｔｒａｉｎｉｎｇアルゴリズムを通じてｒｘｅｎａの遅延を調整し、連続したサンプル値によってリードリターンＤＱＳ信号の第１立ち上がりエッジの位置を決定し、リードｂｕｒｓｔ（バースト）長さと組み合わせてＤＱＳ_ｇａｔｅの幅を決定し、ＤＤＲＰＨＹ（ポート物理層）はこのようなフィードバック調整メカニズムを通じてＤＱＳの有効なウィンドウを得、回路が有効なＤＱＳ_ｇａｔｅを得た後、ＤＤＲＰＨＹ（ポート物理層）はリアルタイムでＶＴの変化によるＤＱＳジッターまたはＣＬＫジッターを監視する必要があるため、ＤＱＳＧａｔｅｔｒａｉｎｉｎｇからのｇａｔｅ位置はもはや最適な位置ではない可能性があるため、ＤＤＲＰＨＹ（ポート物理層）がＤＱＳＧａｔｅを動的に調整する能力を有する必要がある。

【0005】

本発明者は、従来の技術的解決策によって得られたＤＱＳ_ｇａｔｅは半分のＵＩ（１ＵＩは半分のクロック周期の時間間隔に対応する）しかないため、ＤＱＳ信号シフトが０．５のＵＩよりも大きい場合、この解決策では、ＤＱＳの高抵抗状態を正確に除去できず、ＤＱＳサンプリングにおいてＤＱデータエラーが発生し、該解決策ではシステムのＤＤＲモードを設定できないため、ＤＱＳ信号シフトのリアルタイムモニタリングおよび補正機能を提供する。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本出願の目的は、既存の回路はＤＱＳ信号シフトを解決する時ＤＱＳ_ｇａｔｅのＵＩが半分しかなく、ＤＱＳ信号シフトをリアルタイムでモニタリングできず、リアルタイムで補正できなく、さらに回路のＤＤＲモードが単一であるという技術的問題を解決する、プログラマブル回路、集積回路および電子装置を提供することである。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本出願はプログラマブル回路を提供し、
外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える。

【0008】

上記目的を達成するために、本出願は、集積回路をさらに提供し、該集積回路はプログラマブル回路を含み、該プログラマブル回路は、
外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える。

【0009】

本出願の別の技術的解決策は以下のとおりであり、
また、上記目的を達成するために、本出願は、装置本体および装置本体内に設けられた集積回路を含む電子装置をさらに提供し、該集積回路はプログラマブル回路を含み、該プログラマブル回路は、
外部回路から入力されたパラレル信号をシリアル信号に変換し、信号配置モジュールに出力する信号変換モジュールと、
前記信号変換モジュールから出力されたシリアル信号、および前記外部回路から入力された第２クロッククロック周波数信号を受信し、前記信号変換モジュールから出力されたシリアル信号の位相を０度または３６０度シフトさせ、前記位相シフト後のシリアル信号を第１イネーブル信号生成モジュールに出力するための信号配置モジュールと、
前記位相シフト後のシリアル信号を受信して第１イネーブル信号を生成し、ＤＤＲ配置モジュールおよび位相モニタリングモジュールに出力するための第１イネーブル信号生成モジュールと、
前記第１イネーブル信号および前記外部回路から入力されたＤＱＳ信号を受信し、第２イネーブル信号を生成し、前記外部回路から入力された第１ゲーティング信号、前記外部回路から入力された第２ゲーティング信号、および前記外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、前記プログラマブル回路のＤＤＲモードを設定するためのＤＤＲ配置モジュールと、
前記ＤＱＳ信号の位相をモニタリングし、モニタリング結果を前記外部回路に出力するための位相モニタリングモジュールと、
前記外部回路から入力されたモニタリング結果に基づいて前記第１イネーブル信号生成モジュールによって生成された第１イネーブル信号の位相を調整するための位相調整モジュールと、を備える。

【0010】

本出願によって提供されるプログラマブル回路、集積回路および電子装置は、従来の技術的解決策と比較すると、ＤＱＳ信号のシフト状態をリアルタイムでモニタリングしリアルタイムで補正し、ＤＱＳｇａｔｅの単位時間間隔を拡大することができ、ＤＱＳサンプリングにおいてＤＱデータエラーの発生を回避し、本出願は、ＤＤＲ配置モジュールによってＤＤＲ３、ＤＤＲ４１ｔＣＫおよびＤＤＲ４２ｔＣＫの３つのＤＤＲモードを配置することができ、本出願はＤＤＲ３モード、ＤＤＲ４１ｔＣＫモードおよびＤＤＲ４２ｔＣＫモードに適用され得る。

【図面の簡単な説明】

【0011】

【図1】本出願の一実施例によって提供される回路接続図である。

【図2】本出願の一実施例によって提供されるＤＤＲ３モードの効果図である。

【図3】本出願の一実施例によって提供されるＤＤＲ４１ｔＣＫモードの効果図である。

【図4】本出願の一実施例によって提供されるＤＤＲ４２ｔＣＫモードの効果図である。

【図5】本出願の一実施例によって提供される集積回路の構造概略図である。

【図6】本出願の一実施例によって提供される電子装置の構造概略図である。

【発明を実施するための形態】

【0012】

本出願の目的、技術的解決策および利点をより明確に説明するために、以下、添付図面および実施例と併せて本出願をより詳細に説明する。なお、ここで説明される具体的な実施例は本出願を解釈するためのものに過ぎず、本出願を限定することを意図するものではないことを理解されたい。

【0013】

なお、本出願で使用される「第１」、「第２」などの用語は、様々な要素を説明するために本明細書において使用されるが、これらの要素はこれらの用語によって限定されないことを理解されたい。これらの用語は第１用語を別の要素から区別するためにのみ使用され、本出願で説明される「接続」とは、電気的な接続を意味し、直接接続関係であってもよく、間接連結関係であってもよい。

【0014】

図１は本出願の一実施例によって提供される回路接続図であり、図１に示すように、本出願の実施例のプログラマブル回路１００は、信号変換モジュール（Ｐａｒａｌｌｅｌｔｏｓｅｒｉｅｓ）、信号配置モジュール、第１イネーブル信号生成モジュール、ＤＤＲ配置モジュール、位相モニタリングモジュール、位相調整モジュール、グレイコードホットコードモジュール、遅延チェーンモジュールを備え、また、各モジュールリセット端を接続するための第１ＡＮＤゲート、およびＤＤＲ配置モジュールと遅延チェーンモジュールにそれぞれに接続された第２ＡＮＤゲートおよびＯＲゲートをさらに備える。具体的には、
本出願の実施例の信号変換モジュール（Ｐａｒａｌｌｅｌｔｏｓｅｒｉｅｓ）は、外部回路から入力されたパラレル信号をシリアル信号に変換し、信号変換モジュールのｇａｔｅ_ｓｅｒポートから信号変換モジュールに接続された信号配置モジュールに出力され、ＤＱＳ_ｇａｔｅ_ｃｔｒｌ［３：０］信号は４ビットのＤＱＳ_ｇａｔｉｎｇ信号制御コードであり、本出願の実施例の外部回路とは、本出願のプログラマブル回路に接続された外部制御回路を意味し、本出願の実施例では詳細な解釈が省略され、
好ましい実施例としては、外部回路は信号変換モジュールのレートモードを選択し、対応のレートモード下で、外部回路から信号変換モジュールに入力されたクロック周波数はＤＱＳ_ｇａｔｅ_ｃｔｒｌ［３：０］信号と異なる状態を有し、ここで、信号変換モジュールのレートモードは、以下を含み、
第１レートモードｆｕｌｌ_ｒａｔｅモード（フールレート）では、信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数と第２クロックｃｌｋ_ｆａｓｔのクロック周波数とは同一であり、このとき信号変換モジュールのシリアル信号は１ビットのみのＤＱＳ_ｇａｔｅ_ｃｔｒｌ［０］信号であり、
第２レートモードｈａｌｆ_ｒａｔｅモード（ハーフレート）では、信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数と第２クロックｃｌｋ_ｆａｓｔのクロック周波数の比は１：２であり、このとき信号変換モジュールのシリアル信号は２ビットのＤＱＳ_ｇａｔｅ_ｃｔｒｌ［２：０］信号であり、
第３レートモードｑｕａｄ_ｒａｔｅモード（１／４レート）では、信号変換モジュールの第１クロックｃｌｋ_ｓｌｏｗのクロック周波数と第２クロックｃｌｋ_ｆａｓｔのクロック周波数の比は１：４であり、このとき信号変換モジュールのシリアル信号は４ビットのＤＱＳ_ｇａｔｅ_ｃｔｒｌ［３：０］信号である。

【0015】

本出願の実施例の信号配置モジュールは、信号変換モジュールから出力されたシリアル信号、および外部回路から入力された第２クロッククロック周波数信号を受信し、信号変換モジュールから入力されたシリアル信号の位相を０度または３６０度シフトさせるために使用され、ここで、ｓｈｉｆｔ_ｐｈａｓｅ_３６０信号がトリガされると、信号変換モジュールから入力されたシリアル信号の位相を３６０度シフトさせ、該信号がトリガされないと、位相をシフトさせなく、その後、位相シフト後のシリアル信号を第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールに出力し、
本出願の実施例の第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールは、位相シフト後のシリアル信号を受信し、位相モニタリングモジュールとＤＤＲ配置モジュールに出力するために使用され、
ここで、第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールは、位相調整モジュールの出力信号をさらに受信し、該信号に基づいて、生成された第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）の位相を調整し、毎回、位相を４５度を超えないように調整する。

【0016】

本出願の実施例のＤＤＲ配置モジュールは、第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールから入力された第１イネーブル信号ｒｅａｄ_ｅｎａ信号を受信し、第２イネーブル信号ＤＱＳ_ｅｎａ信号を生成し、外部回路から入力された第１ゲーティング信号ｇａｔｅ_ｈｉｇｈ信号、外部回路から入力された第２ゲーティング信号ｇａｔｅ_ｌａｔｃｈ信号および外部回路から位相モニタリングモジュールに入力されたｄｄｒ_ｍｏｄｅ信号に基づいて、プログラマブル回路のＤＤＲモードを設定するために使用され、ここで、ＤＤＲモードはＤＤＲ３モード、ＤＤＲ４１ｔＣＫモード、ＤＤＲ４２ｔＣＫモードを含み、
具体的に、図２は、本出願の一実施例によって提供されるＤＤＲ３モードの効果図であり、図２に示すように、ＤＤＲ３モードの時、ＤＤＲ配置モジュールの第１ゲーティング信号ｇａｔｅ_ｈｉｇｈ信号は０であり、第２ゲーティング信号ｇａｔｅ_ｌａｔｃｈ信号は０であり、ＤＱＳ位相モニタリングモジュールのｄｄｒ４_ｍｏｄｅ信号は０であり、このとき回路中のＤＱＳ信号は最大１ＵＩだけ左右にシフトされ、ＤＱＳの高抵抗状態を正確に除去でき、ＤＤＲ３システムのロバスト性を大幅に向上させ、
図３は、本出願の一実施例によって提供されるＤＤＲ４１ｔＣＫモードの効果図であり、図３に示すように、ＤＤＲ４１ｔＣＫモード下で、ＤＤＲ配置モジュールの第１ゲーティング信号ｇａｔｅ_ｈｉｇｈ信号は０であり、第２ゲーティング信号ｇａｔｅ_ｌａｔｃｈ信号は１であり、ＤＱＳ位相モニタリングモジュールのｄｄｒ４_ｍｏｄｅ信号は０であり、このとき回路中のＤＱＳ信号は最大１ＵＩだけ左右にシフトされ、ＤＱＳの高抵抗状態を正確に除去でき、ＤＤＲ４システム１ｔＣＫモードのエラー率を低減させ、
図４は、本出願の一実施例によって提供されるＤＤＲ４２ｔＣＫモードの効果図であり、図４に示すように、ＤＤＲ４２ｔＣＫモード下で、ＤＤＲ配置モジュールの第１ゲーティング信号ｇａｔｅ_ｈｉｇｈ信号は１であり、第２ゲーティング信号ｇａｔｅ_ｌａｔｃｈ信号は１であり、このとき回路中ＤＱＳ信号は最大２ＵＩだけ左右にシフトされ、ＤＱＳの高抵抗状態を正確に除去でき、ＤＤＲ４システム２ｔＣＫモードのエラー率を低減させる。

【0017】

本出願の実施例の位相モニタリングモジュールは、外部回路から入力されたＤＱＳ信号の位相をモニタリングし、ｄｑｓ_ｓａｍｐｌｅ_ｓｙｎｃ［３：０］信号を出力し、ＤＱＳ位相モニタリングモジュールは外部回路から入力された４つのクロック周波数信号をさらに受信し、ここで、４つのクロック周波数信号の位相はそれぞれ０度、９０度、１８０度、２７０度であり、第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールから出力された第１イネーブル信号ｒｅａｄ_ｅｎａ信号を受信し、外部回路から入力されたＤＱＳ信号と第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュールから出力された第１イネーブル信号ｒｅａｄ_ｅｎａ信号に基づいて、外部回路から入力されたＤＱＳ信号の位相のＤＱＳ_ｇａｔｉｎｇ信号に対する位置をモニタリングし、ここで、第１イネーブル信号ｒｅａｄ_ｅｎａ信号はＤＤＲ配置モジュールによってＤＱＳ_ｅｎａ信号が生成され、ＤＱＳ_ｅｎａ信号およびＤＱＳ信号ＡＮＤに基づいてＤＱＳ_ｇａｔｉｎｇ信号が生成されるため、ｒｅａｄｅｎａ信号およびＤＱＳ信号に基づいてＤＱＳ信号の位相のＤＱＳ_ｇａｔｉｎｇ信号に対する位置を決定することができ、
具体的に、ＤＱＳ信号の位相がＤＱＳ_ｇａｔｉｎｇ信号に対して左にシフトされ、位相モニタリングモジュールの出力端ｄｑｓ_ｓａｍｐｌｅ_ｓｙｎｃ［３：０］信号は０１１１または１１１１を出力し、
ＤＱＳ信号の位相がＤＱＳ_ｇａｔｉｎｇ信号に対して右にシフトされ、位相モニタリングモジュールの出力端ｄｑｓ_ｓａｍｐｌｅ_ｓｙｎｃ［３：０］信号は００００または０００１を出力し、
ＤＱＳ信号の位相がＤＱＳ_ｇａｔｉｎｇ信号に対してシフトされず、位相モニタリングモジュールの出力端ｄｑｓ_ｓａｍｐｌｅ_ｓｙｎｃ［３：０］信号は００１１を出力し、
本出願の実施例の位相モニタリングモジュールは外部回路から入力されたｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号をさらに受信し、外部回路はＤＱＳ位相モニタリングモジュールの出力端の出力値を受信し、ＤＱＳ位相モニタリングモジュールの出力端の出力値に基づいてｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号を調整し、ここで、ＤＱＳ位相モニタリングモジュールの出力端は０１１１または１１１１を出力し、ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が増加し、ＤＱＳ位相モニタリングモジュールの出力端は０００１または００００を出力し、ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が減少し、
好ましい実施例としては、位相モニタリングモジュールは外部回路から入力されたＤＤＲ４_ｍｏｄｅ信号、および本出願ＤＤＲ配置モジュールとともに本出願のＤＤＲモードを配置することをさらに含む。

【0018】

本出願の実施例の位相調整モジュールは、外部回路から入力されたモニタリング結果ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値に基づいて第１イネーブル信号ｒｅａｄ_ｅｎａ信号の位相を調整する。

【0019】

本出願の実施例の位相調整モジュールは外部回路から入力されたｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号を受信し、外部回路から入力されたクロック周波数信号を受信し、ＤＱＳ_ｇａｔｉｎｇ位相補正モジュールの「４ｔｏ８ｃｌｋ」モジュール（４クロックから８クロック領域への変換）によってクロック周波数信号の位相数を増加させ、外部回路から入力されたクロック周波数信号の位相はそれぞれ０度、９０度、１８０度、２７０度であり、ＤＱＳ_ｇａｔｉｎｇ位相補正モジュールの４クロックから８クロック領域への変換を経ったクロック周波数信号位相はそれぞれ０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度および３１５度であり、
その後、ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値に基づいて第１イネーブル信号ｒｅａｄ_ｅｎａ信号の位相を４５度増加または減少させ、ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が増加し、ＤＱＳ_ｇａｔｉｎｇ信号の位相が４５度増加し、ｒｅａｄ_ｃｌｋ_ｃｔｒｌ［２：０］信号の値が減少し、ＤＱＳ_ｇａｔｉｎｇ信号の位相が４５度減少する。

【0020】

本出願の実施例のグレイコードホットコードモジュールは、外部回路から入力されたグレイコードをホットコードに変換し、遅延チェーンモジュールに出力し、
本出願の実施例の遅延チェーンモジュールは、第１遅延チェーン領域と第２遅延チェーン領域を含み、第１遅延チェーン領域は第２ＡＮＤゲートから出力されたＤＱＳ_ｇａｔｉｎｇ信号および遅延チェーンイネーブル信号を受信し、ＤＱＳ遅延信号（ＤＱＳｄｅｌ）を生成するために使用され、前記第２遅延チェーン領域は、ＯＲゲートから出力されたＯＲ信号および遅延チェーンイネーブル信号を受信し、ＤＱＳ位相方向遅延信号（ＤＱＳｂｄｅｌ信号）を生成するために使用され、遅延チェーンモジュールはＤＱＳ信号とＤＱ信号の位相を４５度シフトさせるために使用される。

【0021】

本出願の実施例の第１ＡＮＤゲートの第１入力端は外部回路から入力されたグローバルリセット信号を受信し、それぞれ信号変換モジュール、信号配置モジュール、第１イネーブル信号（ｒｅａｄ_ｅｎａ信号）生成モジュール、位相モニタリングモジュールおよび位相調整モジュールのリセット端に接続され、第１ＡＮＤゲートの第２入力端は外部回路から入力されたローカルリセット信号を受信し、第１ＡＮＤゲートの出力端はＤＤＲ配置モジュールおよび２分周器のリセット端に接続され、
本出願の実施例の第２ＡＮＤゲートの第１入力端は外部回路から入力されたＤＱＳ信号を受信し、第２ＡＮＤゲートの第２入力端はＤＤＲ配置モジュールから出力された第２イネーブル信号ＤＱＳ_ｅｎａ信号を受信し、第２ＡＮＤゲートの出力端はＡＮＤ信号、すなわちＤＱＳ_ｇａｔｉｎｇ信号をそれぞれ遅延チェーンモジュールとＤＤＲ配置モジュールに出力し、
本出願の実施例ＯＲゲートの第１入力端は外部回路から入力されたＤＱＳ位相方向信号を受信し、ＯＲゲートの第２入力端はＤＤＲ配置モジュールから出力された第２イネーブル信号ＤＱＳ_ｅｎａ信号を受信し、ＯＲゲートの第２入力端はローレベルトリガーされ、ＯＲゲートの出力端はＯＲ信号をそれぞれ遅延チェーンモジュールおよび２分周器に出力し、
本出願の実施例の２分周器の入力端はＯＲゲートの出力端から出力されたＯＲ信号を受信し、２分周器の出力端はＤＱＳ位相方向信号の２分周信号をＤＤＲ配置モジュールに出力する。

【0022】

図５は、本出願の一実施例によって提供される集積回路の構造概略図であり、図５に示すように、本出願の実施例は、集積回路２００をさらに提供し、該集積回路２００は上記のプログラマブル回路を含む。

【0023】

図６は、本出願の一実施例によって提供される電子装置の構造概略図であり、図６に示すように、本出願の実施例は電子装置３００をさらに提供し、該電子装置３００は装置本体３１０および上記の集積回路２００を含み、集積回路２００は装置本体３００内に設けられる。

【0024】

なお、本明細書では、「含む」、「包含」または他の任意の変形は非排他的な包含をカバーし、一連の要素を含むプロセス、装置、物品または方法はそれらの要素だけでなく、明確に列挙されていない他の要素、またはこれらのプロセス、装置、物品または方法に固有の要素を含み得る。より多くの制限がない限り、「……を含む」という文言によって定義された要素は、該要素を含むプロセス、装置、物品または方法において他の同一要素の存在を排除するものではない。

【0025】

以上は本出願の好ましい実施例に過ぎず、本出願の特許範囲を限定することを意図するものではなく、本出願の明細書および添付図面の内容を利用して得られた等価構造または等価プロセス変換、または他の関連技術分野に直接または間接的に適用されるものは、すべて本出願の特許保護範囲内に含まれるものとする。

【図1】