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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-22
(54)【発明の名称】表示パネル
(51)【国際特許分類】
G09F 9/30 20060101AFI20250115BHJP
H10F 39/18 20250101ALI20250115BHJP
H10K 59/60 20230101ALI20250115BHJP
H10K 59/10 20230101ALI20250115BHJP
【ＦＩ】
G09F9/30 349Z
H01L27/146 C
G09F9/30 348A
G09F9/30 338
G09F9/30 365
H10K59/60
H10K59/10
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023568103
(86)(22)【出願日】2023-06-29
(85)【翻訳文提出日】2023-11-02
(86)【国際出願番号】 CN2023103595
(87)【国際公開番号】W WO2024109043
(87)【国際公開日】2024-05-30
(31)【優先権主張番号】202211478158.0
(32)【優先日】2022-11-23
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】517333336
【氏名又は名称】武漢華星光電半導体顕示技術有限公司
【氏名又は名称原語表記】ＷＵＨＡＮ ＣＨＩＮＡ ＳＴＡＲ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＩＳＯＬＡＹ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ
【住所又は居所原語表記】３０５ Ｒｏｏｍ，Ｂｕｉｌｄｉｎｇ Ｃ５ Ｂｉｏｌａｋｅ ｏｆ Ｏｐｔｉｃｓ Ｖａｌｌｅｙ，Ｎｏ．６６６ Ｇａｏｘｉｎ Ａｖｅｎｕｅ，．Ｗｕｈａｎ Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ Ｗｕｈａｎ，Ｈｕｂｅｉ ４３００７９ Ｃｈｉｎａ
(74)【代理人】
【識別番号】100204386
【弁理士】
【氏名又は名称】松村 啓
(72)【発明者】
【氏名】▲馬▼ ▲亮▼
【テーマコード（参考）】
3K107
4M118
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC35
3K107CC41
3K107EE68
3K107FF04
4M118AA01
4M118AB01
4M118BA05
4M118CA14
4M118CB14
4M118FB16
4M118GB02
4M118GB08
4M118GB11
4M118GB15
4M118HA26
4M118HA27
5C094AA51
5C094BA03
5C094BA27
5C094CA19
5C094DA15
5C094FA01
5C094FA02
5C094FB02
5C094FB14
5C094HA08
5C094JA02
5C094JA08
(57)【要約】
本願は、表示パネルを開示する。表示パネルは、スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを含む。第１受光素子は、第１電極、第１受光部及び第１保護電極を含み、第２受光素子は第２電極、第２受光部及び第２保護電極を含み、スイッチング素子は、ソース及びドレインを含み、第１電極は、第２電極に接続され、第１受光部及び第２受光部は、いずれもソース又はドレインに接続される。
【特許請求の範囲】
【請求項1】
スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを少なくとも１つ含む表示パネルであって、前記表示パネルは、さらに、基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
ここで、前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含む、
表示パネル。
【請求項2】
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、それぞれ前記第１活性部に電気的に接続される第１活性層をさらに含む、請求項１に記載の表示パネル。
【請求項3】
前記受光ディバイスは、さらに、少なくとも部分的に重なるように設けられた第１キャパシタ電極及び第２キャパシタ電極を含む蓄積キャパシタを含み、前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる、
請求項２に記載の表示パネル。
【請求項4】
前記導電部の前記基板への正投影が、前記第１電極及び／又は前記第２電極の前記基板への正投影と部分的に重なる導電部を含む第４導電層をさらに含む、請求項３に記載の表示パネル。
【請求項5】
前記受光層の前記金属酸化物半導体の電子移動度は１０ｃｍ２／Ｖｓ以上であり、前記絶縁層の厚さは５ｎｍ～１５ｎｍである、請求項３に記載の表示パネル。
【請求項6】
第１駆動トランジスタ及び第２駆動トランジスタを含む画素駆動回路をさらに含み、前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる、
請求項２に記載の表示パネル。
【請求項7】
前記第１活性部は、ポリシリコン半導体を含み、前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる、
請求項６に記載の表示パネル。
【請求項8】
前記第１活性部は、金属酸化物半導体を含み、前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる、
請求項６に記載の表示パネル。
【請求項9】
第１方向に沿って複数行に配列され、且つ第２方向に沿って複数列に配列される複数の発光ユニットをさらに含み、ここで、複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる、
請求項１に記載の表示パネル。
【請求項10】
前記第１受光素子及び前記第２受光素子は、それぞれ２つの隣り合う前記交差領域内に位置し、前記２つの隣り合う前記交差領域は、同一の前記発光ユニットの同じ側に位置する、請求項９に記載の表示パネル。
【請求項11】
複数の前記受光ディバイスを含み、ここで、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、且つ、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、又は、各前記第１受光素子は、いずれも同一列に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、
又は、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置するものは、いずれも前記第１受光素子又は前記第２受光素子であり、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続される。
請求項１０に記載の表示パネル。
【請求項12】
前記受光ディバイスは、第３受光素子をさらに含み、ここで、前記第３受光素子は、第３電極と、第３保護電極と、前記第３電極と前記第３保護電極との間に位置する第３受光部とを含み、前記第３電極と前記第１電極とは、同一層に位置するとともに、互いに接続され、前記第３受光部と前記第１受光部とは、同一層に位置するとともに、離間して設けられ、前記第３保護電極は、前記ソース又は前記ドレインに接続され、
前記第１受光素子、前記第２受光素子及び前記第３受光素子は、それぞれ同一の前記発光ユニットの３つの頂点における３つの前記交差領域内に位置する、
請求項９に記載の表示パネル。
【請求項13】
スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを少なくとも１つ含む表示パネルであって、前記表示パネルは、さらに、基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含み、
前記表示パネルは、さらに、
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、それぞれ前記第１活性部に電気的に接続される第１活性層を含み、
前記表示パネルは、さらに、第１方向に沿って複数行に配列され、且つ第２方向に沿って複数列に配列される複数の発光ユニットを含み、
複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる、
表示パネル。
【請求項14】
前記受光ディバイスは、さらに、少なくとも部分的に重なるように設けられた第１キャパシタ電極及び第２キャパシタ電極を含む蓄積キャパシタを含み、
前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる、
請求項１３に記載の表示パネル。
【請求項15】
前記導電部の前記基板への正投影が、前記第１電極及び／又は前記第２電極の前記基板への正投影と部分的に重なる導電部を含む第４導電層をさらに含む、請求項１４に記載の表示パネル。
【請求項16】
前記受光層の前記金属酸化物半導体の電子移動度は１０ｃｍ２／Ｖｓ以上であり、前記絶縁層の厚さは５ｎｍ～１５ｎｍである、請求項１４に記載の表示パネル。
【請求項17】
第１駆動トランジスタ及び第２駆動トランジスタを含む画素駆動回路をさらに含み、前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる、
請求項１３に記載の表示パネル。
【請求項18】
前記第１活性部は、ポリシリコン半導体を含み、前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる、
請求項１７に記載の表示パネル。
【請求項19】
前記第１活性部は、金属酸化物半導体を含み、前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる、
請求項１７に記載の表示パネル。
【請求項20】
前記第１受光素子及び前記第２受光素子は、それぞれ２つの隣り合う前記交差領域内に位置し、前記２つの隣り合う前記交差領域は、同一の前記発光ユニットの同じ側に位置する、請求項１３に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、表示技術の分野に関し、特に表示パネルに関する。
【背景技術】
【0002】
指紋認証は、すでに、携帯電話、タブレット、ノートパソコンなどの大部分の表示端末のいずれにも備えられている機能になっている。現在、表示装置の指紋認証は、静電容量方式の指紋認証から光学方式の指紋認証に移行しつつある。光学方式指紋認証は、光線の屈折と反射を利用してユーザの指紋を結像し、その後、画像認証の方法により指紋の特徴を認識するものであり、結像解像度が高く、画像認証が比較的容易であるなどの特徴を有し、且つ、表示画面の下方に設けられて、画面下部指紋認証を形成することができる。
【0003】
従来の受光ディバイスは、受光素子で光線を検出し、受光素子は、受信した光信号を電気信号に変換する半導体ディバイスである。しかし、画素解像度の向上に伴い、面内発光ユニットにより受光素子の面積が圧縮され、それにより、光電信号量が低いという問題が発生し、検出感度に影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本願は、受光素子の面積が小さいことにより、電気信号量が低くなって、検出感度に影響を与えるという技術的課題を解決するための、表示パネルを提供する。
【課題を解決するための手段】
【0005】
本願は、スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを少なくとも１つ含む表示パネルを提供し、前記表示パネルは、さらに、
基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
ここで、前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含む。
基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
ここで、前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含む。
【0006】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、両方とも前記第１活性部に電気的に接続され、前記第１活性部は、ポリシリコン半導体又は金属酸化物半導体を含む第１活性層を含む。
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、両方とも前記第１活性部に電気的に接続され、前記第１活性部は、ポリシリコン半導体又は金属酸化物半導体を含む第１活性層を含む。
【0007】
好ましくは、本願のいくつかの実施例において、前記受光ディバイスは、さらに、蓄積キャパシタを含み、
前記第１導電層は、前記蓄積キャパシタの第１キャパシタ電極をさらに含み、前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第３導電層は、前記蓄積キャパシタの第２キャパシタ電極をさらに含み、前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる。
前記第１導電層は、前記蓄積キャパシタの第１キャパシタ電極をさらに含み、前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第３導電層は、前記蓄積キャパシタの第２キャパシタ電極をさらに含み、前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる。
【0008】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、前記導電部の前記基板への正投影が、前記第１電極及び／又は前記第２電極の前記基板への正投影と部分的に重なる導電部を含む第４導電層を含む。
【0009】
好ましくは、本願のいくつかの実施例において、前記受光層の前記金属酸化物半導体の電子移動度は１０ｃｍ２／Ｖｓ以上であり、前記絶縁層の厚さは５ｎｍ～１５ｎｍである。
【0010】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、第１駆動トランジスタ及び第２駆動トランジスタを含む画素駆動回路を含み、
前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる。
前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる。
【0011】
好ましくは、本願のいくつかの実施例において、前記第１活性部は、ポリシリコン半導体を含み、
前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
【0012】
好ましくは、本願のいくつかの実施例において、前記第１活性部は、金属酸化物半導体を含み、
前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
【0013】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、第１方向に沿って複数行に配列され、且つ第２方向に沿って複数列に配列される複数の発光ユニットを含み、
ここで、複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる。
ここで、複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる。
【0014】
好ましくは、本願のいくつかの実施例において、前記第１受光素子及び前記第２受光素子は、それぞれ２つの隣り合う前記交差領域内に位置し、前記２つの隣り合う前記交差領域は、同一の前記発光ユニットの同じ側に位置する。
【0015】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、複数の前記受光ディバイスを含み、
ここで、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、且つ、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、又は、各前記第１受光素子は、いずれも同一列に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、
又は、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置するものは、いずれも前記第１受光素子又は前記第２受光素子であり、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続される。
ここで、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、且つ、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、又は、各前記第１受光素子は、いずれも同一列に且つ同じ側に位置する隣の前記第２受光素子に並列接続され、
又は、同一行に位置する複数の前記第１受光素子及び複数の前記第２受光素子は交互に配列され、同一列に位置するものは、いずれも前記第１受光素子又は前記第２受光素子であり、各前記第１受光素子は、いずれも同一行に且つ同じ側に位置する隣の前記第２受光素子に並列接続される。
【0016】
好ましくは、本願のいくつかの実施例において、前記受光ディバイスは、第３受光素子をさらに含み、
ここで、前記第３受光素子は、第３電極と、第３保護電極と、前記第３電極と前記第３保護電極との間に位置する第３受光部とを含み、前記第３電極と前記第１電極とは、同一層に位置するとともに、互いに接続され、前記第３受光部と前記第１受光部とは、同一層に位置するとともに、離間して設けられ、前記第３保護電極は、前記ソース又は前記ドレインに接続され、
前記第１受光素子、前記第２受光素子及び前記第３受光素子は、それぞれ同一の前記発光ユニットの３つの頂点における３つの前記交差領域内に位置する。
ここで、前記第３受光素子は、第３電極と、第３保護電極と、前記第３電極と前記第３保護電極との間に位置する第３受光部とを含み、前記第３電極と前記第１電極とは、同一層に位置するとともに、互いに接続され、前記第３受光部と前記第１受光部とは、同一層に位置するとともに、離間して設けられ、前記第３保護電極は、前記ソース又は前記ドレインに接続され、
前記第１受光素子、前記第２受光素子及び前記第３受光素子は、それぞれ同一の前記発光ユニットの３つの頂点における３つの前記交差領域内に位置する。
【0017】
本願の実施例は、さらに、スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを少なくとも１つ含む表示パネルに関し、前記表示パネルは、さらに、
基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含み、
前記表示パネルは、さらに、
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、それぞれ前記第１活性部に電気的に接続される第１活性層を含み、
前記表示パネルは、さらに、第１方向に沿って複数行に配列され、且つ第２方向に沿って複数列に配列される複数の発光ユニットを含み、
複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる。
基板と、
前記基板に設けられ、互いに接続されている第１電極及び第２電極を含む第１導電層と、
前記第１導電層の前記基板から遠い側に設けられ、離間して設けられる、前記第１電極に対応して設けられた第１受光部と前記第２電極に対応して設けられた第２受光部とを含み、金属酸化物半導体を含む受光層と、
前記第１導電層と前記受光層との間に設けられる絶縁層と、
前記受光層の前記基板から遠い側に設けられ、前記第１受光部に電気的に接続される第１保護電極と、前記第２受光部に電気的に接続される第２保護電極とを含む第２導電層と、
前記第２導電層の前記基板から遠い側に設けられ、前記スイッチング素子のソース及びドレインを含み、前記第１保護電極及び前記第２保護電極は、両方とも前記スイッチング素子のソース又はドレインに電気的に接続される第３導電層と、を含み、
前記第１受光素子は、前記第１電極、前記第１受光部及び前記第１保護電極を含み、前記第２受光素子は、前記第２電極、前記第２受光部及び前記第２保護電極を含み、
前記表示パネルは、さらに、
前記基板と前記第１導電層との間に設けられ、前記スイッチング素子の第１活性部を含み、前記スイッチング素子のソース及びドレインは、それぞれ前記第１活性部に電気的に接続される第１活性層を含み、
前記表示パネルは、さらに、第１方向に沿って複数行に配列され、且つ第２方向に沿って複数列に配列される複数の発光ユニットを含み、
複数行の前記発光ユニットと複数列の前記発光ユニットとの間に複数の交差領域が形成され、各前記交差領域には、多くても１つの前記第１受光素子又は１つの前記第２受光素子が設けられる。
【0018】
好ましくは、本願のいくつかの実施例において、前記受光ディバイスは、さらに、少なくとも部分的に重なるように設けられた第１キャパシタ電極及び第２キャパシタ電極を含む蓄積キャパシタを含み、
前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる。
前記第１キャパシタ電極は、前記第１電極及び前記第２電極の両方に電気的に接続され、
前記第２キャパシタ電極は、前記第１保護電極及び前記第２保護電極の両方に電気的に接続され、前記第２キャパシタ電極は、前記第１キャパシタ電極と少なくとも部分的に重なるように設けられる。
【0019】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、前記導電部の前記基板への正投影が、前記第１電極及び／又は前記第２電極の前記基板への正投影と部分的に重なる導電部を含む第４導電層を含む。
【0020】
好ましくは、本願のいくつかの実施例において、前記受光層の前記金属酸化物半導体の電子移動度は１０ｃｍ２／Ｖｓ以上であり、前記絶縁層の厚さは５ｎｍ～１５ｎｍである。
【0021】
好ましくは、本願のいくつかの実施例において、前記表示パネルは、さらに、第１駆動トランジスタ及び第２駆動トランジスタを含む画素駆動回路を含み、
前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる。
前記表示パネルは、さらに、
前記基板と前記受光層との間に設けられ、前記第１駆動トランジスタの第２活性部を含み、前記第２活性部はポリシリコン半導体を含む第２活性層と、
前記第２活性層と前記受光層との間に設けられ、第２駆動トランジスタの第３活性部を含み、前記第３活性部は金属酸化物半導体を含む第３活性層と、
前記第２活性層と前記第３活性層との間に設けられ、前記第１駆動トランジスタの第２ゲートを含み、前記第２ゲートが前記第２活性部と少なくとも部分的に重なるように設けられる導電層と、を含み、
前記第２導電層は、前記第２駆動トランジスタの第３ゲートをさらに含み、前記第３ゲートは、前記第３活性部と少なくとも部分的に重なるように設けられる。
【0022】
好ましくは、本願のいくつかの実施例において、前記第１活性部は、ポリシリコン半導体を含み、
前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
前記第２活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
【0023】
好ましくは、本願のいくつかの実施例において、前記第１活性部は、金属酸化物半導体を含み、
前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
前記第３活性層は、前記第１活性部をさらに含み、前記導電層は、前記スイッチング素子の第４ゲートをさらに含み、前記第２導電層は、前記スイッチング素子の第１ゲートをさらに含み、前記第４ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられ、前記第１ゲートは、前記第１活性部と少なくとも部分的に重なるように設けられる。
【0024】
好ましくは、本願のいくつかの実施例において、前記第１受光素子及び前記第２受光素子は、それぞれ２つの隣り合う前記交差領域内に位置し、前記２つの隣り合う前記交差領域は、同一の前記発光ユニットの同じ側に位置する。
【発明の効果】
【0025】
本願は、表示パネルを提供する。表示パネルは、スイッチング素子、第１受光素子及び第２受光素子を含む受光ディバイスを少なくとも１つ含む。ここで、第１受光素子は、第１電極、第１受光部及び第１保護電極を含み、第２受光素子は、第２電極、第２受光部及び第２保護電極を含む。第１電極と第２電極とが接続され、且つ、第１受光部及び第２受光部は、両方ともスイッチング素子のソース又はドレインに接続されるため、第１受光素子と第２受光素子とは並列接続されるように設計され、受光ディバイスの受光面積を大きくし、それにより、電気信号量を向上させ、検出感度を向上させた。さらに、第１電極及び第２電極が同じ層に設けられ、第１受光部及び第２受光部が同じ層に設けられるため、受光ディバイスの膜層構造が簡素化された。また、第１電極と第１受光部との間に絶縁層が設けられているため、第１電極と第１受光部との間のポテンシャル障壁の差を小さくすることができ、電子トンネリングを可能にして、導電性パスを形成し、同じ原理で、第２電極と第２受光部との間に絶縁層が設けられているため、第２電極と第２受光部との間のポテンシャル障壁の差を小さくすることができ、電子トンネリングを可能にして、導電性パスを形成し、これにより、受光ディバイスの受光性能を改善することができる。
【図面の簡単な説明】
【0026】
以下、本願の実施例における技術的解決手段をより明確に説明するために、実施例の説明に使用する必要のある図面を簡単に紹介するが、明らかに、以下の説明における図面は、本願のいくつかの実施例にすぎず、当業者であれば、創造的な労力を払わずに、これらの図面に基づいて他の図面を得ることができる。
【図1】本願にて提供される表示パネルの第１概略構造図である。
【図2】本願にて提供される受光ディバイスの概略回路図である。
【図3】本願にて提供される表示パネルの第２概略構造図である。
【図4】本願にて提供される表示パネルの第３概略構造図である。
【図5】本願にて提供される表示パネルの第４概略構造図である。
【図6】本願にて提供される表示パネルの第５概略構造図である。
【図7】本願にて提供される表示パネルの第６概略構造図である。
【図8】本願にて提供される表示パネルの第７概略構造図である。
【図9】本願にて提供される表示パネルの第８概略構造図である。
【図10】本願にて提供される表示パネルの第９概略構造図である。
【図11】本願にて提供される表示パネルの第１概略上面図である。
【図12】本願にて提供される表示パネルの第２概略上面図である。
【図13】本願にて提供される表示パネルの第３概略上面図である。
【発明を実施するための形態】
【0027】
以下、本願の実施例における図面を参照しながら、本願の実施例における技術的解決手段を明確かつ完全に説明し、説明された実施例は、すべての実施例ではなく、本願の一部の実施例にすぎないことが明らかである。本願における実施例に基づいて、当業者が創造的な労力を払わずに得られるすべての他の実施例は、いずれも本願の保護範囲に属する。
【0028】
なお、本願の説明において、「第１」及び「第２」という用語は、説明の目的のために使用されるものにすぎず、相対的な重要性を明示したり暗示したりするか、又は、示される技術的特徴の数を暗示するものと理解することができない。これにより、「第１」、「第２」などにより限定される特徴は、１つ又は複数の前記特徴を明示するか又は暗黙的に含み得るため、本願を限定するものとして理解することができない。なお、さらに、特に明確に定義や限定しない限り、「互いに接続」、「接続」という用語は、広義に理解されるべきであり、例えば、機械的接続であっても、電気的接続であってもよく、直接的な接続であっても、中間媒体を介する間接的な接続であってもよく、２つの素子の内部の連通であってもよい。当業者であれば、具体的な状況に応じて、本発明における上記用語の具体的な意味を理解することができる。
【0029】
本願は、表示パネルを提供し、以下、詳細に説明する。なお、以下の実施例の説明順序は、本願の実施例の好ましい順序を限定するものではない。
【0030】
図１を参照すると、図１は、本願にて提供される表示パネルの第１概略構造図である。本願の実施例において、表示パネル１００は、少なくとも１つの受光ディバイスＳＴを含む。受光ディバイスＳＴは、スイッチング素子Ｔ、第１受光素子Ｓ１及び第２受光素子Ｓ２を含む。
【0031】
表示パネル１００は、さらに、基板１０、第１導電層２５、絶縁層２６、受光層２７、第２導電層２８及び第３導電層３０を含む。
【0032】
ここで、第１導電層２５は、基板１０に設けられる。第１導電層２５は、互いに接続されている第１電極２５１及び第２電極２５２を含む。
【0033】
受光層２７は、第１導電層２５の基板１０から遠い側に設けられる。受光層２７は、第１電極２５１に対応して設けられる第１受光部２７１と、第２電極２５２に対応して設けられる第２受光部２７２とを含む。受光層２７は、金属酸化物半導体を含む。第１受光部２７１と第２受光部２７２とは、離間して設けられる。
【0034】
絶縁層２６は、第１導電層２５と受光層２７との間に設けられる。例えば、絶縁層２６は、第１絶縁部２６１及び第２絶縁部２６２を含む。第１絶縁部２６１は、少なくとも第１電極２５１と第１受光部２７１との間に位置する。第２絶縁部２６２は、少なくとも第２電極２５２と第２受光部２７２との間に位置する。
【0035】
第２導電層２８は、受光層２７の基板１０から遠い側に設けられる。第２導電層２８は、第１保護電極２８１及び第２保護電極２８２を含む。第１保護電極２８１は、第１受光部２７１に電気的に接続される。第２保護電極２８２は、第２受光部２７２に電気的に接続される。
【0036】
第３導電層３０は、第２導電層２８の基板１０から遠い側に設けられる。第３導電層３０は、スイッチング素子Ｔのソース３０１及びドレイン３０２を含む。第１保護電極２８１及び第２保護電極２８２は、両方ともソース３０１又はドレイン３０２に接続される。例えば、第１保護電極２８１及び第２保護電極２８２は、両方ともソース３０１に接続される。又例えば、第１保護電極２８１及び第２保護電極２８２は、両方ともドレイン３０２に接続される。
【0037】
ここで、第１受光素子Ｓ１は、第１電極２５１、第１絶縁部２６１、第１受光部２７１及び第１保護電極２８１を含む。第２受光素子Ｓ２は、第２電極２５２、第２絶縁部２６２、第２受光部２７２及び第２保護電極２８２を含む。
【0038】
ここで、第１電極２５１は、第２電極２５２に直接接続されてもよく、つまり、第１電極２５１と第２電極２５２とは一体構造である。第１電極２５１と第２電極２５２とは、ブリッジ配線及びビアを介して接続されてもよく、本願では、これに対して限定しない。本願の以下の各実施例では、いずれも第１電極２５１と第２電極２５２とが直接接続されることを例として説明するが、本願を限定するものとして理解することはできない。
【0039】
本願の実施例において、受光ディバイスＳＴは、受光素子を少なくとも２つ含み、それぞれ第１受光素子Ｓ１及び第２受光素子Ｓ２である。第１電極２５１と第２電極２５２とが互いに接続されているため、第１保護電極２８１及び第２保護電極２８２は、両方ともソース３０１又はドレイン３０２に接続され、これにより、第１受光素子Ｓ１と第２受光素子Ｓ２との並列接続が実現され、受光ディバイスＳＴの受光面積を大きくし、それにより、電気信号量及び検出感度を向上させる。さらに、第１電極２５１と第２電極２５２とが同じ層に設けられ、第１受光部２７１と第２受光部２７２とが同じ層に設けられ、且つ、第１保護電極２８１と第２保護電極２８２とが同じ層に設けられるため、受光ディバイスＳＴの膜層構造を簡素化した。また、第１電極２５１と第１受光部２７１との間に第１絶縁部２６１が設けられているため、第１電極２５１と第１受光部２７１との間のポテンシャル障壁の差を小さくすることができ、電子トンネリングを可能にして、導電性パスを形成し、同じ原理で、第２電極２５２と第２受光部２７２との間に第２絶縁部２６２が設けられているため、第２電極２５２と第２受光部２７２との間のポテンシャル障壁の差を小さくすることができ、電子トンネリングを可能にして、導電性パスを形成し、これにより、本願は、関連技術において金属－半導体接合の形成に高仕事関数金属を必要とする場合に比べ、一般的な材料の第１導電層２５を利用すると、受光ディバイスＳＴを形成することができ、受光ディバイスＳＴの受光性能を改善する。
【0040】
表示パネル１００内の配線スペースが限られている場合、第１受光素子Ｓ１及び第２受光素子Ｓ２のそれぞれの受光面積は、いずれも小さく設計され、第１受光部２７１及び第２受光部２７２のそれぞれによって吸収される光信号が少なく、生成される電流信号も小さいことを理解されたい。本願の実施例において、受光ディバイスＳＴは、少なくとも、並列接続に設計された第１受光素子Ｓ１及び第２受光素子Ｓ２を含み、受光ディバイスＳＴの受光面積全体を大きくし、電気信号量を向上させ、それにより検出感度を向上させる。
【0041】
なお、本願の実施例は、１つの受光ディバイスＳＴが並列接続される２つの受光素子（第１受光素子Ｓ１及び第２受光素子Ｓ２）を含むことを例として説明するが、本願を限定するものとして理解ことができない。例えば、１つの受光ディバイスＳＴは、並列接続される３つの受光素子、５つの受光素子又はより多くの受光素子を含んでもよい。
【0042】
本願の実施例において、スイッチング素子Ｔは、さらに、第１ゲート２５３及び第１活性部２３１を含む。第１活性部２３１は、第１ゲート２５３に対応して設けられる。ソース３０１及びドレイン３０２は、それぞれ第１活性部２３１に接続される。ここで、第１ゲート２５３、第１活性部２３１、ソース３０１及びドレイン３０２の膜層構造について、以下の実施例で説明し、ここでは詳細な説明を省略する。
【0043】
本願の実施例において、受光ディバイスＳＴは、さらに、少なくとも１つの蓄積キャパシタＣを含む。蓄積キャパシタＣの第１キャパシタプレートは、第１電極２５１及び第２電極２５２の両方に電気的に接続される。蓄積キャパシタＣの第２キャパシタプレートは、ソース３０１又はドレイン３０２に接続される。
【0044】
例えば、受光ディバイスＳＴは、蓄積キャパシタＣを１つしか含まず、第１受光素子Ｓ１と第２受光素子Ｓ２とは、１つの記憶素子Ｃを共用し、受光ディバイスＳＴの構造を一層簡素化した。
【0045】
具体的には、図１及び図２を参照すると、図２は、本願にて提供される受光ディバイスの概略回路図である。受光ディバイスＳＴは、第１受光素子Ｓ１、第２受光素子Ｓ２、蓄積キャパシタＣ及びスイッチング素子Ｔを含む。
【0046】
ここで、第１電極２５１及び第２電極２５２にバイアス電圧Ｖｂｉａｓが接続される。光線が受光ディバイスＳＴの第１受光素子Ｓ１及び第２受光素子Ｓ２に入ると、第１受光素子Ｓ１の第１受光部２７１及び第２受光素子Ｓ２の第２受光部２７２が光信号を吸収して、受信した光信号を電気信号に変換する。電気信号は蓄積キャパシタＣに格納され、蓄積キャパシタＣが満杯になった後、スイッチング素子Ｔがオンになり、蓄積キャパシタＣが放電し、第１受光素子Ｓ１及び第２受光素子Ｓ２によって生成された信号は、検出信号線（図示せず）に伝達され、検出信号線によって対応する回路に伝達されて処理されることができ、光強度の検出が実現される。
【0047】
本願の実施例において、第１活性部２３１の材料は、単結晶シリコン、低温ポリシリコン又は金属酸化物半導体であり得る。金属酸化物半導体は、ＩＧＺＯ（インジウム・ガリウム・亜鉛酸化物）、ＩＧＺＴＯ（インジウム・ガリウム・亜鉛‐スズ酸化物）、ＩＺＯ、ＩＧＯ（ガリウム・インジウム・酸化物）、ＩＧＴＯ（インジウム・ガリウム・スズ酸化物）、ＩＺＴＯ（インジウム・亜鉛‐スズ酸化物）、ＩＴＯ、ＡＴＺＯ（亜鉛‐アルミニウム‐スズ酸化物）、ＡＩＺＯ（亜鉛‐アルミニウム‐インジウム・酸化物）等であってもよい。
【0048】
いくつかの実施例において、受光層２７の金属酸化物半導体の電子移動度は、１０ｃｍ２／Ｖｓ以上である。具体的には、第１受光部２７１及び第２受光部２７２の材料は、いずれもＩＧＺＯである。ＩＧＺＯは、高い移動度を有する。ＩＧＺＯは、可視光帯域で良い光覚特性や低い抵抗を有し、そのため、受光ディバイスＳＴの受光性能を向上させることができる。
【0049】
いくつかの実施例において、第１活性部２３１、第１受光部２７１及び第２受光部２７２の材料は、いずれもＩＧＺＯである。こうすると、第１受光部２７１及び第２受光部２７２は、ＩＧＺＯ基板膜層と共用できる。
【0050】
いくつかの実施例において、第１活性部２３１、第１受光部２７１及び第２受光部２７２の材料は、異なってもよい。例えば、第１受光部２７１及び第２受光部２７２の材料は酸化インジウム・ガリウム・亜鉛であり、第１活性部２３１の材料は、単結晶シリコン、低温ポリシリコン又は他のＩＧＺＯ以外の酸化物半導体材料であってもよい。こうすると、スイッチング素子Ｔと第１受光素子Ｓ１及び第２受光素子Ｓ２の性能要求を同時に満たすことができる。
【0051】
いくつかの実施例において、第１保護電極２８１の基板１０への正投影が第１受光部２７１の基板１０への正投影と重なり、第２保護電極２８２の基板１０への正投影が第２受光部２７２の基板１０への正投影と重なる。これにより、同一のフォトマスクを用いてパターニング処理を行って、受光層２７及び第２導電層２８を形成することができ、加工プロセスを簡素化した。当然のことながら、本願は、これに限定されない。
【0052】
本願の実施例において、第２受光素子Ｓ２は、第１受光素子Ｓ１のドレイン３０２から遠い側に位置する。第１導電層２５は、蓄積キャパシタＣの第１キャパシタ電極をさらに含む。第１キャパシタ電極は、第１電極２５１及び第２電極２５２の両方に電気的に接続される。第３導電層３０は、蓄積キャパシタＣの第２キャパシタ電極をさらに含む。第２キャパシタ電極は、第１保護電極２８１及び第２保護電極２８２の両方に電気的に接続される。第２キャパシタ電極と第１キャパシタ電極とは、少なくとも部分的に重なるように設けられる。
【0053】
具体的には、第１キャパシタ電極は、ドレイン３０２の一部であり、第２キャパシタ電極は第１電極２５１の一部である。ドレイン３０２の基板１０への正投影は、第１電極２５１の基板１０への正投影と少なくとも部分的に重なる。つまり、ドレイン３０２は、少なくとも第１電極２５１と蓄積キャパシタＣを構成する。第１電極２５１が第２電極２５２に接続されるため、第１受光素子Ｓ１と第２受光素子Ｓ２とは、１つの蓄積キャパシタＣを共用する。
【0054】
本願の実施例において、表示パネル１００は、第１活性層２３及びゲート絶縁層２４をさらに含む。第１活性層２３は、第１導電層２５の基板１０に近い側に設けられる。ゲート絶縁層２４は、第１活性層２３と第１導電層２５との間に設けられる。第１活性層２３は第１活性部２３１を含む。第１導電層２５は、第１ゲート２５３をさらに含む。第１活性部２３１は、第１ゲート２５３に対応して設けられる。
【0055】
本願の実施例では、第１ゲート２５３と、第１電極２５１及び第２電極２５２とが同じ層に設けられ、フォトマスクを省くことができ、加工プロセスを簡素化した。また、表示パネル１００の厚さを薄くすることができる。
【0056】
実施例において、表示パネル１００は、層間絶縁層２９をさらに含む。層間絶縁層２９は、第１導電層２５と第３導電層３０との間に位置する。層間絶縁層２９は、第１ビア２９ａ、第２ビア２９ｂ及び第３ビア２９ｃを有する。第１ビア２９ａは層間絶縁層２９を貫通して、第１活性部２３１の基板１０から遠い側まで延長する。ソース３０１は、第１ビア２９ａを介して第１活性部２３１に接続される。第２ビア２９ｂは、層間絶縁層２９を貫通して、第１活性部２３１の基板１０から遠い側まで延長する。ドレイン３０２は、第２ビア２９ｂを介して第１活性部２３１に接続される。第３ビア２９ｃは、第１保護電極２８１の基板１０から遠い側の表面を露出させる。ドレイン３０２は、第３ビア２９ｃを介して第１保護電極２８１に接続される。
【0057】
ここで、第１活性部２３１は、ソース領域、ドレイン領域、及びソース領域とドレイン領域との間に位置するチャネル領域（図示せず）を含む。ソース３０１はソース領域に接続される。ドレイン３０２はドレイン領域に接続される。ソース領域とドレイン領域とはイオンドーピング等の方式により導電体化されるため、ソース３０１及びドレイン３０２と、第１活性部２３１との導電性を向上させることができる。
【0058】
なお、本願の実施例では、スイッチング素子Ｔがトップゲート型トランジスタであることを例として説明するが、本願を限定するものとして理解ことができない。本願のいくつかの実施例において、スイッチング素子Ｔは、ボトムゲート型トランジスタ又はダブルゲートトランジスタであってもよい。
【0059】
本願の実施例において、基板１０は、下から上の順に積層される基層１１、バリア層１２、第１絶縁層１３及び第２絶縁層１４を含み得るが、これらに限定されない。ここで、基層１１の材料は、ガラスであっても、可撓性材料であってもよい。バリア層１２、第１絶縁層１３及び第２絶縁層１４の材料は、酸化シリコン、窒化シリコン等であってもよい。バリア層１２、第１絶縁層１３及び第２絶縁層１４は、水及び酸素を遮断する機能を果たすことができる。
【0060】
本願の実施例において、第１導電層２５は、導電性に優れ、遮光性に優れた材料からなる。例えば、第１導電層２５の材料は、モリブデン、チタン、モリブデン／銅（積層）、モリブデン／チタン（積層）又はチタン／アルミニウム（積層）等であってもよい。本願の実施例は、遮光性を有する導電性材料で第１電極２５１及び第２電極２５２を製造すると、基板１０側の光線が第１受光素子Ｓ１及び第２受光素子Ｓ２に入射することを回避でき、それにより、受光ディバイスＳＴの検出精度を向上させる。
【0061】
本願の実施例において、絶縁層２６の材料は、窒化シリコン、酸化シリコン等であってもよい。絶縁層２６の厚さが非常に薄く、一般的に１０ｎｍ程度であり、例えば５ｎｍ～１５ｎｍである。第１受光素子Ｓ１及び第２受光素子Ｓ２が動作すると、電子は、第１受光素子Ｓ１及び第２受光素子Ｓ２を通過する。
【0062】
本願の実施例において、ゲート絶縁層２４及び層間絶縁層２９の材料は、酸化シリコン、窒化シリコン、三酸化アルミニウム及びその積層であってもよい。
【0063】
本願の実施例において、第２導電層２８は、透明な導電性材料であり、それにより、光線が第１受光素子Ｓ１及び第２受光素子Ｓ２に入射できることを保証し、受光ディバイスＳＴのセンシング感度を向上させる。例えば、第２導電層２８の材料は、ＩＴＯ、ＩＺＯ等であってもよい。
【0064】
本願の実施例において、表示パネル１００は、第４導電層２１及び緩衝層２２をさらに含む。第４導電層２１は、第１活性層２３の基板１０に近い側に設けられる。緩衝層２２は、在第１活性層２３と第４導電層２１との間に設けられる。第４導電層２１は、遮光部２１１を含む。遮光部２１１は、第１活性部２３１に対応して設けられる。例えば、遮光部２１１の基板１０への正投影は、少なくとも第１活性部２３１のチャネル部の基板１０への正投影を覆う。
【0065】
ここで、遮光部２１１は、基板１０が遮光部２１１から遠い方向から入射する光線を遮断することができ、さらに、外部光線の第１活性部２３１に対する干渉を弱めることができ、受光ディバイスＳＴの動作性能を一層向上させる。
【0066】
いくつかの実施例において、さらに、遮光部２１１をソース３０１又はドレイン３０２に接続させて等電位を形成することができ、遮光部２１１の電圧変化が第１活性部２３１の電気的性能に影響を与えることを回避できる。
【0067】
本願の実施例において、第３導電層３０は、入力電極３０３をさらに含み得る。入力電極３０３は、第１電極２５１又は第２電極２５２に接続される。入力電極３０３は、バイアス電圧Ｖｂｉａｓを入れるために用いられる。
【0068】
例えば、層間絶縁層２９は、接続孔２９ｄをさらに含む。接続孔２９ｄは、第２電極２５２の基板１０から遠い側の表面まで延長する。入力電極３０３は、接続孔２９ｄを介して第２電極２５２に接続される。
【0069】
本願の実施例において、第１導電層２５は、少なくとも１つの走査線をさらに含み、走査線は、第１電極２５１及び第２電極２５２に時分割多重化されることができる。時分割多重化とは、走査線が、走査信号を伝送するために使用されてもよいし、バイアス電圧Ｖｂｉａｓを伝送するための第１電極２５１及び第２電極２５２として使用されてもよいことをいう。具体的には、走査線は、ゲート駆動回路と、バイアス電圧Ｖｂｉａｓを提供する信号線とにそれぞれ接続される。指紋認証を行う際に、信号線は、バイアス電圧Ｖｂｉａｓを走査線に伝送し、表示する際に、ゲート駆動回路が走査信号を走査線に提供する。
【0070】
これにより、表示パネル１００内の配線を減らし、第１受光素子Ｓ１及び第２受光素子Ｓ２のサイズを大きくすることができ、それにより、受光面積が増加する。なお、表示パネル１００内に複数の受光ディバイスＳＴが設けられた場合、各走査線は、１つの受光ディバイスＳＴ内の互いに接続されている第１電極２５１及び第２電極２５２のみに多重化される。
【0071】
図３を参照すると、図３は、本願にて提供される表示パネルの第２概略構造図である。図１に示す表示パネル１００との異なる点は、本願の実施において、表示パネル１００が第４導電層２１を含むことである。第４導電層２１は導電部２１２を含む。導電部２１２の基板１０への正投影は、ドレイン３０２の基板１０への正投影と少なくとも部分的に重なる。つまり、導電部２１２はドレイン３０２と蓄積キャパシタＣを構成する。
【0072】
本願の実施例は、導電部２１２を利用してドレイン３０２と蓄積キャパシタＣを構成し、スイッチング素子Ｔから第１受光素子Ｓ１への方向において、第１電極２５１の長さを短くすることができる。第１電極２５１の断面積が一定である場合、第１電極２５１の長さを短くし、それにより、第１電極２５１の抵抗を小さくし、第１受光素子Ｓ１及び第２受光素子Ｓ２の負荷を低下させる。
【0073】
さらに、第４導電層２１は、遮光部２１１をさらに含み得る。導電部２１２と遮光部２１１とは、同じ層に設けられ、フォトマスクステップを省いて、加工プロセスを簡素化することができる。当然のことながら、いくつかの実施例において、導電部２１２と遮光部２１１とは、異なる層に設けられてもよい。
【0074】
図４を参照すると、図４は、本願にて提供される表示パネルの第３概略構造図である。図１に示す表示パネル１００との異なる点は、本願の実施において、第４導電層２１が導電部２１２をさらに含むことである。導電部２１２の基板１０への正投影は、第１電極２５１及び／又は第２電極２５２の基板１０への正投影と少なくとも部分的に重なる。つまり、導電部２１２は、第１電極２５１及び／又は第２電極２５２と蓄積キャパシタＣを構成する。
【0075】
本願の実施例では、導電部２１２が第１電極２５１及び／又は第２電極２５２と蓄積キャパシタＣを構成し、スイッチング素子Ｔから第１受光素子Ｓ１へのドレイン３０２の延長長さを短くすることができ、それにより、スイッチング素子Ｔと第１受光素子Ｓ１との間の距離を小さくし、表示パネル１００の配線を減らすことを理解されたい。そして、導電部２１２が第１電極２５１及び／又は第２電極２５２の下方に位置するため、導電部２１２の面積を調整することにより、配線スペースを余分に占有せずに、蓄積キャパシタＣの容量値を調整することができる。これにより、第１受光素子Ｓ１及び第２受光素子Ｓ２の配線スペースを増加させることができ、受光ディバイスの受光面積を一層向上させ、感度を向上させる。
【0076】
図５を参照すると、図５は、本願にて提供される表示パネルの第４概略構造図である。図１に示す表示パネル１００との異なる点は、本願の実施において、第１活性層２３が第１活性部２３１及び導電体化の電極部２３２を含むことである。
【0077】
ここで、第１活性部２３１は、第１ゲート２５３に対応して設けられる。ソース３０１及びドレイン３０２は、それぞれ第１活性部２３１に接続される。電極部２３２の基板１０への正投影は、第１電極２５１及び／又は第２電極２５２の基板１０への正投影と部分的に重なる。
【0078】
ここで、イオンドーピング等のプロセスにより、電極部２３２に対して導電体化処理を行って、電極部２３２の導電能力を向上させることができる。
【0079】
本願の実施例では、導電体化された電極部２３２を介して第１電極２５１及び／又は第２電極２５２と蓄積キャパシタＣを構成する。一方では、スイッチング素子Ｔと第１受光素子Ｓ１との間の距離を小さくして、表示パネル１００内の配線を減らすことができ、それにより、第１受光素子Ｓ１及び第２受光素子Ｓ２の配線スペースを増加させ、受光ディバイスの受光面積を一層向上させ、感度を向上させる。他方では、電極部２３２と第１電極２５１（第２電極２５２）との間に緩衝層２２のみが設けられているため、蓄積キャパシタＣの２つのプレート間の距離を小さくすることができ、それにより、蓄積キャパシタＣの容量値を向上させる。
【0080】
図６を参照すると、図６は、本願にて提供される表示パネルの第５概略構造図である。図１に示す表示パネル１００との異なる点は、本願の実施において、絶縁層２６が第３絶縁部２６３をさらに含むことである。第１絶縁部２６１及び第２絶縁部２６２の基板１０への正投影は、第１電極２５１及び第２電極２５２の基板１０への正投影と重なる。第３絶縁部２６３の基板１０への正投影は、第１ゲート２５３の基板１０への正投影と重なる。
【0081】
本願の実施例では、同一のフォトマスクを用いて第１導電層２５及び絶縁層２６に対するパターニング処理を実現でき、加工プロセスを簡素化する。さらに、第１絶縁部２６１が第１電極２５１及び第２電極２５２を覆い、第３絶縁部２６３が第１ゲート２５３を覆うため、受光層２７が製造されると、絶縁層２６は、第１電極２５１、第２電極２５２及び第１ゲート２５３を保護する役割を果たすことができ、受光ディバイスの安定性を向上させる。
【0082】
図７を参照すると、図７は、本願にて提供される表示パネルの第６概略構造図である。図１に示す表示パネル１００との異なる点は、少なくとも、本願の実施において、表示パネル１００が画素駆動回路をさらに含むことである。画素駆動回路は、第１駆動トランジスタＴ１及び第２駆動トランジスタＴ２を含む。
【0083】
表示パネル１００は、第２活性層３２、第３活性層３３及び導電層３４をさらに含む。
【0084】
第２活性層３２は、基板１０と受光層２７との間に設けられる。第２活性層３２は、第１駆動トランジスタＴ１の第２活性部３２１を含む。第２活性部３２１はポリシリコン半導体を含む。
【0085】
第３活性層３３は、第２活性層３２と受光層２７との間に設けられる。第３活性層３３は第２駆動トランジスタＴ２の第３活性部３３１を含む。第３活性部３３１は金属酸化物半導体を含む。
【0086】
導電層３４は、第２活性層３２と第３活性層３３との間に設けられる。導電層３４は第１駆動トランジスタＴ１の第２ゲート３４１を含む。第２ゲート３４１と第２活性部３２１とは、少なくとも部分的に重なるように設けられる。
【0087】
第２導電層２８は、第２駆動トランジスタＴ２の第３ゲート２８３をさらに含む。第３ゲート２８３と第３活性部３３１とは、少なくとも部分的に重なるように設けられる。
【0088】
いくつかの実施例において、図７を参照すると、第１活性部２３１は、ポリシリコン半導体を含む。第２活性層３２は、第１活性部２３１をさらに含む。導電層３４は、スイッチング素子Ｔの第１ゲート２５３をさらに含む。第１ゲート２５３と第１活性部２３１とは、少なくとも部分的に重なるように設けられる。つまり、第１活性層２３と第２活性層３２とは、同一の活性層である。
【0089】
ここで、第１導電層２５は、第３電極２５５をさらに含む。第３電極２５５と、第２ゲート３４１と、第３電極２５５と第２ゲート３４１との間に位置する第１絶縁層１３とは、キャパシタを構成する。導電層３４は、第２駆動トランジスタＴ２の第５ゲート３４３をさらに含み、つまり第２駆動トランジスタＴ２はダブルゲート構造である。
【0090】
ここで、第３導電層３０は、第１駆動トランジスタＴ１の第１ソース３０４及び第１ドレイン３０５と、第２駆動トランジスタＴ２の第２ソース３０６及び第２ドレイン３０７とをさらに含む。第１ドレイン３０５と第２ソース３０６とは、ビアを介して接続される。
【0091】
いくつかの実施例において、図８を参照すると、図８は、本願にて提供される表示パネルの第７概略構造図である。図７に示す表示パネル１００との異なる点は、本実施例において、第１活性部２３１が金属酸化物半導体を含むことである。第３活性層３３は第１活性部２３１をさらに含む。
【0092】
ここで、導電層３４は、スイッチング素子Ｔの第４ゲート３４２をさらに含む。第２導電層２８は、スイッチング素子Ｔの第１ゲート２５３をさらに含む。第４ゲート３４２と第１活性部２３１とは、少なくとも部分的に重なるように設けられる。第１ゲート２５３と第１活性部２３１とは、少なくとも部分的に重なるように設けられる。つまり、スイッチング素子Ｔはダブルゲート構造である。
【0093】
図９を参照すると、図９は、本願にて提供される表示パネルの第８概略構造図である。図１に示す表示パネル１００との異なる点は、少なくとも、本願の実施において、受光層２７がスイッチング素子Ｔの第１活性部２３１さらに含むことである。ゲート絶縁層２４は開口２４ａを有する。開口２４ａは、第１受光部２７１及び第２受光部２７２の１基板１０から遠い側の表面を露出させる。第１保護電極２８１及び第２保護電極２８２は、開口２４ａ内に設けられる。
【0094】
本願の実施例では、第１活性部２３１、第１受光部２７１及び第２受光部２７２が同じ層に設けられ、加工プロセスを簡素化することができる。また、先にゲート絶縁層２４を形成してから、第１保護電極２８１及び第２保護電極２８２を形成することにより、第２導電層２８に対してパターニングを行う際に第１活性部２３１を損傷することを回避することができ、それにより、スイッチング素子Ｔの安定性を向上させる。
【0095】
さらに、いくつかの実施例において、図９を参照すると、表示パネル１００は、画素回路をさらに含む。画素回路は、第１駆動トランジスタＴ１及び第２駆動トランジスタＴ２を含む。
【0096】
ここで、受光層２７は、スイッチング素子Ｔの第１活性部２３１及び第２駆動トランジスタＴ２の第３活性部３３１をさらに含む。スイッチング素子Ｔの第１活性部２３１、第２駆動トランジスタＴ２の第３活性部３３１、第１受光部２７１及び第２受光部２７２は、同じ層に設けられる。
【0097】
具体的には、表示パネル１００は、第２活性層３２、導電層３４及び第５導電層３１をさらに含む。第２活性層３２は、基板１０と受光層２７との間に設けられる。導電層３４は、第２活性層３２と受光層２７との間に設けられる。第５導電層３１は、ゲート絶縁層２４の基板１０から遠い側に設けられる。第２活性層３２は、第１駆動トランジスタＴ１の第２活性部３２１を含む。第２活性部３２１は、ポリシリコン半導体を含む。導電層３４は、第１駆動トランジスタＴ１の第２ゲート３４１及び電極部２３２を含む。第２ゲート３４１と第２活性部３２１とは、少なくとも部分的に重なるように設けられる。第５導電層３１は、スイッチング素子Ｔの第１ゲート２５３と、第２駆動トランジスタＴ２の第３ゲート２８３とを含む。
【0098】
第１導電層２５は、スイッチング素子Ｔの第４ゲート３４２、第２駆動トランジスタＴ２の第５ゲート３４３及び第３電極２５５をさらに含む。第３導電層３０は、第１駆動トランジスタＴ１の第１ソース３０４及び第１ドレイン３０５と、第２駆動トランジスタＴ２の第２ソース３０６及び第２ドレイン３０７とをさらに含む。第１ドレイン３０５と第２ソース３０６とは、ビアを介して接続される。
【0099】
図１０を参照すると、図１０は、本願にて提供される表示パネルの第９概略構造図である。図９に示す表示パネル１００との異なる点は、本願の実施において、第１駆動トランジスタＴ１の第２活性部３２１とスイッチング素子Ｔの第１活性部２３１とが同じ層に設けられることである。第２駆動トランジスタＴ２の第３活性部３３１と、第１受光部２７１と、第２受光部２７２とは、同じ層に設けられる。
【0100】
具体的には、第２活性層３２は、第１駆動トランジスタＴ１の第２活性部３２１と、スイッチング素子Ｔの第１活性部２３１とを含む。導電層３４は、第１駆動トランジスタＴ１の第２ゲート３４１と、スイッチング素子Ｔの第１ゲート２５３とを含む。
【0101】
本願の実施例では、ＬＴＰＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｏｘｉｄｅ、低温多結晶酸化物）技術を使用し、表示パネル１００の消費電力を低減することができる。また、スイッチング素子Ｔ及び受光ディバイスＳＴを面内のＬＴＰＯ構造と同じ層に同じプロセスで製造し、表示パネル１００の厚さを小さくし、加工プロセスを簡素化することができる。
【0102】
図１１を参照すると、図１１は、本願にて提供される表示パネルの第１概略上面図である。表示パネル１００は、複数の発光ユニット４０をさらに含む。複数の発光ユニット４０は、第１方向Ｙに沿って複数行に配列され、且つ、第２方向Ｘに沿って複数列に配列される。第１方向Ｙは第２方向Ｘと交差する。例えば、第１方向Ｙは第２方向Ｘと直交する。
【0103】
ここで、複数行発光ユニット４０と複数列発光ユニット４０との間に、交差領域４０ａが複数形成される。各交差領域４０ａには、多くても１つの第１受光素子Ｓ１又は１つの第２受光素子Ｓ２が設けられる。
【0104】
本願の実施例では、第１受光素子Ｓ１及び第２受光素子Ｓ２が異なる交差領域４０ａ内に設けられることにより、第１受光素子Ｓ１及び第２受光素子Ｓ２はいずれも発光ユニット４０とずらして設けられ、表示パネルの表示効果に影響を与えることを回避する。さらに、第１受光素子Ｓ１及び第２受光素子Ｓ２は、異なる交差領域４０ａ内に設けられ、第１受光素子Ｓ１及び第２受光素子Ｓ２の配線スペースを向上させることができ、さらに、第１受光素子Ｓ１及び第２受光素子Ｓ２の受光面積を大きくすることができ、電気信号量を一層向上させる。
【0105】
本願の実施例において、各交差領域４０ａは、テスト感度を向上させるために、いずれにも第１受光素子Ｓ１又は第２受光素子Ｓ２を設けることができる。当然のことながら、実際の製品の要求に応じて、第１受光素子Ｓ１及び第２受光素子Ｓ２の分布密度を設けることができる。
【0106】
図１１に示すように、第１受光素子Ｓ１及び第２受光素子Ｓ２は、それぞれ２つの隣り合う交差領域４０ａ内に位置する。２つの隣り合う交差領域４０ａは、同一の発光ユニット４０の同じ側に位置する。
【0107】
これにより、同一の受光ディバイスＳＴにおける第１受光素子Ｓ１と第２受光素子Ｓ２との間の距離を小さくすることができ、第１受光素子Ｓ１と第２受光素子Ｓ２との並列接続を実現しやすく、配線長さを短くする。
【0108】
本願のいくつかの実施例において、表示パネル１００は、複数の受光ディバイスＳＴを含む。同一行に位置する複数の第１受光素子Ｓ１と複数の第２受光素子Ｓ２とは交互に配列され、同一列に位置する複数の第１受光素子Ｓ１と複数の第２受光素子Ｓ２とは交互に配列される。各第１受光素子Ｓ１は、いずれも同一行に且つ同じ側に位置する隣の第２受光素子Ｓ２に並列接続される。又は、各第１受光素子Ｓ１は、いずれも同一列に且つ同じ側に位置する隣の第２受光素子Ｓ２に並列接続される。
【0109】
例えば、図１１に示すように、各第１受光素子Ｓ１は、いずれも同一行に且つ当該第１受光素子Ｓ１の右側に位置する隣の第２受光素子Ｓ２に並列接続される。当然のことながら、各第１受光素子Ｓ１は、同一行に且つ当該第１受光素子Ｓ１の左側に位置する隣の第２受光素子Ｓ２に並列接続されてもよい。
【0110】
本願の実施例により、複数の受光ディバイスＳＴが表示パネル１００内で交互に設けられ、複数の受光ディバイスＳＴの表示パネル１００内での分布がより均一になり、表示パネル１００の検出感度の均一性を向上させることができることを理解されたい。
【0111】
本願のいくつかの実施例において、図１２に示すように、同一行に位置する複数の第１受光素子Ｓ１と複数の第２受光素子Ｓ２とは交互に配列され、同一列に位置するものは、いずれも第１受光素子Ｓ１又は第２受光素子Ｓ２である。各第１受光素子Ｓ１は、いずれも同一行に且つ同じ側に位置する隣の第２受光素子Ｓ２に並列接続される。
【0112】
本願の実施例により、各受光ディバイスＳＴ内の第１受光素子Ｓ１と第２受光素子Ｓ２との位置関係が全て同しになることにより、複数の受光ディバイスＳの構造的規則性を向上させ、製造の難易度を低減することを理解されたい。
【0113】
【0114】
ここで、第３受光素子Ｓ３は、第３電極と、第３保護電極と、第３電極と第３保護電極との間に位置する第３受光部とを含む。第３電極、第１電極２５１及び第２電極２５２は、同一層に位置し、且つ互いに接続される。第３受光、第１受光部２７１及び第２受光部２７２は、同一層に位置し、且つ離間して設けられる。第３保護電極、第１保護電極２８１及び第２保護電極２８２は、同一層に位置する。第３保護電極は、ソース３０１又はドレイン３０２に接続される。
【0115】
第１受光素子Ｓ１、第２受光素子Ｓ２及び第３受光素子Ｓ３は、それぞれ同一の発光ユニット４０の３つの頂点における３つの交差領域４０ａ内に位置する。
【0116】
具体的には、同一列発光ユニット４０において、隣接する２つの受光ディバイスＳＴ毎に、２つの第１受光素子Ｓ１は対角に設けられ、２つの第２受光素子Ｓ２は対角に設けられ、２つの第３受光素子Ｓ３は同一行に位置し、それにより、複数の受光ディバイスＳＴの分布の均一性を向上させる。
【0117】
本願の実施例では、第１受光素子Ｓ１、第２受光素子Ｓ２及び第３受光素子Ｓ３を含む受光ディバイスＳＴを設け、受光ディバイスＳＴの受光面積を一層向上させた。第１受光素子Ｓ１、第２受光素子Ｓ２及び第３受光素子Ｓ３は、それぞれ同一の発光ユニット４０の３つの頂点における３つの交差領域４０ａ内に設けられ、同一の受光ディバイスＳＴ内の第１受光素子Ｓ１と、第２受光素子Ｓ２と、第３受光素子Ｓ３との間の距離を小さくすることができ、第１受光素子Ｓ１と、第２受光素子Ｓ２と、第３受光素子Ｓ３との間の並列接続を実現しやすく、配線の長さを短くする。
【0118】
以上、本願の実施例にて提供される表示パネルを詳細に紹介し、本明細書では、具体的な例を使用して本願の原理及び実施形態を記述したが、以上の実施例の説明は、本願の方法及びコア概念の理解を助けるためのものにすぎなく、また、当業者であれば、本願の概念に基づいて、具体的な実施形態及び適用範囲のいずれにも変更を加えることがあり、以上をまとめると、本明細書の内容は、本願を限定するものと理解すべきではない。
【符号の説明】
【0119】
１０ 基板
１１ 基層
１２ バリア層
１３ 第１絶縁層
１４ 第２絶縁層
２１ 第４導電層
２２ 緩衝層
２３ 第１活性層
２４ ゲート絶縁層
２４ａ 開口
２５ 第１導電層
２６ 絶縁層
２７ 受光層
２８ 第２導電層
２９ 層間絶縁層
２９ａ 第１ビア
２９ｂ 第２ビア
２９ｃ 第３ビア
２９ｄ 接続孔
３０ 第３導電層
３１ 第５導電層
３２ 第２活性層
３３ 第３活性層
３４ 導電層
４０ 発光ユニット
４０ａ 交差領域
１００ 表示パネル
２１１ 遮光部
２１２ 導電部
２３１ 第１活性部
２３２ 電極部
２５１ 第１電極
２５２ 第２電極
２５３ 第１ゲート
２５５ 第３電極
２６１ 第１絶縁部
２６２ 第２絶縁部
２６３ 第３絶縁部
２７１ 第１受光部
２７２ 第２受光部
２８１ 第１保護電極
２８２ 第２保護電極
２８３ 第３ゲート
３０１ ソース
３０２ ドレイン
３０３ 入力電極
３０４ 第１ソース
３０５ 第１ドレイン
３０６ 第２ソース
３０７ 第２ドレイン
３２１ 第２活性部
３３１ 第３活性部
３４１ 第２ゲート
３４２ 第４ゲート
３４３ 第５ゲート
Ｃ 蓄積キャパシタ
Ｃ 記憶素子
Ｓ 受光ディバイス
Ｓ１ 第１受光素子
Ｓ２ 第２受光素子
Ｓ３ 第３受光素子
ＳＴ 受光ディバイス
Ｔ スイッチング素子
Ｔ１ 第１駆動トランジスタ
Ｔ２ 第２駆動トランジスタ
１１ 基層
１２ バリア層
１３ 第１絶縁層
１４ 第２絶縁層
２１ 第４導電層
２２ 緩衝層
２３ 第１活性層
２４ ゲート絶縁層
２４ａ 開口
２５ 第１導電層
２６ 絶縁層
２７ 受光層
２８ 第２導電層
２９ 層間絶縁層
２９ａ 第１ビア
２９ｂ 第２ビア
２９ｃ 第３ビア
２９ｄ 接続孔
３０ 第３導電層
３１ 第５導電層
３２ 第２活性層
３３ 第３活性層
３４ 導電層
４０ 発光ユニット
４０ａ 交差領域
１００ 表示パネル
２１１ 遮光部
２１２ 導電部
２３１ 第１活性部
２３２ 電極部
２５１ 第１電極
２５２ 第２電極
２５３ 第１ゲート
２５５ 第３電極
２６１ 第１絶縁部
２６２ 第２絶縁部
２６３ 第３絶縁部
２７１ 第１受光部
２７２ 第２受光部
２８１ 第１保護電極
２８２ 第２保護電極
２８３ 第３ゲート
３０１ ソース
３０２ ドレイン
３０３ 入力電極
３０４ 第１ソース
３０５ 第１ドレイン
３０６ 第２ソース
３０７ 第２ドレイン
３２１ 第２活性部
３３１ 第３活性部
３４１ 第２ゲート
３４２ 第４ゲート
３４３ 第５ゲート
Ｃ 蓄積キャパシタ
Ｃ 記憶素子
Ｓ 受光ディバイス
Ｓ１ 第１受光素子
Ｓ２ 第２受光素子
Ｓ３ 第３受光素子
ＳＴ 受光ディバイス
Ｔ スイッチング素子
Ｔ１ 第１駆動トランジスタ
Ｔ２ 第２駆動トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】