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特表2025-501891集積デバイス用の結合素子を有する基板を備えるパッケージ
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-24
(54)【発明の名称】集積デバイス用の結合素子を有する基板を備えるパッケージ
(51)【国際特許分類】
   H01L 25/07 20060101AFI20250117BHJP
   H01L 23/12 20060101ALI20250117BHJP
【FI】
H01L25/08 D
H01L23/12 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024536266
(86)(22)【出願日】2022-12-22
(85)【翻訳文提出日】2024-06-17
(86)【国際出願番号】 US2022053812
(87)【国際公開番号】W WO2023136922
(87)【国際公開日】2023-07-20
(31)【優先権主張番号】17/575,492
(32)【優先日】2022-01-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】QUALCOMM INCORPORATED
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】スーラジ・プラカシュ、フヌ
(72)【発明者】
【氏名】タデサール、パラグクマー・アジャイブハイ
(72)【発明者】
【氏名】リ、ジョン・ジョン-フン
(72)【発明者】
【氏名】ラマン、ニクヒル
(72)【発明者】
【氏名】ソン、ペン
(72)【発明者】
【氏名】カッラーラ、フランチェスコ
(57)【要約】
基板と、基板の第1の表面に結合された第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスと、を備える、パッケージ。基板は、誘電体層と、複数の相互接続部とを含む。複数の相互接続部は、第1のインダクタとして構成された第1の複数の相互接続部と、第2のインダクタとして構成された第2の複数の相互接続部とを含む。第1の集積デバイスは、第1のインダクタに結合されるように構成される。第2の集積デバイスは、第2のインダクタに結合されるように構成される。第2の集積デバイスは、第2のインダクタを介して第1のインダクタを同調させるように構成される。

【特許請求の範囲】
【請求項1】
誘電体層と、複数の相互接続部であって、
第1のインダクタとして構成された第1の複数の相互接続部と、
第2のインダクタとして構成された第2の複数の相互接続部と、
を含む、複数の相互接続部とを備える、基板と、
前記基板の第1の表面に結合された第1の集積デバイスであって、前記第1のインダクタに結合されるように構成される、第1の集積デバイスと、
前記基板の第2の表面に結合された第2の集積デバイスであって、
前記第2のインダクタに結合されるように構成され、
前記第2のインダクタを介して前記第1のインダクタを同調させるように構成される、
第2の集積デバイスと、
を備える、パッケージ。
【請求項2】
前記第1のインダクタ及び前記第2のインダクタが、前記第1の集積デバイスと前記第2の集積デバイスとの間の結合素子として構成される、請求項1に記載のパッケージ。
【請求項3】
前記第1のインダクタの少なくとも1つの巻線が、前記第2のインダクタの少なくとも1つの巻線と垂直方向に重複する、請求項1に記載のパッケージ。
【請求項4】
前記第1の集積デバイスが、前記第2の集積デバイスと垂直方向に重複する、請求項1に記載のパッケージ。
【請求項5】
前記第1の集積デバイスが、前記第2の集積デバイスと垂直方向に重複しない、請求項1に記載のパッケージ。
【請求項6】
前記基板の前記第1の表面に結合された第3の集積デバイスを更に備え、
前記複数の相互接続部が、第3のインダクタとして構成された第3の複数の相互接続部を含み、
前記第3の集積デバイスが、前記第3のインダクタに結合されるように構成され、
前記複数の相互接続部が、第4のインダクタとして構成された第4の複数の相互接続部を含み、
前記第2の集積デバイスが、前記第4のインダクタに結合されるように構成され、
前記第2の集積デバイスが、前記第4のインダクタを介して前記第3のインダクタを同調させるように構成される、
請求項1に記載のパッケージ。
【請求項7】
前記第2の集積デバイスが、前記第1の集積デバイス及び/又は前記第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第1の集積デバイスのための前記第1のインダクタ及び/又は前記第3の集積デバイスのための前記第3のインダクタを同調させるように構成されたコントローラダイを含む、請求項6に記載のパッケージ。
【請求項8】
前記基板の前記第1の表面に結合された第3の集積デバイスと、
前記基板の前記第2の表面に結合された第4の集積デバイスと、
を更に備え、
前記複数の相互接続部が、第3のインダクタとして構成された第3の複数の相互接続部を含み、
前記第3の集積デバイスが、前記第3のインダクタに結合されるように構成され、
前記複数の相互接続部が、第4のインダクタとして構成された第4の複数の相互接続部を含み、
前記第4の集積デバイスが、前記第4のインダクタに結合されるように構成され、
前記第4の集積デバイスが、前記第4のインダクタを介して前記第3のインダクタを同調させるように構成される、
請求項1に記載のパッケージ。
【請求項9】
前記第2の集積デバイスが、前記第1の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第1の集積デバイスのための前記第1のインダクタを同調させるように構成された第1のコントローラダイを含み、
前記第4の集積デバイスが、前記第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第3の集積デバイスのための前記第3のインダクタを同調させるように構成された第2のコントローラダイを含む、
請求項8に記載のパッケージ。
【請求項10】
前記第1のインダクタが1つ又は複数の第1の巻線を含み、
前記第2のインダクタが1つ又は複数の第2の巻線を含む、
請求項1に記載のパッケージ。
【請求項11】
基板であって、
第1のインダクタンスのための手段と、
第2のインダクタンスのための手段と、
を備える、基板と、
前記基板の第1の表面に結合された第1の集積デバイスであって、前記第1のインダクタンスのための手段に結合されるように構成される、第1の集積デバイスと、
前記基板の第2の表面に結合された第2の集積デバイスであって、
前記第2のインダクタンスのための手段に結合されるように構成され、
前記第2のインダクタンスのための手段を介して前記第1のインダクタンスのための手段を同調させるように構成される、
第2の集積デバイスと、
を備える、パッケージ。
【請求項12】
前記第1のインダクタンスのための手段及び前記第2のインダクタンスのための手段が、前記第1の集積デバイスと前記第2の集積デバイスとの間の誘導結合素子として構成される、請求項11に記載のパッケージ。
【請求項13】
前記第1のインダクタンスのための手段の少なくとも1つの巻線が、前記第2のインダクタンスのための手段の少なくとも1つの巻線と垂直方向に重複する、請求項11に記載のパッケージ。
【請求項14】
前記第1の集積デバイスが、前記第2の集積デバイスと垂直方向に重複する、請求項11に記載のパッケージ。
【請求項15】
前記第1の集積デバイスが、前記第2の集積デバイスと垂直方向に重複しない、請求項11に記載のパッケージ。
【請求項16】
前記基板の前記第1の表面に結合された第3の集積デバイスを更に備え、
前記基板が、第3のインダクタンスのための手段と、第4のインダクタンスのための手段とを備え、
前記第3の集積デバイスが、前記第3のインダクタンスのための手段に結合されるように構成され、
前記第2の集積デバイスが、前記第4のインダクタンスのための手段に結合されるように構成され、
前記第2の集積デバイスが、前記第4のインダクタンスのための手段を介して前記第3のインダクタンスのための手段を同調させるように構成される、
請求項11に記載のパッケージ。
【請求項17】
前記第2の集積デバイスが、前記第1の集積デバイス及び/又は前記第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第1の集積デバイスのための前記第1のインダクタンスのための手段及び/又は前記第3の集積デバイスのための前記第3のインダクタンスのための手段を同調させるように構成されたコントローラダイを含む、請求項16に記載のパッケージ。
【請求項18】
前記基板の前記第1の表面に結合された第3の集積デバイスと、
前記基板の前記第2の表面に結合された第4の集積デバイスと、
を更に備え、
前記基板が、第3のインダクタンスのための手段と、第4のインダクタンスのための手段とを備え、
前記第3の集積デバイスが、前記第3のインダクタンスのための手段に結合されるように構成され、
前記第4の集積デバイスが、前記第4のインダクタンスのための手段に結合されるように構成され、
前記第4の集積デバイスが、前記第4のインダクタンスのための手段を介して前記第3のインダクタンスのための手段を同調させるように構成される、
請求項11に記載のパッケージ。
【請求項19】
前記第2の集積デバイスが、前記第1の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第1の集積デバイスのための前記第1のインダクタンスのための手段を同調させるように構成された第1のコントローラダイを含み、
前記第4の集積デバイスが、前記第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、前記第3の集積デバイスのための前記第3のインダクタンスのための手段を同調させるように構成された第2のコントローラダイを含む、
請求項18に記載のパッケージ。
【請求項20】
前記第1のインダクタンスのための手段が1つ又は複数の第1の巻線を含み、
前記第2のインダクタンスのための手段が1つ又は複数の第2の巻線を含む、
請求項11に記載のパッケージ。
【請求項21】
前記第1のインダクタンスのための手段及び前記第2のインダクタンスのための手段が、誘導結合のための手段の一部であり、
前記誘導結合のための手段が、複数の誘導結合のための手段の一部であり、
前記第1の集積デバイスが、第1の複数の集積デバイスの一部であり、
前記第2の集積デバイスが、第2の複数の集積デバイスの一部であり、前記第2の複数の集積デバイスが、前記第1の複数の集積デバイスに結合されたインダクタンスを制御及び/又は同調するように構成される、
請求項11に記載のパッケージ。

【発明の詳細な説明】
【技術分野】
【0001】
(関連出願の相互参照)
[0001] 本出願は、2022年1月13日に米国特許庁に出願された非仮出願第17/575,492号に対する優先権及び利益を主張するものであり、その内容全体が、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、参照により本明細書に組み込まれる。
【0002】
[0002] 様々な特徴が、基板と集積デバイスとを有するパッケージに関する。
【背景技術】
【0003】
[0003] パッケージは、基板と集積デバイスとを含み得る。これらの構成要素は、共に結合されることにより、様々な電気的機能を実行することが可能なパッケージを提供する。より良好に機能するパッケージを提供し、かつパッケージの全体的なサイズを縮小することが、継続的に必要とされている。
【発明の概要】
【0004】
[0004] 様々な特徴が、基板と集積デバイスとを有するパッケージに関する。
【0005】
[0005] 一実施例は、基板と、基板の第1の表面に結合された第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスとを備える、パッケージを提供する。基板は、誘電体層と、複数の相互接続部とを含む。複数の相互接続部は、第1のインダクタとして構成された第1の複数の相互接続部と、第2のインダクタとして構成された第2の複数の相互接続部とを含む。第1の集積デバイスは、第1のインダクタに結合されるように構成される。第2の集積デバイスは、第2のインダクタに結合されるように構成される。第2の集積デバイスは、第2のインダクタを介して第1のインダクタを同調させるように構成される。
【0006】
[0006] 別の実施例は、基板と、基板の第1の表面に結合された第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスとを備える、パッケージを提供する。基板は、第1のインダクタンスのための手段と、第2のインダクタンスのための手段とを含む。第1の集積デバイスは、第1のインダクタンスのための手段に結合されるように構成される。第2の集積デバイスは、第2のインダクタンスのための手段に結合されるように構成される。第2の集積デバイスは、第2のインダクタンスのための手段を介して第1のインダクタンスのための手段を同調させるように構成される。
【図面の簡単な説明】
【0007】
[0007] 以下に記載される「発明を実施するための形態」を、同様の参照符号が全体を通して対応するように特定されている図面と併せ読むことにより、様々な特徴、性質、及び利点が明らかとなり得る。
図1】[0008] 結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図2】[0009] いくつかの結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図3】[0010] いくつかの結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図4】[0011] ある結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図5】[0012] いくつかの結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図6】[0013] 結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図7】[0014] いくつかの結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図8】[0015] いくつかの結合素子を備える基板を含むパッケージの例示的な断面プロファイル図を示す。
図9A】[0016] いくつかの結合素子を備える基板を含むパッケージを製造するための例示的なシーケンスを示す。
図9B】いくつかの結合素子を備える基板を含むパッケージを製造するための例示的なシーケンスを示す。
図10】[0017] 少なくとも1つの結合素子を備える基板を含むパッケージを製造する方法の例示的なフローチャートを示す。
図11A】[0018] 少なくとも1つの結合素子を含む基板を製造するための例示的なシーケンスを示す。
図11B】少なくとも1つの結合素子を含む基板を製造するための例示的なシーケンスを示す。
図12】[0019] 少なくとも1つの結合素子を含む基板を製造する方法の例示的なフローチャートを示す。
図13】[0020] ダイ、電子回路、集積デバイス、集積受動デバイス(integrated passive device、IPD)、受動部品、パッケージ、及び/又は本明細書で説明されるデバイスパッケージを一体化することが可能な、様々な電子デバイスを示す。
【発明を実施するための形態】
【0008】
[0021] 以下の説明では、本開示の様々な態様の完全な理解をもたらすために、具体的な詳細が記載される。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、諸態様を実践することができる点が理解されるであろう。例えば、不必要な詳細で諸態様を不明瞭にすることを回避するために、回路がブロック図で示される場合がある。他の事例では、本開示の諸態様を不明瞭にすることがないように、周知の回路、構造、及び技術が、詳細には示されない場合がある。
【0009】
[0022] 本開示は、基板と、基板の第1の表面に結合された第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスとを含むパッケージを説明する。基板は、少なくとも1つの誘電体層と複数の相互接続部とを含む。複数の相互接続部は、第1のインダクタとして構成された第1の複数の相互接続部と、第2のインダクタとして構成された第2の複数の相互接続部とを含む。第1の集積デバイスは、第1のインダクタに結合(例えば、電気的に結合)されるように構成される。第2の集積デバイスは、第2のインダクタに結合(例えば、電気的に結合)されるように構成される。第2の集積デバイスは、第2のインダクタを介して第1のインダクタを同調させるように構成される。第1のインダクタ及び第2のインダクタは、基板内に配置された結合素子の一部であってもよい。結合素子は、誘導結合素子であってもよい。基板は、各々が2つ以上のインダクタを含む、いくつかの結合素子を含んでもよい。第2の集積デバイスは、いくつかの異なる集積デバイスのためのいくつかのインダクタをリアルタイムで同調させるように構成することができる。以下で更に説明するように、結合素子(単数又は複数)は、無線周波数(radio frequency、RF)機能(例えば、RF信号を処理すること、RF信号を受信及び/又は送信すること)のために構成された集積デバイスのための1つ又は複数のインダクタのリアルタイム同調を提供するのに役立ち、これは、パッケージを小さくかつ薄く保ちながら、改善されたパッケージ性能を提供するのに役立つ。
【0010】
第1のインダクタと第2のインダクタとを備える結合素子を有する基板を備える例示的なパッケージ
[0023] 図1は、第1のインダクタと第2のインダクタとを含む結合素子を有する基板を含むパッケージ100の断面プロファイル図を示す。パッケージ100は、複数のはんだ相互接続部110を介してボード106に結合されている。ボード106は、少なくとも1つのボード誘電体層160と、複数のボード相互接続部162とを含む。ボード106は、プリント回路板(printed circuit board、PCB)を含むことができる。
【0011】
[0024] パッケージ100は、基板102と、集積デバイス105(例えば、第1の集積デバイス)と、集積デバイス107(例えば、第2の集積デバイス)とを含む。集積デバイス105は、複数のはんだ相互接続部150を介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス107は、複数のはんだ相互接続部170を介して基板102の第2の表面(例えば、底面)に結合されている。集積デバイス107は、コントローラダイを含むことができる。集積デバイス107は、集積デバイス105に結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス105は、無線周波数(RF)機能(例えば、RF信号を処理すること、RF信号を受信及び/又は送信すること)のために構成することができる。
【0012】
[0025] 基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。基板102は、はんだレジスト層124とはんだレジスト層126とを含むことができる。基板102は、少なくとも1つの結合素子104を含むことができる。結合素子104は、誘導結合素子(例えば、誘導結合のための手段)であってもよい。結合素子104は、第1のインダクタ140と第2のインダクタ142とを含むことができる。第1のインダクタ140は、第1のインダクタンスのための手段であってもよい。第2のインダクタ142は、第2のインダクタンスのための手段であってもよい。結合素子104、第1のインダクタ140、及び/又は第2のインダクタ142は、複数の相互接続部122からの相互接続部によって画定されてもよい。例えば、第1のインダクタ140は、複数の相互接続部122からの第1の複数の相互接続部によって画定されてもよく、第2のインダクタ142は、複数の相互接続部122からの第2の複数の相互接続部によって画定されてもよい。第1のインダクタ140は少なくとも1つの巻線を含み、第2のインダクタ142は少なくとも1つの巻線を含む。第1のインダクタ140の少なくとも1つの巻線は、第2のインダクタ142の少なくとも1つの巻線と垂直方向に重複する。垂直方向の重複は、巻線の部分的な重複又は完全な重複であってもよい。第1のインダクタ140の少なくとも1つの巻線は、第2のインダクタ142の少なくとも1つの巻線とは異なる金属層(単数又は複数)上に配置することができる。例えば、第1のインダクタ140の巻線のための1つ又は複数の相互接続部は、基板102の第1の金属層上に配置することができ、第2のインダクタ142の巻線のための1つ又は複数の相互接続部は、基板102の第2の金属層上に配置することができる。第1のインダクタ140は、1つ又は複数の巻線(例えば、1つ又は複数の第1の巻線)を有することができることに留意されたい。第1のインダクタ140の各巻線は、基板102の異なる金属層上に配置することができる。同様に、第2のインダクタ142は、1つ又は複数の巻線(例えば、1つ又は複数の第2の巻線)を有することができる。第2のインダクタ142の各巻線は、基板102の異なる金属層上に配置することができる。いくつかの実装形態では、第1のインダクタ140の巻線は、第2のインダクタ142の巻線と絡み合わせる(例えば、垂直に絡み合わせる、かつ/又は水平に絡み合わせる)ことができる。2つ以上の巻線を有する、かつ/又は絡み合わされた(例えば、垂直に絡み合わされた、かつ/又は水平に絡み合わされた)インダクタの実施例については、図6図8で更に図示及び説明する。
【0013】
[0026] 集積デバイス105及び集積デバイス107はそれぞれ、結合素子104に結合されるように構成される。集積デバイス105、集積デバイス107、及び結合素子104は、互いに垂直方向に重複する(例えば、部分的又は完全に垂直方向に重複する)。集積デバイス105は、第1のインダクタ140に結合されるように構成される。集積デバイス107は、第2のインダクタ142に結合されるように構成される。集積デバイス107は、第1のインダクタ140から第2のインダクタ142のインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。第2のインダクタ142は、第1のインダクタ140のインダクタンスを誘導するように構成することができる。例えば、第2のインダクタ142は、集積デバイス105のための第1のインダクタ140のインダクタンスを誘導するためにオンにすることができる。いくつかの実装形態では、第2のインダクタ142は、集積デバイス105のための第1のインダクタ140のインダクタンスをリアルタイムで同調させるためにオンにすることができる。集積デバイス105のために第1のインダクタ140を同調させる集積デバイス107の能力は、依然として薄くかつコンパクトなパッケージ100を提供しながら、第1のインダクタ140のインダクタンスを、集積デバイス105によって処理、受信、及び/又は送信されている様々な信号とより良好に整合させることによって、集積デバイス105の性能を改善するのに役立つ。例えば、パッケージの改善の1つの領域は、パッケージにおけるメモリ効果の改善である。
【0014】
[0027] 一実施例では、第1のインダクタ140は、(例えば、第2のインダクタ142がオフであるとき)第1のインダクタンス値を有することができる。しかし、第2のインダクタ142がオンにされているとき、第1のインダクタ140は、別のインダクタンス値を有することができる。第2のインダクタ142は、第1のインダクタ140が異なるインダクタンス値(例えば、第2のインダクタンス値、第3のインダクタンス値、第4のインダクタンス値)を有するように誘導するように構成することができる。例えば、(i)第1の期間/第1の時点において、第1のインダクタ140は、第1のインダクタンス値を有するように誘導されてもよく、(ii)第2の期間/第2の時点において、第1のインダクタ140は、第2のインダクタンス値を有するように誘導されてもよく、(ii)第3の期間/第3の時点において、第1のインダクタ140は、第3のインダクタンス値を有するように誘導されてもよい。第1のインダクタ140のインダクタンス値は、第2のインダクタ142の制御を介して集積デバイス107によって制御することができる。いくつかの実装形態では、集積デバイス107は、第2のインダクタ142のインダクタンス値を制御及び/又は指定することによって、第2のインダクタ142を制御することができる。第1のインダクタ140及び第2のインダクタ142をどのように制御するかについての上記の説明は、本開示で説明するインダクタのいずれにも適用可能であってもよい。
【0015】
[0028] いくつかの実装形態では、パッケージは、集積デバイス105、集積デバイス107、及び/又は結合素子104の異なる構成を含むことができる。
【0016】
[0029] 図2は、いくつかの結合素子を有する基板を含むパッケージ200を示す。パッケージ200は、パッケージ100と同様であり、パッケージ100と同様の構成要素を含む。パッケージ200は、基板102と、集積デバイス107と、集積デバイス205aと、集積デバイス205bと、集積デバイス205cとを含む。
【0017】
[0030] 集積デバイス205aは、複数のはんだ相互接続部150aを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス205bは、複数のはんだ相互接続部150bを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス205cは、複数のはんだ相互接続部150cを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス107は、複数のはんだ相互接続部170を介して基板102の第2の表面(例えば、底面)に結合されている。
【0018】
[0031] 基板102は、結合素子104aと、結合素子104bと、結合素子104cとを含む。各結合素子(例えば、104a、104b、104c)は、結合素子104について説明したように、それぞれの第1のインダクタ(例えば、140a、140b、140c)と、それぞれの第2のインダクタ(例えば、142a、142b、142c)とを含むことができる。
【0019】
[0032] 集積デバイス107及び集積デバイス205aはそれぞれ、結合素子104aに結合されるように構成される。集積デバイス205aは、結合素子104aの第1のインダクタ140aに結合されるように構成される。集積デバイス107は、結合素子104aの第2のインダクタ142aに結合されるように構成される。集積デバイス107及び集積デバイス205bはそれぞれ、結合素子104bに結合されるように構成される。集積デバイス205bは、結合素子104bの第1のインダクタ140bに結合されるように構成される。集積デバイス107は、結合素子104bの第2のインダクタ142bに結合されるように構成される。集積デバイス107及び集積デバイス205cはそれぞれ、結合素子104cに結合されるように構成される。集積デバイス205cは、結合素子104cの第1のインダクタ140cに結合されるように構成される。集積デバイス107は、結合素子104cの第2のインダクタ142cに結合されるように構成される。結合素子及びインダクタは、基板102の同じ、かつ/又は異なる金属層上に配置することができることに留意されたい。結合素子及び/又はインダクタは、様々なサイズ、形状、及び/又は様々な数の巻線を有することができる。結合素子(例えば、104a、104b、104c)の各々は、複数の相互接続部122からの相互接続部によって画定することができる。結合素子104について説明される物理的特徴及び機能的特徴は、結合素子104a、結合素子104b、及び/又は結合素子104cに適用可能であってもよい。
【0020】
[0033] 集積デバイス107は、結合素子104aの第2のインダクタ142aを介して、結合素子104aの第1のインダクタ140aのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。集積デバイス107は、結合素子104bの第2のインダクタ142bを介して、結合素子104bの第1のインダクタ140bのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。集積デバイス107は、結合素子104cの第2のインダクタ142cを介して、結合素子104cの第1のインダクタ140cのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。したがって、1つの集積デバイス(例えば、107)は、いくつかの集積デバイス(例えば、205a、205b、205c)に結合されたインダクタ及び/又はインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。集積デバイス(例えば、107)は、いくつかの集積デバイス(例えば、205a、205b、205c)に結合されたインダクタ及び/又はインダクタンスを、同時に及び/又は順次にリアルタイムで制御及び/又は同調するように構成することができる。したがって、例えば、集積デバイス107は、これらの集積デバイス(例えば、205a、205b、205c)の各々が動作している間(例えば、様々な信号がこれらの集積デバイス(例えば、205a、205b、205c)の各々によって処理、受信、及び/又は送信されている間)に、集積デバイス(例えば、205a、205b、205c)の各々のインダクタのインダクタンスを同時に制御することができる。集積デバイス205a、集積デバイス205b、及び/又は集積デバイス205cは、集積デバイス105と同様であってもよい。集積デバイス(例えば、205a、205b、205c)の各々は、様々な信号を処理、受信、及び/又は送信するように構成することができる。以下で更に説明するように、各集積デバイス(例えば、205a、205b、205c)は、異なる信号(例えば、異なる周波数の信号)を処理、受信、及び/又は送信するように構成することができる。集積デバイス205a、集積デバイス205b、及び/又は集積デバイス205cは、集積デバイス107と垂直方向に重複(例えば、部分的に垂直に重複、完全に垂直に重複)してもよい。
【0021】
[0034] 集積デバイス107は、コントローラダイを含むことができる。集積デバイス107は、集積デバイス205a、集積デバイス205b、及び/又は集積デバイス205cに結合されたそれぞれのインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス205a、205b、及び/又は205cは各々、無線周波数(RF)機能(例えば、RF信号を処理すること、RF信号を受信及び/又は送信すること)のために構成することができる。いくつかの実装形態では、集積デバイス205aは、第1の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス205bは、第2の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス205cは、第3の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。図2は信号を処理するための3つの集積デバイスを含むパッケージを示すが、パッケージは、信号を処理するための3つより多くの集積デバイスを含むことができ、集積デバイス107は、3つより多くの集積デバイスに結合されたインダクタのインダクタンスを制御するように構成することができることが理解される。
【0022】
[0035] 図3は、いくつかの結合素子を有する基板を含むパッケージ300を示す。パッケージ300は、パッケージ200と同様であり、パッケージ200と同様の構成要素を含む。パッケージ300は、基板102と、集積デバイス205aと、集積デバイス205bと、集積デバイス205cと、集積デバイス207aと、集積デバイス207bと、集積デバイス207cとを含む。
【0023】
[0036] 集積デバイス205aは、複数のはんだ相互接続部150aを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス205bは、複数のはんだ相互接続部150bを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス205cは、複数のはんだ相互接続部150cを介して基板102の第1の表面(例えば、上面)に結合されている。集積デバイス207aは、複数のはんだ相互接続部170aを介して基板102の第2の表面(例えば、底面)に結合されている。集積デバイス207bは、複数のはんだ相互接続部170bを介して基板102の第2の表面(例えば、底面)に結合されている。集積デバイス207cは、複数のはんだ相互接続部170cを介して基板102の第2の表面(例えば、底面)に結合されている。
【0024】
[0037] 基板102は、結合素子104aと、結合素子104bと、結合素子104cとを含む。各結合素子は、結合素子104について説明したように、第1のインダクタ(例えば、140a、140b、140c)と第2のインダクタ(例えば、142a、142b、142c)とを含むことができる。結合素子(例えば、104a、104b、104c)の各々は、複数の相互接続部122からの相互接続部によって画定することができる。結合素子104について説明される物理的特徴及び機能的特徴は、結合素子104a、結合素子104b、及び/又は結合素子104cに適用可能であってもよい。
【0025】
[0038] 集積デバイス205a及び集積デバイス207aはそれぞれ、結合素子104aに結合されるように構成される。集積デバイス205aは、結合素子104aの第1のインダクタ140aに結合されるように構成される。集積デバイス207aは、結合素子104aの第2のインダクタ142aに結合されるように構成される。集積デバイス205b及び集積デバイス207bはそれぞれ、結合素子104bに結合されるように構成される。集積デバイス205bは、結合素子104bの第1のインダクタ140bに結合されるように構成される。集積デバイス207bは、結合素子104bの第2のインダクタ142bに結合されるように構成される。集積デバイス205c及び集積デバイス207cはそれぞれ、結合素子104cに結合されるように構成される。集積デバイス205cは、結合素子104cの第1のインダクタ140cに結合されるように構成される。集積デバイス207cは、結合素子104cの第2のインダクタ142cに結合されるように構成される。結合素子及びインダクタは、基板102の同じ、かつ/又は異なる金属層上に配置することができることに留意されたい。結合素子及び/又はインダクタは、様々なサイズ、形状、及び/又は様々な数の巻線を有することができる。
【0026】
[0039] 集積デバイス207aは、結合素子104aの第2のインダクタ142aを介して、結合素子104aの第1のインダクタ140aのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。集積デバイス207bは、結合素子104bの第2のインダクタ142bを介して、結合素子104bの第1のインダクタ140bのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。集積デバイス207cは、結合素子104cの第2のインダクタ142cを介して、結合素子104cの第1のインダクタ140cのインダクタンスをリアルタイムで制御及び/又は同調するように構成することができる。
【0027】
[0040] 集積デバイス(例えば、207a、207b、207c)は各々、コントローラダイを含むことができる。集積デバイス207aは、集積デバイス205aに結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス207bは、集積デバイス205bに結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス207cは、集積デバイス205cに結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス205a、205b、及び/又は205cは各々、無線周波数(RF)機能(例えば、RF信号を処理すること、RF信号を受信及び/又は送信すること)のために構成することができる。いくつかの実装形態では、集積デバイス205aは、第1の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス205bは、第2の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス205cは、第3の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。
【0028】
[0041] 図4は、結合素子を有する基板を含むパッケージ400を示す。パッケージ400は、パッケージ100と同様であり、パッケージ100と同様の構成要素を含む。パッケージ400は、基板102と、集積デバイス105と、集積デバイス107とを含む。図4に示すように、集積デバイス105は、集積デバイス105が(i)集積デバイス107及び(ii)結合素子104(第1のインダクタ140及び第2のインダクタ142を含む)と垂直方向に重複しないように、基板102に結合されている。集積デバイス105は、集積デバイス107からオフセットしており、逆もまた同様である。いくつかの実装形態では、結合素子104及び/又は集積デバイス107から集積デバイス105をオフセットすることにより、集積デバイス105の性能を改善することができる。例えば、結合素子104によって生成することができる任意の磁場は、結合素子104と集積デバイス105との間のオフセット(例えば、水平オフセット)のために、集積デバイス105の性能に対する低減された影響を有することができる。
【0029】
[0042] 図5は、いくつかの結合素子を有する基板を含むパッケージ500を示す。パッケージ500は、パッケージ200及びパッケージ400と同様であり、パッケージ200及びパッケージ400と同様の構成要素を含む。パッケージ500は、基板102と、集積デバイス205aと、集積デバイス205bと、集積デバイス105と、集積デバイス207aと、集積デバイス207bと、集積デバイス207cとを含む。図5に示すように、集積デバイス105は、集積デバイス105が集積デバイス207c及び結合素子104c(第1のインダクタ140c及び第2のインダクタ142cを含む)と垂直方向に重複しないように、基板102に結合されている。集積デバイス105は、集積デバイス207cからオフセットしており、逆もまた同様である。いくつかの実装形態では、結合素子104c及び/又は集積デバイス207cから集積デバイス105をオフセットすることにより、集積デバイス105の性能を改善することができる。例えば、結合素子104cによって生成することができる任意の磁場は、結合素子104cと集積デバイス105との間のオフセット(例えば、水平オフセット)のために、集積デバイス105の性能に対する低減された影響を有することができる。結合素子と集積デバイスとの他の組み合わせも、同様にオフセットすることができることに留意されたい。
【0030】
[0043] 集積デバイス105及び集積デバイス207cはそれぞれ、結合素子104cに結合されるように構成される。集積デバイス105は、結合素子104cの第1のインダクタ140に結合されるように構成される。集積デバイス207cは、結合素子104cの第2のインダクタ142cに結合されるように構成される。集積デバイス205a及び集積デバイス207aはそれぞれ、結合素子104aに結合されるように構成される。集積デバイス205aは、結合素子104aの第1のインダクタ140aに結合されるように構成される。集積デバイス207aは、結合素子104aの第2のインダクタ142aに結合されるように構成される。集積デバイス205b及び集積デバイス207bはそれぞれ、結合素子104bに結合されるように構成される。集積デバイス205bは、結合素子104bの第1のインダクタ140bに結合されるように構成される。集積デバイス207bは、結合素子104bの第2のインダクタ142bに結合されるように構成される。結合素子及びインダクタは、基板102の同じ、かつ/又は異なる金属層上に配置することができることに留意されたい。結合素子及び/又はインダクタは、様々なサイズ、形状、及び/又は様々な数の巻線を有することができる。
【0031】
[0044] 集積デバイス(例えば、207a、207b、207c)は各々、コントローラダイを含むことができる。集積デバイス207aは、集積デバイス205aに結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス207bは、集積デバイス205bに結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス207cは、集積デバイス105に結合されたインダクタのインダクタンスを制御するためのコントローラを含むことができる。集積デバイス205a、205b、及び/又は105は各々、無線周波数(RF)機能(例えば、RF信号を処理すること、RF信号を受信及び/又は送信すること)のために構成することができる。いくつかの実装形態では、集積デバイス205aは、第1の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス205bは、第2の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。いくつかの実装形態では、集積デバイス105は、第3の周波数範囲内のRF信号を処理、受信、及び/又は送信するように構成されている。
【0032】
[0045] 本開示は、第1のインダクタと第2のインダクタとを備える結合素子について説明する。いくつかの実装形態では、第1のインダクタは第3のインダクタと見なされてもよく、第2のインダクタは第4のインダクタと見なされてもよい。これは、基板が第1の結合素子及び第2の結合素子を含む場合であってもよい。いくつかの実装形態では、第1のインダクタは第5のインダクタと見なされてもよく、第2のインダクタは第6のインダクタと見なされてもよい。これは、基板が第1の結合素子、第2の結合素子、及び第3の結合素子を含む場合であってもよい。
【0033】
[0046] 図3に戻って参照すると、いくつかの実装形態では、結合素子104aは第1の結合素子であってもよく、結合素子104bは第2の結合素子であってもよく、結合素子104cは第3の結合素子であってもよい。いくつかの実装形態では、結合素子104aの第1のインダクタ140aは、(例えば、第1の複数の相互接続部によって画定される)第1の複数の巻線を含む第1のインダクタであってもよく、結合素子104aの第2のインダクタ142aは、(例えば、第2の複数の相互接続部によって画定される)第2の複数の巻線を含む第2のインダクタであってもよく、結合素子104bの第1のインダクタ140bは、(例えば、第3の複数の相互接続部によって画定される)第3の複数の巻線を含む第3のインダクタであってもよく、結合素子104bの第2のインダクタ142bは、(例えば、第4の複数の相互接続部によって画定される)第4の複数の巻線を含む第4のインダクタであってもよく、結合素子104cの第1のインダクタ140cは、(例えば、第5の複数の相互接続部によって画定される)第5の複数の巻線を含む第5のインダクタであってもよく、結合素子104cの第2のインダクタ142cは、(例えば、第6の複数の相互接続部によって画定される)第6の複数の巻線を含む第6のインダクタであってもよい。
【0034】
[0047] 上述したように、1つ又は複数の結合素子の1つ又は複数のインダクタは、いくつかの巻線を含んでもよい。例えば、パッケージ100、パッケージ200、パッケージ300、パッケージ400、及び/又はパッケージ500からの1つ又は複数の結合素子(例えば、104、104a、104b、104c)は、いくつかの巻線を有するインダクタを有する結合素子と置き換えられてもよい。図6図8は、いくつかの巻線を有するインダクタを備えた基板を含むパッケージを示す。いくつかの実装形態では、1つのインダクタの巻線(単数又は複数)は、別のインダクタの巻線(単数又は複数)と絡み合わせることができる(例えば、垂直に絡み合わせる、かつ/又は水平に絡み合わせることができる)。いくつかの巻線を有するインダクタ及び/又は絡み合わされたインダクタの使用により、インダクタ間の改善された誘導結合を介して、パッケージの改善された性能を提供することができ、インダクタンス値のより正確な制御を提供する。
【0035】
[0048] 図6は、いくつかの巻線(例えば、いくつかのターン)を有する少なくとも1つのインダクタを有する結合素子を有する基板を含むパッケージ600の一実施例を示す。図6は、パッケージ100と同様の構成を有するパッケージ600を示すことができる。パッケージ600は、基板102と、集積デバイス105と、結合素子604と、集積デバイス107とを含む。集積デバイス105は、複数のはんだ相互接続部150を介して基板102に結合されている。集積デバイス107は、複数のはんだ相互接続部170を介して基板102に結合されている。基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。パッケージ600は、ボード106に結合されている。
【0036】
[0049] 結合素子604は、第1のインダクタ640と第2のインダクタ642とを含む。第1のインダクタ640は、第1の複数の巻線を含む。第2のインダクタ642は、第2の複数の巻線を含む。第1のインダクタ640は、第2のインダクタ642と絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。例えば、第1のインダクタ640の第1の複数の巻線は、第2のインダクタ642の第2の複数の巻線と絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。第1のインダクタ640の第1の複数の巻線は、複数の相互接続部122からの第1の複数の相互接続部によって画定することができる。第2のインダクタ642の第2の複数の巻線は、複数の相互接続部122からの第2の複数の相互接続部によって画定することができる。いくつかの実装形態では、複数の相互接続部122からの第1の複数の相互接続部は、複数の相互接続部122からの第2の複数の相互接続部と絡み合わせることができる(例えば、垂直に絡み合わせる、かつ/又は水平に絡み合わせることができる)。
【0037】
[0050] 一実施例では、第1のインダクタ640のための巻線は、M1及びM3金属層上に配置することができ、第2のインダクタ642のための巻線は、M2及びM4金属層上に配置することができる。別の実施例では、第1のインダクタ640のための巻線は、M1、M3、及びM5金属層上に配置することができ、第2のインダクタ642のための巻線は、M2及びM4金属層上に配置することができる。別の実施例では、第1のインダクタ640のための巻線は、M3及びM5金属層上に配置することができ、第2のインダクタ642のための巻線は、M2及びM4金属層上に配置することができる。上記は、第1のインダクタ640及び第2のインダクタ642を基板内に配置することができる可能な金属層の例にすぎない。より多くの又はより少ない金属層を含む基板は、同じ又は異なる金属層上にインダクタを有してもよい。
【0038】
[0051] 集積デバイス105は、結合素子604の第1のインダクタ640に結合されるように構成される。集積デバイス107は、結合素子604の第2のインダクタ642に結合されるように構成される。パッケージ600は、パッケージ100について説明したのと同様に動作することができる。
【0039】
[0052] 図7は、いくつかの巻線を有する少なくとも1つのインダクタを有するいくつかの結合素子を有する基板を含むパッケージ700の一実施例を示す。図7は、パッケージ200と同様の構成を有するパッケージ700を示すことができる。パッケージ700は、基板102と、集積デバイス107と、結合素子604aと、結合素子604bと、結合素子604cと、集積デバイス105aと、集積デバイス105bと、集積デバイス105cとを含む。集積デバイス105aは、複数のはんだ相互接続部150aを介して基板102に結合されている。集積デバイス105bは、複数のはんだ相互接続部150bを介して基板102に結合されている。集積デバイス105cは、複数のはんだ相互接続部150cを介して基板102に結合されている。集積デバイス107は、複数のはんだ相互接続部170を介して基板102に結合されている。基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。パッケージ700は、ボード106に結合されている。
【0040】
[0053] 結合素子604aは、第1のインダクタ640aと第2のインダクタ642aとを含む。第1のインダクタ640aは、第1の複数の巻線を含む。第2のインダクタ642aは、第2の複数の巻線を含む。第1のインダクタ640aは、第2のインダクタ642aと絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。例えば、第1のインダクタ640aの第1の複数の巻線は、第2のインダクタ642aの第2の複数の巻線と絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。第1のインダクタ640aの第1の複数の巻線は、複数の相互接続部122からの第1の複数の相互接続部によって画定することができる。第2のインダクタ642aの第2の複数の巻線は、複数の相互接続部122からの第2の複数の相互接続部によって画定することができる。いくつかの実装形態では、複数の相互接続部122からの第1の複数の相互接続部は、複数の相互接続部122からの第2の複数の相互接続部と絡み合わせることができる(例えば、垂直に絡み合わせる、かつ/又は水平に絡み合わせることができる)。
【0041】
[0054] 結合素子604b及び結合素子604cは、結合素子604aと同様に構成及び/又は配置することができる。したがって、結合素子604b及び/又は結合素子604cは各々、第1のインダクタ(例えば、640b、640c)と第2のインダクタ(例えば、642b、642c)とを含むことができる。インダクタの各々は、複数の相互接続部122からの相互接続部によって画定される、それぞれの数の巻線を有することができる。結合素子604a、第1のインダクタ640a、及び/又は第2のインダクタ642aについて説明される物理的特徴(例えば、巻線)及び機能的特徴は、結合素子604b、結合素子604c、第1のインダクタ640b、第2のインダクタ642b、第1のインダクタ640c、及び/又は第2のインダクタ642cに適用可能であってもよい。
【0042】
[0055] 集積デバイス105aは、結合素子604aの第1のインダクタ640aに結合されるように構成される。集積デバイス105bは、結合素子604bの第1のインダクタ640bに結合されるように構成される。集積デバイス105cは、結合素子604cの第1のインダクタ640cに結合されるように構成される。集積デバイス107は、結合素子604aの第2のインダクタ642a、結合素子604bの第2のインダクタ642b、及び結合素子604cの第2のインダクタ642cに結合されるように構成される。パッケージ700は、パッケージ200及び/又はパッケージ600について説明したのと同様に動作することができる。いくつかの実装形態では、結合素子604aの第2のインダクタ642a、結合素子604bの第2のインダクタ642b、及び結合素子604cの第2のインダクタ642cは、互いに結合されている(例えば、互いに直列に結合されている)。したがって、いくつかの実装形態では、結合素子のうちのいずれかについて第2のインダクタをオンにすることにより、結合素子(例えば、604a、604b、604c)のすべてについて第2のインダクタをオンにすることができる。
【0043】
[0056] 集積デバイス(例えば、107)は、いくつかの集積デバイス(例えば、105a、105b、105c)に結合されたインダクタのインダクタンスを、同時に及び/又は順次にリアルタイムで制御及び/又は同調するように構成することができる。したがって、例えば、集積デバイス107は、これらの集積デバイス(例えば、105a、105b、105c)の各々が動作している間(例えば、様々な信号がこれらの集積デバイス(例えば、105a、105b、105c)の各々によって処理、受信、及び/又は送信されている間)に、集積デバイス(例えば、105a、105b、105c)の各々のインダクタンスを同時に制御することができる。
【0044】
[0057] 図8は、いくつかの巻線を有する少なくとも1つのインダクタを有するいくつかの結合素子を有する基板を含むパッケージ800の一実施例を示す。図8は、パッケージ300と同様の構成を有するパッケージ800を示すことができる。パッケージ800は、基板102と、集積デバイス105aと、集積デバイス105bと、集積デバイス105cと、結合素子604aと、結合素子604bと、結合素子604cと、集積デバイス107aと、集積デバイス107bと、集積デバイス107cとを含む。集積デバイス105aは、複数のはんだ相互接続部150aを介して基板102に結合されている。集積デバイス105bは、複数のはんだ相互接続部150bを介して基板102に結合されている。集積デバイス105cは、複数のはんだ相互接続部150cを介して基板102に結合されている。集積デバイス107aは、複数のはんだ相互接続部170aを介して基板102に結合されている。集積デバイス107bは、複数のはんだ相互接続部170bを介して基板102に結合されている。集積デバイス107cは、複数のはんだ相互接続部170cを介して基板102に結合されている。基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。
【0045】
[0058] 結合素子604aは、第1のインダクタ640aと第2のインダクタ642aとを含む。第1のインダクタ640aは、第1の複数の巻線を含む。第2のインダクタ642aは、第2の複数の巻線を含む。第1のインダクタ640aは、第2のインダクタ642aと絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。例えば、第1のインダクタ640aの第1の複数の巻線は、第2のインダクタ642aの第2の複数の巻線と絡み合わされている(例えば、垂直に絡み合わされている、かつ/又は水平に絡み合わされている)。第1のインダクタ640aの第1の複数の巻線は、複数の相互接続部122からの第1の複数の相互接続部によって画定することができる。第2のインダクタ642aの第2の複数の巻線は、複数の相互接続部122からの第2の複数の相互接続部によって画定することができる。いくつかの実装形態では、複数の相互接続部122からの第1の複数の相互接続部は、複数の相互接続部122からの第2の複数の相互接続部と絡み合わせることができる(例えば、垂直に絡み合わせる、かつ/又は水平に絡み合わせることができる)。インダクタの絡み合い(例えば、垂直絡み合い)は、インダクタ間の改善された誘導結合を提供することができ、インダクタのリアルタイム同調を改善することができる(例えば、インダクタの同調の改善された制御)。
【0046】
[0059] 結合素子604b及び結合素子604cは、結合素子604aと同様に構成及び/又は配置することができる。したがって、結合素子604b及び/又は結合素子604cは各々、第1のインダクタ(例えば、640b、640c)と第2のインダクタ(例えば、642b、642c)とを含むことができる。インダクタの各々は、複数の相互接続部122からの相互接続部によって画定される、それぞれの数の巻線を有することができる。結合素子604a、第1のインダクタ640a、及び/又は第2のインダクタ642aについて説明される物理的特徴(例えば、巻線)及び機能的特徴は、結合素子604b、結合素子604c、第1のインダクタ640b、第2のインダクタ642b、第1のインダクタ640c、及び/又は第2のインダクタ642cに適用可能であってもよい。
【0047】
[0060] 集積デバイス105aは、結合素子604aの第1のインダクタ640に結合されるように構成される。集積デバイス105bは、結合素子604bの第1のインダクタ640bに結合されるように構成される。集積デバイス105cは、結合素子604cの第1のインダクタ640cに結合されるように構成される。集積デバイス107aは、結合素子604aの第2のインダクタ642aに結合されるように構成される。集積デバイス107bは、結合素子604bの第2のインダクタ642bに結合されるように構成される。集積デバイス107cは、結合素子604cの第2のインダクタ642cに結合されるように構成される。パッケージ800は、パッケージ300及び/又はパッケージ700について説明したのと同様に動作することができる。
【0048】
[0061] パッケージ600、パッケージ700、及び/又はパッケージ800の集積デバイス(単数又は複数)(例えば、107、107a、107b、107c)は、図1図5で説明したのと同様及び/又は同一の方法で、集積デバイスのためのインダクタのリアルタイム同調を提供するように構成することができる。パッケージ600、パッケージ700、及びパッケージ800について、結合素子及び/又は集積デバイス(例えば、107、107a、107b、107)のいずれかは、パッケージ400及び/又はパッケージ500について説明したのと同様に、対応する集積デバイス(例えば、105、105a、105b、105c)に対して水平にオフセットすることができる(例えば、垂直重複がない、又は部分的に垂直に重複する)ことに留意されたい。
【0049】
[0062] 結合素子(例えば、104、104a、104b、104c、604、604a、604b、604c)は、誘導結合素子であってもよい。結合素子は、誘導結合のための手段であってもよい。本開示は、結合素子を、第1のインダクタと第2のインダクタとを備えるものとして説明する。いくつかの実装形態では、第1のインダクタは第3のインダクタと見なされてもよく、第2のインダクタは第4のインダクタと見なされてもよい。これは、基板が第1の結合素子及び第2の結合素子を含む場合であり得る。いくつかの実装形態では、第1のインダクタは第5のインダクタと見なされてもよく、第2のインダクタは第6のインダクタと見なされてもよい。これは、基板が第1の結合素子、第2の結合素子、及び第3の結合素子を含む場合であり得る。
【0050】
[0063] 図7及び図8に戻って参照すると、いくつかの実装形態では、結合素子604aは第1の結合素子であってもよく、結合素子604bは第2の結合素子であってもよく、結合素子604cは第3の結合素子であってもよい。いくつかの実装形態では、結合素子604aの第1のインダクタ640aは、(例えば、第1の複数の相互接続部によって画定される)第1の複数の巻線を含む第1のインダクタであってもよく、結合素子604aの第2のインダクタ642aは、(例えば、第2の複数の相互接続部によって画定される)第2の複数の巻線を含む第2のインダクタであってもよく、結合素子604bの第1のインダクタ640bは、(例えば、第3の複数の相互接続部によって画定される)第3の複数の巻線を含む第3のインダクタであってもよく、結合素子604bの第2のインダクタ642bは、(例えば、第4の複数の相互接続部によって画定される)第4の複数の巻線を含む第4のインダクタであってもよく、結合素子604cの第1のインダクタ640cは、(例えば、第5の複数の相互接続部によって画定される)第5の複数の巻線を含む第5のインダクタであってもよく、結合素子604cの第2のインダクタ642cは、(例えば、第6の複数の相互接続部によって画定される)第6の複数の巻線を含む第6のインダクタであってもよい。
【0051】
[0064] 集積デバイス(例えば、105、107、205a)は、ダイ(例えば、半導体ベアダイ)を含むことができる。集積デバイスは、電源管理集積回路(power management integrated circuit、PMIC)を含み得る。集積デバイスは、アプリケーションプロセッサを含み得る。集積デバイスは、モデムを含み得る。集積デバイスは、無線周波数(RF)デバイス、受動デバイス、フィルタ、コンデンサ、インダクタ、アンテナ、送信機、受信機、ガリウムヒ素(GaAs)ベースの集積デバイス、表面弾性波(surface acoustic wave、SAW)フィルタ、バルク弾性波(bulk acoustic wave、BAW)フィルタ、発光ダイオード(light emitting diode、LED)集積デバイス、シリコン(Si)ベースの集積デバイス、炭化ケイ素(SiC)ベースの集積デバイス、メモリ、電源管理プロセッサ、及び/又はこれらの組み合わせを含み得る。集積デバイス(例えば、105、107、205a)は、少なくとも1つの電子回路(例えば、第1の電子回路、第2の電子回路など)を含むことができる。集積デバイスは、トランジスタを含むことができる。集積デバイスは、電気構成要素及び/又は電気デバイスの一例であり得る。いくつかの実装形態では、集積デバイスは、チップレットであってもよい。チップレットは、製造中により良い歩留まりを提供することができ、これにより、チップレットを製造する全体的なコストを下げることができる。異なるチップレットは、異なるサイズ及び/又は形状を有することができる。異なるチップレットは、異なる機能を提供するように構成することができる。異なるチップレットは、異なる相互接続部密度(例えば、異なる幅及び/又は間隔を有する相互接続部)を有することができる。いくつかの実装形態では、いくつかのチップレットを使用して、1つ又は複数のチップ(例えば、もう1つの集積デバイス)の機能を実行することができる。いくつかの機能を実行するいくつかのチップレットを使用することにより、パッケージの機能のすべてを実行するために単一のチップを使用することと比較して、パッケージの全体的なコストを低減することができる。
【0052】
[0065] 図3図5、及び図8は、集積デバイスの数とコントローラダイの数との間の1つ又は1つの比率を示す。すなわち、1つのコントローラダイが、集積デバイスのための結合素子を制御及び/又は同調するために使用される。しかしながら、いくつかの実装形態では、パッケージは、1つの結合素子を制御及び/又は同調する第1のコントローラダイと、2つ以上の結合素子を制御及び/又は同調する第2のコントローラダイとを含むことができる。したがって、パッケージは、異なる数(N個)の集積デバイス及び異なる数(M個)のコントローラダイを含むことができ、コントローラダイは、集積デバイス(単数又は複数)のための異なる数の結合素子を制御及び/又は同調することができる。したがって、集積デバイスの数(N)は、パッケージ内のコントローラダイの数(M)に等しい必要はない。
【0053】
[0066] パッケージ(例えば、100、200、300、400、500、600、700、800)は、無線周波数(RF)パッケージに実装することができる。RFパッケージは、無線周波数フロントエンド(radio frequency front end、RFFE)パッケージであってもよい。パッケージ(例えば、100、200、300、400、500、600、700、800)は、ワイヤレスフィデリティ(Wireless Fidelity、WiFi)通信及び/又はセルラー通信(例えば、2G、3G、4G、5G)を提供するように構成することができる。パッケージ(例えば、100、200、300、400、500、600、700、800)は、グローバルシステムフォーモバイル(Global System for Mobile、GSM)通信、ユニバーサル移動体通信システム(Universal Mobile Telecommunications System、UMTS)、及び/又はロングタームエボリューション(Long-Term Evolution、LTE)をサポートするように構成することができる。パッケージ(例えば、100、200、300、400、500、600、700、800)は、異なる周波数及び/又は通信プロトコルを有する信号を送受信するように構成することができる。
【0054】
[0067] 様々なパッケージについて説明したが、次に、パッケージを製造するためのシーケンスについて、以下で説明する。
【0055】
第1のインダクタ及び第2のインダクタを備える結合素子を有する基板を備えるパッケージを製造するための例示的なシーケンス
[0068] いくつかの実装形態では、パッケージを製造することは、いくつかのプロセスを含む。図9A図9Bは、パッケージを提供又は製造するための、例示的なシーケンスを示す。いくつかの実装形態では、図9A図9Bのシーケンスを使用して、パッケージ200を提供又は製造することができる。しかしながら、図9A図9Bのプロセスを使用して、本開示で説明するパッケージ(例えば、100、300、400、500、600、700、800)のいずれも製造することができる。
【0056】
[0069] 図9A図9Bのシーケンスは、パッケージを提供又は製造するためのシーケンスを簡略化及び/又は明確化するために、1つ又は複数の段階を組み合わせることができる点に留意されたい。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。いくつかの実装形態では、本開示の範囲から逸脱することなく、プロセスのうちの1つ以又は複数を交換又は置換することができる。
【0057】
[0070] 図9Aに示すように、段階1は、基板102が準備された後の状態を示す。基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。基板102は、第1の表面(例えば、上面)と、第2の表面(例えば、底面)とを含み得る。基板102は、図11A図11Bで説明する方法を使用して製造することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が準備される。基板102は、結合素子104aと、結合素子104bと、結合素子104cとを有する。結合素子の各々は、第1のインダクタと第2のインダクタとを含むことができる。結合素子の第1のインダクタは、複数の相互接続部122からの第1の複数の相互接続部によって画定することができる。結合素子の第2のインダクタは、複数の相互接続部122からの第2の複数の相互接続部によって画定することができる。
【0058】
[0071] 段階2は、集積デバイス205a(例えば、第1の集積デバイス)、集積デバイス205b、及び集積デバイス205cが、基板102の第1の表面(例えば、上面)に結合された後の状態を示す。集積デバイス205aは、複数のはんだ相互接続部150aを介して基板102に結合することができる。集積デバイス205bは、複数のはんだ相互接続部150bを介して基板102に結合することができる。集積デバイス205cは、複数のはんだ相互接続部150cを介して基板102に結合することができる。はんだリフロープロセスを使用して、集積デバイス(例えば、205a、205b、205c)を基板102に結合することができる。
【0059】
[0072] 図9Bに示すように、段階3は、集積デバイス107が基板102の第2の表面(例えば、底面)に結合された後の状態を示す。集積デバイス107(例えば、第2の集積デバイス)は、複数のはんだ相互接続部170を介して基板102に結合することができる。はんだリフロープロセスを使用して、集積デバイス107を基板102に結合することができる。
【0060】
[0073] 段階4は、複数のはんだ相互接続部110が基板102の第2の表面に結合された後の状態を示す。はんだリフロープロセスを使用して、複数のはんだ相互接続部110を基板102に結合することができる。段階4は、パッケージ200を示してもよい。パッケージ200は、1つずつ製造されてもよく、又は1つ若しくは複数のウェハの一部として一緒に製造され、次いで、個々のパッケージに単一化されてもよい。
【0061】
第1のインダクタと第2のインダクタとを備える結合素子を有する基板を備えるパッケージを製造する方法の例示的なフロー図
[0074] いくつかの実装形態では、パッケージを製造することは、いくつかのプロセスを含む。図10は、パッケージを提供又は製造する方法1000の例示的なフロー図を示す。いくつかの実装形態では、図10の方法1000を使用して、本開示で説明するパッケージ200を提供又は製造することができる。しかしながら、方法1000を使用して、本開示で説明するパッケージ(例えば、100、300、400、500、600、700、800)のいずれも提供又は製造することができる。
【0062】
[0075] 図10の方法は、パッケージを提供又は製造する方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができる点に留意されたい。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0063】
[0076] 方法は、(1005において)基板(例えば、102)を準備する。基板102は、少なくとも1つの誘電体層120と、複数の相互接続部122とを含む。基板102は、第1の表面(例えば、上面)と、第2の表面(例えば、底面)とを含み得る。基板102は、図11A図11Bで説明する方法を使用して製造することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が準備される。基板102は、結合素子104aと、結合素子104bと、結合素子104cとを含む。結合素子の各々は、第1のインダクタと、第2のインダクタとを含むことができる。図9Aの段階1は、結合素子を備える基板を準備する一実施例を図示し説明する。
【0064】
[0077] 方法は、(1010において)少なくとも1つの第1の集積デバイス(例えば、105、205)を、基板(例えば、102)の第1の表面に結合する。第1の集積デバイスは、基板102の第1の表面(例えば、上面)に結合することができる。第1の集積デバイスは、複数のはんだ相互接続部(例えば、150、150a)を介して基板102に結合することができる。はんだリフロープロセスを使用して、第1の集積デバイス(例えば、205a、205b、205c)を基板102に結合することができる。図9Aの段階2は、集積デバイスを基板に結合する一実施例を図示し説明する。
【0065】
[0078] 方法は、(1015において)少なくとも1つの第2の集積デバイス(例えば、107、207a)を、基板(例えば、102)の第2の表面に結合する。第2の集積デバイスは、複数のはんだ相互接続部(例えば、170)を介して基板102に結合することができる。はんだリフロープロセスを使用して、第2の集積デバイス(例えば、107、207a)を基板102に結合することができる。図9Bの段階3は、集積デバイスを基板に結合する一実施例を図示し説明する。
【0066】
[0079] 方法は、(1020において)複数のはんだ相互接続部110を、基板102の第2の表面に結合する。はんだリフロープロセスを使用して、複数のはんだ相互接続部110を基板102に結合することができる。図9Bの段階4は、はんだ相互接続部を基板に結合する一実施例を図示し説明する。
【0067】
基板を製造するための例示的なシーケンス
[0080] いくつかの実装形態では、基板を製造することは、いくつかのプロセスを含む。図11A図11Bは、基板を提供又は製造するための、例示的なシーケンスを示す。いくつかの実装形態では、図11A図11Bのシーケンスを使用して、基板102を提供又は製造することができる。しかしながら、図11A図11Bのプロセスを使用して、本開示で説明される基板のうちのいずれも製造することができる。
【0068】
[0081] 図11A図11Bのシーケンスは、基板を提供又は製造するためのシーケンスを簡略化及び/又は明確化するために、1つ又は複数の段階を組み合わせることができる点に留意されたい。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。いくつかの実装形態では、本開示の範囲から逸脱することなく、プロセスのうちの1つ又は複数を交換又は置換することができる。
【0069】
[0082] 図11Aに示すように、段階1は、キャリア1100が準備された後の状態を示す。シード層1101及び相互接続部1102を、キャリア1100の上に配置することができる。相互接続部1102は、シード層1101の上に配置することができる。めっきプロセス及びエッチングプロセスを使用して、相互接続部1102を形成することができる。いくつかの実装形態では、キャリア1100には、シード層1101と、相互接続部1102を形成するためにパターニングされた金属層とを設けることができる。相互接続部1102は、複数の相互接続部122からの相互接続部のうちの少なくともいくつかを表すことができる。
【0070】
[0083] 段階2は、誘電体層1120が、キャリア1100、シード層1101、及び相互接続部1102の上に形成された後の状態を示す。堆積プロセス及び/又は積層プロセスを使用して、誘電体層1120を形成してもよい。誘電体層1120は、プリプレグ及び/又はポリイミドを含むことができる。誘電体層1120は、感光性誘電体(photo-imageable dielectric)を含むことができる。しかしながら、異なる実装形態は、誘電体層に関して異なる材料を使用し得る。
【0071】
[0084] 段階3は、複数のキャビティ1110が誘電体層1120に形成された後の状態を示す。複数のキャビティ1110は、エッチングプロセス(例えば、フォトエッチングプロセス)又はレーザプロセスを使用して形成することができる。
【0072】
[0085] 段階4は、相互接続部1112が、複数のキャビティ1110内及びその上を含む、誘電体層1120内及びその上に形成された後の状態を示す。例えば、ビア、パッド、及び/又はトレースが形成され得る。めっきプロセスを使用して、相互接続部を形成することができる。
【0073】
[0086] 段階5は、誘電体層1122が誘電体層1120及び相互接続部1112の上に形成された後の状態を示す。堆積プロセス及び/又は積層プロセスを使用して、誘電体層1122を形成してもよい。誘電体層1122は、プリプレグ及び/又はポリイミドを含むことができる。誘電体層1122は、感光性誘電体を含むことができる。しかしながら、異なる実装形態は、誘電体層に関して異なる材料を使用し得る。
【0074】
[0087] 図11Bに示すように、段階6は、複数のキャビティ1130が、誘電体層1122内に形成された後の状態を示す。複数のキャビティ1130は、エッチングプロセス(例えば、フォトエッチングプロセス)又はレーザプロセスを使用して、形成することができる。
【0075】
[0088] 段階7は、相互接続部1114が、複数のキャビティ1130内及びその上を含む、誘電体層1122内及びその上に形成された後の状態を示す。例えば、ビア、パッド、及び/又はトレースが形成され得る。めっきプロセスを使用して、相互接続部を形成することができる。
【0076】
[0089] 段階8は、キャリア1100が少なくとも1つの誘電体層120及びシード層1101から分離され(例えば、取り外され、除去され、研削され)、シード層1101の一部分が除去されて(例えば、エッチング除去されて)、少なくとも1つの誘電体層120及び複数の相互接続部122を含む基板102が残された後の状態を示す。複数の相互接続部122は、相互接続部1102、相互接続部1112、及び/又は相互接続部1114を表すことができる。少なくとも1つの誘電体層120は、誘電体層1120及び/又は誘電体層1122を表すことができる。複数の相互接続部122からの相互接続部のうちのいくつかは、本開示で説明するように、インダクタ(例えば、140、142、640、642)及び/又は結合素子(例えば、104、104a、604a)を画定することができる。
【0077】
[0090] 段階9は、基板102の第1の表面の上にはんだレジスト層124が形成され、基板102の第2の表面の上にはんだレジスト層126が形成された後の状態を示す。堆積プロセス及び/又は積層プロセスを使用して、はんだレジスト層124及び/又ははんだレジスト層126を形成することができる。
【0078】
[0091] 異なる実装形態は、金属層(単数又は複数)及び/又は相互接続部を形成するために、異なるプロセスを使用することができる。いくつかの実装形態では、化学気相成長(CVD)プロセス、物理気相成長(PVD)プロセス、スパッタリングプロセス、スプレーコーティングプロセス、及び/又はめっきプロセスを使用して、金属層(単数又は複数)を形成することができる。
【0079】
基板を製造するための方法の、例示的なフロー図
[0092] いくつかの実装形態では、基板を製造することは、いくつかのプロセスを含む。図12は、基板を提供又は製造する方法1200の例示的なフロー図を示す。いくつかの実装形態では、図12の方法1200を使用して、本開示の基板(単数又は複数)を提供又は製造することができる。例えば、図12の方法1200を使用して、基板102を製造することができる。
【0080】
[0093] 図12の方法1200は、基板を提供又は製造する方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができる点に留意されたい。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0081】
[0094] この方法は、(1205において)キャリア(例えば、1100)を準備する。異なる実装形態は、キャリア1100に異なる材料を使用することができる。キャリア1100は、シード層(例えば、1101)を含むことができる。シード層1101は、金属(例えば、銅)を含むことができる。キャリアは、基板、ガラス、石英、及び/又はキャリアテープを含み得る。図11Aの段階1は、準備されたシード層を有するキャリアの一実施例を図示し説明する。
【0082】
[0095] この方法は、(1210において)キャリア1100及びシード層1101の上に相互接続部を形成しパターニングする。金属層が、相互接続部を形成するためにパターニングされ得る。めっきプロセスを使用して、金属層及び相互接続部を形成することができる。いくつかの実装形態では、キャリア及びシード層は、金属層を含み得る。金属層はシード層の上に配置され、金属層は、相互接続部(例えば、1102)を形成するためにパターニングすることができる。図11Aの段階1は、シード層及びキャリアの上に相互接続部を形成しパターニングする一実施例を図示し説明する。
【0083】
[0096] この方法は、(1215において)シード層1101、キャリア1100、及び相互接続部1102の上に誘電体層1120を形成する。堆積プロセス及び/又は積層プロセスを使用して、誘電体層1120を形成してもよい。誘電体層1120は、プリプレグ及び/又はポリイミドを含むことができる。誘電体層1120は、感光性誘電体を含むことができる。誘電体層1120を形成することはまた、誘電体層1120に複数のキャビティ(例えば、1110)を形成することも含み得る。複数のキャビティは、エッチングプロセス(例えば、フォトエッチング)又はレーザプロセスを使用して形成され得る。図11Aの段階2~3は、誘電体層と、誘電体層内のキャビティとを形成する一実施例を、図示及び説明する。
【0084】
[0097] この方法は、(1220において)誘電体層内及びその上に相互接続部を形成する。例えば、相互接続部1112を、誘電体層1120内及びその上に形成することができる。めっきプロセスを使用して、相互接続部を形成することができる。相互接続部を形成することは、誘電体層の上及び/又は誘電体層内に、パターニングされた金属層を設けることを含み得る。相互接続部を形成することはまた、誘電体層のキャビティ内に相互接続部を形成することも含み得る。図11Aの段階4は、誘電体層内及び誘電体層の上に相互接続部を形成する一実施例を、図示及び説明する。
【0085】
[0098] この方法は、(1225において)誘電体層1120と相互接続部1112との上に誘電体層1122を形成する。堆積プロセス及び/又は積層プロセスを使用して、誘電体層1122を形成してもよい。誘電体層1122は、プリプレグ及び/又はポリイミドを含むことができる。誘電体層1122は、感光性誘電体を含むことができる。誘電体層1122を形成することはまた、誘電体層1122に複数のキャビティ(例えば、1130)を形成することも含み得る。複数のキャビティは、エッチングプロセス(例えば、フォトエッチング)又はレーザプロセスを使用して形成され得る。図11A図11Bの段階5~6は、誘電体層と、誘電体層内のキャビティとを形成する一実施例を、図示及び説明する。
【0086】
[0099] この方法は、(1230において)誘電体層内及びその上に相互接続部を形成する。例えば、相互接続部1114を、誘電体層1122内及びその上に形成することができる。めっきプロセスを使用して、相互接続部を形成することができる。相互接続部を形成することは、誘電体層の上及び/又は誘電体層内に、パターニングされた金属層を設けることを含み得る。相互接続部を形成することはまた、誘電体層のキャビティ内に相互接続部を形成することも含み得る。図11Bの段階7は、誘電体層内及び誘電体層の上に相互接続部を形成する一実施例を、図示及び説明する。
【0087】
[0100] この方法は、(1235において)キャリア(例えば、1100)をシード層(例えば、1101)から分離する。キャリア1100は、取り外されてもよく、かつ/又は研削されてもよい。この方法はまた、(1235において)シード層(例えば、1101)の一部分を除去することができる。エッチングプロセスを使用して、シード層1101の一部分を除去してもよい。図11Bの段階8は、キャリアを分離すること及びシード層除去の一実施例を図示し説明する。
【0088】
[0101] 方法は、(1240において)基板の第1の表面及び/又は第2の表面の上にはんだレジスト層(単数又は複数)を形成することができる。例えば、第1のはんだレジスト層が基板の第1の表面の上に形成されてもよく、及び/又は第2のはんだレジスト層が基板の第2の表面の上に形成されてもよい。図11Bの段階9は、はんだレジスト層を提供及び/又は形成する一実施例を図示し説明する。
【0089】
[0102] 基板の相互接続部を形成することは、複数の相互接続部122を形成することを含む。複数の相互接続部122からの相互接続部のうちのいくつかは、本開示で説明するように、インダクタ(例えば、140、142、640、642)及び/又は結合素子(例えば、104、104a、604a)を画定することができる。
【0090】
[0103] 異なる実装形態は、金属層(単数又は複数)を形成するために、異なるプロセスを使用し得る。いくつかの実装形態では、化学気相成長(CVD)プロセス、物理気相成長(PVD)プロセス、スパッタリングプロセス、スプレーコーティングプロセス、及び/又はめっきプロセスを使用して、金属層(単数又は複数)を形成することができる。
【0091】
例示的な電子デバイス
[0104] 図13は、前述したデバイス、集積デバイス、集積回路(integrated circuit、IC)パッケージ、集積回路(IC)デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージ、パッケージオンパッケージ(package-on-package、PoP)、システムインパッケージ(System in Package、SiP)、又はシステムオンチップ(System on Chip、SoC)のうちのいずれかと一体化されてもよい、様々な電子デバイスを示す。例えば、携帯電話デバイス1302、ラップトップコンピュータデバイス1304、固定位置端末デバイス1306、ウェアラブルデバイス1308、又は自動ビークル1310は、本明細書で説明するようなデバイス1300を含むことができる。デバイス1300は、例えば、本明細書で説明されるデバイス及び/又は集積回路(IC)パッケージのうちのいずれかであってもよい。図13に示すデバイス1302、1304、1306、及び1308、並びにビークル1310は、単なる例示に過ぎない。他の電子デバイスもまた、デバイス1300を特徴とすることができ、それらの電子デバイスとしては、限定するものではないが、モバイルデバイス、ハンドヘルドパーソナル通信システム(personal communication system、PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(global positioning system、GPS)対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メータ読み取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス(例えば、時計、眼鏡)、モノのインターネット(Internet of things、IoT)デバイス、サーバ、ルータ、自動ビークル(例えば、自律型ビ-クル)内に実装されている電子デバイス、又は、データ若しくはコンピュータ命令を記憶する若しくは取り出す任意の他のデバイス、あるいはこれらの任意の組み合わせを含む、デバイス(例えば、電子デバイス)の群が挙げられる。
【0092】
[0105] 図1図8図9A図9B図10図11A図11B、及び図12図13に示す構成要素、プロセス、特徴、及び/又は機能のうちの1つ又は複数は、単一の構成要素、プロセス、特徴、又は機能に再構成することができる、かつ/又は組み合わせることができる、あるいはいくつかの構成要素、プロセス、又は機能において具現化することができる。本開示から逸脱することなく、追加の要素、構成要素、プロセス、及び/又は機能が更に追加されてもよい。本開示における図1図8図9A図9B図10図11A図11B、及び図12図13、並びにその対応する説明は、ダイ及び/又はICに限定されないことにも留意すべきである。いくつかの実装形態では、図1図8図9A図9B図10図11A図11B、及び図12図13、並びにその対応する説明は、デバイス及び/又は集積デバイスを製造、作製、提供、及び/又は生産するために使用することができる。いくつかの実装形態では、デバイスは、ダイ、集積デバイス、集積受動デバイス(IPD)、ダイパッケージ、集積回路(IC)デバイス、デバイスパッケージ、集積回路(IC)パッケージ、ウェハ、半導体デバイス、パッケージオンパッケージ(PoP)デバイス、放熱デバイス、及び/又はインターポーザを含み得る。
【0093】
[0106] 本開示における図は、様々な部品、構成要素、物体、デバイス、パッケージ、集積デバイス、集積回路、及び/又はトランジスタの、実際の表現及び/又は概念的表現を表し得る点に留意されたい。いくつかの事例では、図は、正確な縮尺ではない場合がある。いくつかの事例では、明瞭化の目的のために、全ての構成要素及び/又は部品が示されていない場合もある。いくつかの事例では、図中の様々な部品及び/又は構成要素の、位置、場所、サイズ、及び/又は形状は、例示的なものであり得る。いくつかの実装形態では、図中の様々な構成要素及び/又は部品は、任意選択的なものであり得る。
【0094】
[0107] 「例示的(exemplary)」という語は、「例、事例、又は例示としての役割を果たすこと」を意味するために本明細書で使用される。「例示的」として本明細書で説明されている、いずれの実装形態又は態様も、必ずしも本開示の他の態様よりも好ましいか又は有利であるとして解釈されるべきではない。同様に、「態様」という用語は、本開示の全ての態様が、説明した特徴、利点、又は動作モードを含むことを必要とするとは限らない。「結合されている」という用語は、本明細書では、2つの物体間の直接的又は間接的な結合(例えば、機械的結合)を指すために使用されている。例えば、物体Aが物体Bに物理的に接触しており、物体Bが物体Cに接触している場合には、物体Aと物体Cとは、それらが互いに物理的に直接接触していない場合であっても、依然として互いに結合されていると見なすことができる。物体Bに結合される物体Aは、物体Bの少なくとも一部に結合され得る。「電気的に結合される」という用語は、電流(例えば、信号、電力、接地)が2つの物体間を移動し得るように、2つの物体が一緒に直接的又は間接的に結合されることを意味し得る。電気的に結合されている2つの物体は、それら2つの物体の間に電流を伝播させる場合もあれば、又は伝播させない場合もある。用語「第1」、「第2」、「第3」、及び「第4」(及び/又は、第4を上回るいずれのもの)の使用は、任意である。説明されている構成要素のうちのいずれも、第1の構成要素、第2の構成要素、第3の構成要素、又は第4の構成要素とすることができる。例えば、第2の構成要素と称されている構成要素は、第1の構成要素、第2の構成要素、第3の構成要素、又は第4の構成要素とすることもできる。「カプセル化する」、「カプセル化すること」という用語、及び/又はその派生語は、物体が別の物体を部分的にカプセル化する、又は完全にカプセル化し得ることを意味する。「上部(top)」及び「底部(bottom)」という用語は、任意的である。上部に配置されている構成要素は、底部に配置されている構成要素の上に配置されている場合がある。上部の構成要素が底部の構成要素と見なされる場合もあり、その逆も同様である。本開示で説明されるように、第2の構成要素「の上に(over)」配置されている第1の構成要素とは、どのように底部又は上部が任意的に定義されているかに応じて、その第1の構成要素が、第2の構成要素の上方に配置されていること又は下方に配置されていることを意味し得る。別の実施例では、第1の構成要素は、第2の構成要素の第1の表面の上に(例えば、上方に)配置されている場合があり、第3の構成要素は、第2の構成要素の第2の表面の上に(例えば、下方に)配置されている場合があり、この場合、第2の表面は、第1の表面の反対側にある。ある1つの構成要素が別の構成要素の上に配置されている文脈において、本出願で使用される場合の「の上に」という用語は、別の構成要素上に、及び/又は別の構成要素内に存在している(例えば、構成要素の表面上に存在しているか、又は構成要素内に埋め込まれている)構成要素を意味するために使用することができる点に更に留意されたい。それゆえ、例えば、第2の構成要素の上に存在している第1の構成要素とは、(1)第1の構成要素が第2の構成要素の上に存在しているが、第2の構成要素には直接接触していないこと、(2)第1の構成要素が第2の構成要素上に(例えば、第2の構成要素の表面上に)存在していること、及び/又は(3)第1の構成要素が第2の構成要素内に存在している(例えば、第2の構成要素内に埋め込まれている)ことを意味し得る。第2の構成要素「内に(in)」配置されている第1の構成要素は、第2の構成要素内に部分的に配置されている場合もあれば、又は、第2の構成要素内に完全に配置されている場合もある。約X~XXである値は、XとXXとの間の値であって、XとXXとを含む値を意味し得る。XとXXとの間の値(1つ又は複数)は、離散的又は連続的であり得る。本開示で使用される場合の「約(about)『値X』」又は「およそ(approximately)値X」という用語は、「値X」の10パーセントの範囲内を意味する。例えば、約1又はおよそ1の値とは、0.9~1.1の範囲の値を意味することになる。
【0095】
[0108] いくつかの実装形態では、相互接続部とは、2つの点、素子、及び/又は構成要素間の電気的接続を可能にするか若しくは容易にする、デバイス又はパッケージの素子若しくは構成要素である。いくつかの実装形態では、相互接続部は、トレース(例えば、トレース相互接続部)、ビア(例えば、ビア相互接続部)、パッド(例えば、パッド相互接続部)、ピラー、メタライゼーション層、再配線層、及び/又はアンダーバンプメタライゼーション(under bump metallization、UBM)層/相互接続部を含み得る。いくつかの実装形態では、相互接続部は、信号(例えば、データ信号)、接地、及び/又は電力に関する、電気経路を提供するように構成することが可能な、導電性材料を含み得る。相互接続部は、2つ以上の素子又は構成要素を含み得る。相互接続部は、1つ又は複数の相互接続部によって画定することができる。相互接続部は、1つ又は複数の金属層を含み得る。相互接続部は、回路の一部とすることができる。異なる実装形態では、相互接続部を形成するために、異なるプロセス及び/又は順序を使用することができる。いくつかの実装形態では、化学気相成長(CVD)プロセス、物理気相成長(PVD)プロセス、スパッタリングプロセス、スプレーコーティング、及び/又はめっきプロセスを使用して、相互接続部を形成することができる。
【0096】
[0109] また、本明細書に含まれている様々な開示は、フローチャート、フロー図、構造図、又はブロック図として示されているプロセスとして説明される場合がある点にも留意されたい。フローチャートは、動作を逐次プロセスとして説明することがあるが、動作の多くは並列に又は同時に実施され得る。加えて、動作の順序は並べ替えられてもよい。プロセスは、その動作が完了すると終了する。
【0097】
[0110] 以下では、更なる実施例が、本発明の理解を容易にするために説明される。
【0098】
[0111] 態様1:誘電体層と、複数の相互接続部であって、第1のインダクタとして構成された第1の複数の相互接続部と、第2のインダクタとして構成された第2の複数の相互接続部とを含む、複数の相互接続部とを備える、基板と、基板の第1の表面に結合された第1の集積デバイスであって、第1のインダクタに結合されるように構成される、第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスであって、第2のインダクタに結合されるように構成され、第2のインダクタを介して第1のインダクタを同調させるように構成される、第2の集積デバイスと、を備える、パッケージ。
【0099】
[0112] 態様2:第1のインダクタ及び第2のインダクタが、第1の集積デバイスと第2の集積デバイスとの間の結合素子として構成される、態様1に記載のパッケージ。
【0100】
[0113] 態様3:第1のインダクタの少なくとも1つの巻線が、第2のインダクタの少なくとも1つの巻線と垂直方向に重複する、態様1又は2に記載のパッケージ。
【0101】
[0114] 態様4:第1の集積デバイスが、第2の集積デバイスと垂直方向に重複する、態様1から3に記載のパッケージ。
【0102】
[0115] 態様5:第1の集積デバイスが、第2の集積デバイスと垂直方向に重複しない、態様1から3に記載のパッケージ。
【0103】
[0116] 態様6:基板の第1の表面に結合された第3の集積デバイスを更に備え、複数の相互接続部が、第3のインダクタとして構成された第3の複数の相互接続部を含み、第3の集積デバイスが、第3のインダクタに結合されるように構成され、複数の相互接続部が、第4のインダクタとして構成された第4の複数の相互接続部を含み、第2の集積デバイスが、第4のインダクタに結合されるように構成され、第2の集積デバイスが、第4のインダクタを介して第3のインダクタを同調させるように構成される、態様1から5に記載のパッケージ。
【0104】
[0117] 態様7:第2の集積デバイスが、第1の集積デバイス及び/又は第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第1の集積デバイスのための第1のインダクタ及び/又は第3の集積デバイスのための第3のインダクタを同調させるように構成されたコントローラダイを含む、態様6に記載のパッケージ。いくつかの実装形態では、コントローラダイは、第1の集積デバイスのための第1のインダクタ及び第3の集積デバイスのための第3のインダクタを同時に同調させるように構成されている。
【0105】
[0118] 態様8:基板の第1の表面に結合された第3の集積デバイスと、基板の第2の表面に結合された第4の集積デバイスと、を更に備え、複数の相互接続部が、第3のインダクタとして構成された第3の複数の相互接続部を含み、第3の集積デバイスが、第3のインダクタに結合されるように構成され、複数の相互接続部が、第4のインダクタとして構成された第4の複数の相互接続部を含み、第4の集積デバイスが、第4のインダクタに結合されるように構成され、第4の集積デバイスが、第4のインダクタを介して第3のインダクタを同調させるように構成される、態様1から5に記載のパッケージ。
【0106】
[0119] 態様9:第2の集積デバイスが、第1の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第1の集積デバイスのための第1のインダクタを同調させるように構成された第1のコントローラダイを含み、第4の集積デバイスが、第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第3の集積デバイスのための第3のインダクタを同調させるように構成された第2のコントローラダイを含む、態様8に記載のパッケージ。
【0107】
[0120] 態様10:第1のインダクタが1つ又は複数の巻線を含み、第2のインダクタが1つ又は複数の巻線を含む、態様1から9に記載のパッケージ。
【0108】
[0121] 態様11:第1のインダクタンスのための手段と、第2のインダクタンスのための手段とを備える、基板と、基板の第1の表面に結合された第1の集積デバイスであって、第1のインダクタンスのための手段に結合されるように構成される、第1の集積デバイスと、基板の第2の表面に結合された第2の集積デバイスであって、第2のインダクタンスのための手段に結合されるように構成され、第2のインダクタンスのための手段を介して第1のインダクタンスのための手段を同調させるように構成される、第2の集積デバイスと、を備える、パッケージ。
【0109】
[0122] 態様12:第1のインダクタンスのための手段及び第2のインダクタンスのための手段が、第1の集積デバイスと第2の集積デバイスとの間の誘導結合素子として構成される、態様11に記載のパッケージ。
【0110】
[0123] 態様13:第1のインダクタンスのための手段の少なくとも1つの巻線が、第2のインダクタンスのための手段の少なくとも1つの巻線と垂直方向に重複する、態様11又は12に記載のパッケージ。
【0111】
[0124] 態様14:第1の集積デバイスが、第2の集積デバイスと垂直方向に重複する、態様11から13に記載のパッケージ。
【0112】
[0125] 態様15:第1の集積デバイスが、第2の集積デバイスと垂直方向に重複しない、態様11から13に記載のパッケージ。
【0113】
[0126] 態様16:基板の第1の表面に結合された第3の集積デバイスを更に備え、基板が、第3のインダクタンスのための手段及び第4のインダクタンスのための手段を備え、第3の集積デバイスが、第3のインダクタンスのための手段に結合されるように構成され、第2の集積デバイスが、第4のインダクタンスのための手段に結合されるように構成され、第2の集積デバイスが、第4のインダクタンスのための手段を介して第3のインダクタンスのための手段を同調させるように構成される、態様11から15に記載のパッケージ。
【0114】
[0127] 態様17:第2の集積デバイスが、第1の集積デバイス及び/又は第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第1の集積デバイスのための第1のインダクタンスのための手段及び/又は第3の集積デバイスのための第3のインダクタンスのための手段を同調させるように構成されたコントローラダイを含む、態様16に記載のパッケージ。いくつかの実装形態では、コントローラダイは、第1の集積デバイスのための第1のインダクタンスのための手段及び第3の集積デバイスのための第3のインダクタンスのための手段を同時に同調させるように構成されている。
【0115】
[0128] 態様18:基板の第1の表面に結合された第3の集積デバイスと、基板の第2の表面に結合された第4の集積デバイスとを更に備え、基板が、第3のインダクタンスのための手段と、第4のインダクタンスのための手段とを備え、第3の集積デバイスが、第3のインダクタンスのための手段に結合されるように構成され、第4の集積デバイスが、第4のインダクタンスのための手段に結合されるように構成され、第4の集積デバイスが、第4のインダクタンスのための手段を介して第3のインダクタンスのための手段を同調させるように構成される、態様11から15に記載のパッケージ。
【0116】
[0129] 態様19:第2の集積デバイスが、第1の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第1の集積デバイスのための第1のインダクタンスのための手段を同調させるように構成された第1のコントローラダイを含み、第4の集積デバイスが、第3の集積デバイスのサブバンドデータ及び/又は入力帯域幅に基づいて、第3の集積デバイスのための第3のインダクタンスのための手段を同調させるように構成された第2のコントローラダイを含む、態様18に記載のパッケージ。
【0117】
[0130] 態様20:第1のインダクタンスのための手段が1つ又は複数の巻線を含み、第2のインダクタンスのための手段が1つ又は複数の巻線を含む、態様11から19に記載のパッケージ。
【0118】
[0131] 態様21:第1のインダクタンスのための手段及び第2のインダクタンスのための手段が、誘導結合のための手段の一部であり、誘導結合のための手段が、複数の誘導結合のための手段の一部であり、第1の集積デバイスが、第1の複数の集積デバイスの一部であり、第2の集積デバイスが、第2の複数の集積デバイスの一部であり、第2の複数の集積デバイスが、第1の複数の集積デバイスに結合されたインダクタンスを制御及び/又は同調するように構成される、態様11から20に記載のパッケージ。
【0119】
[0132] 態様22:第1の複数の集積デバイス内の集積デバイスの数が、第2の複数の集積デバイス内の集積デバイスの数と同じである、態様21に記載のパッケージ。
【0120】
[0133] 態様23:第1の複数の集積デバイス内の集積デバイスの数が、第2の複数の集積デバイス内の集積デバイスの数とは異なる、態様21に記載のパッケージ。
【0121】
[0134] 態様24:第2の複数の集積デバイスからの集積デバイスの各々が、コントローラダイを含む、態様22又は23に記載のパッケージ。
【0122】
[0135] 本明細書で説明されている本開示の様々な特徴は、本開示から逸脱することなく、異なるシステムにおいて実装することができる。本開示の上記の態様は、単なる例に過ぎず、本開示を限定するものとして解釈されるべきではない点に留意されたい。本開示の諸態様の説明は、例示的であることが意図されており、特許請求の範囲を限定することを意図するものではない。それゆえ、本教示は、他のタイプの装置に容易に適用することができ、当業者には、多くの代替形態、修正形態、及び変形形態が明らかとなるであろう。

図1
図2
図3
図4
図5
図6
図7
図8
図9A
図9B
図10
図11A
図11B
図12
図13
【国際調査報告】