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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-24
(54)【発明の名称】カスケードされた低雑音広帯域能動位相シフタ
(51)【国際特許分類】
H03H 11/16 20060101AFI20250117BHJP
【ＦＩ】
H03H11/16 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024542272
(86)(22)【出願日】2023-01-17
(85)【翻訳文提出日】2024-07-17
(86)【国際出願番号】 US2023010957
(87)【国際公開番号】W WO2023141108
(87)【国際公開日】2023-07-27
(31)【優先権主張番号】17/648,279
(32)【優先日】2022-01-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】524059674
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】110004381
【氏名又は名称】弁理士法人ＩＴＯＨ
(72)【発明者】
【氏名】ラルディザバル，スティーヴン，エム．
【テーマコード（参考）】
5J098
【Ｆターム（参考）】
5J098AA03
5J098AA11
5J098AA14
5J098AB01
5J098AB08
5J098AC14
5J098AD02
5J098AD11
5J098DA08
(57)【要約】
装置及び関連する方法は、低雑音広帯域能動位相シフタに関する。低雑音広帯域能動位相シフタは、全域通過格子回路網を形成するように構成された、第一及び第二トランスコンダクタンスセル、固定ＬＣ直列回路網、ならびに調整可能なＬＣ直列回路網を含む。第一及び第二トランスコンダクタンスセルはそれぞれトランジスタ、フィードバック回路網、及びトランジスタバイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。負のフィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。バイアス回路網は、トランジスタの入力バイアス及び出力バイアスを提供する。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。
【特許請求の範囲】
【請求項1】
第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルであって、それぞれが、入力端子及び出力端子を有するトランジスタ、
前記トランジスタの前記入力端子及び前記出力端子を電気結合するフィードバック回路網、ならびに
前記トランジスタの入力バイアス及び出力バイアスをそれぞれ提供する入力バイアス回路網及び出力バイアス回路網、
を含む、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと、
前記第一トランスコンダクタンスセルと前記第二トランスコンダクタンスセルとの間に接続された固定ＬＣ直列回路網と、
前記第一トランスコンダクタンスセルと前記第二トランスコンダクタンスセルとの間に接続された調整可能なＬＣ直列回路網と、
を含み、
前記固定ＬＣ直列回路網及び前記調整可能なＬＣ直列回路網は、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する、
低雑音広帯域能動位相シフタ。
【請求項2】
前記フィードバック回路網は、フィードバックキャパシタと直列にフィードバック抵抗を含み、前記フィードバックキャパシタは前記トランジスタの前記出力端子にも接続され、前記フィードバック抵抗は前記トランジスタの前記入力端子にも接続される、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項3】
前記入力バイアス回路網は、前記フィードバック抵抗及び前記フィードバックキャパシタの直列接続点に入力バイアス信号を供給する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項4】
前記固定ＬＣ直列回路網は、前記第一トランスコンダクタンスセルの前記トランジスタの前記出力端子、及び前記第二トランスコンダクタンスセルの前記トランジスタの前記入力端子を電気結合する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項5】
前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルのそれぞれの前記トランジスタは、ソース端子、前記入力端子として機能するゲート端子、及び前記出力端子として機能するドレイン端子を有する電界効果トランジスタである、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項6】
前記調整可能なＬＣ直列回路網は、前記第一トランスコンダクタンスセルの前記電界効果トランジスタの前記ドレイン端子、及び前記第二トランスコンダクタンスセルの前記電界効果トランジスタの前記ソース端子を電気結合する、請求項５に記載の低雑音広帯域能動位相シフタ。
【請求項7】
前記調整可能なＬＣ直列回路網は、複数の選択可能な調整キャパシタ対、及び前記複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択トランジスタを含み、それによって前記調整可能なＬＣ直列回路網に選択可能な調整を提供する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項8】
前記複数の選択可能な調整キャパシタ対は並列方式で結合される、請求項７に記載の低雑音広帯域能動位相シフタ。
【請求項9】
前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルのそれぞれの前記トランジスタ用の第一出力バイアス回路網及び第二出力バイアス回路網をさらに含み、前記第一出力バイアス回路網は、それに接続された前記固定ＬＣ直列回路網を介して、前記第一トランスコンダクタンスセルの前記トランジスタのドレインにバイアス電流を注入する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項10】
前記第二出力バイアス回路網は、前記第二トランスコンダクタンスセルの前記トランジスタのドレインにバイアス電流を注入する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項11】
カスケードされた複数の低雑音広帯域能動位相シフト段を含むカスケードされた低雑音広帯域位相シフタであって、前記カスケードされた複数の低雑音広帯域能動位相シフト段は、それぞれ、
第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルであって、それぞれが、
入力端子及び出力端子を有するトランジスタ、
前記トランジスタの前記入力端子及び前記出力端子を電気結合するフィードバック回路網、ならびに
前記トランジスタの入力バイアス及び出力バイアスをそれぞれ提供する入力バイアス回路網及び出力バイアス回路網、
を含む、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと、
前記第一トランスコンダクタンスセルと前記第二トランスコンダクタンスセルとの間に接続された固定ＬＣ直列回路網と、
前記第一トランスコンダクタンスセルと前記第二トランスコンダクタンスセルとの間に接続された調整可能なＬＣ直列回路網と、
を含み、
前記固定ＬＣ直列回路網及び前記調整可能なＬＣ直列回路網は、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する、
カスケードされた低雑音広帯域位相シフタ。
【請求項12】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第一段は、位相シフトのゼロから１８０度の間の粗調整を提供する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項13】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第二段は、位相シフトのゼロから１１．２５度の間の微調整を提供する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項14】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第三段は、位相シフトのゼロまたは１８０度のバイナリ調整を提供する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項15】
前記入力バイアス回路網は、前記フィードバック抵抗及び前記フィードバックキャパシタの直列接続点に結合される、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項16】
前記固定ＬＣ直列回路網は、前記第一トランスコンダクタンスセルの前記トランジスタの前記出力端子、及び前記第二トランスコンダクタンスセルの前記トランジスタの前記入力端子を電気結合する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項17】
前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルのそれぞれの前記トランジスタは、ソース端子、前記入力端子として機能するゲート端子、及び前記出力端子として機能するドレイン端子を有する電界効果トランジスタである、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項18】
前記調整可能なＬＣ直列回路網は、前記第一トランスコンダクタンスセルの前記電界効果トランジスタの前記ドレイン端子、及び前記第二トランスコンダクタンスセルの前記電界効果トランジスタの前記ソース端子を電気結合する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項19】
前記調整可能なＬＣ直列回路網は、複数の選択可能な調整キャパシタ対、及び前記複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択トランジスタを含み、それによって前記調整可能なＬＣ直列回路網に選択可能な調整を提供する、請求項１１に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項20】
前記複数の選択可能な調整キャパシタ対は並列方式で結合される、請求項１９に記載のカスケードされた低雑音広帯域位相シフタ。【発明の詳細な説明】
【背景技術】
【0001】
現代のＲＡＤＡＲ及び無線通信は、アンテナパターンの電気位相ステアリングに依存することが多い。このような位相ステアリングは、互いに特異的な位相関係を有する電子信号によってアレイ内の異なるアンテナを励起させることによって実行される。これらの位相関係（例えば、共通周波数であるが、互いに対して異なる遅延関係を有する信号）は、これらの電子信号の位相を異なる角度量だけシフトすることによって生成される。相対位相をアンテナの幾何学的位置と調整すると、特異的な方向に向けられた電磁波が発生する。これらの信号の相対位相が正確な制御は、ビーム方向の正確な制御をもたらす。動作の所望の帯域幅及び周波数が増加するにつれて、これらのような精度を達成することはますます困難になる。
【0002】
従来、位相シフトは様々な方法で実行されてきた。例えば、ｓｗｉｔｃｈｅｄ－ｌｉｎｅ位相制御は、異なる伝送線路間の異なる長さ（したがって、時間遅延）の間で単純にスイッチングする。伝送線路の終端をスイッチングすると、反射に差が生じ、入射波と反射波との和における位相変化が起こる。伝送線路の負荷をスイッチングすると、そのような線路のインピーダンス特性が変化するため、信号伝播速度が変化し、そのような伝送線路の出力に位相変化が起こる。またハイパスフィルタ及び／またはローパスフィルタが使用されても、信号の位相変化が起こる。これらの従来の位相シフト方法はすべて基本的に受動的であるため（スイッチの使用を除く）、信号が通過するときに損失が発生する。さらに、例えばハイパスフィルタリング及び／またはローパスフィルタリングなど、従来の位相シフト技術の中には、一定の位相シフトが起こる帯域幅が狭いものもある。
【発明の概要】
【0003】
装置及び関連する方法は、第一及び第二トランスコンダクタンスセル、固定ＬＣ直列回路網、及び調整可能なＬＣ直列回路網を含む低雑音広帯域能動位相シフタに関する。第一及び第二トランスコンダクタンスセルのそれぞれは、トランジスタ、フィードバック回路網、ならびに入力及び出力バイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。フィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。入力バイアス回路網及び出力バイアス回路網は、それぞれトランジスタの入力バイアス及び出力バイアスをかける。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。固定ＬＣ直列回路網及び調整可能なＬＣ直列回路網は、第一及び第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する。
【0004】
いくつかの実施形態は、カスケードされた複数の低雑音広帯域能動位相シフト段を含むカスケードされた低雑音広帯域位相シフタに関する。各低雑音広帯域能動位相シフト段は、第一及び第二トランスコンダクタンスセルを含む。第一及び第二トランスコンダクタンスセルのそれぞれは、トランジスタ、フィードバック回路網、ならびに入力及び出力バイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。フィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。入力バイアス回路網及び出力バイアス回路網は、それぞれトランジスタの入力バイアス及び出力バイアスをかける。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。固定ＬＣ直列回路網及び調整可能なＬＣ直列回路網は、第一及び第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する。
【図面の簡単な説明】
【0005】
【発明を実施するための形態】
【0006】
装置及び関連する方法は、低雑音広帯域能動位相シフタに関する。低雑音広帯域能動位相シフタは、全域通過格子回路網を形成するように構成された第一及び第二トランスコンダクタンスセル、固定ＬＣ直列回路網、ならびに調整可能な（チューナブル）ＬＣ直列回路網を含む。第一及び第二トランスコンダクタンスセルはそれぞれトランジスタ、フィードバック（帰還）回路網、及びトランジスタバイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。負のフィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。バイアス回路網は、トランジスタの入力バイアス及び出力バイアスをかける。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。
【0007】
図１は、３６０度の制御を有する広帯域能動位相シフタの三段構成のブロック図である。図１では、カスケードされた低雑音広帯域位相シフタ１０は、カスケード方式（すなわち、直列方式）で接続された第一段位相シフタ１２Ａ、第二段位相シフタ１２Ｂ及び第三段位相シフタ１２Ｃを含む。第一段、第二段、及び第三段の位相シフタ１２Ａ、１２Ｂ、及び１２Ｃのそれぞれは、カスケードされた低雑音広帯域位相シフタ１０のパフォーマンスに寄与する。カスケードされた低雑音広帯域位相シフタ１０を通過する信号から起こる総位相シフトは、第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃのそれぞれを通過する信号から起こる位相シフトの合計である。図１に示されるように、第一段位相シフタ１２Ａは、０度、４５度、９０度、及び１３５度の位相シフトの粗調整を提供する。第二段位相シフタ１２Ｂは、０～４５度の間に４度間隔で微調整を提供する。したがって、信号が第一段及び第二段位相シフタ１２Ａ及び１２Ｂの両方を通過した後、得られる信号は０～１８０度の間に４度の分解能で位相シフトされ得る。第三段位相シフタ１２Ｃは、０度か１８０度かいずれかの追加の位相シフトを提供する。したがって、信号が第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃを通過した後、得られる信号は０～３６０度の間に４度の分解能で位相シフトされ得る。
【0008】
カスケードされた低雑音広帯域位相シフタ１０の雑音係数Ｆは次式で与えられる：
式中、Ｆ１、Ｆ２、及びＦ３は雑音係数であり、ＧＡ１、ＧＡ２、及びＧＡ３はそれぞれ第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃのゲイン係数である。第二段位相シフタ１２Ｂの雑音係数Ｆ２は、第一段位相シフタ１２Ａのゲイン係数ＧＡ１によって低減する。第三段位相シフタ１２Ｃの雑音係数Ｆ３は、第一段及び第二段位相シフタ１２Ａ及び１２Ｂのゲイン係数ＧＡ１及びＧＡ２の積によって低減する。したがって、第一段位相シフタ１２Ａのゲインを増加させると、第二及び第二段位相シフタの雑音係数Ｆ２及びＦ３が低減することによって、カスケードされた低雑音広帯域位相シフタ１０の全体的な雑音係数Ｆが低減する。
【数1】
式中、Ｆ１、Ｆ２、及びＦ３は雑音係数であり、ＧＡ１、ＧＡ２、及びＧＡ３はそれぞれ第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃのゲイン係数である。第二段位相シフタ１２Ｂの雑音係数Ｆ２は、第一段位相シフタ１２Ａのゲイン係数ＧＡ１によって低減する。第三段位相シフタ１２Ｃの雑音係数Ｆ３は、第一段及び第二段位相シフタ１２Ａ及び１２Ｂのゲイン係数ＧＡ１及びＧＡ２の積によって低減する。したがって、第一段位相シフタ１２Ａのゲインを増加させると、第二及び第二段位相シフタの雑音係数Ｆ２及びＦ３が低減することによって、カスケードされた低雑音広帯域位相シフタ１０の全体的な雑音係数Ｆが低減する。
【0009】
カスケードされた低雑音広帯域位相シフタ１０の周波数応答は、第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃの周波数応答の積である。したがって、広帯域周波数応答を得るためには、第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃのそれぞれは広帯域周波数応答を有する必要がある。第一段、第二段、及び第三段位相シフタ１２Ａ、１２Ｂ、及び１２Ｃなど、位相シフタにおけるこのような広帯域周波数応答は、これらの位相シフタを通過する信号の位相シフトが広帯域の周波数にわたって実質的に一定であることを意味する。
【0010】
図２は、広帯域能動位相シフタの単一段の概略図である。図２では、低雑音広帯域能動位相シフタ１２は、それぞれ第一段及び第二段トランスコンダクタンスセル１４及び１６、ならびにそれぞれ固定及び調整可能なＬＣ直列回路網１８及び２０を含む。第一段及び第二段トランスコンダクタンスセル１４及び１６、ならびに固定及び調整可能なＬＣ直列回路網１８及び２０が相互接続されて、全域通過格子回路網を形成する。低雑音広帯域能動位相シフタ１２は、第一段トランスコンダクタンスセル１４と第二段トランスコンダクタンスセル１６との間に接続された固定及び調整可能なＬＣ直列回路網１８及び２０のそれぞれとインピーダンスブリッジを形成する。固定ＬＣ回路網１８は、インダクタ１８Ｌ１及び１８Ｌ２、抵抗１８Ｒ、ならびにキャパシタ１８Ｃを含む。調整可能なＬＣ直列回路網２０は、選択トランジスタ２０Ｔ１～２０Ｔ４を介して１つ以上の直列キャパシタ対２０Ｃ１～２０Ｃ４の選択によって調整可能である。
【0011】
図示の実施形態では、第一段及び第二段トランスコンダクタンスセル１４及び１６のそれぞれは、トランジスタ１４Ｔ及び１６Ｔをそれぞれ含む。トランジスタ１４Ｔ及び１６Ｔは、高周波ＦＥＴまたはＢＪＴ、例えば、キャリア移動度の高いＦＥＴまたはＢＪＴ（例えば、ＧａＡｓ、ＧａＮ、ＳｉＧｅなどを使用）などである。図示の実施形態では、トランジスタ１４Ｔ及び１６Ｔは、共通ソース構成で構成された電界効果トランジスタ（ＦＥＴ）である。第一段トランスコンダクタンスセル１４は、ゲート入力端子、グランドに直接接続されるソース端子、及びドレイン出力端子を有する。第二段トランスコンダクタンスセル１６は、ゲート入力端子、伝送線路１６ＴＬ及び抵抗１６ＲＳを介してグランドに接続されたソース端子、ならびにドレイン出力端子を有する。
【0012】
第一段及び第二段トランスコンダクタンスセル１４及び１６のそれぞれは、ＲＣ並列フィードバックパス１４ＦＢ及び１６ＦＢをそれぞれ有する。ＲＣ並列フィードバックパス１４ＦＢの抵抗１４ＲＲＢは、ＦＥＴ１４Ｔのゲートと、ＦＥＴ１４Ｔのドレインにも接続されるキャパシタ１４ＣＲＢとの間に接続される。同様の方法で、ＲＣ並列フィードバックパス１６ＦＢの抵抗１６ＲＦＢは、ＦＥＴ１６Ｔのゲートと、ＦＥＴ１６Ｔのドレインにも接続されるキャパシタ１６ＣＦＢとの間に接続される。フィードバックパス１４ＦＢ及び１６ＦＢは、ゲイン／周波数曲線を平坦化し、それぞれ第一段及び第二段トランスコンダクタンスセル１４及び１６の位相及び振幅応答を広げるように負のフィードバックを設ける。
【0013】
さらに、フィードバックパス１４ＦＢ及び１６ＦＢを使用して、それぞれ第一段及び第二段トランスコンダクタンスセル１４及び１６にバイアス注入を行う。第一段トランスコンダクタンスセル１４のゲートバイアス（例えば、入力バイアス）は、フィードバックパス１４ＦＢの抵抗１４ＲＦＢ及びキャパシタ１４ＣＦＢの直列接続点に注入される。第二段トランスコンダクタンスセル１６のゲートバイアスは、フィードバックパス１６ＦＢの抵抗１６ＲＲＢ及びキャパシタ１６ＣＦＢの直列接続点に注入される。抵抗１４ＲＦＢ及び１６ＲＦＢは、それぞれ、いずれかの印加バイアス（例えば、電圧バイアス）とＦＥＴ１４Ｔ及び１６Ｔのゲートノードとの間で絶縁するために大きい値の抵抗である。第一段及び第二段トランスコンダクタンスセルには、低雑音広帯域能動位相シフタ１２が入力から出力まで１より大きいゲインを有するようにバイアスがかけられる。これらのようなゲインにより、低雑音広帯域能動位相シフタ１２Ｂ及び１２Ｃの後続段の入力換算雑音は、第一段低雑音広帯域能動位相シフタ１２Ａのゲインによって低減することが可能になる。同様に、第二段低雑音広帯域能動位相シフタ１２Ｂのゲインにより、第三段低雑音広帯域能動位相シフタ１２Ｃの入力換算雑音はさらに低減する。
【0014】
第一段及び第二段トランスコンダクタンスセル１４及び１６は、固定及び調整可能なＬＣ直列回路網１８及び２０の両方を介して相互に結合される。固定ＬＣ直列回路網１６は、第一段トランスコンダクタンスセル１４の出力（すなわち、トランジスタ１４Ｔのドレイン）と第二段トランスコンダクタンスセル１６の入力（すなわち、トランジスタ１６Ｔのゲート）との間に直列接続されたインダクタ１８Ｌ１、抵抗１８Ｒ、インダクタ１８Ｌ２、及びキャパシタ１８Ｃを含む。第一段トランスコンダクタンスセル１４のドレインバイアスは、固定ＬＣ直列回路網１８を使用して実行される。第一段トランスコンダクタンスセル１４のドレインバイアスは、固定ＬＣ直列回路網１８のインダクタ１８Ｌ１を抵抗１８Ｒと接続するノードに注入される。第一段ドレインバイアス回路網１４ＮＢＩＡＳは、抵抗１４ＲＢＩＡＳ及び１４ＣＢＩＡＳを含む。抵抗１４ＲＢＩＡＳは、上述の固定ＬＣ直列回路網１６のバイアス注入点と、抵抗１４ＲＢＩＡＳとグランドとの間に延在するキャパシタ１４ＣＢＩＡＳとの間に結合される。第二段トランスコンダクタンスセル１６のドレインバイアスはドレインバイアス回路網１６ＮＢＩＡＳを使用して実行され、このドレインバイアス回路網は、抵抗１６ＲＢＩＡＳ、キャパシタ１６Ｃ１ＢＩＡＳ、１６Ｃ２ＢＩＡＳ、及び１６Ｃ３ＢＩＡＳ、ならびにインダクタ１６ＬＢＩＡＳを含む。
【0015】
調整可能なＬＣ直列回路網２０は、固定ＬＣ直列回路網とインダクタ１６Ｌを共有し、さらに第一段トランスコンダクタンスセル１４の出力（固定ＬＣ回路網１８のインダクタ１８Ｌ１経由）と、トランジスタ１６Ｔのソース（伝送線路１６ＴＬ経由）との間に延在する調整（チューニング）キャパシタ対２０Ｃ１～２０Ｃ４を含む。調整キャパシタ対２０Ｃ１～２０Ｃ４は、調整可能なＬＣ直列回路網２０の調整を行う。調整は、選択トランジスタ２０Ｔ１～２０Ｔ４を介して調整キャパシタ対２０Ｃ１～２０Ｃ４の選択によって達成される。低雑音広帯域能動位相シフタ１２Ａ、１２Ｂ、及び１２Ｃの各実施形態は、生成される位相シフト調整の精度及びダイナミックレンジの異なる量を提供するように、調整キャパシタ対２０Ｃ１～２０Ｃ４の異なる容量値を使用する。上述のように、一実施形態では、第一段は４５度ステップで比較的粗い位相調整を行い、第二段は４度ステップで微調整を行い、第三段は０度または１８０度の調整を行う。これらのような３つのカスケードされた低雑音広帯域能動位相シフタ１２Ａ、１２Ｂ、及び１２Ｃの結果として得られるダイナミックレンジは、４度ステップで全３６０度の位相調整を行うことができる。
【0016】
上述の全域通過格子回路網に加えて、低雑音広帯域能動位相シフタ１２は、入力受動回路網２２及び出力受動回路網２４を含む。入力受動回路網２２は、伝送線路２２ＴＬ１及び２２ＴＬ２、伝送線路２２ＴＬ１及び２２ＴＬ２をグランドＧＮＤに結合するキャパシタ２２Ｃ１及び２２Ｃ２、ならびに入力信号が第一段トランスコンダクタンスセル１４の入力にＡＣ結合される直列キャパシタ２２Ｃ３を含む。出力受動回路網２４は、伝送線路２４ＴＬ、キャパシタ２４Ｃ１及び２４Ｃ２、ならびにＡＣ結合キャパシタ２４Ｃ３を含む。
【0017】
図３は、広帯域能動位相シフタの単一段の回路レイアウトである。図３では、低雑音広帯域能動位相シフタ１２は、様々な入力及び出力パッド接続部を含み、これらは、ＲＦ入力パッド、ＲＦ出力パッド、第一段トランスコンダクタンスセル１４用のゲートバイアスパッドＶＧ１及びドレインバイアスパッドＶＤ１、第一段トランスコンダクタンスセル１６用のゲートバイアスパッドＶＧ２及びドレインバイアスパッドＶＤ２、調整キャパシタ選択パッドＶＳＷ１～４、ならびにグランドパッドＧＮＤを含む。図３では、図２を参照して上述されたコンポーネントのそれぞれは、回路基板アセンブリの実施形態の平面図からわかるように描かれている。第一段及び第二段トランスコンダクタンスセル１４及び１６は、ＲＦ入力パッドとＲＦ出力パッドとの間に配置される。出力回路網２４の伝送線路２４ＴＬが伝送線路２４ＴＬと並走するグランドストリップによってインピーダンスを制御させることに留意されたい。
【0018】
図４は、図２及び図３の広帯域能動位相シフタにおけるフィードバック容量の様々な値を使用した周波数の関数としての相対位相のグラフである。図４では、グラフ２６は、水平軸２８、垂直軸３０、及び位相／周波数関係３２Ａ～３２Ｊを含む。水平軸２８は、低雑音広帯域能動位相シフタ１２のＲＦ入力パッド／ポートに入力される信号の周波数を示す。垂直軸３０は、低雑音広帯域能動位相シフタ１２のＲＦ出力パッド／ポートにおける信号の相対位相シフトを示す。位相／周波数関係３２Ａ～３２Ｊは、様々な値の調整容量を使用して低雑音広帯域能動位相シフタ１２によって位相シフトされた波形の相対位相と周波数との間の関係を示す。これら様々な値の調整容量は、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせを選択することによって得られる。グラフ２６では、位相／周波数関係３２Ａ～３２Ｊは、０．１００、０．１２０、０．２２０、０．３２０、０．４２０、０．５２０、０．６２０、０．７２０、０．８２０、及び０．９２０ｐＦの調整容量値に対応する。グラフ２６に示されるように、位相－周波数関係３２Ａ～３２Ｊのそれぞれは、広い周波数スパンにわたってその公称値の一部の範囲内で一定である。いくつかの実施形態では、位相／周波数関係３２Ａ～３２Ｊのそれぞれは、１オクターブ、２オクターブ、またはさらには１０以上の周波数帯域にわたって、その公称値の±５、１０、または１５パーセント以内である。これらのような平坦な周波数応答は、３０、５０、またはさらには８０ＧＨｚなど、高周波数で得られる。
【0019】
図５Ａ～図５Ｄは、図２及び図３の広帯域能動位相シフタのフィードバック容量の様々な値を使用したＳパラメータ／周波数及び雑音指数／周波数の関係のグラフである。図５Ａ～図５Ｄでは、グラフ３４Ａ～３４Ｄは、それぞれ、順方向伝送、入力リターンロス、出力リターンロスのＳパラメータ／周波数関係、及び雑音指数／周波数関係を示す。グラフ３４Ａ～３４Ｄでは、水平軸３６Ａ～３６Ｄのそれぞれは周波数を示す。グラフ３４Ａでは、垂直軸３８ＡはデシベルｄＢ単位で測定された順方向伝送を示す。グラフ３４Ａでは、一連の順方向伝送／周波数関係が図示される。これら順方向伝送／周波数関係は、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせによって選択された様々な値の調整容量に対応する。これらの順方向伝送／周波数関係によって示されるように、低雑音広帯域能動位相シフタ１２は、広い周波数帯域にわたってゲインを与え、そこに入力される信号の位相シフトをほぼ一定にする。
【0020】
グラフ３４Ｂでは、垂直軸３８ＢはデシベルｄＢ単位で測定された入力リターンロスを示す。グラフ３４Ｂでは、一連の入力リターンロス／周波数関係が図示される。これら入力リターンロス／周波数関係は、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせによって選択された様々な値の調整容量に対応する。これらの入力リターンロス／周波数関係によって示されるように、低雑音広帯域能動位相シフタ１２に入力される信号のリターンロスは、低雑音広帯域能動位相シフタ１２がそこに入力される信号の位相シフトをほぼ一定にする周波数の帯域幅にわたって比較的控えめである。
【0021】
グラフ３４Ｃでも、垂直軸３８ＣはデシベルｄＢ単位で測定された出力リターンロスを示す。グラフ３４Ｃでは、一連の出力リターンロス／周波数関係が図示される。これら出力リターンロス／周波数関係は、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせによって選択された様々な値の調整容量に対応する。これらのリターンロス／周波数関係によって示されるように、低雑音広帯域能動位相シフタ１２に入力される信号のリターンロスは、低雑音広帯域能動位相シフタ１２がそこに入力される信号の位相シフトをほぼ一定にする周波数の帯域幅にわたって比較的控えめである。
【0022】
グラフ３４Ｄでは、垂直軸３８ＤはデシベルｄＢ単位で測定された雑音指数を示す。グラフ３４Ｄでは、一連の雑音指数／周波数関係が図示される。これら雑音指数／周波数関係は、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせによって選択された様々な値の調整容量に対応する。これらの雑音指数／周波数関係によって示されるように、雑音指数は、低雑音広帯域能動位相シフタ１２がそこに入力される信号の位相シフトをほぼ一定にする周波数の帯域幅にわたって比較的控えめである。
【0023】
図６は、図２及び図３の２つのカスケードされた広帯域能動位相シフタのフィードバック容量の様々な値を使用した周波数の関数としての線形位相のグラフである。図６では、グラフ３６は、水平軸３８、垂直軸４０、及び位相変動／周波数関係４２を含む。水平軸３８は周波数を示し、垂直軸は位相を示す。位相変動／周波数関係４２のそれぞれは、低雑音広帯域能動位相シフタ１２の２つのカスケード段（例えば、低雑音広帯域能動位相シフタ１２Ａ及び１２Ｂの第一段及び第二段など）の出力における信号の線形位相を表す。位相変動／周波数関係４２は、二段１２Ａ及び１２Ｂごとに、調整キャパシタ対２０Ｃ１～２０Ｃ４の様々な組み合わせによって選択された様々な値の調整容量に対応する。見て分かるように、第一段低雑音広帯域能動位相シフタ１２Ａは大きい位相ステップを与え、第二段低雑音広帯域能動位相シフタ１２Ａは大きい位相ステップのそれぞれの内で群を形成する小さい位相ステップを与える。このようなグラフは、低雑音広帯域能動位相シフタ１２をカスケードすることで、粗い位相シフト制御と細かい位相シフト制御との両方が行われることができることを示す。
【0024】
図７Ａ及び図７Ｂは、図１に示されるようにカスケードされた図２及び図３の３つの広帯域能動位相シフタのフィードバック容量の様々な組み合わせについてのゲイン及び位相を示す図である。図７では、極座標図４４は、一連のゲイン／位相データポイントＰＮ（ｒ，θ）をその周囲に分布させる。各ゲイン／位相データポイントＰＮ（ｒ，θ）は、カスケードされた低雑音広帯域位相シフタ１０の三段で使用するために選択された調整容量の一意の選択に対応する。極座標図４４に示されるように、選択された調整容量のそのようなスパンから得ることができる位相のスパンは、全３６０度である。さらに、これらの位相シフト信号のそれぞれのゲイン（ゲイン／位相データポイントＰＮ（ｒ，θ）のそれぞれの原点からの距離によって表される）は、公称ゲイン値のごく一部の以内にある。いくつかの実施形態では、ゲイン／位相データポイントＰＮ（ｒ，θ）のゲイン分布は、ゲイン／位相データポイントＰＮ（ｒ，θ）の公称または平均ゲインの±１０、１５、２０、または３０％以内である。
【0025】
図７Ｂでは、グラフ４６はグラフ４２に示されたものと同じデータを図示するが、位相／周波数関係の方法で示す。グラフ４４は、水平軸４８、垂直軸５０、及び位相周波数関係θＮ（ｆ）を含む。位相周波数関係θＮ（ｆ）のそれぞれは、カスケードされた低雑音広帯域位相シフタ１０の三段で使用するために選択された調整容量の一意の選択に対応する。グラフ４６に示されるように、位相周波数関係θＮ（ｆ）は全３６０度位相スパンにわたるだけでなく、大きい周波数帯域幅にわたって実質的に一定である。さらに、位相周波数関係θＮ（ｆ）は、実質的に一定である大きい周波数帯域幅にわたって、位相周波数関係θＮ（ｆ）のうちの１つが別の位相周波数関係θＮ（ｆ）と交差しない（例えば、別の位相シフトよりも小さい位相シフトを示す状態から、その他のものよりも大きい位相を示す状態になる）という点で、良好な挙動が示される。これらのような良好な挙動の位相－周波数関係により、異なって位相シフトされた他の信号との位相関係を維持しながら、大きい周波数帯域幅にわたる動作が可能になる。これらのような良好な挙動の信号を、例えば、フェーズドアレイアンテナで使用して、別個の異なる方向でマルチビーム伝送を実行することができる。
【0026】
可能な実施形態の考察
以下は、本発明の可能な実施形態の非排他的な説明である。
以下は、本発明の可能な実施形態の非排他的な説明である。
【0027】
装置及び関連する方法は、第一及び第二トランスコンダクタンスセル、固定ＬＣ直列回路網、及び調整可能なＬＣ直列回路網を含む低雑音広帯域能動位相シフタに関する。第一及び第二トランスコンダクタンスセルのそれぞれは、トランジスタ、フィードバック回路網、ならびに入力及び出力バイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。フィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。入力バイアス回路網及び出力バイアス回路網は、それぞれトランジスタの入力バイアス及び出力バイアスをかける。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。固定ＬＣ直列回路網及び調整可能なＬＣ直列回路網は、第一及び第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する。
【0028】
先述の段落のシステムは、任意で、以下の特徴、構成、及び／または追加コンポーネントのうちのいずれか１つ以上を、付加的及び／または代替的に含んでもよい。
【0029】
前述のシステムのさらなる実施形態では、フィードバック回路網は、フィードバックキャパシタと直列にフィードバック抵抗を含むことができる。フィードバックキャパシタはトランジスタの出力端子にも接続され、フィードバック抵抗はトランジスタの入力端子にも接続される。
【0030】
前述のシステムのいずれかのさらなる実施形態では、入力バイアス回路網は、フィードバック抵抗及びフィードバックキャパシタの直列接続点に入力バイアス信号を供給することができる。
【0031】
前述のシステムのいずれかのさらなる実施形態では、固定ＬＣ直列回路網は、第一トランスコンダクタンスセルのトランジスタの出力端子、及び第二トランスコンダクタンスセルのトランジスタの入力端子を電気結合することができる。
【0032】
前述のシステムのいずれかのさらなる実施形態では、第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルのそれぞれのトランジスタは、ソース端子、入力端子として機能するゲート端子、及び出力端子として機能するドレイン端子を有する電界効果トランジスタであり得る。
【0033】
前述のシステムのいずれかのさらなる実施形態では、調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルの電界効果トランジスタのドレイン端子、及び第二トランスコンダクタンスセルの電界効果トランジスタのソース端子を電気結合することができる。
【0034】
前述のシステムのいずれかのさらなる実施形態では、調整可能なＬＣ直列回路網は、複数の選択可能な調整キャパシタ対、及び複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択トランジスタを含むことができ、それによって調整可能なＬＣ直列回路網に選択可能な調整を提供することができる。
【0035】
前述のシステムのいずれかのさらなる実施形態では、複数の選択可能な調整キャパシタ対は並列方式で結合されることができる。
【0036】
前述のシステムのいずれかのさらなる実施形態は、第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルのそれぞれのトランジスタ用の第一出力バイアス回路網及び第二出力バイアス回路網をさらに含むことができる。第一出力バイアス回路網は、それに接続された固定ＬＣ直列回路網を介して、第一トランスコンダクタンスセルのトランジスタのドレインにバイアス電流を注入する。
【0037】
前述のシステムのいずれかのさらなる実施形態では、第二出力バイアス回路網は、第二トランスコンダクタンスセルのトランジスタのドレインにバイアス電流を注入することができる。
【0038】
いくつかの実施形態は、カスケードされた複数の低雑音広帯域能動位相シフト段を含むカスケードされた低雑音広帯域位相シフタに関する。各低雑音広帯域能動位相シフト段は、第一及び第二トランスコンダクタンスセルを含む。第一及び第二トランスコンダクタンスセルのそれぞれは、トランジスタ、フィードバック回路網、ならびに入力及び出力バイアス回路網を含む。トランジスタは入力端子及び出力端子を有する。フィードバック回路網はトランジスタの入力端子及び出力端子を電気結合する。入力バイアス回路網及び出力バイアス回路網は、それぞれトランジスタの入力バイアス及び出力バイアスをかける。固定ＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルと第二トランスコンダクタンスセルとの間に接続される。固定ＬＣ直列回路網及び調整可能なＬＣ直列回路網は、第一及び第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する。
【0039】
先述の段落の方法は、任意で、以下の特徴、構成、及び／または追加コンポーネントのうちのいずれか１つ以上を、付加的及び／または代替的に含んでもよい。
【0040】
前述の方法のさらなる実施形態では、カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第一段は、位相シフトのゼロから１８０度の間の粗調整を提供することができる。
【0041】
前述の方法のいずれかのさらなる実施形態では、カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第二段は、位相シフトのゼロから１１．２５度の間の微調整を提供することができる。
【0042】
前述の方法のいずれかのさらなる実施形態では、カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第三段は、位相シフトのゼロまたは１８０度のバイナリ調整を提供することができる。
【0043】
前述の方法のいずれかのさらなる実施形態では、入力バイアス回路網は、フィードバック抵抗及びフィードバックキャパシタの直列接続点に結合されることができる。
【0044】
前述の方法のいずれかのさらなる実施形態では、固定ＬＣ直列回路網は、第一トランスコンダクタンスセルのトランジスタの出力端子、及び第二トランスコンダクタンスセルのトランジスタの入力端子を電気結合することができる。
【0045】
前述の方法のいずれかのさらなる実施形態では、第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルのそれぞれのトランジスタは、ソース端子、入力端子として機能するゲート端子、及び出力端子として機能するドレイン端子を有する電界効果トランジスタであり得る。
【0046】
前述の方法のいずれかのさらなる実施形態では、調整可能なＬＣ直列回路網は、第一トランスコンダクタンスセルの電界効果トランジスタのドレイン端子、及び第二トランスコンダクタンスセルの電界効果トランジスタのソース端子を電気結合することができる。
【0047】
前述の方法のいずれかのさらなる実施形態では、調整可能なＬＣ直列回路網は、複数の選択可能な調整キャパシタ対、及び複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択トランジスタを含むことができ、それによって調整可能なＬＣ直列回路網に選択可能な調整を提供することができる。
【0048】
前述の方法のいずれかのさらなる実施形態では、複数の選択可能な調整キャパシタ対は並列方式で結合されることができる。
【0049】
本発明は、例示的な（１つ以上の）実施形態を参照して説明されてきたが、当業者であれば、本発明の範囲から逸脱せずに、様々な変更を行なうことができ、均等物を実施形態の要素の代わりに用いることができることを理解するであろう。加えて、本発明の基本的な範囲から逸脱せずに、特定の状況または材料を本発明の教示に適合させるための多くの変形がなされてもよい。したがって、本発明は、開示された特定の（１つ以上の）実施形態に限定されることがないが、添付の特許請求の範囲に収まる全ての実施形態を含むことが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-07-19
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルであって、それぞれが、ソース端子、入力端子として機能するゲート端子、及び出力端子として機能するドレイン端子を有する電界効果トランジスタ（ＦＥＴ）、
前記ＦＥＴの前記入力端子及び前記出力端子を電気結合するフィードバック回路網、ならびに
前記ＦＥＴの入力バイアス及び出力バイアスをそれぞれ提供する入力バイアス回路網及び出力バイアス回路網、
を含む、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと、
前記第一トランスコンダクタンスセルの前記ＦＥＴの前記出力端子から前記第二トランスコンダクタンスセルの前記ＦＥＴの前記入力端子の間に接続された固定ＬＣ直列回路網と、
前記第一トランスコンダクタンスセルの前記ＦＥＴの前記出力端子と前記第二トランスコンダクタンスセルの前記ＦＥＴの前記ソース端子の間に接続された調整可能なキャパシタ回路網と、
を含み、
前記固定ＬＣ直列回路網及び前記調整可能なキャパシタ回路網は、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する、
低雑音広帯域能動位相シフタ。
【請求項2】
前記フィードバック回路網は、フィードバックキャパシタと直列にフィードバック抵抗を含み、前記フィードバックキャパシタは前記ＦＥＴの前記出力端子にも接続され、前記フィードバック抵抗は前記ＦＥＴの前記入力端子にも接続される、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項3】
前記入力バイアス回路網は、前記フィードバック抵抗及び前記フィードバックキャパシタの直列接続点に入力バイアス信号を供給する、請求項２に記載の低雑音広帯域能動位相シフタ。
【請求項4】
前記調整可能なキャパシタ回路網は、複数の選択可能な調整キャパシタ対、及び前記複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択ＦＥＴを含み、それによって前記調整可能なＬＣ直列回路網に選択可能な調整を提供する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項5】
前記複数の選択可能な調整キャパシタ対は並列方式で結合される、請求項４に記載の低雑音広帯域能動位相シフタ。
【請求項6】
前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルごとに、前記出力バイアス回路網は、前記ＦＥＴのドレインにバイアス電流を注入する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項7】
前記第二出力バイアス回路網は、前記第二トランスコンダクタンスセルの前記ＦＥＴのドレインにバイアス電流を注入する、請求項１に記載の低雑音広帯域能動位相シフタ。
【請求項8】
カスケードされた複数の低雑音広帯域能動位相シフト段を含むカスケードされた低雑音広帯域位相シフタであって、前記カスケードされた複数の低雑音広帯域能動位相シフト段は、それぞれ、
第一トランスコンダクタンスセル及び第二トランスコンダクタンスセルであって、それぞれが、
入力端子及び出力端子を有する電界効果トランジスタ（ＦＥＴ）、
前記ＦＥＴの前記入力端子及び前記出力端子を電気結合するフィードバック回路網、ならびに
前記ＦＥＴの入力バイアス及び出力バイアスをそれぞれ提供する入力バイアス回路網及び出力バイアス回路網、
を含む、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと、
前記第一トランスコンダクタンスセルの前記ＦＥＴの前記出力端子から前記第二トランスコンダクタンスセルの前記ＦＥＴの前記入力端子の間に接続された固定ＬＣ直列回路網と、
前記第一トランスコンダクタンスセルの前記ＦＥＴの前記出力端子と前記第二トランスコンダクタンスセルの前記ＦＥＴの前記ソース端子との間に接続された調整可能なキャパシタ回路網と、
を含み、
前記固定ＬＣ直列回路網及び前記調整可能なキャパシタ回路網は、前記第一トランスコンダクタンスセル及び前記第二トランスコンダクタンスセルと共に全域通過格子回路網を形成する、
カスケードされた低雑音広帯域位相シフタ。
【請求項9】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第一段は、位相シフトのゼロから１８０度の間の粗調整を提供する、請求項８に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項10】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第二段は、位相シフトのゼロから１１．２５度の間の微調整を提供する、請求項８に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項11】
前記カスケードされた複数の低雑音広帯域能動位相シフト段のうちの第三段は、位相シフトのゼロまたは１８０度のバイナリ調整を提供する、請求項８に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項12】
前記入力バイアス回路網は、前記フィードバック抵抗及び前記フィードバックキャパシタの直列接続点に結合される、請求項８に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項13】
前記調整可能なキャパシタ回路網は、複数の選択可能な調整キャパシタ対、及び前記複数の選択可能な調整キャパシタ対のそれぞれの間に電気結合された選択ＦＥＴを含み、それによって前記調整可能なキャパシタ回路網に選択可能な調整を提供する、請求項８に記載のカスケードされた低雑音広帯域位相シフタ。
【請求項14】
前記複数の選択可能な調整キャパシタ対は並列方式で結合される、請求項１３に記載のカスケードされた低雑音広帯域位相シフタ。
【国際調査報告】