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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-24
(54)【発明の名称】反復ハイブリッド行列乗算器
(51)【国際特許分類】
G06F 17/16 20060101AFI20250117BHJP
G06G 7/60 20060101ALI20250117BHJP
G06G 7/184 20060101ALI20250117BHJP
G06G 7/16 20060101ALI20250117BHJP
G06G 7/14 20060101ALI20250117BHJP
【ＦＩ】
G06F17/16 M
G06G7/60
G06G7/184
G06G7/16
G06G7/14
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024542276
(86)(22)【出願日】2022-01-25
(85)【翻訳文提出日】2024-09-12
(86)【国際出願番号】 IB2022050635
(87)【国際公開番号】W WO2023144577
(87)【国際公開日】2023-08-03
(81)【指定国・地域】
(71)【出願人】
【識別番号】523481115
【氏名又は名称】シンタラ アーゲー
【氏名又は名称原語表記】ＳＹＮＴＨＡＲＡ ＡＧ
【住所又は居所原語表記】Ｊｏｓｅｆｓｔｒａｓｓｅ ２１９ Ｚｕｒｉｃｈ ＳＷＩＴＺＥＲＬＡＮＤ
(74)【代理人】
【識別番号】100134430
【弁理士】
【氏名又は名称】加藤 卓士
(72)【発明者】
【氏名】アビナッシュ・グッタ
(72)【発明者】
【氏名】マヌ ヴィジャヤゴパラン・ナイール
【テーマコード（参考）】
5B056
【Ｆターム（参考）】
5B056AA05
5B056BB31
5B056BB71
(57)【要約】
ハイブリッド時分割反復積和演算回路は、積記憶回路と、第１入力値を受け取り、第２入力値を受け取り、第１入力値と第２入力値との積を生成し、その積を積記憶回路に記憶するように動作可能な乗算回路と、積算値を記憶するための積算値記憶回路と、積記憶回路と積算値記憶回路とを電気的に並列接続し、または積記憶回路と積算値記憶回路とを電気的に切り離すように動作可能な、積記憶回路と積算値記憶回路とを接続する積算スイッチとを備える。
【選択図】 図２
【選択図】 図２
【特許請求の範囲】
【請求項1】
積記憶回路と第１入力値を受け取り、第２入力値を受け取り、前記第１入力値と前記第２入力値との積を生成し、その積を積記憶回路に記憶するように動作可能な乗算回路と、
積算値を記憶する積算値記憶回路と
前記積記憶回路を前記積算値記憶回路に接続するアキュムレーションスイッチであって、前記積記憶回路と前記積算値記憶回路とを電気的に並列接続するように動作し、または前記積記憶回路を前記積算値記憶回路から電気的に切り離すように動作するアキュムレーションスイッチと、
を備えた時分割積和演算回路。
【請求項2】
入力される複数の前記第１入力値のうちの１つを選択するように動作可能な第１マルチプレクサをさらに含み、前記乗算回路が、複数の第１入力値のうちの選択された１つを受け取り、第２入力値を前記第１マルチプレクサから受け取り、複数の第１入力値のうちの選択された１つと第２入力値との積を生成するように動作可能である、請求項１に記載の時分割積和演算回路。
【請求項3】
入力される複数の前記第２入力値のうちの１つを選択するように動作可能な第２マルチプレクサをさらに含み、前記乗算回路が、前記第２入力値のうちの選択された１つを前記第２マルチプレクサから受け取り、前記複数の第１入力値のうちの選択された１つと前記第２入力値のうちの選択された１つとの積を生成するように動作可能である、請求項２に記載の時分割積和演算回路。
【請求項4】
前記積記憶回路および前記積算値記憶回路は、電荷を蓄積するアナログ記憶回路であることを特徴とする請求項１～３のいずれか１項に記載の時分割積和演算回路。
【請求項5】
前記積記憶回路と前記積算値記憶回路はキャパシタである請求項４に記載の時分割積和演算回路。
【請求項6】
前記乗算回路がシングルビット乗算回路である請求項１～５のいずれか１項に記載の時分割積和演算回路。
【請求項7】
前記乗算回路は、直列に接続された直列スイッチ回路で構成されている請求項１～６のいずれか１項に記載の時分割積和演算回路。
【請求項8】
前記アキュムレーションスイッチは、前記乗算回路のシリアルスイッチ回路とシリアルに接続されたシリアルスイッチ回路であることを特徴とする請求項７に記載の時分割積和演算回路。
【請求項9】
前記乗算回路は、直列に接続された直列スイッチ回路からなり、前記乗算回路の直列スイッチ回路および前記アキュムレーションスイッチの直列スイッチ回路の１つ以上が差動スイッチであることを特徴とする請求項７または８に記載の時分割積和演算回路。
【請求項10】
前記アキュムレーションスイッチを操作して前記積記憶回路と前記積算値記憶回路を並列に接続すると、前記積算値記憶回路の積算値と前記積記憶回路の積とが結合され、前記積記憶回路と積算値記憶回路に記憶された合成値が得られる、請求項１～９のいずれか１項に記載の時分割積和演算回路。
【請求項11】
（ｉ）第１入力値と第２入力値を乗算器に供給し、積算スイッチを切り換えて積を積記憶回路に記憶し、（ｉｉ）前記アキュムレーションスイッチを切り換えて、前記積記憶回路と前記積算値記憶回路を電気的に並列接続し、積記憶回路の積と積算値を結合して結合値を提供する、制御回路を含む請求項１～１０のいずれか１項に記載の時分割積和演算回路。
【請求項12】
請求項１～１１のいずれか１項に記載の時分割積和演算回路と、前記時分割積和演算回路の積算値を加算する加算器と、
を備えたイブリッド行列乗算器
【請求項13】
前記積算値がアナログ値であり、前記積算値をデジタル値に変換するアナログ／デジタル変換器を含み、前記加算器がデジタル加算器である、請求項１２に記載のハイブリッド行列乗算器。
【請求項14】
前記積算値がアナログ値であり、前記加算器がアナログ加算器である、請求項１２に記載のハイブリッド行列乗算器。
【請求項15】
ａ）Ｎビットを有するマルチビット値を提供するステップと、ｂ）請求項１から１１のいずれか１項に記載の時分割積和演算回路を提供するステップと、
ｃ）マルチビット値の入力ビットを提供し、前記乗算器に第２入力ビットを提供し、前記アキュムレーションスイッチを設定して、前記積記憶回路を前記時分割積和演算回路に接続し、前記積記憶回路を前記積算値記憶回路から切り離すステップと、
ｄ）前記マルチビット値の前記入力ビットに前記第２入力ビットを乗算し、前記積記憶回路にビット積を形成するステップと、
ｅ）前記アキュムレーションスイッチを切り替えて、前記積記憶回路を前記時分割積和演算回路から切り離し、前記積記憶回路を積算値記憶回路に接続し、積記憶回路内の積を蓄積値と結合して積算値記憶回路内に結合値を生成するステップと
ｆ）前記マルチビット値の全ビットがビット順に供給され、前記マルチビット値の各ビットと前記第２入力ビットの積が生成されるまで、上記のｃ）～ｅ）のステップをＮ回繰り返すハイブリッド行列乗算方法。
【請求項16】
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップと、ｂ）請求項１～１１のいずれか１項に記載の時分割積和演算回路をＭ個提供するステップと、
ｃ）前記第１マルチビット値の入力ビットを提供し、第２マルチビット値の第２入力ビットをＭ個の時分割積和演算回路の各々の乗算器に提供し、前記アキュムレーションスイッチを設定して、前記積記憶回路を前記時分割積和演算回路に接続し、前記積記憶回路をＭ個の時分割積和演算回路の各々の積算値記憶回路から切り離すステップと、
ｄ）前記第１マルチビット値の入力ビットに第２入力ビットを乗算し、前記Ｍ個の時分割積和演算回路のそれぞれと前記積記憶回路に格納されたビット積を形成するステップと、
ｅ）アキュムレーションスイッチを切り替えて、前記積記憶回路を前記時分割積和演算回路から切り離し、前記積記憶回路を前記積算値記憶回路に接続し、前記積記憶回路の積と、積算値とを合成して、前記Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップと、
ｆ）前記第１マルチビット値の全てのビットがビット順に提供されるまで、前記第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップと、
ｇ）前記Ｍ個の時分割積和演算回路のそれぞれの積算値をスケーリングするステップと、
ｈ）前記Ｍ個の時分割積和演算回路のそれぞれの積算値を加算して積を生成するステップと、
を含むハイブリッド行列乗算方法。
【請求項17】
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップと、ｂ）請求項１から１１のいずれか１項に記載の時分割積和演算回路を提供するステップと、
ｃ）第１マルチビット値の入力ビットを提供し、第２マルチビット値の第２入力ビットを乗算器に提供し、積算スイッチを設定して、積算値記憶回路を時分割積和演算回路に接続し、積算値記憶回路を時分割積和演算回路の積算値記憶回路から切り離すステップと、
ｄ）第１マルチビット値の入力ビットに第２マルチビット値の第２入力ビットを乗算し、積記憶回路に記憶されたビット積を形成するステップと、
ｅ）積算スイッチを切り替えて、積算値記憶回路を時分割積和演算回路から切り離し、積算値記憶回路に接続し、積算値記憶回路の積算値と積算値を合成して、Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップと、
ｆ）第１マルチビット値の全てのビットがビット順に提供されるまで、第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップと、
ｇ）時分割積和演算回路の積算値をスケーリングして、スケーリングされた値を生成するステップと、
ｈ）スケーリングされた値をマルチビット積に加算するステップと、
ｉ）ステップｃ）～ｈ）を繰り返してマルチビット積を生成するステップと、
を含むハイブリッド行列乗算方法。
【請求項18】
請求項１から１１のいずれか１項に記載の時分割積和演算回路と、積算値を記憶する記憶回路と、
（ｉ）乗算器に第１入力値を供給し、第２入力値を供給し、積算スイッチを設定して、積算値記憶回路を乗算器に接続し、積算値記憶回路から積算値記憶回路を切り離すステップと、
（ｉｉ）積算スイッチを切り替えて、積算値記憶回路を時分割積和演算回路から電気的に切り離し、積算値記憶回路を積算値記憶回路に電気的に接続して、積算値記憶回路の積を積算値と結合し、積算値記憶回路および積算値記憶回路に記憶された結合値を提供するステップと、
を繰り返し順次行い、前記積算値をメモリ回路に保存するように動作する制御回路と、
を備えたハイブリッド行列乗算器。
【請求項19】
メモリ回路であって、各メモリ回路は積算値を記憶するためのメモリ回路と、メモリ回路の積算値を加算する加算器と、を備え、
前記制御回路は、異なる第１入力値を提供し、異なる第２入力値を提供し、各メモリ回路に積算値を格納するように動作する請求項１８に記載のハイブリッド行列乗算器。
【請求項20】
第１入力値を受け取り、第２入力値を受け取り、前記第１入力値と前記第２入力値との積を生成するように動作可能な乗算回路と、積算デジタル値を記憶するように動作可能な積算デジタル記憶回路と、
前記積を受け取り、積を積算デジタル記憶回路に記憶された積算デジタル値と結合し、積算デジタル値を出力するように動作可能なデジタルビット積算器と、
前記積と前記積算デジタル値とを組み合わせる際には、（ｉ）積が１であり、積算デジタル値がゼロである場合、値を積算デジタル記憶回路に格納し、（ｉｉ）積が１であり、積算デジタル値がゼロでない場合、同じ積算デジタル値を維持し、または（ｉｉｉ）積がゼロである場合、積算デジタル値を２倍する時分割積和演算回路。
【請求項21】
積を受け取るように動作可能な積記憶回路と、前記積記憶回路と前記デジタルビット積算器に接続された１ビットアナログデジタルコンバータと、を備え、
前記積記憶回路は、前記積を１ビットアナログ／デジタル変換器に供給し、前記１ビットアナログ／デジタル変換器は、前記積を受け取り、前記積をデジタルビット積に変換し、デジタルビット積を前記デジタルビット積算器に供給する請求項２０に記載の時分割積和演算回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、行列乗算の処理アーキテクチャ、デバイス、および方法に関し、特にハイブリッド積和演算回路に関する。
【背景技術】
【0002】
行列の乗算は、多くの数学計算において重要な演算である。例えば、線形代数学では、微分方程式のような連立一次方程式を解くために行列の乗算を用いることができる。このような数学的計算は、例えばパターンマッチング、人工知能、解析幾何学、工学、物理学、自然科学、コンピュータサイエンス、コンピュータアニメーション、経済学などに応用されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
行列の乗算は通常、保存されたプログラムを実行するデジタルコンピュータで行われる。プログラムは実行される演算を記述し、コンピュータ内のハードウェア、例えばデジタル乗算器や加算器が演算を実行する。いくつかの計算機システムでは、特別に設計されたハードウェアが計算速度を高速化することができる。アプリケーションによっては、特にセーフティクリティカルなタスクのように、有用な出力を有用な時間で提供するためにリアルタイム処理が必要なものもある。さらに、携帯機器に搭載されるアプリケーションは、使用できる電力が限られている。このような高速計算システムにもかかわらず、大きな行列と高いデータレートの問題を解くには時間がかかり、必要以上の電力を消費する可能性がある。そのため、より高速かつ低消費電力で行列の乗算を実行できるコンピューティングハードウェアアクセラレータが必要とされている。
【課題を解決するための手段】
【0004】
本開示の実施形態は、特に、積和演算(multiply accumulate operations)を使用して行列乗算を実行するためのハイブリッドのコンピューティングハードウェアアクセラレータを提供することができる。本開示のコンピューティングハードウェアアクセラレータは、アナログ積算値を備えたデジタル２進シングルビット乗算器から構成される。シングルビット乗算器のデータ値はそれぞれデジタルメモリに格納され、シングルビット乗算結果はキャパシタに電荷として格納される。キャパシタの電荷は、値を合計:sum（積算:accumulate）するために結合され、積和演算を提供する。キャパシタの電荷を組み合わせることで、和演算はほぼ瞬時に行われ、導体内の電荷が流れる速度に依存し、外部電力を必要としない。したがって、本開示の実施形態は、非常に高速かつ低電力の積和演算回路を提供することができる。電荷は電子システムにおいてＱと表記されるため、本明細書では各シングルビット積和演算回路をｑｍａｃと称する。これは、デジタル乗算とアナログ積算を使用するハイブリッド回路である。
【0005】
本開示の実施形態によれば、ハイブリッド積和演算回路は、シングルビット積和演算回路のアレイを備え、各シングルビット積和演算回路は、（ｉ）第１シングルビット値を記憶するための第１記憶素子と、（ｉｉ）第２シングルビット値を記憶するための第２記憶素子と、を備える、（ｉｉｉ）積を計算するために第１シングルビット値に第２シングルビット値を乗算するためのビット乗算回路（bit-multiply circuit）と、（ｉｖ）アナログ記憶回路であって、ビット乗算回路は、積を表す電荷をアナログ記憶回路に蓄積するように動作可能である、アナログ記憶回路と、を備える。シングルビット積和演算回路のアレイは、各アナログ記憶回路に蓄積された電荷を結合して、積の合計を表す蓄積電荷(accumulated charge)を提供するように動作可能である。アナログ記憶回路はキャパシタであればよい。
【0006】
実施形態によれば、ハイブリッド積和演算回路は、ビット乗算回路からアナログ記憶回路に電荷を転送するために第１モードで動作可能であり、ビット乗算回路をアナログ記憶回路から分離し、蓄積された電荷を提供するためにアレイのアナログ記憶回路を一緒に接続するために第２モードで動作可能である、ビット乗算回路およびアナログ記憶回路に接続されたスイッチ回路を備える。アレイのアナログ記憶回路から電荷を除去するように動作可能な、アレイのアナログ記憶回路に接続されたクリア回路を備えてもよい。ビット乗算回路は機能ＡＮＤゲートであるか、またはＡＮＤゲートの機能を実行してもよい。
【0007】
本開示の実施形態において、ハイブリッド積和演算回路は、アレイ内のアナログ記憶回路に接続された蓄積電荷をデジタル蓄積値に変換するアナログ／デジタル変換器を備える。デジタル積算値に２の累乗を乗算するシフト回路またはシフト電気接続を備えてもよい。デジタル積算値を加算してデジタル行列値を生成するように動作可能なデジタル加算器を備えてもよい。デジタル加算器はパイプライン接続可能である。
【0008】
実施形態では、並列接続されたｑｍａｃｓ１０のアナログ記憶回路１６の出力を変換するアナログ／デジタル変換器は存在せず、ハイブリッド乗算記憶回路のアレイの出力の加算は、蓄積された電荷を加算してアナログ行列値を生成するように動作可能なアナログ加算器によって実行されてもよい。実施形態では、蓄積された電荷を２のべき乗で乗算するために、アレイ内のアナログ記憶回路に接続された電圧乗算器から構成されてもよい。このような加算および乗算は、アナログ行列値を提供するように動作可能なアナログ記憶回路に接続されたオペアンプ入力を有する加算器として構成されたオペアンプによって実行することができる。オペアンプのオペアンプ入力は、オペアンプ入力を２のべき乗で乗算または除算するように構成することができる。一部の実施形態は、アナログ行列値を変換してデジタル行列値を生成するアナログ／デジタル変換器を備え、オペアンプの出力がデジタル化される。
【0009】
実施形態では、ビット乗算回路は、直列に接続されたスイッチ、例えば、ＭＯＳトランジスタの対を含む直列スイッチ回路、正の制御信号によって制御される第１ＭＯＳトランジスタ、および同じ制御信号の反転（負）バージョンによって制御される第２ＭＯＳトランジスタから構成されてもよい。直列に接続されたスイッチの１つはウェイト値によって制御され、もう１つはウェイト値と入力値の行列乗算を表す入力値によって制御される。
【0010】
本開示の実施形態によれば、ハイブリッド行列乗算器は、デジタル記憶素子と、デジタル値を記憶するように動作可能なデジタル記憶素子の各々と、記憶されたデジタル値を乗算して積を生成するための乗算回路と、積を記憶するように動作可能なアナログ記憶回路とを備える。電圧接続は、デジタル記憶素子、乗算回路、およびアナログ記憶回路を動作させるための電力を供給することができる。電源接続は、デジタル記憶素子、乗算回路、およびアナログ記憶回路を動作させるための電力を供給し、１Ｖ以下の電圧（例えば、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下）を有してもよい。乗算回路は、一対のＭＯＳトランジスタを含む直列接続されたスイッチで構成することができる。
【0011】
本開示の実施形態によれば、ハイブリッド時分割積和演算回路は、積記憶回路（product storage circuit）と、第１入力値を受信し、第２入力値を受信し、第１入力値と第２入力値との積を生成し、積を積記憶回路に記憶するように動作可能な乗算回路と積算値を記憶する積算値記憶回路（accumulator storage circuit）と、積算値記憶回路と積算値記憶回路を電気的に並列接続し、または積算値記憶回路から積算値記憶回路を電気的に切り離すように動作可能な、積算値記憶回路と積算値記憶回路を接続するアキュムレーションスイッチ（accumulation switch）とを備える。
【0012】
時分割積和演算回路の実施形態は、第１マルチプレクサに入力される複数の第１入力値のうちの１つを選択するように動作可能な第１マルチプレクサを備えてもよく、乗算回路は、第１マルチプレクサから複数の第１入力値のうちの選択された１つを受け取り、第２入力値を受け取り、複数の第１入力値のうちの選択された１つと第２入力値との積を生成するように動作可能でもよい。実施形態では、第２マルチプレクサに入力される複数の第２入力値のうちの１つを選択するように動作可能な第２マルチプレクサを備えてもよく、乗算回路は、第２マルチプレクサから第２入力値のうちの選択された１つを受け取り、複数の第１入力値のうちの選択された１つと第２入力値のうちの選択された１つとの積を生成するように動作可能でもよい。
【0013】
本開示の実施形態によれば、積記憶回路および積算値記憶回路は、電荷を蓄積するアナログ記憶回路である。積記憶回路および積算値記憶回路は、キャパシタであり得る。
【0014】
本開示の実施形態によれば、乗算回路は、２つの２進ビットを乗算するためのシングルビット乗算回路である。乗算回路は、シリアル接続されたシリアルスイッチ回路から構成され得る。アキュムレーションスイッチは、乗算回路のシリアルスイッチ回路とシリアルに接続されたシリアルスイッチ回路であり得る。乗算回路は、シリアル接続されたシリアルスイッチ回路で構成され、前記乗算回路のシリアルスイッチ回路およびアキュムレーションスイッチのシリアルスイッチ回路の１つまたは複数を差動スイッチとすることができる。
【0015】
本開示の実施形態によれば、アキュムレーションスイッチを操作して積記憶回路と積算値記憶回路とを並列に接続すると、積算値記憶回路の積算値と積記憶回路の積とが結合され、積記憶回路と積算値記憶回路とに記憶された結合値が得られる。
【0016】
ハイブリッド時分割行列乗算器の実施形態は、（ｉ）第１入力値と第２入力値とを乗算器に供給し、アキュムレーションスイッチを切り替えて積を積記憶回路に記憶させ、（ｉｉ）アキュムレーションスイッチを切り替えて積記憶回路と積算値記憶回路とを電気的に並列接続し、積記憶回路の積と積算値とを結合して、積記憶回路と積算値記憶回路とに記憶された結合値を提供するように順次動作可能な制御回路を備える。
【0017】
本開示の実施形態によれば、ハイブリッド行列乗算器は、複数の時分割積和演算回路と、複数の時分割積和演算回路の積算値を加算するための加算器とを備える。積算値はアナログ値であることができ、いくつかの実施形態では、積算値をデジタル値に変換するためのアナログ／デジタル変換器と、加算器をデジタル加算器とから構成することができる。いくつかの実施形態では、積算値はアナログ値であり、加算器はアナログ加算器である。
【0018】
本開示の実施形態によれば、行列乗算のハイブリッド方法は、以下を含む。
ａ）Ｎビットを有するマルチビット値を提供するステップ
ｂ）ハイブリッド時分割反復積和演算回路を提供するステップ
ｃ）マルチビット値の入力ビットを提供し、乗算器に第２入力ビットを提供し、アキュムレーションスイッチを設定して、積算値記憶回路を時分割乗算値記憶回路に接続し、積算値記憶回路を積算値記憶回路から切り離すステップ
ｄ）マルチビット値の入力ビットに第２入力ビットを乗算し、積記憶回路に格納されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積記憶回路を時分割積和演算回路から切り離し、積記憶回路を積算値記憶回路に接続し、積記憶回路内の積を蓄積値と結合して積算値記憶回路内に結合値を生成するステップ
ｆ）マルチビット値の全ビットがビット順に供給され、マルチビット値と第２入力ビットの積が生成されるまで、ステップｃ）～ｅ）をＮ回繰り返す。
ａ）Ｎビットを有するマルチビット値を提供するステップ
ｂ）ハイブリッド時分割反復積和演算回路を提供するステップ
ｃ）マルチビット値の入力ビットを提供し、乗算器に第２入力ビットを提供し、アキュムレーションスイッチを設定して、積算値記憶回路を時分割乗算値記憶回路に接続し、積算値記憶回路を積算値記憶回路から切り離すステップ
ｄ）マルチビット値の入力ビットに第２入力ビットを乗算し、積記憶回路に格納されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積記憶回路を時分割積和演算回路から切り離し、積記憶回路を積算値記憶回路に接続し、積記憶回路内の積を蓄積値と結合して積算値記憶回路内に結合値を生成するステップ
ｆ）マルチビット値の全ビットがビット順に供給され、マルチビット値と第２入力ビットの積が生成されるまで、ステップｃ）～ｅ）をＮ回繰り返す。
【0019】
本開示の実施形態によれば、行列乗算のハイブリッド方法は、以下を含む。
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップ
ｂ）上記のＭ個の時分割積和演算回路を提供するステップ
ｃ）第１マルチビット値の入力ビットを提供し、第２マルチビット値の異なる第２入力ビットをＭ個の時分割積和演算回路の各々の乗算器に提供し、アキュムレーションスイッチを設定して、積算回路を時分割積和演算回路に接続し、積算回路をＭ個の時分割積和演算回路の各々の積算値記憶回路から切り離すステップ
ｄ）マルチビット値の入力ビットに第２入力ビットを乗算し、Ｍ個の時分割積和演算回路それぞれと積和演算回路に格納されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から切り離し、積算値記憶回路に接続し、積算値記憶回路の積算値と積算値を合成して、Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップ
ｆ）第１マルチビット値の全てのビットがビット順に提供されるまで、第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップ
ｇ）Ｍ個の時分割積和演算回路のそれぞれの積算値をスケーリングするステップ
ｈ）Ｍ個の時分割積和演算回路のそれぞれの積算値を加算して積を生成するステップ
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップ
ｂ）上記のＭ個の時分割積和演算回路を提供するステップ
ｃ）第１マルチビット値の入力ビットを提供し、第２マルチビット値の異なる第２入力ビットをＭ個の時分割積和演算回路の各々の乗算器に提供し、アキュムレーションスイッチを設定して、積算回路を時分割積和演算回路に接続し、積算回路をＭ個の時分割積和演算回路の各々の積算値記憶回路から切り離すステップ
ｄ）マルチビット値の入力ビットに第２入力ビットを乗算し、Ｍ個の時分割積和演算回路それぞれと積和演算回路に格納されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から切り離し、積算値記憶回路に接続し、積算値記憶回路の積算値と積算値を合成して、Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップ
ｆ）第１マルチビット値の全てのビットがビット順に提供されるまで、第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップ
ｇ）Ｍ個の時分割積和演算回路のそれぞれの積算値をスケーリングするステップ
ｈ）Ｍ個の時分割積和演算回路のそれぞれの積算値を加算して積を生成するステップ
【0020】
本開示の実施形態によれば、行列乗算のハイブリッド方法は、以下を含む。
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップ
ｂ）上記の時分割積和演算回路を提供するステップ
ｃ）第１マルチビット値の入力ビットを提供し、第２マルチビット値の第２入力ビットを乗算器に提供し、アキュムレーションスイッチを設定して、積算値記憶回路を時分割積和演算回路に接続し、積算値記憶回路を時分割積和演算回路の積算値記憶回路から切り離すステップ
ｄ）第１マルチビット値の入力ビットに第２マルチビット値の第２入力ビットを乗算し、積記憶回路に記憶されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から切り離し、積算値記憶回路に接続し、積算値記憶回路の積算値と積算値を合成して、Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップ
ｆ）第１マルチビット値の全てのビットがビット順に提供されるまで、第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップ
ｇ）時分割積和演算回路の積算値をスケーリングして、スケーリングされた値を生成するステップ
ｈ）スケーリングされた値をマルチビット積に加算するステップ
ｉ）ステップｃ）～ｈ）を繰り返してマルチビット積を生成するステップ
ａ）Ｎビットを有する第１マルチビット値とＭビットを有する第２マルチビット値を提供するステップ
ｂ）上記の時分割積和演算回路を提供するステップ
ｃ）第１マルチビット値の入力ビットを提供し、第２マルチビット値の第２入力ビットを乗算器に提供し、アキュムレーションスイッチを設定して、積算値記憶回路を時分割積和演算回路に接続し、積算値記憶回路を時分割積和演算回路の積算値記憶回路から切り離すステップ
ｄ）第１マルチビット値の入力ビットに第２マルチビット値の第２入力ビットを乗算し、積記憶回路に記憶されたビット積を形成するステップ
ｅ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から切り離し、積算値記憶回路に接続し、積算値記憶回路の積算値と積算値を合成して、Ｍ個の時分割積和演算回路のそれぞれの積算値記憶回路に合成値を生成するステップ
ｆ）第１マルチビット値の全てのビットがビット順に提供されるまで、第１マルチビット値のＮビットのそれぞれについてステップｃ）～ｅ）を繰り返すステップ
ｇ）時分割積和演算回路の積算値をスケーリングして、スケーリングされた値を生成するステップ
ｈ）スケーリングされた値をマルチビット積に加算するステップ
ｉ）ステップｃ）～ｈ）を繰り返してマルチビット積を生成するステップ
【0021】
本開示の実施形態によれば、ハイブリッド行列乗算器は、ハイブリッド時分割反復積和演算回路と、積算値を記憶するためのメモリ回路と、以下のステップを順次繰り返し実行させ積算値をメモリ回路に保存する制御回路とを備える。
（ｉ）乗算器に第１入力値を供給し、第２入力値を供給し、アキュムレーションスイッチを設定して、積算値記憶回路を乗算器に接続し、積算値記憶回路から積算値記憶回路を切り離すステップ
（ｉｉ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から電気的に切り離し、積算値記憶回路を積算値記憶回路に電気的に接続して、積算値記憶回路の積を積算値と結合し、積算値記憶回路および積算値記憶回路に記憶された結合値を提供するステップ
（ｉ）乗算器に第１入力値を供給し、第２入力値を供給し、アキュムレーションスイッチを設定して、積算値記憶回路を乗算器に接続し、積算値記憶回路から積算値記憶回路を切り離すステップ
（ｉｉ）アキュムレーションスイッチを切り替えて、積算値記憶回路を時分割積和演算回路から電気的に切り離し、積算値記憶回路を積算値記憶回路に電気的に接続して、積算値記憶回路の積を積算値と結合し、積算値記憶回路および積算値記憶回路に記憶された結合値を提供するステップ
【0022】
本開示のいくつかの実施形態は、メモリ回路と、積算値を記憶するための各メモリ回路と、メモリ回路内の積算値を加算するための加算器とを備える。制御回路は、異なる第１入力値を提供し、異なる第２入力値を提供し、各メモリ回路に積算値を記憶するように動作可能である。
【0023】
本開示のいくつかの実施形態によれば、時分割積和演算回路は、第１入力値を受け取り、第２入力値を受け取り、第１入力値と第２入力値との積を生成するように動作可能な乗算回路と、積算デジタル値を記憶するように動作可能な積算デジタル記憶回路と、積を受け取り、積を積算デジタル記憶回路に記憶された積算デジタル値と結合し、積算デジタル値を出力するように動作可能なデジタルビット積算器とを備える。積を積算デジタル値と結合するステップは、（ｉ）積が１であり、積算デジタル値がゼロである場合、値を積算デジタル記憶回路に記憶するステップ、（ｉｉ）積が１であり、積算デジタル値がゼロでない場合、同じ積算デジタル値を維持するステップ、または（ｉｉｉ）積がゼロである場合、積算デジタル値を２倍するステップを含み得る。本開示のいくつかの実施形態は、積を受け取るように動作可能な積記憶回路と、積記憶回路およびデジタルビット積算器に接続された１ビットアナログ／デジタル変換器とを備える。積記憶回路は、積を１ビットアナログ／デジタル変換器に提供するように動作可能であり、１デジタルビット／デジタル変換器は、積を受け取り、積をデジタルビット積に変換し、デジタルビット積をデジタルビット積算器に提供するように動作可能である。
【0024】
本開示の実施形態は、積和演算を使用して行列乗算を実行する、高速、高効率、低消費電力、小型のハイブリッドハードウェアアクセラレータを提供する。
【図面の簡単な説明】
【0025】
【図1A】本開示の実施形態を理解する上で有用な行列乗算演算を数学的に示す図である。
【図1B】本開示の実施形態を理解する上で有用な行列乗算演算を数学的に示す図である。
【図1C】本開示の実施形態を理解する上で有用な簡略化されたコンピュータプログラムによる行列乗算演算を示す図である。
【図1D】本開示の実施形態を理解する上で有用な簡略化されたコンピュータプログラムによる行列乗算演算を示す図である。
【図2】本開示の例示的実施形態によるシングルビット積和演算回路の機能回路図である。
【図4A】本開示の例示的実施形態による、スイッチ回路およびクリア回路を備えたシングルビット積和演算回路の機能回路図である。
【図6】本開示の実施形態を理解する上で有用な積和演算値による乗算演算をグラフ化したものである。
【図7】本開示の例示的実施形態によるデジタル総和回路を備えたシングルビット積和演算回路の２次元アレイの概略図である。
【図8】本開示の例示的な実施形態による、アナログ加算回路を備えたシングルビット積和演算回路の２次元アレイの概略図である。
【図9】本開示の例示的な実施形態によるアナログ加算回路の回路図である。
【図10】本開示の例示的な実施形態によるアナログ加算回路の回路図である。
【図11A】ベクトル行列ハイブリッド積和演算回路の概略図である。
【図13】本開示の例示的な実施形態による低消費電力シングルビット乗算を示す、アナログ電圧で制御されるカスケード接続されたスイッチの抽象的な回路図である。
【図14】本開示の例示的実施形態による、低電力アナログ電圧で制御されるスイッチの概略図である。
【図15A】本開示の例示的実施形態による、蓄積キャパシタを有する時分割反復積和演算スイッチの概略図である。
【図15B】本開示の例示的な実施形態による、積ストレージキャパシタとデジタル積算値とを備えた時分割反復積和演算スイッチの概略図である。
【図15C】本開示の例示的実施形態による、デジタル積算値を備えた時分割反復積和演算スイッチの概略図である。
【図16】本開示の例示的な実施形態による、コントローラと入力マルチプレクサとを備えた時分割反復積和演算スイッチの概略図である。
【図17】本開示の例示的実施形態による方法のフローチャートである。
【図18】本開示の例示的な実施形態による、アナログ加算器を備えた複数の時分割積和演算スイッチの概略図である。
【図19】本開示の例示的な実施形態による、デジタル加算器を備えた複数の時分割積和演算スイッチの概略図である。
【図20】本開示の例示的な実施形態による、コントローラと２つの入力マルチプレクサとを備えた時分割反復積和演算スイッチの概略図である。
【図21】本開示の例示的実施形態による方法のフローチャートである。
【図22】本開示の例示的な実施形態による、マルチビット乗算用の時分割反復シングルビット積和演算スイッチとデジタルシフト積算器の概略図である。
【図23】本開示の例示的な実施形態による、アナログ記憶装置とアナログ加算器とを備えたマルチビット乗算用の時分割シングルビット反復積和演算スイッチの概略図である。
【図24】本開示の例示的実施形態による、デジタル記憶装置とデジタル加算器を備えたマルチビット乗算のための時分割シングルビット積和演算スイッチの概略図である。
【図25】本開示の例示的実施形態による、２ビット値に対する時分割積和演算を示す表である。
【図26A】本開示の例示的な実施形態による、４ビット値に対する時分割積和演算を示す表である。
【図26B】本開示の例示的な実施形態による、４ビット値に対する時分割積和演算を示す表である。
【発明を実施するための形態】
【0026】
本開示の特徴および利点は、同様の参照文字が全体を通して対応する要素を識別する図面と併せて考慮すると、以下に記載する詳細な説明からより明らかになるであろう。図面において、同様の参照番号は、一般に、同一、機能的に類似、および／または構造的に類似の要素を示す。図は必ずしも縮尺通りに描かれていない。
【0027】
本開示の特定の実施形態は、各々がシングルビット値を記憶する２つのデジタルシングルビット２進記憶素子と、２つのシングルビット値を乗算して積を計算する乗算器と、積を電荷（または電圧）として記憶するためのキャパシタなどのアナログ電荷記憶素子とを備えるシングルビットハイブリッド積和演算回路（それぞれをｑｍａｃと称し、複数の場合、ｑｍａｃｓと称す）に関する。ｑｍａｃｓの１次元配列は、シングルビットの積の１次元配列（ベクトル）を計算し、合計することができる。ｑｍａｃｓの２次元配列は、２つのマルチビットデジタル乗算子の積を計算することができる（乗算子とは、乗算された積を計算するために別の値と乗算される値のことである）。マルチビット乗算子を計算するためのｑｍａｃｓの２次元配列のサイズは、Ｎ＋Ｍ－１とすることができる。ここで、Ｎは２つのデジタル乗算子の一方のビット数であり、Ｍは２つのデジタル乗算子の他方のビット数である。Ｍ個の値を持つ２つの線形ベクトル（数値の１次元配列）に対するベクトル行列の乗算と積算は、Ｍ個の２次元配列で計算し、１つの値に積算されることができる。
【0028】
図１Ａに示すように、Ａ、Ｂ、Ｃを行列とする計算Ｃ＝ＡｘＢは行列の乗算である。Ａをｍ×ｎの行列、Ｂをｎ×ｐの行列とすると、Ｃはｍ×ｐの行列である。ここで、Ｃｉｊ＝ΣＡｉｋＢｋｊである（ｋ＝１～ｎ、ｉ＝１～ｍ、ｊ＝１～ｐ）。ｋ＝１～Ｎのとき、ＡとＢの積の和演算は、乗算（ｍａｃ）演算である。したがって、行列の乗算は、サイズｋの一連の（ｉ×ｊ）乗積演算であり、各乗積演算は行列Ｃの１つの値を提供する。図１Ｂは、ＣとＢが線形（例えば１次元またはベクトル）行列であるように、ｐ＝１である計算Ｃ＝ＡｘＢを示す。図１Ｃは、図１Ａの行列計算の計算を示す簡略化されたソフトウェアプログラムであり、図１Ｄは、図１Ｂの行列計算の計算を示す簡略化されたソフトウェアプログラムである。ｋ＝０から（ｎ－１）ループは、ｎ回の乗算とｎ回の加算を必要とする積和演算である。
【0029】
本開示の実施形態によれば、図２および図３に示すように、ハイブリッド積和演算は、ｑｍａｃｓ１０のアレイによって実行することができ、ｑｍａｃ１０は、第１ビットＡを記憶するための第１デジタルシングルビットバイナリ記憶素子１２と、第２ビットＢを記憶するための第２デジタルシングルビットバイナリ記憶素子１２と、乗算子ＡおよびＢを乗算し、ビットキャパシタ１６（アナログ記憶回路１６）に電荷として記憶される積を生成するためのビット乗算器１４（ビット乗算回路１４）と、を備える。記憶素子１２は、図２の拡大図に示すように、ＳＲＡＭセル、ＤＲＡＭセル、フリップフロップ（例えば、Ｄフリップフロップ）、または入力と出力とが接続された一対の反転器でもよい。ビット乗算器１４は、ＡおよびＢの両方が正（例えば、１）である場合にのみ正の値（例えば、１）を提供するＡＮＤゲートでよく、したがって乗算を提供する。ＡＮＤゲートは、図２に示すように、ソースがＡ用記憶素子１２に接続され、ゲートがＢ用記憶素子１２（またはその逆）に接続されたトランジスタとして実装することができ、乗算子ＡおよびＢの積が１の値である場合にビットキャパシタ１６に蓄積された電荷Ｑを提供する。ＡまたはＢの値が、異なるｑｍａｃｓ１０に対して同じである場合、定数用の記憶素子１２は、複数のｑｍａｃｓ１０によって共有され得る（例えば、単一の記憶素子１２は、後述する図７に示されるように、複数のｑｍａｃｓ１０に入力値を提供し得る）。アナログ回路設計およびデジタル回路設計の知識を有する者には理解されるように、図２および図３は簡略化された設計であり、非常に低い電圧および電力で動作することができる後述の図１３および図１４に示されるものなど、はるかに複雑な設計が本開示の実施形態として含まれる。例えば、ｑｍａｃ１０によって使用される電力を低減し、回路速度を増加させるために、ビットキャパシタ１６に蓄積される電流量を非常に小さくすることができる。ビットキャパシタ１６は、集積回路の実施形態におけるビットキャパシタ１６の面積を縮小するために、非常に小さくすることができる。したがって、いくつかの実施形態では、ビット乗算器１４は、ビットキャパシタ１６に電荷を蓄積させる電流を経時的に非常に正確に制御し、積和演算動作の正確さと精度を維持する。したがって、ビット乗算器１４は、例えば注意深く較正されたタイミング信号および電圧に応答して、ビットキャパシタ１６に蓄積される電荷の量を非常に正確に制御するように設計することができる。
【0030】
図３は、ハイブリッド積和演算回路２０において４つの積を合計するために並列に接続されたビットキャパシタ１６（アナログ記憶回路１６）を有する４つのｑｍａｃｓ１０を示している。４つの並列に配置されたｑｍａｃｓ１０は、４つのシングルビットＡ値にそれぞれシングルビットＢ値を乗算する積和演算を提供する。シングルビットのＢ値は同じでも異なっていてもよい。したがって、図３は、４つのシングルビットの２進値（例えば、図１Ａ～図１Ｄの数学的図解ではｋ＝４）に対する積和演算を実行するための回路を示す。このように、シングルビット積和演算回路１０のアレイは、各アナログ記憶回路１６に蓄積された電荷を結合して、ｑｍａｃｓ１０の積の和を表す蓄積電荷を提供するように、共に動作可能である。
【0031】
並列接続されたビットキャパシタ１６上の電荷の合計は、アナログデジタルコンバータ（ＡＤＣ）３０でデジタル値に変換されるか、またはさらなる計算のためのアナログ値として使用されるアナログ積算値出力Ｏを提供する。並列キャパシタは、並列接続されたキャパシタの静電容量の合計に等しい静電容量を持つため、電圧または電荷の絶対値（出力Ｏ）は、キャパシタの数ｎによってスケーリングされなければならない。キャパシタの電荷は電圧×静電容量に等しいので（Ｑ＝ＣＶ）、一定の電荷に対して静電容量が増加すれば、電圧はそれに応じて減少する。例えば、全てのキャパシタが１個の値に相当する電荷Ｑを蓄える場合、その値の合計は４個（図３の例）になるが、４個のキャパシタは電気的に並列接続されているため、電圧は１個のままである。したがって、電圧出力はキャパシタの数でスケーリングされなければならない（例えば、図３の図では４倍）。
【0032】
ハイブリッド積和演算回路は、例えばデジタル加算器を使用したデジタル等価回路よりも少ない電力で動作することができる。小ビットキャパシタ１６からの正味の電流または電荷リークは非常に小さくすることができ、アナログ記憶回路１６および他のアナログ演算は、例えば１ボルト以下（例えば、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下）であり、従来のデジタル論理に使用される電圧（例えば、５Ｖ、３．６Ｖ、３．３Ｖ、または１．６５Ｖ）よりも低い、非常に低い電圧で動作することができる。本開示のいくつかの実施形態は、実質的に１０ｍＶで動作することができる。
【0033】
図２および図３の回路は、ｑｍａｃｓ１０および積和演算アレイにおけるそれらの実装を簡略化して表したものである。前述のように、ビットキャパシタ１６への電荷蓄積の正確な制御は、積和演算の精度と正確さを維持するのに役立つ。図４Ａに示されるように、ｑｍａｃ１０のより複雑な回路は、ビット乗算器１４の出力およびビットキャパシタ１６に接続されたスイッチ回路１８（図ではＳとも指定される）を用いて、ｑｍａｃ１０のアレイにおけるｑｍａｃ１０間の電気的接続を制御する。スイッチ回路１８がオンのとき、ビットＡとＢの積を表す電荷Ｑは、スイッチ回路１８の左トランジスタを介してビットキャパシタ１６に蓄積される。スイッチ回路１８がオフのとき、左トランジスタがオフとなり、スイッチ回路１８の中央トランジスタを含むインバータがスイッチ回路１８の右トランジスタを含む接続スイッチに正信号を印加し、ビットキャパシタ１６を並列接続する。
【0034】
図４Ａのスイッチ回路１８は簡略化された回路であり、スイッチ機能を提供するためにより複雑な回路を実装することができ、そのようなスイッチ回路も本開示に含まれる。したがって、第１モードでは、スイッチ回路１８はオンであり、ビット乗算器１４による乗算の積は、各ｑｍａｃ１０内のビットキャパシタ１６に電荷を転送するために個別かつ個別に印加される。第２モードでは、スイッチ回路１８はオフであり、ビットキャパシタ１６は並列に接続され、各ｑｍａｃ１０のビットキャパシタ１６上の電荷Ｑはビット乗算器１４から分離され、積算値出力Ｏを提供するために合計される。図４Ｂは、図４Ａのシングルビット積和演算回路１０を抽象化したものであり、ＡおよびＢはシングルビットデジタル記憶素子１２、Ｍはビット乗算器１４、Ｓはスイッチ回路１８、Ｃはクリア回路１９である。
【0035】
図４Ｃは、ｑｍａｃ１０の積和演算サイクルを示している。負荷信号ＡおよびＢは、例えばコンピュータまたは他のステートマシンコントローラによって提供される記憶素子１２に対応する値を格納するように設定され、ビット乗算器１４によって乗算される。同時に、クリア信号がハイ、スイッチ信号がローとなり、ビットキャパシタ１６を分離してクリアする。ビットキャパシタ１６がクリアされると、クリア信号がローに設定され、スイッチ信号がハイに設定されて、ＡとＢの積を表す電荷Ｑをビットキャパシタ１６に預けることができる。電荷Ｑがビットキャパシタ１６にロードされると、スイッチ信号がローに設定され、ビット乗算器１４をビットキャパシタ１６から分離し、全てのビットキャパシタ１６を並列に接続し、それによってビットキャパシタ１６上の電荷Ｑを合計して積算値出力Ｏを提供する。出力Ｏに等しい合計された電荷Ｑは、適切にスケーリングされ、アナログデジタル変換器３０でデジタル値に変換されるか、アナログ値としてさらなる計算に使用される。スイッチ回路１８が第１モードから第２モードに切り替わるとき、全体の動作は２サイクルで行うことができる。
【0036】
図５は、図４Ｂの抽象的表現を用いてハイブリッド積和演算回路２０を形成するｑｍａｃｓ１０のアレイを示す。いくつかの実施形態において、単一のクリア回路１９は、スイッチ回路１８がオフのときに接続されたビットキャパシタ１６の全てから電荷をクリアするために使用することができるが、ビットキャパシタ１６間に接続されたスイッチ回路１８は、ビットキャパシタ１６の全てに対する電荷除去を妨害することができる。いくつかの実施形態では、クリア回路１９は各ｑｍａｃ１０に設けられ、クリア回路１９は、スイッチ回路１８と同様に、ハイブリッド積和演算回路２０において共通に制御される。
【0037】
図６は、バイナリマルチデジット多ビット値に対する完全な乗算を示している。図６は、４ビットを有する値の場合を示しているが、乗算されるビットの数に対応するｑｍａｃｓ１０の数を有するハイブリッド積和演算回路２０により、任意の数のビットを使用することができる。各ハイブリッド積和演算回路２０のｑｍａｃｓ１０の数は、Ａのビット数に対応し、ハイブリッド積和演算回路２０の数は、同時に行う積和演算の数に対応する。ｑｍａｃｓ１０の数がＡのビット数より少ない場合、または同時に行う積和演算の数がＢのビット数より少ない場合、部分的な計算を行い、ステートマシンのような外部のコンピュータまたはコントローラの制御下で生成物を保存し、結合することができる。
【0038】
図６の４ビットの例に示すように、示された積の各列は、値Ｂの１ビットに値Ａのビットを乗算したものである。図６では、各列の積の相対的な大きさ（場所）を表すために、紙に手書きで書かれた乗算の従来のように、列が互いに対して空間的にシフトされている。各列２１の積（乗算値）は、図５に示すように、各ハイブリッド積和演算回路２０において合計され、積算結果（合計出力値Ｏ）を形成する。積の各列２１は、異なるハイブリッド積和演算回路２０で計算され、合計され得る。そして、ハイブリッド積和演算回路２０の積算結果（積算出力値Ｏ）が合計（加算）され、マルチビット乗算の最終値が得られる。
【0039】
積の各列２１の乗算および積算は、ｑｍａｃｓ１０の１次元アレイによって実行することができる。図７に示すように、ｑｍａｃｓ１０の各列は、共通のＢ記憶素子１２を共有するハイブリッド積和演算回路２０を形成する。各ハイブリッド積和演算回路２０のｑｍａｃｓ１０のアレイ（この例では、図６に図示された乗算に対応する）は、出力値Ｏとして積の列２１を計算し合計する。各ハイブリッド積和演算回路２０の出力値Ｏは加算することができる。積の各列２１は異なる位取り値（相対的な大きさ）を有するので、積の各列２１の値は、加算される前に、それらの位取り値、例えば、２、４、８、１６、３２、または６４で乗算するために１～６位で乗算するようにスケーリングされなければならない。複数の乗算演算は、例えば、ビット値が複数の入力値の乗算に共通する重みを表す場合、ビットが変化しないビット値（Ｂ記憶素子１２）を再ロードすることなく実行することができる。
【0040】
ハイブリッドマルチビット乗算器２２を形成するハイブリッド積和演算回路２０のアレイは、従来のデジタル回路よりもはるかに少ないサイクルを有する極めて高速な動作を提供する。さらに、出力値Ｏを合計するための加算ステップ（デジタル的に行われる場合）は、段階的に分割され（例えば、一度に値の組を加算する）、パイプライン化され得るので、動作はさらに高速になり、異なる値に対する積和演算動作は、例えば、コンピュータまたはステートマシンコントローラの制御下で、時間的にオーバーラップされ得る。
【0041】
本開示のいくつかの実施形態では、ハイブリッド積和演算回路２０からの出力値Ｏの加算は、デジタル的に計算される。いくつかの実施形態では、ハイブリッド積和演算回路２０からの出力値Ｏの加算は、アナログ回路を用いて計算される。図７に示すように、出力値は、例えばレジスタまたは他のメモリに格納されたデジタルビット値を提供するために、アナログ－デジタル変換器３０で変換され、デジタルビット値は、例えば互いに対してシフトすることによってスケーリングされ（各シフトは２のべき乗に対応する）、スケーリングされたビット値は、デジタル加算器を使用して合計される。
【0042】
図８に示すように、各ハイブリッド積和演算のアナログ積算結果（ｑｍａｃｓ１０の列）は電圧（または電荷）であり、アナログ積算の場所に対応する量が（例えば、電圧乗算器ＶＭによって）乗算され、乗算されたアナログ積算は、例えばアナログ加算器を使用して加算され、最終的な積算はアナログデジタル変換器３０でデジタル値に変換される。このような実施形態では、全計算を２スイッチサイクル（クリアサイクルまたはロードサイクルを除く）で行うことができ、従来の実施形態と比較して非常に高速な動作を実現する。図８は、全てのｑｍａｃ１０が個別の記憶素子１２を備えた実施形態を示す。
【0043】
アナログ電圧の乗算および加算は、いくつかの実施形態では、加算モードに構成されたオペアンプ４０を使用して実施することができる。図９は、反転加算オペアンプ４０を示している。オペアンプ４０の出力Ｖｏは、各電圧Ｖ1～ＶNの和にＲ’／Ｒnの比を掛けたものに等しく、ｎは特定の列であり、Ｎは加算される積の列２１の数（例えば、図７の例では７）である。各電圧はｑｍａｃｓ１０の列の出力Ｏに対応する。例えば、Ｒ１は、Ｒ’／Ｒ1＝１／６４、Ｒ’／Ｒ2＝１／３２、Ｒ’／Ｒ3＝１／１６、Ｒ’／Ｒ4＝１／８、Ｒ’／Ｒ5＝１／４、Ｒ’／Ｒ6＝１／１、Ｒ’／Ｒ7＝１となるように、加算される最低位値に対応することができる。オペアンプ４０の反転出力は、アナログデジタル変換器３０を使用してデジタル値に変換し、適切にスケーリングすることができる。
【0044】
図１０は、非反転加算オペアンプ４０を示している。オペアンプ４０の出力Ｖｏは、各電圧Ｖ1～ＶNの和にＲ’／Ｒの比を掛けたものに等しく、Ｒ1～ＲNはそれぞれ等しい。電圧値Ｖ1～ＶNは、抵抗で実装された分圧器でスケーリングすることができる。例えば、Ｖ1に接続された抵抗は６３：１の比率を持つことができ、Ｖ2に接続された抵抗は３１：１の比率を持つことができ、Ｖ3に接続された抵抗は１５：１の比率を持つことができるなど、付加された値の場所に対応するように電圧をトップスケールすることができる。オペアンプ４０の出力は、（Ｒ＋Ｒ’）／Ｒ（例えば６４）の比率でスケーリングされ、アナログ／デジタル変換器３０を使用してデジタル値に変換することができる。
【0045】
アナログサミングを有する図７および図８の実施形態は、より高速な動作を提供することができ、デジタルサミングを有する図６の実施形態は、より高精度を提供することができる。本開示の実施形態は、図示されたビット数によって限定されない。例えば、ハイブリッド積和演算回路２０は、６４、１２８、２５６、５１２、１０２４、２０４８、４０９６、８１９２、または１６３８４個以上のｑｍａｃｓ１０を有することができ、同数のハイブリッド積和演算回路２０をアレイに採用して、多くのビットによる高速乗算を提供することができる。本開示の実施形態は、従来のコンピュータまたはグラフィックプロセッサに対するハードウェアアクセラレータとして提供することができる。データは、入力および出力に２つ以上のシフトレジスタを有するパイプライン方式でハードウェアアクセラレータに供給することができる。ハイブリッド積和演算回路２０のアレイのハードウェア実装は、入力ベクトルのサイズに効率的に対応するサイズでなければならない。ハイブリッド積和演算回路２０のアレイがタスクに対して大きすぎる場合、回路の多くが使用されない（例えば、ｑｍａｃｓ１０の数が大きすぎる）。ハイブリッド積和演算回路２０のアレイが小さすぎる場合、ベクトル乗算はより小さなベクトルに分解されなければならない。小さなベクトルが多すぎても、非効率になる。
【0046】
図６に示すように、シングルビット積和演算回路１０の２次元乗算アレイは、マルチビット乗算を実行することができる（例えば、図７および図８）。ハイブリッド行列積和演算回路２４を形成する、図８および図９のような複数のアレイを含むハイブリッド多ビット乗算器２２は、ベクトル乗算全体を計算することができる。ベクトル積和演算（例えば、図１Ｂに示すような）の各マルチビット乗算は、（図７に示すように、またはアナログ和出力値Ｏのアナログ－デジタル変換後に）デジタル積を生成することができ、デジタル積は、デジタル加算器を使用してデジタル加算することができる。いくつかの実施形態では、ベクトル乗算積和演算（例えば、図１Ｂ）の各マルチビット乗算は、アナログ積（図８に示すような出力値Ｏ）を生成することができ、アナログ積は、図１～図６に示すような同様の回路を使用して加算することができる。アナログ積Ｐ（図８に示す）は、ビット乗算器１４と同様の蓄積回路を用いてキャパシタ（例えば、ビットキャパシタ１６と同様であるが、より大きな電荷に対してより大きな記憶容量）に蓄積させることができる。図１２に示すように、図５のものと同様のスイッチおよびクリア回路１８、１９は、キャパシタに電荷Ｑを蓄積させることができ、キャパシタを並列に接続することによって電荷を合計し、合計された電荷をアナログデジタル変換器３０で変換して、１サイクルでベクトル行列乗算全体を提供することができる。図１１Ａはハイブリッド行列積和演算回路２４を示し、図１１Ｂはハイブリッド多ビット乗算器２２とベクトル積和演算計算における被乗数を関連付ける。
【0047】
本開示の実施形態は、例えば１０ｍＶから１Ｖの電圧を使用する非常に低電圧の積和演算回路１０を提供することができる。従来のＡＮＤゲートを使用するビット乗算器１４は、アナログ記憶回路１６（例えば、１．６５～５Ｖ）に蓄積される電荷Ｑを適切に制御できるビット乗算回路を実装するために、例えば、比較的高い電圧で動作する６つの比較的大きなトランジスタを必要とし得る。対照的に、図１３に示すように、本開示のビットマルチプライヤ１４は、比較的低い電圧（例えば、１Ｖを超えず、１０ｍＶと低い）および低電力で動作し、例えば、４つの比較的小さなトランジスタのみでアナログ記憶回路１６に蓄積される電荷Ｑを適切に制御することができる直列接続された直列スイッチ回路１５を構成することができる。
【0048】
図１３に示すように、一連の３つの直列スイッチ回路１５とアナログ記憶回路１６により、図４Ａおよび図４Ｂに示した回路と機能的に同様のｑｍａｃ１０を実現することができる。各シリアルスイッチ回路１５は、２つの差動電圧入力（Ｖおよびバーを有するＶ、ここでＶｂａｒはＶの反転値）、２つの電圧入力Ｉｎおよびバーを有するＩｎ、ここでＩｎｂａｒはＩｎの反転値）、および出力Ｏを有する。したがって、図１３および図１４の信号Ａ、Ｂ、およびスイッチ（以下でさらに詳細に説明する）の各々は、差動信号である。第１直列スイッチ回路１５は、２つの電圧入力として基準電圧ＶREFP（例えば、ＶREF、１０ｍＶのような高い値または正の値）およびその反転値ＶREFN（例えば、０ｍＶのような低い値または負の値）を有し、２つの入力値として値Ａ（例えば、重み値）およびその反転値Ａｂａｒを有する。シリアルスイッチ回路１５Ａの図１３の挿入図に示すように、Ａがハイ（例えば正または１０ｍＶ）であり、Ａｂａｒが結果的にロー（例えば０ｍＶ）である場合、出力Ｏは、非破線接続で示すように、ＶREFである。直列スイッチ回路１５Ｂの図１３の挿入図に示すように、Ａがロー（例えば、負または０ｍＶ）であり、Ａｂａｒが結果的にハイ（例えば、１０ｍＶ）である場合、出力Ｏは、破線で示すように、ＶREFN、このように、Ａが正である場合、Ｏは正であり、Ａが負である場合、Ｏは負である。直列の第２直列スイッチ１５は入力値Ｂとその反転値Ｂｂａｒを持ち、第１直列スイッチ１５からの値ＯをＶREFPの正値とし、ＶREFNを反転電圧値（例えば０ボルト）とする。したがって、Ｏがロー（負）であれば、Ｂがどのような値であっても、第２シリアルスイッチ回路１５からの出力Ｐはロー（負）となる。Ｏがハイ（正）であり、Ｂがハイ（正）であれば、第２シリアルスイッチ回路１５からの出力Ｏはハイ（正）となり、Ｂがローであれば、第２シリアルスイッチ回路１５からの出力Ｐはロー（負）となる。このように、最初の２つのシリアルスイッチ回路１５は、少ない回路と電力でＡＮＤ機能を実行する。
【0049】
第３シリアルスイッチ回路１５は、スイッチ回路１８を実装するために使用することができ、入力スイッチ値とその反転（図４Ａ、図４Ｂのスイッチ値に対応）を有し、第２シリアルスイッチ１５からの値ＯをＶREF値として取り込み、共通のＶSUM接続を反転電圧値として取り込む。したがって、スイッチがハイの場合、出力Ｏはアナログ蓄電回路１６を充電する。スイッチがローの場合、アナログ記憶回路１６上の電荷Ｑは、ｑｍａｃｓ１０のアレイ内の任意の他のアナログ記憶回路１６に共通に接続され（例えば、図３にアナログｑｍａｃ１０アレイ出力として示されるように）、和演算を提供する。
【0050】
図１４は、３つの直列接続された直列スイッチ回路１５を含む、低電圧ｑｍａｃ１０のいくつかの実施形態を示している。各スイッチ回路１５は、個別の差動入力と共通出力を有する一対の単純ＭＯＳ（金属酸化膜半導体）トランジスタから構成される。単純なＭＯＳトランジスタの対の一方は正の制御信号によって制御され、他方は同じ制御信号の反転（負）バージョン、例えば任意のシングルビット記憶素子１２の正負出力（例えば、図２に関して図示および説明したようなＤフリップフロップまたはインバータの対）によって制御される。回路の機能は、図１３に関して上述した通りである。このような一連の直列スイッチ回路１５は、はるかに低い電圧（例えば、１パーセントまたは１パーセント未満、例えば０．６２４パーセント、または１．６５ボルトの代わりに１０ｍＶ）で動作し、したがってはるかに少ない電力を必要とする、より少ない、より単純なトランジスタを必要とすることができる。アナログ記憶回路１６の組み合わされた（付加された）電圧は、以下のようにすることができる。
VSUM = ((n * VREFP) + (N-n)* VREFN)) / N.
ここで
ＶREFN＝０ボルト：
VSUM = (n * VREFP) / N
ここで、ｎはキャパシタの数、Ｎは一列に接続されたｑｍａｃｓ１０の数である。ＶSUMは上記のようにスケーリングまたは変換される（図１４には明確な回路１９は含まれていない）。
VSUM = ((n * VREFP) + (N-n)* VREFN)) / N.
ここで
ＶREFN＝０ボルト：
VSUM = (n * VREFP) / N
ここで、ｎはキャパシタの数、Ｎは一列に接続されたｑｍａｃｓ１０の数である。ＶSUMは上記のようにスケーリングまたは変換される（図１４には明確な回路１９は含まれていない）。
【0051】
したがって、本開示のいくつかの実施形態によれば、ハイブリッド行列乗算器は、デジタル記憶素子１２と、デジタル値を記憶するように動作可能なデジタル記憶素子１２の各々と、記憶されたデジタル値を乗算して積を生成するための乗算回路１４と、積を記憶するように動作可能なアナログ記憶回路１６と、デジタル記憶素子１２、乗算回路１４、およびアナログ記憶回路１６を動作させるための電力を供給するための電力接続（例えば、ＶREFP、ＶREFN）とを備える。電源接続は、１Ｖ以下、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下の電圧を有することができる。ビット乗算回路１４は、直列接続されたスイッチ１５で構成することができる。
【0052】
いくつかの実施形態では、ハイブリッド行列積和演算回路２４、ハイブリッドマルチビット乗算器２２、またはハイブリッド積和演算回路２０のハードウェア実装は、特定のアプリケーションに望まれる計算に正確に一致しなくてもよい。このようなアプリケーションでは、計算を、利用可能なハードウェアによりよく適合するサブ問題に分割し、結果を組み合わせて所望の計算を提供することができる。サブ問題は、ハードウェアが時分割または時分割多重化されるように、時間的に順次実行することができる。値の一部（例えば乗数Ｂのビット）は、複数のハードウェア演算のために記憶素子１２に格納することができ、それによりハードウェアで使用される電力と時間を削減することができる。
【0053】
本開示の実施形態は、非常に高いレートで非常に少ないエネルギーを使用するベクトル積和演算を可能にする。プログラムのｎ回のループ（例えば、図１Ｃおよび図１Ｄに示すように、プログラムの実行にそれぞれ複数のマシンコードサイクルが必要）を必要とするのではなく、計算全体が１サイクルで行われる。例えば機械学習アプリケーションにおける多くの大きな行列演算は、行列内に多くのゼロ値を有し、マッチング問題の解を反復するために比較的低いビット精度が要求される。したがって、本開示の実施形態は、そのようなアプリケーションのための効率的な回路を提供する。
【0054】
本開示のいくつかの実施形態では、マルチビットデジタル乗算は、例えば、図２および図３に示されるように、ハイブリッド積和演算回路２０内の複数のシングルビット積和演算回路１０を使用して、単一ステップで実行される。図６～図８に示されるように、ハイブリッド積和演算回路２０のアレイを使用して、２つのマルチビットデジタル値をシングルステップで乗算することができる。このようなハイブリッドマルチビット乗算器では、各ビット乗算回路１４によって記憶されるチャージドが同じであり、並列接続されたアナログ記憶回路１６からのアナログ和が、少なくとも任意のアナログデジタル変換器３０の誤差内で正しいように、ビット乗算回路１４（例えば、直列スイッチ回路１５を含む）の動作性能を注意深く一致させることによって、精度が向上する。
【0055】
本開示のいくつかの実施形態では、ビット乗算回路１４の動作性能を一致させるのではなく、単一のビット乗算回路１４を繰り返し使用して（例えば、単一のビット乗算回路１４が経時的に共有されるように経時的に反復して）、積算値記憶回路１７にビット積を蓄積し、回路整合を必要としない。繰り返しには時間が必要であるが、シングルビット乗算回路１４と積算値記憶回路１７は非常に小さくすることができ、例えば、（図１４に示すように）３つのトランジスタと付加的な積算値キャパシタから構成される。したがって、このような回路を集積回路内に何百万個、あるいは何十億個も構築することができ、既存のデジタル乗算器と比較して比較的少ないエネルギー使用で非常に高速な行列乗算を提供することができる。
【0056】
図１５Ａは、アキュムレーションスイッチ６０として機能するスイッチ１８によって、積算値記憶回路１７（例えば、シングルビット積和演算回路１０の積記憶回路１６と同じ容量を有するキャパシタ１７）と電気的に並列に接続された積記憶回路１６（キャパシタ１６）を有するシングルビット積和演算回路１０を備える単純ハイブリッド反復シングルビット積和演算回路１１（ｉｑｍａｃ１１）を示す。アキュムレーションスイッチ６０は、図１６により詳細に示されるように、シングルビット積和演算回路１０の差動スイッチ１８と同一、実質的に類似、または同一とすることができる。図１６は、反復シングルビット積和演算回路１１を形成する積算値記憶回路１７が追加された図１４のシングルビット乗算回路１４を示す。オプションとして、積算値記憶回路１７の出力はオプションのスイッチ１８を介してアナログデジタル変換器３０に接続することができる。
【0057】
図１５Ａは、対応する２つのシングルビット記憶素子１２に記憶された２つのシングルビット値の乗算を示している。スイッチ１８が乗算モード（第１モード）に設定されると、積Ｐは、前述の図２および図１４に関して説明したように、積記憶回路１６（キャパシタ１６）に蓄積される。スイッチ１８が積算モード（第２モード）に設定されると、積和記憶回路１１に２つのキャパシタ１６、１７しか存在しないことを除いて、図３に示す積算和と同様に、積記憶回路１６に蓄積された電荷は、積算値記憶回路１７に蓄積された電荷と共有（結合）される。記憶素子１２にビットを繰り返し供給し、スイッチ１８を乗算モードに設定し、記憶素子１２のビット積を表す電荷を積和記憶回路１６に蓄積し、スイッチ１８を蓄積モードに設定してキャパシタ１６とキャパシタ１７の電荷を結合することにより、複数のビット積を２つのキャパシタに蓄積することができる。
【0058】
図１５Ｂは、アナログデジタル変換器３０によって（１またはゼロのデジタルビット積に）その値がデジタル化される積記憶回路１６（キャパシタ１６）に記憶されたビット積を提供するシングルビット積和演算回路１０を含む単純なハイブリッド反復シングルビット積和演算回路１１（ｉｑｍａｃ１１）を示す。いくつかの実施形態では、また図１５Ｃに示すように、シングルビット積和演算回路１０は、実際にデジタル電圧である電圧を生成し、その場合、積記憶回路１６および別個のアナログ／デジタル変換器３０は必要ない。デジタルビット積算器３２は、各デジタルビット積を受信し、積算デジタル記憶回路３４（例えば、メモリまたはレジスタ）内の多ビット積算デジタル値と結合する。各組み合わせは、積算デジタル記憶回路３４内の積算デジタル値をスケーリングすることを含む。デジタルビット積と積算デジタル値との組み合わせは、以下にさらに説明するように、デジタルビット積が１であり、積算デジタル値がゼロである場合に積算デジタル記憶回路に値を記憶すること、デジタルビット積が１であり、積算デジタル値がゼロでない場合に同じ積算デジタル値を維持すること、または積がゼロである場合に積算デジタル値を２倍スケーリングすることを含むことができる。この組み合わせは、単純なデジタル回路、例えば、デジタルシフト回路３６（例えば、２分周回路）を備えたステートマシンで実装することができる。このようなハイブリッド反復シングルビット積和演算回路１１は、整合キャパシタ１６および１７を必要としない。デジタルビットは、デジタルデジデジタルビット積算デジタデジタルビット有する適切なステートマシンのサイズは、例えば、図１５Ａのキャパシタ１６、１７ならびにマルチビットＡＤＣ３０と比較して、比較的小さくすることができる。特に、図１５Ｂおよび図１５Ｃのような実施形態では、マルチビットＡＤＣ３０は必要なく、ｉｑｍａｃ１１の回路サイズを縮小し、動作に必要な時間と電力を低減することができる。
【0059】
図１６に示すように、ビット乗算回路１４の一方の入力にシングルビットＢを印加し、ビット乗算回路１４の他方の入力にマルチビット値Ａのビット（この例ではＡ0～Ａ3）を連続して印加することにより、シングルビットをマルチビット値で複数ビット乗算することができる。連続したビット印加は、マルチビット値をレジスタ（メモリ）５６に格納し、マルチプレクサ５０のビット選択値とレジスタ５６のマルチビット値Ａを提供できる制御回路７０の制御下で、レジスタ５６から連続ビットを連続的に多重化し、多重化されたビットをビット乗算回路１４に印加することにより、低ビットから高ビットへのビット順序で行うことができる。
【0060】
図１７に示すように、まずステップ１００でｉｑｍａｃ１１を提供し、ステップ１１０で積記憶回路１６および積算値記憶回路１７をクリアする（例えば、図４Ａ～４Ｃに図示したように、クリア回路Ｃで接地接続することにより、それらの値をゼロに設定する）ことにより、シングルビットＢに複数ビット値Ａを乗算することができる。制御回路７０は、ステップ１０２でシングルビット値Ｂを記憶素子１２に、マルチビット値Ａをレジスタ５６に供給し、ステップ１１５でビットカウント値Ｎをゼロに設定する。ステップ１０２とステップ１１０は任意の順序で行うことができる。ステップ１２０でマルチプレクサ５０によりマルチビット値ＡのビットＮが選択され、ステップ１２５で制御回路７０の制御によりスイッチ１８が乗算（第１）モードに設定される。ビット乗算器１４は、ステップ１３０において、マルチビット値ＡのビットＮとビットＢとを乗算し、その積を積記憶回路１６に記憶する。次にスイッチ１８はステップ１３５で積算（第２）モードに設定され、ステップ１４０で、積記憶回路１６と積算値記憶回路１７とを並列に接続することにより、積記憶回路１６と積算値記憶回路１７の電荷が結合され積記憶回路１６と積算値記憶回路１７との間で共有される。ステップ１４５でビットカウントNがテストされ、マルチビット値Ａの全てのビットがビットＢによって乗算されたか確認する。マルチビット値Ａの全てのビットがビットＢによって乗算されていない場合、ステップ１５０においてＮが（例えば制御回路７０によって）インクリメントされる。マルチビット値Ａの全てのビットがビットＢによって乗算された場合（テストステップ１４５）、プロセスは完了し、積に対応する値が積算値記憶回路１７に記憶される。オプションとしてスイッチ１８の制御の下、ステップ１５５において、アナログデジタル変換器３０は累積された積をデジタル値に変換する。例えば、反復シングルビット積和演算回路１１の出力（ＶACC）は、それ自体、例えばシリアルスイッチ回路１５を使用して切り替えられ、アナログデジタル回路３０に印加され得る。Ａビットの全てがＢビットと乗算されていない場合、ビットカウントＮがインクリメントされ、Ａビットの全てが乗算されるまでステップ１２０からステップ１４５が繰り返される。その後、新たな乗算を続行することができる。
【0061】
いくつかの実施形態では、反復シングルビット積和演算回路１１を、第２マルチビット値Ｂの各ビットに対して設けることができ、第２マルチビット値Ｂの各ビットを同時に乗算する。そして、各反復シングルビット積和演算回路１１は、図６の各行または各積に対応する和を積算する。したがって、この例では、４つの反復シングルビット積和演算回路１１が、それぞれ、図６に示される計算の行に対応する値を積算（accumulate）する。図１８は、積のアナログ和を示す図である。図６の行に対応する）各積は、例えば電圧乗算器を用いてスケーリングされ（行に対応する２のべき乗で乗算され）、その後、例えば図７～図９に示されるように加算される。図１９に示すように、各積をアナログデジタル変換器３０でデジタル化し、シフト回路でスケーリングし、デジタル加算器５４でデジタル加算することができる。一番上の行は２0＝１、つまりゼロ位シフトによりスケーリング（乗算）され、次の行は２1＝２、つまり１位シフトによりスケーリング（乗算）され、次の行は２2＝４、つまり２位シフトによりスケーリング（乗算）され、最後の行は２3＝８、つまり３位シフトによりスケーリング（乗算）される。
【0062】
本開示のいくつかの実施形態によれば、マルチビット値Ｂの各ビットにｉｑｍａｃ１１を反復的に適用することによって、マルチビット値Ｂにマルチビット値Ａを乗算することができ、１つの反復的シングルビット積和演算回路１１のみが全積を計算するために使用される。図２０は、図１６のビットＢの記憶素子１２を制御回路７０の制御下にあるマルチプレクサ５０に置き換えた有用な回路を示す。制御回路７０は、マルチビット値Ｂをレジスタ５６に格納し、マルチプレクサ５０でマルチビット値ＢのビットＭを選択し、選択されたビットをｉｑｍａｃ１１に適用することができる。マルチビット値ＢのビットＭとマルチビット値Ａとの各シングルビット乗算は、図１７のフロー図に関して説明したように反復的に進行する（例えば、ステップ２００）。
【0063】
図２１に示すように、まずステップ１００でｉｑｍａｃ１１を提供し、次にステップ１０５でビットカウンタＭをゼロに設定することにより、マルチビット値Ｂをマルチビット値Ａと乗算することができる。次に、ステップ２００（図１７）の方法は、マルチビット値Ａおよびマルチビット値Ｂの選択されたビットＭについて進行する。マルチビット値Ｂの全てのビットがマルチビット値Ａと乗算されない場合（ステップ１６０で決定）、積算されたビット積は、ステップ１６５で、例えば、値が電荷の場合はキャパシタに、値がデジタルの場合はレジスタに格納され（例えば、ステップ１５５でアナログデジタル変換器３０によって変換される）、ステップ１７０でビットカウント値Ｍがインクリメントされる。マルチビット値Ｂの各ビットとマルチビット値Ａとの積は、図６に示されるマルチビット積値の行に対応する。マルチビット値Ｂの全てのビットにマルチビット値Ａが乗算されると、図７および図８で説明したように、ステップ１７５において、マルチビット値Ｂの各ビットとマルチビット値Ａの積の総和を算出する。例えば、結果を合計する前にマルチビット値Ｂの各ビットの積をスケーリングするように適切な注意が払われたアナログまたはデジタル的な総和算出を行う。
【0064】
図２２は、反復シングルビット積和演算回路１１を用いて２つの８ビットデジタル値を反復乗算するハイブリッド回路を示す。図２２に示すように、制御回路７０はスイッチ１８とマルチプレクサ５０を制御して、図２０と図２１で説明したようにマルチビット値Ａとマルチビット値Ｂのビットを循環させる。マルチビット値Ｂとマルチビット値Ａの各ビットの積は、デジタル値に変換され、スケーリングされた後、デジタルシフト積算器（digital shift accumulator）５２の積算（既存の値に加算）される。図２３に示すように、デジタルシフト積算器５２は、デジタル化された積の各ビットをシフトする（図６の行に対応するデジタル化された積をスケーリングする）ための制御回路７０に応答するデマルチプレクサ５１と、積算された積を記憶するためのマルチビットレジスタまたはメモリ１３と、スケーリングされた積を積算された積に加算し、その和をレジスタに記憶するための加算器５４とから構成することができる。シフト（スケール）は、マルチビット値Ａとの乗算のために選択されたマルチビット値Ｂのビットに対応することができる。マルチビット積の全てのビットがマルチビット値Ａと乗算され、積が積算された後、デジタルシフト積算器５２の積算値は、マルチビット値ＡとＢの積を含む。
【0065】
図２４は、積算がアナログ回路で行われることを除いて、図２３と同じ機能を実行する。図２４に示すように、制御回路７０はスイッチ１８とマルチプレクサ５０を制御して、図２０と図２１で説明したようにマルチビット値Ａとマルチビット値Ｂのビットを循環させる。マルチビット値Ｂのビットとマルチビット値Ａの各積は（例えば電圧乗算器を用いて）スケーリングされ、アナログデマルチプレクサ５３で選択された別個のアナログ記憶回路１６（例えばキャパシタ）に蓄積される。図６の行に対応する全ての積が格納されると、図２～図５と同様の回路を使用して一段階で合計することができる。
【0066】
本開示の実施形態によれば、アレイ乗算は、各マルチビット積について図２２に示されるようなハイブリッド反復シングルビット積和演算回路１１を用いて実装することができ、これにより、積値の全てが同時に計算されるが、各積値は反復的に計算される。本開示の実施形態によれば、このようなアレイ乗算器は、高速かつ低消費電力である。
【0067】
反復シングルビット積和演算器１１は、シングルビットＢと多ビット値Ａの１ビットの積を順次計算し、各ビット対の積を順次積記憶回路１６に記憶し、順次積を積算して積算値記憶回路１７にて記憶する。マルチビット値は２進値であるため、連続する各ビットの積は、先の積の２倍の値を持つ。例えば、シングルビットの値１と多ビットの値１１１の積は、連続する３つの１ビットを有する。第１ビットの値は１、第２ビットの値は２、第３ビットの値は４であり、数値のビットの位置に対応する。したがって、ビット積の順次積算は、ビットの位値に対応するビットの適切なスケーリングを提供しなければならない。
【0068】
積記憶回路１６が積算値記憶回路１７と電気的に並列に接続されるたびに、２つの回路の電荷は結合された共有電荷として等しくなる。図２５は、シングルビットの値Ｂに２ビットの値Ａを乗算した場合の電荷の組み合わせと均等化を示している。Ｂの値がゼロの場合、積は全てゼロとなり、蓄積された電荷も同様にゼロとなる（図２５には示されていない）。数値は２進表記で書かれる。
【0069】
Ｂが１でＡが００に等しい場合、左上の列がそのプロセスを示している。電圧ＣMは積記憶回路１６に蓄積された電荷であり、電圧ＣAは積算値記憶回路１７に蓄積された１つの積値に対応する電荷に対する蓄積電荷である。クリアサイクル０では、積記憶回路１６と積算値記憶回路１７がクリアされる。サイクル１では、Ａのビット０（０）にＢ（１）が乗算されて０積となり、積記憶回路１６に蓄積された後、積算値記憶回路１７に蓄積され、いずれも０積の電荷が蓄積される。サイクル２では、Ａのビット１（ゼロ）にＢ（１）が乗算されてゼロ積となり、積記憶回路１６に記憶された後、積算値記憶回路１７に蓄積され、再びゼロ電荷となる。サイクル３では、アナログデジタル変換器３０が積算値記憶回路１７に蓄積された電荷（ゼロ電荷）をゼロに変換する。
【0070】
Ｂが１でＡが０１の場合、右上の列がそのプロセスを示している。クリアサイクル０では、積記憶回路１６と積算値記憶回路１７がクリアされる。サイクル１では、乗算モードでＡのビット０（１）とＢ（１）が乗算されて積が１となり、積記憶回路１６に１チャージとして蓄積される。積記憶回路１６は、積算値記憶回路１７のキャパシタと等しいキャパシタンスを持つキャパシタであるため、両者の間の並列接続（アキュムレートモードでスイッチ１８によって有効）はキャパシタンスを２倍にし、したがって各キャパシタの電荷とキャパシタの電圧を半分にし、積算値ストレージ回路１７が２分の１の相対電荷を保存するようにする。サイクル２では、Ａのビット１（ゼロ）にＢ（１）を乗算してゼロ積とし、乗算モードの積記憶回路１６に記憶させた後、蓄積モードの積算値記憶回路１７に蓄積する。この組合せにより、積算値記憶回路１７の２分の１の電荷と積記憶回路１６のゼロの電荷が結合され、各回路の電荷と電圧が２分の１に減少し、積算値記憶回路１７の相対的な電荷と電圧は４分の１になる。サイクル３では、電荷は４倍（２ビットの２進デジタル値が記憶できる値の数に等しい）にスケーリングされ、アナログデジタル変換器３０は積算値記憶回路１７の蓄積電荷を１（４分の１の４倍）に変換し、Ｂ＝１とＡ＝０１（１０進表記で１）の積となる。
【0071】
Ｂが１でＡが１０の場合、左下の列がそのプロセスを示している。クリアサイクル０では、積記憶回路１６と積算値記憶回路１７がクリアされる。サイクル１では、Ａのビット０（ゼロ）にＢ（１）が乗算されてゼロ積となり、ゼロ電荷として積記憶回路１６に記憶される。サイクル２では、Ａのビット１（１）がＢ（１）と乗算されて１積となり、乗算モードで積和演算回路１６に記憶され、積算値モードで積算値記憶回路１７に蓄積される。この組み合わせにより、積算値記憶回路１７のゼロの電荷と積記憶回路１６の１の電荷が組み合わされ、積算値記憶回路１７の相対的な電荷と電圧は２分の１になる。サイクル目では、電荷は４倍にスケーリングされ、アナログ／デジタル変換器３０は積算値記憶回路１７の蓄積電荷をＢ＝１とＡ＝１０の積である２（２分の１の４倍）に変換する（１０進数表記では２）。
【0072】
Ｂが１でＡが１１の場合、右下の列がそのプロセスを示している。クリアサイクル０では、積記憶回路１６と積算値記憶回路１７がクリアされる。サイクル１では、Ａ（１）のビット０がＢ（１）と乗算されて１積となり、乗算モードでは１電荷として積和演算回路１６に蓄積され、積算値モードでは１／２電荷電圧として積算値記憶回路１７に蓄積される。第２サイクルでは、Ａのビット１（１）にＢ（１）を乗算して１積とし、積和演算回路１６に蓄積し、積算値記憶回路１７に蓄積する。この組み合わせにより、積算値記憶回路１７の２分の１の電荷と積記憶回路１６の１の電荷が結合され、積算値記憶回路１７の相対電荷と電圧は４分の３となる。サイクル目では、電荷は４倍にスケーリングされ、アナログデジタル変換器３０は積算値記憶回路１７に蓄積された電荷をＢ＝１とＡ＝１１の積である３（４分の３の４倍）に変換する（１０進数表記では３）。
【0073】
図２６Ａおよび図２６Ｂは、４ビットの２進値Ａに対する同じプロセスを示している。積記憶回路１６の積電圧（電荷）は、Ａの値に対応する各列対の左側に示され、積算値記憶回路１７の積算電圧（電荷）は、示されたサイクルのＡの値に対応する各列対の右側に示されている。Ａ＝００００の場合、積と積算電荷は全てゼロとなり、積算値はゼロとなる。
【0074】
Ａ＝０００１の場合、Ｂが１であり、Ａのビット０が１であるため、積記憶回路１６に格納される第１積は１である。第１積は積記憶回路１６と積算値記憶回路１７で等しく共有されるため、積算値記憶回路１７は相対的に１／２の値を記憶する。以後、積は０となり、積算値記憶回路１７の電荷は積記憶回路１６の電荷と共有されるたびに１／２ずつ減少し、２サイクル目で１／４、３サイクル目で１／８、４サイクル目で１／１６に減少する。Ａは４ビットなので、蓄積された電荷は１６倍され、その結果、積は１／１６の１６倍、つまり０００１（１０進数の１）に等しくなる。
【0075】
Ａ＝００１０の場合、Ａのビット０が０であるため、第１積は０となり、第１積算値は０となる。第２積（Ａのビット１）は１であり、積電荷は積記憶回路１６と積算値記憶回路１７の間で等しく共有されるため、対応する蓄積相対電荷は２分の１である。以後、Ａのビットがゼロであるため積はゼロとなり、積算値記憶回路１７の電荷は積記憶回路１６の電荷と共有されるたびに１／２ずつ減少するため、電荷はサイクル３では１／４に、サイクル４では１／８に減少する。蓄積された電荷は１６倍され、その結果、積は１６の１／８倍、すなわち００１０（１０進数値２）に等しくなる。
【0076】
Ａ＝００１１の場合、積記憶回路１６と積算値記憶回路１７の間で電荷が等しく共有されるため、第１積は１であり、第１積算値は２分の１である。第２積（Ａのビット１）は１であり、積記憶回路１６の１の電荷が積算値記憶回路１７の２分の１の電荷と等しく共有されるため、対応する積算相対電荷は３／４である。その後、積は０となり、積算値記憶回路１７の電荷は積記憶回路１６の電荷と共有されるたびに２分の１ずつ減少するので、電荷は３サイクル目で３／８、４サイクル目で３／１６に減少する。蓄積された電荷は１６の係数でスケーリングされ、その結果、１６の３／１６倍または００１１（１０進数値３）に等しい積となる。
【0077】
Ａ＝０１００の場合、第１積はゼロであり、第１積算値はゼロである。Ａ＝０１００の場合、第１積は０であり、第１積算値は０である。Ａのビット１が０であるため、２番目の積算値も同様に０である。第３積（第３サイクルのＡのビット２）は１であり、対応する積算相対電荷は、１を記憶する積記憶回路１６と０を記憶する積算値記憶回路１７との間で電荷が等しく共有されるため、２分の１となる。その後、積は０となり、積記憶回路１７の電荷は積記憶回路１６の電荷と共有されるたびに１／２ずつ減少し、４サイクル目には１／４に減少する。蓄積された電荷は１６の係数でスケーリングされ、その結果、４分の１の１６倍または０１００（１０進数値４）に等しい積となる。
【0078】
Ａ＝０１０１の場合、第１積は１であり、第１積算値は１／２である。これは、電荷が積記憶回路１６と積算値記憶回路１７で等しく分担されるためであり、相対値は１／２である。第２積（サイクル２）は、Ａのビット１が０であるため０となり、積算値は０と１／２の平均値となり、１／４となる。第３積（サイクル３）は、Ａのビット２が１であるため１であり、積算値は１／４と１の平均であり、５／８に等しい。第４積（サイクル４）は、Ａのビット３が０であるため０となり、積算値は０と５／８の平均となり、５／１６に等しくなる。係数１６でスケーリングした結果、得られる積は５／１６の１６倍、つまり０１０１（１０進数５）に等しくなる。
【0079】
Ａ＝０１１０の場合、第１積は０であり、第１積算値は０である。第２積（サイクル２）は、Ａのビット１が１であるため１であり、積算値は０と１の平均であり、１／２に等しい。第３積（サイクル３）は、Ａのビット２が１なので１となり、積算値は１と１／２の平均となり、３／４となる。第４積（サイクル４）は、Ａのビット３が０であるため０となり、積算値は０と３／４の平均となり、３／８と等しくなる。倍率１６倍でスケーリングした後の積は、３／８×１６、つまり０１１０（１０進数６）に等しい。
【0080】
Ａ＝０１１１の場合、第１積は１であり、第１積算値は１／２である。第２積（サイクル２）は、Ａのビット１が１であるため１であり、積算値は１と１／２の平均となり、３／４となる。第３積（サイクル３）は、Ａのビット２が１であるため１であり、積算値は１と３／４の平均となり、７／８となる。第４積（サイクル４）は、Ａのビット３が０であるため０となり、積算値は０と７／８の平均となり、７／１６となる。係数１６でスケーリングした後の積は、１６の７／１６倍、つまり０１１１（１０進数７）に等しい。
【0081】
図２６Ｂは、値１０００から値１１１１の積算結果を示している。図２６Ｂに示すように、最終的なビット積が１であるため、サイクル３の積算値が１と平均化されて最終的な結果となることを除けば、積は図２６Ａに示すものと同じである。
【0082】
図２５～図２６Ｂは、図１６～図１９に示したような、シングルビットＢにマルチビット値Ａを乗算するビット乗算における電荷の反復蓄積を数学的に示したものである。このプロセスをマルチビット値Ｂの各ビットについて繰り返すことにより（図２０および２１で説明したように）、２つのマルチビット値を高速かつ低消費電力で計算することができる。
【0083】
計算は数学的に要約できる。ビットＢとＮビットのマルチビット値Ａ（Ａ（ｉ）はマルチビット値Ａのビットｉであり、最初のビット（ＬＳＢの最下位ビット）はｉ＝０の場合Ａ（０）であり、最後のビット（最上位ビットまたはＭＳＢ）はＡ（Ｎ－１）であるとすると、累積された積は次のようになる。
【数1】
【0084】
Ｍビットを有し、最初のビット（最下位ビット）がＢ（０）であり、最後のビット（最上位ビットまたはＭＳＢ）がＢ（Ｍ－１）であるマルチビット値Ｂと、Ｎビットを有し、ｉ＝０で最初のビット（最下位ビット）がＡ（０）であり、最後のビット（最上位ビットまたはＭＳＢ）がＡ（Ｎ－１）であるマルチビット値Ａとが乗算される実施形態では、Ａ×Ｂの積が積算される。
【数2】
【0085】
Ｂ（ｊ）がゼロに等しい場合、ｉに対する総和を計算する必要はなく、計算の時間とエネルギーを節約できる。
【0086】
本開示の実施形態は、図に図示され、本明細書で説明される特定の例に限定されない。熟練した設計者であれば、説明した動作を実施するためにアナログ回路およびデジタル回路の様々な実装を採用することができ、そのような実装が本開示の実施形態に含まれることを容易に理解するであろう。
【0087】
本開示の実施形態は、ニューラルネットワーク、パターンマッチングコンピュータ、または機械学習コンピュータにおいて使用することができ、低減された電力およびハードウェア要件で効率的かつタイムリーな処理を提供する。このような実施形態は、コンピューティングアクセラレータ、例えば、ニューラルネットワークアクセラレータ、パターンマッチングアクセラレータ、機械学習アクセラレータ、または静的または動的処理ワークロード用に設計された人工知能コンピューティングアクセラレータを構成することができる。
【0088】
実施形態の特定の実施態様を説明してきたが、当業者には、本開示の概念を組み込んだ他の実施態様を使用することができることが今や明らかになるであろう。したがって、本開示は、特定の実施態様に限定されるべきではなく、むしろ、以下の特許請求の範囲の精神および範囲によってのみ限定されるべきである。
【0089】
本明細書を通じて、装置およびシステムが特定の要素を有する、含む、または構成されるものとして記載される場合、またはプロセスおよび方法が特定のステップを有する、含む、または構成されるものとして記載される場合、さらに、開示された要素から本質的に構成される、または構成される開示された技術の装置およびシステムが存在すること、および開示された処理ステップから本質的に構成される、または構成される開示された技術によるプロセスおよび方法が存在することが企図される。
【0090】
開示された技術が動作可能である限り、ステップの順序や特定の動作を実行する順序は重要ではないことを理解すべきである。さらに、状況によっては、２つ以上のステップまたは動作を同時に実施することもできる。本開示は、その特定の実施形態を特に参照して詳細に説明されてきたが、以下の特許請求の範囲の精神および範囲内で、変形および修正が効果的に行われ得ることが理解されるであろう。
【符号の説明】
【0091】
Ｃ クリア回路
Ｍ 乗算回路／乗算器
Ｏ 出力値
Ｐ 積
Ｓ スイッチ／スイッチ回路
ＶＭ 電圧乗算器
１０ ｑｍａｃ／シングルビット積和演算回路
１１ ｉｑｍａｃ／反復シングルビット積和演算回路
１２ シングルビット記憶素子
１３ マルチビット記憶素子
１４ ビット乗算／ビット乗算回路
１５、１５Ａ、１５Ｂ シリアルスイッチ回路
１６ キャパシタ／アナログ記憶回路／積記憶回路
１７ キャパシタ／アナログ記憶回路／積算値記憶回路
１８ スイッチ／スイッチ回路
１９ クリア／クリア回路
２０ ハイブリッド積和演算回路
２１ 積コラム
２２ ハイブリッドマルチビット乗算器
２４ ハイブリッドマトリクス積和演算回路
３０ アナログデジタルコンバータ
３２ デジタルビット積算器
３４ 積算デジタル記憶回路
３６ ステートマシンとデジタルシフト回路
４０ オペレーショナルアンプリファイア／オペアンプ
５０ マルチプレクサ
５１ デジタルデマルチプレクサ
５２ デジタルシフト積算器
５３ アナログデマルチプレクサ
５４ 加算器
５６ レジスタ／メモリ
６０ アキュムレーションスイッチ
７０ 制御回路
１００ ｑｍａｃ提供ステップ
１０２ Ａ値Ｂ値提供ステップ
１０５ ＢビットにカウントＭ＝０をセットするステップ
１０８ ＢｂｉｔM選択ステップ
１１０ ＣMとＣAクリアステップ
１１５ Ａビット数Ｎ＝０セットステップ
１２０ ＡビットN選択ステップ
１２５ 乗算モードへの切り替えステップ
１３０ ビットＮを乗算し、積を記憶するステップ
１３５ スイッチをアキュムレートモードにセットするステップ
１４０ 積算ステップ
１４５ 全Ａビット積算テストステップ
１５０ ＡビットカウントＮをインクリメントするステップ
１５５ アナログデジタル変換ステップ
１６０ 全Ｂビットの乗算テストステップ
１６５ ビット積Ｍ記憶ステップ
１７０ ＢビットをＭ～Ｍ＋１カウントセットステップ
１７５ ビット積Ｍの総和算出ステップ
２００ マルチビット値をシングルビットで乗算するステップ
Ｍ 乗算回路／乗算器
Ｏ 出力値
Ｐ 積
Ｓ スイッチ／スイッチ回路
ＶＭ 電圧乗算器
１０ ｑｍａｃ／シングルビット積和演算回路
１１ ｉｑｍａｃ／反復シングルビット積和演算回路
１２ シングルビット記憶素子
１３ マルチビット記憶素子
１４ ビット乗算／ビット乗算回路
１５、１５Ａ、１５Ｂ シリアルスイッチ回路
１６ キャパシタ／アナログ記憶回路／積記憶回路
１７ キャパシタ／アナログ記憶回路／積算値記憶回路
１８ スイッチ／スイッチ回路
１９ クリア／クリア回路
２０ ハイブリッド積和演算回路
２１ 積コラム
２２ ハイブリッドマルチビット乗算器
２４ ハイブリッドマトリクス積和演算回路
３０ アナログデジタルコンバータ
３２ デジタルビット積算器
３４ 積算デジタル記憶回路
３６ ステートマシンとデジタルシフト回路
４０ オペレーショナルアンプリファイア／オペアンプ
５０ マルチプレクサ
５１ デジタルデマルチプレクサ
５２ デジタルシフト積算器
５３ アナログデマルチプレクサ
５４ 加算器
５６ レジスタ／メモリ
６０ アキュムレーションスイッチ
７０ 制御回路
１００ ｑｍａｃ提供ステップ
１０２ Ａ値Ｂ値提供ステップ
１０５ ＢビットにカウントＭ＝０をセットするステップ
１０８ ＢｂｉｔM選択ステップ
１１０ ＣMとＣAクリアステップ
１１５ Ａビット数Ｎ＝０セットステップ
１２０ ＡビットN選択ステップ
１２５ 乗算モードへの切り替えステップ
１３０ ビットＮを乗算し、積を記憶するステップ
１３５ スイッチをアキュムレートモードにセットするステップ
１４０ 積算ステップ
１４５ 全Ａビット積算テストステップ
１５０ ＡビットカウントＮをインクリメントするステップ
１５５ アナログデジタル変換ステップ
１６０ 全Ｂビットの乗算テストステップ
１６５ ビット積Ｍ記憶ステップ
１７０ ＢビットをＭ～Ｍ＋１カウントセットステップ
１７５ ビット積Ｍの総和算出ステップ
２００ マルチビット値をシングルビットで乗算するステップ
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26A】
【図26B】
【国際調査報告】