特表 2025-502580 ダイ間インターコネクトのためのパラメータ交換

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-01-28

(54)【発明の名称】ダイ間インターコネクトのためのパラメータ交換

(51)【国際特許分類】

   G06F 13/42 20060101AFI20250121BHJP

   G06F 13/38 20060101ALI20250121BHJP

   G06F 13/10 20060101ALI20250121BHJP

   G06F 13/36 20060101ALI20250121BHJP

【ＦＩ】

G06F13/42 310

G06F13/38 340A

G06F13/38 320A

G06F13/10 310E

G06F13/36 310E

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023572222

(86)(22)【出願日】2022-11-29

(85)【翻訳文提出日】2023-12-22

(86)【国際出願番号】 US2022051299

(87)【国際公開番号】W WO2023129320

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】202141061716

(32)【優先日】2021-12-30

(33)【優先権主張国・地域又は機関】IN

(31)【優先権主張番号】17/855,687

(32)【優先日】2022-06-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ダス シャルマ、デベンドラ

(72)【発明者】

【氏名】ナツ、マヘシュ エス．

(72)【発明者】

【氏名】ムトラサナルール、スリダル

(72)【発明者】

【氏名】チョダーリー、スワデシュ

(72)【発明者】

【氏名】ランカ、ナラシムハ

(72)【発明者】

【氏名】セシャン、ラクシュミプリヤ

(57)【要約】

ポートが、ダイ間（Ｄ２Ｄ）リンクを介して別のダイに結合され、リンクパートナＤ２ＤアダプタとのネゴシエーションにおいてアドバタイズするためのＤ２Ｄアダプタの機能のセットをレジスタのセットから判定するダイ間（Ｄ２Ｄ）アダプタを含み、ここで、Ｄ２Ｄアダプタはダイ上にあり、リンクパートナＤ２Ｄアダプタは、リモートリンクパートナダイ上に配置される。機能のセットをリンクパートナＤ２Ｄアダプタにアドバタイズするために、第１機能アドバタイズメントメッセージがリンクパートナＤ２Ｄアダプタへ送信される。第２機能アドバタイズメントメッセージがリンクパートナＤ２Ｄアダプタから受信され、ここで、第２機能アドバタイズメントメッセージは、リンクパートナＤ２Ｄアダプタの機能のセットを識別する。リンクパートナダイにダイを結合するためにＤ２Ｄリンクの最終的構成が決定される。

【特許請求の範囲】

【請求項1】

命令が格納された少なくとも１つの非一時的機械可読記憶媒体であって、前記命令は機械によって実行可能であり、前記機械に：
ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する手順、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合する；
前記レジスタの特定のセットにおける機能レジスタにアクセスする手順；
前記機能レジスタから利用可能な機能を読み取る手順、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する手順；
前記機能のセットを有効化するために制御レジスタの値を書き込む手順；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む手順；
を行わせる、少なくとも１つの非一時的機械可読記憶媒体。

【請求項2】

前記利用可能な機能は、ローモードを含む、請求項１に記載の記憶媒体。

【請求項3】

前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、請求項１から２のいずれか一項に記載の記憶媒体。

【請求項4】

前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置する、請求項１から３のいずれか一項に記載の記憶媒体。

【請求項5】

前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、請求項４に記載の記憶媒体。

【請求項6】

前記Ｄ２Ｄアダプタは、前記制御レジスタの値を使用して、前記リンクパートナダイとの間で、前記Ｄ２Ｄリンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートする、請求項１から５のいずれか一項に記載の記憶媒体。

【請求項7】

前記フリットフォーマットは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるフリットフォーマットの１つから決定される、請求項６に記載の記憶媒体。

【請求項8】

前記プロトコルは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるプロトコルの１つから決定され、前記フリットフォーマットは、前記プロトコルに基づいて決定される、請求項６に記載の記憶媒体。

【請求項9】

ダイ間アダプタを備える装置であって、
前記ダイ間アダプタは、
レジスタのセット；
前記レジスタのセットから、リンクパートナＤ２Ｄアダプタとのネゴシエーションにおいてアドバタイズするための、前記Ｄ２Ｄアダプタの機能のセットを決定する手順、ここで、前記Ｄ２Ｄアダプタはダイ上にあり、前記リンクパートナＤ２Ｄアダプタは、リモートリンクパートナダイ上に配置されている；
前記機能のセットを前記リンクパートナＤ２Ｄアダプタにアドバタイズするために、第１機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタに送信する手順；
第２機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタから受信する手順、ここで、前記第２機能アドバタイズメントメッセージは、前記リンクパートナＤ２Ｄアダプタの機能のセットを識別する；
前記Ｄ２Ｄアダプタ及び前記リンクパートナＤ２Ｄアダプタの共有機能を判定する手順；及び
前記ダイを前記リンクパートナダイに結合するために、Ｄ２Ｄリンクの最終的構成を決定する手順
を行うための回路
含む、装置。

【請求項10】

前記リンクはメインバンドチャネル及び別個のサイドバンドチャネルを含み、前記第１機能アドバタイズメントメッセージは前記サイドバンドチャネル上で送信され、前記第２機能アドバタイズメントメッセージは前記サイドバンドチャネル上で受信される、請求項９に記載の装置。

【請求項11】

前記メインバンドチャネル上で送信されるデータのフォーマットは、前記リンクの前記最終的構成に基づく、請求項１０に記載の装置。

【請求項12】

前記Ｄ２Ｄアダプタは、前記リンクの前記最終的構成に基づいて、前記フォーマットについて複数のフリットフォーマットの１つを選択する、請求項１１に記載の装置。

【請求項13】

前記回路は更に、前記リンクパートナＤ２Ｄアダプタへの前記共有機能を識別するために、前記サイドバンドチャネルを通じて、最終的構成メッセージを前記リンクパートナＤ２Ｄアダプタへ送信する、請求項１０から１２のいずれか一項に記載の装置。

【請求項14】

前記機能のセットは、前記ダイ上の物理層（ＰＨＹ）ブロックによって実行される前記リンクのトレーニングの結果に基づき、前記Ｄ２Ｄアダプタは、プロトコルスタックを実装するために、前記ダイ上の前記ＰＨＹブロック、及び、プロトコル層ブロックの間に位置する、請求項９から１３のいずれか一項に記載の装置。

【請求項15】

前記機能のセットは、ソフトウェアによって、前記レジスタのセットにおける制御レジスタに書き込まれる値に基づく、請求項９から１４のいずれか一項に記載の装置。

【請求項16】

前記回路のリトライ機能は、前記Ｄ２Ｄリンクの物理層トレーニングの結果に基づいて有効化される、請求項９から１５のいずれか一項に記載の装置。

【請求項17】

第１ダイ；
ダイ間（Ｄ２Ｄ）リンクによって前記第１ダイに結合された第２ダイ、ここで、前記第２ダイは、前記第２ダイを前記Ｄ２Ｄリンクに接続するためのポートを含み、前記ポートは、
特定のインターコネクトプロトコルを実装するためのプロトコル層論理；
Ｄ２Ｄアダプタ回路；
物理層（ＰＨＹ）回路；及び
前記Ｄ２Ｄアダプタ回路及び前記ＰＨＹ回路に関連付けられた１又は複数のレジスタ
を含む；及び
値を読み取り、前記１又は複数のレジスタに書き込むためのソフトウェアシステム
を備え
ここで、前記Ｄ２Ｄアダプタ回路は、
前記１又は複数のレジスタにおける値に基づいて、前記第１ダイ上のＤ２Ｄアダプタにアドバタイズされる機能のサブセットを決定する；及び
前記機能のサブセットを識別するために、前記Ｄ２Ｄリンクのサイドバンドチャネルを通じて機能メッセージを送信する、
システム。

【請求項18】

前記第１ダイはプロセッサデバイスを含み、前記第２ダイは、別のプロセッサデバイス、ハードウェアアクセラレータ、又は入出力（Ｉ／Ｏ）デバイスの１つを含む、請求項１７に記載のシステム。

【請求項19】

前記第１ダイ及び前記第２ダイは同じパッケージ上にある、請求項１７から１８のいずれか一項に記載のシステム。

【請求項20】

前記第１ダイは、第１リタイマを含み、前記第２ダイは、第２リタイマを含み、前記第１ダイ及び前記第２ダイは、別個のパッケージ上にあり、前記Ｄ２Ｄリンクは、オフパッケージインターコネクトを実装する、請求項１７から１９のいずれか一項に記載のシステム。

【請求項21】

ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する段階、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合される；
前記レジスタの特定のセットにおける機能レジスタにアクセスする段階；
前記機能レジスタから利用可能な機能を読み取る段階、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する段階；
前記機能のセットを有効化するために制御レジスタの値を書き込む段階；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む段階；
を備える方法。

【請求項22】

前記利用可能な機能は、ローモードを含む、請求項２１に記載の方法。

【請求項23】

前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、請求項２１から２２のいずれか一項に記載の方法。

【請求項24】

前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置する、請求項２１から２３のいずれか一項に記載の方法。

【請求項25】

前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、請求項２４に記載の方法。

【請求項26】

前記Ｄ２Ｄアダプタは、前記制御レジスタの値を使用して、前記リンクパートナダイとの間で、前記Ｄ２Ｄリンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートする、請求項２１から２５のいずれか一項に記載の方法。

【請求項27】

前記フリットフォーマットは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるフリットフォーマットの１つから決定される、請求項２６に記載の方法。

【請求項28】

前記プロトコルは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるプロトコルの１つから決定され、前記フリットフォーマットは、前記プロトコルに基づいて決定される、請求項２６に記載の方法。

【請求項29】

請求項２１から２８のいずれか一項に記載の方法を実行するための手段を備えるシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
本願は、「ダイ間（Ｄ２Ｄ）インターコネクトのためのソフトウェア可視性及びプロトコルパラメータ交換フロー」と題する、２０２１年１２月３０日に出願されたインド仮特許出願第２０２１４１０６１７１６号に対する優先権を主張する出願である、「ダイ間インターコネクトのためのパラメータ交換」と題する、２０２２年６月３０日に出願された米国特許出願第１７／８５５，６８７に対する優先権を主張する。先行出願の開示は、本願の開示の一部とみなされ、その全体が参照によって本明細書に組み込まれる。

【0002】

本開示は、コンピューティングシステム、特に（ただし排他的でない）、物理インターコネクト及び関連するリンクプロトコルに関する。

【背景技術】

【0003】

半導体プロセッシング及びロジック設計における進歩は、集積回路デバイスに存在し得るロジック量の増加を可能にするに至った。当然の結果として、コンピュータシステム構成は、システム内の単一又は複数の集積回路から、個々の集積回路上にある複数のコア、複数のハードウェアスレッド、及び複数の論理プロセッサ、並びにそのようなプロセッサと統合された他のインタフェースへと進化した。プロセッサ又は集積回路は通常、単一の物理プロセッサダイを備え、当該プロセッサダイは、任意の数のコア、ハードウェアスレッド、論理プロセッサ、インタフェース、メモリ、コントローラハブ等を含み得る。

【0004】

より小さなパッケージで、より大きな処理能力に適合できる、より高い能力の結果として、より小さなコンピューティングデバイスが人気を高めてきた。スマートフォン、タブレット、極薄ノートブック、及び他のユーザ機器が、飛躍的に成長してきた。しかしながら、これらのより小さなデバイスは、データストレージ及びフォームファクタを超過する複雑な処理の両方について、サーバに依存する。結果として、高性能コンピューティング市場（すなわち、サーバ空間）における需要も増大した。例えば、現在のサーバにおいて、コンピューティング能力を増大させるには通常、複数のコアを持つシングルプロセッサだけでなく、複数の物理プロセッサ（複数のソケットとも称される）が存在する。しかしながら、コンピューティングシステム内のデバイス数と共に処理能力が増大するにつれ、ソケットと他のデバイス間の通信がより重要なものになっている。

【0005】

実際、インターコネクトは、電気通信を主に処理してきた従来型のマルチドロップバスから、高速通信を容易にする本格的なインターコネクトアーキテクチャへと成長した。残念ながら、はるかに高いレートで消費する将来のプロセッサへの需要があるので、対応する要求が、既存のインターコネクトアーキテクチャの機能に対しある。

【図面の簡単な説明】

【0006】

【図1】インターコネクトアーキテクチャを含む、コンピューティングシステムの実施形態を示す。

【0007】

【図2】層状スタックを含む、インターコネクトアーキテクチャの実施形態を示す。

【0008】

【図3】潜在的な高性能プロセッサ間インターコネクト構成の実施形態を示す。

【0009】

【図4】インターコネクトに関連付けられた階層型プロトコルスタックの実施形態を示す。

【0010】

【図5】コンピュートエクスプレスリンク（ＣＸＬ）ベースプロトコルに準拠するリンクを利用する例示的なコンピューティングシステムの簡易ブロックダイアグラムを示す。

【0011】

【図6】例示的なシステムオンチップ（ＳｏＣ）パッケージの簡易ブロックダイアグラムを示す。

【0012】

【図7】２又はより多くのデバイスを結合する２次元パッケージ基板及びインターコネクトの簡易ブロックダイアグラムを示す。

【0013】

【図8A】例示的なパッケージ構成の簡易ブロックダイアグラムを示す。

【図8B】例示的なパッケージ構成の簡易ブロックダイアグラムを示す。

【図8C】例示的なパッケージ構成の簡易ブロックダイアグラムを示す。

【図8D】例示的なパッケージ構成の簡易ブロックダイアグラムを示す。

【0014】

【図9】ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルを使用するインターコネクトコンピューティングデバイスを有する例示的なラックサーバを示す簡易ブロックダイアグラムである。

【0015】

【図10】ＵＣＩｅの例示的なプロトコルスタックを示す簡易ブロックダイアグラムである。

【0016】

【図11】例示的な物理層ブロックの簡易ブロックダイアグラムである。

【0017】

【図12A】例示的なプロトコルスタック実装の簡易ブロックダイアグラムである。

【図12B】例示的なプロトコルスタック実装の簡易ブロックダイアグラムである。

【図12C】例示的なプロトコルスタック実装の簡易ブロックダイアグラムである。

【0018】

【図13】ＵＣＩｅベースのインターコネクトによって接続された２つのパッケージを含むコンピューティングシステムの簡易ブロックダイアグラムである。

【0019】

【図14】ＵＣＩｅベースのリンクと共に使用するための例示的レジスタの表現である。

【0020】

【図15A】ＵＣＩｅベースのリンクの初期化のための例示的なフローを示すダイアグラムである。

【図15B】ＵＣＩｅベースのリンクの初期化のための例示的なフローを示すダイアグラムである。

【図15C】ＵＣＩｅベースのリンクの初期化のための例示的なフローを示すダイアグラムである。

【0021】

【図16】ＵＣＩｅベースのリンクと共に使用するための特定のフリットフォーマットを選択するための例示的な決定木を示すダイアグラムである。

【0022】

【図17A】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【図17B】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【図17C】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【図17D】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【図17E】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【図17F】ＵＣＩｅベースのリンクと共に使用するための例示的なデータフォーマットを示す。

【0023】

【図18A】例示的なサイドバンドメッセージフォーマットを示す。

【図18B】例示的なサイドバンドメッセージフォーマットを示す。

【図18C】例示的なサイドバンドメッセージフォーマットを示す。

【図18D】例示的なサイドバンドメッセージフォーマットを示す。

【0024】

【図19】マルチコアプロセッサを含むコンピューティングシステムについてのブロックダイアグラムの実施形態を示す図である。

【0025】

【図20】複数のプロセッサを含むコンピューティングシステムの実施形態のブロックを示す。

【発明を実施するための形態】

【0026】

以下の説明には、本開示の深い理解を与えるべく、多数の具体的な詳細が記載されている。例えば、特定のタイプのプロセッサ及びシステム構成、特定のハードウェア構造、特定の設計上及びミクロ設計上の細部、特定のレジスタ構成、特定の命令タイプ、特定のシステムコンポーネント、特定の寸法／高さ、特定のプロセッサパイプラインステージ、及び動作等の例である。しかしながら、当業者であれば、本開示において提供される解決手段を実施するにあたりこれらの具体的な詳細は採用する必要がないことは明らかであろう。他の事例において、特定及び代替的なプロセッサアーキテクチャ、記載されたアルゴリズム用の特定のロジック回路／コード、特定のファームウェアコード、特定のインターコネクト動作、特定のロジック構成、特定の製造技術及び材料、複数の特定のコンパイラ実装、コード内のアルゴリズムについての特定の表現、特定のパワーダウン及びゲーティング技術／ロジック並びにコンピュータシステムの他の特定の動作の詳細のような、複数の周知コンポーネント又は方法は、本開示を不必要に不明瞭にするのを回避すべく詳細には記載されていない。

【0027】

以下の実施形態は、コンピューティングプラットフォーム又はマイクロプロセッサなどの特定の集積回路に関し記載されている場合があるが、他の実施形態が、集積回路及びロジックデバイスの他のタイプに適用可能である。ここで記載される実施形態についての技術及び教示と類似するものが、他のタイプの回路や半導体デバイスへ適用されてよい。例えば、開示される実施形態は、デスクトップコンピュータシステム又はＵｌｔｒａｂｏｏｋｓ（登録商標）に限定されず、ハンドヘルドデバイス、タブレット、他の薄型ノートブック、システムオンチップ（ＳＯＣ）デバイス、及び組み込み用途など、他のデバイスにおいても使用され得る。ハンドヘルドデバイスのいくつかの例には、セルラ電話、インターネットプロトコルデバイス、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ（登録商標））、及びハンドヘルドＰＣが含まれる。組み込み用途には、典型的には、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、システムオンチップ、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、ワイドエリアネットワーク（ＷＡＮ）スイッチ、又は、下記で教示する機能及び動作を実行可能な他の任意のシステムが含まれる。本明細書において説明される実施形態の技法及び教示は、ラックスケールサーバプラットフォーム、ブレードサーバプラットフォーム、及び他のサーバアーキテクチャを含むサーバレベルでも適用され得る。また、本明細書において説明される装置、方法及びシステムは、物理的コンピューティングデバイスに限定されず、以下の例において論じられるアーキテクチャなどの物理システムのソフトウェアエミュレーション及びシミュレーションにも関連し得る。以下の説明において容易に明らかとなるように、本明細書において説明される方法、装置、及びシステムの実施形態は（ハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせのいずれを参照するかに関わらず）、コンピューティングプラットフォームが、他の例示的な考慮事項の中でも特に、電力使用及び物理的フットプリントのバランスをとりながら、増加するデータ速度を処理することを可能にする上で重要である。

【0028】

コンピューティングシステムが進むにつれ、その中におけるコンポーネントはより複雑になっている。結果として、最適なコンポーネント動作のための帯域幅要件が満たされることを保証すべく、コンポーネント間の連結及び通信を行うためのインターコネクトアーキテクチャも複雑性が増している。更に、異なる市場セグメントは市場ニーズに適合すべく、インターコネクトアーキテクチャの異なる態様を要求する。例えば、サーバがより高性能を要求する一方で、モバイルエコシステムは場合により、省電力化のために全体的な性能を犠牲にしてしまう可能性がある。しかし、最大限の省電力化で可能な限り高い性能を提供することが、大半のファブリックの唯一の目的である。以下に説明される多数のインターコネクトは、本明細書に記載される解決手段の複数の態様から潜在的に利益を享受するであろう。

【0029】

モダンなインターコネクトファブリックアーキテクチャは、異なるベンダからのコンポーネント及びデバイスがオープンアーキテクチャで相互運用することを可能とし、それは複数の市場セグメント、クライアント（デスクトップ及びモバイル）、サーバ（規格及び企業向け）及び組み込み通信デバイスに及ぶ。例えば、多種多様な将来のコンピューティング及び通信プラットフォームについて、高性能汎用Ｉ／Ｏインターコネクトプロトコル（例えば、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ））が定義されている。そのようなプロトコル及び対応するアーキテクチャは、ポイントツーポイントインターコネクト、スイッチベース技術、及び、パケット化プロトコルにおける進歩を利用して、新しいレベルの性能及び特徴を提供し得る。例として、電力管理、サービス品質（ＱｏＳ）、ホットプラグ／ホットスワップサポート、データ整合性、及びエラー処理は、ＰＣＩ Ｅｘｐｒｅｓｓによってサポートされる進歩的な特徴のうちのいくつかである。

【0030】

図１を参照すると、コンポーネントのセットをインターコネクトするポイントツーポイントリンクから構成されるファブリックの実施形態が示されている。システム１００は、コントローラハブ１１５に結合されたプロセッサ１０５及びシステムメモリ１１０を含む。プロセッサ１０５は、マイクロプロセッサ、ホストプロセッサ、組み込みプロセッサ、コプロセッサ又は他のプロセッサなど、任意の処理要素を含む。プロセッサ１０５は、フロントサイドバス（ＦＳＢ）１０６を通じてコントローラハブ１１５に結合されている。一実施形態において、ＦＳＢ１０６は、後述のようなシリアルポイントツーポイントインターコネクトである。別の実施形態において、リンク１０６は、異なるインターコネクト規格に準拠するシリアル差動インターコネクトアーキテクチャを含む。以下で論じられるインターコネクトプロトコル及び特徴は、図１においてここで導入されるコンポーネントのセットを結合するファブリック及びリンクを実装するために利用され得る。

【0031】

システムメモリ１１０は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性（ＮＶ）メモリ、又はシステム１００における複数のデバイスによってアクセス可能な他のメモリのような、任意のメモリデバイスを含む。システムメモリ１１０は、メモリインタフェース１１６を通じてコントローラハブ１１５に結合されている。メモリインタフェースの例は、ダブルデータレート（ＤＤＲ）メモリインタフェース、デュアルチャネルＤＤＲメモリインタフェース及びダイナミックＲＡＭ（ＤＲＡＭ）メモリインタフェースを含む。

【0032】

一実施形態では、コントローラハブ１１５は、ＰＣＩｅ相互接続階層におけるルートハブ、ルートコンプレックス、又はルートコントローラとして実装され得る。コントローラハブ１１５の例は、チップセット、メモリコントローラハブ（ＭＣＨ）、ノースブリッジ、インターコネクトコントローラハブ（ＩＣＨ）、サウスブリッジ及びルートコントローラ／ハブを含む。チップセットという用語は多くの場合、２つの物理的に別個のコントローラハブ、すなわち、インターコネクトコントローラハブ（ＩＣＨ）に結合されたメモリコントローラハブ（ＭＣＨ）を指す。現在のシステムは多くの場合、プロセッサ１０５に組み込まれたＭＣＨを含むが、コントローラ１１５は、後述のものと同様の方式でＩ／Ｏデバイスと通信することに留意されたい。いくつかの実施形態において、ピアツーピアルーティングが、ルートコンプレックス１１５を通じて任意選択的にサポートされる。

【0033】

ここでコントローラハブ１１５は、シリアルリンク１１９を介してスイッチ／ブリッジ１２０に連結される。インタフェース／ポート１１７及び１２１とも称され得る入力／出力モジュール１１７及び１２１は、階層型プロトコルスタックを包含／実装して、コントローラハブ１１５とスイッチ１２０との間の通信を提供する。一実施形態において、複数のデバイスをスイッチ１２０に結合させることが可能である。

【0034】

スイッチ／ブリッジ１２０は、複数のパケット／メッセージを上流デバイス１２５、すなわちルートコンプレックスに向かう１階層上から、下流コントローラハブ１１５、すなわちルートコントローラから離れて１階層下へ、プロセッサ１０５又はシステムメモリ１１０からデバイス１２５へとルーティングする。一実施形態において、スイッチ１２０は、複数の仮想ＰＣＩ間ブリッジデバイスの論理アセンブリと称される。デバイス１２５は、Ｉ／Ｏデバイス、ネットワークインタフェースコントローラ（ＮＩＣ）、アドインカード、オーディオプロセッサ、ネットワークプロセッサ、ハードドライブ、ストレージデバイス、ＣＤ／ＤＶＤ ＲＯＭ、モニタ、プリンタ、マウス、キーボード、ルータ、ポータブルストレージデバイス、ファイヤワイヤデバイス、ユニバーサルシリアルバス（ＵＳＢ）デバイス、スキャナ及び他の入力／出力デバイスなど、電子システムに結合される任意の内部又は外部デバイス又はコンポーネントを含む。ＰＣＩｅ用語ではしばしば、そのようなデバイスをエンドポイントと呼ぶ。具体的に示されていないが、デバイス１２５は、レガシ又は他のバージョンのＰＣＩデバイスをサポートするためのＰＣＩｅ－ＰＣＩ／ＰＣＩ－Ｘブリッジを含み得る。ＰＣＩｅにおけるエンドポイントデバイスは多くの場合、レガシ、ＰＣＩｅ又はルートコンプレックス統合エンドポイントとして分類される。

【0035】

グラフィックアクセラレータ１３０も、シリアルリンク１３２を介してコントローラハブ１１５に連結される。一実施形態において、グラフィックアクセラレータ１３０は、ＩＣＨに結合されたＭＣＨに結合されている。次に、スイッチ１２０、及びしたがって、Ｉ／Ｏデバイス１２５が、ＩＣＨに結合されている。また、Ｉ／Ｏモジュール１３１及び１１８は、グラフィックアクセラレータ１３０とコントローラハブ１１５との間で通信するための階層型プロトコルスタックを実装する。上記のＭＣＨと同様に、グラフィックスコントローラ又はグラフィックアクセラレータ１３０自体が、プロセッサ１０５に統合されてよい。更に、システムの１又は複数のリンク（例えば、１２３）は、例えば、リタイマ、リピータ等、１又は複数の拡張デバイス（例えば、１５０）を含み得る。

【0036】

図２を見ると、階層型プロトコルスタックの実施形態が示されている。階層型プロトコルスタック２００は、Ｑｕｉｃｋ Ｐａｔｈインターコネクト（ＱＰＩ）スタック、ＰＣＩｅスタック、コンピュートエクスプレスリンク（ＣＸＬ）スタック、又は他の高性能コンピューティングインターコネクトスタック、又は他の層状スタックなどの任意の形態の層状通信スタックを含む。図１～４に関する以下の記載は汎用インターコネクトプロトコルスタック（例えばＰＣＩｅ）に関するものであるが、同一概念が他のインターコネクトスタックに適用されてよい。一実施形態において、プロトコルスタック２００は、トランザクション層２０５と、リンク層２１０と、物理層２２０とを含むプロトコルスタックである。図１におけるインタフェース１１７、１１８、１２１、１２２、１２６及び１３１などのインタフェースが、通信プロトコルスタック２００として表され得る。通信プロトコルスタックとしての表現は、プロトコルスタックを実装／包含するモジュール又はインタフェースとも称され得る。

【0037】

プロトコルは、パケットを使用してコンポーネント間で情報を通信し得る。パケットが、トランザクション層２０５及びデータリンク層２１０において形成され、送信コンポーネントから受信コンポーネントへ情報を搬送する。送信されたパケットが他の層を流れる際に、それらの層でパケットを処理するために必要な追加の情報によってパケットが拡張される。受信側において、リバース処理が発生し、パケットは、それらの物理層２２０表現からデータリンク層２１０表現へ、最終的に（トランザクション層パケットのため）受信デバイスのトランザクション層２０５によって処理され得る形態へと変換される。

【0038】

トランザクション層

【0039】

一実施形態において、トランザクション層２０５は、デバイスの処理コア、及び、データリンク層２１０及び物理層２２０のようなインターコネクトアーキテクチャの間のインタフェースを提供する。これに関して、トランザクション層２０５の主な役割は、パケット（すなわち、トランザクション層パケット又はＴＬＰ）のアセンブリ及びディスアセンブリである。変換層２０５は、典型的には、ＴＬＰのためのクレジットベースのフロー制御を管理する。例えば、プロトコルは、分割トランザクション、すなわちリクエストと時間によって分けられた応答を持つ複数のトランザクションを実装し得、ターゲットデバイスが当該応答のためのデータを収集する間、リンクに他のトラフィックを搬送させることを可能にする。いくつかの実装において、フロー制御は、クレジットベースのフロー制御スキームを使用して実装され得る。このスキームにおいて、デバイスはトランザクション層２０５内の複数の受信バッファの各々のために、クレジットの初期量をアドバタイズする。図１のコントローラハブ１１５のようなリンクの反対側における外部デバイスは、各ＴＬＰによって消費されるクレジット数をカウントする。トランザクションがクレジット限界を超えない場合、このトランザクションは、送信され得る。応答を受信すると、クレジット量が回復される。クレジットスキームの利点は、クレジット限界が発生しなければ、クレジット返却のレイテンシが性能に影響しないことである。

【0040】

一実施形態において、４つのトランザクションアドレス空間は、構成アドレス空間、メモリアドレス空間、入／出力アドレス空間、及びメッセージアドレス空間を含む。メモリ空間トランザクションは、メモリマッピング位置へ／から、データを転送する読み取り要求及び書き込み要求のうちの１又は複数を含む。一実施形態において、メモリ空間トランザクションは、例えば、３２ビットアドレスなどの短いアドレスフォーマット、又は６４ビットアドレスなどの長いアドレスフォーマットといった２つの異なるアドレスフォーマットを使用可能である。構成空間トランザクションは、プロトコルをサポートするデバイスの構成空間にアクセスするために使用される。構成空間に対するトランザクションは、読み取り要求及び書き込み要求を含む。メッセージ空間トランザクション（又は単に複数のメッセージ）は、デバイス上でプロトコルを実装するプロトコルエージェント間の帯域内通信をサポートするために定義される。したがって、一実施形態において、トランザクション層２０５はパケットヘッダ／ペイロード２０６を組み立てる。

【0041】

リンク層

【0042】

リンク層２１０は、データリンク層２１０とも称され、トランザクション層２０５と物理層２２０との間の中間ステージとして動作する。一実施形態において、データリンク層２１０の役割は、リンク上の２つのコンポーネント間でトランザクション層パケット（ＴＬＰ）を交換するための信頼性のある機構を提供することである。データリンク層２１０の一方側は、トランザクション層２０５によって組み立てられた複数のＴＬＰを受け入れ、パケットシーケンス識別子２１１、すなわち識別番号又はパケット番号を適用し、エラー検出コード、すなわちＣＲＣ２１２を計算及び適用し、物理デバイスから外部デバイスにわたる送信のため、変更された複数のＴＬＰを物理層２２０に送信する。

【0043】

物理層

【0044】

一実施形態において、物理層２２０は、パケットを外部デバイスへ物理的に送信すべく、論理サブブロック２２１及び電気サブブロック２２２を含む。ここで、論理サブブロック２２１は、物理層２２１の「デジタル」機能を担う。これに関して、論理サブブロックは、物理サブブロック２２２による送信のための発信情報を準備するための送信セクションと、受信情報をリンク層２１０に渡す前に受信情報を識別して準備する受信セクションとを含む。

【0045】

物理ブロック２２２は、送信機及び受信機を含む。送信機には論理サブブロック２２１により複数のシンボルが供給され、送信機はそれらをシリアライズし、別の外部デバイスに送信機を接続する物理送信媒体に送信する。受信機には外部デバイスからのシリアライズされたシンボルが供給され、受信した信号をビットストリームに変換する。ビットストリームは、逆シリアライズされ、論理サブブロック２２１に供給される。一実施形態において、８ｂ／１０ｂ送信コードが採用され、ここでは１０ビットシンボルが送信／受信される。他の事例において、１２８ｂ／１３０ｂエンコーディングが活用され得、一方、なお他の実装では、他の例の中でも特に、フリットベースの送信が利用され得る。一例において、フレーム２２３を有するパケットをフレーム化するために特別なシンボルが使用される。加えて、一例において、受信機は、着信シリアルストリームから復元されたシンボルクロックも提供する。

【0046】

送信媒体は、送信ライン、銅ライン、光ライン、無線通信チャネル、赤外通信リンク、又はその他の通信パスのようなデータを送信するための任意の送信パスを実装し得る。２つのデバイス間の接続はリンクと称される。リンクは、１又は複数の構成送信パス又はレーンを使用して実装され得る。帯域幅をスケーリングするために、リンクはｘＮで示される複数のレーンを集約してよく、ここでＮは任意のサポートされるリンク幅、例えば、１、２、４、８、１２、１６、３２、６４、又はそれ以上などである。いくつかの実装において、差分シグナリングが活用され得、差分ペアは、差分信号を送信するための２つの送信パスを指す。例として、差分ペアにおいて、ペアにおける第１ラインが低電圧レベルから高電圧レベル、すなわち立ち上がりエッジに切り替わるとき、ペアにおける他のラインは、高論理レベルから低論理レベル、すなわち立ち下りエッジに駆動する。複数の差分信号は、複数のより良好な電気的特性、例えば、より良好な信号整合性、すなわち相互連結、電圧オーバシュート／アンダシュート、リンギング等を潜在的に示す。これにより、より良好なタイミングウィンドウを可能にし、それにより、より高速な送信周波数を可能にする。

【0047】

上述の通り、トランザクション層２０５、リンク層２１０、及び物理層２２０は具体的な実施形態（例えば、従来のＰＣＩｅプロトコルスタック）に関し記載されているが、階層型プロトコルスタックはこれに限定されない。実際には、任意の階層型プロトコルが包含／実装されてよい。例として、ポート／インタフェースは、以下でより具体的に論じられるプロトコルの層を含む、（１）パケットを組み立てるための第１層（例えば、トランザクション又はプロトコル層）；パケットをシーケンシングするための第２層（例えば、リンク又はデータリンク層）；及び、パケットを送信するための第３層（例えば、物理層）など、階層型プロトコルにおける様々な層を実装するためのハードウェア回路及び／又はファームウェアにおいて実装されるロジックを含み得る。

【0048】

いくつかの実装において、インターコネクトプロトコルは、キャッシュコヒーレントリンクを実装し得る。一例として、ウルトラパスインターコネクト（登録商標）（ＵＰＩ（登録商標））は、ワークステーション又はサーバのような高性能コンピューティングプラットフォームで使用されてよく、複数のプロセッサ、複数のアクセラレータ、複数のＩ／Ｏデバイス等を接続するために典型的にはＰＣＩｅ又は別のインターコネクトプロトコルが用いられるようなシステムに含まれる。しかしながら、ＵＰＩはそれらには限定されない。代わりに、ＵＰＩは、ここで記載される任意のシステム又はプラットフォームで使用されてよい。さらに、個別に開発された複数の思想が、ＰＣＩｅ、ＭＩＰＩ、ＱＰＩ等のような、その他の複数のインターコネクト及び複数のプラットフォームへ適用されてよい。

【0049】

複数のデバイスをサポートするべく、１つの例示的な実装において、ＵＰＩは、命令セットアーキテクチャ（ＩＳＡ）には依存しない（即ち、ＵＰＩは、複数の異なるデバイスに実装されることができる）ものとすることができる。別のシナリオでは、ＵＰＩは、また、単にプロセッサやアクセラレータへ接続するためではなく、高性能Ｉ／Ｏデバイスへ接続するために使用されてよい。例えば、高性能ＰＣＩｅデバイスは、適切な変換ブリッジ（即ち、ＵＰＩからＰＣＩｅへ）を通してＵＰＩに結合されてよい。さらに、複数のＵＰＩリンクは、様々なやり方で（例えば、スター、リング、メッシュなど）複数のプロセッサのような多数のＵＰＩベースのデバイスによって使用されてよい。実際、ＵＰＩ及び本明細書で論じられた他のものなどのインターコネクトプロトコルが、ダイ又はパッケージの間の相互接続を容易にするために使用され得る。例えば、図３は、様々な潜在的マルチソケット構成の例示的な実装を示す。図示されるように、２ソケット構成３０５は、２つのリンクを含むことができるが、他の実装では、１つのリンクが使用されてよい。より大きなトポロジーに対しては、他の追加の又は代替の特徴の中でもとりわけ識別子（ＩＤ）が割当可能であってかつ何らかの形態で仮想パスが存在する限りにおいて、任意の構成が使用されてよい。示されるように、一例において、４ソケット構成３１０は、各プロセッサから別のプロセッサへのリンクを有する。しかし、構成３１５に示される８ソケット実装では、全てのソケットが互いを、それぞれのリンクを通じて直接的に接続しているわけではない。しかしながら、仮想パス又はチャネルが複数のプロセッサ間に存在するような場合には、そうした構成がサポートされる。サポートされるプロセッサの範囲は、ネイティブ・ドメインにおいて、２～３２個を含む。より多数のプロセッサが、他の例の中でも特に、多重ドメイン又は複数のノードコントローラの間におけるその他のインターコネクトの使用を通じて、達成されてよい。

【0050】

他のインターコネクトアーキテクチャと同様、ＵＰＩアーキテクチャは、階層型プロトコルアーキテクチャの定義を含み、いくつかの例において、この階層型プロトコルアーキテクチャは、複数のプロトコル層（コヒーレントの、非コヒーレントの、及び任意選択的には、他のメモリベースプロトコル）、ルーティング層、リンク層、及び物理層を含む。いくつかの実装において、プロトコルスタックにおけるそれぞれの層は、それら自体のレベルの粒度又は量子の情報を構築及び／又は処理し得る（例えば、他の例の中でも特に、パケットを用いるプロトコル層、フリットを用いるリンク層、フィット（ｐｈｉｔ）又はシンボルを用いる物理層）。いくつかの実施形態において、パケットは、実装に基づいて、部分的フリット、単一フリット、又は複数のフリットを含み得ることに留意されたい。

【0051】

別の例のインターコネクトプロトコルにおいて、コンピュートエクスプレスリンク（ＣＸＬ）インターコネクトプロトコルは、他の適用の中でも特に、次世代データセンター性能を高速化するために設計された、改善された高速ＣＰＵ－デバイス及びＣＰＵ－メモリインターコネクトを提供するために利用され得る。ＣＸＬは、ＣＰＵメモリ空間及び付属デバイス上のメモリの間のメモリコヒーレンシを維持する。これにより、他の例示的な利点の中でもとりわけ、より高い性能のためのリソース共有が可能になり、ソフトウェアスタックの複雑性が減り、システムコスト全体が下がる。ＣＸＬは、ホストプロセッサ（例えば、ＣＰＵ）及びワークロードアクセラレータのセット（例えば、他の例の中でも特に、グラフィックス処理ユニット（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、テンソル及びベクトルプロセッサユニット、機械学習アクセラレータ、専用アクセラレータソリューション）の間の通信を可能にする。実際、ＣＸＬは、高速通信のための標準インタフェースを提供するために設計されている。なぜなら、人工知能、機械学習、及び他の用途など、新しいコンピューティングの用途のサポートにおいてＣＰＵを補完するために、アクセラレータの使用が増加しているからである。

【0052】

ＣＸＬリンクは、コヒーレンシ、メモリアクセス、及び入出力（Ｉ／Ｏ）プロトコルの動的プロトコル多重化をサポートする、低レイテンシ、高帯域幅のディスクリート又はオンパッケージリンクであり得る。他の用途の中でもとりわけ、ＣＸＬリンクにより、アクセラレータは、他の例の中でもとりわけ、キャッシングエージェント及び／又はホストシステムメモリとしてのシステムメモリにアクセスすることが可能になり得る。ＣＸＬは、アクセラレータの莫大なスペクトルをサポートするように設計された動的マルチプロトコル技術である。ＣＸＬは、離散型又はオンパッケージ型リンクを介して、ＰＣＩｅ（ＣＸＬ．ｉｏ）と同様のＩ／Ｏセマンティクスと、キャッシュプロトコルセマンティクス（ＣＸＬ．ｃａｃｈｅ）と、メモリアクセスセマンティクス（ＣＸＬ．ｍｅｍ）とを含むプロトコルの豊富なセットを提供する。特定のアクセラレータ使用モデルに基づいて、ＣＸＬプロトコルの全て、又はこれらのプロトコルのサブセットのみが有効化され得る。いくつかの実装において、ＣＸＬは、十分に確立された、幅広く採用されているＰＣＩｅインフラストラクチャ（例えば、ＰＣＩｅ５．０）上に構築されてよく、ＰＣＩｅ物理及び電気的インタフェースを活用してエリアに高度なプロトコルを提供することは、Ｉ／Ｏ、メモリプロトコル（例えば、ホストプロセッサがメモリをアクセラレータデバイスと共有することを可能にする）及びコヒーレンシインタフェースを含む。

【0053】

図４を参照すると、ＣＸＬリンク４５０を利用する例示的なシステムを示す簡易ブロックダイアグラム４００が示される。例えば、リンク４５０は、ホストプロセッサ４０５（例えば、ＣＰＵ）をアクセラレータデバイス４１０にインターコネクトし得る。この例では、ホストプロセッサ４０５は、１又は複数のプロセッサコア（例えば、４１５ａ～ｂ）及び１又は複数のＩ／Ｏデバイス（例えば、４１８）を含む。ホストメモリ（例えば、４６０）には、（例えば、同じパッケージ又はダイ上の）ホストプロセッサが設けられ得る。アクセラレータデバイス４１０は、アクセラレータロジック４２０を含んでよく、いくつかの実装では、独自のメモリ（例えば、アクセラレータメモリ４６５）を含んでよい。この例では、ホストプロセッサ４０５は、コヒーレンス／キャッシュロジック４２５及びインターコネクトロジック（例えば、ＰＣＩｅロジック４３０）を実装するための回路を含み得る。ＣＸＬ多重化ロジック（例えば、４５５ａ～ｂ）も提供されることで、ＣＸＬプロトコル（例えば、Ｉ／Ｏプロトコル４３５ａ～ｂ（例えば、ＣＸＬ．ｉｏ）、キャッシュプロトコル４４０ａ～ｂ（例えば、ＣＸＬ．ｃａｃｈｅ）及びメモリアクセスプロトコル４４５ａ～ｂ（ＣＸＬ．ｍｅｍ））の多重化が可能になり得る。これにより、ホストプロセッサ４０５とアクセラレータデバイス４１０との間のリンク４５０を介して、サポートされているプロトコル（例えば、４３５ａ～ｂ、４４０ａ～ｂ、４４５ａ～ｂ）のいずれか１つのデータを多重化方式で送信することが可能になる。

【0054】

ＣＸＬのいくつかの実装において、Ｆｌｅｘ Ｂｕｓ（登録商標）ポートが、ＣＸＬ準拠リンクと連携して利用され得、多種多様な他のデバイス（例えば、他のプロセッサデバイス、アクセラレータ、スイッチ、メモリデバイスなど）とインターコネクトするようにデバイスを柔軟に適合する。Ｆｌｅｘ Ｂｕｓポートは、ＰＣＩｅリンク又はＣＸＬリンク（また、潜在的に、他のプロトコル及びアーキテクチャのリンク）のいずれかをサポートするように静的に構成されたフレキシブル高速ポートである。Ｆｌｅｘ Ｂｕｓポートにより、高帯域幅オフパッケージリンクを介してネイティブＰＣＩｅプロトコル又はＣＸＬのどちらを提供するか設計上選ぶことが可能になる。ポートにおいて適用されるプロトコルの選択は、自動ネゴシエーションを介してブート時間中に発生してよく、スロットへプラグ接続されたデバイスに基づいてよい。Ｆｌｅｘ Ｂｕｓは、ＰＣＩｅ電気回路を用いることでＰＣＩｅリタイマとの互換性を有するようになり、アドインカードについての規格であるＰＣＩｅフォームファクタを順守する。

【0055】

図５は、ＣＸＬリンクを実装するために利用される例示的なポートアーキテクチャ５００（例えば、Ｆｌｅｘ Ｂｕｓ）を示す簡易ブロックダイアグラムである。例えば、Ｆｌｅｘ Ｂｕｓアーキテクチャは、ポートによりサポートされる複数のプロトコルを実装するための複数の層として編成され得る。例えば、ポートは、トランザクション層ロジック（例えば、５０５）、リンク層ロジック（例えば、５１０）、物理層ロジック（例えば、５１５）（例えば、全部又は一部が回路に実装される）を含み得る。例えば、トランザクション（又はプロトコル）層（例えば、５０５）は、ＰＣＩｅトランザクション層５５５及びベースＰＣＩｅトランザクション層５５５のＣＸＬトランザクション層強化５６０（ＣＸＬ．ｉｏ用）を実装するトランザクション層ロジック５２５と、ＣＸＬリンクのためのキャッシュ（例えば、ＣＸＬ．ｃａｃｈｅ）プロトコル及びメモリ（例えば、ＣＸＬ．ｍｅｍ）プロトコルを実装するためのロジック５３０とへ細分化され得る。同様に、リンク層ロジック５３５は、ＰＣＩｅデータリンク層５６５の拡張バージョンを表すベースＰＣＩｅデータリンク層５６５及びＣＸＬリンク層（ＣＸＬ．ｉｏ用）を実装するために提供され得る。ＣＸＬリンク層５１０は、キャッシュ及びメモリリンク層強化ロジック５４０（例えば、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ）も含み得る。

【0056】

引き続き図５の例において、ＣＸＬリンク層ロジック５１０は、他の例示的な実装の中でも特に、２つのロジックストリーム（例えば、ＰＣＩｅ／ＣＸＬ．ｉｏ及びＣＸＬ．ｃａｃｈｅ／ＣＸＬ．ｍｅｍ）からのトラフィックをインターリーブする、ＣＸＬアービトレーション／多重化（ＡＲＢ／ＭＵＸ）ロジック５２０とインタフェースし得る。リンクトレーニング中に、トランザクション層及びリンク層は、ＰＣＩｅモード又はＣＸＬモードのいずれかで動作するように構成される。いくつかの事例において、他の例の中でもとりわけ、ホストＣＰＵは、ＰＣＩｅモード又はＣＸＬモードのいずれかの実装をサポートし得るが、アクセラレータのような他のデバイスは、ＣＸＬモードのみをサポートし得る。いくつかの実装において、ポート（例えば、Ｆｌｅｘ Ｂｕｓポート）は、ＰＣＩｅ物理層（例えば、ＰＣＩｅ電気回路ＰＨＹ５５０）に基づいて、物理層５１５を利用し得る。例えば、Ｆｌｅｘ Ｂｕｓ物理層は、リンクトレーニングプロセス中に代替的なモードネゴシエーションの結果に基づいてＰＣＩｅモード又はＣＸＬモードのいずれかで動作できる集中型論理物理層５４５として実装され得る。いくつかの実装において、物理層は、複数のシグナリングレート（例えば、８ＧＴ／ｓ、１６ＧＴ／ｓ、３２ＧＴ／ｓ等）及び複数のリンク幅（例えば、ｘ１６、ｘ８、ｘ４、ｘ２。ｘ１等）をサポートし得る。ＰＣＩｅモードでは、ポート５００により実装されるリンクは、ネイティブなＰＣＩｅ特徴（例えば、ＰＣＩｅ仕様において定義される）に完全に準拠し得るが、ＣＸＬモードでは、このリンクは、ＣＸＬについて定義された全ての特徴をサポートする。したがって、他の例の中でもとりわけ、Ｆｌｅｘ Ｂｕｓポートは、ネイティブなＰＣＩｅプロトコルデータ又は動的マルチプロトコルＣＸＬデータを送信して、ＰＣＩｅ電気回路を介してＩ／Ｏプロトコル、コヒーレンシプロトコル及びメモリプロトコルを提供できるポイントツーポイントインターコネクトを提供し得る。

【0057】

ＣＸＬ Ｉ／Ｏプロトコル、ＣＸＬ．ｉｏは、非コヒーレントロード／ストアインタフェースをＩ／Ｏデバイスに提供する。ＣＸＬ．ｉｏにおけるトランザクションタイプ、トランザクションパケットフォーマット、クレジットベースのフロー制御、仮想チャネル管理及びトランザクション順序付け規則は、ＰＣＩｅ定義の全部又は一部に従い得る。ＣＸＬキャッシュコヒーレンシプロトコルであるＣＸＬ．ｃａｃｈｅは、デバイスとホストとの間のインタラクションを、少なくとも１つの関連付けられた応答メッセージ及び場合によってはデータ転送を各々が有する複数の要求として定義する。インタフェースは、各方向における、要求、応答及びデータという３つのチャネルから成る。

【0058】

ＣＸＬメモリプロトコル、ＣＸＬ．ｍｅｍは、プロセッサ及びメモリの間のトランザクションインタフェースであり、ダイ間で通信するとき、ＣＸＬの物理及びリンク層を使用する。他の例の中でもとりわけ、ＣＸＬ．ｍｅｍは、メモリコントローラがホストＣＰＵ内に位置する場合、メモリコントローラがアクセラレータデバイス内にある場合、又はメモリコントローラがメモリバッファチップへ移動させられる場合を含む、複数の異なるメモリ取り付けオプションのために用いられ得る。他の例示的特徴の中でもとりわけ、ＣＸＬ．ｍｅｍは、異なるメモリタイプ（例えば、揮発性、永続的等）と構成（例えば、平坦、階層等）とを伴うトランザクションに適用され得る。いくつかの実装において、ホストプロセッサのコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ要求及び応答を用いて、メモリとインタフェースし得る。この構成では、ＣＰＵコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒとみなされ、Ｍｅｍデバイスは、ＣＸＬ．ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅとみなされる。ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒは、ＣＸＬ．ｍｅｍ要求（例えば、読み取り、書き込み等）のソーシングを担うエージェントであり、ＣＸＬ．ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅは、ＣＸＬ．ｍｅｍ要求（例えば、データ、完了等）への応答を担うエージェントである。Ｓｕｂｏｒｄｉｎａｔｅがアクセラレータである場合、ＣＸＬ．ｍｅｍプロトコルは、デバイスコヒーレンシエンジン（ＤＣＯＨ）の存在を想定する。このエージェントは、ＣＸＬ．ｍｅｍコマンドに基づくデバイスキャッシュのスヌープ及びメタデータフィールドの更新のようなコヒーレンシ関連機能の実装を担うことが想定されている。メタデータがデバイス取り付け型メモリによりサポートされる実装では、メタデータは、他の例示的な使用の中でもとりわけ、ホストにより、ＣＰＵソケット用の粗いスヌープフィルタを実装するために用いられ得る。

【0059】

いくつかの実装において、リンク層（例えば５１０）を実装する回路又は他のロジック（例えば、知的財産（ＩＰ）ブロック又は他のハードウェア要素）を、プロトコルの物理層（例えば５１５）の少なくとも一部を実装する回路又は他のロジック（例えば、ＩＰブロック又は他のハードウェア要素）に結合するためのインタフェースが提供され得る。例えば、リンク層コントローラ、モジュール、又は他のロジック、及び、論理物理層（「論理ＰＨＹ」又は「ｌｏｇＰＨＹ」）を実装するモジュールの間の共通インタフェースを定義するための論理ＰＨＹインタフェース（ＬＰＩＦ）仕様に基づくインタフェースは、図５の例などにおいて、物理インターコネクトに対するインタフェースについての１又は複数のリンク層及び物理層の間の相互運用性、設計、及びバリデーション再使用を容易にする。追加的に、図５の例のように、インタフェースは、複数のプロトコルを同時に実装及びサポートするためのロジック（例えば、５３５、５４０）を用いて実装され得る。更に、そのような実装において、アービトレーション及びマルチプレクサ層（例えば５２０）が、リンク層（例えば、５１０）及び物理層（例えば、５１５）の間に提供され得る。いくつかの実装において、複数のプロトコル実装における各ブロック（例えば、５１５、５２０、５３５、５４０）は、独立のＬＰＩＦインタフェース（例えば、５８０、５８５、９９０）を介して、他のブロックとインタフェースし得る。分岐がサポートされる場合において、各分岐ポートは、他の例の中でも特に、それ自体の独立のＬＰＩＦインタフェースを同様に有し得る。

【0060】

本明細書において論じられる例は、ＬＰＩＦベースのリンク層論理ＰＨＹインタフェースの使用を参照し得るが、本明細書において論じられる詳細及び原理は、非ＬＰＩＦインタフェースに等しく適用され得ることが理解されるべきである。同様に、いくつかの例は、ＣＸＬ又はＰＣＩｅを実装するためにＰＨＹをコントローラに結合するための共通リンク層論理ＰＨＹインタフェースの使用を参照し得るが、他のリンク層プロトコルもそのようなインタフェースを利用し得る。同様に、Ｆｌｅｘ Ｂｕｓ物理層に対するいくつかの参照が行われ得るが、他の物理層ロジックがいくつかの実装において同様に活用され得、本開示の範囲内にある他の例の変形の中でも特に、本明細書において論じられるものなどの共通リンク層論理ＰＨＹインタフェースを利用し得る。

【0061】

従来のダイ間インターコネクトは、ベンダ特定、又は、アプリケーション固有のいずれかである（例えば、メモリオンパッケージを接続するためにＨＢＭ接続が使用される）。いくつかのダイ間インターコネクト（例えば、ＩｎｔｅｌのＡＩＢ、ＨＢＩ、及び、ＯＣＰコンソーシアムのＢｏＷ）は、物理層のみを定義し、ダイ間の相互運用性を確実にするための機構を提供しない。実際、ダイ間のシームレスな相互運用性に使用され得る汎用ダイ間インターコネクトを実装するための現在の解決手段は存在せず、エンジニアがイノベートし得るパッケージ上のオープンイノベーションスロットを提供し得る。ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）プロトコルを通じた、標準化されたダイ間インタフェースを実装するための、改善されたインターコネクトアーキテクチャが本明細書において導入される。ＵＣＩｅが、ダイのオンパッケージ及びオフパッケージ結合のための汎用ダイ間インターコネクトのための解決手段を可能にするだけでなく、インタフェースの標準化は、既存のコンピューティングシステムを改善し、新しいシステムを実装するために、異なるパッケージの選択肢を使用して、異なる技術ノードにわたる、異なるベンダ及び異なるファブからの異なるデバイスの相互接続を可能にする。

【0062】

ＵＣＩｅは、チップレット間の高帯域幅、低レイテンシ、電力効率の高い、費用効果の高いオンパッケージ接続性を提供する。それは、クラウド、エッジ、企業、５Ｇ、自動車、高性能コンピューティング、及びハンドヘルドセグメントに及ぶ全体的なコンピューティング連続体にわたる、コンピューティング、メモリ、ストレージ、及び接続性の需要の予想される増大に対処する。ムーアの法則は事実であり、コンピューティングブロックがますます小型化し強力になることを可能にしたが、クライアントＣＰＵ、サーバＣＰＵ、ＧＰ－ＧＰＵなどの主流の商用提供物における複数のダイのオンパッケージ統合の増加は、増大する性能需要を満たすために、より大きいダイサイズにもたらした。しかしながら、この現象の結果、設計は、ダイのレチクルリミットに遭遇することになった。例は、数百の数のコアを有するマルチコアＣＰＵ、又は、非常に大きいファンアウトスイッチを含む。ダイがレチクルリミット内にフィットし得るときでも、パッケージにおいて接続される複数のより小さいダイは、収率最適化、及び、複数の市場セグメントにわたるダイの再使用に好ましいことがあり得る。同一ダイのオンパッケージ接続性は、これらのスケールアップ用途を可能にする。追加的に、パッケージ上のチップレット統合はまた、設計者が、異なる数及びタイプのダイを選択することによって、異なる市場セグメントについての異なるトレードオフを行うことを可能にする。例えば、セグメントの必要性に応じて、異なる数のコンピューティング、メモリ、及びＩ／Ｏダイを選択することができる。異なるセグメントのために異なるダイ設計を行う必要がないので、結果として、より低い生産ＳＫＵ費用をもたらす。

【0063】

チップレットのオンパッケージ統合は、専用の解決手段を提供するための高速かつ費用効果の高い手段を可能にする。例えば、異なる使用は、同一のメモリ、コア、及びＩ／Ｏを有するが、異なるアクセラレーション機能を必要とし得る。それはまた、機能に基づいて最適なプロセスノード選択が行われるダイのコパッケージングを可能にする。例えば、メモリ、ロジック、アナログ、及び、コパッケージング光学系は各々、チップレットと共にパッケージされ得る異なるプロセス技術を必要とする。パッケージトレースは短く、高密度ルーティングを提供するので、メモリアクセスなどの高帯域幅を必要とする適用（例えば、高帯域幅メモリ）が、オンパッケージ統合として実装される。

【0064】

ＵＣＩｅは、同じパッケージ上で複数のダイを接続するための、オープン、マルチプロトコル対応、オンパッケージインターコネクト規格である。ＵＣＩｅは、ＵＣＩｅを使用してインターコネクトされ得る細分化されたダイアーキテクチャをサポートする活発なエコシステムを開発することを可能にする。ＵＣＩｅは、ＰＣＩｅ、ＣＸＬ、アドバンスドエクステンシブルインタフェース（登録商標）（ＡＸＩ）、ＵＰＩ、及び他のものなど、複数のプロトコル、及び、（両方のリンクパートナがそれをサポートする限り）共通の物理及びリンク層の上に選択した任意のプロトコルをマッピングするために使用され得るローモードをサポートする。ＵＣＩｅは追加的に、他の特徴の中でも特に、アプリケーション層及びパッケージに関連するフォームファクタ（例えば、バンプ位置、電力供給、熱解決手段など）など、システムオンチップ（ＳｏＣ）構造のための要素を包含し得る。ＵＣＩｅの特徴は、異なる性能の特性を有する広範なデバイスにわたる相互運用性を確実にするように作用する。十分に定義されたデバッグ及びコンプライアンス機構が、相互運用性を確実にするために提供される。ＵＣＩｅは追加的に、後方互換性の方式でデバイスのサポートを可能にし得る。

【0065】

ＵＣＩｅは広範な使用モデルをサポートするが、ここでは説明用の例としてサブセットが提供される。上に記載されるように、いくつかのプロトコルが、ＰＣＩｅ及びＣＸＬなどのＵＣＩｅ上に明示的にマッピングされ得る。そのようなプロトコルは、ローモードを含むＵＣＩｅフリットフォーマット上にマッピングされ得る。例として、例えばリンクレベルリトライと共にＰＣＩｅ ＳＥＲＤＥＳ ＰＨＹ及びＰＣＩｅ／ＣＸＬ論理ＰＨＹを置換することによって、ＰＣＩｅ及びＣＸＬなどの広く使用されるプロトコルが、より多くのオンパッケージ統合のためにＵＣＩｅ上にマッピングされ、他の例示的特徴の中でも特に、パワーを改善し、性能を強化し得る。ＵＣＩｅローモードは、プロトコルに依存せず、デバイスによってアドホックに他のプロトコルがマッピングされることを可能にし、一方、他の例示的特徴の中でも特に、スタンドアロンＳＥＲＤＥＳ／トランシーバタイル（例えばイーサネット（登録商標））をオンパッケージに統合するなどの使用を可能にする。

【0066】

図６は、複数のＵＣＩｅリンク（例えば、６３０、６３５、６４０、６４５）を使用してインターコネクトされた複数のプロセッサダイ（例えば、６１０、６１５）、アクセラレータダイ（例えば、６２０）、及び、入出力（Ｉ／Ｏ）タイル（例えば６２５）を含む、ＳｏＣパッケージ６０５の例示的な実装を示す簡易ブロックダイアグラム６００である。いくつかの実装において、アクセラレータ６２０及び／又はＩ／Ｏタイル６２５は、ＵＣＩｅ上で実行するＣＸＬトランザクションを使用して、ＣＰＵデバイス６１０、６１５に接続され得、それにより、ＣＸＬのＩ／Ｏ、コヒーレンシ、及びメモリプロトコルを活用する。Ｉ／Ｏタイルは、パッケージ６０５の外部ＣＸＬ、ＰＣＩｅ及びＤＤＲピン（例えば、６５０、６５５）を提供し得る。アクセラレータはまた、ＵＣＩｅ上で実行するＰＣＩｅトランザクションを使用してＣＰＵに接続され得る。オンパッケージのＣＰＵ間接続性はまた、他の例の中でも特に、コヒーレンシプロトコルを実行してＵＣＩｅインターコネクトを使用し得る。いくつかの実装において、例示的なＳｏＣパッケージ上のすべてのコンポーネントは、ＵＣＩｅリンクを使用してインターコネクトされ得る。他の事例において、１又は複数のブロック（例えば、メモリブロック６６０、６６５、６７０、６７５）が、他の例示的な実装の中でも特に、他のプロトコル又はリンク（例えば、ＤＤＲなど）を使用して接続され得る。

【0067】

様々なパッケージがＵＣＩｅリンクをサポートし得る。例えば、他の例の中でも特に、標準の２次元（２Ｄ）パッケージ、及び、２．５Ｄ及び３Ｄアドバンスドパッケージオプションが利用され得る。図７は、標準２Ｄパッケージを使用する例示的な適用を示す簡易ブロックダイアグラムである。有機パッケージ／基板７１０上のトレース７０５、７０８を使用する、低コストで長いリーチ（例えば、１０ｍｍ～２５ｍｍ）のインターコネクトのために２Ｄパッケージが使用され得、それでもなお、オフパッケージＳＥＲＤＥＳと比較して、著しく良いＢＥＲ特性を提供する。図７に示すように、第１ダイ７１５は、基板７１０上のトレース（例えば、７０５、７０８）を使用して実装される、それぞれのリンクによって第２ダイ７２０及び第３ダイ７２５に結合され得る。

【0068】

図８Ａ～８Ｄは、ＵＣＩｅアドバンスド（例えば２Ｄ）オプションを使用する例示的な用途を示す簡易ブロックダイアグラム８００ａ～ｄである。そのようなパッケージング技術は、性能最適化用途に使用され得る。結果的に、チャネルリーチは短く（例えば２ｍｍ未満）、インターコネクトは、高帯域幅、及び、最良の性能及び電力効率特性を有する低レイテンシのために最適化されると予測される。一例において、図８Ａに示されるように、シリコンブリッジ８０５、８１０（例えば、組み込みマルチダイインターコネクトブリッジ（ＥＭＩＢ））上でリンクが実装され得る。図８Ｂの例において、パッケージ７１０上のインターポーザ８１５及びＵＣＩｅリンク（例えば８２０、８２５）がインターポーザ８１５上に提供され得る（例えば、基板上のウェハ上のチップ（ＣｏＷｏＳ）用途）。図８Ｃに示される、アドバンスドパッケージのなお別の例において、シリコンブリッジ（例えば、８３０、８３５）が、パッケージ７１０上に提供されるファンアウト有機インターポーザ８４０において提供され得、ＵＣＩｅリンクがシリコンブリッジ８３０、８３５において実装され得る。図８Ｄは、標準及びアドバンスドオプションの組み合わせが活用される別の例を示す。例えば、ベースダイ８５０は、スタンダードパッケージトレース８６０を利用して、第１リンクによって２Ｄ方式でコンパニオンダイ８５５に結合され得、一方、ベースダイ８５０は、ブリッジベースのリンク８７０によって別のベースダイ８６５に結合される。別の例において、他の例示的アーキテクチャ及びパッケージ用途の中でも特に、ベースダイ８６５は、３ＤのＵＣＩｅリンクを介して、垂直チップレット８７５に結合する。

【0069】

ＵＣＩｅは、２つの広い使用モデルをサポートする。上で紹介された第１使用モデルは、電力効率の高い、費用効果の高い性能を提供するために、パッケージレベル統合を伴う。したがって、メモリ、アクセラレータ、ネットワーキングデバイス、モデムなどの、ボードレベルでアタッチされたコンポーネントは、パッケージレベルで統合され得、同じパッケージ上でも異なるパッケージオプションを通じて接続される複数のソースからのダイを有するハンドヘルドからハイエンドサーバまでの適用可能性を有する。第２の使用は、異なるタイプの媒体（例えば、光学、電気ケーブル、ミリ波）を使用して、オフパッケージ接続性を提供することであり、ＵＣＩｅリタイマを使用して、ラック又は更にはポッドレベルにおいて基礎プロトコル（例えば、ＰＣＩｅ、ＣＸＬ）をトランスポートし、リソースプーリング、リソース共有、及び、更にはメッセージ渡しを可能にし、ノードレベルからラック／ポッドレベルを超えるロード－ストアセマンティクスを使用して、エッジ及びデータセンタにおいて、より電力効率の高い、費用効果の高い性能を取得する。図９は、例示的なラックサーバシステムを示す簡易ブロックダイアグラムである（例えば、ＵＣＩｅは、デバイス間のサーバスケール相互接続を含むオフパッケージ接続を容易にするために利用され得る）。そのような実装において、オフパッケージ接続を容易にするためにリタイマが提供され得る（例えば、ラックサーバ（ＴＯＲＳ）オンパッケージの上）。例えば、他の例示的な実装の中でも特に、第１シャーシ９１０上のデバイス（例えば、プロセッサデバイス９０５）を別の第２シャーシ９２０上の別のデバイス（例えば、プロセッサ９１５）に（例えば、スイッチデバイス９２５を介して）結合するために、オフパッケージＵＣＩｅリンクが利用され得る。

【0070】

ＵＣＩｅは、図１０のブロックダイアグラム１０００において示される階層型プロトコルである。物理層１００５は、電気シグナリング、クロック、リンクトレーニング、及びサイドバンドシグナリングを担う。ダイ間（Ｄ２Ｄ）アダプタブロック１０１０は、リンク状態管理及びパラメータネゴシエーションをチップレットに提供する。それは任意選択的に、その巡回冗長検査（ＣＲＣ）及びリンクレベルリトライ機構を通じて、データの信頼できる送達を保証する。複数のプロトコルがサポートされるとき、Ｄ２Ｄアダプタは、リンク上の複数のプロトコルのデータ間のアービトレーションのための基礎のアービトレーションフレームワークを定義する。１つの例示的な実装において、ＵＣＩｅは、アダプタが信頼できる転送を担うとき、基礎の転送機構を定義するために、２５６バイトのフリット（又はフロー制御ユニット）を提供し得る。上に記載したように、１又は複数の他のインターコネクトプロトコルが、ＵＣＩｅのフリットフォーマットにネイティブにマッピングされ得る。一例において、ＵＣＩｅは、ＰＣＩｅ及びＣＸＬプロトコルをマッピングし、これらのプロトコルの既存のエコシステムを活用することによって、シームレスな相互運用性を確実にする。例えば、ＰＣＩｅ及びＣＸＬを用いて、既にデプロイされたＳｏＣ構造、リンク管理、及びセキュリティの解決手段がＵＣＩｅに活用され得る。対処される使用モデルも包括的である：他の例示的な利益及び使用ケースの中でも特に、ダイレクトメモリアクセスを使用するデータ転送、ソフトウェア検出、エラー処理などが、ＰＣＩｅ／ＣＸＬ．ｉｏを用いて対処される；メモリ使用ケースが、ＣＸＬ．Ｍｅｍを通じて処理される；及び、アクセラレータなどの用途のためのキャッシュ要件が、ＣＸＬ．ｃａｃｈｅを用いて対処される。ＵＣＩｅはまた、任意の他のプロトコルをＵＣＩｅにおいて定義されたフリットフォーマットにマッピングするために使用され得る「ストリーミングプロトコル」を定義する。

【0071】

プロトコル層１０１５は、潜在的に任意のインターコネクトプロトコルに従い得、それらは、ＵＣＩｅ（例えば、ＣＸＬ、ＰＣＩｅなど）にネイティブにマッピングされるプロトコル、ＵＣＩｅのストリーミング又はローモードを利用し得る他の十分に定義された又は標準化されたインターコネクトプロトコル、又は、プロプライエタリ又はベンダ定義プロトコル（それらはＵＣＩｅのストリーミング又はローモードを同様に利用し得る）を含む。プロトコル層は、他のプロトコル固有の特徴の中でも特に、対応するプロトコルのトランザクション層を実装し、プロトコルにおいて定義されたフロー制御スキームを実装し得る。プロトコル層１０１５を実装するロジックブロック（例えば、ソフトウェア、ファームウェア、及び／又はハードウェア）は、フリットアウェアＤ２Ｄインタフェース（又はＦＤＩ）１０２０を使用して、ＵＣＩｅ Ｄ２Ｄアダプタ１０１０とインタフェースし、更なる処理のために、プロトコルに従ってデータをＤ２Ｄアダプタに提供し得る。ＰＨＹを使用してリンク上で送信されるデータは、ＰＨＹによってＦＤＩ上でＤ２Ｄアダプタ１０１０から受信される。ＦＤＩインタフェースは、ＵＣＩｅプロトコル仕様において定義され、通信のための信号のセット、及び、プロトコル層ブロック１０１５及びＤ２Ｄアダプタブロック１０１０の間のネゴシエーションを定義し得る。例えば、信号又はメッセージがＦＤＩ１０２０において定義され得、それにより、Ｄ２Ｄアダプタ１０１０は、（例えば、リンクパートナデバイス（例えば、リンクパートナデバイスのＤ２Ｄアダプタ）とのネゴシエーションに基づいて）プロトコル層に、利用されるフリットフォーマット（例えば、マッピングされるフリットフォーマット、ストリーミングモードフリットフォーマット、ローモードフリットフォーマットなど）を通知し、プロトコル層１０１５はこれを使用して、他の例の中でも特に、対応するプロトコルのデータを、識別されたフリットフォーマットに適合し得る。

【0072】

ストリーミング及びローモードのプロビジョニングを通じて、ＵＣＩｅは、ＵＣＩｅリンク上で任意のプロトコルのデータをトランスポートするオプションを可能にする。プロトコルデータは、フリットフォーマットで、又は、必要な場合ローファブリックワイヤとしてトランスポートされ得る。いくつかのプロトコルは明示的にマッピングされ得、アクセラレータ、メモリエクスパンダ、及びＩ／Ｏエクスパンダなどのオンボードコンポーネントをシームレスにオンパッケージに移動させることを可能にする。フリットモードは、エラー検出及び／又はエラー訂正ビット／バイト（例えばＣＲＣ）がＤ２Ｄアダプタによって、定義されたフリットフォーマットに挿入される動作モードを含む。フリットモードは、データの別の基礎プロトコル（例えば、ＰＣＩｅ、ＵＰＩ、ＣＸＬ、ＧｅｎＺ、ＡＸＩなど）のフリットがＵＣＩｅフリットフォーマット上にマッピングされる動作モード、及び、ストリーミングモード（潜在的な任意の他のプロトコルのデータが（例えば、ＣＲＣ、及び、ＵＣＩｅフリットにおいて定義された、任意の他の指定されたフィールドを含む）フリットフォーマットにエンコード又はポピュレートされる）を含む。一方、ローモードは、ＵＣＩｅフリットのすべてのバイトがプロトコル層によってポピュレートされる（及び、Ｄ２Ｄアダプタは、ＣＲＣ、リトライ、又は他の値をフリットに追加することなくフリットをそのまま受け取り、任意の修正無しでデータをプロトコル層から物理層に転送する）動作モードである。いくつかの事例において、ローモードにおけるＣＲＣ、リトライ、ＦＥＣなどは、他の例の中でも特に、（ＵＣＩｅ Ｄ２Ｄアダプタではなく）プロトコル層によって全体的に処理され得る。

【0073】

いくつかの実装において、Ｄ２Ｄアダプタ１０１０は、回路の（例えば、プロトコル層ブロック及び／又は物理層ブロック１００５）を実装するものから）別個のブロックとして提供され得る。他の実装において、プロトコル層又は物理層を実装するロジックの一方又は両方は、他の例示的な実装の中でも特に、Ｄ２Ｄアダプタブロック１０１０を実装するロジック（例えばハードウェア回路）と共にコロケーション又は統合され得る。Ｄ２Ｄアダプタ１０１０は、（例えばＦＤＩ１０２０を介して）プロトコル層１０１５及び（例えばローＤ２Ｄインタフェース（ＲＤＩ）１０２５を介して）物理層１００５と調整し、ＵＣＩｅリンクにわたるデータ転送の成功及び信頼性を確実にする。これらの標準化インタフェース（例えばＦＤＩ及びＲＤＩ）の各々は、それぞれのプロトコルスタックブロックがインタラクトし調整する方式を標準化するために、（それぞれのプロトコルスタックブロックの物理相互接続のための）定義されたピンのセット、定義された信号、状態、及び状態遷移のセットを通じて標準化され得る。プロトコルのそれぞれの層を実装するブロック（例えばＩＰブロック）を結合するために、そのような標準化インタフェース（例えばＦＤＩ及びＲＤＩ）を提供することにより、ベンダ及びＳｏＣビルダが、低い統合費用及びより速い市場への時間で、異なるＩＰプロバイダからの異なる層を容易に混合及びマッチさせることを可能にする。（例えば、プロトコル層ブロックが、本明細書において提供されるインタフェースハンドシェイクに準拠する任意の異なるベンダからのＤ２Ｄアダプタ及び物理層ブロックと連携することを可能にする）。更に、ポストシリコン中の相互運用性試験が、それに関連付けられた、より大きいオーバヘッド及び費用を有することを考慮すると、そのようなインタフェースに基づくバス機能モデル（ＢＦＭ）の一貫した理解及び開発は、他の例示的な利益の中でも特に、そのようなＵＣＩｅプロトコルスタック実装のための、より容易なＩＰ開発を可能にし得る。

【0074】

Ｄ２Ｄアダプタ１０１０は、メインデータパスにおけるロジックの最小化を容易にすることを助け、プロトコルフリットについての高度にレイテンシが最適化されたデータパスを実現する。Ｄ２Ｄアダプタは、他の例示的特徴の中でも特に、アービトレーション及びマルチプレクサ機能、エラー検出及び／又はエラー訂正コード（例えば、巡回冗長検査（ＣＲＣ））、リトライスキームなど、（プロトコル層１０１５の）様々なプロトコルによって活用され得る様々な機能を実装するためのロジックを含み得る。例として、ＣＸＬを実装するプロトコル層はＤ２Ｄアダプタに結合され得る。ＣＸＬプロトコルをトランスポートするとき、Ｄ２Ｄアダプタ１０１０のＡＲＢ／ＭＵＸ機能は、ＣＸＬの複数のサブプロトコル（例えば、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｉｏ、ＣＸＬ．ｃａｃｈｅ）のアービトレーション／多重化を実行するために利用され得る。Ｄ２Ｄアダプタ１０１０によって提供されるエラー検出、エラー訂正、リトライ、及び他の機能が、（例えば、リンク上で実装される速度に基づいて）目標ビットエラー率（ＢＥＲ）要件をサポートするために利用され得る。例えば、ローＢＥＲが１ｅ－２７未満である場合、ＣＲＣ及びリトライスキームがＤ２Ｄアダプタ１０１０によって提供され得る。追加的に、Ｄ２Ｄアダプタ１０１０は、より高いレベルのリンクステートマシン及びリンクブリングアッププロトコル、リモートリンクパートナとのパラメータ交換に関するプロトコルオプションの調整、及び、サポートされるとき、リモートリンクパートナとの電力管理調整を担い得る。例えば、ＵＣＩｅリンクを使用して結合される２つのリンクパートナデバイスが、それらのそれぞれのＤ２Ｄアダプタを利用して、他の例の中でも特に、（例えば、リンクステートマシンにおいて定義される様々なリンク状態を通じた進行を通じて）リンクのトレーニング、及び、リンクの動作中に使用されるパラメータの決定を実行し得る。

【0075】

コンピューティングデバイスの通信ポートが、プロトコル論理ブロック、Ｄ２Ｄアダプタブロック、及び物理層ブロックから構築され得る。プロトコル論理ブロックは、ＦＤＩインタフェースを介してＤ２Ｄアダプタブロックとインタフェースし得、Ｄ２Ｄアダプタは、ＲＤＩインタフェースを使用して物理層ブロックとインタフェースし得る。ＦＤＩ及びＲＤＩインタフェースの各々は、定義されたインタフェースのそれぞれの信号が通信され得る、物理ピン、トレース、コンダクタ又は他の通信経路を使用して実装され得る。プロトコル論理ブロック（例えば１０１５）、Ｄ２Ｄアダプタブロック（例えば１０１０）、及び物理層ブロック（例えば１０１５）は、ＵＣＩｅプロトコルのそれぞれの層を実装し、それらのデバイスがＵＣＩｅ準拠リンクを確立し、ＵＣＩｅプロトコルを使用して別のリンクパートナコンピューティングデバイスと通信することを可能にする。

【0076】

ＵＣＩｅスタックの物理層は、複数の物理層モジュールを通じて実装され、対応するリンクの物理層を形成し得る。モジュールは、（例えば、物理バンプ又はポートのピン上の）メインデータパスを形成し、レーンのグルーピングとして編成される。モジュールは、ＵＣＩｅのアナログフロントエンド（ＡＦＥ）の構造設計実装についての分割できない粒度を形成する。モジュールあたりのレーン数は、標準又はアドバンスドパッケージが実装に利用されるかどうかに基づき得る。単一のＤ２Ｄアダプタが、（帯域幅スケーリングのために）１又は複数のモジュールとして実装される物理層に結合され得る。ＵＣＩｅの物理リンク（及び物理層を構成する各モジュール）は、（レーンの第１サブセットから構成される）サイドバンド接続、及び、（物理層のレーンの第２サブセットから構成される）メインバンド接続を含み得る。ＵＣＩｅモジュール／物理層のメインバンド接続は、ＵＣＩｅにおけるメインデータパスを提供する。メインバンド接続は、転送クロック、データ有効ピン、及び、モジュールあたりＮのデータレーンを含み得る。サイドバンド接続は、パラメータ交換のために使用され、レジスタアクセスは、デバッグ／コンプライアンスのために使用され、及び、リモートパートナとの調整は、リンクトレーニング及び管理のために使用される。サイドバンド接続は、各方向において、転送クロックピン及びデータピンを含み得る。１つの例示的な実装において、転送クロックは、メインデータパス速度に関わらず、８００ＭＨｚの周波数に（例えば、メインデータパス（メインバンド）速度とは異なる周波数に）固定され得る。いくつかの実装において、ＵＣＩｅの物理層についてのサイドバンドロジックは、補助電力を使用して電力供給され、サイドバンドロジックを「常時オン」ドメインに配置し得る。各モジュールは、サイドバンドピン／バンプ／レーンのそれ自体のそれぞれのセットを含み得る。

【0077】

図１１は、ＵＣＩｅデバイスの例示的な物理層ブロックを示す簡易ブロックダイアグラム１１００である。物理層は、論理物理層（論理ＰＨＹ）１１０５、又はＰＨＹロジック、及び、複数の（Ｍ個の）サイドバンドレーン１１１０、及び、複数の（Ｎ個の）メインバンドレーン１１１５を含み得る。上に記載したように、メインバンドレーンは、１又は複数のフォワードクロックレーン１１２０、複数のデータレーン１１２５、及び有効レーン１１３０を含み得る。論理ＰＨＹ１１０５は、リンクについての他の機能の中でも特に、リンクトレーニング、レーン修復、レーン反転、スクランブリング／デスクランブリング、サイドバンドトレーニング、及び転送を実行し得る。物理層は、（例えば、別個のハードウェア又はＩＰブロック上に実装される）Ｄ２Ｄアダプタに、ＲＤＩインタフェース１０２５を介して結合され得る。

【0078】

図１２Ａ～１２Ｃを参照すると、例示的なＵＣＩｅプロトコルスタックを示す簡易ブロックダイアグラム１２００ａ～ｃが示され、ここで、異なる数のＰＨＹモジュールが、ＵＣＩｅプロトコルスタックのそれぞれの物理層を実装するために利用される。一例において、４個のサイドバンドレーン１１１０及び６４個のデータレーン１１２５を各々提供するために、ＰＨＹモジュールが定義され得る。図１２Ａにおいて、ポートの物理層を実装するＤ２Ｄアダプタ１０１０に接続するために単一モジュール１２０５が使用される例示的な実装が示される。図１２Ｂは別の例示的な実装を示し、ここで、２つのモジュール１２０５ａ～ｂが、物理層を実装するために利用される。各モジュール１２０５ａ－ｂは、それ自体の論理ＰＨＹ（例えば、１１０５ａ、ｂ）、サイドバンドレーンのセット（例えば、１１１０ａ、ｂ）、及びメインバンドレーンのセット（例えば、１１１５ａ、ｂ）を有する。２個のモジュール１２０５ａ～ｂの使用は、図１２Ａなどのように、単一モジュールのみを使用する実装と比較して、リンクの帯域幅を実質的に２倍にする。２個のモジュール１２０５ａ～ｂは、単一のＤ２Ｄアダプタ１０１０に接続する。なお別の例において、図１２Ｃに示されるように、（ポートについての物理層を実装するための他の数の定義されたＰＨＹモジュールを含み得る）他の例の中でも特に、（例えば、４個のモジュールの各々において４個のｘ６４データレーングルーピングを提供してｘ３２０のデータ幅を形成することによって）リンクの帯域幅を更にスケーリングするために４個のモジュール１２０５ａ～ｄを使用して構築された物理層実装が示されている。

【0079】

上によれば、ＵＣＩｅは、異なるデータレート、幅、バンプピッチ、及びチャネルリーチをサポートし、可能な限りもっとも広い相互運用性を確実にし得る。設計及びバリデーションを容易にするためにサイドバンドインタフェースが定義される。ＰＨＹモジュールをインターコネクトの構築のユニットとして使用することにより、Ｎ個のシングルエンド、単方向、全二重データレーン（例えば、スタンダードパッケージの場合Ｎ＝１６、アドバンスドパッケージの場合Ｎ＝６４）、有効のための１個のシングルエンドレーン、トラッキングのための１個のレーン、方向あたりの差分転送クロック、及び、サイドバンドシグナリング（例えば、シングルエンド、１個の８００ＭＨｚクロック、及び１個のデータ）のための４つのレーン（例えば、方向あたり２個）を提供する。リンクあたりより高い性能を提供するために、複数のクラスタが集約され得る。

【0080】

上の特徴に加えて、なお追加の特徴をサポートするために、ＵＣＩｅにおけるアドバンスドパッケージオプションが提供され得る。例えば、アドバンスドパッケージは、ペア（例えば、修復目的のクロック、有効、サイドバンドなどのための余分なレーン）を通じて障害レーンを処理するために、スペアレーンをサポートし得、ここで、スタンダードパッケージは、障害を処理するために、幅縮小をサポートする。スタンダードパッケージ設計のダイは、スタンダードパッケージ上の任意の他の設計と相互運用することが予測され得る。同様に、アドバンスドパッケージ設計のダイは、（例えば、更には２５ｕ～５５ｕの広範なバンプピッチ内の）アドバンスドパッケージのために設計された任意の他のダイと相互運用することが予測され得る。概して、スタンダードパッケージ（２Ｄ）は費用効果の高い性能に使用される。アドバンスドパッケージは、電力効率の高い性能に使用され得る。下の表１は、例示的なＵＣＩｅ実装についての例示的な主要性能目標を要約する。

【表1】

表１：例示的な主要性能インジケータ（ＫＰＩ）
他の例の中でも特に、ダイエッジ帯域幅密度は、４５μｍ（アドバンスドパッケージ）及び１１０μｍ（スタンダードパッケージ）バンプピッチを有し、エネルギー効率は、すべてのＰＨＹ関連回路（例えば、送信機、受信機、位相同期ループ（ＰＬＬ））を含み、レイテンシは、Ｄ２Ｄアダプタ、及び、送信機及び受信機上の物理層のレイテンシを含むと想定する。

【0081】

上で紹介したように、リタイマは、オフパッケージリンク（例えば、電気又は光ケーブル通信媒体）を使用して、パッケージを超えてＵＣＩｅ接続性を拡張し、例えばパッケージをラック／ポッドレベルで接続するために使用され得る。ＵＣＩｅリタイマは、そのローカルパッケージ上に接続するダイに対するＵＣＩｅインタフェースを実装して、ＵＣＩｅプロトコルに従って異なるパッケージ上の２つのダイ間でフリットが送達されることを確実にする。ＵＣＩｅはまた、光などのリーチが長い代わりの媒体を通じて、ＰＣＩｅ又はＣＸＬなど、ロード－ストアプロトコルを含む任意のプロトコルをトランスポートするために使用され得る。例えば、１つの例示的な実装として、ラック／ポッドレベルのディスアグリゲーションが、ＣＸＬ２．０（又は、後の）プロトコルを使用して実装され得る。この例において、ラックレベルでは、異なるコンピュートシャーシからの（例えば仮想階層における）複数のコンピュートノードが、複数のＣＸＬアクセラレータに接続するＣＸＬスイッチ、及び／又は、１又は複数の別個のドロワに配置され得るタイプ３メモリデバイスに接続する。この例において、各ホストは、コンピュートドロワーとして実装され得、各コンピュートドロワーは、ＵＣＩｅベースの光タイルを通じてＣＸＬプロトコルを実行する光接続を使用してスイッチに接続する。ＵＣＩｅリンクがオフパッケージ接続を可能にする多くの他の例示的な実装の中でも特に、スイッチはまた、コパッケージ光学系を有し得、ここで、光タイルが、ＵＣＩｅを使用して、メインスイッチダイに接続し、一方、ＰＣＩｅ／ＣＸＬ物理インターコネクトは、アクセラレータ／メモリデバイスに接続するために使用される。

【0082】

図１３を参照すると、ＵＣＩｅリンク１３０５によって接続される２つのパッケージ（例えば、１３１０、１３１５）を含む例示的なシステムを示す簡易ブロックダイアグラム１３００が示される。上で紹介したように、ＵＣＩｅリタイマは、異なるタイプのオフパッケージインターコネクト１３０５が、異なるパッケージ（例えば、１３１０、１３１５）上の２つのＵＣＩｅダイ間でチャネルリーチを拡張することを可能にするために使用され得る。それぞれのＵＣＩｅリタイマ（例えば、１３２０、１３２５）が、各パッケージにおいて提供され、オフパッケージＵＣＩｅリンク（例えば１３０５）を可能にし得る。更に、各パッケージのＵＣＩｅリタイマ１３２０、１３２５が、それぞれのＵＣＩｅリンク（例えば、１３４０、１３４５）によって、そのパッケージ上のダイ（例えば、１３３０、１３３５）のうちの１又は複数に結合され得る。ダイ（例えば、１３３０、１３３５）は、リタイマを通じて促進される、オフパッケージリンク１３０５を通じた他のパッケージ上の他のダイとの通信のために、データを対応するリタイマ（例えば、１３２０、１３２５）に転送し得る。リタイマ（例えば１３２０）をオンパッケージダイ（例えば１３３０）に結合するオンパッケージリンク（例えば１３４０）と比べて、オフパッケージリンクは、物理長において、大幅に長いことがあり得る。オフパッケージリンク１３０５を使用してリタイマ（例えば１３２０）が接続されるオフパッケージリタイマ（例えば１３２５）は「リモートリタイマパートナ」と称され得る。

【0083】

例示的なシステムにおける各ＵＣＩｅリタイマ（例えば、１３２０、１３２５）の担当は、オフパッケージインターコネクト１３０５を通じたフリットの信頼性の高いトランスポートを含み得る。一例において、外部インターコネクトが、それがトランスポートするプロトコルに対応する仕様の基礎エラーモデル（例えば、ＢＥＲ及びエラー相関）に準拠する限り、リタイマ（例えば、１３２０、１３２５）は、それが保持するプロトコル（例えば、ＰＣＩｅ又はＣＸＬ）の基礎の仕様によってネイティブに定義される転送エラー訂正（ＦＥＣ）及びエラー検出（例えば、巡回冗長検査（ＣＲＣ））の使用を実装及びサポートするよう構成されている。そのような例において、ＵＣＩｅリンクは、ローモードを利用して、それがトランスポートするプロトコル（例えば、ＰＣＩｅ又はＣＸＬフリット）のネイティブビットをトンネリングするよう構成され得る。このシナリオにおいて、基礎のラウンドトリップレイテンシを満たすために、キューサイズ（例えば、プロトコル層バッファ）がＵＣＩｅダイ上で調整される。別の例において、リタイマは、定義されたＦＥＣ、ＣＲＣ、及びリトライ機能をサポート及び提供するよう構成され得、オフパッケージインターコネクトのＢＥＲを処理する。この場合、フリットは、３つの独立のリンクを経る；各ＵＣＩｅリタイマは、パッケージ内のＵＣＩｅダイとのリトライのために独立のＡｃｋ／Ｎａｋを、リモートリタイマパートナとのリトライのための別個の独立のＡｃｋ／Ｎａｋを実行する。別の例として、リタイマは、ネイティブのプロトコル（例えばＰＣＩｅ又はＣＸＬ）の定義されたＦＥＣをそれ自体と置換することによって、又は、ネイティブのプロトコルの定義されたＦＥＣに加えてそのＦＥＣを追加することによって、それ自体のＦＥＣを提供し得るが、基礎プロトコルのビルトインＣＲＣ及びリプレイ機構を利用する。この例において、キューサイズ（例えば、プロトコル層バッファ、リトライバッファなど）は、基礎のラウンドトリップレイテンシを満たすために、ＵＣＩｅダイ上で調整される必要がある。

【0084】

ＵＣＩｅリタイマはまた、そのリモートリタイマパートナとのリンク層及びプロトコル層パラメータの解決を担い、ＵＣＩｅダイのエンドツーエンド（Ｅ２Ｅ）間の相互運用性を確実にし得る。例えば、リタイマ（例えば１３２０、１３２５）は、同一のリンク幅、速度、プロトコル（任意の関連するプロトコル固有パラメータを含む）、及びフリットフォーマットを両方のパッケージ（例えば、１３１０、１３１５）に対して施行することが許可される。オフパッケージインターコネクトにわたるパラメータ交換についてのメッセージ転送を含む、解決の特定の機構は、リタイマについて実装固有であり得、それらは、両方のパッケージ（例えば、１３１０、１３１５）上のＵＣＩｅダイ（例えば、１３３０、１３３５）機能と共にそれら自体の機能を考慮して、一貫した動作モードを確実にする必要がある。しかしながら、ＵＣＩｅリンク（例えば、１３４０、１３４５）のロバスト性のために、外部インターコネクト１３０５がリモートリタイマパートナとのリンクアップ又はパラメータ解決のために、より長い時間を必要とする場合に、不必要なタイムアウトを回避するために、潜在的に遅延し得る、関連するサイドバンドメッセージに対して「ストール」応答が定義され得る。リタイマは、（例えば、仕様定義規則に従って）「ストール」応答を用いて応答し得、そのリモートリタイマパートナを待機又はネゴシエートしながらの、そのような不必要なタイムアウトを回避し得る。ＵＣＩｅリンクが無限にストールしないことを確実にすることはリタイマの担当である。別の特徴として、ＵＣＩｅリタイマ（例えば、１３２０、１３２５）は、他の例示的な考慮事項の中でも特に、Ｄ２Ｄアダプタ（例えば、アダプタリンクステートマシン（ＬＳＭ））について定義されるリンク状態、又は、リモートリタイマパートナとのＲＤＩ状態を管理することを担当し得、Ｅ２Ｅ動作を訂正することを確実にする。

【0085】

リタイマは、追加的に、そのオンパッケージＵＣＩｅダイ（例えば、１３３０、１３３５）から送信されたデータを管理するためにフロー制御及びバックプレッシャー管理ロジックを提供し得る。例えば、ＵＣＩｅダイからＵＣＩｅリタイマへ送信されるデータは、クレジットを使用してフロー制御され得る。このリンク（例えば、１３４０、１３４５）を管理するために使用されるクレジットは、送信されるデータの基礎プロトコルのために定義された任意のクレジットプロトコル（例えば、ＰＣＩｅにおけるＰＲＨ、ＰＲＤクレジット）に追加され得る。ＵＣＩｅダイ間（Ｄ２Ｄ）クレジットは、２つのＵＣＩｅリタイマ間のフロー制御のために定義され得、ＵＣＩｅリタイマへ送信される任意のデータは、任意の他の依存性なしで、最終的にリモートＵＣＩｅダイによって消費される。ＵＣＩｅリタイマ（例えば、１３２０、１３２５）は、そのパッケージ内でＵＣＩｅダイ（例えば、１３３０、１３３５）から受信するフリットについて、受信機（Ｒｘ）バッファ（例えば、１３５０、１３５５）を実装し得る。受信機バッファクレジットは、Ｄ２Ｄアダプタについての初回パラメータ交換中にＵＣＩｅダイへアドバタイズされ、ＵＣＩｅダイは、送信のためのクレジットを有しない場合、任意のデータをＵＣＩｅリタイマへ送信しないことが必要とされ得る。１つの例示的な実装において、１つのクレジットは、２５６Ｂのデータ（任意のＦＥＣ、ＣＲＣなどを含む）に対応する。１つの例示的な実装において、クレジットリターンがオーバロードされ、又は、有効フレーム信号にエンコードされ得る。ＲＤＩ状態がアクティブから移行するときは常に、ＵＣＩｅダイにおけるクレジットカウンタは、初回アドバタイズ値に再割り当てされ得る。ＵＣＩｅリタイマは、アクティブ状態に再び入る前に、その受信機バッファにおいて、データを（適宜）ドレイン又はダンプし得る。いくつかの例において、ＵＣＩｅリタイマからＵＣＩｅダイへ送信されるデータは、Ｄ２Ｄアダプタレベルでフロー制御されないことがあり得る。ＵＣＩｅリタイマは代わりに、他の例示的な実装の中でも特に、必要な場合、他のＵＣＩｅリタイマを用いた独立のフロー制御を有し得る。

【0086】

ＵＣＩｅの目標は、将来の革新的な解決手段のための拡張可能な方式でインタフェースをなお定義しながら、ＰＣＩｅ及びＣＸＬなど、人気のあるインターコネクトプロトコルに対して行われた前のソフトウェア投資のすべてを活用することである。このために、ＵＣＩｅのプロトコル層のソフトウェアビューは、ポートのプロトコル層ブロックによってサポートされる基礎プロトコルに関連付けられたものと一貫したままであるよう構成され得る。例えば、ＣＸＬプロトコルをサポート可能なプロトコル層を有するホスト下流ＵＣＩｅポートは、ソフトウェアからは、ＣＸＬ ＤＶＳＥＣ機能及び関連するＰＣＩｅ機能を有するルートポートとして見え得る。同様に、ＰＣＩｅプロトコルのみをサポートすることが可能なＵＣＩｅのホスト下流ポートは、ソフトウェアからは、関連ＰＣＩｅ機能のみを有するルートポートとして見える。同様に、他の例の中でも特に、それぞれの基礎プロトコル仕様において定義されるＣＸＬ／ＰＣＩｅレガシーアドバンスド機能のすべては、ＵＣＩｅホスト及びデバイスにも適用し得る。ストリーミングプロトコルの場合、ホスト側又はデバイス側のソフトウェアのビューは、実装固有であり得る。なぜなら、ストリーミングモードにおいて使用される基礎プロトコルは、それ自体で実装固有であり得るからである。いくつかの実装において、ストリーミングの解決手段は、ＣＸＬ及びＰＣＩｅをサポートするために既に配置されているソフトウェアフックを活用し得る。１つの例示的な実装において、ＵＣＩｅルートポートに接続する上流ポートは、ＰＣＩエクスプレスエンドポイント、ＰＣＩエクスプレススイッチ、ＣＸＬ２．０、又は、上の準拠エンドポイントデバイス、又はＣＸＬスイッチであり得る。これにより、対応するＵＣＩｅの解決手段が、（例えば、ＰＣＩｅ又はＣＸＬをサポートする）ＵＣＩｅ以前のソフトウェアとの完全な後方互換性を有することを可能にする。

【0087】

ＵＣＩｅアウェアのソフトウェアを可能にするために、ＵＣＩｅスタックの異なる層の間（例えば、プロトコル層、Ｄ２Ｄアダプタ、及びＰＨＹの間）の公式の機能分割が定義され、ソフトウェアは、層ごとに各層の機能に対する可視性を有する。更に、リンクブリングアップ規則及びパラメータネゴシエーションが形式化され、層インタフェース（例えば、ＲＤＩ及びＦＤＩ）及びＰＨＹモジュールにおいて提供されるサイドバンドメッセージチャネルを利用する。リンクブリングアップ規則及びパラメータネゴシエーションの形式化はサイドバンドメッセージを使用する。すべてのリンク管理ネゴシエーションメッセージ及びトランザクションに対してサイドバンドチャネルを専用とすることによって、メインバンドがレイテンシに最適化されることを可能にする。サイドバンドリンクは、リンクトレーニングのためのバックチャネル、及び、リンクパートナのレジスタのサイドバンドアクセスのためのインタフェースを提供する。それはまた、リモートリンクパートナとのリンク管理パケット及びパラメータ交換に使用される。同一のプロトコルが、ＦＤＩ及びＲＤＩを通じたローカルダイサイドバンドアクセスのためにも使用され得る。ＰＨＹブロックは、ＵＣＩｅリンクを介するサイドバンドパケットのフレーム及びトランスポートを担い得る。リモートダイに対するダイレクトサイドバンドアクセスは、Ｄ２Ｄアダプタ（例えば、１０１０）又はＰＨＹ層ブロック（例えば、１００５）から生じ得る。Ｄ２Ｄアダプタは、フレーム及びトランスポートのために、ＲＤＩを介して、リモートダイサイドバンドアクセスをＰＨＹブロックへ転送する。そのようなアクセスは、レジスタアクセスリクエスト、完了、又は他のメッセージを含み得る。物理層によって実行されるリンクトレーニングアクティビティは、リンクトレーニングの結果を記録する、Ｄ２Ｄアダプタによって可読である物理層レジスタを通じてＤ２Ｄアダプタに渡され得る。Ｄ２Ｄアダプタは、リンクトレーニング後のこの情報を利用して、どのフリットフォーマット／機能をアドバタイズするか決定し得る。層状ネゴシエーションフローは、リンク層フリットフォーマット最適化をプロトコル特徴ネゴシエーションから分離する。これにより、他の例示的な利点の中でも特に、このフローを多種多様なプロトコルに拡張することを容易にする。

【0088】

レジスタは、ＵＣＩｅリンクのブリングアップ及びトレーニング中に使用するためのＤ２Ｄアダプタ及びＰＨＹ層において定義され得る。そのようなレジスタは、機能レジスタ（例えばリードオンリ）、制御レジスタ（例えばリードライト）、及びステータスレジスタを含み得る。そのようなレジスタは、ＵＣＩｅポートのソフトウェアアクセス及び制御を可能にするためにも利用され得る。１つの例示的な実装において、独立のレジスタ（例えば、専用ベンダ固有拡張機能（ＤＶＳＥＣ）レジスタ）が、Ｄ２Ｄアダプタ及びポートのＰＨＹについて定義され得る（ソフトウェアは、これらの独立のレジスタの存在を使用して、デバイスをＵＣＩｅとして識別することが許可される）。例えば、ＰＣＩｅ ＤＶＳＥＣ構造が利用され得る。

【0089】

図１４を参照すると、ＵＣＩｅリンクを操作するために使用される基本機能レジスタセット１４００の例示的な実装を示す、高レベルＤＶＳＥＣ構造の表現１４００が示される。ソフトウェアは、このＤＶＳＥＣの存在を使用して、ＵＣＩｅデバイス及び他のデバイス（例えば、標準ＰＣＩｅ又はＣＸＬデバイス、ＵＣＩｅルートポート、及び標準ＰＣＩｅ又はＣＸＬルートポートなど）を区別し得る。図１４の例において、例えば、機能レジスタ１４０５、制御レジスタ１４１０、及びステータスレジスタ１４１５がレジスタのセット内に含まれ得る。

【0090】

Ｄ２Ｄアダプタ機能レジスタは、Ｄ２Ｄアダプタの機能を反映するために利用され得、リンクパートナ（例えば、リンクパートナデバイスのＤ２Ｄアダプタ）との間でプロトコル及びパラメータをアドバタイズ及びネゴシエートするために使用される。Ｄ２Ｄ機能レジスタ内の情報は、他の例の中でも特に、ローモードがサポートされるかどうか、最適化モード（スペアレーンを使用）がサポートされるかどうか、ＣＸＬがサポートされるかどうか、ＰＣＩｅがサポートされるかどうか、リトライがサポートされるかどうか、Ｄ２Ｄアダプタが複数のプロトコル層ブロックをサポートするよう構成されているかどうか、Ｄ２Ｄアダプタがパリティ又は他のエラー検出／訂正スキームをサポートするかどうか、Ｄ２Ｄアダプタがストリーミングモード又はプロトコルをサポートするかどうかを含み得る。ＰＨＹ機能レジスタは、他の例示的な情報の中でも特に、ＰＨＹに含まれるＰＨＹモジュールの数、使用されるバイトマッピング、リンクが終了されているか又は終了されていないか、ＰＨＹによって可能となるＩ／Ｏリンク速度など、他の情報を含み得る。

【0091】

概して、機能レジスタは、関連付けられたＤ２Ｄアダプタ又はＰＨＹ層ブロックの機能を示すために、ポピュレート前のリードオンリレジスタとして実装され得る。ソフトウェアは、機能レジスタを読み取り、この情報を利用して、これらの機能が適用される（有効化される）べきか、又は無効にされるべきかどうかを決定し得る。対応する機能の有効化又は無効化は、対応する制御レジスタにおいて制御される、ソフトウェア又はハードウェア実装によってセットされ得る。Ｄ２Ｄアダプタ及びＰＨＹは、制御レジスタにおける値セットを利用して、リンクの最終的な特性及び機能の（例えば、リモートリンクパートナ及び／又はリタイマとの）ネゴシエートをどのように進行するかを決定し得る。ステータスレジスタは、リモートリンクパートナとのネゴシエーションの結果を記録及び反映するためにセットするために利用され得る。１つの例示的な実装において、他の例示的な実装の中でも特に、ＵＣＩｅ Ｄ２Ｄアダプタにおいて実装されるＰＣＩｅ／ＣＸＬ機能は、独立に制御されないが、ＣＸＬ仕様において定義される既存のＤＶＳＥＣレジスタを使用する制御を活用する。

【0092】

上に記載されるように、プロトコル層ブロック、Ｄ２Ｄアダプタ、及び／又はＰＨＹブロックは、（例えば、ＲＤＩ又はＦＤＩインタフェースの）ローカルサイドバンドチャネルを利用して、ローカルレジスタにアクセスし得る。プロトコル層ブロックは、サイドバンドメールボックス機構を使用して、リモートダイレジスタへの間接アクセスを有する。いくつかの実装において、メールボックスレジスタ（例えば、１４２０ａ～ｆ）はＤ２Ｄアダプタに存在し、ＦＤＩを通じてメールボックスレジスタのための対応するアクセストリガを受信するときにリモートダイレジスタアクセスリクエストを開始するのはＤ２Ｄアダプタの担当である。マルチプロトコルスタックの場合、Ｄ２Ｄアダプタは、どのプロトコルスタックが元の要求を送信したかを追跡し、完了をＦＤＩ上で適切なプロトコルスタックへ再び送付する。プロトコル層は、リモートダイレジスタへの間接アクセス、及び、ローカルダイレジスタへの直接アクセスのみが可能であり得るので、レジスタアクセスリクエスト及び完了は、ＦＤＩインタフェース上の特定の同時数（例えば１）に限定され得る。いくつかの実装において、応答を予測するサイドバンド要求は、定義されたタイムアウト（例えば、８ｍｓのタイムアウト）の対象となり得る。そのような実装において、「ストール」エンコーディングが、リタイマのための関連パケットに提供され得、要求に応答するためにリタイマが余分な時間を必要とする場合にタイムアウトを防止する。タイムアウトを防止するためにストールするとき、４ｍｓに１回、対応するストール応答を送信することはリタイマの担当である。リタイマはまた、無限にストールしないことを確実にし得、リクエスタのストールを必要とする解決を完了するための合理的な試行の後に、リンクダウンのイベントをエスカレートする。リクエスタが「ストール」エンコーディングを有する応答を受信する場合、タイムアウトカウンタをリセットする。

【0093】

いくつかの事例において、レジスタは、異なる層の間で断片化され得、例えば、所与のレジスタの特定のビットはプロトコル層ブロックに物理的に存在し、他のビットはＤ２Ｄアダプタに存在し、他のビットはＰＨＹブロックに存在する。ＵＣＩｅは、これらのレジスタのための階層デコードを行い得る。断片化されたレジスタでは、ビットが所与の層に物理的に存在しない場合、そのビットを、０に結び付けられたリードオンリとして実装し得る。そのような事例において、読み取りは、その層からのそれらのビットについて０を返し、書き込みは、それらのビットに効果を及ぼさない。例として、読み取りについて、プロトコル層は、ＦＤＩ上でこれらの要求をＤ２Ｄアダプタに転送し、プロトコル層は、Ｄ２Ｄアダプタによって応答されたデータを、ソフトウェアに応答する前のそのローカルレジスタとＯＲする。他の例の中でも特に、そのレジスタの任意のビットが、プロトコル層に応答する前にＰＨＹ層に存在する場合、Ｄ２Ｄアダプタは、同じことを行い得る。

【0094】

表１～５は、ＵＣＩｅポートの実装において利用され得るレジスタの例示的な実装を表す。例えば、表１は、ＵＣＩｅリンクの基本特性を発見するためにソフトウェアによって利用されるＵＣＩｅリンク機能レジスタの例示的な実装を示す。

【表2】

表１：例示的なＵＣＩｅリンク機能レジスタ

【0095】

表２は、リンクのための制御ビットがセットされるＵＣＩｅリンク制御レジスタの例示的な実装を示す。

【表3】

表２：例示的なＵＣＩｅリンク制御レジスタ

【0096】

表３は、（例えば、リンクパートナとのネゴシエーション中に、及びその後に）リンクのためのステータスビットがセットされる、ＵＣＩｅリンクステータスレジスタの例示的な実装を示す。

【表4】

表３：例示的なＵＣＩｅリンクステータスレジスタ

【0097】

表４は、様々な最適化モードのサポートの識別を含むための、ＵＣＩｅリンク機能レジスタの別の例示的な実装を示す。

【表5】

表４：例示的なＵＣＩｅリンク機能レジスタ

【0098】

表５は、表４に表される例示的なＵＣＩｅリンク機能レジスタに対応するＵＣＩｅ ＰＨＹステータスレジスタの別の例示的な実装を示す。

【表6】

表６：例示的なＵＣＩｅリンクＰＨＹステータスレジスタ

【0099】

表７は、ＰＨＹ機能レジスタの例を示す。いくつかの実装において、ＰＨＹ層機能レジスタは、（別個のレジスタがモジュールごとではなく、ＰＨＹを構成するモジュールのセットに提供されるという点で）グローバルであり得る。

【表7】

表７：例示的なＰＨＹ機能レジスタ

【0100】

表８は、ＰＨＹ制御レジスタの例を示す。いくつかの実装において、ＰＨＹ層制御レジスタは、ＰＨＹについてグローバルであり得る。

【表8】

表８：例示的なＰＨＹ制御レジスタ

【0101】

表９は、ＰＨＹステータスレジスタの別の例を示す。ＰＨＹブロックによるリンクのトレーニング後のリンクの特性を理解し、これらのリンクトレーニングの結果に基づいて、アドバタイズする機能をリンクパートナのＤ２Ｄアダプタに調整するために、ステータスレジスタは、Ｄ２Ｄアダプタによってアクセスされ読み取られ得る。いくつかの実装において、ＰＨＹ層ステータスレジスタはＰＨＹについてグローバルであり得る。

【表9】

表９：例示的なＰＨＹステータスレジスタ

【0102】

Ｄ２Ｄアダプタ及び／又はＰＨＹ層ブロックについてソフトウェアによって利用されるレジスタは、それぞれのブロックのローカルメモリにおいてホストされるレジスタを含み得、また、ＭＭＩＯマッピングレジスタブロックは、仕様の第１バージョンにおいて定義される。システムにおけるＵＣＩｅアウェアのファームウェア及びソフトウェアは、これらのレジスタを使用してＵＣＩｅリンクの存在及び機能を発見し得る。表１０は、１つの例示的な実装において、そのような発見がどのように生じ得るかをまとめている。

【表10】

表１０：例示的なソフトウェアアクセススキーム

【0103】

デバイスについてのそれぞれのレジスタを格納するために、メモリの領域（例えばＣＩＲＢ領域）が、デバイス上の静的位置において定義され得る。構成空間レジスタは、構成読み取り及び構成書き込みを使用してアクセスされ得る。メモリマッピング領域におけるレジスタブロックは、標準メモリ読み取り及びメモリ書き込みを使用してアクセスされ得る。いくつかの実装において、リタイマレジスタは、ホストソフトウェアから直接アクセス可能でなく、サイドバンドインタフェースを通じて、ウィンドウ機構を介してアクセスされる。デバッグ及びランタイムリンク健全性モニタリングのために、ホストソフトウェアはまた、他の例示的な実装の中でも特に、サイドバンドインタフェース（ｅを使用して（例えば、同一のウィンドウ機構を使用して）、任意のパートナダイにおけるＵＣＩｅ関連レジスタにアクセスし得る。

【0104】

ＵＣＩｅにおけるパラメータ交換及びネゴシエーションは、以下で論じられるように、Ｄ２Ｄアダプタ及びＰＨＹブロックの間の機能をモジュール化し得る。例えば、図１５Ａは、ＵＣＩｅ Ｄ２Ｄアダプタブロック１０１０及びＰＨＹブロック１００５（１又は複数のＰＨＹモジュールを含む）を利用して、例示的なパラメータ交換及びネゴシエーションを示す簡易ブロックダイアグラムを示す。ＰＨＹ層ブロック１００５及びＤ２Ｄアダプタ回路ブロック１０１０が異なるＩＰベンダによって開発されるがＵＣＩｅの観点からなお相互運用することも可能にする層状ネゴシエーションフローが使用され得る。１つの例示的な実装において、ＰＨＹ層１００５は、リンクのためにリンクトレーニングを実行する。ソフトウェアは、（例えば、値をＤ２Ｄアダプタのレジスタ（例えば、リンク制御レジスタ）に書き込むことによって）リンクブリングアップ及びリンクトレーニングを開始し得、これは次に、ＲＤＩを通じて信号をＰＨＹ層へ送信し、リンクトレーニング動作をトリガし得る。ＰＨＹ層１００５は、Ｄ２Ｄアダプタ１０１０のレジスタ（例えば１５０５）を読み取り１５１０、Ｄ２Ｄアダプタの機能を判定し、リンクトレーニング１５１５中に、アドバタイズする最大速度などの、ＰＨＹブロック１００５がアドバタイズし得る機能を判定し得る。一例において、ＰＨＹブロックが、リトライフローをサポートしないＤ２Ｄアダプタに接続され得る。結果として、他の例示的な要素及び実装の中でも特に、ＰＨＹブロックは、リンクがリトライ無しで高い信頼性で機能するのにＢＥＲが十分低い速度をアドバタイズすることだけを決定し得る。リンクトレーニング中、ＰＨＹは、モジュールのそれぞれのサイドバンドレーンを利用して、リモートリンクパートナと通信し、リンクのパラメータをネゴシエートすることによって、モジュールごとにリンクをトレーニングし得る。１つの例示的な実装において、リンクトレーニング１５１５は、クロックポイント試験への送信機（ＴＸ）データ、クロックアイ幅スイープへのＴＸデータ、クロックポイントトレーニングへの受信機（ＲＸ）データ、及び、クロックアイ幅スイープへのＲＸデータを含み得る。リンクトレーニングを調整するためのパラメータ及びメッセージは、サイドバンドレーンを通じて送信され得、様々なリンクトレーニングステップ中に、試験パターンはデータレーン上で送信される。

【0105】

引き続き図１５Ａの例において、リンクトレーニング１５１５が完了すると、Ｄ２Ｄアダプタ１０１０は、機能をリンクパートナＤ２Ｄアダプタにアドバタイズする前に、ＰＨＹ層ブロック１００５のレジスタ（例えば１５２０）を読み取り１５２５、リンクトレーニング１５１５の結果を識別し、リンクトレーニングの結果によって影響を受ける任意の機能を調整して、ＰＨＹ層１００５と一貫させる。例えば、スペアレーンが、リンクトレーニング中に利用可能でないと判定される場合、他の例の中でも特に、Ｄ２Ｄアダプタは、そのようなスペアレーンの使用を必要とし得る最適化モードについてのサポートをアドバタイズしないことがあり得る。

【0106】

プロトコル及びフリットフォーマットネゴシエーション１５３０及びプロトコル特定のパラメータ１５３５は、リンクトレーニングに続いて実行され得、Ｄ２Ｄアダプタは、リンクのトレーニングサイドバンドチャネルを通じてリンクパートナのＤ２Ｄアダプタと通信する。ＵＣＩｅにおいて、パラメータ交換及びプロトコルネゴシエーションは、Ｄ２Ｄアダプタ及びＰＨＹ層の間でモジュール化され得るだけでなく、マルチフェーズ方式でも実行され得る。これにより、アーキテクチャが、リンク／フリット最適化をプロトコルの特徴から分離することを可能にする。ＣＸＬなどの現代の他のプロトコルにおいて、リンク及びフリットフォーマットネゴシエーション及び最適化は、１つのネゴシエーション内に混ざり、これは、他の例示的な問題の中でも特に、容易なスケーリングを可能にしない。ＵＣＩｅにおいて、特定の基礎プロトコルと関連付けられたＤＶＳＥＣが存在すること又は存在しないことを識別することなどによって、プロトコルのサポートが第１に決定され得、ここで、そのようなレジスタの存在は、そのプロトコルについてのサポートを示唆する。例えば、ＣＸＬの場合、Ｆｌｅｘｂｕｓ Ｐｏｒｔ ＤＶＳＥＣが存在すること又は存在しないことは、ＣＸＬがＤ２Ｄアダプタにおけるサポートされる機能であるかどうかを決定する。プロトコル及びリンク／フリット機能がリモートリンクパートナとネゴシエートされると、ネゴシエーションの第２フェーズが実行され、他の例の中でも特に、プロトコルサポートの詳細を決定する（例えば、ＣＸＬの場合、この第２フェーズは、ＣＸＬ．ｉｏ又はＣＸＬ．ｃａｃｈｅ又はＣＸＬ．ｍｅｍ又はそれらの組み合わせがサポートされるかどうかを決定する）。

【0107】

１つの説明用の例として、ＰＨＹ層ブロックによるリンクのトレーニング後、トレーニング中に構成されたリンクパラメータは、（例えば、ＵＣＩｅ物理層ＤＶＳＥＣ機能において定義される）ＰＨＹステータスレジスタに記録され得る。Ｄ２Ｄアダプタは、ＰＨＹステータスレジスタを読み取り、例えば、リンクがＤ２Ｄアダプタによってサポートされる１又は複数の最適化モードをサポートし得るかどうかを識別し得る。例えば、Ｄ２Ｄアダプタは、ＰＨＹステータスレジスタを読み取り、（例えば、対応するレジスタビット名称が「Ｔｈｒｅｅ＿Ｓｐａｒｅ＿Ｌａｎｅｓ＿Ｒｅａｄｙ」及び「Ｔｗｏ＿Ｓｐａｒｅ＿Ｌａｎｅｓ＿Ｒｅａｄｙ」を読み取ることによって）スペアレーンがレーン修復フロー後に利用可能であるかどうかを判定し得、最適化モードがＤ２ＤアダプタによってリンクパートナＤ２Ｄアダプタにアドバタイズされることを可能にするために必要なスペアレーンが利用可能であるかどうかを判定する。十分なスペアレーンが利用可能でない場合、Ｄ２Ｄアダプタは、対応する最適化モードについてのサポートをリモートリンクパートナにアドバタイズしない。一例において、最適化モードフリットフォーマットがＮ個のスペアレーンを必要とする場合、Ｄ２Ｄアダプタは、そのフォーマットについてのサポートをアドバタイズする前に、リンクトレーニングの結果を読み取ることによって、少なくともＮ＋１個のスペアレーンを確実にする。（最適化モードに使用されるＮ個のレーンの上の）任意の余分なレーンが、現場修復のためにプロビジョニングされ、部品のライフサイクルを通じて、最適化モードが失敗しない確率を増加させる。別の例として、ＢＥＲ閾値が通常のリンク動作のためのリトライサポートを必要とすることをリンクトレーニングが判定した場合、ＰＨＹステータスレジスタは、Ｄ２Ｄアダプタに通知するために（例えば、レジスタビット「Ａｄａｐｔｅｒ＿Ｒｅｔｒｙ＿Ｎｅｅｄｅｄ」から）読み取られ得る。このビットがセットされ、かつ、Ｄ２Ｄアダプタがリトライをサポート可能である場合、Ｄ２Ｄアダプタは、パラメータ交換中に、（例えば、トレーニングリンクを通じてサイドバンドメッセージを使用して）この機能をリモートリンクパートナにアドバタイズする。１つの例示的な実装において、アダプタリトライが必要である場合、他の例示的な実装の中でも特に、いくつかの最適化モード（例えば、２レーン最適化モード）が無効化され得る。

【0108】

図１５Ｂを参照すると、一般的なパラメータ交換フローを示すダイアグラム１５００ｂが示される。ＵＣＩｅリンク（チャネル）がブリングアップされトレーニングされたとき、第１Ｄ２Ｄアダプタ１０１０は、リンクパートナＰＨＹ１５４５の受信機で受信されるリンクパートナのＤ２Ｄアダプタ１５５０に渡されるリンクのサイドバンドチャネル１５４０を通じて、その対応するＰＨＹ１００５を介して、メッセージ（例えば、｛ＡｄｖＣａｐ．Ａｄａｐｔｅｒ｝サイドバンドメッセージ）を通信し、（Ｄ２Ｄアダプタ１０１０の機能及びリンクトレーニングの結果の両方に基づいて）第１エンドポイントの機能１５５５をアドバタイズする。同様に、リンクパートナＤ２Ｄアダプタ１５５０は、リンクのサイドバンドチャネル１５４０を通じて、リターンサイドバンドメッセージを介して、その機能をアドバタイズする１５６０。いくつかの実装において、リンクパートナＤ２Ｄアダプタ１５５０は、受信する機能メッセージ１５５５の内容に基づいてアドバタイズする機能を適合し、他のＤ２Ｄアダプタ１０１０によってサポートされるものとアドバタイズされない機能を省略する。例として、ＰＣＩｅ又はＣＸＬプロトコルサポートがアドバタイズされる場合、（例えば、リンクパートナデバイス上の上流ポートの）リンクパートナＤ２Ｄアダプタ１５５０は、（例えば、デバイスの下流ポートの）他のＤ２Ｄアダプタ１０１０からの第１メッセージ１５５５を待機し、メッセージ１５５５においてアドバタイズされる機能をレビューし、次に、アドバタイズされた機能のそれ自体のサイドバンドメッセージ１５６０を送信して、それがＰＣＩｅ又はＣＸＬもサポートするかどうかをアドバタイズする。Ｄ２Ｄアダプタ１０１０がリターン機能アドバタイズメントメッセージ１５６０を受信すると、どの機能が両方のＤ２Ｄアダプタによって共同でサポートされるかを決定し、ファイナライズされた構成サイドバンドメッセージ１５６５（例えば、｛ＦｉｎＣａｐ．Ａｄａｐｔｅｒ｝サイドバンドメッセージ）を用いて応答してパラメータ交換をファイナライズし、各Ｄ２Ｄアダプタが構成をファイナライズすること、及び、この情報をプロトコル層ブロックに通信して、リンク上で使用されるフリットフォーマットを確立することを可能にする。

【0109】

図１５Ｃを参照すると、２つのリンクパートナダイの各々をそれぞれのＰＨＹブロック（例えば、１００５、１５４５）、Ｄ２Ｄアダプタ（例えば、１０１０、１５５０）、及び、プロトコル層ブロック（例えば、１０１５、１５９２）に結合するダイ間リンク１５９０の例示的なリンク初期化の高レベルステージを要約する別のダイアグラム１５００ｃが示される。リンクのメインバンドチャネル上でプロトコルフリット転送が開始し得る前に、４つのステージが完了され得る。この例において、第１ステージ、ステージ０は、リンク初期化に備えてダイ及びそのポートをリセットする。ダイリセットフロー１５７０、１５７５は、ダイ固有であり、各ダイについて独立に生じる。図１５Ｃは、異なるサイズにおけるフロー１５７０、１５７５を示し、異なるダイは、ステージ０のそれぞれの実装を完了するために、異なる量の時間をかけ得ることを示す。ステージ１（１５８０）は、サイドバンド検出及びトレーニングを伴う。ステージ２（１５８５）は、メインバンドトレーニング及び修復を伴う。ステージ３（１５９５）は、Ｄ２Ｄアダプタ（例えば、１０１０、１５５０）の間のパラメータ交換を伴い、リンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートし得る。

【0110】

ステージ３（１５９５）は、Ｄ２Ｄ初期化とみなされ得る。ステージ１及び２が完了するとき、ＲＤＩステートマシンがアクティブ状態に移行する。パラメータ交換が正常に完了すると、Ｄ２Ｄアダプタは、ＦＤＩ上で接続されるプロトコル層ブロックに結果を反映し、ＦＤＩブリングアップフローの実行に移行する。ＦＤＩがアクティブ状態になると、リンク初期化のステージ３を完了し、プロトコルフリット転送が開始し得る。同一のＵＣＩｅリンクを通じて、動作についてネゴシエートされる２つのプロトコルスタックがある場合、ＦＤＩブリングアップフローが各プロトコルスタックについて独立に実行される。いくつかの実装において、ＦＤＩ上のデータ幅は、ＵＣＩｅスタックの動作の周波数、及び、（レーンの数、及び、レーンが動作する速度に依存する）ＵＣＩｅ物理リンクを越えて転送される総帯域幅の関数である。ＲＤＩ上のデータ幅は、Ｄ２Ｄアダプタによって制御されるモジュールあたりの物理レーンあたり少なくとも１バイトに固定される。例えば、ＲＤＩの例示的構成におけるフリットフォーマットは、ＵＣＩｅのＰＨＹ上の（例えば、アドバンスドパッケージ構成の）６４レーンモジュールにマッピングされ得る。

【0111】

上で紹介されたように、各Ｄ２Ｄアダプタ（例えば、１０１０、１５５０）は、ＰＨＹ層トレーニングの結果を判定し（例えば、１５８０、１５８５）、Ｄ２Ｄアダプタがその機能のすべてを利用する（及びアドバタイズする）ことを防止するために（何らかの限定がある場合）何が存在しているか、及び、Ｄ２Ｄアダプタがその様々なリンク信頼性特徴（例えば、リトライ、ＣＲＣ、ＦＥＣなど）を実装することを必要とし得るリンクの特性を判定する。例えば、ＰＨＹトレーニング結果から、Ｄ２Ｄアダプタは、ＰＨＹによってリンクトレーニング中に決定された所与のリンク速度及び構成についての他の信頼性特徴をリトライ又は利用するかどうか、及び／又は、いつするかを判定し得る。Ｄ２Ｄアダプタがリトライをサポート可能である場合、それは、パラメータ交換中に、この機能をリモートリンクパートナにアドバタイズする。ＵＣＩｅリタイマについては、Ｄ２Ｄアダプタはまた、リタイマ受信機バッファのためにアドバタイズされるクレジットなど、使用されるフロー制御機構を判定し得る（例えば、ここで、各クレジットがメインバンドデータストレージの２５６Ｂに対応する）。

【0112】

様々な機能は、パラメータ交換中にリンクパートナ間でネゴシエートされる。機能（有効化される場合）は、サイドバンドメッセージを使用してリモートリンクパートナに通信される。例えば、機能は、Ｄ２Ｄアダプタが、機能アドバタイズメント（例えば、｛ＡｄｖＣａｐ．Ａｄａｐｔｅｒ｝）サイドバンドメッセージにおいて定義される潜在的な機能の１つに対応するフィールドにおいてビット値を１ｂにセットすることによって「アドバタイズ」される。機能は以下の例を含み得る。

【表11】

表１１：パラメータ交換内の例示的な機能

【0113】

パラメータ交換に基づいて構成をファイナライズすることによって、リンクのメインバンド上で使用されるフリットフォーマットに関するＤ２Ｄアダプタによる合意の基礎を形成し得る。パラメータ交換は、使用されるプロトコル、及び、使用される特定のフリットフォーマットをネゴシエート及び決定するために利用され得る（例えば、ここで、プロトコル（例えば、ＣＸＬ）は、プロトコルの下で複数の異なるフリットフォーマットを定義する）。フリットフォーマット及びプロトコルパラメータがネゴシエートされ、リンク１５９０について構成がファイナライズされると、フリット転送１５９４が開始し得る。例えば、１つの例示的な実装において、ＣＸＬが両方のリンクパートナによってアドバタイズされる場合、ＣＸＬは最後にネゴシエートされるプロトコルである。したがって、ＣＸＬビットは、ファイナライズ済み構成メッセージにおいて１ｂにセットされ、ＰＣＩｅ、ストリーミング、及び、任意の他のプロトコルビットが、ファイナライズ済み構成メッセージにおいて０ｂにセットされる。別の実装において、ＣＸＬプロトコルの特定のモード（例えば、２５６Ｂ又は６８Ｂ）のサポートが、パラメータ交換メッセージの第１ラウンドにおいて明示的にアドバタイズされ得る。例として、「６８Ｂフリットモード」が両方のリンクパートナによってアドバタイズされる場合、それは、ファイナライズ済み構成メッセージにおいて１ｂにセットされ、一方、「ＣＸＬ ２５６Ｂフリットモード」が両方のリンクパートナによってアドバタイズされる場合、それは、ファイナライズ済み構成メッセージにおいて１ｂにセットされ得る。ＣＸＬ（又はＣＸＬ ２５６Ｂ又は６８Ｂ）がネゴシエートされるとき、（例えば、「ＣＸＬについてのアドバタイズされた機能」及び「ＣＸＬについてのファイナライズされた機能」メッセージを使用して）追加のハンドシェイク又はサイドバンドメッセージ交換が実行され、複数のＣＸＬフリットモードのどの詳細がネゴシエートされるかを決定し得る。この追加のハンドシェイクは、図１５Ｂの例のように、同一のフローパターンに従い得る。

【0114】

引き続きこの例において、ＣＸＬがリンクパートナのいずれか１つによってアドバタイズされないがＰＣＩｅが両方によってアドバタイズされる場合、それは最終的プロトコルである。そのような事例において、「ＰＣＩｅ」ビットが１ｂにセットされ、他のプロトコルビット（例えば「ＣＸＬ」及び「ストリーミング」）がファイナライズ済み構成メッセージにおいて０ｂにセットされる。ＣＸＬ及びＰＣＩｅがネゴシエートされていないが、「ストリーミング」が両方のリンクパートナによってアドバタイズされる場合、それは最終的プロトコルであり、ファイナライズ済み構成メッセージにおいて、「ストリーミング」が１ｂにセットされ、「ＣＸＬ」及び「ＰＣＩｅ」が０ｂにセットされる。一例において、ネゴシエートされ得る共通プロトコルが無い場合、Ｄ２Ｄアダプタは、ＲＤＩをリンクエラー状態に遷移させ、エラーエスカレーションのための必要な段階を講じ得る。

【0115】

パラメータをファイナライズする他の例として、「ローモード（Ｒａｗ＿Ｍｏｄｅ）」が両方のリンクパートナによってアドバタイズされる場合、ファイナライズ済み構成メッセージ（例えば、｛ＦｉｎＣａｐ．Ａｄａｐｔｅｒ｝）において、「ローモード」が１ｂにセットされる。両方のリンクパートナが「リトライ」をアドバタイズした場合、アダプタリトライが有効化され、ファイナライズ済み構成メッセージにおいて「リトライ」が１ｂにセットされる。両方のリンクパートナが「マルチプロトコル有効化」をアドバタイズした場合、スタック０及びスタック１の両方がアダプタによって有効化され、ファイナライズ済み構成メッセージにおいて、３つのパラメータ（「マルチプロトコル有効化」、「スタック０有効化」及び「スタック１有効化」）すべてが１ｂにセットされる。「マルチプロトコル有効化」がネゴシエートされない場合、スタック０又はスタック１が有効化されているかどうかを判定するために最小公倍数が使用され、ファイナライズ済み構成メッセージにおいて対応するビットが１ｂにセットされる。両方のスタック有効化がアドバタイズされる場合、スタック０が動作モードに選択され、ファイナライズ済み構成メッセージにおいて、スタック０有効化のみが１ｂにセットされる。レイテンシ最適化フォーマットについては、両方によってＣＸＬ＿ＬａｔＯｐｔ＿Ｆｍｔ５又はＣＸＬ＿ＬａｔＯｐｔ＿Ｆｍｔ６がアドバタイズされる場合、ファイナライズ済み構成メッセージにおいて、対応するビットが１ｂにセットされる等が行われる。

【0116】

ＰＣＩｅ又はＣＸＬプロトコルがアドバタイズされず、かつ、ストリーミングプロトコルがネゴシエートされる場合、下流ポートであるか、又は上流ポートであるか分からないことがあり得、各側はそれぞれの機能を独立にアドバタイズし得る。いくつかの実装において、追加のベンダ定義サイドバンドメッセージが定義及び交換され得、ストリーミングプロトコルの具体的なことを構成することなどに使用される対応するベンダ固有エクステンションをネゴシエートされる。ベンダ固有エクステンションがネゴシエートされない場合、ファイナライズされた構成は、ローモードであると黙示的に判定されないことがあり得る。そのような例において、他の例の中でも特に、ファイナライズ済み構成メッセージは、ストリーミングプロトコルのために送信されないことがあり得、Ｄ２Ｄアダプタは、（例えば、設計統合において、又は、リンクブリングアップのステージ０中に）ベンダ固有要件を先験的に判定する。

【0117】

選択された特定のフリットフォーマットは、（例えば、構成のファイナライズに続いて、リンクステータスレジスタにおいて反映された後に）ネゴシエートされた機能に基づく。例として、図１６は、この構成に対応する使用されるフリットフォーマットを共同で決定するためにファイナライズされたパラメータ構成を解釈するためにリンクパートナＤ２Ｄアダプタによって使用される１つの例示的なアルゴリズムを示す決定木ダイアグラム１６００である。例えば、決定木は、パリティがサポートされるかどうか（１６０５）、ローモードがサポートされるかどうか（１６１０）、最適化モードがサポートされるかどうか（１６１５、１６２０、１６２５）、ストリーミングがサポートされるかどうか、及び、ＣＸＬ２５６Ｂ、ＣＸＬ６８Ｂ、又はＰＣＩｅフリットモードがサポートされるかどうか（１６３０、１６３５、１６４０、１６４５）など、ファイナライズされた構成を考慮し得、複数（例えば１０）の可能なフリットフォーマット（例えば１６５０ａ～ｊ）のどれがメインバンド通信において使用されるかを最終的に決定する。決定されたフリットモードは、Ｄ２Ｄアダプタによって、合意されたフリットフォーマットに従ってデータを生成するためにプロトコル層が使用するプロトコル層ブロックに通信される。

【0118】

表１２及び１３は、リンクパートナのＤ２Ｄアダプタによってネゴシエートされるファイナライズされた構成に基づいて使用するための適切なフリットフォーマットを決定するための別の例示的なスキームを示す。例えば、表１２は、ファイナライズ済み構成メッセージにおける値に基づいて利用するためのプロトコルを決定するための真理値表を示す。例えば、第１ファイナライズ済み構成メッセージＦｉｎＣａｐ．Ａｄａｐｔｅｒは、第１ハンドシェイクにおいて利用され得、第２ファイナライズ済み構成メッセージＦｉｎＣａｐ．ＣＸＬは、複数のＣＸＬサブプロトコル又はフリットフォーマットが定義され、かつ、ＣＸＬが両方のリンクパートナによってサポートされるものとしてアドバタイズされる場合に使用される。表１２は、ファイナライズ済み構成メッセージにおける値（有効化を示す１ｂ）の様々な組み合わせ、及び、ファイナライズ済み構成メッセージの値の対応する組み合わせからＤ２Ｄアダプタによって決定される結果のプロトコルを示す。

【表12】

表１２：ファイナライズされたパラメータからのプロトコルの決定についての例示的な真理値表

【0119】

表１３は、（ファイナライズ済み構成メッセージ（例えば、ＦｉｎＣｏｎ．Ａｄａｐｔｅｒ及びＦｉｎＣｏｎ．ＣＸＬ）においてアドバタイズされる）ファイナライズされた構成におけるパラメータの組み合わせに基づいて使用される特定のフリットフォーマットを決定するための真理値表である。

【表13】

表１３：ファイナライズされた構成からフリットフォーマットを決定するための例示的な真理値表である

【0120】

いくつかの実装において、他の例示的な実装の中でも特に、上で論じられたものなど、初回リンクブリングアップ中にプロトコル及びフリットフォーマットがネゴシエートされると、それらは、ＵＣＩｅ ＰＨＹがリセット状態に移行するまで変更できない。

【0121】

図１７Ａ～１７Ｆは、上で論じられたものなど、パラメータのファイナライズされた構成に基づいてリンクパートナのＤ２Ｄアダプタによる使用のために選択され得る例示的なフリットフォーマットを示す。例えば、図１７Ａは、ローモードについての例示的フォーマット１７００ａ（例えばフォーマット１）を示す。図１７Ｂは、ＣＸＬ２．０ ６８Ｂフリットモードについての例示的なフリットフォーマット１７００ｂ（例えば、フォーマット２）を示す。図１７Ｃは、ＰＣＩｅについてのスタンダード２５６Ｂフリットモードについての例示的なフリットフォーマット１７００ｃ（例えば、フォーマット３）を示す。図１７Ｄは、ＣＸＬについてのスタンダード２５６Ｂフリットモードについての例示的なフリットフォーマット１７００ｄ（例えば、フォーマット４）を示す。図１７Ｅは、ＣＸＬについてのレイテンシ最適化モードについての例示的なフリットフォーマット１７００ｅ（例えば、フォーマット５）を示す。図１７Ｆは、他の可能なフリットフォーマットの中でも特に、ＣＸＬについての別のレイテンシ最適化モードについての例示的なフリットフォーマット１７００ｆ（例えば、フォーマット６）を示す。

【0122】

図１８Ａ～１８Ｄは、１つの例示的な実装による、レジスタアクセスパケットの例示的フォーマットを示す。例えば、図１８Ａは、一例による、例示的レジスタアクセスリクエストパケットフォーマット１８００ａを示す。図１８Ｂは、例示的レジスタアクセス完了パケットフォーマット１８００ｂを示す。図１８Ｃは、他の例の中でも特に、リンク管理パケット、非動作（ＮＯＰ）パケット、又は、ベンダ定義メッセージパケットなど、データペイロード無しのメッセージの例示的フォーマットを示す。図１８Ｄは、データペイロードパケットフォーマット１８００ｄを有する例示的なメッセージを示す。以下の表１４は、図１８Ａ～１８Ｄに示される例示的なパケットに含まれるフィールドの一部を要約する。

【表14】

表１４：レジスタアクセスリクエストについてのフィールド説明
表１５は、レジスタアクセスリクエストに含めるための例示的なメッセージエンコーディングを示す。

【表15】

表１５：例示的なメッセージエンコーディング

【0123】

上記の複数の装置、方法、及びシステムは、上記の任意の電子デバイス又はシステムに実装されてよいことに留意されたい。具体的な例として、以下の図面は、本明細書に記載の解決手段を利用するための例示的なシステムを提供する。以下のシステムがより詳細に記載される通り、複数の異なるインターコネクトが開示され、記載され、上記説明から再検討される。上の例の一部は、ＣＸＬ又はＰＣＩｅベースのインターコネクト及びデバイスに基づくが、上で論じられた解決手段及び特徴は単に、様々なコンピューティングプラットフォーム内においてソケット、パッケージ、ボード、及び同様のものを結合するために使用される他のインターコネクト又はプロトコルに同様に容易に適用され得ることが理解されるべきである。容易に明らかとなるように、上で説明された進歩及びＵＣＩｅベースプロトコルは、本明細書において論じられたインターコネクト、ファブリック、又はアーキテクチャのいずれかに、及び、本明細書において明示的に指定又は説明されていない他の同様のインターコネクト、ファブリック、又はアーキテクチャに適用され得る。

【0124】

図１９を参照すると、マルチコアプロセッサを含むコンピューティングシステムについてのブロックダイアグラムの実施形態が描かれている。プロセッサ１９００は、マイクロプロセッサ、組み込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システムオンチップ（ＳＯＣ）、又は、コードを実行するための他のデバイス等の任意のプロセッサ又は処理デバイスを含む。一実施形態では、プロセッサ１９００は、少なくとも２つのコア、すなわち、コア１９０１及び１９０２を含み、これらのコアは、非対称コア又は対称コア（図示の実施形態）を含むことができる。しかしながら、プロセッサ１９００は、対称又は非対称であり得る任意の数の処理要素を含んでもよい。

【0125】

一実施形態において、処理要素とは、ソフトウェアスレッドをサポートするハードウェア又はロジックを指す。ハードウェア処理要素の例は、スレッドユニット、スレッドスロット、スレッド、プロセスユニット、コンテンツ、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、及び／又は実行状態又はアーキテクチャ状態などのプロセッサの状態を保持することが可能な任意の他の要素を含む。言い換えると、一実施形態において、処理要素とは、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、又は独立して他のコードなどのコードに関連付けられることが可能な任意のハードウェアを指す。物理プロセッサ（又はプロセッサソケット）とは通常、コア又はハードウェアスレッドなどの任意の数の他の処理要素を潜在的に含む集積回路を指す。

【0126】

コアは、独立のアーキテクチャ状態を維持可能な集積回路上に置かれるロジックをしばしば指し、独立して維持される各アーキテクチャ状態が、少なくともいくつかの専用実行リソースに関連付けられる。コアに対して、ハードウェアスレッドは典型的には、独立のアーキテクチャ状態を維持可能な集積回路上に置かれる任意のロジックを指し、独立して維持されるアーキテクチャ状態が、実行リソースへのアクセスを共有する。分かるように、特定のリソースが共有され、他のリソースがアーキテクチャ状態専用である場合、ハードウェアスレッドとコアとの間の用語体系の境界は重複する。しかししばしば、コアとハードウェアスレッドとは、オペレーティングシステムにより個々の論理プロセッサと見られており、オペレーティングシステムは、各論理プロセッサ上での動作を個別にスケジューリングできる。

【0127】

図１９に示すように、物理プロセッサ１９００は、２つのコア、すなわち、コア１９０１及び１９０２を含む。ここでは、コア１９０１及び１９０２は、対称コア、すなわち、同じ構成、機能ユニット、及び／又はロジックを伴うコアであるとみなされる。他の実施形態では、コア１９０１は、アウトオブオーダプロセッサコアを含み、コア１９０２は、インオーダプロセッサコアを含む。しかしながら、コア１９０１及び１９０２は、ネイティブコア、ソフトウェア管理によるコア、ネイティブ型の命令セットアーキテクチャ（ＩＳＡ）を実行するように適応されたコア、翻訳された命令セットアーキテクチャ（ＩＳＡ）を実行するように適応されたコア、共同設計されたコア、又は、他の既知のコア等の任意の種類のコアから個別に選択することができる。異種混交的コア環境（すなわち、非対称コア）では、バイナリトランスレーション等の何らかの形態の翻訳を利用して、一方又は両方のコア上でコードをスケジュールすること、又は実行することができる。ただし、更なる議論として、コア１９０１内に示す機能ユニットを下記で更に詳細に説明する。図示の実施形態では、コア１９０２内のユニットも同様に動作する。

【0128】

図示のように、コア１９０１は、２つのハードウェアスレッド１９０１ａ及び１９０１ｂを含み、これらを、ハードウェアスレッドスロット１９０１ａ及び１９０１ｂと称することもできる。したがって、一実施形態では、場合によっては、オペレーティングシステム等のソフトウェアエンティティが、プロセッサ１９００を４つの分離したプロセッサ、すなわち、４つのソフトウェアスレッドを同時に実行可能な４つの論理プロセッサ又は処理要素とみなす。先に示唆したように、第１のスレッドが、アーキテクチャ状態レジスタ１９０１ａに関連付けられ、第２のスレッドが、アーキテクチャ状態レジスタ１９０１ｂに関連付けられ、第３のスレッドを、アーキテクチャ状態レジスタ１９０２ａに関連付けることができ、第４のスレッドを、アーキテクチャ状態レジスタ１９０２ｂに関連付けることができる。ここで、アーキテクチャ状態レジスタ（１９０１ａ、１９０１ｂ、１９０２ａ、及び１９０２ｂ）のそれぞれは、上記のように、処理要素、スレッドスロット、又はスレッドユニットと称することもできる。図示のように、アーキテクチャ状態レジスタ１９０１ａが、アーキテクチャ状態レジスタ１９０１ｂ内にレプレケートされるので、個別のアーキテクチャ状態／コンテキストを、論理プロセッサ１９０１ａ及び論理プロセッサ１９０１ｂについて記憶することが可能である。コア１９０１では、アロケータ及びリネーマブロック１９３０内の命令ポインタ及びリネーミングロジック等の他のより小さなリソースも、スレッド１９０１ａ及び１９０１ｂについてレプレケートすることができる。リオーダ／リタイアメントユニット１９３５内のリオーダバッファ、ＩＬＴＢ１９２０、ロード／ストア・バッファ、及び、キュー等のいくつかのリソースを、パーティショニングを通して共有することができる。場合によっては、汎用内部レジスタ、ページテーブルベースレジスタ、低レベルデータキャッシュ及びデータ－ＴＬＢ１９１５、実行ユニット１９４０、及び、アウトオブオーダユニット１９３５の一部分等の他のリソースが、完全に共有される。

【0129】

プロセッサ１９００は通常、複数の他のリソースを含み、それらは完全に共有、パーティショニングを介して共有、又は処理要素により／対して専用とされてよい。図１９では、プロセッサの例示的論理ユニット／リソースを伴う、単なる例示的プロセッサの実施形態を示す。プロセッサは、これらの機能ユニットのうちの任意の機能ユニットを含むこと、又は、省略すること、ならびに、図示していない、他の任意の既知の機能ユニット、ロジック、又はファームウェアを含むことができることに留意されたい。図示のように、コア１９０１は、簡略化された典型的なアウトオブオーダ（ＯＯＯ）プロセッサコアを含む。しかし、異なる実施形態では、インオーダプロセッサを利用してもよい。ＯＯＯコアは、実行するべきブランチ／たどるべきブランチを予測するためのブランチターゲットバッファ１９２０と、命令についてのアドレス翻訳エントリを記憶するための命令翻訳バッファ（Ｉ－ＴＬＢ）１９２０とを含む。

【0130】

コア１９０１は、フェッチされた要素をデコードするために、フェッチユニット１９２０に結合されたデコードモジュール１９２５を更に含む。一実施形態では、フェッチロジックが、スレッドスロット１９０１ａ、１９０１ｂにそれぞれ関連付けられた個別のシーケンサを含む。通常、コア１９０１は、プロセッサ１９００上で実行可能な命令を規定／特定する第１ＩＳＡに関連付けられる。しばしば、第１のＩＳＡの一部分である機械コード命令が、実行されるべき命令又はオペレーションを参照／特定する命令（オペコードと称される）の一部分を含む。デコードロジック１９２５は、これらの命令を、それらのオペコードから認識し、デコードされた命令を、第１ＩＳＡにより規定された処理のために、パイプラインに渡す回路を含む。例えば、下記でより詳細に議論するように、一実施形態では、デコーダ１９２５は、トランザクション命令等の特有の命令を認識するように設計又は適応されたロジックを含む。デコーダ１９２５による認識の結果、アーキテクチャ又はコア１９０１が、予め規定された特有のアクションを行って、適当な命令に関連付けられたタスクを実行する。本明細書で説明するタスク、ブロック、オペレーション、及び方法のうちのいずれも、単一又は複数の命令に応答して実行することができることに留意することが重要であり、これらの命令のうちのいくつかは、新たな命令又は古い命令であってもよい。一実施形態では、複数のデコーダ１９２６が同じＩＳＡ（又は、そのサブセット）を認識することに留意されたい。あるいは、異種混交的コア環境では、デコーダ１９２６は、第２のＩＳＡ（第１のＩＳＡのサブセット、又は、別個のＩＳＡのいずれか）を認識する。

【0131】

一例では、アロケータ及びリネーマブロック１９３０が、命令処理結果を記憶するためのレジスタファイル等のリソースを蓄えるためのアロケータを含む。しかしながら、場合によっては、スレッド１９０１ａ及び１９０１ｂが、アウトオブオーダ実行を可能であり、アロケータ及びリネーマブロック１９３０が、命令結果を追跡するためのリオーダバッファ等の他のリソースをやはり蓄える。ユニット１９３０は、プログラム参照レジスタ／命令参照レジスタを、プロセッサ１９００内部の他のレジスタにリネームするためのレジスタリネーマを含んでもよい。リオーダ／リタイアメントユニット１９３５は、先に述べたリオーダバッファ、ロードバッファ等のコンポーネントを含み、アウトオブオーダ実行をサポートし、その後に、アウトオブオーダで実行された命令のインオーダのリタイアメントをサポートするためのバッファを格納する。

【0132】

一実施形態では、スケジューラ及び実行ユニットブロック１９４０が、実行ユニット上の命令／オペレーションをスケジュールするためのスケジューラユニットを含む。例えば、浮動小数点命令が、利用可能な浮動小数点実行ユニットを有する実行ユニットのポート上でスケジュールされる。これらの実行ユニットに関連付けられたレジスタファイルも、情報命令処理結果を記憶するために含められる。例示的実行ユニットには、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、記憶実行ユニット、及び他の既知の実行ユニットが含まれる。

【0133】

低レベルデータキャッシュ及びデータ翻訳バッファ（Ｄ－ＴＬＢ）１９５０は、実行ユニット１９４０に結合される。データキャッシュは、複数のメモリコヒーレンシ状態に潜在的に保持された複数のデータオペランドのような、最近使用／動作されたものを複数の要素上格納する。Ｄ－ＴＬＢは、物理的アドレス翻訳に対する、少し前の仮想／線形を記憶するためのものである。具体例として、プロセッサは、物理メモリを複数の仮想ページに分けるためのページテーブル構造を含んでもよい。

【0134】

ここで、コア１９０１及び１９０２は、オンチップインタフェース１９１０に関連付けられた第２レベルのキャッシュ等、より高いレベルのキャッシュ又は更に外のキャッシュへのアクセスを共有する。「より高いレベル」又は「更に外」は、実行ユニットから上がっていくキャッシュレベル、又は、実行ユニットから更に離れていくキャッシュレベルを指すことに留意されたい。一実施形態では、より高いレベルのキャッシュは、最終レベルのデータキャッシュ、すなわち、第２レベル又は第３レベルのデータキャッシュ等、プロセッサ１９００上のメモリ階層内の最終キャッシュである。しかしながら、より高いレベルのキャッシュは、命令キャッシュと関連付けられること、又は、命令キャッシュを含むことがあり得るので、そのように限定はされない。むしろ、命令キャッシュの一種であるトレースキャッシュは、少し前にデコードされたトレースを記憶するために、デコーダ１９２５の後段で結合され得る。ここでは、場合によっては、命令は、マクロ命令（すなわち、デコーダにより認識される全体的な命令）を指し、マクロ命令は、いくつかのマイクロ命令（マイクロオペレーション）にデコードすることができる。

【0135】

図示の構成では、プロセッサ１９００は、オンチップインタフェースモジュール１９１０も含む。歴史的には、下記でより詳細に説明するメモリコントローラは、プロセッサ１９００外部のコンピューティングシステム内に含まれてきた。このシナリオでは、オンチップインタフェース１９１０は、システムメモリ１９７５、チップセット（メモリ１９７５に接続するためのメモリコントローラハブと、周辺デバイスに接続するためのＩ／Ｏコントローラハブとをしばしば含む）、メモリコントローラハブ、ノースブリッジ、又は他の集積回路等、プロセッサ１９００外部のデバイスと通信を行うためのものである。このシナリオにおいて、バス１９０５は、マルチドロップバス、ポイントツーポイントインターコネクト、シリアルインターコネクト、パラレルバス、コヒーレント（例えば、キャッシュコヒーレント）バス、階層型プロトコルアーキテクチャ、差分バス、及びＧＴＬバスのような任意の既知のインターコネクトを含んでよい。上で論じられた原理によれば、バス１９０５、及び、図１９のシステムにおける要素をインターコネクトする他のリンク、インターコネクト、及びファブリックは、ＵＣＩｅを使用して実装され得る。いくつかの実装において、図１９のシステムに示される要素のうちの１又は複数は、同じパッケージ上で提供及びインターコネクトされ得る。いくつかの事例において、インターコネクトされた要素の一部は、異なるパッケージであり得、他の例の中でも特に、オフパッケージリンクによって結合され得る。

【0136】

メモリ１９７５は、プロセッサ１９００専用であっても、又はシステム内の他のデバイスと共有されていてもよい。メモリ１９７５の種類の一般例には、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶメモリ）、及び、他の既知のストレージデバイスが含まれる。デバイス１９８０は、メモリコントローラハブに結合されたグラフィックアクセラレータ、グラフィックプロセッサ、又は、グラフィックカード、Ｉ／Ｏコントローラハブに結合されたデータストレージ、ワイヤレストランシーバ、フラッシュデバイス、オーディオコントローラ、ネットワークコントローラ、又は、他の既知のデバイスを含み得ることに留意されたい。

【0137】

しかしながら、最近では、ＳＯＣ等の単一ダイ上で、より多くのロジック及びデバイスが集積されているので、これらのデバイスのそれぞれを、プロセッサ１９００上に組み込むことができる。例えば、一実施形態では、メモリコントローラハブが、プロセッサ１９００と同じパッケージ及び／又はダイに設けられる。ここでは、コア１９１０の一部分（オンコア部分）が、メモリ１９７５又はグラフィックデバイス１９８０等の他のデバイスとインタフェースを取るための１又は複数のコントローラを含む。こうしたデバイスとインタフェースを取るためのインターコネクト及びコントローラを含む構成は、しばしば、オンコア（又はアンコア（ｕｎ－ｃｏｒｅ）構成）と称される。一例として、オンチップインタフェース１９１０は、オンチップ通信のためのリング型インターコネクト、及び、オフチップ通信のための高速シリアルポイントツーポイントリンク１９０５を含む。しかし、ＳＯＣ環境では、ネットワークインタフェース、コプロセッサ、メモリ１９７５、グラフィックプロセッサ１９８０、及び他の任意の既知のコンピュータデバイス／コンピュータインタフェース等、遥かにより多くのデバイスを、単一ダイ又は集積回路上で集積して、高機能及び低電力消費の小型フォームファクタを提供することができる。

【0138】

一実施形態では、プロセッサ１９００は、コンパイラ、最適化、及び／又は、トランスレータコード１９７７を実行して、アプリケーションコード１９７６をコンパイル、翻訳、及び／又は、最適化することで、本明細書で説明する装置及び方法をサポートすること、又は、それらとインタフェースを取ることが可能である。コンパイラは、ソーステキスト／ソースコードをターゲットテキスト／ターゲットコードに翻訳するためのプログラム又はプログラムのセットをしばしば含む。通常、コンパイラを用いたプログラムコード／アプリケーションコードのコンパイルは、高レベルのプログラミング言語コードを、低レベルの機械言語コード又はアセンブリ言語コードに変換するために、複数のフェーズ及びパスで行われる。ただし、単純なコンパイルには、単一のパスコンパイラを利用することができる。コンパイラは、任意の既知のコンパイル技術を利用し、語彙解析、前処理、パーシング、意味解析、コード生成、コード変換、及びコード最適化等の任意の既知のコンパイラオペレーションを実行することができる。

【0139】

より大きなコンパイラは、複数のフェーズをしばしば含むが、ほとんどの場合、これらのフェーズは、２つの一般的フェーズに含まれる。それらは、（１）フロントエンド、すなわち、典型的に、構文処理、意味処理、及び、何らかの変換／最適化が起こり得るフェーズ、ならびに、（２）バックエンド、すなわち、一般に、解析、変換、最適化、及び、コード生成が起こるフェーズである。いくつかのコンパイラはミドル（ｍｉｄｄｌｅ）を参照し、ミドルは、コンパイラのフロントエンドとバックエンドとの間の記述のぼやけを説明する。結果として、挿入、関連、生成、又は、コンパイラの他のオペレーションへの参照が、上記のフェーズ又はパスのうちのいずれか、ならびに、コンパイラの他の任意の既知のフェーズ又はパスのうちのいずれかで起こり得る。説明用の例として、コンパイラは、コンパイルの１又は複数のフェーズにおいて、オペレーション、コール、関数等を場合によっては挿入する（例えば、コンパイルのフロントエンドフェーズでコール／オペレーションを挿入し、次いで、変換フェーズ中に、コール／オペレーションを低レベルのコードに変換する）。コンパイラコード又は動的最適化コードが、こうしたオペレーション／コールを動的コンパイル中に挿入することができ、かつ、ランタイム中には、実行のためにコードを最適化することができることに留意されたい。具体的な説明用の例としては、ランタイム中に、バイナリコード（既にコンパイルされたコード）を動的に最適化することができる。ここで、プログラムコードは、動的最適化コード、バイナリコード、又は、それらの組み合わせを含み得る。

【0140】

コンパイラと同様に、バイナリトランスレータ等のトランスレータは、コードを静的又は動的に翻訳して、コードの最適化及び／又は翻訳を行う。したがって、コード、アプリケーションコード、プログラムコード、又は、他のソフトウェア環境の実行への参照とは、（１）コンパイラプログラム、最適化コードオプティマイザ、又は、トランスレータを動的もしくは静的に実行して、プログラムコードをコンパイルすること、ソフトウェア構造を維持すること、他のオペレーションを実行すること、コードを最適化すること、もしくは、コードを翻訳すること、（２）最適化／コンパイルされたアプリケーションコード等、オペレーション／コールを含むメインプログラムコードを実行すること、（３）メインプログラムコードに関連付けられた、ライブラリ等の他のプログラムコードを実行して、ソフトウェア構造を維持すること、他のソフトウェア関連のオペレーションを実行すること、もしくは、コードを最適化すること、又は、（４）（１）から（３）の組み合わせを指し得る。

【0141】

ここで図２０を参照すると、本開示の実施形態による第２のシステム２０００のブロックダイアグラムが示される。図２０に示すように、マイクロプロセッサシステム２０００は、ポイントツーポイントのインターコネクトシステムであり、ポイントツーポイントインターコネクト２０５０を介して結合された第１プロセッサ２０７０及び第２プロセッサ２０８０を含む。上で論じられた原理によれば、システムにおける要素をインターコネクトするリンク、バス、インターコネクト、及びファブリックは、ＵＣＩｅを使用して実装され得る。いくつかの実装において、図２０のシステムに示される要素のうちの１又は複数は、同じパッケージ上で提供及びインターコネクトされ得る。いくつかの事例において、インターコネクトされた要素の一部は、異なるパッケージであり得、他の例の中でも特に、オフパッケージリンクによって結合され得る。プロセッサ２０７０及び２０８０のそれぞれは、あるプロセッサのいくつかのバージョンであってよい。一実施形態では、２０５２及び２０５４は、高性能アーキテクチャのような、シリアルポイントツーポイントコヒーレントインターコネクトファブリックの一部である。結果として、本明細書において説明される解決手段は、ＵＰＩ又は他のアーキテクチャにいおて実装され得る。

【0142】

２つのプロセッサ２０７０、２０８０のみを伴うものを示しているが、本開示の範囲は、そのように限定されないことが理解されるはずである。他の実施形態では、所与のプロセッサ内に、１又は複数の追加のプロセッサが存在し得る。

【0143】

プロセッサ２０７０及び２０８０は、それぞれ統合されたメモリコントローラユニット２０７２及び２０８２を含むように図示されている。プロセッサ２０７０はまた、そのバスコントローラユニットの一部として、ポイントツーポイント（Ｐ－Ｐ）インタフェース２０７６及び２０７８を含み、同様に、第２プロセッサ２０８０は、Ｐ－Ｐインタフェース２０８６及び２０８８を含む。プロセッサ２０７０、２０８０は、ポイントツーポイント（Ｐ－Ｐ）インタフェース２０５０を介し、Ｐ－Ｐインタフェース回路２０７８、２０８８を用いて情報を交換してよい。図２０に示されるように、ＩＭＣ２０７２及び２０８２は、プロセッサをそれぞれのメモリ、即ち、メモリ２０３２及びメモリ２０３４に連結し、これらは、各プロセッサへ局所的に帰属するメインメモリの複数の部分であってよい。

【0144】

プロセッサ２０７０、２０８０は、それぞれ、ポイントツーポイントインタフェース回路２０７６、２０９４、２０８６、２０９８を使用して、個別のＰ－Ｐインタフェース２０５２、２０５４を介してチップセット２０９０と情報を交換する。また、チップセット２０９０は、高性能グラフィックインターコネクト２０３９を通じて、インタフェース回路２０９２を介して高性能グラフィック回路２０３８と情報を交換する。

【0145】

共有キャッシュ（図示せず）を、いずれかのプロセッサの中に、又は、両方のプロセッサの外に含めることができるが、この共有キャッシュは、Ｐ－Ｐインターコネクトを介してプロセッサに接続され、これにより、いずれかのプロセッサの、又は、両方のプロセッサのローカルキャッシュ情報を、プロセッサが低電力モードに入れられた場合に共有メモリに記憶することができる。

【0146】

チップセット２０９０はインタフェース２０９６を介して第１バス２０１６に結合され得る。一実施形態において、第１バス２０１６はペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、又はＰＣＩ Ｅｘｐｒｅｓｓバス又は別の第３世代Ｉ／Ｏインターコネクトバスなどのバスであってよいが、本開示の範囲はそのようには限定されない。

【0147】

図２０に示されるように、多様なＩ／Ｏデバイス２０１４が、第１バス２０１６に、バスブリッジ２０１８とともに結合され、このブリッジは、第１バス２０１６を第２バス２０２０へと連結する。一実施形態では、第２バス２０２０は、ローピンカウント（ＬＰＣ）バスを含む。一実施形態では、例えば、キーボード及び／又はマウス２０２２、通信デバイス２０２７、ならびに、ディスクドライブ又は他のマスストレージデバイス等のストレージユニット２０２８を含めた様々なデバイスが、第２バス２０２０に結合され、ストレージユニット２０２８は、命令／コード及びデータ２０３０をしばしば含む。さらに、第２バス２０２０に結合されたオーディオＩ／Ｏ２０２４が示されている。他のアーキテクチャも可能であることに留意されたい。含まれるコンポーネント及びインターコネクトアーキテクチャは、様々である。例えば、図２０のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス又は他のこうしたアーキテクチャを実装することもできる。

【0148】

本明細書で論じられた解決手段は、限られた数の実施形態に関して説明されたが、当業者であれば、それらからの様々な修正及び変形を理解できよう。添付の特許請求の範囲は、本開示の真の主旨及び範囲に含まれる全てのそのような変形形態及び変更形態を網羅することが意図される。

【0149】

設計は、作成からシミュレーション、製造まで様々なステージを経てよい。設計を表すデータは、複数の方式で設計を表してよい。まず、シミュレーションでは役に立つので、ハードウェア記述言語又は他の機能記述言語を使用して、ハードウェアを表すことができる。加えて、ロジック及び／又はトランジスタゲートを用いた回路レベルモデルが、設計処理のいくつかのステージで生成されてよい。さらに、ほとんどの設計が、何らかのステージにおいて、ハードウェアモデルにおける様々なデバイスの物理配置を表すデータレベルに達する。従来の半導体製造技術が用いられる場合、ハードウェアモデルを表すデータは、集積回路を製造するために用いられるマスクの異なるマスク層上にある様々な特徴の存在又は不存在を指定するデータであってよい。設計のいかなる表現においても、データは、任意の機械可読媒体の形態で記憶することができる。メモリ、又はディスクなどの磁気又は光ストレージは、情報を送信するよう変調される、又は別の方法で生成される光波又は電波を介して送信されるそのような情報を格納する機械可読媒体であってよい。コード又は設計を示す、又は搬送する電気搬送波が送信される場合、電気信号のコピー、バッファリング又は送信が実行される限りにおいて、新しいコピーが作成される。従って、通信プロバイダ又はネットワークプロバイダは有形な機械可読媒体上に少なくとも一時的に、搬送波にエンコードされた情報のようなアーティクルを格納してよく、本開示の複数の実施形態に係る複数の技術を具現する。

【0150】

本明細書で用いられるようなモジュールは、ハードウェア、ソフトウェア、及び／又はファームウェアの任意の組み合わせを指す。一例として、モジュールは、マイクロコントローラによって実行されるよう適合されたコードを格納する非一時的媒体に関連付けられるマイクロコントローラなどのハードウェアを含む。したがって、一実施形態では、モジュールへの言及は、非一時的媒体に保持されるコードを認識及び／又は実行するように具体的に構成されたハードウェアを指す。さらに、別の実施形態では、モジュールの使用とは、予め定められた複数の動作を実行するマイクロコントローラによって実行されるよう具体的に適合させられているコードを含む非一時的媒体を指す。予期され得るように、さらなる別の実施形態において、モジュールという用語（この例において）は、マイクロコントローラ及び非一時的媒体の組み合わせを指してよい。しばしば、別個のものとして示される複数のモジュールの境界は一般に変わり、潜在的に重複する。例えば、第１のモジュール及び第２のモジュールがハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせを共有する一方で、いくつかの独立したハードウェア、ソフトウェア、又はファームウェアを潜在的に維持してもよい。一実施形態では、「ロジック」という語の使用は、トランジスタ、レジスタ等のハードウェア、又は、プログラマブルロジックデバイス等の他のハードウェアを含む。

【0151】

一実施形態では、「ように構成される（ｃｏｎｆｉｇｕｒｅｄ ｔｏ）」という文言の使用は、指定又は決定されたタスクを実行するために、装置、ハードウェア、ロジック、又は、要素を配置すること、まとめること、製造すること、販売することを提案すること、インポートすること、及び／又は、設計することを指す。この例において、動作していない装置又はその要素は、指定されたタスクを実行するように設計され、結合され、及び／又はインターコネクトされている場合、依然として、上記の指定されたタスクを実行するよう「構成され」ている。純粋に説明用の例として、ロジックゲートは、動作中０又は１を提供してよい。しかしながら、イネーブル信号をクロックに提供するよう「構成され」たロジックゲートは、１又は０を提供し得るあらゆる潜在的ロジックゲートを含まない。代わりに、当該ロジックゲートは、動作中に１又は０出力が当該クロックを有効化するよう何らかの方式で連結されたものである。再びであるが、「構成され」という用語の使用は、オペレーションを必要としないが、代わりに、装置、ハードウェア及び／又は要素の隠れた状態に重点を置いていることに留意されたい。隠れた状態では、装置、ハードウェア及び／又は要素は、装置、ハードウェア及び／又は要素が動作している場合に特定のタスクを実行するように設計されている。

【0152】

さらに、一実施形態では、「ように（ｔｏ）」、「可能に（ｃａｐａｂｌｅ ｏｆ／ｔｏ）」、及び／又は、「動作可能に（ｏｐｅｒａｂｌｅ ｔｏ）」という言い回しの使用が、何らかの装置、ロジック、ハードウェア、及び／又は、要素であって、指定されたやり方での、それら装置、ロジック、ハードウェア、及び／又は、要素の使用が可能になるように設計された装置、ロジック、ハードウェア、及び／又は、要素を指す。一実施形態において、する、可能又は動作可能という文言の使用は、装置、ロジック、ハードウェア及び／又は要素の隠れた状態を指し、その場合、当該装置、当該ロジック、当該ハードウェア及び／又は当該要素は、動作していないが、装置を指定された方式で用いることを可能にするように設計されていることに上記同様留意されたい。

【0153】

本明細書において用いられる値は、数、状態、論理状態又はバイナリ論理状態の任意の既知の表現を含む。しばしば、ロジックレベル、ロジック値又は論理値の使用は、「１の」及び「０の」とも称され、単にバイナリロジック状態を表す。例えば、１は高論理レベルを指し、０は低論理レベルを指す。一実施形態において、トランジスタセル又はフラッシュセルなどのストレージセルは、単一の論理値又は複数の論理値を保持可能であってよい。しかしながら、コンピュータシステムにおける値の他の表現が用いられている。例えば、１０進数の１０は、バイナリ値１０１０として、１６進数では文字Ａとして、表されてよい。したがって、値はコンピュータシステムにおいて保持されることが可能な情報の任意の表現を含む。

【0154】

さらに、状態は、値又は値の部分により表され得る。例として、論理１などの第１の値はデフォルト状態又は初期状態を表し得るが、論理ゼロなどの第２の値は非デフォルト状態を表し得る。加えて、一実施形態においてリセット及び設定という用語は、デフォルト値及び更新値又は状態をそれぞれ指す。例えば、デフォルト値は、高論理値、すなわちリセットを潜在的に含み、一方で、更新値は、低論理値、すなわちセットを潜在的に含む。任意の数の状態を表すために、複数の値の任意の組み合わせが利用され得ることに留意されたい。

【0155】

上記に記載の方法、ハードウェア、ソフトウェア、ファームウェア、又はコードの実施形態は、処理要素により実行可能な、機械アクセス可能、機械可読、コンピュータアクセス可能、又はコンピュータ可読媒体上で格納される命令又はコードを介して実装され得る。非一時的機械アクセス可能／可読媒体は、コンピュータ又は電子システムのような機械により可読な形で情報を提供（即ち、格納、及び／又は送信）する任意の機構を含む。例えば、非一時的機械アクセス可能媒体には、静的ＲＡＭ（ＳＲＡＭ）又はダイナミックＲＡＭ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）と、ＲＯＭと、磁気又は光ストレージ媒体と、フラッシュメモリデバイスと、電子ストレージデバイスと、光学ストレージデバイスと、アコースティックストレージデバイスと、一時的な（伝搬される）信号（例えば、搬送波、赤外線信号、デジタル信号）から受信される情報を保持するための他の形式のストレージデバイス等が含まれ、これらの非一時的機械アクセス可能媒体は、これら媒体から情報を受信することができる非一時的媒体とは区別されるべきである。

【0156】

本明細書の例示的な実施形態を実行するための論理をプログラムするために用いられる命令は、ＤＲＡＭ、キャッシュ、フラッシュメモリ、又は他のストレージのような、システムのメモリ内に格納されてよい。さらに、命令はネットワークを介して、又は他のコンピュータ可読媒体を用いて配布され得る。従って、機械可読媒体は、機械（例えば、コンピュータ）により読み取り可能な形式で情報を格納又は送信するための任意の機構を含み得るが、フロッピー（登録商標）ディスク、光ディスク、コンパクトディスク、リードオンリメモリ（ＣＤ－ＲＯＭ）、及び磁気光ディスクリードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、磁気カード又は光カード、フラッシュメモリ、又は電気、光、音波又は他の形式の伝搬信号（例えば、搬送波、赤外線信号、デジタル信号等）を介したインターネットでの情報の送信において用いられる有形の機械可読ストレージに限定されない。したがって、コンピュータ可読媒体は、機械（例えば、コンピュータ）により読み取り可能な形式で電子命令又は情報を格納又は送信するのに好適な任意のタイプの有形の機械可読媒体を含む。

【0157】

以下の複数の例は、本明細書による複数の実施形態に関する。

【0158】

本明細書の全体にわたって、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、当該実施形態に関連して説明される特定の特徴、構造又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通して様々な箇所における「１つの実施形態において」又は「一実施形態において」という表現の出現は、必ずしもすべてが同一の実施形態を指すとは限らない。さらに、特定の特徴、構造又は特性は、１又は複数の実施形態において、任意の好適な方式で組み合わされてよい。

【0159】

上記の明細書において、詳細な説明が、特定の例示的な実施形態を参照して行われた。しかしながら、様々な修正又は変更が、添付の特許請求の範囲に説明された発明の、より広範な意図及び範囲から逸脱することなく、それら実施形態に対して行われてよいことは、明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で考えられるべきである。更に、実施形態及び他の例示的な言語の上記の使用は、必ずしも同じ実施形態又は同じ例を指しているとは限らず、異なる個別の実施形態及び潜在的に同じ実施形態を指してよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図12C】

【図13】

【図14】

【図15A】

【図15B】

【図15C】

【図16】

【図17A】

【図17B】

【図17C】

【図17D】

【図17E】

【図17F】

【図18A】

【図18B】

【図18C】

【図18D】

【図19】

【図20】

【手続補正書】

【提出日】2024-07-04

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

プロセッサに：
ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する手順、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合する；
前記レジスタの特定のセットにおける機能レジスタにアクセスする手順；
前記機能レジスタから利用可能な機能を読み取る手順、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する手順；
前記機能のセットを有効化するために制御レジスタの値を書き込む手順；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む手順；
を行わせるコンピュータプログラム。

【請求項2】

前記利用可能な機能は、ローモードを含む、請求項１に記載のコンピュータプログラム。

【請求項3】

前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、請求項１に記載のコンピュータプログラム。

【請求項4】

前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置する、請求項１に記載のコンピュータプログラム。

【請求項5】

前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、請求項４に記載のコンピュータプログラム。

【請求項6】

前記Ｄ２Ｄアダプタは、前記制御レジスタの値を使用して、前記リンクパートナダイとの間で、前記Ｄ２Ｄリンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートする、請求項１に記載のコンピュータプログラム。

【請求項7】

前記フリットフォーマットは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるフリットフォーマットの１つから決定される、請求項６に記載のコンピュータプログラム。

【請求項8】

前記プロトコルは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるプロトコルの１つから決定され、前記フリットフォーマットは、前記プロトコルに基づいて決定される、請求項６に記載のコンピュータプログラム。

【請求項9】

ダイ間アダプタを備える装置であって、
前記ダイ間アダプタは、
レジスタのセット；
前記レジスタのセットから、リンクパートナＤ２Ｄアダプタとのネゴシエーションにおいてアドバタイズするための、前記リンクパートナＤ２Ｄアダプタの機能のセットを決定する手順、ここで、前記リンクパートナＤ２Ｄアダプタはダイ上にあり、前記リンクパートナＤ２Ｄアダプタは、リモートリンクパートナダイ上に配置されている；
前記機能のセットを前記リンクパートナＤ２Ｄアダプタにアドバタイズするために、第１機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタに送信する手順；
第２機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタから受信する手順、ここで、前記第２機能アドバタイズメントメッセージは、前記リンクパートナＤ２Ｄアダプタの機能のセットを識別する；
前記リンクパートナＤ２Ｄアダプタ及び前記リンクパートナＤ２Ｄアダプタの共有機能を判定する手順；及び
前記ダイを前記リモートリンクパートナダイに結合するために、Ｄ２Ｄリンクの最終的構成を決定する手順
を行うための回路
含む、装置。

【請求項10】

前記リンクはメインバンドチャネル及び別個のサイドバンドチャネルを含み、前記第１機能アドバタイズメントメッセージは前記サイドバンドチャネル上で送信され、前記第２機能アドバタイズメントメッセージは前記サイドバンドチャネル上で受信される、請求項９に記載の装置。

【請求項11】

前記メインバンドチャネル上で送信されるデータのフォーマットは、前記リンクの前記最終的構成に基づく、請求項１０に記載の装置。

【請求項12】

前記リンクパートナＤ２Ｄアダプタは、前記リンクの前記最終的構成に基づいて、前記フォーマットについて複数のフリットフォーマットの１つを選択する、請求項１１に記載の装置。

【請求項13】

前記回路は更に、前記リンクパートナＤ２Ｄアダプタへの前記共有機能を識別するために、前記サイドバンドチャネルを通じて、最終的構成メッセージを前記リンクパートナＤ２Ｄアダプタへ送信する、請求項１０に記載の装置。

【請求項14】

前記機能のセットは、前記ダイ上の物理層（ＰＨＹ）ブロックによって実行される前記リンクのトレーニングの結果に基づき、前記リンクパートナＤ２Ｄアダプタは、プロトコルスタックを実装するために、前記ダイ上の前記ＰＨＹブロック、及び、プロトコル層ブロックの間に位置する、請求項９に記載の装置。

【請求項15】

前記機能のセットは、ソフトウェアによって、前記レジスタのセットにおける制御レジスタに書き込まれる値に基づく、請求項９に記載の装置。

【請求項16】

前記回路のリトライ機能は、前記Ｄ２Ｄリンクの物理層トレーニングの結果に基づいて有効化される、請求項９から１５のいずれか一項に記載の装置。

【請求項17】

第１ダイ；
ダイ間（Ｄ２Ｄ）リンクによって前記第１ダイに結合された第２ダイ、ここで、前記第２ダイは、前記第２ダイを前記Ｄ２Ｄリンクに接続するためのポートを含み、前記ポートは、
特定のインターコネクトプロトコルを実装するためのプロトコル層論理；
Ｄ２Ｄアダプタ回路；
物理層（ＰＨＹ）回路；及び
前記Ｄ２Ｄアダプタ回路及び前記ＰＨＹ回路に関連付けられた１又は複数のレジスタ
を含む；及び
値を読み取り、前記１又は複数のレジスタに書き込むためのソフトウェアシステム
を備え
ここで、前記Ｄ２Ｄアダプタ回路は、
前記１又は複数のレジスタにおける値に基づいて、前記第１ダイ上のＤ２Ｄアダプタにアドバタイズされる機能のサブセットを決定する；及び
前記機能のサブセットを識別するために、前記Ｄ２Ｄリンクのサイドバンドチャネルを通じて機能メッセージを送信する、
システム。

【請求項18】

前記第１ダイはプロセッサデバイスを含み、前記第２ダイは、別のプロセッサデバイス、ハードウェアアクセラレータ、又は入出力（Ｉ／Ｏ）デバイスの１つを含む、請求項１７に記載のシステム。

【請求項19】

前記第１ダイ及び前記第２ダイは同じパッケージ上にある、請求項１７に記載のシステム。

【請求項20】

前記第１ダイは、第１リタイマを含み、前記第２ダイは、第２リタイマを含み、前記第１ダイ及び前記第２ダイは、別個のパッケージ上にあり、前記Ｄ２Ｄリンクは、オフパッケージインターコネクトを実装する、請求項１７から１９のいずれか一項に記載のシステム。

【請求項21】

ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する段階、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合される；
前記レジスタの特定のセットにおける機能レジスタにアクセスする段階；
前記機能レジスタから利用可能な機能を読み取る段階、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する段階；
前記機能のセットを有効化するために制御レジスタの値を書き込む段階；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む段階；
を備える方法。

【請求項22】

前記利用可能な機能は、ローモードを含む、請求項２１に記載の方法。

【請求項23】

前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、請求項２１に記載の方法。

【請求項24】

前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置し、ここで、前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、請求項２１に記載の方法。

【請求項25】

請求項２１から２４のいずれか一項に記載の方法を実行するための手段を備えるシステム。

【請求項26】

請求項１から８のいずれか一項に記載のコンピュータプログラムを格納するコンピュータ可読記録媒体。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０１５９

【補正方法】変更

【補正の内容】

【0159】

上記の明細書において、詳細な説明が、特定の例示的な実施形態を参照して行われた。しかしながら、様々な修正又は変更が、添付の特許請求の範囲に説明された発明の、より広範な意図及び範囲から逸脱することなく、それら実施形態に対して行われてよいことは、明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で考えられるべきである。更に、実施形態及び他の例示的な言語の上記の使用は、必ずしも同じ実施形態又は同じ例を指しているとは限らず、異なる個別の実施形態及び潜在的に同じ実施形態を指してよい。
（他の考えられる項目）
（項目１）
命令が格納された少なくとも１つの非一時的機械可読記憶媒体であって、前記命令は機械によって実行可能であり、前記機械に：
ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する手順、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合する；
前記レジスタの特定のセットにおける機能レジスタにアクセスする手順；
前記機能レジスタから利用可能な機能を読み取る手順、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する手順；
前記機能のセットを有効化するために制御レジスタの値を書き込む手順；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む手順；
を行わせる、少なくとも１つの非一時的機械可読記憶媒体。
（項目２）
前記利用可能な機能は、ローモードを含む、項目１に記載の記憶媒体。
（項目３）
前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、項目１から２のいずれか一項に記載の記憶媒体。
（項目４）
前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置する、項目１から３のいずれか一項に記載の記憶媒体。
（項目５）
前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、項目４に記載の記憶媒体。
（項目６）
前記Ｄ２Ｄアダプタは、前記制御レジスタの値を使用して、前記リンクパートナダイとの間で、前記Ｄ２Ｄリンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートする、項目１から５のいずれか一項に記載の記憶媒体。
（項目７）
前記フリットフォーマットは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるフリットフォーマットの１つから決定される、項目６に記載の記憶媒体。
（項目８）
前記プロトコルは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるプロトコルの１つから決定され、前記フリットフォーマットは、前記プロトコルに基づいて決定される、項目６に記載の記憶媒体。
（項目９）
ダイ間アダプタを備える装置であって、
前記ダイ間アダプタは、
レジスタのセット；
前記レジスタのセットから、リンクパートナＤ２Ｄアダプタとのネゴシエーションにおいてアドバタイズするための、前記Ｄ２Ｄアダプタの機能のセットを決定する手順、ここで、前記Ｄ２Ｄアダプタはダイ上にあり、前記リンクパートナＤ２Ｄアダプタは、リモートリンクパートナダイ上に配置されている；
前記機能のセットを前記リンクパートナＤ２Ｄアダプタにアドバタイズするために、第１機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタに送信する手順；
第２機能アドバタイズメントメッセージを前記リンクパートナＤ２Ｄアダプタから受信する手順、ここで、前記第２機能アドバタイズメントメッセージは、前記リンクパートナＤ２Ｄアダプタの機能のセットを識別する；
前記Ｄ２Ｄアダプタ及び前記リンクパートナＤ２Ｄアダプタの共有機能を判定する手順；及び
前記ダイを前記リンクパートナダイに結合するために、Ｄ２Ｄリンクの最終的構成を決定する手順
を行うための回路
含む、装置。
（項目１０）
前記リンクはメインバンドチャネル及び別個のサイドバンドチャネルを含み、前記第１機能アドバタイズメントメッセージは前記サイドバンドチャネル上で送信され、前記第２機能アドバタイズメントメッセージは前記サイドバンドチャネル上で受信される、項目９に記載の装置。
（項目１１）
前記メインバンドチャネル上で送信されるデータのフォーマットは、前記リンクの前記最終的構成に基づく、項目１０に記載の装置。
（項目１２）
前記Ｄ２Ｄアダプタは、前記リンクの前記最終的構成に基づいて、前記フォーマットについて複数のフリットフォーマットの１つを選択する、項目１１に記載の装置。
（項目１３）
前記回路は更に、前記リンクパートナＤ２Ｄアダプタへの前記共有機能を識別するために、前記サイドバンドチャネルを通じて、最終的構成メッセージを前記リンクパートナＤ２Ｄアダプタへ送信する、項目１０から１２のいずれか一項に記載の装置。
（項目１４）
前記機能のセットは、前記ダイ上の物理層（ＰＨＹ）ブロックによって実行される前記リンクのトレーニングの結果に基づき、前記Ｄ２Ｄアダプタは、プロトコルスタックを実装するために、前記ダイ上の前記ＰＨＹブロック、及び、プロトコル層ブロックの間に位置する、項目９から１３のいずれか一項に記載の装置。
（項目１５）
前記機能のセットは、ソフトウェアによって、前記レジスタのセットにおける制御レジスタに書き込まれる値に基づく、項目９から１４のいずれか一項に記載の装置。
（項目１６）
前記回路のリトライ機能は、前記Ｄ２Ｄリンクの物理層トレーニングの結果に基づいて有効化される、項目９から１５のいずれか一項に記載の装置。
（項目１７）
第１ダイ；
ダイ間（Ｄ２Ｄ）リンクによって前記第１ダイに結合された第２ダイ、ここで、前記第２ダイは、前記第２ダイを前記Ｄ２Ｄリンクに接続するためのポートを含み、前記ポートは、
特定のインターコネクトプロトコルを実装するためのプロトコル層論理；
Ｄ２Ｄアダプタ回路；
物理層（ＰＨＹ）回路；及び
前記Ｄ２Ｄアダプタ回路及び前記ＰＨＹ回路に関連付けられた１又は複数のレジスタ
を含む；及び
値を読み取り、前記１又は複数のレジスタに書き込むためのソフトウェアシステム
を備え
ここで、前記Ｄ２Ｄアダプタ回路は、
前記１又は複数のレジスタにおける値に基づいて、前記第１ダイ上のＤ２Ｄアダプタにアドバタイズされる機能のサブセットを決定する；及び
前記機能のサブセットを識別するために、前記Ｄ２Ｄリンクのサイドバンドチャネルを通じて機能メッセージを送信する、
システム。
（項目１８）
前記第１ダイはプロセッサデバイスを含み、前記第２ダイは、別のプロセッサデバイス、ハードウェアアクセラレータ、又は入出力（Ｉ／Ｏ）デバイスの１つを含む、項目１７に記載のシステム。
（項目１９）
前記第１ダイ及び前記第２ダイは同じパッケージ上にある、項目１７から１８のいずれか一項に記載のシステム。
（項目２０）
前記第１ダイは、第１リタイマを含み、前記第２ダイは、第２リタイマを含み、前記第１ダイ及び前記第２ダイは、別個のパッケージ上にあり、前記Ｄ２Ｄリンクは、オフパッケージインターコネクトを実装する、項目１７から１９のいずれか一項に記載のシステム。
（項目２１）
ダイ上のレジスタの特定のセットの存在に基づいて、ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）ベースプロトコルに前記ダイが準拠していると判定する段階、ここで、前記ダイは、前記ＵＣＩｅベースプロトコルに基づいて、ダイ間（Ｄ２Ｄ）リンクによって別のリンクパートナダイに結合される；
前記レジスタの特定のセットにおける機能レジスタにアクセスする段階；
前記機能レジスタから利用可能な機能を読み取る段階、ここで、前記利用可能な機能は、前記ダイ上に存在するＤ２Ｄアダプタ及び物理層（ＰＨＹ）ブロックの機能を含む；
前記Ｄ２Ｄリンクについて有効化される前記利用可能な機能における機能のセットを決定する段階；
前記機能のセットを有効化するために制御レジスタの値を書き込む段階；及び
前記Ｄ２Ｄリンクのトレーニングを開始するために前記制御レジスタに開始リンクトレーニング値を書き込む段階；
を備える方法。
（項目２２）
前記利用可能な機能は、ローモードを含む、項目２１に記載の方法。
（項目２３）
前記利用可能な機能は、複数のプロトコル層をサポートする機能を含む、項目２１から２２のいずれか一項に記載の方法。
（項目２４）
前記Ｄ２Ｄアダプタは、第１インタフェースによって前記ダイ上の前記ＰＨＹブロックに、及び、第２インタフェースによって前記ダイ上のプロトコル層ブロックに結合され、前記Ｄ２Ｄアダプタは、ＵＣＩｅプロトコルスタックにおける前記プロトコル層ブロック及び前記ＰＨＹブロックの間に位置する、項目２１から２３のいずれか一項に記載の方法。
（項目２５）
前記ＰＨＹブロックは、前記リンクパートナダイとの前記Ｄ２Ｄリンクのトレーニングを実行する、項目２４に記載の方法。
（項目２６）
前記Ｄ２Ｄアダプタは、前記制御レジスタの値を使用して、前記リンクパートナダイとの間で、前記Ｄ２Ｄリンク上で使用されるプロトコル及びフリットフォーマットをネゴシエートする、項目２１から２５のいずれか一項に記載の方法。
（項目２７）
前記フリットフォーマットは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるフリットフォーマットの１つから決定される、項目２６に記載の方法。
（項目２８）
前記プロトコルは、前記ＵＣＩｅベースプロトコルにおいて定義される複数の異なるプロトコルの１つから決定され、前記フリットフォーマットは、前記プロトコルに基づいて決定される、項目２６に記載の方法。
（項目２９）
項目２１から２８のいずれか一項に記載の方法を実行するための手段を備えるシステム。

【国際調査報告】