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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-28
(54)【発明の名称】積層ＦＥＴ ＳＲＡＭ設計
(51)【国際特許分類】
H10B 10/00 20230101AFI20250121BHJP
【ＦＩ】
H10B10/00
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024538713
(86)(22)【出願日】2022-11-28
(85)【翻訳文提出日】2024-06-25
(86)【国際出願番号】 CN2022134541
(87)【国際公開番号】W WO2023124686
(87)【国際公開日】2023-07-06
(31)【優先権主張番号】17/564,902
(32)【優先日】2021-12-29
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】チャン、チェン
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ワン、ジュンリ
(72)【発明者】
【氏名】グオ、デッチャオ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083BS15
5F083BS27
5F083BS29
5F083BS35
5F083BS48
5F083BS50
5F083HA06
5F083JA02
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083NA01
(57)【要約】
積層アーキテクチャのコンパクトなＳＲＡＭ設計が提供される。特に、下部電界効果トランジスタを包含する下部デバイス・レベルと、下部電界効果トランジスタとは異なる導電型の上部電界効果トランジスタを包含する、下部デバイス・レベルの上方に積層されている上部デバイス・レベルとを含む６トランジスタＳＲＡＭビット・セルが提供される。
【特許請求の範囲】
【請求項1】
半導体構造であって、第１の導電型の第１の下部電界効果トランジスタ（ＦＥＴ）と、前記第１の導電型の第２の下部ＦＥＴと、前記第１の導電型の第３の下部ＦＥＴと、前記第１の導電型の第４の下部ＦＥＴとを含む下部デバイス・レベルであり、前記第１の下部ＦＥＴは、前記第２の下部ＦＥＴに電気的に接続されており、前記第３の下部ＦＥＴは、前記第４の下部ＦＥＴに電気的に接続されており、前記第１の下部ＦＥＴは、前記第４の下部ＦＥＴに対して対角に位置しており、前記第２の下部ＦＥＴは、前記第３の下部ＦＥＴに対して対角に位置しており、前記第１の下部ＦＥＴおよび前記第４の下部ＦＥＴはパス・ゲートである、下部デバイス・レベルと、
前記下部デバイス・レベルの上方に積層されている上部デバイス・レベルであり、前記上部デバイス・レベルは、前記第１の下部ＦＥＴの直上に位置する、前記第１の導電型とは異なる第２の導電型の第１の上部ＦＥＴと、前記第２の下部ＦＥＴの直上に位置する前記第２の導電型の第２の上部ＦＥＴと、前記第３の下部ＦＥＴの直上に位置する前記第２の導電型の第３の上部ＦＥＴと、前記第４の下部ＦＥＴの直上に位置する前記第２の導電型の第４の上部ＦＥＴとを含み、前記第１の上部ＦＥＴは、前記第２の上部ＦＥＴに電気的に接続されており、前記第３の上部ＦＥＴは、前記第４の上部ＦＥＴに電気的に接続されており、前記第１の上部ＦＥＴは、前記第３の上部ＦＥＴと交差結合するように配線されている第１のダミー・トランジスタであり、前記第４の上部ＦＥＴは、前記第２の上部ＦＥＴと交差結合するように配線されている第２のダミー・トランジスタであり、前記第２の下部ＦＥＴおよび前記第２の上部ＦＥＴは、第１のインバータを提供するように配線されており、前記第３の下部ＦＥＴおよび前記第３の上部ＦＥＴは、第２のインバータを提供するように配線されている、上部デバイス・レベルとを備える、半導体構造。
【請求項2】
前記第１の上部ＦＥＴが、前記第１のインバータの入力の延長部を形成するゲート電極を備え、前記第４の上部ＦＥＴが、前記第２のインバータの入力の延長部を形成する別のゲート電極を備える、請求項１に記載の半導体構造。
【請求項3】
前記第１の下部ＦＥＴが、前記第１の上部ＦＥＴのゲート電極から分離されているゲート電極を備え、前記第４の下部ＦＥＴが、前記第４の上部ＦＥＴのゲート電極から分離されているゲート電極を備える、請求項１に記載の半導体構造。
【請求項4】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載の半導体構造。
【請求項5】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項１に記載の半導体構造。
【請求項6】
前記第１の上部ＦＥＴは、一方の側に位置する、前記第２の上部ＦＥＴと共有するソース／ドレイン領域を有し、前記第３の上部ＦＥＴは、一方の側に位置する、前記第４の上部ＦＥＴと共有するソース／ドレイン領域を有し、前記第１の下部ＦＥＴは、一方の側に位置する、前記第２の下部ＦＥＴと共有するソース／ドレイン領域を有し、前記第３の下部ＦＥＴは、一方の側に位置する、前記第４の下部ＦＥＴと共有するソース／ドレイン領域を有する、請求項１に記載の半導体構造。
【請求項7】
前記第１の上部ＦＥＴおよび前記第２の上部ＦＥＴの前記共有ソース／ドレイン領域は、前記第１の下部ＦＥＴおよび前記第２の下部ＦＥＴの前記共有ソース／ドレイン領域に電気的に接続されており、前記第３の上部ＦＥＴおよび前記第４の上部ＦＥＴの前記共有ソース／ドレイン領域は、前記第３の下部ＦＥＴおよび前記第４の下部ＦＥＴの前記共有ソース／ドレイン領域に電気的に接続されている、請求項６に記載の半導体構造。
【請求項8】
前記第１の下部ＦＥＴと前記第４の下部ＦＥＴの両方のゲート電極に電気的に接続されているワード線をさらに備える、請求項１に記載の半導体構造。
【請求項9】
前記第１の下部ＦＥＴと前記第４の下部ＦＥＴの両方のソース／ドレイン領域に電気的に接続されているビット線をさらに備える、請求項８に記載の半導体構造。
【請求項10】
前記第１の下部ＦＥＴは、誘電体構造によって前記第２の下部ＦＥＴのゲート電極から離間されているゲート電極を含み、前記第３の下部ＦＥＴは、別の誘電体構造によって前記第４の下部ＦＥＴのゲート電極から離間されているゲート電極を含む、請求項１に記載の半導体構造。
【請求項11】
前記第１の上部ＦＥＴおよび前記第２の上部ＦＥＴは共有ゲート電極を備え、前記第３の上部ＦＥＴおよび前記第４の上部ＦＥＴは別の共有ゲート電極を備える、請求項１に記載の半導体構造。
【請求項12】
前記第２の上部ＦＥＴと前記第３の上部ＦＥＴは両方とも、電源へと配線されており、前記第２の下部ＦＥＴと前記第３の下部ＦＥＴは両方とも接地されている、請求項１に記載の半導体構造。
【請求項13】
前記第１の下部ＦＥＴ、前記第２の下部ＦＥＴ、前記第３の下部ＦＥＴ、前記第４の下部ＦＥＴ、前記第１の上部ＦＥＴ、前記第２の上部ＦＥＴ、前記第３の上部ＦＥＴ、および前記第４の上部ＦＥＴの各々が、半導体チャネル材料構造上に位置する、請求項１に記載の半導体構造。
【請求項14】
前記半導体チャネル材料構造が半導体フィンである、請求項１３に記載の半導体構造。
【請求項15】
前記半導体チャネル材料構造が半導体ナノワイヤである、請求項１３に記載の半導体構造。
【請求項16】
前記第１のダミー・トランジスタの前記第３の上部ＦＥＴとの交差結合は、前記第１のダミー・ゲート領域のゲート電極とソース／ドレイン領域の両方と接触する第１のコンタクト・メタルを含み、前記第２のダミー・トランジスタの前記第２の上部ＦＥＴとの交差結合は、前記第２のダミー・ゲート領域のゲート電極とソース／ドレイン領域の両方と接触する第２のコンタクト・メタルを含む、請求項１に記載の半導体構造。
【請求項17】
前記第１のダミー・ゲート領域と前記第２のダミー・ゲート領域の両方が、ソース／ドレイン領域が除去されているかまたは部分的に除去されている非機能ゲート構造である、請求項１に記載の半導体構造。
【請求項18】
前記第１の上部ＦＥＴ、前記第３の上部ＦＥＴおよび前記第３の下部ＦＥＴは、共通のゲート電極を電気的に共有し、前記第４の上部ＦＥＴ、前記第２の上部ＦＥＴおよび前記第２の下部ＦＥＴは、共通のゲート電極を電気的に共有する、請求項１に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、半導体技術に監視、より詳細には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）設計を有する積層電界効果トランジスタ（ＦＥＴ）を含む半導体構造に関する。
【背景技術】
【0002】
トランジスタのモノリシック積層は、将来の相補型金属酸化膜半導体（ＣＭＯＳ）のスケーリングのための、および、場合によっては、最終的にスケーリングされた技術のための、魅力的なアーキテクチャである。１つの型のＦＥＴ（例えば、ｎ型ＦＥＴ）を別の型（例えば、ｐ型ＦＥＴ）の上に直接的に積層することによって、大幅は面積スケーリングを達成することができる。
【0003】
ＳＲＡＭは、ラッチ回路（フリップ・フロップ）を使用して各ビットを記憶する、一種のランダム・アクセス・メモリ（ＲＡＭ）である。典型的なＳＲＡＭセルは、６つのＦＥＴから構成される。従来のＳＲＡＭにおける各ビットは、２つの交差結合インバータを形成する４つのトランジスタに記憶される。この記憶セルには、０および１を表すために使用される２つの安定状態がある。２つの追加のアクセス・トランジスタは、読み出しおよび書き込み動作中に記憶セルへのアクセスを制御する役割を果たす。このような６トランジスタ（６Ｔ）ＳＲＡＭに加えて、他の種類のＳＲＡＭチップは、１ビットあたり４個、８個、１０個（４Ｔ、８Ｔ、１０Ｔ ＳＲＡＭ）、またはより多くのトランジスタを使用する。積層アーキテクチャのＳＲＡＭ設計を提供することが課題である。
【発明の概要】
【0004】
本出願は、積層アーキテクチャのコンパクトなＳＲＡＭ設計を提供する。特に、本出願は、下部電界効果トランジスタを包含する下部デバイス・レベルと、下部電界効果トランジスタとは異なる導電型の上部電界効果トランジスタを包含する、下部デバイス・レベルの上方に積層されている上部デバイス・レベルとを含む６トランジスタＳＲＡＭビット・セルを提供する。
【0005】
本出願の一態様において、コンパクトなＳＲＡＭ設計および積層アーキテクチャを有する半導体構造が提供される。一実施形態において、半導体構造は、第１の導電型の第１の下部電界効果トランジスタ（ＦＥＴ）と、第１の導電型の第２の下部ＦＥＴと、第１の導電型の第３の下部ＦＥＴと、第１の導電型の第４の下部ＦＥＴとを含む下部デバイス・レベルを含み、第１の下部ＦＥＴは、第２の下部ＦＥＴに電気的に接続されており、第３の下部ＦＥＴは、第４の下部ＦＥＴに電気的に接続されており、第１の下部ＦＥＴは、第４の下部ＦＥＴに対して対角に位置しており、第２の下部ＦＥＴは、第３の下部ＦＥＴに対して対角に位置しており、第１の下部ＦＥＴおよび第４の下部ＦＥＴはパス・ゲートである。半導体構造は、下部デバイス・レベルの上方に積層されている上部デバイス・レベルをさらに含み、上部デバイス・レベルは、第１の下部ＦＥＴの直上に位置する、第１の導電型とは異なる第２の導電型の第１の上部ＦＥＴと、第２の下部ＦＥＴの直上に位置する第２の導電型の第２の上部ＦＥＴと、第３の下部ＦＥＴの直上に位置する第２の導電型の第３の上部ＦＥＴと、第４の下部ＦＥＴの直上に位置する第２の導電型の第４の上部ＦＥＴとを含み、第１の上部ＦＥＴは、第２の上部ＦＥＴに電気的に接続されており、第３の上部ＦＥＴは、第４の上部ＦＥＴに電気的に接続されており、第１の上部ＦＥＴは、第３の上部ＦＥＴと交差結合するように配線されている第１のダミー・トランジスタであり、第４の上部ＦＥＴは、第２の上部ＦＥＴと交差結合するように配線されている第２のダミー・トランジスタであり、第２の下部ＦＥＴおよび第２の上部ＦＥＴは、第１のインバータを提供するように配線されており、第３の下部ＦＥＴおよび第３の上部ＦＥＴは、第２のインバータを提供するように配線されている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
次に、以下の説明および本出願に付随する図面を参照しながら、本出願をより詳細に説明する。本出願の図面は、例示のためにのみ提供されるものであり、したがって、図面は原寸に比例して描かれたものではないことに留意されたい。また、同様のおよび対応する要素は同様の参照符号によって参照される。
【0008】
以下の記述では、本出願の様々な実施形態の理解を提供するために、特定の構造、構成要素、材料、寸法、処理ステップおよび技法などの、多数の特定の詳細を記載する。しかし、当業者であれば、これらの固有の詳細がなくても、本出願の様々な実施形態を実践することができることが理解されよう。他の例では、周知の構造または処理ステップは、本出願が不明瞭になるのを避けるため、詳細には説明していない。
【0009】
層、領域、または基板としての要素が、別の要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあるものとして参照されるとき、それは、他の要素の直上にあり得るか、または介在要素も存在し得るということも理解されたい。対照的に、要素が別の要素の「直上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「直上（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」にあるものとして参照されるとき、介在要素は存在しない。要素が別の要素の「下（ｂｅｎｅａｔｈ）」または「下（ｕｎｄｅｒ）」にあるものとして参照されるとき、それは、他の要素の直下にあり得るか、または介在要素が存在し得るということも理解されたい。対照的に、要素が別の要素の「直下（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈ）」または「直下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」にあるものとして参照されるとき、介在要素は存在しない。
【0010】
積層ＦＥＴは、２ｎｍノードを超える論理ＣＭＯＳのデバイス・プラットフォームと考えられる。本出願は、積層ＦＥＴ技術に使用されるコンパクトなＳＲＡＭ設計を提供する。特に、本出願は、下部電界効果トランジスタを包含する下部デバイス・レベルと、下部電界効果トランジスタとは異なる導電型の上部電界効果トランジスタを包含する、下部デバイス・レベルの上方に積層されている上部デバイス・レベルとを含む６トランジスタＳＲＡＭビット・セルを提供する。本出願の半導体構造は、２つのＣＭＯＳインバータを含み、各インバータの出力電位が入力として他方のＣＭＯＳインバータに供給される。パス・ゲート（またはアクセス・トランジスタ）、ワード線（ＷＬ）、およびビット線（ＢＬ）は、セルに対する読み出しおよび書き込みに使用される。以下、本発明のこれらおよび他の態様について、より詳細に説明する。
【0011】
最初に、本出願の一実施形態に係る半導体構造の回路図である図１を参照する。このような回路図を有する半導体構造が、本出願の残りの図面に示されている。特に、図１に示す回路図によって例示されるように、本出願の半導体構造は、第１の導電型の第１の下部電界効果トランジスタ（ＦＥＴ）（以下、「ＦＥＴ＿１Ｂ」）と、第１の導電型の第２の下部ＦＥＴ（以下、「ＦＥＴ＿２Ｂ」）と、第１の導電型の第３の下部ＦＥＴ（以下、「ＦＥＴ＿３Ｂ」）と、第１の導電型の第４の下部ＦＥＴ（以下、「ＦＥＴ＿４Ｂ」）とを含む下部デバイス・レベルを含む。「ＦＥＴ」という用語は、電界を使用して半導体材料中の電流の流れを制御するトランジスタのタイプを示す。ＦＥＴは、ソース領域、ゲート、およびドレイン領域の３つの端子を有するデバイスである。ＦＥＴは、ゲートに電圧を印加し、その結果、ソース領域とドレイン領域との間の伝導性を変化させることによって、電流の流れを制御する。
【0012】
本出願の半導体構造において、また図１に示すように、ＦＥＴ＿１ＢはノードＡにおいてＦＥＴ＿２Ｂに電気的に接続されており、ノードＡは、ＦＥＴ＿１ＢとＦＥＴ＿２Ｂの間の共有ソース／ドレイン領域を表す。本出願の半導体構造において、また図１に示すように、ＦＥＴ＿３ＢはノードＢにおいてＦＥＴ＿４Ｂに電気的に接続されており、ノードＢは、ＦＥＴ＿３ＢとＦＥＴ＿４Ｂの間の共有ソース／ドレイン領域を表す。本出願の半導体構造において、ＦＥＴ＿１ＢはＦＥＴ＿３Ｂの向かい側でＦＥＴ＿４Ｂに対して対角に位置し、ＦＥＴ＿２ＢはＦＥＴ＿４Ｂの向かい側でＦＥＴ＿３Ｂに対して対角に位置する。
【0013】
本出願の実施形態によれば、ＦＥＴ＿１ＢおよびＦＥＴ＿４Ｂは、パス・ゲート（すなわち、アクセス・トランジスタ）としての役割を果たす。図１に示されているように、ＦＥＴ＿１ＢとＦＥＴ＿４Ｂの各々は、ビット線（ＢＬ）に接続されるように構成、すなわち配線されており、特に、１つのＢＬ接続は、ＦＥＴ＿１Ｂの、共有ソース／ドレイン領域（すなわち、ノードＡ）と反対の側に位置し、一方、もう１つのＢＬ接続は、ＦＥＴ＿４Ｂの、共有ソース／ドレイン領域（すなわち、ノードＢ）と反対の側に位置する。また、図１に示すように、ＦＥＴ＿２ＢおよびＦＥＴ＿３Ｂの各々は、接地（ＧＮＤ）に接続されるように構成、すなわち配線されており、特に、１つのＧＮＤ接続は、ＦＥＴ＿２Ｂの、共有ソース／ドレイン領域（すなわち、ノードＡ）と反対の側に位置し、一方、もう１つのＧＮＤ接続は、ＦＥＴ＿３Ｂの、共有ソース／ドレイン領域（すなわち、ノードＢ）と反対の側に位置する。図１はまた、ＦＥＴ＿１ＢおよびＦＥＴ＿４Ｂの各々が、ワード線（ＷＬ）に接続されるように構成、すなわち配線されており、特に、１つのＷＬ接続が、ＦＥＴ＿１Ｂのゲートに接触しており、一方、もう１つのＷＬ接続が、ＦＥＴ＿４Ｂのゲートに接触していることも示している。
【0014】
図１に例示されるような半導体構造は、下部デバイス・レベルの上方に積層されている上部デバイス・レベルをさらに含む。上部デバイス・レベルは、ＦＥＴ＿１Ｂの直上に位置する第２の導電型の第１の上部ＦＥＴ（以下、「ＦＥＴ＿１Ｔ」）と、ＦＥＴ＿２Ｂの直上に位置する第２の導電型の第２の上部ＦＥＴ（以下、「ＦＥＴ＿２Ｔ」）と、ＦＥＴ＿３Ｂの直上に位置する第２の導電型の第３の上部ＦＥＴ（以下、「ＦＥＴ＿３Ｔ」）と、ＦＥＴ＿４Ｂの直上に位置する第２の導電型の第４の上部ＦＥＴ（以下、「ＦＥＴ＿４Ｔ」）とを含む。特に、上部デバイス・レベルの様々なＦＥＴは、下部デバイス・レベルの様々なＦＥＴの上方に積層される。本明細書において、第２の導電型は、第１の導電型は異なる、すなわち、伝導性が反対である。いくつかの実施形態では、第１の導電型はｎ型とすることができ、一方、第２の導電型はｐ型とすることができる。他の実施形態では、第１の導電型はｐ型とすることができ、第２の導電型はｎ型とすることができる。このような実施形態では、ＶＤＤおよびＧＮＤのロケーションが入れ替わることになる。
【0015】
本出願によれば、ＦＥＴ＿１ＴはノードＣにおいてＦＥＴ＿２Ｔに電気的に接続されており、ノードＣはＦＥＴ＿１ＴとＦＥＴ＿２Ｔとの間の共有ソース／ドレイン領域を表す。本出願の半導体構造において、また図１に示すように、ＦＥＴ＿３ＴはノードＤにおいてＦＥＴ＿４Ｔに電気的に接続されており、ノードＤは、ＦＥＴ＿３ＴとＦＥＴ＿４Ｔとの間の共有ソース／ドレイン領域を表す。本出願の半導体構造において、ＦＥＴ＿１ＴはＦＥＴ＿３Ｔの向かい側でＦＥＴ＿４Ｔに対して対角に位置し、ＦＥＴ＿２ＴはＦＥＴ＿４Ｔの向かい側でＦＥＴ＿３Ｔに対して対角に位置する。図１に示すように、ノードＡはノードＣに接続されるように配線されており、ノードＢはノードＤに接続されるように配線されている。
【0016】
本出願の実施形態において、ＦＥＴ＿２ＴおよびＦＥＴ＿３Ｔの各々は、電源（ＶＤＤ）に接続されるように構成、すなわち配線されており、特に、１つのＶＤＤ接続は、ＦＥＴ＿２Ｔの、共有ソース／ドレイン領域（すなわち、ノードＣ）と反対の側に位置し、一方、もう１つのＶＤＤ接続は、ＦＥＴ＿３Ｔの、共有ソース／ドレイン領域（すなわち、ノードＤ）と反対の側に位置する。
【0017】
本出願によれば、ＦＥＴ＿２ＢおよびＦＥＴ＿２Ｔは、第１のインバータを提供するように配線されており、ＦＥＴ＿３ＢおよびＦＥＴ＿３Ｔは、第２のインバータを提供するように配線されている。ＳＲＡＭの構成で知られているように、２つのインバータは、一方のインバータの出力ノードが第２のインバータの入力に接続され、その逆も同様であるという意味において、交差結合されている。図１に示すように、第１のインバータの入力はＦＥＴ＿４Ｔのゲートに接続されており、ＦＥＴ＿４Ｔは１つのダミー・トランジスタとしての役割を果たす。ウェハ上で、これは共有ゲート線によって達成される。第２のインバータの出力（ノードＤ）は、ダミー・トランジスタＦＥＴ＿４Ｔのソース／ドレイン領域である。ＦＥＴ＿４ＴのゲートをノードＤに接続することによって、交差結合のうちの第１の結合が形成される。第２のインバータの入力はＦＥＴ＿１Ｔのゲートに接続されており、ＦＥＴ＿１はもう１つのダミー・トランジスタとして機能する。ウェハ上で、これは共有ゲート線によって達成される。第１のインバータの出力（ノードＣ）は、ダミー・トランジスタＦＥＴ＿１Ｔのソース／ドレイン領域である。ＦＥＴ＿１ＴのゲートをノードＣに接続することによって、交差結合のうちの第２の結合が形成されて、交差結合が完成する。特に、第１のダミー・トランジスタ（すなわち、ＦＥＴ＿１Ｔ）のＦＥＴ＿３Ｔとの交差結合は、第１のダミー・ゲート領域のゲート電極とソース／ドレイン領域の両方と接触する第１のコンタクト・メタルを含み、第２のダミー・トランジスタ（すなわち、ＦＥＴ＿４Ｔ）のＦＥＴ＿２Ｔとの交差結合は、第２のダミー・ゲート領域のゲート電極とソース／ドレイン領域の両方と接触する第２のコンタクト・メタルを含む。
【0018】
実施形態では、第１の上部ＦＥＴ、第３の上部ＦＥＴおよび第３の下部ＦＥＴは、共通のゲート電極を電気的に共有し、第４の上部ＦＥＴ、第２の上部ＦＥＴおよび第２の下部ＦＥＴは、共通のゲート電極を電気的に共有する。
【0019】
交差結合インバータ対に加えて、６Ｔ ＳＲＡＭは、読み出しおよび書き込み機能のために、２つのパス・ゲート・トランジスタを必要とする。各パス・ゲート・トランジスタのゲートは、ワード線（ＷＬ）と呼ばれる。そのソース／ドレイン領域のうちの一方が第１のインバータ出力（ノードＡ）に接続されているＦＥＴ＿１Ｂが、パス・ゲート・トランジスタのうちの１つとしての役割を果たす。他方のソース／ドレイン領域が、ビット線（ＢＬ）としての役割を果たす。そのソース／ドレイン領域のうちの一方が第２のインバータ出力（ノードＢ）に接続されているＦＥＴ＿４Ｂが、他方のパス・ゲート・トランジスタとしての役割を果たす。他方のソース／ドレイン領域が、ビット線（ＢＬ）としての役割を果たす。
【0020】
ここで、本出願の半導体構造の様々なデバイス・レベルの各々の設計レイアウトを示す上面図である図２Ａおよび図２Ｂを参照する。特に、図２Ａは、上部デバイス・レベルの設計レイアウトを示す上面図であり、一方、図２Ｂは、下部デバイス・レベルの設計レイアウトを示す上面図である。本出願によれば、図２Ａに示す上面図は、図２Ｂに示す下部デバイス・レベルの上方に積層される。
【0021】
最初に、図２Ｂに示す下部デバイス・レベルを参照すると、互いに離間されており、平行に向けられている２つの下部半導体チャネル材料構造１０Ｌおよび１０Ｒが示されている。実施形態では、下部半導体チャネル材料構造１０Ｌおよび１０Ｒは、図２Ｂに示すような半導体フィンとすることができる。図２Ｂに示す半導体フィンの代わりに、例えば、半導体ナノシートまたは半導体ナノワイヤを含む、他のタイプの下部半導体チャネル材料構造１０Ｌおよび１０Ｒを使用することもできる。下部半導体チャネル材料構造１０Ｌおよび１０Ｒは、半導体特性を有する半導体材料から構成されている。本出願において使用することができる半導体材料の実例は、ケイ素（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）合金、炭化シリコン・ゲルマニウム（ＳｉＧｅＣ）合金、ゲルマニウム（Ｇｅ）、ＩＩＩ／Ｖ族化合物半導体、ＩＩ／ＶＩ族化合物半導体、または少なくとも２つの半導体材料を含む多層スタック（例えば、ＳｉおよびＳｉＧｅから成る多層スタック）を含む。
【0022】
図２Ｂはまた、互いに離間されており、平行に向けられている２つの下部ゲート構造１２Ａおよび１２Ｂの存在も示している。２つの下部ゲート構造１２Ａおよび１２Ｂは、２つの下部半導体チャネル材料構造１０Ｌおよび１０Ｒに垂直に向けられている。各下部ゲート構造は、図２Ｂに示すように、２つの下部半導体チャネル材料構造１０Ｌおよび１０Ｒの一部を跨いでいる。各下部ゲート構造１２Ａおよび１２Ｂは、本明細書において下記により詳細に説明するゲート誘電体材料およびゲート電極を含む。図２Ｂにおいて、２つのパス・ゲート領域が示されている。パス・ゲート領域のうちの一方は、図１に示すＦＥＴ＿１Ｂを含み、他方のパス・ゲート領域は、図１に示すＦＥＴ＿４Ｂを含む。図２Ｂに示す設計レイアウトの他の領域は、第１のインバータ、すなわちインバータ１の下部分を含む領域と、第２のインバータ、すなわちインバータ２の下部分を含む別の領域とを含む。
【0023】
図２Ｂには、共有ソース／ドレイン領域１４Ｌおよび１４Ｒも示されている。共有ソース／ドレイン領域１４Ｌは、図１に示すノードＡと等価であり、一方、共有ソース／ドレイン領域１４Ｒは、図１に示すノードＢと等価である。また、図２Ｂには、図１に関して上述したように構成されているＷＬ接点、ＢＬ接点、ＧＮＤ接点も示されている。下部デバイス・レベルはまた、ゲート・カットＣＴ領域および下部埋め込み電源配線ＢＲ１も含む。各ゲート・カット領域は、ゲート構造が切断された領域を示し、埋め込み電源配線ＢＲ１は、ＧＮＤ接点に接続されている。埋め込み電源配線は、積層構造の下方にあり、それらは任意選択である。
【0024】
ここで、本出願の設計レイアウトの上面図を示す図２Ａを参照する。図２Ａは、図２Ｂに示す上面図の上に位置し、結果、ＦＥＴ＿１ＴがＦＥＴ＿１Ｂの直上に積層され、ＦＥＴ＿４ＴがＦＥＴ＿４Ｂの直上に積層され、上部デバイス・レベルに示すインバータ１領域が下部デバイス・レベルに示すインバータ１領域の直上に積層され、上部デバイス・レベルに示すインバータ２領域が下部デバイス・レベルに示すインバータ２領域の直上に積層される。
【0025】
上部デバイス・レベルは、互いに離間されており、平行に向けられている２つの上部半導体チャネル材料構造１１Ｌおよび１１Ｒを含む。実施形態では、上部半導体チャネル材料構造１１Ｌおよび１１Ｒは、図２Ａに示すような半導体フィンとすることができ、典型的には、ただし必ずしも常にではないが、上部半導体チャネル材料構造は下部半導体チャネル材料構造に一致する、すなわち、それらの幾何学的形状は同じである。図２Ａに示す半導体フィンの代わりに、例えば、半導体ナノシートまたは半導体ナノワイヤを含む、他のタイプの上部半導体チャネル材料構造１１Ｌおよび１１Ｒを使用することもできる。上部半導体チャネル材料構造１１Ｌおよび１１Ｒは、上述の半導体材料のうちの１つから構成されている。上部半導体チャネル材料構造１１Ｌおよび１１Ｒを提供する半導体材料は、下部半導体チャネル材料構造１０Ｌおよび１０Ｒを提供する半導体材料と組成的に同じとすることができ、または、組成的に異なることができる。
【0026】
図２Ａはまた、互いに離間されており、平行に向けられている２つの上部ゲート構造１３Ａおよび１３Ｂの存在も示している。２つの上部ゲート構造１３Ａおよび１３Ｂは、２つの上部半導体チャネル材料構造１１Ｌおよび１１Ｒに垂直に向けられている。各上部ゲート構造は、図２Ａに示すように、２つの上部半導体チャネル材料構造１１Ｌおよび１１Ｒの一部を跨いでいる。各上部ゲート構造１３Ａおよび１３Ｂは、本明細書において下記により詳細に説明するゲート誘電体材料およびゲート電極を含む。図２Ａにおいて、ＦＥＴ＿１ＴおよびＦＥＴ＿４Ｔは、それぞれＦＥＴ＿３ＴおよびＦＥＴ＿２Ｔとの交差結合を提供するために図１において説明したように配線されているダミー・トランジスタである。図２Ａに示す設計レイアウトは、第１のインバータ、すなわち、インバータ１の上部分を含む領域と、第２のインバータ、すなわち、インバータ２の上部分を含む別の領域とを含む。
【0027】
図２Ａには、共有ソース／ドレイン領域１５Ｌおよび１５Ｒも示されている。共有ソース／ドレイン領域（上部ＦＥＴと下部ＦＥＴとの間で共有される）１５Ｌは、図１に示すノードＣと等価であり、一方、共有ソース／ドレイン領域１５Ｒは、図１に示すノードＤと等価である。ウェハ上では、共有上部－下部ソース／ドレイン領域は、上部ソース／ドレイン領域とその直下の下部ソース／ドレイン領域の両方に接続する接点を形成することによって実現することができる。また、図２Ａには、図１に関して上述したように構成されている交差結合接点１８、ＷＬ接点、ＢＬ接点、およびＶＤＤ接点も示されている。上部デバイス・レベルはまた、ゲート・カットＣＴ領域、ならびに、第１の埋め込み電源配線ＢＲ２および第２の埋め込み電源配線ＢＲ３も含む。各ゲート・カット領域は、ゲート構造が切断された領域を示し、埋め込み電源配線ＢＲ２およびＢＲ３は、ＶＤＤに接続されている。埋め込み電源配線は、積層構造の下方にあり、それらは任意選択である。
【0028】
本出願によれば、インバータ１の上部分の出力（すなわち、共有ソース／ドレイン領域１５Ｌ）は、インバータ２の上部分の入力（すなわち、ゲート電極１３Ａ）に接続されている。また、本出願によれば、インバータ２の上部分の出力（すなわち、共有ソース／ドレイン領域１５Ｒ）も、インバータ１の上部分の入力（すなわち、ゲート電極１３Ｂ）に接続されている。図２Ａにおいて１８とラベリングされている構造が、そのような接続を提供する。
【0029】
上部デバイス・レベルの上面図は、切り口Ａ－Ａ、切り口Ｂ－Ｂ、切り口Ｃ－Ｃおよび切り口Ｄ－Ｄを含むことに留意されたい。切り口Ａ－Ａは、上部半導体チャネル材料構造１１Ｌおよび下部半導体チャネル材料構造１０Ｌを通り、切り口Ｂ－Ｂは、上部ゲート構造１３Ｂおよび下部ゲート構造１２Ｂを通り、切り口Ｃ－Ｃは、上部ゲート構造１３Ｂおよび下部ゲート構成１２Ｂの、共有ソース／ドレイン領域を含まない側を通り、切り口Ｄ－Ｄは、上部ゲート構造１３Ｂおよび下部ゲート構造１２Ｂの、共有ソース／ドレイン領域１５Ｌ、１５Ｒおよび１４Ｌ、１４Ｒを含むもう一方の側を通る。これらの様々な切り口は、本出願の半導体構造の特定の態様をさらに例示するために使用される。
【0030】
ここで、様々な断面図を通じて本出願の半導体構造を示す図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄを参照する。特に、図３Ａは、本出願の一実施形態による、図２Ａに示す切り口Ａ－Ａを通る半導体構造の断面図であり、図３Ｂは、図２Ａに示す切り口Ｂ－Ｂを通る半導体構造の断面図であり、図３Ｃは、図２Ａに示す切り口Ｃ－Ｃを通る半導体構造の断面図であり、図３Ｄは、図２Ａに示す切り口Ｄ－Ｄを通る半導体構造の断面図である。この実施形態では、上部および下部デバイス・レベル内の半導体チャネル材料構造は、半導体フィンである。
【0031】
特に、最初に図３Ａを参照すると、半導体基板１００の表面から上向きに延在する一対の下部半導体フィン１０２Ｆが示されている。下部半導体フィン１０２Ｆおよび半導体基板１００は、下部半導体チャネル材料構造について上記で言及した半導体材料のうちの１つから構成されている。いくつかの実施形態では、下部半導体フィン１０２Ｆを提供する半導体材料は、半導体基板１００を提供する半導体材料と組成的に同じである。このような実施形態において、また、図３Ａに示すように、半導体基板１００と下部半導体フィン１０２Ｆとの間の材料界面は存在しない。他の実施形態において、下部半導体フィン１０２Ｆを提供する半導体材料は、半導体基板１００を提供する半導体材料とは組成的に異なる。このような実施形態（図示せず）では、半導体基板１００と下部半導体フィン１０２Ｆとの間に材料界面が存在することになる。
【0032】
図３Ａはまた、下部半導体フィン１０２Ｆの上方に積層されているが、下部半導体フィン１０２Ｆから離間されている、一対の上部半導体フィン１０６Ｆも含む。上部半導体フィン１０６Ｆは、下部半導体チャネル材料構造について上記で言及した半導体材料のうちの１つを含む。上部半導体フィン１０６Ｆを提供する半導体材料は、下部半導体フィン１０２Ｆを提供する半導体材料と同じ組成とすることもでき、または、異なる組成とすることもできる。実施形態では、各下部半導体フィン１０２Ｆを提供する半導体材料は、ｎＦＥＴデバイスの高チャネル移動度を提供することが可能な半導体材料であり、各上部半導体フィン１０６Ｆを提供する半導体材料は、ｐＦＥＴデバイスの高チャネル移動度を提供することが可能な半導体材料である。他の実施形態では、反対の組成的構成を使用することができる。
【0033】
本出願において、また図３Ａに示すように、上部半導体フィン１０６Ｆは、積層デバイス・チャネル分離構造１０４によって下部半導体フィン１０２Ｆから離間されている。積層デバイス・チャネル分離構造１０４は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む。本出願において、積層チャネル・デバイス分離構造は、ＦＥＴ＿１ＢをＦＥＴ＿１Ｔから分離し、ＦＥＴ＿２ＢをＦＥＴ＿２Ｔから分離し、ＦＥＴ＿３ＢをＦＥＴ＿３Ｔから分離し、ＦＥＴ＿４ＢをＦＥＴ＿４Ｔから分離する。
【0034】
本発明によれば、下部ソース／ドレイン領域１０８、１０８Ａは、下部半導体フィン１０２Ｆに対して横方向に隣接して位置する。下部ソース／ドレイン領域１０８は、非共有ソース／ドレイン領域であり、一方、下部ソース／ドレイン領域１０８Ａは、共有ソース／ドレイン領域である。下部ソース／ドレイン領域１０８、１０８Ａは、下部半導体フィン１０２Ｆの側壁とのエピタキシャル関係（それと同じ結晶配向）を有する。本明細書において使用される場合、「ソース／ドレイン」領域は、その後の配線およびＦＥＴの動作中の電圧の印加に応じて、ソース領域またはドレイン領域になることができる。下部ソース／ドレイン領域１０８、１０８Ａは、半導体材料およびドーパントを含む。各下部ソース／ドレイン領域１０８、１０８Ａを提供する半導体材料は、上記で言及した半導体材料のうちの１つを含むことができる。下部ソース／ドレイン領域１０８、１０８Ａを提供する半導体材料は、各下部半導体フィン１０２Ｆと組成的に同じとすることができ、または、組成的に異なることができる。各下部ソース／ドレイン領域１０８、１０８Ａ中に存在するドーパントは、ｐ型ドーパントまたはｎ型ドーパントのいずれかとすることができる。「ｐ型」という用語は、原子価電子の欠損を生じる、真性半導体への不純物の添加を指す。シリコン含有半導体材料において、ｐ型ドーパント、すなわち不純物の例は、ホウ素、アルミニウム、ガリウム、およびインジウムを含むが、これらに限定されるものではない。「Ｎ型」とは、真性半導体に自由電子を与える不純物の添加を意味する。シリコン含有半導体材料において、ｎ型ドーパント、すなわち不純物の例は、限定ではないが、アンチモン、ヒ素およびリンを含むが、これらに限定されるものではない。一例では、各ソース／ドレイン領域３０は、４ｘ１０２０原子／ｃｍ３～３ｘ１０２１原子／ｃｍ３のドーパント濃度を有することができる。一例において、各下部ソース／ドレイン領域４６は、リンをドープしたシリコンから構成されている。
【0035】
本発明によれば、上部ソース／ドレイン領域１１４、１１４Ａは、上部半導体フィン１０６Ｆに対して横方向に隣接して位置する。上部ソース／ドレイン領域１１４は、非共有ソース／ドレイン領域であり、一方、上部ソース／ドレイン領域１１４Ａは、共有ソース／ドレイン領域である。上部ソース／ドレイン領域１１４、１１４Ａは、上部半導体フィン１０６Ｆの側壁とのエピタキシャル関係（それと同じ結晶配向）を有する。各上部ソース／ドレイン領域１１４、１１４Ａを提供する半導体材料は、上記で言及した半導体材料のうちの１つを含むことができる。上部ソース／ドレイン領域１１４、１１４Ａを提供する半導体材料は、各上部半導体フィン１０６Ｆまたは下部ソース／ドレイン領域１０８、１０８Ａあるいはその両方と組成的に同じとすることができ、または、組成的に異なることができる。各上部ソース／ドレイン領域１１４、１１４Ａ中に存在するドーパントは、ｐ型ドーパントまたはｎ型ドーパントのいずれかとすることができる。上部ソース／ドレイン領域１１４、１１４Ａは、下部ソース／ドレイン領域１０８、１０８Ａとは導電型が異なる。上部ソース／ドレイン領域１１４には、ダミー・トランジスタとラベリングされている領域において、上部半導体フィン１０６Ｆの側壁がなく、したがって、ダミー・トランジスタは、非機能デバイスであることに留意されたい。実施形態（図示せず）では、ダミー・トランジスタとラベリングされている領域において、上部ソース／ドレイン領域を上部半導体フィン１０６Ｆの側壁から部分的に除去することができる。
【0036】
上部ソース／ドレイン領域１１４は、ソース／ドレイン分離構造１１０によって互いから離間されている。ソース／ドレイン分離構造１１０は、積層デバイス・チャネル分離構造１０４について上記で言及した誘電体材料のうちの１つから構成されている。ソース／ドレイン分離構造１１０を提供する誘電体材料は、典型的には、積層デバイス・チャネル分離構造１０４と組成的に異なる。
【0037】
上部ソース／ドレイン領域１１４Ａおよび下部ソース／ドレイン領域１０８Ａは、Ｓ／Ｄコネクタ１１２によってともに接続されている。Ｓ／Ｄコネクタ１１２は、上部ソース／ドレイン領域１１４Ａと下部ソース／ドレイン領域１０８Ａの両方に接触する金属接点である。この実施形態では、上部ソース／ドレイン領域１１４Ａおよび下部ソース／ドレイン領域１０８Ａはインバータ１の出力としてともに接続されている。
【0038】
図３Ａに示す例示的な構成はまた、ゲート誘電体材料１１６、上部ゲート電極１１８、および上部半導体フィン１０６Ｆの最上面上に位置する任意選択の上部ゲート・キャップ１２０を含む、上部ゲート構造も含む。上部ゲート構造はまた、上部半導体フィン１０６Ｆの側壁に沿って存在する。この断面図には示されていないが、図３Ｂに示されている下部ゲート構造が、下部半導体フィン１０２Ｆの側壁に沿って存在する。下部ゲート構造は、ゲート誘電体材料１１６および下部ゲート電極１１７を含む。誘電体スペーサ１２２が、図３Ａに示す上部ゲート構造の側壁に沿って存在する。
【0039】
実施形態において、ゲート誘電体材料１１６は、二酸化ケイ素、または、二酸化ケイ素よりも誘電率が高い誘電体材料（そのような誘電体材料は、高ｋゲート誘電体材料として参照され得る）を含むことができる。高ｋゲート誘電体材料の実例は、例えば、二酸化ハフニウム（ＨｆＯ２）、酸化ハフニウム・ケイ素（ＨｆＳｉＯ）、酸窒化ハフニウム・ケイ素（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、酸化ランタン・アルミニウム（ＬａＡｌＯ３）、二酸化ジルコン（ＺｒＯ２）、酸化ジルコン・ケイ素（ＺｒＳｉＯ４）、酸窒化ジルコン・ケイ素（ＺｒＳｉＯｘＮｙ）、酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯ）、酸化バリウム・ストロンチウム・チタン（ＢａＯ６ＳｒＴｉ２）、酸化バリウム・チタン（ＢａＴｉＯ３）、酸化ストロンチウム・チタン（ＳｒＴｉＯ３）、酸化イットリウム（Ｙｂ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化鉛スカンジウム・タンタル（Ｐｂ（Ｓｃ，Ｔａ）Ｏ３）、または鉛亜鉛ニオバイト（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ）あるいはその組合せなどの、金属酸化物を含む。高ｋゲート誘電体材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）またはマグネシウム（Ｍｇ）あるいはその組合せなどのドーパントをさらに含むことができる。
【0040】
いくつかの実施形態において、上部ゲート電極１１８および下部ゲート電極１１７の各々は、限定ではないが、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ジルコン（Ｚｒ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、鉛（Ｐｂ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、または金（Ａｕ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣＸ）、炭化チタン（ＴｉＣ）、炭化アルミニウム・チタン、ケイ化タングステン（ＷＳｉ２）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト、またはケイ化ニッケルを含む、導電性金属含有材料から構成されている。上部ゲート電極１１８を提供する導電性金属含有材料は、典型的には、下部ゲート電極１１７を提供する導電性金属含有材料とは組成的に異なる。
【0041】
いくつかの実施形態において、仕事関数金属（ＷＦＭ）の層が、単独で上記で言及した導電性金属含有材料のうちの１つとして使用されて、または、上記で言及した導電性金属含有材料のうちの１つと組み合わせて使用されて、上部ゲート電極１１８および下部ゲート電極１１７を提供することができる。ＷＦＭの層は、ＦＥＴの閾電圧を所望の値に設定するために使用することができる。いくつかの実施形態では、ＷＦＭの層は、ｎ型閾電圧シフトを発生させるように選択することができる。本明細書において使用するものとしての「Ｎ型閾電圧シフト」は、ケイ素含有材料中のケイ素の伝導帯に向かっての仕事関数金属含有材料の有効仕事関数のシフトを意味する。一実施形態では、ｎ型仕事関数金属の仕事関数は、４．１ｅＶ～４．３ｅＶに及ぶ。ｎ型閾電圧シフトを発生させる可能性があるそのような材料の例は、チタン・アルミニウム、炭化チタン・アルミニウム、窒化タンタル、窒化チタン、窒化ハフニウム、ハフニウム・ケイ素、またはそれらの組合せを含むが、それらに限定されるものではない。他の実施形態では、ＷＦＭの層は、ｎ型閾電圧シフトを発生させるように選択することができる。一実施形態では、ｐ型仕事関数金属の仕事関数は、４．９ｅＶ～５．２ｅＶに及ぶ。本明細書において使用される場合、「閾電圧」とは、デバイス伝導のチャネルを作成することによって、例えばトランジスタなどの半導体デバイスをオンにする、達成可能な最低のゲート電圧のことである。本明細書において使用するものとしての「ｐ型閾電圧シフト」は、ケイ素含有材料中のケイ素の伝導帯に向かっての仕事関数金属含有材料の有効仕事関数のシフトを意味する。ｐ型閾電圧シフトを引き起こす可能性があるそのような材料の例は、窒化チタン、炭化タンタル、炭化ハフニウム、およびそれらの組合せを含むが、それらに限定されるものではない。
【0042】
任意選択の上部ゲート・キャップ１２０は、例えば、二酸化ケイ素、窒化ケイ素または窒化ケイ素あるいはその組合せなどの、任意の誘電体材料から構成することができる。誘電体スペーサ１２２は、例えば、二酸化ケイ素、窒化ケイ素または窒化ケイ素あるいはその組合せなどの、スペーサ誘電体材料から構成することができる。スペーサ誘電体材料は、典型的には、上部ゲート・キャップ１２０を提供する誘電体材料とは組成的に異なる。
【0043】
図３Ａに示す例示的な構造はまた、横方向において上部ゲート構造に隣接して位置する上部層間誘電体材料（ＩＬＤ）材料層１２４を含み、本出願図３Ｃおよび図３Ｄに示すように、下部ＩＬＤ材料層１２３も存在することができる。下部ＩＬＤ材料層１２３および上部ＩＬＤ材料層１２４は、組成的に同じＩＬＤ材料から構成することができ、または、組成的に異なるＩＬＤ材料から構成することができる。利用することができる例示的なＩＬＤ材料は、例えば、酸化ケイ素、窒化ケイ素、非ドープ・シリケート・ガラス（ＵＳＧ）、フルオロシリケート・ガラス（ＦＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、スピンオン低ｋ誘電体層、化学気相成長（ＣＶＤ）低ｋ誘電体層、またはそれらの任意の組合せを含む。本明細書全体を通じて使用されるものとしての「低ｋ」という用語は、二酸化ケイ素よりも誘電率が低い誘電体材料を示す。
【0044】
図３Ａには、ＶＤＤ接点１２６、ＢＬ接点１２８、および交差結合接点１３０も示されている。ＶＤＤ接点１２６、ＢＬ接点１２８、および交差結合接点１３０は、異なる導電性接点材料の同じものから構成することができる。いくつかの実施形態において、接点ライナ（図示せず）は、ＶＤＤ接点１２６、ＢＬ接点１２８または交差結合接点１３０あるいはその組合せの周囲に存在することができる。接点ライナ（図示せず）は、Ｔｉ、Ｎｉ、ＮｉＰｔなどのようなケイ化物ライナ、および、拡散バリア材料を含むことができる。例示的な拡散バリア材料は、Ｒｕ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＣ、それらの合金、またはＴｉ／ＴｉＮおよびＴｉ／ＷＣなどのそれらのスタックを含むが、それらに限定されるものではない。本出願に使用することができる導電性接点材料の実例は、例えば、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｍｏ、Ｏｓ、Ｉｒ、Ｒｈまたはそれらの合金を含む。
【0045】
図３Ａに示すように、ＶＤＤ接点１２６は、１つの非共有上部ソース／ドレイン領域１１４に接触するように設計されており、ＢＬ接点１２８は、ダミー・トランジスタが形成される領域において下部ソース／ドレイン領域１０８に接触するように設計されており、交差結合接点１３０は、上部ソース／ドレイン領域１１４Ａの上方に位置するＳ／Ｄコネクタ１１２に接触する。また、交差結合接点１３０は、図３Ａに示すように、ダミー・トランジスタの上部ゲートにも接触する。
【0046】
ここで、上記で言及した切り口Ｂ－Ｂに沿った例示的な構造の断面図である図３Ｂを参照する。上記で言及した要素／構成要素を含むのに加えて、図３Ｂに示す例示的な構造は、シャロー・トレンチ・アイソレーション領域１４０、ゲート・カット領域内に存在する誘電体構造１４２、誘電体キャップ１４４を含む。シャロー・トレンチ・アイソレーション領域１４０、誘電体構造１４２および誘電体キャップ１４４は、二酸化ケイ素、窒化ケイ素および酸窒化ケイ素のうちの１つを含む、組成的に異なる誘電体材料から構成されている。図３Ｂはまた、下部ゲート電極１１７の表面に接触するＷＬ接点１４６の存在も示している。ＷＬ接点１４６は、上述したような任意選択の接点ライナと、上述した導電性接点材料のうちの１つとを含む。また、図３Ｂには、上部ゲート電極１１８が、インバータがある所からダミー・トランジスタの場所までの、一方のインバータ入力の延長部を形成することも示されている。これにより、この時点で単純な接点が１つのインバータの入力を他方のインバータの出力に接続するため、相互結合の形成が容易になる。図示していないが、ＦＥＴ＿４Ｔの上部ゲート電極は、第２のインバータの入力の延長部を形成する。
【0047】
ここで、上記で言及した切り口Ｃ－Ｃに沿った例示的な構造の断面図である図３Ｃを参照する。この図面は、上記ですでに言及したＶＤＤ接点１２６およびＢＬ接点１２８を示している。
【0048】
ここで、上記で言及した切り口Ｄ－Ｄに沿った例示的な構造の断面図である図３Ｄを参照する。この図面は、上記で言及したように、Ｓ／Ｄコネクタ１１２によって上部および下部共有ソース／ドレイン領域１１４Ａ、１０８Ａに接続されている交差結合接点１３０を示す。Ｓ／Ｄコネクタ１１２は、上記で言及したような任意選択の接点ライナと、上述した導電性接点材料のうちの１つとを含む。
【0049】
図３Ａ～図３Ｄに示す半導体構造は、半導体フィンが両方のデバイス・レベルにおいて使用される任意の積層ＦＥＴ処理フローを利用して作製することができる。このような積層ＦＥＴ処理は、様々な堆積ステップ、様々なパターニング・ステップ、様々な材料除去ステップ、および様々な平坦化ステップを含む。本明細書では、本出願の半導体構造を曖昧にしないように、これらの様々な処理ステップをこれ以上説明しない。
【0050】
ここで、様々な断面図を通じて本出願の別の半導体構造を示す図４Ａ、図４Ｂ、図４Ｃおよび図４Ｄを参照する。特に、図４Ａは、本出願の一実施形態による、図２Ａに示す切り口Ａ－Ａを通る半導体構造の断面図であり、図４Ｂは、図２Ａに示す切り口Ｂ－Ｂを通る半導体構造の断面図であり、図４Ｃは、図２Ａに示す切り口Ｃ－Ｃを通る半導体構造の断面図であり、図４Ｄは、図２Ａに示す切り口Ｄ－Ｄを通る半導体構造の断面図である。図４Ａ～図４Ｄに示す半導体構造は、下部半導体フィン１０２Ｆおよび上部半導体フィン１０６Ｆが、それぞれ少なくとも１枚の下部半導体ナノシート１０２ＮＳおよび少なくとも１つの上部半導体ナノシート１０６ＮＳに置き換えられていることを除いて、図３Ａ～図３Ｄに示す半導体と同様である。図４Ａ～図４Ｄにおいては、複数の垂直積層下部半導体ナノシート１０２ＮＳおよび複数の垂直積層上部半導体ナノシート１０６ＮＳが示されている。図４Ａ～図４Ｄに示す半導体構造の他の差異は、複数の垂直積層下部半導体ナノシート１０２ＮＳの下に位置する下部誘電体分離層１５０を含むこと、および、複数の垂直積層下部半導体ナノシート１０２ＮＳと複数の垂直積層上部半導体ナノシート１０６ＮＳの両方において、様々なナノシート間に内側スペーサ１５１が存在することである。図４Ａ～図４Ｄに示す半導体構造はまた、図３Ａ～図３Ｄに示すものと同様の要素も含み、これらの同様の要素は同じ参照符号によってラベリングされている。図４Ａ～図４Ｄに示す実施形態において、下部ゲート構成（１１６／１１７）が、複数の下部半導体ナノシート１０２ＮＳを取り囲んでおり、上部ゲート構成（１１６／１１８）が、複数の上部半導体ナノシート１０６ＮＳを取り囲んでいる。図４Ａ～図４Ｄに示すナノシート実施形態は、幾何学的形状の変化を除いて、図３Ａ～図３Ｄに示すフィン実施形態と同じであることに留意されたい。
【0051】
下部半導体ナノシート１０２ＮＳおよび上部半導体ナノシート１０６ＮＳは、半導体チャネル材料構造を説明する際に上記で言及した半導体材料のうちの１つを含む。下部半導体ナノシート１０２ＮＳを提供する半導体材料は、上部半導体ナノシート１０６ＮＳを提供する半導体材料と組成的に同じとすることができ、または、組成的に異なることができる。下部誘電体分離層１５０および内側スペーサ１５１は、周知の誘電体材料から構成されている。
【0052】
図４Ａ～図４Ｄに示す半導体構造は、半導体ナノシートが両方のデバイス・レベルにおいて使用される任意の積層ＦＥＴ処理フローを利用して作製することができる。このような積層ＦＥＴ処理は、様々な堆積ステップ、様々なパターニング・ステップ、様々な材料除去ステップ、および様々な平坦化ステップを含む。本明細書では、本出願の半導体構造を曖昧にしないように、これらの様々な処理ステップをこれ以上説明しない。
【0053】
本出願では、その好ましい実施形態に関して特に示し、説明してきたが、当業者であれば、本出願の範囲から逸脱することなく、前述およびその他の形態および詳細の変更を行うことができることが理解されよう。したがって、本出願は、記載および図示された正確な形態および詳細に限定されるものではなく、添付の特許請求の範囲内に入ることが意図されている。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【国際調査報告】