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2025-502957ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ
<図1>
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図1
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図2
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図3
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図4
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図5A
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図5B
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図5C
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図6A
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図6B
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図6C
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図7
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図8
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図9
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図10A
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図10B
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図10C
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図11
  • -ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ 図12
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-30
(54)【発明の名称】ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージ
(51)【国際特許分類】
   H01L 25/07 20060101AFI20250123BHJP
   H01L 25/16 20230101ALI20250123BHJP
【FI】
H01L25/08 H
H01L25/16 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024540963
(86)(22)【出願日】2023-01-05
(85)【翻訳文提出日】2024-07-05
(86)【国際出願番号】 US2023010230
(87)【国際公開番号】W WO2023141021
(87)【国際公開日】2023-07-27
(31)【優先権主張番号】17/579,434
(32)【優先日】2022-01-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム,インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ジョアン・レイ・ヴィラルバ・ビュオ
(72)【発明者】
【氏名】ジジエ・ワン
(72)【発明者】
【氏名】ホン・ボク・ウィ
(72)【発明者】
【氏名】アニケット・パティル
(57)【要約】
第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のはんだ相互接続部とを備える、パッケージ。第1の基板は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部であって、第1の複数のポスト相互接続部を含む第1の複数の相互接続部と、第1の基板の第1の表面に結合された第1のはんだレジスト層とを備える。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、第2の複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合された第2のはんだレジスト層とを備える。第2の基板の第2の表面は、第1の基板に面している。第2のはんだレジスト層は、キャビティを含む。
【特許請求の範囲】
【請求項1】
少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、
前記第1の基板に結合された第1の集積デバイスと、
第2の基板であって、
第1の表面及び第2の表面と、
少なくとも1つの第2の誘電体層と、
第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、
前記第2の基板の前記第2の表面に結合されたはんだレジスト層であって、
前記第2の基板の前記第2の表面が、前記第1の基板に面しており、
前記はんだレジスト層が、キャビティを含み、
前記キャビティが、前記第1の集積デバイスと前記はんだレジスト層との間に位置する、はんだレジスト層とを備える第2の基板と、
前記第1の基板及び前記第2の基板に結合された複数のボール相互接続部及び複数のはんだ相互接続部であって、
前記第1の基板と前記第2の基板との間に位置し、
前記第1の基板を前記第2の基板に結合するように構成されている、複数のボール相互接続部及び複数のはんだ相互接続部と、を備える、
パッケージ。
【請求項2】
前記複数のボール相互接続部及び前記複数のはんだ相互接続部が、前記第2の基板の前記複数のポスト相互接続部に結合されており、前記複数のポスト相互接続部が、前記はんだレジスト層によって横方向に取り囲まれている、請求項1に記載のパッケージ。
【請求項3】
前記複数のボール相互接続部が、270マイクロメートル以下のピッチを有する隣接するボール相互接続部を含む、請求項1に記載のパッケージ。
【請求項4】
前記複数のボール相互接続部が、約200~270マイクロメートルの範囲内のピッチを有する隣接するボール相互接続部を含む、請求項3に記載のパッケージ。
【請求項5】
前記複数のボール相互接続部が、前記第1の集積デバイスを横方向に取り囲む少なくとも300個のボール相互接続部を含む、請求項1に記載のパッケージ。
【請求項6】
前記第1の基板と前記第2の基板との間に位置する封入層を更に備え、前記封入層の一部分が前記はんだレジスト層と前記第1の集積デバイスとの間に位置する、請求項1に記載のパッケージ。
【請求項7】
前記封入層が、前記第1の集積デバイス、前記複数のボール相互接続部、及び前記複数のはんだ相互接続部を少なくとも部分的に封入する、請求項6に記載のパッケージ。
【請求項8】
前記はんだレジスト層が、第1の厚さを有する第1の部分と、第2の厚さを有する第2の部分とを含み、
前記はんだレジスト層の前記第1の部分が、前記複数のポスト相互接続部の厚さよりも大きい前記第1の厚さを有し、
前記はんだレジスト層の前記第2の部分が、前記複数のポスト相互接続部の前記厚さよりも小さい前記第2の厚さを有し、
前記はんだレジスト層の前記第2の部分が、前記第1の集積デバイスの上に位置する、
請求項1に記載のパッケージ。
【請求項9】
前記第2の基板の前記第1の表面に結合された第2の集積デバイスを更に備え、前記第2の基板の前記はんだレジスト層と前記第1の集積デバイスの裏面との間の垂直ギャップが、前記第2の基板の前記はんだレジスト層と前記第1の基板のはんだレジスト層との間の別の垂直ギャップよりも小さい、請求項1に記載のパッケージ。
【請求項10】
前記複数のボール相互接続部が、銅コアボール(CCBs)を含む、請求項1に記載のパッケージ。
【請求項11】
第1の基板であって、
少なくとも1つの第1の誘電体層と、
第1の複数の相互接続部であって、第1の複数のポスト相互接続部を含む第1の複数の相互接続部と、
前記第1の基板の第1の表面に結合された第1のはんだレジスト層とを備える、第1の基板と、
前記第1の基板に結合された第1の集積デバイスと、
第2の基板であって、
第1の表面及び第2の表面と、
少なくとも1つの第2の誘電体層と、
第2の複数の相互接続部であって、第2の複数のポスト相互接続部を備える、第2の複数の相互接続部と、
前記第2の基板の前記第2の表面に結合された第2のはんだレジスト層であって、
前記第2の基板の前記第2の表面が、前記第1の基板に面しており、
前記第2のはんだレジスト層が、キャビティを含み、
前記キャビティが、前記第1の集積デバイスと前記第2のはんだレジスト層との間に位置する、はんだレジスト層とを備える、第2の基板と、
前記第1の基板及び前記第2の基板に結合された複数のはんだ相互接続部であって、
前記第1の基板と前記第2の基板との間に位置し、
前記第1の基板を前記第2の基板に結合するように構成されている、複数のはんだ相互接続部と、を備える、
パッケージ。
【請求項12】
前記複数のはんだ相互接続部が、(i)前記第1の基板の前記第1の複数のポスト相互接続部、及び(ii)前記第2の基板の前記第2の複数のポスト相互接続部に結合されており、前記第1の複数のポスト相互接続部が、前記第1のはんだレジスト層によって横方向に取り囲まれており、前記第2の複数のポスト相互接続部が、前記第2のはんだレジスト層によって横方向に取り囲まれている、請求項11に記載のパッケージ。
【請求項13】
前記複数のはんだ相互接続部が、270マイクロメートル以下のピッチを有する隣接するはんだ相互接続部を含む、請求項11に記載のパッケージ。
【請求項14】
前記複数のはんだ相互接続部が、約150~270マイクロメートルの範囲内のピッチを有する隣接するはんだ相互接続部を含む、請求項13に記載のパッケージ。
【請求項15】
前記複数のはんだ相互接続部が、前記第1の集積デバイスを横方向に取り囲む少なくとも300個のはんだ相互接続部を含む、請求項11に記載のパッケージ。
【請求項16】
前記第1の基板と前記第2の基板との間に位置する封入層を更に備え、前記封入層の一部分が前記第2のはんだレジスト層と前記第1の集積デバイスとの間に位置する、請求項11に記載のパッケージ。
【請求項17】
前記封入層が、前記第1の集積デバイス及び前記複数のはんだ相互接続部を少なくとも部分的に封入する、請求項16に記載のパッケージ。
【請求項18】
前記第2のはんだレジスト層が、第1の厚さを有する第1の部分と、第2の厚さを有する第2の部分とを含み、
前記第2のはんだレジスト層の前記第1の部分が、前記第2の複数のポスト相互接続部の厚さよりも大きい前記第1の厚さを有し、
前記第2のはんだレジスト層の前記第2の部分が、前記第2の複数のポスト相互接続部の前記厚さよりも小さい前記第2の厚さを有し、
前記第2のはんだレジスト層の前記第2の部分が、前記第1の集積デバイスの上に位置する、
請求項11に記載のパッケージ。
【請求項19】
前記第2の基板の前記第1の表面に結合された第2の集積デバイスを更に備え、前記第2の基板の前記はんだレジスト層と前記第1の集積デバイスの裏面との間の垂直ギャップが、前記第2の基板の前記はんだレジスト層と前記第1の基板のはんだレジスト層との間の別の垂直ギャップよりも小さい、請求項11に記載のパッケージ。
【請求項20】
前記第1の基板に結合されたパッシブデバイスを更に備える、請求項11に記載のパッケージ。
【請求項21】
少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、
前記第1の基板に結合された第1の集積デバイスと、
第2の基板であって、
第1の表面及び第2の表面と、
少なくとも1つの第2の誘電体層と、
第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、
前記第2の基板の前記第2の表面に結合されたはんだレジスト層であって、
前記はんだレジスト層が、キャビティを含み、
前記キャビティが、前記第1の集積デバイスと前記はんだレジスト層との間に位置する、はんだレジスト層とを備える、第2の基板と、
前記第1の基板及び前記第2の基板に結合された基板間相互接続のための手段であって、
前記第1の基板と前記第2の基板との間に位置し、
前記第1の基板を前記第2の基板に結合するように構成されている、基板間相互接続のための手段と、を備える、
パッケージ。
【請求項22】
前記基板間相互接続のための手段が、複数のボール相互接続部及び/又は複数のはんだ相互接続部を含む、請求項21に記載のパッケージ。
【請求項23】
前記基板間相互接続のための手段が、前記第2の基板の前記複数のポスト相互接続部に結合されている、請求項21に記載のパッケージ。
【請求項24】
前記第1の基板が、第1の複数の相互接続部を含み、
前記第1の複数の相互接続部が、第1の複数のポスト相互接続部を備え、
前記基板間相互接続のための手段が、前記第1の基板の前記第1の複数のポスト相互接続部に結合されている、
請求項23に記載のパッケージ。
【請求項25】
前記基板間相互接続のための手段が、約150~270マイクロメートルの範囲内のピッチを有する相互接続部を含む、請求項21に記載のパッケージ。
【請求項26】
少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板を提供することと、
第1の集積デバイスを前記第1の基板に結合することと、
複数の基板間相互接続部が前記第1の基板と第2の基板との間に位置するように、前記複数の基板間相互接続部を介して前記第2の基板を前記第1の基板に結合することと、を含む方法であって、前記第2の基板が、
第1の表面及び第2の表面と、
少なくとも1つの第2の誘電体層と、
第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、
前記第2の基板の前記第2の表面に結合されたはんだレジスト層と、を備え、
前記はんだレジスト層が、キャビティを含み、
前記キャビティが、前記はんだレジスト層と前記第1の集積デバイスとの間に位置する、
方法。
【請求項27】
前記複数の基板間相互接続部が、複数のボール相互接続部及び/又は複数のはんだ相互接続部を含む、請求項26に記載の方法。
【請求項28】
前記複数の基板間相互接続部が、前記第2の基板の前記複数のポスト相互接続部に結合される、請求項26に記載の方法。
【請求項29】
前記第1の基板が、第1の複数の相互接続部を含み、
前記第1の複数の相互接続部が、第1の複数のポスト相互接続部を備え、
前記複数の基板間相互接続部が、前記第1の基板の前記第1の複数のポスト相互接続部に結合される、請求項28に記載の方法。
【請求項30】
前記複数の基板間相互接続部が、約150~270マイクロメートルの範囲内のピッチを有する相互接続部を含む、請求項26に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
(関連出願の相互参照)
本出願は、2022年1月19日に米国特許庁に出願された非仮出願第17/579,434号に対する優先権及び利益を主張するものであり、その内容全体が、その全体が以下に完全に記載されるかのように、かつすべての適用可能な目的のために、参照により本明細書に組み込まれる。
【0002】
様々な特徴が、基板と集積デバイスとを有するパッケージに関する。
【背景技術】
【0003】
パッケージは、基板と集積デバイスとを含み得る。これらのコンポーネントは一体に結合されて、様々な電気的機能を実行することができるパッケージを提供する。性能のより良いパッケージを提供する必要性が継続的に存在する。また、パッケージの全体サイズを小さくする必要性も継続的に存在する。
【発明の概要】
【0004】
様々な特徴は、基板と集積デバイスとを有するパッケージに関する。
【0005】
一例は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のボール相互接続部及び複数のはんだ相互接続部とを備えるパッケージを提供する。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。第2の基板の第2の表面は、第1の基板に面している。はんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスとはんだレジスト層との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部は、第1の基板と第2の基板との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部は、第1の基板を第2の基板に結合するように構成されている。
【0006】
別の例は、第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のはんだ相互接続部とを備えるパッケージを提供する。第1の基板は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部であって、第1の複数のポスト相互接続部を含む第1の複数の相互接続部と、第1の基板の第1の表面に結合された第1のはんだレジスト層とを備える。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、第2の複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合された第2のはんだレジスト層とを備える。第2の基板の第2の表面は、第1の基板に面している。第2のはんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスと第2のはんだレジスト層との間に位置する。複数のはんだ相互接続部は、第1の基板と第2の基板との間に位置する。複数のはんだ相互接続部は、第1の基板を第2の基板に結合するように構成されている。
【0007】
別の例は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された基板間相互接続のための手段とを備えるパッケージを提供する。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。はんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスとはんだレジスト層との間に位置する。基板間相互接続のための手段は、第1の基板と第2の基板との間に位置する。基板間相互接続のための手段は、第1の基板を第2の基板に結合するように構成されている。
【0008】
別の例は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板を提供することを含む方法を提供する。方法は、第1の集積デバイスを第1の基板に結合する。方法は、複数の基板間相互接続部が第1の基板と第2の基板との間に位置するように、複数の基板間相互接続部を介して第2の基板を第1の基板に結合する。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。はんだレジスト層は、キャビティを含む。キャビティは、はんだレジスト層と第1の集積デバイスとの間に位置する。
【0009】
以下に記載の「発明を実施するための形態」を、同様の参照符号が全体を通して対応するように識別している図面と併せ読むことにより、様々な特徴、性質、及び利点が明らかとなり得る。
【図面の簡単な説明】
【0010】
図1】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージの例示的な断面側面図である。
図2】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージの拡大断面側面図である。
図3】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージの例示的な断面側面図である。
図4】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージの拡大断面側面図である。
図5A】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図5B】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図5C】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図6A】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図6B】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図6C】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための例示的なシーケンスを示す図である。
図7】ポスト相互接続部と、キャビティを有するはんだレジスト層とを備える基板を含むパッケージを作製するための方法の例示的なフローチャートを示す図である。
図8】ボール相互接続部を介して結合された基板を含むパッケージを作製するための方法の例示的なフローチャートを示す図である。
図9】はんだ相互接続部を介して結合された基板を含むパッケージを作製するための方法の例示的なフローチャートを示す図である。
図10A】ポスト相互接続部と、キャビティを有するはんだレジスト層とを含む基板を作製するための例示的なシーケンスを示す図である。
図10B】ポスト相互接続部と、キャビティを有するはんだレジスト層とを含む基板を作製するための例示的なシーケンスを示す図である。
図10C】ポスト相互接続部と、キャビティを有するはんだレジスト層とを含む基板を作製するための例示的なシーケンスを示す図である。
図11】ポスト相互接続部と、キャビティを有するはんだレジスト層とを含む基板を作製するための方法の例示的なフローチャートを示す図である。
図12】本明細書に記載のダイ、電子回路、集積デバイス、集積パッシブデバイス(integrated passive device、IPD)、パッシブコンポーネント、パッケージ、及び/又はデバイスパッケージを一体化し得る様々な電子デバイスを示す図である。
【発明を実施するための形態】
【0011】
以下の説明では、本開示の様々な態様を完全に理解できるように、具体的な詳細が記載されている。ただし、当業者であれば、これらの具体的な詳細なしに諸態様を実践できることを理解するであろう。例えば、不必要な詳細で諸態様を不明瞭にすることを回避するために、回路がブロック図で示される場合がある。他の事例では、本開示の諸態様を不明瞭にすることがないように、周知の回路、構造、及び技術が、詳細には示されない場合がある。
【0012】
本開示は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のボール相互接続部及び複数のはんだ相互接続部とを備えるパッケージについて説明する。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。第2の基板の第2の表面は、第1の基板に面している。はんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスとはんだレジスト層との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部は、第1の基板と第2の基板との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部は、第1の基板を第2の基板に結合するように構成されている。本開示は、第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のはんだ相互接続部とを備えるパッケージについて説明する。第1の基板は、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部であって、第1の複数のポスト相互接続部を含む第1の複数の相互接続部と、第1の基板の第1の表面に結合された第1のはんだレジスト層とを備える。第2の基板は、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、第2の複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合された第2のはんだレジスト層とを備える。第2の基板の第2の表面は、第1の基板に面している。第2のはんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスと第2のはんだレジスト層との間に位置する。複数のはんだ相互接続部は、第1の基板と第2の基板との間に位置する。複数のはんだ相互接続部は、第1の基板を第2の基板に結合するように構成されている。以下で更に説明するように、パッケージは、基板間の高密度相互接続ルーティング(例えば、高密度基板間相互接続部)を提供し、これは、パッケージを小さく薄く保ちながら、改善されたパッケージ性能を提供するのに役立つ。
ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備える例示的なパッケージ
【0013】
図1は、ポスト相互接続部とキャビティを有するはんだレジスト層と有する基板を含むパッケージ100の断面側面図を示す。パッケージ100は、パッケージオンパッケージ(package on package、PoP)であってもよい。パッケージ100は、複数のはんだ相互接続部110を介してボード106に結合される。ボード106は、少なくとも1つのボード誘電体層160と、複数のボード相互接続部162とを含む。ボード106は、プリント回路板(printed circuit board、PCB)を含み得る。
【0014】
パッケージ100は、第1の基板102と、第1の集積デバイス105と、アンダーフィル152とを含む。第1の基板102、第1の集積デバイス105、及びアンダーフィル152は、第1のパッケージの一部と見なすことができる。第1の集積デバイス105は、複数のピラー相互接続部150を介して基板102の第1の表面(例えば、上面)に結合される。第1の基板102は、少なくとも1つの第1の誘電体層120と、第1の複数の相互接続部122とを含む。第1の集積デバイス105は、複数のピラー相互接続部150を介して第1の基板102の第1の複数の相互接続部122に結合される。複数のピラー相互接続部150と第1の複数の相互接続部122との間に、はんだ相互接続部(図示せず)が存在し得る。すなわち、いくつかの実装形態では、複数のピラー相互接続部150を第1の複数の相互接続部122に結合するために、はんだ相互接続部が使用され得る。アンダーフィル152は、第1の集積デバイス105と第1の基板102との間に位置する。第1の基板102は、はんだレジスト層124とはんだレジスト層126とを含む。はんだレジスト層124は、第1の基板102の第1の表面(例えば、上面)に結合される。はんだレジスト層126は、第1の基板102の第2の表面(例えば、底面)に結合される。複数のパッシブデバイス130が、第1の基板102の第2の表面に結合される。パッシブデバイス130は、キャパシタ及び/又はインダクタを含み得る。
【0015】
パッケージ100は、第2の基板104と、第2の集積デバイス107とを含む。第2の基板104及び第2の集積デバイス107は、第2のパッケージの一部と見なすことができる。第2の集積デバイス107は、複数のはんだ相互接続部170を介して第2の基板104の第1の表面(例えば、上面)に結合される。第2の基板104は、少なくとも1つの第2の誘電体層140と、第2の複数の相互接続部142とを含む。以下で更に説明するように、第2の複数の相互接続部142は、複数のポスト相互接続部を含み得る。第2の集積デバイス107は、複数のはんだ相互接続部170を介して、第2の基板104の第2の複数の相互接続部142に結合される。第2の基板104は、はんだレジスト層144とはんだレジスト層146とを含む。はんだレジスト層144は、第2の基板104の第1の表面(例えば、上面)に結合される。はんだレジスト層146は、第2の基板104の第2の表面(例えば、底面)に結合される。はんだレジスト層146は、キャビティを含む。はんだレジスト層146は、可変厚さを含み得る。第2の基板104は、インターポーザとすることができる。第2の基板104は、2つ又はそれより多い金属層を含み得る。いくつかの実装形態では、第2の基板104は、修正セミアディティブプロセス(modified semi-additive process、mSAP)を用いて作製することができる。いくつかの実装形態では、第1の基板102は、埋め込みトレース基板(embedded trace substrate、ETS)プロセスを用いて作製することができる。
【0016】
第2の基板104は、複数のボール相互接続部109及び複数のはんだ相互接続部190を介して第1の基板102に結合される。複数のボール相互接続部109及び複数のはんだ相互接続部190は、(i)第1の基板102の第1の複数の相互接続部122、及び(ii)第2の基板104の第2の複数の相互接続部142に結合される。複数のボール相互接続部109は、銅ボールを含み得る。複数のボール相互接続部109及び/又は複数のはんだ相互接続部190は、基板間相互接続のための手段とすることができる。複数のボール相互接続部109及び/又は複数のはんだ相互接続部190は、複数の基板間相互接続部の例とすることができる。複数のはんだ相互接続部190は、複数のボール相互接続部109が第1の基板102からの相互接続部及び第2の基板104からの相互接続部に結合するのに役立つ複数のはんだ相互接続部190は、複数のボール相互接続部109を少なくとも部分的に封入することができる。
【0017】
第1の集積デバイス105は、第1の基板102と第2の基板104との間に位置する。はんだレジスト層146内のキャビティは、第1の集積デバイス105の上に(例えば、上方に)位置する。例えば、キャビティは、はんだレジスト層146と第1の集積デバイス105との間に位置し得る。第1の集積デバイス105の裏面は、はんだレジスト層144のキャビティに面する。キャビティは、はんだレジスト層146と第1の集積デバイス105の裏面との間に位置し得る。キャビティは、第1の集積デバイス105を含むパッケージの領域に位置し得る。
【0018】
パッケージ100は、封入層108を含む。封入層108は、第1の基板102と第2の基板104との間に位置する。封入層108は、第1の集積デバイス105、複数のボール相互接続部109、及び/又は複数のはんだ相互接続部190を封入し得る。封入層108は、はんだレジスト層144のキャビティの中に位置し得る。封入層108は、モールド、樹脂、及び/又はエポキシを含み得る。封入層108は、封入のための手段とすることができる。封入層108は、圧縮及びトランスファー成形プロセス、シート成形プロセス、又は液体成形プロセスを用いることにより設けることができる。
【0019】
以下で更に説明するように、はんだレジスト層146内のキャビティ(例えば、250)、(複数の相互接続部142からの)ポスト相互接続部、複数のボール相互接続部109、及び/又は複数のはんだ相互接続部190の使用は、基板間のより多くの相互接続を可能にし、これは、パッケージの性能を改善するのに役立つ。例えば、はんだレジスト層146内のキャビティ(例えば、250)、(複数の相互接続部142からの)ポスト相互接続部、複数のボール相互接続部109、及び/又は複数のはんだ相互接続部190の使用は、より小さいピッチ(例えば、隣接する相互接続部間のより小さい中心間距離)を有する基板間の相互接続を可能にし、これは、基板間のより多くの相互接続を可能にする(これによって、相互接続部の密度を増加させる)。はんだレジスト層146内のキャビティ、(複数の相互接続部142からの)ポスト相互接続部、複数のボール相互接続部109、及び/又は複数のはんだ相互接続部190の使用は、パッケージが低ピッチを有する基板間の基板間相互接続部を有し得るように、基板間のより小さいギャップを有するより薄いパッケージを可能にする。これは、ひいては、基板間にルーティング密度の高い相互接続を提供するのに役立つ。例えば、第1の基板102と第2の基板104との間の相互接続部は、270マイクロメートル未満のピッチを有し得る。例えば、第1の基板102と第2の基板104との間の相互接続部は、150~270マイクロメートルのピッチを有し得る。いくつかの実装形態では、第1の基板102と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、300個以上であり得る。いくつかの実装形態では、第1の基板102と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、最大で400個であり得る。いくつかの実装形態では、第1の基板102と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、300~400個であり得る。隣接する相互接続部(例えば、隣接するボール相互接続部、隣接するはんだ相互接続部)間の間隔を低減し、基板間相互接続部の数を増加させることは、パッケージ内に高密度相互接続ルーティングを提供するのに役立つ。基板間の高密度相互接続ルーティングは、パッケージの性能を改善するのに役立つ。いくつかの実装形態では、隣接する相互接続部間の間隔を低減することは、相互接続部が占める空間を30パーセントも低減し得る。増加したルーティング密度に加えて、パッケージの全体的な厚さは、キャビティを有するはんだレジスト層を提供することによって低減され得、はんだレジスト層内のキャビティは、集積デバイスの上に位置する。すなわち、キャビティは、はんだレジスト層と集積デバイスの裏面との間に位置し得る。
【0020】
図2は、パッケージ100の拡大図を示す。パッケージ100は、キャビティ250を含むはんだレジスト層146を含む。キャビティ250は、封入層108で充填される。はんだレジスト層146は、厚さが異なる2つの部分を含む。はんだレジスト層146は、はんだレジスト層146a(例えば、はんだレジスト層146の第1の部分)と、はんだレジスト層146b(例えば、はんだレジスト層146の第2の部分)とを含む。はんだレジスト層146aは厚さ240を有し、はんだレジスト層146bは厚さ242を有する。はんだレジスト層146aは、はんだレジスト層146bよりも厚い。厚さ240は厚さ242よりも大きい。はんだレジスト層146bと第1の集積デバイス105の裏側部分との間にはギャップ282が存在する。ギャップ282は、はんだレジスト層146のキャビティ250を含む。ギャップ282は、封入層108で充填される。はんだレジスト層146aとはんだレジスト層124との間にはギャップ280が存在する。ギャップ280は、封入層108で充填される。いくつかの実装形態では、ギャップ282の厚さは、ギャップ280の厚さよりも小さくてもよい。よって、例えば、はんだレジスト層146bと集積デバイス105の裏面との間の垂直ギャップは、第2の基板104のはんだレジスト層146aと第1の基板102のはんだレジスト層124との間の垂直ギャップよりも小さくてもよい。いくつかの実装形態では、集積デバイス105の裏面の一部分は、キャビティ250の中に位置し得る。よって、キャビティ250は、第1の基板102と第2の基板104との間の空間又はギャップを低減しながら、第1の基板102と第2の基板104との間に集積デバイス105を収容するのに役立つ。
【0021】
第1の複数の相互接続部142は、複数のポスト相互接続部142aを含む。複数のポスト相互接続部142aは、複数のボール相互接続部109及び複数のはんだ相互接続部190に結合される。複数のポスト相互接続部142aは、はんだレジスト層146aの厚さよりも小さい厚さを有する。複数のポスト相互接続部142aは、はんだレジスト層146aによって横方向に取り囲まれ得る。第1の複数の相互接続部122は、複数の相互接続部122a(例えば、パッド相互接続部)を含む。複数の相互接続部122aは、複数のボール相互接続部109及び複数のはんだ相互接続部190に結合される。
【0022】
いくつかの実装形態では、複数のボール相互接続部109は、少なくとも200~270マイクロメートルのピッチを有し得る。いくつかの実装形態では、複数のボール相互接続部109は、第1の集積デバイス105を横方向に取り囲む400個ものボール相互接続部を含み得る。ボール相互接続部109の各々は、第1の基板102と第2の基板104との間の別個の電気経路を表し得る。この構成は、隣接する相互接続部(例えば、隣接するボール相互接続部109、隣接するはんだ相互接続部190)間の短絡を回避しながら、第1の基板102と第2の基板104との間のより高密度のルーティングを有する、より小さくより薄いパッケージを可能にする。第1の基板102と第2の基板104が互いに可能な限り近接して結合されるので、はんだレジスト層146内のキャビティ250は、はんだレジスト層が第1の集積デバイス105に直接接触しないことを確実にするのに役立つ。
【0023】
いくつかの実装形態では、第1の基板102と第2の基板104との間の基板間相互接続部の数を最大化及び/又は最適化するために、基板間相互接続部間のピッチは、270マイクロメートル以下(例えば、200~270マイクロメートル)になるように低減される必要があり得る。これを達成するために、第1の基板102からの相互接続部(例えば、122a)と第2の基板104からの相互接続部(例えば、142a)との間の垂直ギャップ及び/又は垂直空間は、より小さいサイズ及び/又はより小さいピッチを有する複数のボール相互接続部109及び/又は複数のはんだ相互接続部190が使用され得るように、低減され得る。これは、(複数の相互接続部142からの)ポスト相互接続部を設けることによって達成され得、このことが第1の基板102からの相互接続部と第2の基板104からの相互接続部との間の垂直ギャップを狭めるのに役立ち、よって、より小さいサイズ及び/又はより小さいピッチのボール相互接続部109及び/又ははんだ相互接続部190を可能にする。第1の基板102と第2の基板104との間の垂直ギャップが低減されるにつれて、第1の集積デバイス105は、第2の基板104に突き当たり得る。第1の基板102と第2の基板104との間の垂直ギャップを依然として低減しながら、第1の基板102と第2の基板104との間に第1の集積デバイス105を収容するために、第1の集積デバイス105の裏面が第2の基板104と直接接触しないように、はんだレジスト層146の中にキャビティ250が形成される。いくつかの実装形態では、第2の基板104におけるポスト相互接続部の使用は、第2の基板104のポスト相互接続部と第1の基板102の相互接続部とが互いにより近接するようになるため、基板間のはんだ相互接続部により小さいピッチを提供するのに役立つ。はんだ相互接続部間のより小さいピッチは、より多くのはんだ相互接続部を同じ面積に設け得ることを意味し、これは、基板間のより高密度のルーティングを意味する。少なくとも図3及び図4において以下で更に説明するように、いくつかの実装形態では、第1の基板102と第2の基板104の両方におけるポスト相互接続部の使用は、各基板のポスト相互接続部が互いにより近接するようになるため、基板間のはんだ相互接続部に更により小さいピッチを提供するのに役立ち得る。これは、基板間のより高密度のルーティングが提供され得ることを意味する。
【0024】
パッケージ100の様々なコンポーネントは、様々な厚さ及び/又は寸法を有し得る。いくつかの実装形態では、複数のポスト相互接続部142aは、約40~50マイクロメートルの厚さを有し得る。いくつかの実装形態では、はんだレジスト層146aは、約65~80マイクロメートルの厚さ(例えば、240)を有し得る。いくつかの実装形態では、はんだレジスト層124とはんだレジスト層146aとの間のギャップ(例えば、280)は、約75~95マイクロメートルであり得る。いくつかの実装形態では、複数のボール相互接続部109は、約100~120マイクロメートルの直径を有し得る。いくつかの実装形態では、複数のボール相互接続部109は任意選択的なものとすることができる。よって、いくつかのパッケージは、複数のボール相互接続部109の使用を回避し得る。
【0025】
図3は、ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を含むパッケージ300の断面側面図を示す。パッケージ300は、パッケージオンパッケージ(PoP)であってもよい。パッケージ300は、図1及び図2で説明するパッケージ100と同様であり得る。パッケージ300は、基板間の高密度ルーティング(例えば、高密度基板間相互接続部)を有する薄型パッケージを依然として提供しながら、ボール相互接続部の使用を回避する。パッケージ300は、複数のはんだ相互接続部110を介してボード106に結合される。
【0026】
パッケージ300は、第1の基板302と、第1の集積デバイス105と、アンダーフィル152とを含む。第1の基板302、第1の集積デバイス105、及びアンダーフィル152は、第1のパッケージの一部と見なすことができる。第1の集積デバイス105は、複数のピラー相互接続部150を介して基板302の第1の表面(例えば、上面)に結合される。第1の基板302は、少なくとも1つの第1の誘電体層120と、第1の複数の相互接続部122とを含む。第1の複数の相互接続部122は、複数のポスト相互接続部322を含む。第1の集積デバイス105は、複数のピラー相互接続部150を介して第1の基板302の第1の複数の相互接続部122に結合される。複数のピラー相互接続部150と第1の複数の相互接続部122との間に、はんだ相互接続部(図示せず)が存在し得る。複数のピラー相互接続部150を第1の複数の相互接続部122に結合するために、複数のはんだ相互接続部が使用され得る。アンダーフィル152は、第1の集積デバイス105と第1の基板302との間に位置する。第1の基板302は、はんだレジスト層324とはんだレジスト層126とを含む。はんだレジスト層324は、第1の基板302の第1の表面(例えば、上面)に結合される。はんだレジスト層324は、複数のポスト相互接続部322の厚さよりも大きい(例えば、より厚い)厚さを有する。複数のポスト相互接続部322は、はんだレジスト層324によって横方向に取り囲まれ得る。はんだレジスト層126は、第1の基板302の第2の表面(例えば、底面)に結合される。複数のパッシブデバイス130は、第1の基板302の第2の表面に結合される。パッシブデバイス130は、キャパシタ及び/又はインダクタを含み得る。
【0027】
パッケージ300は、第2の基板104と第2の集積デバイス107とを含む。第2の基板104及び第2の集積デバイス107は、第2のパッケージの一部と見なすことができる。第2の集積デバイス107は、複数のはんだ相互接続部170を介して第2の基板104の第1の表面(例えば、上面)に結合される。第2の基板104は、少なくとも1つの第2の誘電体層140と、第2の複数の相互接続部142とを含む。以下で更に説明するように、第2の複数の相互接続部142は、複数のポスト相互接続部を含み得る。第2の集積デバイス107は、複数のはんだ相互接続部170を介して、第2の基板104の第2の複数の相互接続部142に結合される。第2の基板104は、はんだレジスト層144とはんだレジスト層146とを含む。はんだレジスト層144は、第2の基板104の第1の表面(例えば、上面)に結合される。はんだレジスト層146は、第2の基板104の第2の表面(例えば、底面)に結合される。はんだレジスト層146は、キャビティを含む。はんだレジスト層146は、可変厚さを含み得る。第2の基板104は、インターポーザとすることができる。第1の基板302は、複数のポスト相互接続部322の厚さよりも大きい(例えば、より厚い)厚さ(例えば、460)を有するはんだレジスト層324を含み得る。第2の基板104は、2つ又はそれより多い金属層を含み得る。いくつかの実装形態では、第2の基板104は、修正セミアディティブプロセス(mSAP)を用いて作製することができる。いくつかの実装形態では、第1の基板302は、埋め込みトレース基板(ETS)プロセスを用いて作製することができる。
【0028】
第2の基板104は、複数のはんだ相互接続部190を介して第1の基板302に結合される。複数のはんだ相互接続部190は、(i)第1の基板302の複数のポスト相互接続部322、及び(ii)第2の基板104の第2の複数のポスト相互接続部142aに結合される。複数のはんだ相互接続部190は、基板間相互接続のための手段とすることができる。複数のはんだ相互接続部190は、複数の基板間相互接続部の例とすることができる。
【0029】
第1の集積デバイス105は、第1の基板302と第2の基板104との間に位置する。はんだレジスト層146内のキャビティ(例えば、250)は、第1の集積デバイス105の上に(例えば、上方に)位置する。第1の集積デバイス105の裏面は、はんだレジスト層146のキャビティに面する。いくつかの実装形態では、第1の集積デバイス105の裏面の少なくとも一部分は、はんだレジスト層146のキャビティ250の中に位置し得る。
【0030】
パッケージ300は、封入層108を含む。封入層108は、第1の基板302と第2の基板104との間に位置する。封入層108は、第1の集積デバイス105及び/又は複数のはんだ相互接続部190を封入し得る。封入層108は、はんだレジスト層146のキャビティの中に位置し得る。
【0031】
以下で更に説明するように、はんだレジスト層146内のキャビティ、(複数の相互接続部142からの)ポスト相互接続部、複数のはんだ相互接続部190、及び複数のポスト相互接続部322の使用は、低ピッチを有する基板間の相互接続部を有するより薄いパッケージを可能にする。これは、ひいては、基板間にルーティング密度の高い相互接続(例えば、高密度基板間相互接続)を提供するのに役立つ。例えば、第1の基板302と第2の基板104との間の相互接続部は、270マイクロメートル未満のピッチを有し得る。例えば、第1の基板302と第2の基板104との間の相互接続部は、150~270マイクロメートルのピッチを有し得る。いくつかの実装形態では、第1の基板302と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、300個以上であり得る。いくつかの実装形態では、第1の基板302と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、最大で400個であり得る。いくつかの実装形態では、第1の基板302と第2の基板104との間の基板間相互接続部の数(例えば、ピン数)は、300~400個であり得る。隣接する相互接続部(例えば、隣接するはんだ相互接続部)間の間隔を低減し、基板間相互接続部の数を増加させることは、パッケージ内の高密度相互接続ルーティングを提供するのに役立つ。基板間の高密度相互接続ルーティング(例えば、高密度基板間相互接続部)は、パッケージの性能を改善するのに役立つ。いくつかの実装形態では、隣接する相互接続部間の間隔を低減することは、相互接続部が占める空間を30パーセントも低減し得る。増加したルーティング密度に加えて、パッケージの全体的な厚さは、キャビティを有するはんだレジスト層を提供することによって低減され得、はんだレジスト層内のキャビティは、集積デバイスの上に位置する。
【0032】
図4は、パッケージ300の拡大図を示す。パッケージ300は、キャビティ250を含むはんだレジスト層146を含む。キャビティ250は、封入層108で充填される。はんだレジスト層146は、厚さが異なる2つの部分を含む。はんだレジスト層146は、はんだレジスト層146aとはんだレジスト層146bとを含む。はんだレジスト層146aは厚さ240を有し、はんだレジスト層146bは厚さ242を有する。はんだレジスト層146aは、はんだレジスト層146bよりも厚い。厚さ240は厚さ242よりも大きい。はんだレジスト層146bと第1の集積デバイス105の裏側部分との間にはギャップ282が存在する。ギャップ282は、はんだレジスト層146のキャビティ250を含む。ギャップ282は、封入層108で充填される。はんだレジスト層146aとはんだレジスト層124との間にはギャップ480が存在する。ギャップ480は、封入層108で充填される。
【0033】
第1の複数の相互接続部142は、複数のポスト相互接続部142aを含む。複数のポスト相互接続部142aは、複数のはんだ相互接続部190に結合される。複数のポスト相互接続部142aは、はんだレジスト層146aの厚さよりも小さい厚さを有する。複数のポスト相互接続部322は、はんだレジスト層324の厚さよりも小さい厚さを有する。複数のポスト相互接続部322は、複数のはんだ相互接続部190に結合される。
【0034】
いくつかの実装形態では、第1の基板102と第2の基板104との間の基板間相互接続部の数を最大化及び/又は最適化するために、基板間相互接続部間のピッチは、270マイクロメートル以下(例えば、150~270マイクロメートル)になるように低減される必要があり得る。これを達成するために、第1の基板102からの相互接続部(例えば、122a)と第2の基板104からの相互接続部(例えば、142a)との間の垂直ギャップ及び/又は垂直空間は、より小さいサイズ及び/又はより小さいピッチを有する複数のはんだ相互接続部190が使用され得るように、低減され得る。これは、(複数の相互接続部142からの)ポスト相互接続及び(複数の相互接続部122からの)ポスト相互接続部322を設けることによって達成され得、このことが第1の基板102からの相互接続部と第2の基板104からの相互接続部との間の垂直ギャップを狭めるのに役立ち、よって、より小さいサイズ及び/又はより小さいピッチのはんだ相互接続部190を可能にする。第1の基板102と第2の基板104との間の垂直ギャップが低減されるにつれて、第1の集積デバイス105は、第2の基板104に突き当たり得る。第1の基板102と第2の基板104との間の垂直ギャップを依然として低減しながら、第1の基板102と第2の基板104との間に第1の集積デバイス105を収容するために、第1の集積デバイス105の裏面が第2の基板104と直接接触しないように、はんだレジスト層146の中にキャビティ250が形成される。以下は、270マイクロメートル以下(例えば、150~270マイクロメートル)のピッチを有する基板間相互接続部を提供するのに役立つ、様々なコンポーネントの例示的な寸法及び/又は値である。いくつかの実装形態では、第1の基板102と第2の基板104の両方におけるポスト相互接続部の使用は、各基板のポスト相互接続部が互いにより近接するようになるため、基板間のはんだ相互接続部により小さいピッチを提供するのに役立つ。はんだ相互接続部間のより小さいピッチは、より多くのはんだ相互接続部を同じ面積に設け得ることを意味し、これは、基板間のより高密度のルーティングを意味する。
【0035】
パッケージ300の様々なコンポーネントは、様々な厚さ及び/又は寸法を有し得る。いくつかの実装形態では、複数のポスト相互接続部142aは、約40~50マイクロメートルの厚さを有し得る。いくつかの実装形態では、はんだレジスト層146aは、約65~80マイクロメートルの厚さ(例えば、240)を有し得る。いくつかの実装形態では、はんだレジスト層124とはんだレジスト層146aとの間のギャップ(例えば、480)は、約50~70マイクロメートルであり得る。いくつかの実装形態では、はんだレジスト層324は、約30~50マイクロメートルの厚さ(例えば、460)を有し得る。いくつかの実装形態では、複数のはんだ相互接続部190は、約50~70マイクロメートルの直径を有し得る。いくつかの実装形態では、ギャップ282の厚さは、ギャップ480の厚さよりも小さくてもよい。よって、例えば、はんだレジスト層146bと集積デバイス105の裏面との間の垂直ギャップは、第2の基板104のはんだレジスト層146aと第1の基板102のはんだレジスト層324との間の垂直ギャップよりも小さくてもよい。いくつかの実装形態では、集積デバイス105の裏面の一部分は、キャビティ250の中に位置し得る。よって、キャビティ250は、第1の基板102と第2の基板104との間の空間又はギャップを低減しながら、第1の基板102と第2の基板104との間に集積デバイス105を収容するのに役立つ。
【0036】
いくつかの実装形態では、上述の寸法は、約150~270マイクロメートルのピッチを有し得る複数のはんだ相互接続部190を含むパッケージを提供するのに役立つ。いくつかの実装形態では、複数のはんだ相互接続部190は、第1の集積デバイス105を横方向に取り囲む400個ものはんだ相互接続部(例えば、はんだボール)を含み得る。はんだ相互接続部190の各々は、第1の基板302と第2の基板104との間の別個の電気経路を表し得る。この構成は、隣接する相互接続部(例えば、隣接するはんだ相互接続部190)間の短絡を回避しながら、第1の基板302と第2の基板104との間のより高密度のルーティングを有する、より小さくより薄いパッケージを可能にする。第1の基板302と第2の基板104が互いに可能な限り近接して結合されるので、はんだレジスト層146内のキャビティ250は、はんだレジスト層が第1の集積デバイス105に直接接触しないことを確実にするのに役立つ。
【0037】
本開示で使用されるポスト相互接続部は、その高さ(例えば、厚さ)がその幅及び/又は直径と等しいか、及び/又はそれよりも大きい相互接続部であり得る。ポスト相互接続部は、パッド相互接続部に結合することができる。ポスト相互接続部は、パッド相互接続部から垂直に延び得る(例えば、パッド相互接続部の表面から垂直に延び得る)。ポスト相互接続部は、はんだレジスト層によって横方向に(例えば、部分的に又は完全に)取り囲まれ得る。ポスト相互接続部は、基板の表面(例えば、第1の表面、第2の表面)から垂直に及び/又は直角に延び得る。基板のポスト相互接続部は、基板の表面から垂直に及び/又は直角に、かつポスト相互接続部がその一部である基板の誘電体層から離れて延び得る。ポスト相互接続部は、基板の誘電体層と直接接触していなくてもよい。ポスト相互接続部(例えば、142a、322)は、基板のはんだレジスト層(例えば、146a、324)と直接接触してもよい。
【0038】
集積デバイス(例えば、105、107)は、ダイ(例えば、半導体ベアダイ)を含み得る。集積デバイスは、電源管理集積回路(power management integrated circuit、PMIC)を含み得る。集積デバイスは、アプリケーションプロセッサを含み得る。集積デバイスは、モデムを含み得る。集積デバイスは、無線周波数(radio frequency、RF)デバイス、パッシブデバイス、フィルタ、キャパシタ、インダクタ、アンテナ、送信機、受信機、ガリウムヒ素(GaAs)ベースの集積デバイス、表面弾性波(surface acoustic wave、SAW)フィルタ、バルク弾性波(bulk acoustic wave、BAW)フィルタ、発光ダイオード(light emitting diode、LED)集積デバイス、シリコン(Si)ベースの集積デバイス、炭化ケイ素(SiC)ベースの集積デバイス、メモリ、電源管理プロセッサ、及び/又はこれらの組み合わせを含み得る。集積デバイス(例えば、105、107)は、少なくとも1つの電子回路(例えば、第1の電子回路、第2の電子回路、など)を含み得る。集積デバイスは、トランジスタを含み得る。集積デバイスは、電気コンポーネント及び/又は電気デバイスの一例であり得る。いくつかの実装形態では、集積デバイスはチップレットであり得る。チップレットの作製は、(他のタイプの集積デバイスに比べて)より良好な及び/又は改善された歩留まりを提供することができ、これは、チップレットを作製することの全体的なコストを下げることができる。異なるチップレット構造は、異なるサイズ及び/又は形状を有し得る。異なるチップレットは、異なる機能を提供するように構成され得る。異なるチップレットは、異なる相互接続部密度(例えば、異なる幅及び/又は間隔を有する相互接続部)を有し得る。いくつかの実装形態では、1つ又は複数のチップ(例えば、もう1つの集積デバイス)の機能性を実行するために、いくつかのチップレットを使用することができる。いくつかの機能を実行するいくつかのチップレットを使用することは、パッケージの機能のすべてを実行するために単一のチップを使用することに比べて、パッケージの全体的なコストを低減し得る。
【0039】
パッケージ(例えば、100、300)は、無線周波数(RF)パッケージの中に実装され得る。RFパッケージは、無線周波数フロントエンド(radio frequency front end、RFFE)パッケージであってもよい。パッケージ(例えば、100、300)は、ワイヤレスフィデリティ(Wireless Fidelity、WiFi)通信及び/又はセルラー通信(例えば、2G、3G、4G、5G)を提供するように構成され得る。パッケージ(例えば、100、300)は、グローバル移動体通信システム(Global System for Mobile Communications、GSM)、ユニバーサル移動体通信システム(Universal Mobile Telecommunications System、UMTS)、及び/又はロングタームエボリューション(Long-Term Evolution、LTE)をサポートするように構成され得る。パッケージ(例えば、100、300)は、異なる周波数及び/又は通信プロトコルを有する信号を送信及び受信するように構成され得る。
【0040】
様々なパッケージについて説明したが、次に、パッケージを作製するためのシーケンスについて、以下で説明する。
ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージを作製するための例示的なシーケンス
【0041】
いくつかの実装形態では、パッケージを作製することは、いくつかのプロセスを含む。図5A図5Cは、パッケージを提供又は作製するための例示的なシーケンスを示す。いくつかの実装形態では、パッケージ100を提供又は作製するために、図5A図5Cのシーケンスを用いることができる。ただし、本開示に記載のパッケージのいずれか(例えば、300)を作製するために、図5A図5Cのプロセスを用いることができる。
【0042】
図5A図5Cのシーケンスは、パッケージを提供又は作製するためのシーケンスを簡略化及び/又は明確化するために、1つ又は複数の段階を組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。いくつかの実装形態では、本開示の範囲から逸脱することなく、プロセスのうちの1つ又は複数を交換又は置換することができる。
【0043】
図5Aに示すように、段階1は、基板102が提供された後の状態を示す。基板102は、少なくとも1つの誘電体層120と複数の相互接続部122とを含む。基板102は、第1の表面(例えば、上面)と第2の表面(例えば、底面)とを含み得る。基板102は、図10A図10Cで説明する方法を用いて作製することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が提供される。
【0044】
段階2は、第1の集積デバイス105が基板102の第1の表面(例えば、上面)に結合された後の状態を示す。第1の集積デバイス105は、複数のピラー相互接続部150及び/又ははんだ相互接続部(図示せず)を介して基板102に結合することができる。第1の集積デバイス105を基板102に結合するために、はんだリフロープロセスを用いることができる。段階2はまた、第1の集積デバイス105と基板102との間に設けられる、かつ/又は形成されるアンダーフィル152を示す。
【0045】
段階3は、基板104が提供された後の状態を示す。基板104は、少なくとも1つの誘電体層140と複数の相互接続部142とを含む。基板104は、第1の表面(例えば、上面)と第2の表面(例えば、底面)とを含み得る。複数の相互接続部142は、ポスト相互接続部142aを含み得る。基板104は、はんだレジスト層144とはんだレジスト層146とを含む。はんだレジスト層146は、キャビティ(例えば、250)を含む。基板104は、図10A図10Cで説明する方法を用いて作製することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が提供される。
【0046】
段階4は、基板104が複数のボール相互接続部109及び複数のはんだ相互接続部190を介して基板102に結合された後の状態を示す。基板104を基板102に結合するために、はんだリフロープロセスを用いることができる。複数のボール相互接続部109は、基板104が基板102に結合される前に、基板104に結合することができる。基板104は、第1の集積デバイス105が基板102と基板104との間に位置するように、基板102に結合される。第1の集積デバイス105は、はんだレジスト層146のキャビティ(例えば、250)の下に位置し得る。複数のボール相互接続部109及び複数のはんだ相互接続部190は、(i)第2の基板104の複数のポスト相互接続部142a、及び(ii)第1の基板102の複数の相互接続部122に結合される。
【0047】
段階5は、図5Bに示すように、封入層108が基板102と基板104との間に設けられた後の状態を示す。封入層108は、第1の集積デバイス105、複数のボール相互接続部109、及び/又は複数のはんだ相互接続部190を封入し得る。封入層108は、はんだレジスト層146のキャビティ(例えば、250)の中に位置し得る。封入層108は、モールド、樹脂、及び/又はエポキシを含み得る。封入層108は、封入のための手段とすることができる。封入層108は、圧縮及びトランスファー成形プロセス、シート成形プロセス、又は液体成形プロセスを用いることにより設けることができる。
【0048】
段階6は、第2の集積デバイス107が基板104の第1の表面(例えば、上面)に結合された後の状態を示す。第2の集積デバイス107は、複数のはんだ相互接続部170を介して基板104に結合することができる。第2の集積デバイス107を基板104に結合するために、はんだリフロープロセスを用いることができる。
【0049】
図5Cに示すように、段階7は、複数のパッシブデバイス130が基板102の第2の表面(例えば、底面)に結合されることを示す。複数のパッシブデバイス130は、複数のはんだ相互接続部(図示せず)を介して基板102に結合することができる。複数のパッシブデバイス130を基板102に結合するために、はんだリフロープロセスを用いることができる。
【0050】
段階8は、複数のはんだ相互接続部110が基板102の第2の表面に結合された後の状態を示す。複数のはんだ相互接続部110を基板102に結合するために、はんだリフロープロセスを用いることができる。段階8は、パッケージ100を示すものとすることができる。パッケージ100は、1つずつ作製してもよく、あるいは1つ又は複数のウェーハの一部として一体に作製してから、個別のパッケージに個片化してもよい。
ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージを作製するための例示的なシーケンス
【0051】
いくつかの実装形態では、パッケージを作製することは、いくつかのプロセスを含む。図6A図6Cは、パッケージを提供又は作製するための例示的なシーケンスを示す。いくつかの実装形態では、パッケージ300を提供又は作製するために、図6A図6Cのシーケンスを用いることができる。ただし、本開示に記載のパッケージのいずれか(例えば、100)を作製するために、図6A図6Cのプロセスを用いることができる。
【0052】
図6A図6Cのシーケンスは、パッケージを提供又は作製するためのシーケンスを簡略化及び/又は明確化するために、1つ又は複数の段階を組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。いくつかの実装形態では、本開示の範囲から逸脱することなく、プロセスのうちの1つ又は複数を交換又は置換することができる。
【0053】
段階1は、図6Aに示すように、基板302が提供された後の状態を示す。基板302は、少なくとも1つの誘電体層120と複数の相互接続部122とを含む。複数の相互接続部122は、複数のポスト相互接続部322を含む。基板302は、はんだレジスト層324と複数のはんだレジスト層126とを含む。基板302は、第1の表面(例えば、上面)と第2の表面(例えば、底面)とを含み得る。基板302は、図10A図10Cで説明する方法を用いて作製することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が提供される。
【0054】
段階2は、第1の集積デバイス105が基板302の第1の表面(例えば、上面)に結合された後の状態を示す。第1の集積デバイス105は、複数のピラー相互接続部150及び/又ははんだ相互接続部(図示せず)を介して基板302に結合することができる。第1の集積デバイス105を基板302に結合するために、はんだリフロープロセスを用いることができる。段階2はまた、第1の集積デバイス105と基板102との間に設けられる、かつ/又は形成されるアンダーフィル152を示す。
【0055】
段階3は、基板104が提供された後の状態を示す。基板104は、少なくとも1つの誘電体層140と複数の相互接続部142とを含む。基板104は、第1の表面(例えば、上面)と第2の表面(例えば、底面)とを含み得る。複数の相互接続部142は、ポスト相互接続部142aを含み得る。基板104は、はんだレジスト層144とはんだレジスト層146とを含む。はんだレジスト層146は、キャビティ(例えば、250)を含む。基板104は、図10A図10Cで説明する方法を用いて作製することができる。いくつかの実施態様では、コア基板(例えば、コア層を含む基板)が提供される。
【0056】
段階4は、基板104が複数のはんだ相互接続部190を介して基板302に結合された後の状態を示す。基板104を基板302に結合するために、はんだリフロープロセスを用いることができる。基板104は、第1の集積デバイス105が基板302と基板104との間に位置するように、基板302に結合される。第1の集積デバイス105は、はんだレジスト層146のキャビティ(例えば、250)の下に位置し得る。複数のはんだ相互接続部190は、(i)第2の基板104の複数のポスト相互接続部142a、及び(ii)第1の基板302の複数のポスト相互接続部322に結合される。複数のはんだ相互接続部190は、最初に、はんだリフロープロセスを用いて基板104に結合され、次いで、基板104は、はんだリフロープロセスを用いて複数のはんだ相互接続部190を介して基板302に結合され得る。
【0057】
段階5は、図6Bに示すように、封入層108が基板302と基板104との間に提供された後の状態を示す。封入層108は、第1の集積デバイス105及び/又は複数のはんだ相互接続部190を封入し得る。封入層108は、はんだレジスト層146のキャビティ(例えば、250)の中に位置し得る。封入層108は、モールド、樹脂、及び/又はエポキシを含み得る。封入層108は、封入のための手段とすることができる。封入層108は、圧縮及びトランスファー成形プロセス、シート成形プロセス、又は液体成形プロセスを用いることにより設けることができる。
【0058】
段階6は、第2の集積デバイス107が基板104の第1の表面(例えば、上面)に結合された後の状態を示す。第2の集積デバイス107は、複数のはんだ相互接続部170を介して基板104に結合することができる。第2の集積デバイス107を基板104に結合するために、はんだリフロープロセスを用いることができる。
【0059】
図6Cに示すように、段階7は、複数のパッシブデバイス130が基板302の第2の表面(例えば、底面)に結合されることを示す。複数のパッシブデバイス130は、複数のはんだ相互接続部(図示せず)を介して基板302に結合することができる。複数のパッシブデバイス130を基板302に結合するために、はんだリフロープロセスを用いることができる。
【0060】
段階8は、複数のはんだ相互接続部110が基板302の第2の表面に結合された後の状態を示す。複数のはんだ相互接続部110を基板302に結合するために、はんだリフロープロセスを用いることができる。段階8は、パッケージ300を示すものとすることができる。パッケージ300は、1つずつ作製してもよく、あるいは1つ又は複数のウェーハの一部として一体に作製してから、個別のパッケージに個片化してもよい。
ポスト相互接続部と、キャビティを有するはんだレジスト層とを有する基板を備えるパッケージを作製するための方法の例示的なフロー図
【0061】
いくつかの実装形態では、パッケージを作製することは、いくつかのプロセスを含む。図7は、パッケージを提供又は作製するための方法700の例示的なフロー図を示す。いくつかの実装形態では、本開示に記載のパッケージ100を提供又は作製するために、図7の方法700を用いることができる。ただし、本開示に記載のパッケージ(例えば、300)のいずれかを提供又は作製するために、方法700を用いることができる。
【0062】
図7の方法700は、パッケージを提供又は作製するための方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0063】
方法は、(705において)第1の基板(例えば、102)と、第1の基板(例えば、102)の第1の表面に結合された第1の集積デバイス(例えば、105)とを提供する。第1の基板102及び第1の集積デバイス105は、第1のパッケージの一部とすることができる。第1の基板102は、少なくとも1つの第1の誘電体層120と、第1の複数の相互接続部122とを含む。いくつかの実装形態では、第1の基板は、複数のポスト相互接続部(例えば、322)を含み得る。第1の基板102は、はんだレジスト層124及び/又ははんだレジスト層126を含み得る。基板102は、図10A図10Cで説明する方法を用いて作製することができる。図5Aの段階1は、提供されている第1の基板の一例を図示し説明する。図5Aの段階2は、第1の集積デバイスを有する第1の基板の一例を図示し説明する。図6Aの段階1は、提供されている第1の基板の一例を図示し説明する。図6Aの段階2は、第1の集積デバイスを有する第1の基板の一例を図示し説明する。
【0064】
方法は、(710において)第2の基板(例えば、104)を提供する。第2の基板104は、少なくとも1つの第2の誘電体層140と、第2の複数の相互接続部142とを含む。第2の複数の相互接続部142は、ポスト相互接続部(例えば、142a)を含み得る。第2の基板は、可変厚さを有するはんだレジスト層を含み得る。例えば、第2の基板は、第1の厚さ及び第2の厚さを有するはんだレジスト層を含み得る。第2の基板は、キャビティ(例えば、250)を有するはんだレジスト層を含み得る。基板104は、図10A図10Cで説明する方法を用いて作製することができる。いくつかの実装形態では、基板104は、mSAPを用いて作製することができる。図5Aの段階3は、提供されている第2の基板の一例を図示し説明する。図6Aの段階3は、提供されている第2の基板の一例を図示し説明する。
【0065】
方法は、(715において)複数のボール相互接続部(例えば、109)及び/又は複数のはんだ相互接続部(例えば、190)を介して第2の基板(例えば、104)を第1の基板(例えば、102)に結合する。複数のボール相互接続部109及び/又は複数のはんだ相互接続部190は、基板間相互接続部の例である。第2の基板を第1の基板に結合するために、はんだリフロープロセスを用いることができる。図5Aの段階4は、第1の基板に結合された第2の基板の一例を図示し説明する。図6Aの段階4は、第1の基板に結合された第2の基板の一例を図示し説明する。
【0066】
方法は、(720において)第1の基板(例えば、102、302)と第2の基板(例えば、104)との間に封入層(例えば、108)を設ける。封入層108は、モールド、樹脂、及び/又はエポキシを含み得る。封入層108は、封入のための手段とすることができる。封入層108は、圧縮及びトランスファー成形プロセス、シート成形プロセス、又は液体成形プロセスを用いることにより設けることができる。封入層108の少なくとも一部分は、第2の基板104と第1の集積デバイス105との間に位置し得る。図5Bの段階5は、封入層を設けることの一例を図示し説明する。図6Bの段階5は、封入層を設けることの一例を図示し説明する。
【0067】
方法は、(725において)複数のはんだ相互接続部(例えば、170)を介して第2の集積デバイス(例えば、107)を第2の基板(例えば、104)の第1の表面に結合する。第2の集積デバイスを第2の基板104の第1の表面に結合するために、はんだリフロープロセスを用いることができる。図5Bの段階6は、第2の基板に結合された第2の集積デバイスの一例を図示し説明する。図6Bの段階6は、第2の基板に結合された第2の集積デバイスの一例を図示し説明する。
【0068】
方法は、(730において)パッシブデバイス(例えば、130)及び複数のはんだ相互接続部(例えば、110)を第1の基板(例えば、102、302)の第2の表面に結合する。パッシブデバイス及び/又ははんだ相互接続部を第1の基板(例えば、102、302)の第2の表面に結合するために、はんだリフロープロセスを用いることができる。図5Cの段階7は、パッシブデバイスを基板に結合することの一例を図示し説明する。図6Cの段階7は、パッシブデバイスを基板に結合することの一例を図示し説明する。図5Cの段階8は、はんだ相互接続部を基板に結合することの一例を図示し説明する。図6Cの段階8は、はんだ相互接続部を基板に結合することの一例を図示し説明する。
【0069】
いくつかの実装形態では、いくつかのパッケージが同時に作製される。このような場合、方法は、パッケージ(例えば、100、300)を個片化することができる。
ボール相互接続部を介して結合された基板を備えるパッケージを作製するための方法の例示的なフロー図
【0070】
図8は、パッケージを提供又は作製するための方法800の例示的なフロー図を示す。いくつかの実装形態では、本開示に記載の図1のパッケージの一部又は全部を提供又は作製するために、図8の方法800を用いることができる。ただし、本開示に記載のパッケージのいずれかを提供又は作製するために、方法800を用いることができる。
【0071】
図8の方法800は、パッケージを提供又は作製するための方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0072】
方法は、(805において)ウェーハを提供する。ウェーハは、集積デバイスがその上に形成され得る、かつ/又はそれに結合され得る基板としての役割を果たし得る。いくつかの実装形態では、他の基板がウェーハに結合されてもよい。ウェーハはシリコンを含み得る。ウェーハは、コンポーネントがその上に構築されるベースとしての役割を果たし得る。
【0073】
方法は、(810において)ウェーハ上にはんだ相互接続部を形成する。はんだ相互接続部をウェーハ上に形成(例えば、結合)するために、はんだリフロープロセス使用することができる。
【0074】
方法は、(815において)結合のために1つ又は複数の集積デバイス(例えば、ダイ)を調製する。集積デバイスを調製することは、集積デバイスを作製することを含み得る。
【0075】
方法は、(820において)第1の基板をプリベークすることによって第1の基板(例えば、基板102、底部基板)を提供し調製する。第1の基板は、後続の熱圧着フリップチップ結合プロセス中のガス放出を回避するために、第1の基板上の水分を除去するためにプリベークされてもよい。方法は、(825において)第1の基板を予備洗浄する。方法は、(827において)第1の基板上の有機はんだ付け性保存剤(organic solderability preservative、OSP)を除去する。
【0076】
第1の基板が提供され調製されると、第1の基板は、ウェーハ上に形成されたはんだ相互接続部を介してウェーハに結合することができる。
【0077】
集積デバイス(単数又は複数)は、(830において)第1の基板に結合される。例えば、集積デバイス105は、熱圧着フリップチッププロセスを介して基板102に結合することができる。集積デバイスと基板との間にアンダーフィルが設けられてもよい。図5Aの段階2は、基板に結合された集積デバイスと、集積デバイスと基板との間に設けられたアンダーフィルとの一例を図示し説明する。
【0078】
方法は、(835において)第1の基板のプラズマ洗浄を実行する。プラズマ洗浄は、基板の表面上の汚染物を除去することができる。
【0079】
方法は、(840において)第2の基板(例えば、基板104、上部基板)を予備洗浄する。図5Aの段階3は、提供されている第2の基板の一例を図示し説明する。方法は、(845において)ボール相互接続部(例えば、銅コアボール)を第2の基板に結合する。ボール相互接続部は、はんだ相互接続部(例えば、190)を介して第2の基板104に結合することができる。ボール相互接続部を第2の基板に結合するために、はんだリフロープロセスを用いることができる。方法は、(847において)第2の基板のストリップブロックの個片化を実行する。これは、いくつかの基板が同時に作製され、その後に個片化されるときに行うことができる。
【0080】
方法は、(850において)1つ又は複数の基板のフラックス洗浄を実行する。フラックス洗浄は、基板の金属から酸化物を除去することができる。フラックス洗浄は、第1の基板及び/又は第2の基板に対して行われ得る。
【0081】
方法は、(855において)ボール相互接続部を介して第2の基板(例えば、104)を第1の基板(例えば、102)に結合する。第2の基板を第1の基板に結合するために、はんだリフロープロセスを用いることができる。図5Aの段階4は、基板を別の基板に結合することの一例を図示し説明する。
【0082】
方法は、(860において)第1の基板と第2の基板との間に封入層(例えば、108)を設ける。図5Bの段階5は、基板の間に封入層を設けることの一例を図示し説明する。
【0083】
方法は、(865において)第1の基板上にはんだ相互接続部又はランド側アレイ(land side array、LSA)を形成する。はんだ相互接続部を形成するために、はんだリフロープロセスを用いることができる。はんだ相互接続部は、ボールグリッドアレイ(ball grid array、BGA)であってもよい。
【0084】
方法は、(870において)パッケージを個々のパッケージに個片化する。これは、いくつかのパッケージが同時に作製されるときに行われてもよい。パッケージを個片化することは、第1の基板と、集積デバイス(単数又は複数)と、第2の基板とを含むウェーハを個片化することを含み得る。パッケージを個片化するために、機械的プロセス(例えば、鋸)又はレーザーを使用することができる。
【0085】
方法は、(875において)パッケージの最終試験及び最終目視検査を実行する。これは、パッケージが意図されたように機能するかどうかを判定するために、パッケージにプローブを取り付けることによって、パッケージが適切に機能するかどうかを試験することを含み得る。目視検査は、パッケージに何らかの欠陥があるかどうかを見るために目視により検査することを含み得る。
【0086】
方法は、(880において)パッケージのテーピング及びリーリングを実行する。これは、パッケージが適切に出荷され得るように、個片化されたパッケージをテープでまとめて包装することを含み得る。
【0087】
パッシブコンポーネント及び/又は集積デバイスなどの他のコンポーネントをパッケージに結合することを含む、追加のプロセスがパッケージ上で実行され得ることに留意されたい。図8は、パッケージがどのように作製され得るかの一例を示す。図8は、パッケージが作製され得る唯一の方法を示すことを意図するものではない。
はんだ相互接続部を介して結合された基板を備えるパッケージを作製するための方法の例示的なフロー図
【0088】
図9は、パッケージを提供又は作製するための方法900の例示的なフロー図を示す。いくつかの実装形態では、本開示に記載の図3のパッケージの一部又は全部を提供又は作製するために、図9の方法900を用いることができる。ただし、本開示に記載のパッケージのいずれかを提供又は作製するために、方法900を用いることができる。
【0089】
図9の方法900は、パッケージを提供又は作製するための方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0090】
方法は、(905において)ウェーハを提供する。ウェーハは、集積デバイスがその上に形成され得る、かつ/又はそれに結合され得る基板としての役割を果たし得る。いくつかの実装形態では、他の基板がウェーハに結合されてもよい。ウェーハはシリコンを含み得る。ウェーハは、コンポーネントがその上に構築されるベースとしての役割を果たし得る。
【0091】
方法は、(910において)ウェーハ上にはんだ相互接続部を形成する。ウェーハ上にはんだ相互接続部を形成(例えば、結合)するために、はんだリフロープロセス使用することができる。
【0092】
方法は、(915において)結合のために1つ又は複数の集積デバイス(例えば、ダイ)を調製する。集積デバイスを調製することは、集積デバイスを作製することを含み得る。
【0093】
方法は、(920において)第1の基板をプリベークすることによって第1の基板(例えば、基板302、底部基板)を提供し調製する。第1の基板は、後続の熱圧着フリップチップ結合プロセス中のガス放出を回避するために、第1の基板上の水分を除去するためにプリベークされてもよい。方法は、(925において)第1の基板を予備洗浄する。方法は、(927において)第1の基板上の有機はんだ付け性保存剤(OSP)を除去する。
【0094】
第1の基板が提供され調製されると、第1の基板は、ウェーハ上に形成されたはんだ相互接続部を介してウェーハに結合することができる。
【0095】
集積デバイス(単数又は複数)は、(930において)第1の基板に結合される。例えば、集積デバイス105は、熱圧着フリップチッププロセスを介して基板102に結合することができる。集積デバイスと基板との間にアンダーフィルが設けられてもよい。図6Aの段階2は、基板に結合された集積デバイスと、集積デバイスと基板との間に設けられたアンダーフィルとの一例を図示し説明する。
【0096】
方法は、(935において)第1の基板のプラズマ洗浄を実行する。プラズマ洗浄は、基板の表面上の汚染物を除去することができる。
【0097】
方法は、(940において)第2の基板(例えば、基板104、上部基板)を予備洗浄する。図6Aの段階3は、提供されている第2の基板の一例を図示し説明する。方法は、(945において)第2の基板上にはんだ相互接続部を形成する。はんだ相互接続部(例えば、190)は、ペースト印刷プロセスを用いて、又ははんだボール付着プロセスを用いて、第2の基板104に結合することができる。ボール相互接続部を第2の基板に結合するために、はんだリフロープロセスを用いることができる。方法は、(947において)第2の基板のストリップブロックの個片化を実行する。これは、いくつかの基板が同時に作製され、その後に個片化されるときに行うことができる。
【0098】
方法は、(950において)1つ又は複数の基板のフラックス洗浄を実行する。フラックス洗浄は、基板の金属から酸化物を除去することができる。フラックス洗浄は、第1の基板及び/又は第2の基板に対して行われ得る。
【0099】
方法は、(955において)ボール相互接続部を介して第2の基板(例えば、104)を第1の基板(例えば、102)に結合する。第2の基板を第1の基板に結合するために、はんだリフロープロセスを用いることができる。図6Aの段階4は、基板を別の基板に結合することの一例を図示し説明する。
【0100】
方法は、(960において)第1の基板と第2の基板との間に封入層(例えば、108)を設ける。図6Bの段階5は、基板の間に封入層を設けることの一例を図示し説明する。
【0101】
方法は、(965において)第1の基板上にはんだ相互接続部又はランド側アレイ(LSA)を形成する。はんだ相互接続部を形成するために、はんだリフロープロセスを用いることができる。はんだ相互接続部は、ボールグリッドアレイ(BGA)であってもよい。
【0102】
方法は、(970において)パッケージを個々のパッケージに個片化する。これは、いくつかのパッケージが同時に作製されるときに行われてもよい。パッケージを個片化することは、第1の基板と、集積デバイス(単数又は複数)と、第2の基板とを含むウェーハを個片化することを含み得る。パッケージを個片化するために、機械的プロセス(例えば、鋸)又はレーザーを使用することができる。
【0103】
方法は、(975において)パッケージの最終試験及び最終目視検査を実行する。これは、パッケージが意図されたように機能するかどうかを判定するために、パッケージにプローブを取り付けることによって、パッケージが適切に機能するかどうかを試験することを含み得る。目視検査は、パッケージに何らかの欠陥があるかどうかを見るために目視により検査することを含み得る。
【0104】
方法は、(980において)パッケージのテーピング及びリーリングを実行する。これは、パッケージが適切に出荷され得るように、個片化されたパッケージをテープでまとめて包装することを含み得る。
【0105】
パッシブコンポーネント及び/又は集積デバイスなどの他のコンポーネントをパッケージに結合することを含む、追加のプロセスがパッケージ上で実行され得ることに留意されたい。図9は、パッケージがどのように作製され得るかの一例を示す。図9は、パッケージが作製され得る唯一の方法を示すことを意図するものではない。
基板を作製するための例示的なシーケンス
【0106】
いくつかの実装形態では、基板を作製することは、いくつかのプロセスを含む。図10A図10Cは、基板を提供又は作製するための例示的なシーケンスを示す。いくつかの実装形態では、基板104を提供又は作製するために、図10A図10Cのシーケンスを用いることができる。ただし、基板102及び/又は基板302などの、本開示に記載の基板のうちのいずれかを作製するために、図10A図10Cのプロセスを用いることができる。
【0107】
図10A図10Cのシーケンスは、基板を提供又は作製するためのシーケンスを簡略化及び/又は明確化するために、1つ又は複数の段階を組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。いくつかの実装形態では、本開示の範囲から逸脱することなく、プロセスのうちの1つ又は複数を交換又は置換することができる。
【0108】
段階1は、図10Aに示すように、キャリア1000が提供された後の状態を示す。シード層1001及び相互接続部1002が、キャリア1000の上に位置し得る。相互接続部1002は、シード層1001の上に位置し得る。相互接続部1002を形成するために、めっきプロセス及びエッチングプロセスを用いることができる。いくつかの実装形態では、キャリア1000には、シード層1001と、相互接続部1002を形成するようにパターニングされた金属層とを設けることができる。相互接続部1002は、複数の相互接続部142からの相互接続部のうちの少なくともいくつかを表すことができる。
【0109】
段階2は、誘電体層1020が、キャリア1000、シード層1001、及び相互接続部1002の上に形成された後の状態を示す。誘電体層1020を形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。誘電体層1020は、プリプレグ及び/又はポリイミドを含み得る。誘電体層1020は、フォトイメージャブル誘電体を含み得る。ただし、異なる実装形態は、誘電体層に異なる材料を使用し得る。
【0110】
段階3は、誘電体層1020の中に複数のキャビティ1010が形成された後の状態を示す。複数のキャビティ1010は、エッチングプロセス(例えば、フォトエッチングプロセス)又はレーザープロセスを用いて形成することができる。
【0111】
段階4は、複数のキャビティ1010の中及びその上を含む、誘電体層1020の中及びその上に相互接続部1012が形成された後の状態を示す。例えば、ビア、パッド、及び/又はトレースが形成され得る。相互接続部を形成するために、めっきプロセスを用いることができる。
【0112】
段階5は、誘電体層1020及び相互接続部1012の上に誘電体層1022が形成された後の状態を示す。誘電体層1022を形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。誘電体層1022は、プリプレグ及び/又はポリイミドを含み得る。誘電体層1022は、フォトイメージャブル誘電体を含み得る。ただし、異なる実装形態は、誘電体層に異なる材料を使用し得る。
【0113】
図10Bに示すように、段階6は、誘電体層1022の中に複数のキャビティ1030が形成された後の状態を示す。複数のキャビティ1030は、エッチングプロセス(例えば、フォトエッチングプロセス)又はレーザープロセスを用いて形成することができる。
【0114】
段階7は、複数のキャビティ1030の中及びその上を含む、誘電体層1022の中及びその上に相互接続部1014が形成された後の状態を示す。例えば、ビア、パッド、及び/又はトレースが形成され得る。相互接続部を形成するために、めっきプロセスを用いることができる。
【0115】
段階8は、相互接続部1014の上に相互接続部1016が形成された後の状態を示す。相互接続部1016はポスト相互接続部であってもよい。相互接続部1016を形成するために、めっきプロセスを用いることができる。複数の相互接続部1002、複数の相互接続部1012、及び/又は複数の相互接続部1014は、複数の相互接続部142によって表され得る。誘電体層1020及び/又は誘電体層1022は、少なくとも1つの誘電体層140によって表され得る。少なくとも1つの誘電体層140は、フォトイメージャブル誘電体を含み得る。少なくとも1つの誘電体層140は、プリプレグ及び/又はポリイミドを含み得る。
【0116】
段階9は、キャリア1000が少なくとも1つの誘電体層140及びシード層1001から分離され(例えば、取り外され、除去され、研削され)、シード層1001の部分が除去され(例えば、エッチング除去され)、少なくとも1つの誘電体層140及び複数の相互接続部142を含む基板104が残された後の状態を示す。
【0117】
段階10は、図10Cに示すように、基板104の第1の表面上にはんだレジスト層144が形成され、基板104の第2の表面上にはんだレジスト層146が形成された後の状態を示す。はんだレジスト層144及び/又ははんだレジスト層146を形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。
【0118】
段階11は、はんだレジスト層146の部分の上にはんだレジストの追加の層が形成された後の状態を示し、これによって、はんだレジスト層146の異なる部分が異なる厚さを有するようになる。はんだレジストの追加の層は、はんだレジスト層146の一部と見なされる。はんだレジストの追加の層は、はんだレジスト層146の中にキャビティ1460を形成する。追加のはんだレジストを形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。
【0119】
異なる実装形態は、金属層(単数又は複数)及び/又は相互接続部を形成するために、異なるプロセスを用いることができる。いくつかの実装形態では、金属層(単数又は複数)を形成するために、化学気相成長(chemical vapor deposition、CVD)プロセス、物理気相成長(physical vapor deposition、PVD)プロセス、スパッタリングプロセス、スプレーコーティングプロセス、及び/又はめっきプロセスを用いることができる。
基板を作製するための方法の例示的なフロー図
【0120】
いくつかの実装形態では、基板を作製することは、いくつかのプロセスを含む。図11は、基板を提供又は作製するための方法1100の例示的なフロー図を示す。いくつかの実装形態では、本開示の基板(単数又は複数)を提供又は作製するために、図11の方法1100を用いることができる。例えば、基板104を作製するために、図11の方法1100を使用することができる。
【0121】
図11の方法1100は、基板を提供又は作製するための方法を簡略化及び/又は明確化するために、1つ又は複数のプロセスを組み合わせることができることに留意すべきである。いくつかの実装形態では、プロセスの順番を変更又は修正することができる。
【0122】
方法は、(1105において)キャリア(例えば、1000)を提供する。異なる実装形態は、キャリア1000に異なる材料を使用することができる。キャリア1000は、シード層(例えば、1001)を含み得る。シード層1001は、金属(例えば、銅)を含み得る。キャリアは、基板、ガラス、石英、及び/又はキャリアテープを含み得る。図10Aの段階1は、提供されているシード層を有するキャリアの一例を図示し説明する。
【0123】
方法は、(1110において)キャリア1000及びシード層1001の上に相互接続部を形成しパターニングする。相互接続部を形成するために金属層がパターニングされ得る。金属層及び相互接続部を形成するために、めっきプロセスを用いることができる。いくつかの実装形態では、キャリア及びシード層は、金属層を含み得る。金属層は、シード層の上に位置し、金属層は、相互接続部(例えば、142)を形成するようにパターニングされ得る。図10Aの段階1は、シード層及びキャリアの上に相互接続部を形成しパターニングすることの一例を図示し説明する。
【0124】
方法は、(1115において)シード層1001、キャリア1000、及び相互接続部1002の上に誘電体層1020を形成する。誘電体層1020を形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。誘電体層1020は、プリプレグ及び/又はポリイミドを含み得る。誘電体層1020は、フォトイメージャブル誘電体を含み得る。誘電体層1020を形成することはまた、誘電体層1020の中に複数のキャビティ(例えば、1010)を形成することを含み得る。複数のキャビティは、エッチングプロセス(例えば、フォトエッチング)又はレーザープロセスを用いて形成することができる。図10Aの段階2~段階3は、誘電体層及び誘電体層の中にキャビティを形成することの一例を図示し説明する。
【0125】
方法は、(1120において)誘電体層の中及びその上に相互接続部を形成する。例えば、相互接続部1012を、誘電体層1020の中及びその上に形成することができる。相互接続部を形成するために、めっきプロセスを用いることができる。相互接続部を形成することは、誘電体層の上及び/又はその中に、パターニングされた金属層を設けることを含み得る。相互接続部を形成することはまた、誘電体層のキャビティの中に相互接続部を形成することを含み得る。図10Aの段階4は、誘電体層の中及びその上に相互接続部を形成することの一例を図示し説明する。
【0126】
方法は、(1125において)誘電体層1020及び相互接続部1012の上に誘電体層1022を形成する。誘電体層1022を形成するために、堆積プロセス及び/又は積層プロセスを用いることができる。誘電体層1022は、プリプレグ及び/又はポリイミドを含み得る。誘電体層1022は、フォトイメージャブル誘電体を含み得る。誘電体層1022を形成することはまた、誘電体層1022の中に複数のキャビティ(例えば、1030)を形成することを含み得る。複数のキャビティは、エッチングプロセス(例えば、フォトエッチング)又はレーザープロセスを用いて形成することができる。図10A図10Bの段階5~段階6は、誘電体層及び誘電体層の中にキャビティを形成することの一例を図示し説明する。
【0127】
方法は、(1130において)誘電体層の中及びその上に相互接続部を形成する。例えば、相互接続部1014を、誘電体層1022の中及びその上に形成することができる。相互接続部を形成するために、めっきプロセスを用いることができる。相互接続部を形成することは、誘電体層の上及び/又はその中に、パターニングされた金属層を設けることを含み得る。相互接続部を形成することはまた、誘電体層のキャビティの中に相互接続部を形成することを含み得る。相互接続部を形成することは、ポスト相互接続部を形成することを含み得る。図10Bの段階7~段階8は、ポスト相互接続部を形成することを含む、誘電体層の中及びその上に相互接続部を形成することの一例を図示し説明する。
【0128】
方法は、(1135において)キャリア(例えば、1000)をシード層(例えば、1001)から分離する。キャリア1000は、取り外されてもよく、かつ/又は研削されてもよい。方法はまた、(1135において)シード層(例えば、1001)の部分を除去してもよい。シード層1001の部分を除去するために、エッチングプロセスを用いることができる。図10Bの段階9は、キャリアを分離すること及びシード層除去の一例を図示し説明する。
【0129】
方法は、(1140において)基板の第1の表面及び/又は第2の表面の上にはんだレジスト層(単数又は複数)を形成し得る。例えば、基板の第1の表面上に第1のはんだレジスト層が形成されてよく、かつ/又は基板の第2の表面上に第2のはんだレジスト層が形成されてよい。第1のはんだレジスト層及び/又は第2のはんだレジスト層は各々、図1図4に記載のように、第1のはんだレジスト層及び/又は第2のはんだレジスト層がキャビティを有し得るように、可変厚さを有し得る。すなわち、はんだレジスト層の第1の部分は第1の厚さを有することができ、同じはんだレジスト層の第2の部分は、第1の厚さとは異なる第2の厚さを有し得る。図10Cの段階10及び段階11は、キャビティを有するはんだレジスト層を設けること及び/又は形成することの一例を図示し説明する。
【0130】
異なる実装形態は、金属層(単数又は複数)を形成するために、異なるプロセスを用いることができる。いくつかの実装形態では、金属層(単数又は複数)を形成するために、化学気相成長(CVD)プロセス、物理気相成長(PVD)プロセス、スパッタリングプロセス、スプレーコーティングプロセス、及び/又はめっきプロセスを用いることができる。
例示的な電子デバイス
【0131】
図12は、前述したデバイス、集積デバイス、集積回路(integrated circuit、IC)パッケージ、集積回路(IC)デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージ、パッケージオンパッケージ(PoP)、システムインパッケージ(System in Package、SiP)、又はシステムオンチップ(System on Chip、SoC)のうちのいずれかと一体化され得る様々な電子デバイスを示す。例えば、携帯電話デバイス1202、ラップトップコンピュータデバイス1204、定置端末デバイス1206、ウェアラブルデバイス1208、又は自動ビークル1210は、本明細書に記載のようなデバイス1200を含み得る。デバイス1200は、例えば、本明細書に記載のデバイス及び/又は集積回路(IC)パッケージのうちのいずれかであってもよい。図12に示すデバイス1202、1204、1206、及び1208、並びにビークル1210は、単なる例示に過ぎない。モバイルデバイス、ハンドヘルドパーソナル通信システム(personal communication system、PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(global positioning system、GPS)対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メータ読み取り機器などの定置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス(例えば、時計、眼鏡)、モノのインターネット(Internet of things、IoT)デバイス、サーバー、ルーター、自動ビークル(例えば、自律型ビ-クル)の中に搭載されている電子デバイス、又は、データ若しくはコンピュータ命令を記憶する若しくは取り出す任意の他のデバイス、あるいはこれらの任意の組み合わせを含む、デバイス(例えば、電子デバイス)のグループを含むがこれらに限定されない他の電子デバイスもまた、デバイス1200を特徴とすることができる。
【0132】
図1図4図5A図5C図6A図6C図7図9図10A図10C、及び図11図12に示すコンポーネント、プロセス、特徴、及び/又は機能のうちの1つ又は複数は、単一のコンポーネント、プロセス、特徴、若しくは機能に再構成及び/又は組み合わされてもよく、いくつかのコンポーネント、プロセス、又は機能に組み込まれてもよい。本開示から逸脱することなく、追加の要素、コンポーネント、プロセス、及び/又は機能を更に追加することができる。本開示における図1図4図5A図5C図6A図6C図7図9図10A図10C、及び図11図12、並びにその対応する説明は、ダイ及び/又はICに限定されないことにも留意されたい。いくつかの実装形態では、デバイス及び/又は集積デバイスを製造、作成、提供、及び/又は生産するために、図1図4図5A図5C図6A図6C図7図9図10A図10C、及び図11図12、並びにその対応する説明を使用することができる。いくつかの実装形態では、デバイスは、ダイ、集積デバイス、集積パッシブデバイス(IPD)、ダイパッケージ、集積回路(IC)デバイス、デバイスパッケージ、集積回路(IC)パッケージ、ウェーハ、半導体デバイス、パッケージオンパッケージ(PoP)デバイス、放熱デバイス、及び/又はインターポーザを含み得る。
【0133】
本開示における図面は、様々な部品、コンポーネント、物体、デバイス、パッケージ、集積デバイス、集積回路、及び/又はトランジスタの、実際の表現及び/又は概念的表現を表し得ることに留意されたい。いくつかの事例では、図面は、縮尺通りではない場合がある。いくつかの事例では、明瞭化の目的のために、すべてのコンポーネント及び/又は部品が示されていない場合もある。いくつかの事例では、図面中の様々な部品及び/又はコンポーネントの位置、場所、サイズ、及び/又は形状は、例示的なものであり得る。いくつかの実装形態では、図面中の様々なコンポーネント及び/又は部品は、任意選択的なものとすることができる。
【0134】
「例示的(exemplary)」という語は、「例、事例、又は例示としての役割を果たすこと」を意味するために本明細書で使用される。「例示的」として本明細書に記載の実装形態又は態様はいずれも、必ずしも本開示の他の態様よりも好ましい又は有利であるとして解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、説明する特徴、利点、又は動作モードを含むことを必要とするとは限らない。「結合される」という用語は、本明細書では、2つの物体間の直接的又は間接的な結合(例えば、機械的結合)を指すために使用されている。例えば、物体Aが物体Bに物理的に接触しており、物体Bが物体Cに接触している場合には、物体Aと物体Cとは、それらが互いに物理的に直接接触していない場合であっても、依然として互いに結合されていると見なすことができる。物体Bに結合される物体Aは、物体Bの少なくとも一部に結合することができる。「電気的に結合される」という用語は、電流(例えば、信号、電力、接地)が2つの物体間を移動し得るように、2つの物体が直接的又は間接的に一体に結合されることを意味し得る。電気的に結合されている2つの物体は、それら2つの物体の間に電流を伝播させる場合もあれば、伝播させない場合もある。用語「第1」、「第2」、「第3」、及び「第4」(及び/又は、第4を上回るいずれのもの)の使用は、任意的である。説明されているコンポーネントのうちのいずれも、第1のコンポーネント、第2のコンポーネント、第3のコンポーネント、又は第4のコンポーネントとすることができる。例えば、第2のコンポーネントと称されているコンポーネントは、第1のコンポーネント、第2のコンポーネント、第3のコンポーネント、又は第4のコンポーネントとすることもできる。「封入する」、「封入すること」という用語、及び/又はその派生語は、物体が別の物体を部分的に封入すること、又は完全に封入し得ることを意味する。「上部(top)」及び「底部(bottom)」という用語は、任意的である。上部に位置しているコンポーネントは、底部に位置しているコンポーネントの上に位置し得る。上部のコンポーネントを底部のコンポーネントと見なすことができ、その逆も同様である。本開示に記載のように、第2のコンポーネント「の上に(over)」位置している第1のコンポーネントとは、底部又は上部がどのように任意的に定義されているかに応じて、その第1のコンポーネントが、第2のコンポーネントの上方に位置していること又は下方に位置していることを意味し得る。別の実施例では、第1のコンポーネントが、第2のコンポーネントの第1の表面の上に(例えば、上方に)位置していてもよく、第3のコンポーネントが、第2のコンポーネントの第2の表面の上に(例えば、下方に)位置していてもよく、この場合、第2の表面は、第1の表面の反対側にある。ある1つのコンポーネントが別のコンポーネントの上に位置している文脈において、本出願で使用される場合の「の上に」という用語は、別のコンポーネント上に、及び/又は別のコンポーネントの中に存在している(例えば、コンポーネントの表面上に存在しているか、コンポーネントの中に埋め込まれている)コンポーネントを意味するために使用することができることに更に留意されたい。よって、例えば、第2のコンポーネントの上に存在している第1のコンポーネントとは、(1)第1のコンポーネントが第2のコンポーネントの上に存在しているが、第2のコンポーネントには直接接触していないこと、(2)第1のコンポーネントが第2のコンポーネント上に(例えば、その表面上に)存在していること、及び/又は(3)第1のコンポーネントが第2のコンポーネントの中に存在している(例えば、その中に埋め込まれている)ことを意味し得る。第2のコンポーネント「の中に(in)」位置している第1のコンポーネントは、第2のコンポーネントの中に部分的に位置している場合もあれば、第2のコンポーネントの中に完全に位置している場合もある。約X~XXである値は、XとXXとの間の値であって、XとXXとを含む値を意味し得る。XとXXとの間の値(単数又は複数)は、離散的又は連続的であり得る。本開示で使用される場合の「約(about)「値X」」又は「およそ(approximately)値X」という用語は、「値X」の10パーセントの範囲内を意味する。例えば、約1又はおよそ1の値とは、0.9~1.1の範囲の値を意味することになる。
【0135】
いくつかの実装形態では、相互接続部とは、2つの点、要素、及び/又はコンポーネント間の電気的接続を可能にする又は容易にする、デバイス又はパッケージの要素又はコンポーネントである。いくつかの実装形態では、相互接続部は、トレース(例えば、トレース相互接続部)、ビア(例えば、ビア相互接続部)、パッド(例えば、パッド相互接続部)、ピラー、メタライゼーション層、再配線層、及び/又はアンダーバンプメタライゼーション(under bump metallization、UBM)層/相互接続部を含み得る。いくつかの実装形態では、相互接続部は、信号(例えば、データ信号)、接地、及び/又は電力に関する電気経路を提供するように構成され得る導電性材料を含み得る。相互接続部は、2つ以上の要素又はコンポーネントを含み得る。相互接続部は、1つ又は複数の相互接続部によって画定され得る。相互接続部は、1つ又は複数の金属層を含み得る。相互接続部は、回路の一部とすることができる。異なる実装形態では、相互接続部を形成するために、異なるプロセス及び/又はシーケンスを使用することができる。いくつかの実装形態では、相互接続部を形成するために、化学気相成長(CVD)プロセス、物理気相成長(PVD)プロセス、スパッタリングプロセス、スプレーコーティング、及び/又はめっきプロセスを用いることができる。
【0136】
また、本明細書に含まれている様々な開示は、フローチャート、フロー図、構造図、又はブロック図として示されているプロセスとして説明される場合があることにも留意されたい。フローチャートは、動作を逐次プロセスとして説明することがあるが、動作の多くは並行して又は同時に実施され得る。加えて、動作の順序は並べ替えられてもよい。プロセスは、その動作が完了すると終了する。
【0137】
以下では、本発明の理解を容易にするためにさらなる例が説明される。
【0138】
態様1:少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のボール相互接続部及び複数のはんだ相互接続部とを備えるパッケージ。第2の基板が、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。第2の基板の第2の表面が、第1の基板に面している。はんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスとはんだレジスト層との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部が、第1の基板と第2の基板との間に位置する。複数のボール相互接続部及び複数のはんだ相互接続部が、第1の基板を第2の基板に結合するように構成されている。
【0139】
態様2:複数のボール相互接続部及び複数のはんだ相互接続部が、第2の基板の複数のポスト相互接続部に結合されており、複数のポスト相互接続部が、はんだレジスト層によって横方向に取り囲まれている、請求項1に記載のパッケージ。
【0140】
態様3:複数のボール相互接続部が、270マイクロメートル以下のピッチを有する隣接するボール相互接続部を含む、態様1から2に記載のパッケージ。
【0141】
態様4:複数のボール相互接続部が、約200~270マイクロメートルの範囲内のピッチを有する隣接するボール相互接続部を含む、態様3に記載のパッケージ。
【0142】
態様5:複数のボール相互接続部が、第1の集積デバイスを横方向に取り囲む少なくとも300個のボール相互接続部を含む、態様1から4に記載のパッケージ。
【0143】
態様6:第1の基板と第2の基板との間に位置する封入層を更に備え、封入層の一部分がはんだレジスト層と第1の集積デバイスとの間に位置する、態様1から5に記載のパッケージ。
【0144】
態様7:封入層が、第1の集積デバイス、複数のボール相互接続部、及び複数のはんだ相互接続部を少なくとも部分的に封入する、態様6に記載のパッケージ。
【0145】
態様8:はんだレジスト層が、第1の厚さを有する第1の部分と、第2の厚さを有する第2の部分とを含み、はんだレジスト層の第1の部分が、複数のポスト相互接続部の厚さよりも大きい第1の厚さを有し、はんだレジスト層の第2の部分が、複数のポスト相互接続部の厚さよりも小さい第2の厚さを有し、はんだレジスト層の第2の部分が、第1の集積デバイスの上に位置する、態様1から7に記載のパッケージ。
【0146】
態様9:第2の基板の第1の表面に結合された第2の集積デバイスを更に備え、第2の基板のはんだレジスト層と第1の集積デバイスの裏面との間の垂直ギャップが、第2の基板のはんだレジスト層と第1の基板のはんだレジスト層との間の別の垂直ギャップよりも小さい、態様1から8に記載のパッケージ。
【0147】
態様10:複数のボール相互接続部が、銅コアボール(copper core balls、CCBs)を含む、態様1から9に記載のパッケージ。
【0148】
態様11:第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された複数のはんだ相互接続部とを備える、パッケージ。第1の基板が、少なくとも1つの第1の誘電体層と、第1の複数の相互接続部であって、第1の複数のポスト相互接続部を含む第1の複数の相互接続部と、第1の基板の第1の表面に結合された第1のはんだレジスト層とを備える。第2の基板が、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、第2の複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合された第2のはんだレジスト層とを備える。第2の基板の第2の表面が、第1の基板に面している。第2のはんだレジスト層が、キャビティを含む。キャビティが、第1の集積デバイスと第2のはんだレジスト層との間に位置する。複数のはんだ相互接続部が、第1の基板と第2の基板との間に位置する。複数のはんだ相互接続部が、第1の基板を第2の基板に結合するように構成されている。
【0149】
態様12:複数のはんだ相互接続部が、(i)第1の基板の第1の複数のポスト相互接続部、及び(ii)第2の基板の第2の複数のポスト相互接続部に結合されており、第1の複数のポスト相互接続部が、第1のはんだレジスト層によって横方向に取り囲まれており、第2の複数のポスト相互接続部が、第2のはんだレジスト層によって横方向に取り囲まれている、態様11に記載のパッケージ。
【0150】
態様13:複数のはんだ相互接続部が、270マイクロメートル以下のピッチを有する隣接するはんだ相互接続部を含む、態様11から12に記載のパッケージ。
【0151】
態様14:複数のはんだ相互接続部が、約150~270マイクロメートルの範囲内のピッチを有する隣接するはんだ相互接続部を含む、態様13に記載のパッケージ。
【0152】
態様15:複数のはんだ相互接続部が、第1の集積デバイスを横方向に取り囲む少なくとも300個のはんだ相互接続部を含む、態様11から14に記載のパッケージ。
【0153】
態様16:第1の基板と第2の基板との間に位置する封入層を更に備え、封入層の一部分が第2のはんだレジスト層と第1の集積デバイスとの間に位置する、封入層を更に備える、態様11から15に記載のパッケージ。
【0154】
態様17:封入層が、第1の集積デバイス及び複数のはんだ相互接続部を少なくとも部分的に封入する、態様16に記載のパッケージ。
【0155】
態様18:第2のはんだレジスト層が、第1の厚さを有する第1の部分と、第2の厚さを有する第2の部分とを含み、第2のはんだレジスト層の第1の部分が、第2の複数のポスト相互接続部の厚さよりも大きい第1の厚さを有し、第2のはんだレジスト層の第2の部分が、第2の複数のポスト相互接続部の厚さよりも小さい第2の厚さを有し、第2のはんだレジスト層の第2の部分が、第1の集積デバイスの上に位置する、態様11から17に記載のパッケージ。
【0156】
態様19:第2の基板の第1の表面に結合された第2の集積デバイスを更に備え、第2の基板のはんだレジスト層と第1の集積デバイスの裏面との間の垂直ギャップが、第2の基板のはんだレジスト層と第1の基板のはんだレジスト層との間の別の垂直ギャップよりも小さい、態様11から18に記載のパッケージ。
【0157】
態様20:第1の基板に結合されたパッシブデバイスを更に備える、態様11から19に記載のパッケージ。
【0158】
態様21:少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板と、第1の基板に結合された第1の集積デバイスと、第2の基板と、第1の基板及び第2の基板に結合された基板間相互接続のための手段とを備える、パッケージ。第2の基板が、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。はんだレジスト層は、キャビティを含む。キャビティは、第1の集積デバイスとはんだレジスト層との間に位置する。基板間相互接続のための手段は、第1の基板と第2の基板との間に位置する。基板間相互接続のための手段は、第1の基板を第2の基板に結合するように構成されている。
【0159】
態様22:基板間相互接続のための手段が、複数のボール相互接続部及び/又は複数のはんだ相互接続部を含む、態様21に記載のパッケージ。
【0160】
態様23:基板間相互接続のための手段が、第2の基板の複数のポスト相互接続部に結合されている、態様21から22に記載のパッケージ。
【0161】
態様24:第1の基板が、第1の複数の相互接続部を含み、第1の複数の相互接続部が、第1の複数のポスト相互接続部を備え、基板間相互接続のための手段が、第1の基板の第1の複数のポスト相互接続部に結合されている、態様23に記載のパッケージ。
【0162】
態様25:基板間相互接続のための手段が、約150~270マイクロメートルの範囲内のピッチを有する相互接続部を含む、態様21から24に記載のパッケージ。
【0163】
態様26:少なくとも1つの第1の誘電体層と、第1の複数の相互接続部とを備える第1の基板を提供することを含む方法。方法は、第1の集積デバイスを第1の基板に結合する。方法は、複数の基板間相互接続部が第1の基板と第2の基板との間に位置するように、複数の基板間相互接続部を介して第2の基板を第1の基板に結合する。第2の基板が、第1の表面及び第2の表面と、少なくとも1つの第2の誘電体層と、第2の複数の相互接続部であって、複数のポスト相互接続部を備える、第2の複数の相互接続部と、第2の基板の第2の表面に結合されたはんだレジスト層とを備える。はんだレジスト層は、キャビティを含む。キャビティが、はんだレジスト層と第1の集積デバイスとの間に位置する。
【0164】
態様27:複数の基板間相互接続部が、複数のボール相互接続部及び/又は複数のはんだ相互接続部を含む、態様26に記載の方法。
【0165】
態様28:複数の基板間相互接続部が、第2の基板の複数のポスト相互接続部に結合される、態様26から27に記載の方法。
【0166】
態様29:第1の基板が、第1の複数の相互接続部を含み、第1の複数の相互接続部が、第1の複数のポスト相互接続部を備え、複数の基板間相互接続部が、第1の基板の第1の複数のポスト相互接続部に結合される、態様28に記載の方法。
【0167】
態様30:複数の基板間相互接続部が、約150~270マイクロメートルの範囲内のピッチを有する相互接続部を含む、態様26から29に記載の方法。
【0168】
本明細書に記載の本開示の様々な特徴は、本開示から逸脱することなく、異なるシステムにおいて実装することができる。本開示の上記の態様は、単なる例に過ぎず、本開示を限定するものとして解釈されるべきではないことに留意すべきである。本開示の諸態様の説明は、例示的であることが意図されており、特許請求の範囲を限定することを意図するものではない。それゆえ、本教示は、他のタイプの装置に容易に適用することができ、当業者には、多くの代替形態、修正形態、及び変形形態が明らかとなるであろう。
図1
図2
図3
図4
図5A
図5B
図5C
図6A
図6B
図6C
図7
図8
図9
図10A
図10B
図10C
図11
図12
【国際調査報告】