特表 2025-503255 マルチチャネルデジタル／アナログ変換器のための過電流制限の装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-01-30

(54)【発明の名称】マルチチャネルデジタル／アナログ変換器のための過電流制限の装置及び方法

(51)【国際特許分類】

   H02M 1/00 20070101AFI20250123BHJP

   H03M 1/66 20060101ALI20250123BHJP

   G06F 1/28 20060101ALI20250123BHJP

   G06F 1/30 20060101ALI20250123BHJP

【ＦＩ】

H02M1/00 H

H02M1/00 L

H03M1/66 C

G06F1/28

G06F1/30 305

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024544933

(86)(22)【出願日】2023-01-30

(85)【翻訳文提出日】2024-09-26

(86)【国際出願番号】 US2023011814

(87)【国際公開番号】W WO2023147100

(87)【国際公開日】2023-08-03

(31)【優先権主張番号】17/587,972

(32)【優先日】2022-01-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ポール トーマス フロスト

(72)【発明者】

【氏名】アディトゥヤ ヴィグネシュ ラマカンス ボミレッディパッリ

(72)【発明者】

【氏名】ヒューゴ チェウン

(72)【発明者】

【氏名】アブドゥラ イルマズ

(72)【発明者】

【氏名】ルーベン アントニオ ヴァスケズ

【テーマコード（参考）】

5B011

5H740

5J022

【Ｆターム（参考）】

5B011DB01

5B011EA10

5B011GG06

5B011JA12

5H740BB07

5H740MM12

5J022AB01

5J022BA06

5J022CA07

(57)【要約】

システム（１００）が、複数のデジタル／アナログ変換器（ＤＡＣ）チャネル（Ｃ１～ＣＮ）を含む。各ＤＡＣチャネルは、制限開始信号又は制限終了信号を受信する電流制御回路（１５０－１）を含む。電流制御回路（１５０－１）は、制限開始信号に応答してチャネルの出力電流制限値を低減させ、制限終了信号に応答して出力電流制限値を増加させる。各チャネルは、チャネルの出力電流を測定し、出力電流が高電流制限値を超える場合にチャネル過電流アラート信号を提供するように適合された電流センサ回路（１２０－１）を含む。システム（１００）は、高電流制限値を超えるチャネルの数が最大許容数よりも大きい場合に、制限開始信号をアサートし、高電流制限値を超えるチャネルの数が最大許容数からヒステリシス値を引いた値よりも小さい場合に、制限終了信号をアサートするコントローラ（１４０）を含む。

【特許請求の範囲】

【請求項1】

マルチチャネルデジタル／アナログ変換器（ＤＡＣ）であって、
複数のＤＡＣチャネルであって、各々が、デジタル入力信号を受信するように適合された入力を有し、前記デジタル入力信号をアナログ出力信号に変換するように動作可能である、前記複数のＤＡＣチャネルと、
各ＤＡＣチャネルに結合される加算器回路と、
前記加算器回路に結合されるコントローラと、
を含み、
各ＤＡＣチャネルが、出力電流を有し、前記各ＤＡＣチャネルが、
制限開始信号又は制限終了信号を受信するように適合された第１の入力を有する電流制御回路であって、前記制限開始信号に応答して前記出力電流の出力電流制限値を高電流制限値から低電流制限値に低減させ、前記制限終了信号に応答して前記出力電流制限値を前記高電流制限値に増加させるように動作可能である、前記電流制御回路と、
前記電流制御回路に結合される電流センサ回路であって、前記出力電流を測定し、前記出力電流が前記高電流制限値を超える場合にチャネル過電流アラート信号を提供するように適合された、前記電流センサ回路と、
前記電流センサ回路に結合されるアナログフィルタであって、前記チャネル過電流アラート信号に応答して、フィルタリングされたチャネル過電流アラート信号を提供するように動作可能である前記アナログフィルタと、
を含み、
前記加算器回路が、前記高電流制限値を超えるＤＡＣチャネルの数を示す和信号を提供するように動作可能であり、
前記コントローラが、前記高電流制限値を超えるＤＡＣチャネルの数が最大チャネル過電流制限信号よりも大きい場合に、前記制限開始信号をアサートし、前記高電流制限値を超えるチャネルの数が前記最大チャネル過電流制限信号からヒステリシス値を引いた値よりも小さい場合に、前記制限終了信号をアサートするように動作可能である、
ＤＡＣ。

【請求項2】

請求項１に記載のＤＡＣであって、前記コントローラに結合されるデジタルフィルタであって、前記制限終了信号に時間遅延を適用するように動作可能である前記デジタルフィルタをさらに含む、ＤＡＣ。

【請求項3】

請求項１に記載のＤＡＣであって、前記コントローラに結合されるデジタルフィルタであって、時間遅延を適用することなく前記制限開始信号を通過させるように動作可能である前記デジタルフィルタをさらに含む、ＤＡＣ。

【請求項4】

請求項１に記載のＤＡＣであって、前記アナログフィルタが、前記チャネル過電流アラート信号から高周波成分を除去するように、及び、前記フィルタリングされたチャネル過電流アラート信号を提供するように動作可能であるローパスフィルタである、ＤＡＣ。

【請求項5】

請求項１に記載のＤＡＣであって、前記コントローラが、前記チャネル過電流制限値を超えるチャネルの数を、前記最大チャネル過電流制限信号と、前記最大チャネル過電流制限信号から前記ヒステリシス値を引いた値と、比較することにより、前記制限開始信号又は前記制限終了信号をアサートするように動作可能である比較回路を含む、ＤＡＣ。

【請求項6】

請求項１に記載のＤＡＣであって、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに応答して、前記コントローラが、前記チャネル過電流制限値を超えるチャネルの数を、前記最大チャネル過電流制限信号と、前記最大チャネル過電流制限信号から前記ヒステリシス値を引いた値と、比較するように動作可能である、ＤＡＣ。

【請求項7】

マルチチャネルデジタル／アナログ変換器（ＤＡＣ）であって、
各々が、デジタル信号入力及びアナログ信号出力を有する、複数のＤＡＣチャネルと、
各ＤＡＣチャネルに結合される加算器回路と、
前記加算器回路に結合されるコントローラと、
前記コントローラに結合されるデジタルフィルタと、
を含み、
各ＤＡＣチャネルが、出力電流を有し、前記各ＤＡＣチャネルが、
制限開始信号又は遅延された制限終了信号を受信するように適合された第１の入力を有する電流制御回路であって、前記制限開始信号に応答して前記出力電流制限値を高電流制限値から低電流制限値に低減させることによって前記ＤＡＣチャネルの出力電流制限値を低減させ、前記遅延された制限終了信号に応答して前記出力電流制限値を前記高電流制限値に増加させるように動作可能である、前記電流制御回路と、
前記電流制御回路に結合される電流センサ回路であって、前記出力電流を測定し、前記出力電流が前記高電流制限値を超える場合にチャネル過電流アラート信号を提供するように適合される、前記電流センサ回路と、
前記電流センサ回路に結合されるローパスフィルタであって、前記チャネル過電流アラート信号に応答して、フィルタリングされたチャネル過電流アラート信号を提供するように動作可能である、前記ローパスフィルタと、
を含み、
前記加算器回路が、前記高電流制限値を超えるＤＡＣチャネルの数を示す和信号を提供するように動作可能であり、
前記コントローラが、前記高電流制限値を超えるＤＡＣチャネルの数が最大チャネル過電流制限信号よりも大きい場合に、前記制限開始信号をアサートし、前記高電流制限値を超えるチャネルの数が前記最大チャネル過電流制限信号からヒステリシス値を引いた値よりも小さい場合に、前記制限終了信号をアサートするように動作可能であり、
前記デジタルフィルタが、前記制限終了信号に時間遅延を適用することによって前記遅延された制限終了信号を提供し、前記制限開始信号を通過させるように動作可能である、
ＤＡＣ。

【請求項8】

請求項７に記載のＤＡＣであって、前記コントローラが、前記高電流制限値を超えるチャネルの数を、前記最大チャネル過電流制限信号と、前記最大チャネル過電流制限信号から前記ヒステリシス値を引いた値と、比較することにより、前記制限開始信号又は前記制限終了信号をアサートするように動作可能である比較回路を含む、ＤＡＣ。

【請求項9】

請求項７に記載のＤＡＣであって、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに応答して、前記コントローラが、前記高電流制限値を超えるチャネルの数を、前記最大チャネル過電流制限信号と、前記最大チャネル過電流制限信号から前記ヒステリシス値を引いた値と、比較するように動作可能である、ＤＡＣ。

【請求項10】

請求項７に記載のＤＡＣであって、前記デジタルフィルタが、時間遅延を適用することなく前記制限開始信号を通過させるように動作可能である、ＤＡＣ。

【請求項11】

マルチチャネルデジタル／アナログ変換器（ＤＡＣ）のための過電流保護の方法であって、
各ＤＡＣチャネルの出力電流を測定し、高電流制限値よりも大きい出力電流を有する各ＤＡＣチャネルに対してチャネル過電流アラート信号をアサートすることと、
アサートされたチャネル過電流アラート信号の合計を判定することと、
アサートされたチャネル過電流アラート信号の前記合計が最大チャネル過電流制限を超えることに応答して、制限開始信号をアサートすることと、
アサートされたチャネル過電流アラート信号の前記合計が前記最大チャネル過電流制限からヒステリシス値を引いた値よりも小さいことに応答して、制限終了信号をアサートすることと、
前記制限開始信号をアサートすることに応答して、前記ＤＡＣチャネルの出力電流制限値を前記高電流制限値からより低い電流制限値に低減させることと、
前記制限終了信号をアサートすることに応答して、前記ＤＡＣチャネルの前記出力電流制限値を前記より低い電流制限値から前記高電流制限値に増加させることと、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、前記制限終了信号に時間遅延を適用することにより、前記出力電流制限値が、前記より低い電流制限値から前記高電流制限値に増加するのを遅延させることをさらに含む、方法。

【請求項13】

請求項１１に記載の方法であって、前記制限開始信号に時間遅延を適用しないことにより、前記出力電流制限値を前記高電流制限値からより低い電流制限値に低減することを遅延させないことをさらに含む、方法。

【請求項14】

請求項１１に記載の方法であって、クロック信号の立ち上がりエッジに応答して、前記制限開始信号又は前記制限終了信号をアサートすることをさらに含む、方法。

【請求項15】

請求項１１に記載の方法であって、クロック信号の立ち下がりエッジに応答して、前記制限開始信号又は前記制限終了信号をアサートすることをさらに含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本説明は、概して、デジタル／アナログ変換器（ＤＡＣ）に関し、より具体的には、マルチチャネルＤＡＣのための過電流制限に関する。

【背景技術】

【0002】

マルチチャネルＤＡＣは、無線基地局、レーダシステム、及び、例えば、（無線で又は別の媒体によって）信号を送信するために、高周波（ＲＦ）電力増幅器を利用する他のシステムに用いられる。多くの用途において、マルチチャネルＤＡＣに電力供給するために電源が利用され、マルチチャネルＤＡＣの出力が、それぞれの動的負荷（例えば、アンテナ）に結合され得る。動的負荷によって電流需要が変動し得るため、ＤＡＣチャネルは一般に、負荷のピーク電流需要を供給するように設計される。このために、すべてのＤＡＣチャネルに結合された負荷の総ピーク電流需要を満たせるように電源を設計する必要がある。１つ又はそれ以上の動的負荷のピーク電流需要が瞬間的にしか持続し得ない可能性があるので、すべての負荷のピーク電流需要を満たせる電源の利用は、非効率的で高価なシステムにつながる。

【0003】

例えば、１６チャネルのＤＡＣが、各ＤＡＣチャネルが５０ｍＡのピーク電流を供給できるように構成され得る。したがって、ＤＡＣチャネルに電力を提供するために、８００ｍＡを供給できる電源が利用され得る。任意の時間に、ＤＡＣチャネルの小さなサブセット（例えば、３つ）のみが、５０ｍＡを超える出力電流（例えば、６０ｍＡ）の供給を必要とされ得る一方で、他の１３個のＤＡＣチャネルが１０ｍＡのみを供給し得る。既存のマルチチャネルＤＡＣは、任意の個々のＤＡＣチャネルの出力電流がピーク電流制限値を超える場合、そのＤＡＣチャネルの出力が電圧源（例えば、供給レール）にプルされるように構成される。この結果、ＤＡＣチャネルはもはや、出力電圧の低下を防止するために高出力電流の供給を必要とされない。結果として、ＤＡＣチャネルのトランジスタの損傷が防止される。例えば、ＤＡＣチャネルの出力電流が、５０ｍＡのピーク出力制限値を有するが、６０ｍＡを供給している場合、ＤＡＣチャネルの出力は、電圧源（供給レール）にプルされる。多くの場合、いくつかのＤＡＣチャネルがより少ない電流を引き出し得るため、電源がすべてのＤＡＣチャネルの総電流需要を満たし得るとしても、１つ又はそれ以上のＤＡＣチャネルは、それらの出力電流がピーク電流制限値を超えるため、動作不能となり得る。

【発明の概要】

【0004】

一態様において、マルチチャネルデジタル／アナログ変換器（ＤＡＣ）システムが、複数のＤＡＣチャネルを含み、複数のＤＡＣチャネルの各々が、デジタル入力信号を受信しデジタル入力信号をアナログ出力信号に変換するように適合された入力を含む。各ＤＡＣチャネルは、制限開始信号又は制限終了信号を受信するように適合された第１の入力を含む電流制御回路を含む。電流制御回路は、制限開始信号に応答してＤＡＣチャネルの出力電流の出力電流制限値を高電流制限値から低電流制限値に低減させ、また、制限終了信号に応答して出力電流制限値を高電流制限値に増加させる。各ＤＡＣチャネルは、電流制御回路に結合された電流センサ回路を含む。電流センサ回路は、出力電流を測定し、出力電流が高電流制限値を超える場合にチャネル過電流アラート信号を提供する。各ＤＡＣチャネルは、電流センサ回路に結合されたアナログフィルタを含む。アナログフィルタは、チャネル過電流アラート信号に応答して、フィルタリングされたチャネル過電流アラート信号を提供する。マルチチャネルＤＡＣシステムは、各ＤＡＣチャネルに結合された加算器回路を含む。加算器回路は、高電流制限値を超えるＤＡＣチャネルの数を示す和信号を提供する。マルチチャネルＤＡＣシステムは、加算器回路に結合されたコントローラを含む。コントローラは、高電流制限値を超えるＤＡＣチャネルの数が最大チャネル過電流制限信号よりも大きい場合に、制限開始信号をアサートし、高電流制限値を超えるチャネルの数が最大チャネル過電流制限信号からヒステリシス値を引いた値よりも小さい場合に、制限終了信号をアサートする。

【0005】

付加的な態様において、マルチチャネルＤＡＣシステムは、制限終了信号を受信するように適合された入力を有するデジタルフィルタを含む。デジタルフィルタは、制限終了信号に時間遅延を適用する。デジタルフィルタは、時間遅延を適用することなく制限開始信号を通過させる。

【0006】

付加的な態様において、アナログフィルタは、チャネル過電流信号から高周波成分を除去し、フィルタリングされたチャネル過電流アラート信号を提供する、ローパスフィルタである。

【0007】

付加的な態様において、マルチチャネルＤＡＣシステムが、複数のＤＡＣチャネルを含む。ＤＡＣチャネルは、デジタル入力信号を受信し、デジタル入力信号をアナログ出力信号に変換するように適合された、それぞれの入力を含む。ＤＡＣチャネルは各々、制限開始信号又は遅延された制限終了信号を受信するように適合された第１の入力を含む電流制御回路を含む。電流制御回路は、制限開始信号に応答して出力電流制限値を高電流制限値から低電流制限値に低減させ、遅延された制限終了信号に応答して出力電流制限値を高電流制限値に増加させることによって、ＤＡＣチャネルの出力電流制限値を動的に調整する。ＤＡＣチャネルは各々電流センサ回路を含み、電流センサ回路は、ＤＡＣチャネルの出力電流を測定し、出力電流が高電流制限値を超える場合にチャネル過電流アラート信号を提供するように適合される。ＤＡＣチャネルは各々、チャネル過電流アラート信号を受信するように適合された入力を含む、ローパスフィルタを含む。ローパスフィルタは、チャネル過電流アラート信号から高周波成分を除去し、フィルタリングされたチャネル過電流アラート信号を提供する。マルチチャネルＤＡＣシステムは、加算器回路を含み、加算器回路は、ＤＡＣチャネルからそれぞれのフィルタリングされたチャネル過電流アラート信号を受信し、高電流制限値を超えるＤＡＣチャネルの数を示す和信号を提供するように適合された入力を含む。マルチチャネルＤＡＣシステムはコントローラを含み、コントローラは、クロック信号を受信するように適合された第１の入力と、ヒステリシス値を有するヒステリシス信号を受信するように適合された第２の入力と、高電流制限値を超えることが許容されるＤＡＣチャネルの最大数を示す最大チャネル過電流制限信号を受信するように適合された第３の入力と、和信号を受信するように適合された第４の入力とを含む。コントローラは、高電流制限値を超えるＤＡＣチャネルの数が最大チャネル過電流制限信号よりも大きい場合に、制限開始信号をアサートし、また、高電流制限値を超えるチャネルの数が最大チャネル過電流制限信号からヒステリシス値を引いた値よりも小さい場合に、制限終了信号をアサートする。マルチチャネルＤＡＣシステムは、制限開始信号又は制限終了信号を受信するように適合された入力を含むデジタルフィルタを含む。デジタルフィルタは、制限終了信号に時間遅延を適用することにより、遅延された制限終了信号を提供するが、制限開始信号は通過させる。

【0008】

付加的な態様において、マルチチャネルデジタル／アナログ変換器（ＤＡＣ）のための過電流保護の方法が、ＤＡＣチャネルの出力電流を測定することと、出力電流が高電流制限値を超えて上昇する場合にチャネル過電流アラート信号を提供することとを含む。この方法は、チャネル過電流アラート信号をフィルタリングすることによって高周波成分を除去することと、フィルタリングされた過電流アラート信号に基づいて、高電流制限値を超えるＤＡＣチャネルの総数を判定することとを含む。この方法は、高電流制限値を超えるＤＡＣチャネルの総数を、最大チャネル過電流制限、及び最大チャネル過電流制限からヒステリシス値を引いた値と比較することを含む。この方法は、高電流制限値を超えるＤＡＣチャネルの総数が最大チャネル過電流制限よりも大きい場合に、制限開始信号をアサートすることと、高電流制限値を超えるＤＡＣチャネルの総数が最大チャネル過電流制限からヒステリシス値を引いた値よりも小さい場合に、制限終了信号をアサートすることとを含む。この方法は、制限開始信号に応答して、ＤＡＣチャネルの出力電流制限値を高電流制限値からより低い電流制限値に低減させ、制限終了信号に応答して、ＤＡＣチャネルの出力電流制限値をより低い電流制限値から高電流制限値に増加させることを含む。

【図面の簡単な説明】

【0009】

【図1A】一例のマルチチャネルＤＡＣシステムのブロック図である。

【0010】

【図1B】過電流アラート波形である。

【図1C】フィルタリングされた過電流アラート波形である。

【0011】

【図2】一例のＤＡＣチャネルの出力電流制限値の増加及び減少を図示する。

【0012】

【図3】一例の方法のフローチャートである。

【0013】

図面において、同じ参照数字又は他の特徴符号は、（機能的及び／又は構造的に）同じ又は同様の特徴を示すために用いられている。

【発明を実施するための形態】

【0014】

いくつかの例において、高チャネル数ＤＡＣの累積電流制限が実装され、個々のチャネル又は定義されたチャネルサブセットがそれらの最大電流状態になることを許容するが、高電流状態にあるチャネルの総数が定義された最大制限を超えると、全般的な電流制限値をすべてのＤＡＣチャネルに強制する。これらの例は、個々のチャネルが、ＤＡＣが瞬間的に提供できる最大電流を供給することを許容し得るが、電源が公称負荷により近い値に定格されることを依然として許容する。いくつかの例は、独立した電力領域の累積電流制限制御を容易にする。いくつかの例には以下が含まれ得る。（１）各ＤＡＣチャネルのための高電流（これは、デバイスの製造中に定義され得る、エンドユーザーによって定義され得る、若しくは動作中に定義され得る）検出及び出力フラグ、（２）最大電流を予め定められた値（これは、デバイスの製造中に定義され得る、エンドユーザーによって定義され得る、若しくは動作中に定義され得る）に（チャネルごとに、若しくは累積値としてのいずれかで）制限することを容易にし得るチャネルごとの電流制限、並びに／又は、（３）高電流状態にあるチャネルの数を維持／制限し、電流制限を設定し、及び／若しくは電流制限を有効にし、無効にするためのヒステリシスを実装するための状態機械若しくは他のプロセッサ若しくはコントローラ。

【0015】

図１Ａは、一例のマルチチャネルＤＡＣシステム１００のブロック図である。システム１００は、デジタル入力信号（それぞれ、Ｄ１、Ｄ２、．．．ＤＮ）を受信するように適合された、複数のＤＡＣチャネル（Ｃ１、Ｃ２、ＣＮ）を含む。ＤＡＣチャネルＣ１は、入力１０６－１においてデジタル入力信号Ｄ１を受信し、ＤＡＣチャネルＣ２は、入力１０６－２においてデジタル入力信号Ｄ２を受信し、ＤＡＣチャネルＣＮは、入力１０６－Ｎにおいてデジタル入力信号ＤＮを受信する。デジタル入力信号Ｄ１～ＤＮは、デジタル入力ワードとも呼ばれる。ＤＡＣチャネルＣ１～ＣＮは、デジタル入力信号Ｄ１～ＤＮを、それぞれの出力（それぞれ、１０８－１、１０８－２、．．．１０８－Ｎ）において提供されるそれぞれのアナログ出力信号（それぞれ、ＶＯＵＴ－１、ＶＯＵＴ－２、．．．ＶＯＵＴ－Ｎ）に変換する。簡単にするために、出力１０８－１及びアナログ出力信号ＶＯＵＴ－１のみを図１に示す。出力信号ＶＯＵＴ－１、ＶＯＵＴ－２、．．．ＶＯＵＴ－Ｎは、それぞれのデジタル入力信号Ｄ１～ＤＮのアナログ表現である。

【0016】

ＤＡＣチャネルＣ１～ＣＮは各々、それらの出力に結合されたそれぞれの負荷を有するが、図１は、簡単にするために単一の負荷１１０－１のみを示す。負荷１１０－１は、出力１０８－１と共通電位（例えば、接地）との間に結合される。いくつかの例において、負荷は、電力増幅器又はＲＦトランシーバなどの動的負荷であり得る。動的負荷の動作状態に応じて、ＤＡＣチャネルＣ１～ＣＮからの出力電流需要が変化し得る。例えば、Ｃ１～ＣＮは、それぞれの電力増幅器（図１には図示せず）に結合され得、各電力増幅器は、関連するアンテナ又は他の送信媒体に結合され得る。任意の時間に、アンテナ／送信チャネルのサブセットのみがアクティブであり得、一方、他のアンテナ／送信チャネルは非アクティブであり得る。結果として、アクティブなアンテナ／送信チャネルに結合された電力増幅器のサブセットのみが、それらの関連するＤＡＣチャネルから高電流（例えば、約６０ｍＡ～８０ｍＡ）を引き込み得、一方、非アクティブなアンテナ／送信チャネルに結合された電力増幅器が、それらの関連するＤＡＣチャネルから低電流／より低い電流（例えば、約５ｍＡ～１０ｍＡ）を引き込み得る。

【0017】

いくつかの例において、ＤＡＣチャネルＣ１～ＣＮは、ストリングＤＡＣセクション及び補間器セクション（図１に図示せず）を含み得る。ストリングＤＡＣセクション及び１つ又はそれ以上の補間器セクションを含むＤＡＣチャネルについては、本譲受人に譲渡され、参照によって本明細書に組み込まれる２０２２年１月２１日出願の米国特許出願番号１７／５８１，５１６、発明の名称「カスケードされた最下位ビット（ＬＳＢ）補間器回路を備えたデジタル／アナログ変換器」に記載されている。ストリングＤＡＣセクションは、デジタル入力ワードの粗い表現である出力を生成し、補間器セクションは、粗い表現電圧と、粗い表現電圧に非常に近い電圧であり得る第２の電圧と、の間の電圧の微細な補間である出力を生成する。他の例において、ＤＡＣチャネルは、デルタ－シグマアーキテクチャ又は任意の他の適切なアーキテクチャを有し得る。

【特許文献1】米国特許出願１７／５８１，５１６

【0018】

ＤＡＣチャネルＣ１～ＣＮは各々、それぞれのＤＡＣチャネルによって供給される出力電流を測定する電流センサ（例えば、チャネルＣ１の電流センサ１２０－１）を含み得る。図１は、簡単にするためにチャネルＣ１の電流センサのみを図示している。電流センサは、ＤＡＣチャネルの出力電流がチャネル過電流制限値（ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴ）を超える場合に、チャネル過電流アラート信号（例えば、Ｃ１のＯＶＥＲ－ＣＵＲＲＥＮＴ－１）を提供する。例えば、チャネルＣ１は電流センサ１２０－１を含み、電流センサ１２０－１は、出力電流ＩＯＵＴ－１を測定し、ＩＯＵＴ－１がＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超える場合、過電流アラート信号ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を提供する。チャネル過電流制限値ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴは、以下で説明するようにユーザー定義入力であり得、デバイスの製造中に設定され、及び／又は、動作中に（例えば、状態機械、プロセッサ、又は他のデジタル回路要素、及び／又はソフトウェアによって）設定される。例えば、合計１６個のＤＡＣチャネルがあり、各ＤＡＣチャネルが約５０ｍＡの出力電流を供給できる場合、電源がすべてのＤＡＣチャネルからの累積電流需要を満たせるならば、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴは、５０ｍＡよりもさらに高く（例えば、５０ｍＡよりも１０％又は２０％高く）設定され得る。それゆえ、電源が８００ｍＡを供給できる場合、電源が累積電流需要を満たせる限り、ＨＩＧＨ－ＣＵＲＲＥＮＴ ＬＩＭＩＴは、例えば６０ｍＡに等しく設定され得る。これによる効果は、電源がすべてのＤＡＣチャネルからの累積電流需要を満たせる場合、１つ又はそれ以上のチャネルが、限られた時間期間の間６０ｍＡの供給を許容され得ることである。他の例において、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴは、特定のチャネルが他のチャネルよりも高い又は低い制限値を有するように、チャネル固有とし得る。

【0019】

いくつかの例において、電流センサ１２０－１は、出力電流ＩＯＵＴ－１が負荷１１０－１を流れるときに生成される磁場（又は、チャネル電流の他の電気的、磁気的、若しくは機械的な指標）を測定し、それに応答して、負荷１１０－１を流れる電流の量に変換される電圧を生成する。

【0020】

ＤＡＣチャネルＣ１～ＣＮは各々、過電流アラート信号をフィルタリングするそれぞれのアナログ（又はデジタル）フィルタ（簡単にするためにＣ１のフィルタのみを示す）を含む。例えば、Ｃ１は、過電流アラート信号ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を受信するように結合された入力１２６－１を含むアナログ（又はデジタル）フィルタ１２４－１（例えば、ローパスフィルタ、ハイパスフィルタ、又はノッチフィルタ）を含む。アナログフィルタ１２４－１は、ＯＶＥＲ－ＣＵＲＲＥＮＴ－１から特定の周波数成分（フィルタがローパスフィルタである場合には高周波成分など）を除去し、フィルタリングされたチャネル過電流アラート信号ＦＩＬＴＥＲＥＤ－ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を出力１２６－２において提供する。出力電流ＩＯＵＴ－１が瞬間的にＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超え、その後ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴ未満に戻る場合、アナログフィルタ１２４－１は、ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を阻止する。これによる効果は、瞬間的な過電流状態により生成された瞬間的なグリッチがフィルタリングされることである。図１Ｂ及び図１Ｃは、それぞれ、アナログフィルタ１２４－１の例示の入力波形及び出力波形である。ｘ軸は時間を表し、ｙ軸は、過電流アラート信号及びフィルタリングされた過電流アラート信号を表す。図１Ｂは、アナログフィルタ１２４－１への入力である波形ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を示す。波形ＯＶＥＲ－ＣＵＲＲＥＮＴ－１は、ＤＡＣチャネルＣ１の瞬間的な過電流状態により生成されたグリッチ１２７を含む。したがって、ＯＶＥＲ－ＣＵＲＲＥＮＴ－１は、フィルタリングされる前の過電流の状態である。図１Ｃは、アナログフィルタ１２４－１の出力である波形ＦＩＬＴＥＲＥＤ－ＯＶＥＲ－ＣＵＲＲＥＮＴ－１を示す。グリッチ１２７は、アナログフィルタ１２４－１によってフィルタリングされる（例えば、除去される）。したがって、ＦＩＬＴＥＲＥＤ－ＯＶＥＲ－ＣＵＲＲＥＮＴ－１は、フィルタリングされた後の過電流の状態である。

【0021】

システム１００は、それぞれのＤＡＣチャネルＣ１～ＣＮの各々についてアナログフィルタの出力に結合された入力（１３２－１、．．．１３２－Ｎ）を含む加算器回路１３０を含む。加算器回路１３０は、出力１３４で、チャネル過電流制限値を超えたチャネルの数（「Ｎ」）を示す和信号（ＳＵＭＭＡＴＩＯＮ）を提供する。例えば、システム１００は、合計３２個のチャネルを含み得、そのうちの１０個のチャネルが過電流状態であり得る。したがって、和信号ＳＵＭＭＡＴＩＯＮは、１０個のチャネル（例えば、Ｎは１０である）がチャネル過電流制限値を超えたことを示す。

【0022】

システム１００は、信号生成器１４４によって生成され得るクロック信号ＣＬＫを受信するように結合された第１の入力１４２－１を有するコントローラ１４０を含む。いくつかの例において、ユーザーは、所望の周波数（例えば、１００ＭＨｚ、２００ＭＨｚ、５００ＭＨｚ）のクロック信号ＣＬＫを提供するように信号生成器１４４を構成し得る。コントローラ１４０は、ヒステリシス構成モジュール１４１からヒステリシス信号（ＨＹＳＴＥＲＩＳ）を受信するように結合された第２の入力１４２－２を有する。ヒステリシス信号ＨＹＳＴＥＲＥＳＩＳは、ヒステリシス値（「Ｈ」）を示す。以下で説明するように、出力電流制限値をより低い電流レベルからチャネル過電流制限値ＨＩＧＨ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴまで増加させるために、和数Ｎ（和信号ＳＵＭＭＡＴＩＯＮで示す）は、最大数「Ｍ」からＨを引いた値よりも小さい（すなわち、Ｎは（Ｍ－Ｈ）よりも小さい）必要がある。コントローラ１４０は、閾値構成モジュール１４５から最大チャネル制限信号（ＭＡＸ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴ）を受信するように結合された第３の入力１４２－３を有する。最大チャネル制限信号、ＭＡＸ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴは、出力電流制限値をＨＩＧＨ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴからより低い電流制限値ＬＯＷ－ＬＩＭＩＴまで低減させるために、過電流状態にある必要があるチャネルの最大数（「Ｍ」）を示す。いくつかの例において、ＭＡＸ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴ及びＨＹＳＴＥＲＥＳＩＳは、ユーザー構成可能である。例えば、ＭＡＸ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴを超えることが許容されるチャネルの最大数（「Ｍ」）は、システム１００に結合された電源によって供給され得る最大電流に基づき得る。

【0023】

コントローラ１４０は、過電流状態にあるＤＡＣチャネルの数（「Ｎ」）を示す和信号ＳＵＭＭＡＴＩＯＮを受信するように結合された第４の入力１４２－４を含む。

【0024】

コントローラ１４０は、和数Ｎ（ＳＵＭＭＡＴＩＯＮで示す）が最大チャネル制限Ｍ（ＭＡＸ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴで示す）よりも大きい場合、出力１４６において制限開始信号（ＳＴＡＲＴ－ＬＩＭＩＴ）をアサートし、和数ＮがＭからＨを引いた値（Ｍ－Ｈ）以下である場合、出力１４６において制限終了信号（ＥＮＤ－ＬＩＭＩＴ）をアサートする。したがって、過電流状態にあるチャネルの総数が最大許容数Ｍを超える場合、コントローラは、出力１４６においてＳＴＡＲＴ－ＬＩＭＩＴをアサートする。しかし、コントローラ１４０は、過電流状態にあるチャネルの総数がＭを下回る場合、ＥＮＤ－ＬＩＭＩＴを直ちにアサートしない。代わりに、コントローラ１４０は、ＥＮＤ＿ＬＩＭＩＴをアサートする前に、過電流状態にあるチャネルの総数がＭ－Ｈ未満になるまで待機する。

【0025】

動作において、高いチャネル電流需要により、１つ又はそれ以上のチャネルが、チャネル過電流制限値ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴをわずかに上回って動作し得る。チャネル電流需要がわずかに減少する場合、それらのチャネルは、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴをわずかに下回って動作し得、このことは、コントローラ１４０にＥＮＤ－ＬＩＭＩＴをアサートするように促し得る。チャネル電流需要が増加する場合、これらのチャネルは、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴをわずかに上回って動作し得、コントローラ１４０にＳＴＡＲＴ－ＬＩＭＩＴをアサートするように促す。結果として、ＤＡＣ １００は、必要でないかもしれない過電流保護をアクティブにし、また非アクティブにするように強制される。ヒステリシスを実装することにより、コントローラ１４０は、ＥＮＤ－ＬＩＭＩＴをアサートすること、及び、その直後にＳＴＡＲＴ－ＬＩＭＩＴをアサートすることを防止され、したがって、システムが周期変動することを防止する。ヒステリシス値Ｈは、数（例えば、ＤＡＣチャネルの数）を示し得る。コントローラ１４０又はその一部は、ハードウェア（例えば、論理回路要素、状態機械、マイクロプロセッサ、メモリ、及び／若しくは、特定用途向け集積回路）、ファームウェア、並びに／又はソフトウェアで実装されてもよい。

【0026】

ＤＡＣチャネルＣ１～ＣＮはそれぞれ、それぞれの電流制御回路を含み、電流制御回路は、制限開始信号ＳＴＡＲＴ－ＬＩＭＩＴに応答してＤＡＣチャネルの出力電流制限値を低減させ、制限終了信号ＥＮＤ－ＬＩＭＩＴに応答して出力電流制限値を増加させる。例えば、チャネルＣ１は、コントローラ１４０の出力１４６に（直接又はデジタルフィルタ１６０を介して間接的に）結合された第１の入力１５２－１を有する電流制御回路１５０－１を含む。電流制御回路１５０－１は、制限開始信号ＳＴＡＲＴ－ＬＩＭＩＴに応答して、ＤＡＣチャネルＣ１の出力電流制限値をＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴからより低い電流レベルＬＯＷＥＲ－ＬＩＭＩＴまで低減させ、ＥＮＤ－ＬＩＭＩＴに応答して、出力電流制限値を増加させてＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴに戻す。個々のＤＡＣチャネルを、それらの出力電流がピーク電流制限値を超える場合にシャットダウンする既存のマルチチャネルＤＡＣとは異なり、説明される例は、過電流状態にあるチャネルの総数が過電流状態にあるチャネルの最大許容数（例えば、Ｍ）未満であり、電源がすべてのチャネルによる累積電流需要を供給できる場合に、個々のＤＡＣチャネルが短い期間にわたってピーク電流制限値を超え得る出力電流を供給することを可能にする。例えば、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴは、６０ｍＡに等しく設定され得、過電流状態にあることが許容されるチャネルの最大数Ｍは、５に等しく設定され得る。４つのチャネルがＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超える（例えば、４つのチャネルが各々６５ｍＡを供給する）場合、それらの４つのチャネルは、電源がすべてのＤＡＣチャネルからの総累積電流需要を満たせる場合、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超えても動作し続けることが許容され得る。いくつかの例において、ＤＡＣチャネルについてのＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴは、製造中に設定され得る。いくつかの他の例は、システムの最大電流の設定を許容するが、システムの総電流がそれらの供給能力内にあることを確実にするためにすべてのチャネルの最大電流を低減させるのではなく、（最大システム電流を超えない限り）個々のチャネルごとにより高い最大電流を許容する。

【0027】

図２は、ＥＮＤ－ＬＩＭＩＴ信号のアサートに応答してＤＡＣチャネルの出力電流制限値をＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴに増加させ、ＳＴＡＲＴ－ＬＩＭＩＴ信号のアサートに応答してＤＡＣチャネルの出力電流制限値をより低い電流レベルＬＯＷＥＲ＿ＬＩＭＩＴに低減させることを示す。ｘ軸は、過電流状態にあるチャネルの総数を表し、ｙ軸は出力電流を表す。

【0028】

過電流状態にあるチャネルの総数Ｎが、過電流状態にあることが許容されるチャネルの最大数Ｍよりも大きい場合、ＤＡＣ １００は、ＳＴＡＲＴ－ＬＩＭＩＴをアサートし、これにより、すべてのチャネル内の電流制御回路（例えば、それぞれ、ＤＡＣチャネルＣ１～ＣＮについて電流制御回路１５０－１～１５０－Ｎ）に、出力電流制限値をより低いレベルＬＯＷＥＲ－ＬＩＭＩＴに低減させる。したがって、ＳＴＡＲＴ－ＬＩＭＩＴのアサートに応答して、すべてのＤＡＣチャネル（例えば、Ｃ１～ＣＮ）の出力電流は、より低いレベルＬＯＷＥＲ－ＬＩＭＩＴに低減される。これは、図２に破線で示されている。その後、ＮがＭを下回った場合、各ＤＡＣチャネルの電流制御回路（例えば、ＤＡＣチャネルＣ１についての電流制御回路１５０－１）は、出力電流制限値を直ちに増加させない。これは、図２において、「Ｍ」と「Ｍ－Ｈ」との間の下側の実線によって示されている。代わりに、各ＤＡＣチャネルの電流制御回路は、出力電流制限値を増加させる前に、Ｎが（Ｍ－Ｈ）よりも小さくなるまで待機する。出力電流制限値が増加すると、ＤＡＣチャネルの出力電流（例えば、Ｃ１のＩＯＵＴ－１）の上昇が許容される。ヒステリシスＨを実装することにより、コントローラ１４０は、ＥＮＤ－ＬＩＭＩＴをアサートしてその直後にＳＴＡＲＴ－ＬＩＭＩＴをアサートすることを防止され、それゆえ、システム１００が周期変動することが防止される。

【0029】

いくつかの例において、システム１００は、コントローラ１４０の出力１４６と各ＤＡＣチャネルへの入力（例えば、電流制限値回路１５０－１、．．．１５０－Ｎの入力１５２－１、．．．１５２－Ｎ）との間に組み込まれるデジタルフィルタ１６０を含む。デジタルフィルタ１６０は、コントローラ１４０の出力１４６に結合された入力１６２を有する。コントローラ１４０がＥＮＤ－ＬＩＭＩＴをアサートする場合、デジタルフィルタ１６０は、信号ＥＮＤ－ＬＩＭＩＴに時間遅延（例えば、１ｍ秒、１０ｍ秒）を適用し、遅延されたＥＮＤ－ＬＩＭＩＴを出力１６４において提供する。しかし、コントローラがＳＴＡＲＴ－ＬＩＭＩＴをアサートする場合、デジタルフィルタ１６０は、ＳＴＡＲＴ－ＬＩＭＩＴに時間遅延を適用せず、単にそれを出力１６４に転送する。それゆえ、過電流状態に応答して、コントローラ１４０がＳＴＡＲＴ－ＬＩＭＩＴをアサートする場合、デジタルフィルタ１６０は、時間遅延を適用することなく信号を転送し、これにより、各ＤＡＣチャネルにおける電流制御回路が、遅延なく直ちに電流制限を適用し、それゆえ、ＤＡＣチャネルへの損傷を防止することができる。しかし、（過電流状態にあるチャネルの総数がＭ－Ｈを下回ったために）コントローラ１４０がＥＮＤ－ＬＩＭＩＴをアサートする場合、デジタルフィルタ１６０は、１つ又はそれ以上のＤＡＣチャネルが最大許容数を超える前に瞬間的に最大許容数を下回ることによって引き起こされる潜在的な周期変動を防止する時間遅延を追加する。

【0030】

いくつかの例において、システム１００は、ＤＡＣチャネルの総数のサブセットのみが過電流状態にある場合でも、すべてのＤＡＣチャネル（例えば、Ｃ１～ＣＮ）の出力電流制限値を低減させる。例えば、システム１００は、合計１６個のＤＡＣチャネル（例えば、Ｃ１～Ｃ１６）を有し得、チャネル過電流制限値ＨＩＧＨ－ＣＨＡＮＮＥＬ－ＬＩＭＩＴを上回って動作し得るチャネルの最大数は、５に等しく設定され得る。６つのチャネルがＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超える場合（すなわち、過電流状態）、コントローラ１４０は、ＳＴＡＲＴ－ＬＩＭＩＴをアサートし、これにより、電流制御回路１５０に、すべてのチャネル（Ｃ１～Ｃ１６）の出力電流をＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴ（例えば、５０ｍＡ）からＬＯＷＥＲ－ＬＩＭＩＴ（例えば、１０ｍＡ）に下げさせる。他の例において、コントローラ１４０は、特定のＤＡＣチャネル（例えば、制限値を超える６つのチャネル、及び／又は電流制限値を超えた履歴を有するチャネル）の電流のみを低減させる。

【0031】

図３は、一例の方法３００のフローチャートである。ブロック３０４において、ＤＡＣチャネルの出力電流が測定され、ＤＡＣチャネルの出力電流がチャネル過電流制限値ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超える場合、過電流アラート信号が生成される。一例において、各ＤＡＣチャネル（例えば、１２０－１．．．１２０－Ｎ）の電流センサは、関連するＤＡＣチャネルの出力電流を測定し、ＤＡＣチャネルの出力電流がＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴを超える場合、過電流アラート信号を提供する。

【0032】

ブロック３０８において、１つ又はそれ以上の過電流アラート信号が、スプリアス成分及び／又は過渡成分を除去する（例えば、高周波成分を除去する）ためにフィルタリングされる。

【0033】

ブロック３１２において、過電流状態にあるＤＡＣチャネルの総数が判定される。一例において、加算器回路１３０は、過電流アラート信号の数に基づいて、過電流状態にあるＤＡＣチャネルの数Ｎ（和数Ｎとも呼ばれる）を判定する。ブロック３１６において、総和数Ｎは、過電流状態で動作することが許容されるチャネルの最大数Ｍと比較され、また、ＭからＨを引いた値（Ｍ－Ｈ）と比較され、ここで、Ｈはヒステリシス値である。一例において、コントローラ１４０は、ＮをＭと比較し、またＮを（Ｍ－Ｈ）と比較する。ＮがＭよりも大きい（Ｎ＞Ｍ）場合、制限開始信号ＳＴＡＲＴ－ＬＩＭＩＴがアサートされる（ブロック３２０）。ＮがＭからＨを引いた値よりも小さい場合（Ｎ＜（Ｍ－Ｈ））、制限終了信号ＥＮＤ－ＬＩＭＩＴがアサートされる（ブロック３２４）。ＳＴＡＲＴ－ＬＩＭＩＴがアサートされる場合、ＤＡＣチャネルＣ１～ＣＮの出力電流制限値は、より低い電流レベルＬＯＷＥＲ－ＬＩＭＩＴに低減される（ブロック３２８）。一例において、各ＤＡＣチャネルの電流制御回路（例えば、１５０－１．．．１５０－Ｎ）は、ＤＡＣチャネルを保護するために、それぞれのＤＡＣチャネルの出力電流制限値をより低い電流レベルに低減させる。ＥＮＤ－ＬＩＭＩＴがアサートされる場合、時間遅延がＥＮＤ－ＬＩＭＩＴに適用され（ブロック３３２）、その後（ブロック３３６において）、出力電流制限値がより高いレベル（例えば、ＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴ）に増加される。一例において、デジタルフィルタ１６０は、時間遅延をＥＮＤ－ＬＩＭＩＴに適用し、遅延されたＥＮＤ－ＬＩＭＩＴをＤＡＣチャネルのそれぞれの電流制御回路に提供する。これに応答して、ＤＡＣチャネルそれぞれの電流制御回路は、出力電流制限値をＨＩＧＨ－ＣＵＲＲＥＮＴ－ＬＩＭＩＴに増加させる。

【0034】

本明細書で説明されるシステムは、１つ又はそれ以上の半導体要素（トランジスタなど）、１つ又はそれ以上の受動要素（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は、１つ又はそれ以上の供給源（電圧源及び／又は電流源など）を含み得る。システム１００は、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含んでいてもよく、製造時又は製造後のいずれかにおいて、エンドユーザー及び／又は第三者などによって、受動要素及び／又は供給源のうちの少なくともいくつかに結合されて、説明される構造を形成するように適合されてもよい。いくつかの例は、集積回路内に実装された特定の要素を含み得、他の要素が集積回路の外部にあるが、他の例において、付加的な特徴又はより少ない特徴が、集積回路内に組み込まれていてもよい。また、集積回路の外部にあるものとして図示される特徴のうちの一部若しくはすべてが、集積回路内に含まれてもよく、及び／又は、集積回路の内部にあるものとして示されるいくつかの特徴が、集積回路の外部に組み込まれてもよい。本明細書で用いられる場合、「集積回路」という用語は、（１）半導体基板の中／上に組み込まれている、（２）単一の半導体パッケージ内に組み込まれている、（３）同じモジュール内に組み込まれている、及び／又は、（４）同じプリント回路基板の中／上に組み込まれている、１つ若しくは複数の回路を意味する。

【0035】

本説明において、「結合する」という用語は、本説明と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、デバイスＢを制御して或る行為を実施させる信号を提供する場合、（ａ）第１の例において、デバイスＡはデバイスＢに結合され、又は（ｂ）第２の例において、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変化させない場合にデバイスＡは介在構成要素Ｃを介してデバイスＢに結合されて、デバイスＢがデバイスＡによって提供された制御信号を介してデバイスＡによって制御されるようにされる。また、本記載において、或るタスク又は機能を実施するように「構成された」デバイスは、その機能を実施するように製造業者によって製造時に構成（例えば、プログラミング及び／又は配線）され得、及び／又は、その機能及び／若しくは他の付加的な若しくは代替の機能を実施するように製造後にユーザーによって構成可能（若しくは再構成可能）であってもよい。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介したもの、デバイスのハードウェア構成要素及び相互接続の構築及び／又はレイアウトを介したもの、あるいは、それらの組み合わせであり得る。また、本記載では、特定の構成要素を含む回路又はデバイスが、代わりに、それらの構成要素に結合されて、説明される回路要素又はデバイスを形成するように適合されてもよい。例えば、１つ又はそれ以上の半導体要素（トランジスタなど）、１つ又はそれ以上の受動要素（抵抗器、コンデンサ、及び／若しくはインダクタなど）、並びに／又は１つ又はそれ以上の供給源（電圧源及び／若しくは電流源など）を含むものとして説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含んでいてもよく、製造時又は製造後のいずれかにおいて、エンドユーザー及び／又は第三者などによって、受動要素及び／又は供給源のうちの少なくともいくつかに結合されて、説明される構造を形成するように適合されていてもよい。

【0036】

本明細書で用いられる場合、「端子」、「ノード」、「相互接続」、及び「ピン」という用語は、互換的に用いられる。特に反対の記載がない限り、こうした用語は、概して、デバイス要素、回路要素、集積回路、デバイス、又はその他の電子機器若しくは半導体構成要素の間の相互接続、あるいは、それらの終端を意味するために用いられる。

【0037】

いくつかの例は、特定の要素が集積回路内に含まれる一方で、他の要素が集積回路の外部にあることを示唆する一方、他の例において、付加的な特徴又はより少ない特徴が、集積回路内に組み込まれてもよい。また、集積回路の外部にあるものとして示される特徴のうちの一部若しくはすべてが、集積回路内に含まれてもよく、及び／又は、集積回路の内部にあるものとして示されるいくつかの特徴が、集積の外部に組み込まれてもよい。本明細書で用いられる場合、「集積回路」という用語は、（１）半導体基板の中／上に組み込まれている、（２）単一の半導体パッケージ内に組み込まれている、（３）同じモジュール内に組み込まれている、及び／又は、（４）同じプリント回路基板の中／上に組み込まれている、一つ又は複数の回路を意味する。

【0038】

特定の構成要素が特定のプロセス技術のものとして本明細書で説明され得るが、これらの構成要素は、他のプロセス技術の構成要素と交換されてもよい。本明細書で説明される回路は、構成要素を置換する前に利用可能であった機能と少なくとも部分的に同様の機能を提供するために置換される構成要素を含むように再構成可能である。抵抗器として示されている構成要素は、別段の記載がない限り、概して、示されている抵抗器によって表されるインピーダンスの量を提供するように直列及び／又は並列に結合されている、任意の一つ又はそれ以上の要素を表す。例えば、本明細書で単一の構成要素として図示及び説明されている抵抗器又はコンデンサを、代わりに、それぞれ、その単一の抵抗器又はコンデンサと同じ２つのノード間に直列又は並列に結合される、複数の抵抗器又はコンデンサとしてもよい。また、本記載における「接地端子」という語句の使用には、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は、本説明の教示に適用可能であるか若しくは好適な、任意の他の形態の接地接続が含まれる。別段の記載がない限り、或る値に先行する「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０パーセント、又は値が０である場合、０前後の妥当な範囲の値を意味する。

【0039】

特許請求の範囲内で、説明された実施例における改変が可能であり、他の実施例も可能である。

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【国際調査報告】