知財求人 - 知財ポータルサイト「IP Force」
特表2025-504638抵抗を低減するためのセル回路内のトレンチ電力レール並びに関連する配電ネットワーク及び製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-02-14
(54)【発明の名称】抵抗を低減するためのセル回路内のトレンチ電力レール並びに関連する配電ネットワーク及び製造方法
(51)【国際特許分類】
H10D 84/85 20250101AFI20250206BHJP
H10D 89/10 20250101ALI20250206BHJP
H01L 21/768 20060101ALI20250206BHJP
H10D 1/68 20250101ALI20250206BHJP
【ＦＩ】
H01L27/092 F
H01L21/82 L
H01L27/092 C
H01L21/90 B
H01L27/04 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024541255
(86)(22)【出願日】2022-11-28
(85)【翻訳文提出日】2024-07-09
(86)【国際出願番号】 US2022080485
(87)【国際公開番号】W WO2023146696
(87)【国際公開日】2023-08-03
(31)【優先権主張番号】17/648,981
(32)【優先日】2022-01-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】バダログル、ムスタファ
(72)【発明者】
【氏名】ワン、ジョンゾー
【テーマコード（参考）】
5F033
5F038
5F048
5F064
【Ｆターム（参考）】
5F033UU01
5F033VV04
5F033VV05
5F033XX08
5F038AC04
5F038CD02
5F038EZ20
5F048AA01
5F048AB03
5F048AC03
5F048AC10
5F048BB09
5F048BB11
5F048BB19
5F048BD06
5F048BF07
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F064AA04
5F064CC09
5F064CC12
5F064CC23
5F064DD05
5F064EE05
5F064EE17
5F064EE26
5F064EE32
5F064EE42
(57)【要約】
集積回路は、技術ノードサイズが縮小されるにつれて金属トラックのサイズが縮小される結果として、電力レールにおける抵抗を低減する、又は電力レールの抵抗の増加を回避するために、トレンチ電力レールを含む。トレンチ電力レールは、セル回路間の分離領域内に形成されている。分離領域内のセル分離トレンチは、トレンチ電力レールを形成してその断面積を増加させるための追加の金属材料を配置するための追加の体積を提供する。トレンチ電力レールは、ビア層を通って、信号相互接続部を含む金属層まで延びる。トレンチ電力レールは、ビア層内のセル分離トレンチから幅方向に延びて、垂直相互接続アクセス（ビア）なしに隣接するセル回路のトレンチコンタクトに結合する。高誘電率誘電体層は、トレンチ電力レールをセル回路から選択的に分離することができる。
【特許請求の範囲】
【請求項1】
第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路と、前記第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って前記第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路と、
前記第１のトレンチコンタクトの第１の端部と前記第２のトレンチコンタクトの第２の端部との間の分離領域内のセル分離トレンチと、
第２の方向に前記第１の金属層に隣接する第２の金属層であって、前記第２の金属層の第１の厚さが、前記第２の方向に延びる、第２の金属層と、
前記第１の金属層と前記第２の金属層との間のビア層であって、前記ビア層の第２の厚さが、前記第２の方向に延びる、ビア層と、
前記セル分離トレンチ内のトレンチ電力レールであって、前記トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、前記トレンチ電力レールの厚さが、前記第２の金属層の前記第１の厚さ、前記ビア層の前記第２の厚さ、及び前記第１の金属層の第３の厚さを含む、トレンチ電力レールと、
を備える、集積回路（ＩＣ）。
【請求項2】
前記第１の長手方向軸が、前記第２の長手方向軸と同一線上にあり、前記第１のトレンチコンタクトの前記第１の端部と前記第２のトレンチコンタクトの前記第２の端部との間に配置された前記トレンチ電力レールが、前記第１のトレンチコンタクトの前記第１の端部と前記第２のトレンチコンタクトの前記第２の端部との間の先端間距離以下の前記第１の方向の第１の幅を有する、
請求項１に記載のＩＣ。
【請求項3】
前記第１のトレンチコンタクトが、前記ビア層に隣接する第１の表面を備え、前記第２のトレンチコンタクトが、前記ビア層に隣接する第２の表面を備え、
前記ビア層内の前記第１の方向の前記トレンチ電力レールの第２の幅が、前記先端間距離よりも大きく、
前記トレンチ電力レールが、前記第１の表面上及び前記第２の表面上にある、
請求項２に記載のＩＣ。
【請求項4】
前記トレンチ電力レールが、前記第２の金属層内の前記第１の方向の前記第２の幅を有する、請求項３に記載のＩＣ。
【請求項5】
前記トレンチ電力レールが、前記第１のトレンチコンタクトと直接接触しており、誘電体層によって前記第２のトレンチコンタクトから分離されている、請求項３に記載のＩＣ。
【請求項6】
前記トレンチ電力レールが、前記第１のトレンチコンタクト及び前記第２のトレンチコンタクトと直接接触している、請求項３に記載のＩＣ。
【請求項7】
前記トレンチ電力レールが、誘電体層によって前記第１のトレンチコンタクトから分離され、前記誘電体層によって前記第２のトレンチコンタクトから分離されている、請求項３に記載のＩＣ。
【請求項8】
前記トレンチ電力レールが、モノリシック金属層を備える、請求項１に記載のＩＣ。
【請求項9】
前記第１のセル回路が、第１のトランジスタの第１の拡散領域を更に備え、前記第１の拡散領域が、前記第１のトレンチコンタクトに直接結合されており、前記第２のセル回路が、第２のトランジスタの第２の拡散領域を更に備え、前記第２の拡散領域が、前記第２のトレンチコンタクトに直接結合されている、
請求項１に記載のＩＣ。
【請求項10】
第１の金属層内で第１の方向に各々が延びる、第１の電力レール及び第２の電力レールと、デカップリングキャパシタであって、
前記第１の方向に延びる第１のトレンチキャパシタレールと、
前記第１のトレンチキャパシタレールに隣接して前記第１の方向に延びる第２のトレンチキャパシタレールと、
前記第１のトレンチキャパシタレールと前記第２のトレンチキャパシタレールとの間に配置された第１の誘電体層と、
前記第１の金属層内で第２の方向に延び、かつ前記第１のトレンチキャパシタレールを前記第１の電力レールに結合する、第１のトレンチコンタクトと、
前記第１の金属層内で前記第２の方向に延び、かつ前記第２のトレンチキャパシタレールを前記第２の電力レールに結合する、第２のトレンチコンタクトと、
を備える、デカップリングキャパシタと、
を備える、集積回路（ＩＣ）。
【請求項11】
前記デカップリングキャパシタが、前記第１の方向に延びる第３のトレンチキャパシタレールであって、前記第１のトレンチキャパシタレールと前記第２のトレンチキャパシタレールとの間に配置され、前記第２のトレンチコンタクトに結合された、第３のトレンチキャパシタレールと、
前記第１の方向に延びる第４のトレンチキャパシタレールであって、前記第１のトレンチキャパシタレールと前記第２のトレンチキャパシタレールとの間に配置され、前記第１のトレンチコンタクトに結合された、第４のトレンチキャパシタレールと、
前記第３のトレンチキャパシタレールと前記第４のトレンチキャパシタレールとの間に配置された第２の誘電体層と、
前記第４のトレンチキャパシタレールと前記第２のトレンチキャパシタレールとの間に配置された第３の誘電体層と、
を更に備え、
前記第１の誘電体層が、前記第１のトレンチキャパシタレールと前記第３のトレンチキャパシタレールとの間に配置されている、
請求項１０に記載のＩＣ。
【請求項12】
前記デカップリングキャパシタが、前記第１の電力レールと前記第２の電力レールとの間に配置されている、請求項１０に記載のＩＣ。
【請求項13】
集積回路（ＩＣ）を製造する方法であって、第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路を形成することと、
前記第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って前記第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路を形成することと、
前記第１のトレンチコンタクトの第１の端部と前記第２のトレンチコンタクトの第２の端部との間の分離領域内にセル分離トレンチを形成することと、
第２の方向に前記第１の金属層に隣接する第２の金属層であって、前記第２の金属層の第１の厚さが、前記第２の方向に延びる、第２の金属層を形成することと、
前記第１の金属層と前記第２の金属層との間のビア層であって、前記ビア層の第２の厚さが、前記第２の方向に延びる、ビア層を形成することと、
前記セル分離トレンチ内のトレンチ電力レールであって、前記トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、前記トレンチ電力レールの厚さが、前記第２の金属層の前記第１の厚さ、前記ビア層の前記第２の厚さ、及び前記第１の金属層の第３の厚さを含む、トレンチ電力レールを形成することと、
を含む、方法。
【請求項14】
前記第１のセル回路及び前記第２のセル回路を形成することが、半導体基板上に第１の拡散領域を形成することと、
前記半導体基板上に第２の拡散領域を形成することと、
前記第１の拡散領域上に前記第１のトレンチコンタクトを形成することと、
前記第２の拡散領域上に前記第２のトレンチコンタクトを形成することと、
前記半導体基板上、前記第１のトレンチコンタクト上、及び前記第２のトレンチコンタクト上に層間誘電体（ＩＬＤ）を形成することと、
前記ビア層内のビア及び前記第２の金属層内の信号相互接続部に対応する前記ＩＬＤ内のトレンチパターンを形成することと、
前記トレンチパターンを犠牲材料で充填することと、
を更に含む、
請求項１３に記載の方法。
【請求項15】
前記トレンチ電力レールを形成することが、前記第２の金属層内の前記分離領域内の前記ＩＬＤを除去することと、
前記第１のトレンチコンタクトの第１の表面及び前記第２のトレンチコンタクトの第２の表面を露出させるために、前記分離領域内の前記ビア層及び前記第１の金属層内の前記ＩＬＤを除去することと、
前記トレンチ電力レールのための誘電体層を形成することと、
を更に含む、
請求項１４に記載の方法。
【請求項16】
前記ＩＬＤ内の前記トレンチパターンから前記犠牲材料を除去することと、前記第１のトレンチコンタクトの前記露出された第１の表面及び前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を選択的に除去することと、
を更に含む、
請求項１５に記載の方法。
【請求項17】
前記第１のトレンチコンタクトの前記露出された第１の表面及び前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を選択的に除去することが、前記第１のトレンチコンタクトの前記露出された第１の表面から前記誘電体層を除去するが、前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を除去しないことを更に含む、請求項１６に記載の方法。
【請求項18】
前記第１のトレンチコンタクトの前記露出された第１の表面及び前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を選択的に除去することが、前記第１のトレンチコンタクトの前記露出された第１の表面から前記誘電体層を除去し、前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を除去することを更に含む、請求項１６に記載の方法。
【請求項19】
前記第１のトレンチコンタクトの前記露出された第１の表面及び前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を選択的に除去することが、前記第１のトレンチコンタクトの前記露出された第１の表面から前記誘電体層を除去せず、前記第２のトレンチコンタクトの前記露出された第２の表面から前記誘電体層を除去しないことを更に含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２２年１月２６日に出願された「ＴＲＥＮＣＨ ＰＯＷＥＲ ＲＡＩＬ ＩＮ ＣＥＬＬ ＣＩＲＣＵＩＴＳ ＴＯ ＲＥＤＵＣＥ ＲＥＳＩＳＴＡＮＣＥ ＡＮＤ ＲＥＬＡＴＥＤ ＰＯＷＥＲ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴＷＯＲＫＳ ＡＮＤ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤＳ」と題する米国特許出願第１７／６４８，９８１号の優先権を主張する。
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２２年１月２６日に出願された「ＴＲＥＮＣＨ ＰＯＷＥＲ ＲＡＩＬ ＩＮ ＣＥＬＬ ＣＩＲＣＵＩＴＳ ＴＯ ＲＥＤＵＣＥ ＲＥＳＩＳＴＡＮＣＥ ＡＮＤ ＲＥＬＡＴＥＤ ＰＯＷＥＲ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴＷＯＲＫＳ ＡＮＤ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤＳ」と題する米国特許出願第１７／６４８，９８１号の優先権を主張する。
【0002】
Ｉ．開示の分野
[0002] 本開示の分野は、概して、集積回路（integrated circuits、ＩＣｓ）における電力レールに関し、具体的には、標準セル回路への供給電圧及び接地接続の分配に関する。
[0002] 本開示の分野は、概して、集積回路（integrated circuits、ＩＣｓ）における電力レールに関し、具体的には、標準セル回路への供給電圧及び接地接続の分配に関する。
【背景技術】
【0003】
ＩＩ．背景
[0003] 電子デバイスで使用される集積回路（ＩＣｓ）は、より多くの機能をより小さい体積に適合させ、電力消費を低減し、かつコストを低減するために、絶えずサイズが小さくなる傾向がある。単一のダイに集積された回路は、半導体表面上に何百万ものトランジスタを含むことができる。ＩＣ内のトランジスタは、面積効率を増加させるために半導体表面上に均一なレイアウトを有する標準セル内の標準セル回路として実装される。トランジスタは、所望の回路を形成するために半導体表面の上の金属層に設けられた信号相互接続部によって相互接続されている。それぞれの金属層は、ビア層によって垂直方向に互いに分離されている。ビア層内の垂直相互接続アクセス（ビア）は、それぞれの金属層内の金属相互接続部間の垂直接続を提供する。
[0003] 電子デバイスで使用される集積回路（ＩＣｓ）は、より多くの機能をより小さい体積に適合させ、電力消費を低減し、かつコストを低減するために、絶えずサイズが小さくなる傾向がある。単一のダイに集積された回路は、半導体表面上に何百万ものトランジスタを含むことができる。ＩＣ内のトランジスタは、面積効率を増加させるために半導体表面上に均一なレイアウトを有する標準セル内の標準セル回路として実装される。トランジスタは、所望の回路を形成するために半導体表面の上の金属層に設けられた信号相互接続部によって相互接続されている。それぞれの金属層は、ビア層によって垂直方向に互いに分離されている。ビア層内の垂直相互接続アクセス（ビア）は、それぞれの金属層内の金属相互接続部間の垂直接続を提供する。
【0004】
[0004] 電力は、配電ネットワークの供給電圧電力レール上の供給電圧（例えば、ＶＤＤ）として、及び接地電圧電力レール上の接地電圧（例えば、ＶＳＳ）において、標準セル回路に提供される。供給電圧電力レール及び接地電圧電力レールは、標準セル間で信号を伝達する信号相互接続部も含むメタライゼーション層内に形成されている。電力レールは、所与のセル回路を越えて延び、複数の隣接するセル回路まで延びて、そのような回路に電力を供給する。したがって、電力レールを通って流れる全電流は、電流分割の結果として、信号相互接続部における電流レベルよりも大きい。ジュール加熱による電力レールにおける電力損失（例えば、「Ｉ２Ｒ降下」）を低減するために、電力レールは、信号相互接続部よりも断面が大きく作られている。電力レールが形成されているメタライゼーション層は、均一な厚さを有するので、電力レールを信号相互接続部よりも幅広にすることによって、より大きな断面が得られる。しかしながら、電力レールの幅は、ＩＣの総面積に寄与する。
【0005】
[0005] 供給電圧電力レール上の供給電圧と接地電圧電力レール上の接地電圧との間の電圧変動は、標準セルに分配される。電源と接地との間の電圧におけるそのような変動（例えば、ノイズ）は、標準セル回路を不適切に動作させて、ＩＣにおけるソフトエラーをもたらす可能性がある。そのようなノイズを低減するために、配電ネットワーク内の供給電圧電力レールと接地電圧電力レールとの間にデカップリングキャパシタが設けられている。デカップリングキャパシタによって提供されるノイズ保護の周波数は、レールにおける抵抗の増加とともに減少し、高周波ノイズからの保護がワイヤレスデバイスにおいて必要とされるので、高い品質係数を有する大きなキャパシタンスを有する（例えば、より低い直列抵抗を有する）デカップリングキャパシタが好ましい。しかしながら、デカップリングキャパシタは、より大きなキャパシタンスを達成するためにより大きな面積を必要とする場合があり、これもまた、ＩＣの総面積に寄与する。
【発明の概要】
【0006】
[0006] 「発明を実施するための形態」において開示される例示的な態様は、抵抗を低減するためのセル回路内のトレンチ電力レールと、関連する配電ネットワークとを含む。トレンチ電力レールを作製する関連方法も開示される。集積回路（ＩＣ）は、半導体基板上の回路セル内のセル領域に形成されたセル回路（「セル」とも呼ばれる）を含む。回路セルは、論理回路を形成するためのＰ型金属酸化膜半導体（P-type metal-oxide-semiconductor、ＰＭＯＳ）及びＮ型金属酸化膜半導体（N-type metal-oxide-semiconductor、ＮＭＯＳ）トランジスタを形成するためのＰ型及びＮ型材料拡散領域を含む標準セルであってもよい。回路セル内のセル回路は、隣接する回路セル間の分離領域内のセル分離トレンチによって互いに分離されているが、セル回路は、半導体基板の上の金属層内の金属トラック内で水平方向に延びる信号相互接続部によって互いに結合されている。金属層はまた、セル回路に電力を提供するための電力レールを含むことができる。例示的な態様では、回路セル内の電力レールの抵抗を低減するために、又は技術ノードサイズが縮小されるにつれて金属トラックのサイズが縮小された結果としての電力レールの抵抗の増加を回避するために、電力レールは、電力レールトラック及びセル分離トレンチ内のトレンチ電力レールとして形成されている。セル分離トレンチは、電力レールを形成するための追加の金属材料を配置してその断面積を増加させ、それによってその抵抗を低減するための追加の体積を提供する。トレンチ電力レールはまた、電力レールトラックとセル分離トレンチとの間のビア層を通って延びる。電力レールは、隣接する回路セルのトレンチコンタクトに結合するために、ビア層内のセル分離トレンチから延びる。その結果、垂直相互接続アクセス（ビア）は、電力レールをトレンチコンタクトに結合するために、第１の金属層とトレンチコンタクトとの間のビア層内に必要とされない。いくつかの例示的な態様では、酸化ハフニウム、酸化ジルコニウム、又は酸化アルミニウムなどの高誘電率誘電体層が、セル分離トレンチの両側の回路セルの一方又は両方から電力レールを分離するために、トレンチコンタクト（単数又は複数）と電力レールとの間のセル分離トレンチ内に配置されている。
【0007】
[0007] 他の例示的な態様では、ＩＣの配電ネットワーク内のトレンチデカップリングキャパシタは、供給電圧に結合された少なくとも第１のトレンチレールと、接地電圧に結合された少なくとも第２のトレンチレールとを含む。第１のトレンチレール及び第２のトレンチレールは、高誘電率誘電体層によって互いに分離されている。いくつかの実施例では、デカップリングキャパシタのトレンチレールは、第１の金属層、ビア層を通って、半導体基板上のセル分離トレンチ層内に延びる。回路セル間に配置されたトレンチデカップリングキャパシタのうちの１つ又は複数は、配電ネットワーク内のノイズを低減する。
【0008】
[0008] 例示的な態様では、集積回路（ＩＣ）が本明細書で開示される。ＩＣは、第１の金属層に配置された第１のトレンチコンタクトを備える第１のセル回路を備え、第１のトレンチコンタクトは、第１の長手方向軸に沿って第１の方向に延びる。ＩＣは、第１の金属層に配置された第２のトレンチコンタクトを備える第２のセル回路を備え、第２のトレンチコンタクトは、第２の長手方向軸に沿って第１の方向に延びる。ＩＣはまた、第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内のセル分離トレンチを備える。ＩＣは、第２の方向に第１の金属層に隣接する第２の金属層を備え、第２の金属層の第１の厚さは、第２の方向に延びる。ＩＣは、第１の金属層と第２の金属層との間のビア層を更に備え、ビア層の第２の厚さは、第２の方向に延びる。ＩＣはまた、セル分離トレンチ内のトレンチ電力レールを備え、トレンチ電力レールは、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さは、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む。
【0009】
[0009] 別の例示的な態様では、ＩＣが開示される。ＩＣは、第１の電力レールと第２の電力レールとを備え、第１の電力レール及び第２の電力レールは、第１の金属層内で第１の方向に延びる。ＩＣはまた、第１の方向に延びる第１のトレンチキャパシタレールを備えるデカップリングキャパシタを備える。デカップリングキャパシタはまた、第１のトレンチキャパシタレールに隣接して第１の方向に延びる第２のトレンチキャパシタレールを備える。デカップリングキャパシタはまた、第１のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置された第１の誘電体層を備える。デカップリングキャパシタはまた、第１の金属層内で第２の方向に延び、かつ第１のトレンチキャパシタレールを第１の電力レールに結合する、第１のトレンチコンタクトを備える。デカップリングキャパシタは、第１の金属層内で第２の方向に延び、かつ第２のトレンチキャパシタレールを第２の電力レールに結合する、第２のトレンチコンタクトを更に備える。
【0010】
[0010] 別の例示的な態様では、集積回路（ＩＣ）を製造する方法が開示される。この方法は、第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路を形成することと、第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路を形成することと、を含む。この方法はまた、第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内にセル分離トレンチを形成することと、第２の方向に第１の金属層に隣接する第２の金属層であって、第２の金属層の第１の厚さが、第２の方向に延びる、第２の金属層を形成することと、を含む。この方法は、第１の金属層と第２の金属層との間のビア層であって、ビア層の第２の厚さが、第２の方向に延びる、ビア層を形成することと、セル分離トレンチ内のトレンチ電力レールであって、トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さが、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む、トレンチ電力レールを形成することと、を更に含む。
【図面の簡単な説明】
【0011】
【図1A】[0011] セル回路（例えば、標準セル）内の金属層内の金属トラック内の信号相互接続部と、回路セル間の分離領域に重なる金属層内の電力レールトラックとを示す、レイアウト図及び側断面図それぞれである。
【図1B】セル回路（例えば、標準セル）内の金属層内の金属トラック内の信号相互接続部と、回路セル間の分離領域に重なる金属層内の電力レールトラックとを示す、レイアウト図及び側断面図それぞれである。
【図2A】[0012] 金属層に配置された信号相互接続部に結合された拡散領域を含む回路セルと、抵抗を低減し、ビアなしでセル回路に結合するために、隣接する回路セル間の分離領域にわたって延びる例示的なトレンチ電力レールとを含む集積回路（ＩＣ）のレイアウト図及び側断面図それぞれである。
【図2B】金属層に配置された信号相互接続部に結合された拡散領域を含む回路セルと、抵抗を低減し、ビアなしでセル回路に結合するために、隣接する回路セル間の分離領域にわたって延びる例示的なトレンチ電力レールとを含む集積回路（ＩＣ）のレイアウト図及び側断面図それぞれである。
【図3】[0013] トレンチ電力レールの第２の側でセル回路に結合された、回路セル間の分離領域内のトレンチ電力レールの側断面図である。
【図4】[0014] トレンチ電力レールの両側でセル回路に結合された、回路セル間の分離領域内のトレンチ電力レールの側断面図である。
【図5】[0015] セル回路がトレンチ電力レールに結合されていない、回路セル間の分離領域内のトレンチ電力レールの側断面図である。
【図8】[0018] 回路セル間の分離領域に配置されたトレンチ電力レールと、供給電圧におけるノイズを低減するためにトレンチ電力レールに結合されたデカップリングキャパシタであって、回路セル領域内に複数の隣接するトレンチレールを備える、デカップリングキャパシタとを含む集積回路の上面レイアウト図である。
【図9】[0019] 回路セル間の分離領域内のトレンチ電力レールと、回路セル領域に配置された隣接するトレンチレールとを含むデカップリングキャパシタを含むＩＣの側断面図である。
【図10】[0020] 回路セル領域内の複数の隣接するトレンチキャパシタレールと、回路セル間の分離領域とを含むデカップリングキャパシタを含むＩＣの側断面図である。
【図12A】[0022] 金属層内の信号相互接続部のための犠牲プレースホルダを示す、回路セルの製造の第１の段階における側断面図である。
【図12B】[0023] トレンチが回路セル間の分離領域内のトレンチ電力レールのために形成され、高誘電率誘電体層がトレンチ内に形成される、製造の第２の段階における側断面図である。
【図12C】[0024] 犠牲プレースホルダが除去された製造の第３の段階における側断面図である。
【図12D】[0025] 高Ｋ誘電体がパターニングされる製造の第４の段階における側断面図である。
【図12E】[0026] 信号相互接続部及びトレンチ電力レールがメタライゼーションプロセスにおいて形成される、製造の第５の段階における側断面図である。
【図13A】製造の対応する段階を説明するフローチャートの第１のブロックである。
【図13B】製造の対応する段階を説明するフローチャートの第１のブロックである。
【図13C】製造の対応する段階を説明するフローチャートの第１のブロックである。
【図13D】製造の対応する段階を説明するフローチャートの第１のブロックである。
【図13E】製造の対応する段階を説明するフローチャートの第１のブロックである。
【発明を実施するための形態】
【0012】
[0029] 次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的（exemplary）」という語は、「例、事例、又は例示としての役割を果たすこと」を意味するために本明細書で使用される。「例示的」として本明細書に説明のいずれの態様も、必ずしも他の態様よりも好ましい又は有利であると解釈されるべきではない。
【0013】
[0030] 「発明を実施するための形態」において開示される例示的な態様は、抵抗を低減するためのセル回路内のトレンチ電力レールと、関連する配電ネットワークとを含む。トレンチ電力レールを作製する関連方法も開示される。集積回路（ＩＣ）は、半導体基板上の回路セル内のセル領域に形成されたセル回路（「セル」とも呼ばれる）を含む。回路セルは、論理回路を形成するためのＰ型金属酸化膜半導体（ＰＭＯＳ）及びＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを形成するためのＰ型及びＮ型材料拡散領域を含む標準セルであってもよい。回路セル内のセル回路は、隣接する回路セル間の分離領域内のセル分離トレンチによって互いに分離されているが、セル回路は、半導体基板の上の金属層内の金属トラック内で水平方向に延びる信号相互接続部によって互いに結合されている。金属層はまた、セル回路に電力を提供するための電力レールを含むことができる。例示的な態様では、回路セル内の電力レールの抵抗を低減するために、又は技術ノードサイズが縮小されるにつれて金属トラックのサイズが縮小された結果としての電力レールの抵抗の増加を回避するために、電力レールは、電力レールトラック及びセル分離トレンチ内のトレンチ電力レールとして形成されている。セル分離トレンチは、電力レールを形成するための追加の金属材料を配置してその断面積を増加させ、それによってその抵抗を低減するための追加の体積を提供する。トレンチ電力レールはまた、電力レールトラックとセル分離トレンチとの間のビア層を通って延びる。電力レールは、隣接する回路セルのトレンチコンタクトに結合するために、ビア層内のセル分離トレンチから延びる。その結果、垂直相互接続アクセス（ビア）は、電力レールをトレンチコンタクトに結合するために、第１の金属層とトレンチコンタクトとの間のビア層内に必要とされない。いくつかの例示的な態様では、高誘電率誘電体層が、セル分離トレンチの両側の回路セルの一方又は両方から電力レールを分離するために、トレンチコンタクト（単数又は複数）と電力レールとの間のセル分離トレンチ内に配置されている。
【0014】
[0031] 図２Ａ～図１５に示す例示的な態様を説明する前に、図１Ａ及び図１Ｂは、第１のセル回路１０２及び第２のセル回路１０４（「セル回路１０２、１０４」）の特徴の以下の説明における参照のために、集積回路（ＩＣ）１００の上面レイアウト図及び側断面図それぞれを提供する。ここでは、必要に応じて、第１のセル回路１０２及び第２のセル回路１０４の限られた数の特徴が示されている。セル回路１０２、１０４は、金属層１０８内の信号相互接続部１０６によって相互接続された標準セル回路であってもよい。セル回路１０２、１０４は、電力レール１１０上で供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの１つを受信する。セル回路１０２、１０４はそれぞれ、トランジスタ１１６を形成するために半導体基板１１４の拡散領域１１２も含む。信号相互接続部１０６は、所望の回路機能を達成するために、それぞれのセル回路１０２、１０４内のトランジスタ１１６をＩＣ１００上の他のセル回路（図示せず）と結合するように構成することができる。
【0015】
[0032] 拡散領域１１２は、フィン型拡散領域１１２であり、また、半導体基板１１４上のナノシートなどのゲートオールアラウンドデバイスであってもよい。ゲート１１８及びゲート１２０（例えば、ポリシリコンゲート）は、拡散領域１１２のチャネル領域１２２上に配置されて、拡散領域１１２を通る電流フローを制御し（例えば、許可又は不許可にし）、電圧ＶＳＤは、トレンチコンタクト１２６を通して拡散領域１１２のソース／ドレイン領域１２４に提供することができる。例えば、トランジスタ１１６は、トレンチコンタクト１２６に提供される電圧ＶＳＤが拡散領域１１２のドレイン／ソース領域１２８に渡されることを可能にするために、ゲート１１８上の電圧ＶＧＡＴＥによって制御されるスイッチとして機能することができる。電圧ＶＳＤは、信号相互接続部１０６のうちの１つにおいて（例えば、外部回路から）受信することができる、又は図１に示す実施例のように、電力レール１１０から受信される供給電圧（例えば、ＶＤＤ）若しくは基準電圧（例えば、ＶＳＳ）であってもよい。
【0016】
[0033] 図１Ａのレイアウト図を参照すると、信号相互接続部１０６及び電力レール１１０は、金属層１０８内でＸ軸方向に延びる。電力レール１１０は、第１のセル回路１０２と第２のセル回路１０４との間の分離領域１３０に重なる。拡散領域１１２は、半導体基板１１４上にＸ軸方向に延び、Ｙ軸方向に延びるゲート１１８及びトレンチコンタクト１２６と交差する。ゲート１１８は、半導体基板１１４上に配置され、拡散領域１１２の上でＺ軸方向に延びる。セル回路１０２内のトレンチコンタクト１２６は、金属層１３２内に形成され、拡散領域１１２に結合している。トレンチコンタクト１２６は、半導体基板１１４上の層間誘電体（inter-layer dielectric、ＩＬＤ）１３８内のトレンチ１３６内に金属１３４（例えば、銅）を堆積させることによって形成されている。ゲート誘電体層１４０によって拡散領域１１２から電気的に絶縁されるゲート１１８とは対照的に、トレンチコンタクト１２６は、ソース／ドレイン領域１２４への電気的接続を提供するために、拡散領域１１２に直接結合されている。金属層１３２内のトレンチコンタクト１２６は、金属層１０８と金属層１３２との間のビア層１４４内に形成された垂直相互接続アクセス（ビア）１４２によって、金属層１０８内の信号相互接続部１０６に結合されている。
【0017】
[0034] 技術が１つの技術ノードから次の技術ノードに進むにつれて、セル回路１０２、１０４の特徴のうちのいくつかは、より小さくなるが、他のものは、そのような縮小に対するボトルネックになる。例えば、メタル層１０８に配置された信号相互接続部１０６はそれぞれ、ここに示す実施例ではＹ軸方向に金属トラックピッチＰ１０６に基づく幅Ｗ１０６を有し、またＸ軸方向にも幅Ｗ１０６を有し、新世代ごとに幅Ｗ１０６が縮小されている。その結果、信号相互接続部１０６の断面積Ａ１０６が縮小され、これにより、信号相互接続部１０６の抵抗が大きくなる。同様に、ビアの幅Ｗ１４２は、Ｘ軸方向及びＹ軸方向の両方に縮小され、これにより、金属層１０８と金属層１３２との間の接続抵抗が大きくなる。
【0018】
[0035] 電力レール１１０は、信号相互接続部１０６内の信号よりも著しく多くの電流を必要とし得る複数のセル回路１０２、１０４に電力供給するために使用されるので、電力レール１１０は、抵抗を低減するために信号相互接続部１０６よりも大きい断面積を有する。信号相互接続部１０６及び電力レール１１０は、厚さＴ１０８を有する同じ金属層１０８内に形成されているので、電力レール１１０の幅Ｗ１１０は、電力レール１１０の断面積Ａ１１０を増加させるために、信号相互接続部１０６の幅Ｗ１０６よりも大きくされている。しかしながら、１つの技術ノードから次の技術ノードへと、幅寸法Ｗ１１０さえも縮小され、断面積Ａ１１０を縮小し、電力レール１１０の抵抗Ｒ１１０を増加させる。
【0019】
[0036] 上述のように、電力レール１１０は、第１のセル回路１０２と第２のセル回路１０４との間の分離領域１３０に重なる。分離領域１３０は、第１のセル回路１０２内のトレンチコンタクト１２６の端部１４６と第２のセル回路１０４内のトレンチコンタクト１５０の端部１４８との間の最小先端間距離ＤＴ２Ｔに基づく。最小先端間距離ＤＴ２Ｔは、セル回路１０２と１０４との間の短絡欠陥を低減するための製造公差に基づく設計ルールである。加えて、トレンチコンタクト１２６は、拡散領域１１２からＹ軸方向に延びて、ビア１４２が電力レール１１０をトレンチコンタクト１２６に結合するための電力レール１１０の下のランディング領域ＡＶＩＡに達する。したがって、分離領域１３０及びトレンチコンタクトランディング領域ＡＶＩＡは、低減することが困難なセル回路１０２、１０４の態様である。
【0020】
[0037] 図２Ａ及び図２Ｂは、半導体基板２１０内に形成されたトランジスタ２０８の拡散領域２０６を含む第１のセル回路２０２及び第２のセル回路２０４（「セル回路２０２、２０４」）を含むＩＣ２００のレイアウト図及び側断面図それぞれである。セル回路２０２のトランジスタ２０８は、金属層２１４内の信号相互接続部２１２及びビア２１６によって、第２のセル回路２０４及び外部回路（図示せず）に結合されている。ビア２１６のうちの１つは、金属層２２０内の第１のトレンチコンタクト２１８と金属層２１４との間に延びる。例示的なトレンチ電力レール２２２は、セル回路２０２と２０４との間の分離領域２２４に沿って延びる。トレンチ電力レールは、トレンチ電力レール２２２内の抵抗を低減し、かつビア２１６なしでセル回路２０２、２０４に電力を供給するために、分離領域２２４にわたって延びる（例えば、Ｙ軸方向の）幅Ｗ２２２Ｂと、金属層２１４からセル分離トレンチ２２６内に延びる（例えば、Ｚ軸方向の）高さＨ２２２とを有する。以下で更に説明するように、トレンチ電力レール２２２は、プロセスの単一段階で形成されるモノリシック金属層として、セル分離トレンチ２２６内の金属層２２０、ビア層２３０、及び金属層２１４のすべてに形成することができる。トレンチ電力レール２２２は、ＩＣ２００内の配電ネットワーク（図示せず）の一部であってもよく、トレンチ電力レール２２２の抵抗を低減することにより、ＩＣ２００の品質係数（Ｑ値）を改善することができる。
【0021】
[0038] セル回路２０２、２０４は、回路セル２３１内に形成され、分離領域２２４内のセル分離トレンチ２２６によって互いに分離されている。セル回路２０２、２０４は、半導体基板２１０の上の金属層２１４内の金属トラック２２８内で水平に（例えば、Ｘ軸、Ｙ軸平面内で）延びる信号相互接続部２１２によって互いに結合することができる。セル分離トレンチ２２６は、その断面積Ａ２２２を増加させるためにトレンチ電力レール２２２のための金属を配置するための追加の体積を提供する。本明細書で開示されるようなトレンチ電力レール２２２を用いることにより、既存の電力レール（金属層１０８の厚さＴ１０８に制限される図１の電力レール１１０など）と比較して、セル回路２０２、２０４への電力の供給における抵抗を低減することができ、金属トラック２２８の幅が新しい技術ノードで低減される結果としての抵抗の増加を回避することができる。トレンチ電力レール２２２は、ビア２１６が金属層２１４と第１のトレンチコンタクト２１８が形成される金属層２２０との間に形成される、ビア層２３０を通って延びる。トレンチ電力レール２２２は、ビア層２３０内でＹ軸方向にセル分離トレンチ２２６から延びて、トレンチ電力レール２２２の両側にある、第１のセル回路２０２の第１のトレンチコンタクト２１８及び第２のセル回路２０４の第２のトレンチコンタクト２１９に結合する。その結果、第１のトレンチコンタクト２１８をトレンチ電力レール２２２に結合するために、ビア２１６は必要とされない。高誘電率誘電体層２３２は、トレンチコンタクト２１８、２１９の一方又は両方からトレンチ電力レール２２２を分離するために、トレンチコンタクト２１８、２１９とトレンチ電力レール２２２との間のセル分離トレンチ２２６内に配置することができる。図２Ｂに示すように、高誘電率誘電体層２３２は、第２のトレンチコンタクト２１９上に配置されて、第２のトレンチコンタクト２１９をトレンチ電力レール２２２から電気的に絶縁することができるが、高誘電率誘電体層２３２は、第１のトレンチコンタクト２１８上に配置されず、したがって、トレンチ電力レール２２２は、供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの１つ（例えば、接地又は０ボルト）を第１のトレンチコンタクト２１８に提供することができる。
【0022】
[0039] 図２Ａ及び図２Ｂを更に参照すると、セル回路２０２、２０４は、以下で説明することを除いて、図１のセル回路１０２、１０４に対応する。第１のセル回路２０２は、金属層２１４内にあり、かつＹ軸方向に第１の長手方向軸Ａ１に沿って延びる、第１のトレンチコンタクト２１８を含む。第２のセル回路２０４は、金属層２２０に配置され、かつＹ軸方向に第２の長手方向軸Ａ２に沿って延びる、第２のトレンチコンタクト２１９を含む。軸Ａ１は、軸Ａ２と同一線上にあってもよい。セル分離トレンチ２２６は、第１のトレンチコンタクト２１８の端部２３４と第２のトレンチコンタクト２１９の第２の端部２３６との間の分離領域２２４内に配置されている。金属層２２０は、Ｚ軸方向に金属層２１４に隣接し、Ｚ軸方向に延びる厚さＴ２１４を有する。ビア層２３０は、金属層２２０と金属層２１４との間にあり、Ｚ軸方向に延びる厚さＴ２３０を有する。トレンチ電力レール２２２は、Ｘ軸方向に長手方向軸Ａ３に沿って延び、トレンチ電力レール２２２の厚さＴ２２２は、金属層２１４の厚さＴ２１４、ビア層２３０の厚さＴ２３０、及びセル分離トレンチ２２６内の金属層の厚さＴ２２６を含む。
【0023】
[0040] トレンチ電力レール２２２は、例えば、供給電圧ＶＤＤ又は基準（例えば、接地）電圧ＶＳＳを提供することができる。Ｙ軸方向に分離領域２２４にわたって延び、かつ高さＨ２２２を有するトレンチ電力レール２２２は、セル回路２０２、２０４に電力を供給するための電流のための大きな断面積Ａ２２２を提供する。図２Ｂに示すように、トレンチ電力レール２２２は、ビア層２３０に隣接する第１のトレンチコンタクト２１８の側の表面２３８上、及びビア層２３０に隣接する第２のトレンチコンタクト２１９の側の表面２４０上にＹ軸方向に延びる。トレンチ電力レール２２２は、トレンチコンタクト２１８、２１９の端面２４２及び２４４それぞれと接触することに加えて、表面２３８、２４０の一方又は両方の広い領域上に直接配置されていてもよく、あるいはそのいずれにも配置されていなくてもよい。このようにして、トレンチコンタクト２１８、２１９は、トレンチ電力レール２２２に対して低抵抗電気接触を有する。代替的に、トレンチ電力レール２２２は、第１のトレンチコンタクト２１８及び／又は第２のトレンチコンタクト２１９上に間接的に配置されていてもよく、それは、トレンチコンタクト２１８、２１９の表面２３８、２４０、２４２、及び２４４上に選択的に配置することができる高誘電率誘電体層２３２上に配置されていることを含む。
【0024】
[0041] トレンチ電力レール２２２は、トレンチコンタクト２１８の端部２３４上に直接配置することができるので、ビアランディング領域は必要ない。したがって、トレンチコンタクト２１８は、図１のトレンチコンタクト１２６ほど拡散領域２０６からＹ軸方向に延びる必要はない。トレンチ電力レール２２２は、製造設計ルールを満たすために必要とされる（端部２３４と端部２３６との間の）最小先端間距離ＤＴ２Ｔを依然として維持しながら、Ｙ軸方向における第１のセル回路２０２の寸法の低減を可能にする。加えて、既存の電力レールは、ビア断面積が小さくなることに起因して抵抗が増加し得るが、例示的なトレンチ電力レール２２２は、ビアの必要性を回避し、したがって、新しい技術ノードにおける対応する抵抗を回避する。
【0025】
[0042] 更に詳細には、第１のトレンチコンタクト２１８の端部２３４と第２のトレンチコンタクト２１９の端部２３６との間に配置されたトレンチ電力レール２２２は、先端間距離ＤＴ２Ｔ以下であるＹ軸方向の金属層２２０内の第１の幅Ｗ２２２Ａを有する。ここで、高誘電率誘電体層２３２が第２のトレンチコンタクト２１９上に形成されているので、幅Ｗ２２２Ａは、先端間距離ＤＴ２Ｔよりも小さい。トレンチ電力レール２２２が表面２３８、２４０上に延びるので、ビア層２３０内のＹ軸方向のトレンチ電力レール２２２の幅Ｗ２２２Ｂは、先端間距離ＤＴ２Ｔよりも大きい。また、トレンチ電力レール２２２は、金属層２１４においてもＹ軸方向に第２の幅Ｗ２２２Ｂを有する。第２の幅Ｗ２２２Ｂは、以下で更に説明するように、層間誘電体（ＩＬＤ）２４８内に形成された電力レールトレンチ２４６の幅Ｗ３０６によって決定することができる。第２の幅Ｗ２２２Ｂは、高誘電率誘電体層２３２のパターニングにも依存する。
【0026】
[0043] 図３は、セル回路３０２と３０４との間の分離領域３０８内の図３のトレンチ電力レール３０６がセル回路３０４に結合され、セル回路３０２には結合されていないことを除いて、図２のＩＣ２００内のセル回路２０２及び２０４に対応するセル回路３０２及び３０４を含むＩＣ３００の側断面図である。図３は、トレンチ電力レール３０６が分離領域３０８の両側のセル回路３０２及び３０４のうちの１つに結合されるように構成することができることを示すために、図２に示すものとは異なるパターンの高誘電率誘電体層３１０を示すために提供される。
【0027】
[0044] 図４は、トレンチ電力レール４０２が分離領域４０８の両側でセル回路４０４及び４０６に結合されているＩＣ４００の別の実施例の側断面図である。この点に関して、高誘電率誘電体層４１０は、トレンチ４１２内に（例えば、堆積によって）形成され、トレンチコンタクト４１４及び／又はトレンチコンタクト４１６上の高誘電率誘電体層４１０の一部分を除去するようにパターニングすることができる。図４は、パターニングされた後に分離領域４０８内に残っている高誘電率誘電体層４１０の残留部分４１８を含む。
【0028】
[0045] 図５は、図２Ｂ、図３、及び図４に対応するＩＣ５００の側断面図であり、トレンチ電力レール５０２は、高誘電率誘電体層５０６によってトレンチコンタクト５０４から分離され、高誘電率誘電体層５０６によってトレンチコンタクト５０８から分離され、これらは、分離領域５１０の両側にある。図５は、トレンチコンタクト５０４及び５０８への接続のためにビアに依存しないトレンチ電力レール５０２が、セル回路５１２及び５１４に電気的に結合されることなく、セル回路５１２と５１４との間の分離領域５１０を通ってルーティングすることができることを示すために提供される。
【0029】
[0046] 図６は、多くの態様において図２ＢのＩＣ２００に対応するＩＣ６００の側断面図であるが、半導体基板６０８上に形成された平面拡散領域６０６に結合されたトレンチコンタクト６０４を含むＩＣ６００において、上述のトレンチ電力レール６０２を使用することができることを示すために提供される。
【0030】
[0047] 図７は、図２Ｂに対応するＩＣ７００の側断面図であり、半導体基板７０８上に形成されたゲートオールアラウンド（ＧＡＡ）拡散領域７０６に結合されたトレンチコンタクト７０４を含むＩＣ７００において、上述のトレンチ電力レール７０２を使用することができることを示すために提供される。
【0031】
[0048] 図８は、複数のセル回路８０４に供給電圧ＶＤＤを提供するためのトレンチ電力レール８０２と、複数のセル回路８０４に基準電圧ＶＳＳを提供するためのトレンチ電力レール８０６とを含むＩＣ８００の上面レイアウト図である。セル回路８０４は、図２のセル回路２０２、２０４のいずれかであってもよい。ＩＣ８００は、例示的な態様では、ＩＣ８００内の供給電圧ＶＤＤと基準電圧ＶＳＳとの間のノイズを低減するために、トレンチ電力レール８０２及び８０６に結合されたデカップリングキャパシタ８０８及び８１０を含む。複数のセル回路８０４は、回路セル領域８１４のアレイ８１２内に配置されている。トレンチ電力レール８０２は、分離領域８１６及び８１８に沿ってＸ軸方向に延び、トレンチ電力レール８０６は、分離領域８２０に沿って延びる。セル回路８０４は、トレンチコンタクト８２２によってトレンチ電力レール８０２及び８０６に結合することができる。
【0032】
[0049] デカップリングキャパシタ８０８及び８１０は、トレンチ電力レール８０６とトレンチ電力レール８０２のうちの１つとの間の回路セル領域８１４のうちの２つに形成されている。いくつかの実施例では、ＩＣ８００は、デカップリングキャパシタ８０８及び８１０よりも多い又は少ないデカップリングキャパシタを含んでもよい。デカップリングキャパシタ８０８及び８１０はそれぞれ、トレンチ電力レール８０６に結合されて基準電圧ＶＳＳを提供する第１のトレンチキャパシタレール８２４を含む。デカップリングキャパシタ８０８及び８１０はそれぞれ、トレンチ電力レール８０２のうちの１つに結合されて供給電圧ＶＤＤを提供する第２のトレンチキャパシタレール８２６も含む。デカップリングキャパシタ８０８及び８１０の各々において、第１のトレンチキャパシタレール８２４及び第２のトレンチキャパシタレール８２６は、Ｙ軸方向に交互の順序で配置され、高誘電率誘電体層８２８が隣接するトレンチ電力レール間に配置されている。第１のトレンチキャパシタレール８２４と第２のトレンチキャパシタレール８２６との間にキャパシタンスが発生し、そのようなキャパシタンスは、セル回路８０４を不適切に動作させ得る、基準電圧ＶＳＳに対する供給電圧ＶＤＤの電圧スパイクなどのノイズを低減する。セル回路８０４に近接して配置されたデカップリングキャパシタ８０８、８１０は、ＩＣ８００の外部のデカップリングキャパシタよりも高いレベルのノイズ保護（例えば、高いＱ値）を提供することができる。デカップリングキャパシタ８０８、８１０はそれぞれ、第１のトレンチキャパシタレール８２４のうちの２つ及び第２のトレンチキャパシタレール８２６のうちの２つを含むが、デカップリングキャパシタ８０８、８１０は、この点に関して限定されず、より多くの又はより少ない第１のトレンチキャパシタレール８２４及び第２のトレンチキャパシタレール８２６を含んでもよい。
【0033】
[0050] 図９は、回路セル領域９０８と９１０との間の分離領域９０６内にトレンチ電力レール９０４を含むデカップリングキャパシタ９０２を含むＩＣ９００の側断面図である。デカップリングキャパシタ９０２はまた、トレンチ電力レール９０４に隣接して回路セル領域９０８内に配置されたトレンチキャパシタレール９１２を含む。図９の断面図では、トレンチコンタクト９１４が、回路セル領域９０８から分離領域９０６を通って回路セル領域９１０まで（例えば、Ｙ軸方向に）延びて、供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの１つをトレンチキャパシタレール９１２から回路セル領域９１０内のセル回路（図示せず）に結合する。回路セル領域９０８は、トレンチコンタクト９１４に結合された拡散領域（例えば、フィン）９１８を含むが、デカップリングキャパシタ９０２が回路セル領域９０８を占有するので、拡散領域９１８は、セル回路内で使用されてもよく、又は使用されなくてもよい。
【0034】
[0051] トレンチ電力レール９０４及びトレンチキャパシタレール９１２の各々は、信号相互接続部９２４を含む金属層９２２、ビア９２８を含むビア層９２６、及びトレンチコンタクト９１４が形成される金属層９３０（例えば、Ｘ軸方向のトレンチコンタクト９１４の両側）に配置されている。高誘電率誘電体層９３２は、側壁９３４とトレンチキャパシタレール９１２との間のトレンチ電力レール９０４の側壁９３４上に配置されている。トレンチ電力レール９０４の側壁９３４とトレンチキャパシタレール９１２との間の高誘電率誘電体層９３２においてキャパシタンスが発生する。デカップリングキャパシタ９０２のキャパシタンスは、側壁９３４の高さＨ９３４と、トレンチキャパシタレール９１２及びトレンチ電力レール９０４の長さ（図示せず）とによって画定される面積に部分的に依存する。加えて、高誘電率誘電体層９３２は、トレンチ電力レール９０４とトレンチコンタクト９１４との間に延び、デカップリングキャパシタ９０２のキャパシタンスを増加させる。
【0035】
[0052] 図１０は、供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの第１の１つに結合された第１のトレンチキャパシタレール１００６と、基準電圧ＶＳＳ及び供給電圧ＶＤＤのうちの他方に結合された第２のトレンチキャパシタレール１００８とを含むデカップリングキャパシタ１００２を含むＩＣ１０００の側断面図である。第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８は、交互配置され、高誘電率誘電体層１０１０が、隣接するレール間に配置されて、デカップリングキャパシタ１００２に高キャパシタンスを提供する。第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８は、回路セル領域１０１２、及び回路セル領域１０１２と回路セル領域１０１６との間の分離領域１０１４に形成されている。第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８は、金属層１０２２、ビア層１０２４、及びトレンチコンタクト１０２８が形成される金属層１０２６に配置されている。大きなＺ軸寸法を有する第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８を形成することにより、隣接するレール間の表面積を増加させ、それによってキャパシタンスを増加させる。加えて、より大きいＺ軸寸法は、低抵抗のために（例えば、高Ｑ値を達成するために）第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８の断面積を増加させる。デカップリングキャパシタ１００２は、図１０に示す第１のトレンチキャパシタレール１００６及び第２のトレンチキャパシタレール１００８に限定されず、図示されるものよりも多くの又は少ないものを含んでもよい。
【0036】
[0053] 図１０を参照すると、デカップリングキャパシタ１００２は、Ｘ軸方向に延びる第１のトレンチキャパシタレール１００６（１）を含む。第１のトレンチキャパシタレール１００６は、金属層１０２２と金属層１０２６との間に延びるＺ軸方向のレール厚さＴ１００６を有する。デカップリングキャパシタ１００２は、第２のトレンチキャパシタレール１００８（１）を含み、これもＸ軸方向に延び、Ｚ軸方向の厚さＴ１００８を有する。デカップリングキャパシタ１００２は、金属層１０２２、ビア層１０２４、及び金属層１０２６内の第１のトレンチキャパシタレール１００６（１）と第２のトレンチキャパシタレール１００８（１）との間に高誘電率誘電体層１０２７を含む。トレンチコンタクト１０２８は、金属層１０２６内でＹ軸方向に延び、第１のトレンチキャパシタレール１００６（１）を、供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの１つを提供する第１のトレンチ電力レールに結合する（図８参照）。第２のトレンチコンタクト（図１０には示されていないが、図８を考慮して理解することができる）もまた、金属層１０２６内でＹ軸方向に延び、第２のトレンチキャパシタレール１００８（１）を、供給電圧ＶＤＤ及び基準電圧ＶＳＳのうちの他方を提供するトレンチ電力レールに結合する。
【0037】
[0054] いくつかの実施例では、デカップリングキャパシタ１００２は、第１のトレンチキャパシタレール１００６（１）と第２のトレンチキャパシタレール１００８（１）との間に別の第１のトレンチキャパシタレール１００６（２）を更に含む。第１のトレンチキャパシタレール１００６（２）は、第２のトレンチコンタクト（図示せず）に結合されている。デカップリングキャパシタ１００２はまた、第１のトレンチキャパシタレール１００６（１）と他の第１のトレンチキャパシタレール１００６（２）との間に別の第２のトレンチキャパシタレール１００８（２）を含む。他の第２のトレンチキャパシタレール１００８（２）は、トレンチコンタクト１０２８に結合されている。高誘電率誘電体層１０３０は、他の第１のトレンチキャパシタレール１００６（２）と第２のトレンチキャパシタレール１００８（２）との間に配置され、高誘電率誘電体層１０３２は、他の第１のトレンチキャパシタレール１００６（２）と第２のトレンチキャパシタレール１００８（１）との間に配置されている。これらの実施例では、高誘電率誘電体層１０２７は、第１のトレンチキャパシタレール１００６（１）と他の第２のトレンチキャパシタレール１００８（２）との間に配置されている。加えて、高誘電率誘電体層１０３４は、他の第１のトレンチキャパシタレール１００６（１）と図示されていない第２のトレンチコンタクトとの間に配置され、高誘電率誘電体層１０３６は、他の第２のトレンチキャパシタレール１００８（１）とトレンチコンタクト１０２８との間に配置されている。
【0038】
[0055] 図１１は、図２Ａ及び図２ＢのＩＣ２００を製造する方法を示すフローチャートである。方法は、第１の金属層２２０に配置された第１のトレンチコンタクト２１８であって、第１の長手方向軸Ａ１に沿って第１の方向（Ｙ軸方向）に延びる、第１のトレンチコンタクト２１８を備える第１のセル回路２０２を形成することを含む（ブロック１１０２）。方法は、第１の金属層２２０に配置された第２のトレンチコンタクト２１９であって、第２の長手方向軸Ａ２に沿って第１の方向に延びる、第２のトレンチコンタクト２１９を備える第２のセル回路２０４を形成することを更に含む（ブロック１１０４）。方法は、第１のトレンチコンタクト２１８の第１の端部２３４と第２のトレンチコンタクト２１９の第２の端部２３６との間の分離領域２２４内にセル分離トレンチ２２６を形成することを更に含む（ブロック１１０６）。方法は、第２の方向（Ｚ軸方向）に第１の金属層２２０に隣接する第２の金属層２１４であって、第２の金属層２１４の第１の厚さＴ２１４が、第２の方向（Ｚ軸方向）に延びる、第２の金属層２１４を形成することを更に含む（ブロック１１０８）。方法は、第１の金属層２２０と第２の金属層２１４との間のビア層２３０であって、ビア層２３０の第２の厚さＴ２３０が、第２の方向（Ｚ軸方向）に延びる、ビア層２３０を形成することを含む（ブロック１１１０）。方法はまた、第３の方向（Ｘ軸）に第３の長手方向軸Ａ３に沿って延びるトレンチ電力レール２２２であって、トレンチ電力レールの厚さＴ２２２が、第２の金属層２１４の第１の厚さＴ２１４、ビア層２３０の第２の厚さＴ２３０、及び分離領域２２４内の第１の金属層２２０の第３の厚さＴ２２０を含む、トレンチ電力レール２２２を形成することを更に含む。
【0039】
[0056] 図１２Ａ～図１２Ｅは、図２のＩＣ２００の製造段階における側断面図であり、図１３Ａ～図１３Ｅは、図１２Ａ～図１２Ｅに示す製造段階に対応する方法を説明するフローチャートの対応するブロックである。図１２Ａ～図１２Ｅの特徴が図２Ａ及び図２Ｂの特徴に対応する場合、図１２Ａ～図１２Ｅのそのような特徴は、図２Ａ及び図２Ｂのようにラベル付けされている。
【0040】
[0057] 図１２Ａは、金属層２１４内の信号相互接続部２１２及びビア２１６のための犠牲プレースホルダ１２０２を示す、セル回路２０２、２０４の製造の第１の段階における側断面図である。第１のセル回路２０２及び第２のセル回路２０４を形成するためのプロセスは、第１の回路セル２０２内の半導体基板２１０上の拡散領域２０６のうちの少なくとも１つ、及び第２の回路セル２０４内の半導体基板２１０上の拡散領域のうちの少なくとも１つを形成することを含む。プロセスは、第１のセル回路２０２内の拡散領域２０６上に第１のトレンチコンタクト２１８を形成し、第２のセル回路２０４内の拡散領域２０６上に第２のトレンチコンタクト２１９を形成することを更に含む。プロセスは、半導体基板２１０上、第１のトレンチコンタクト２１８上、及び第２のトレンチコンタクト２１９上にＩＬＤ２４８を形成することを更に含み、ＩＬＤ２４８の厚さは、金属層２１４の厚さＴ２１４及びビア層２３０の厚さＴ２３０を含む。図１３Ａにおいて、図１２Ａに示すような犠牲プレースホルダ１２０２を形成する方法は、ビア層２３０内のビア２１６及び金属層２１４内の信号相互接続部２１２に対応するトレンチパターン１２０４をＩＬＤ２４８内に形成することを含む（ブロック１３０２）。方法は、トレンチパターン１２０４を犠牲材料１２０６で充填することを更に含む（ブロック１３０４）。犠牲材料は、アモルファスシリコン、スピンオンカーボン、又はスピンオンガラスなどのソフトマスクであってもよい。セル回路２０２、２０４は、拡散領域２０６及びトレンチコンタクト２１８、２１９を含む。
【0041】
[0058] 図１２Ｂは、セル回路２０２と２０４との間の分離領域２２４内のトレンチ電力レール２２２のために電力レールトレンチ２４６が形成され、電力レールトレンチ２４６内に高誘電率誘電体層２３２が形成される、製造の第２の段階における側断面図である。図１３Ｂにおいて、図１２Ｂに示すようなトレンチ電力レール２２２を形成する方法は、ＩＬＤ２４８内に電力レールトレンチ２４６を形成することを更に含み、これは、第１のトレンチコンタクト２１８の端部２３４と第２のトレンチコンタクト２１９の端部２３６との間の第２の金属層２２０内のセル分離トレンチ２２６内のＩＬＤ２４８を除去することを含む（ブロック１３０６）。方法は、第１のトレンチコンタクト２１８の第１の表面２３８及び第２のトレンチコンタクト２１９の第２の表面２４０を露出させるために、分離領域内のビア層２３０及び第１の金属層２１４内のＩＬＤ２４８を除去することを更に含む（ブロック１３０８）。方法は、電力レールトレンチ２４６内に高誘電率誘電体層２３２を形成することを更に含む（ブロック１３１０）。
【0042】
[0059] 図１２Ｃは、犠牲プレースホルダ１２０２が除去された製造の第３の段階における側断面図である。図１３Ｃにおいて、トレンチ電力レール２２２を形成する方法は、図１２Ｃに示すように、ＩＬＤ２４８内のトレンチパターン１２０４から犠牲材料１２０６を除去することを更に含む（ブロック１３１２）。
【0043】
[0060] 図１２Ｄは、高誘電率誘電体層がパターニングされる製造の第４の段階における側断面図である。図１３Ｄにおいて、図１２Ｄに示す段階の方法は、第１のトレンチコンタクト２１８の第１の表面２３８及び第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を選択的に除去することを含む（ブロック１３１４）。第１のトレンチコンタクト２１８の第１の表面２３８及び第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を選択的に除去することは、以下のいずれかを含むことができる。
[0061] １）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去するが、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去しないこと、
[0062] ２）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去し、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去すること、及び
[0063] ３）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去せず、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去しないこと。
[0061] １）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去するが、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去しないこと、
[0062] ２）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去し、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去すること、及び
[0063] ３）第１のトレンチコンタクト２１８の第１の表面２３８から高誘電率誘電体層２３２を除去せず、第２のトレンチコンタクト２１９の第２の表面２４０から高誘電率誘電体層２３２を除去しないこと。
【0044】
[0064] 高誘電率誘電体層２３２を選択的に除去することは、マスク（図示せず）を適用して、マスクによって覆われていない高誘電率誘電体層２３２の部分を除去することを含むことができる。
【0045】
[0065] 図１２Ｅは、信号相互接続部２１２及びトレンチ電力レール２２２が形成される製造の第５の段階における側断面図である。図１３Ｅにおいて、図１２Ｅに示すように、トレンチ電力レール２２２を形成し、ビア層２３０を形成し、第２の金属層を形成する方法は、電力レールトレンチ２４６内及びＩＬＤ２４８内のトレンチパターン１２０４の各々内に金属１２０８を配置することを含む（ブロック１３１６）。金属１２０８を配置することは、マスクを適用することと、金属（例えば、銅）が電力レールトレンチ２４６及びトレンチパターン１２０４内に形成又は堆積されるメタライゼーションを実行することとを伴うことができる。
【0046】
[0066] 図１４は、１つ又は複数のＩＣ１４０２から形成された無線周波数（ＲＦ）構成要素を含む例示的なワイヤレス通信デバイス１４００を示す。ＩＣ１４０２のいずれかは、図２Ａ～図７及び図１２Ｅに示すように、本明細書で開示する態様のいずれかによる、抵抗を低減し、電力レールへのビアをなくすために、増加した断面を有するトレンチ電力レールを含むことができる。ワイヤレス通信デバイス１４００は、例として、上記のデバイスのうちのいずれかを含み得る、又はそれらのうちのいずれかの中に設けられ得る。図１４に示すように、ワイヤレス通信デバイス１４００は、トランシーバ１４０４とデータプロセッサ１４０６とを含む。データプロセッサ１４０６は、データ及びプログラムコードを記憶するためのメモリを含み得る。トランシーバ１４０４は、双方向通信をサポートする送信機１４０８と受信機１４１０とを含む。一般に、ワイヤレス通信デバイス１４００は、任意の数の通信システム及び周波数帯域のため、任意の数の送信機１４０８及び／又は受信機１４１０を含み得る。トランシーバ１４０４の全部又は一部は、１つ又は複数のアナログＩＣ、ＲＦＩＣ、ミックスドシグナルＩＣなどの上に実装され得る。
【0047】
[0067] 送信機１４０８又は受信機１４１０は、スーパーヘテロダインアーキテクチャ又はダイレクトコンバージョンアーキテクチャで実装され得る。スーパーヘテロダインアーキテクチャでは、信号は、複数の段においてＲＦとベースバンドとの間で、例えば、１つの段においてＲＦから中間周波数（intermediate frequency、ＩＦ）に、次いで、別の段においてＩＦからベースバンドに周波数変換される。ダイレクトコンバージョンアーキテクチャでは、信号は、１つの段階において、ＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャとダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用すること、及び／又は異なる要件を有することがある。図１４のワイヤレス通信デバイス１４００では、送信機１４０８及び受信機１４１０は、ダイレクトコンバージョンアーキテクチャで実装される。
【0048】
[0068] 送信経路では、データプロセッサ１４０６は、送信されるデータを処理し、Ｉ及びＱアナログ出力信号を送信機１４０８に提供する。例示的なワイヤレス通信デバイス１４００では、データプロセッサ１４０６は、データプロセッサ１４０６により生成されるデジタル信号を、更なる処理のために、Ｉ及びＱアナログ出力信号、例えばＩ及びＱ出力電流へと変換するためのデジタルアナログ変換器（digital-to-analog converters、ＤＡＣｓ）１４１２（１）、１４１２（２）を含む。
【0049】
[0069] 送信機１４０８内では、ローパスフィルタ１４１４（１）、１４１４（２）は、それぞれ、前のデジタルアナログ変換によって引き起こされる望ましくない信号を除去するために、Ｉ及びＱアナログ出力信号をフィルタリングする。増幅器（Amplifiers、ＡＭＰｓ）１４１６（１）、１４１６（２）は、それぞれ、ローパスフィルタ１４１４（１）、１４１４（２）からの信号を増幅し、Ｉ及びＱベースバンド信号を提供する。アップコンバータ１４１８は、送信（ＴＸ）局部発振（local oscillator、ＬＯ）信号発生器１４２２からミキサ１４２０（１）、１４２０（２）を介してＩＴＸ ＬＯ信号及びＱ ＴＸ ＬＯ信号によって、Ｉベースバンド信号及びＱベースバンド信号をアップコンバートして、アップコンバートされた信号１４２４を提供する。フィルタ１４２６は、アップコンバートされた信号１４２４をフィルタリングして、周波数アップコンバージョンにより引き起こされる不要な信号並びに受信周波数帯域中の雑音を除去する。電力増幅器（power amplifier、ＰＡ）１４２８は、所望される出力電力レベルを取得し、フィルタ１４２６からのアップコンバートされた信号１４２４を増幅して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサ又はスイッチ１４３０を通してルーティングされ、アンテナ１４３２を介して送信される。
【0050】
[0070] 受信経路では、アンテナ１４３２は、基地局によって送信されてきた信号を受信し、受信したＲＦ信号を提供し、ＲＦ信号は、デュプレクサ又はスイッチ１４３０を通してルーティングされ、低雑音増幅器（low noise amplifier、ＬＮＡ）１４３４に提供される。デュプレクサ又はスイッチ１４３０は、受信（ＲＸ）信号がＴＸ信号から分離されるように、特定のＲＸからＴＸへのデュプレクサ周波数分離で動作するように設計される。所望されるＲＦ入力信号を取得するために、受信されたＲＦ信号は、ＬＮＡ１４３４によって増幅され、フィルタ１４３６によってフィルタリングされる。ダウンコンバージョンミキサ１４３８（１）、１４３８（２）が、フィルタ１４３６の出力を、ＲＸ ＬＯ信号発生器１４４０からのＩ及びＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿Ｉ及びＬＯ＿Ｑ）と混合して、Ｉ及びＱベースバンド信号を生成する。Ｉ及びＱベースバンド信号は、Ｉ及びＱアナログ入力信号を取得するために、ＡＭＰ１４４２（１）、１４４２（２）によって増幅され、更にローパスフィルタ１４４４（１）、１４４４（２）によってフィルタリングされ、この信号は、データプロセッサ１４０６に提供される。この例では、データプロセッサ１４０６は、アナログ入力信号を、データプロセッサ１４０６によって更に処理されるようにデジタル信号に変換するためのアナログデジタル変換器（analog-to-digital converters、ＡＤＣｓ）１４４６（１）、１４４６（２）を含む。
【0051】
[0071] 図１４の無線通信デバイス１４００では、ＴＸ ＬＯ信号発生器１４２２が、周波数アップコンバージョンに使用されるＩ及びＱ ＴＸ ＬＯ信号を生成し、ＲＸ ＬＯ信号発生器１４４０が、周波数ダウンコンバージョンに使用されるＩ及びＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を持つ周期信号である。ＴＸ位相ロックループ（phase-locked loop、ＰＬＬ）回路１４４８は、データプロセッサ１４０６からタイミング情報を受信し、ＴＸ ＬＯ信号発生器１４２２からのＴＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路１４５０は、データプロセッサ１４０６からタイミング情報を受信し、ＲＸ ＬＯ信号発生器１４４０からのＲＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。
【0052】
[0072] 図２Ａ～図７及び図１２Ｅに示すように、本明細書で開示する態様のいずれかによる、抵抗を低減し、電力レールへのビアをなくすために、増加した断面を有するトレンチ電力レールを含むＩＣを各々含むことができるワイヤレス通信デバイス１４００は、任意のプロセッサベースのデバイス内に設けられてもよく、又はその中に組み込まれてもよい。例は、限定されるものではないが、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（global positioning system、ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（session initiation protocol、ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス（例えば、スマートウォッチ、ヘルス又はフィットネストラッカ、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（personal digital assistant、ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（digital video disc、ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、及びマルチコプターを含む。
【0053】
[0073] この点に関して、図１５は、図２Ａ～図７及び図１２Ｅに示すように、本明細書で開示する任意の態様による、抵抗を低減し、電力レールへのビアをなくすために、増加した断面を有する３Ｄ電力レールを含むＩＣを含むプロセッサベースのシステム１５００の一実施例を示す。この実施例では、プロセッサベースのシステム１５００は、ＣＰＵ又はプロセッサコアとも呼ばれることもあり、１つ又は複数のプロセッサ１５０４を各々が含む、１つ又は複数の中央処理ユニット（central processor units、ＣＰＵｓ）１５０２を含む。ＣＰＵ（単数又は複数）１５０２は、一時的に記憶されているデータに迅速にアクセスするために、プロセッサ（単数又は複数）１５０４に結合されたキャッシュメモリ１５０６を有してもよい。ＣＰＵ（単数又は複数）１５０２は、システムバス１５０８に結合され、プロセッサベースのシステム１５００内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ（単数又は複数）１５０２は、システムバス１５０８を介してアドレス情報、制御情報、及びデータ情報を交換することによって、これらの他のデバイスと通信する。例えば、ＣＰＵ（単数又は複数）１５０２は、スレーブデバイスの一例として、メモリコントローラ１５１０にバストランザクション要求を通信することができる。図１５には示されていないが、複数のシステムバス１５０８を提供することができ、各システムバス１５０８は、異なるファブリックを構成する。
【0054】
[0074] 他のマスタデバイス及びスレーブデバイスをシステムバス１５０８に接続することができる。図１５に示すように、これらのデバイスは、例として、メモリコントローラ１５１０及び１つ又は複数のメモリアレイ１５１４を含むメモリシステム１５１２、１つ又は複数の入力デバイス１５１６、１つ又は複数の出力デバイス１５１８、１つ又は複数のネットワークインターフェースデバイス１５２０、並びに１つ又は複数のディスプレイコントローラ１５２２を含むことができる。出力デバイス１５１８及びネットワークインターフェースデバイス１５２０のいずれかは、図２Ａ～図７及び図１２Ｅに示すように、本明細書で開示される態様のいずれかによる、抵抗を低減し、電力レールへのビアをなくすために、増加した断面を有するトレンチ電力レールを含むＩＣを含むことができる。入力デバイス（単数又は複数）１５１６は、入力キー、スイッチ、ボイスプロセッサなどを含むが、それらに限定されない、任意のタイプの入力デバイスを含むことができる。出力デバイス（単数又は複数）１５１８は、オーディオ、ビデオ、他の視覚インジケータなどを含むが、それらに限定されない、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス（単数又は複数）１５２０は、ネットワーク１５２４への、及びネットワーク１５２４からのデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク１５２４は、ワイヤードネットワーク又はワイヤレスネットワーク、プライベートネットワーク又はパブリックネットワーク、ローカルエリアネットワーク（local area network、ＬＡＮ）、ワイヤレスローカルエリアネットワーク（wireless local area network、ＷＬＡＮ）、ワイドエリアネットワーク（wide area network、ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（商標）ネットワーク、及びインターネットを含むが、これらに限定されない任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス（単数又は複数）１５２０は、所望される任意のタイプの通信プロトコルをサポートするように構成することができる。
【0055】
[0075] ＣＰＵ（単数又は複数）１５０２はまた、１つ又は複数のディスプレイ１５２６に送られる情報を制御するために、システムバス１５０８を介してディスプレイコントローラ（単数又は複数）１５２２にアクセスするように構成することができる。ディスプレイコントローラ（単数又は複数）１５２２は、表示されるべき情報をディスプレイ（単数又は複数）１５２６に適したフォーマットに処理する１つ又は複数のビデオプロセッサ１５２８を介して、表示されるべき情報をディスプレイ（単数又は複数）１５２６に送る。ディスプレイ（単数又は複数）１５２６は、陰極線管（cathode ray tube、ＣＲＴ）、液晶ディスプレイ（liquid crystal display、ＬＣＤ）、プラズマディスプレイ、発光ダイオード（light-emitting diode、ＬＥＤ）ディスプレイなどを含むが、これらに限定されない任意のタイプのディスプレイを含むことができる。
【0056】
[0076] 当業者は、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェア、メモリ内若しくは別のコンピュータ可読媒体内に記憶され、プロセッサ若しくは他の処理デバイスによって実行される命令、又は両方の組み合わせとして実装され得ることを更に理解されよう。本明細書で説明するマスタデバイス及びスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、ＩＣ、又はＩＣチップにおいて採用され得る。本明細書に開示のメモリは、任意のタイプ及びサイズのメモリであり得、所望される任意のタイプの情報を記憶するように構成され得る。この互換性について明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、及びステップについて、それらの機能性に関して上記で全般的に説明してきた。このような機能性がどのように実装されるかは、特定の適用例、設計上の選択、及び／又はシステム全体に課される設計制約によって決まる。当業者は、説明する機能を特定の用途ごとに様々な方法で実現し得るが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【0057】
[0077] 本明細書に開示の態様に関連して説明する様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェア構成要素、又は本明細書に説明の機能を実行するように設計されたそれらの任意の組み合わせを用いて実装又は実施され得る。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つ又は複数のマイクロプロセッサ、あるいは任意の他のこのような構成）として実装されてもよい。
【0058】
[0078] 本明細書で開示する態様は、ハードウェアにおいて具現化されてもよい、及びハードウェア内に記憶され、例えば、ランダムアクセスメモリ（Random Access Memory、ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（Read-Only Memory、ＲＯＭ）、電気的プログラマブルＲＯＭ（Electrically Programmable ROM、ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（Electrically Erasable Programmable ROM、ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当該技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合されている。代替として、記憶媒体はプロセッサと一体化され得る。プロセッサ及び記憶媒体は、ＡＳＩＣの中に常駐し得る。ＡＳＩＣは、リモート局の中に常駐し得る。代替として、プロセッサ及び記憶媒体は、ディスクリート構成要素として、リモート局、基地局、又はサーバの中に常駐し得る。
【0059】
[0079] 本明細書に開示の例示的な態様のうちのいずれかで説明されている動作ステップは、例及び論述を提供するために記載されていることにも留意されたい。説明されている動作は、図示のシーケンス以外の多数の異なるシーケンスで実施され得る。更に、単一の動作ステップで説明されている動作は、実際にはいくつかの異なるステップで実施され得る。加えて、例示的な態様において論述されている１つ又は複数の動作ステップは組み合わされてもよい。当業者には容易に明らかになるように、フローチャート図に示されている動作ステップには多数の異なる修正がなされる場合があることを理解されたい。当業者であれば、様々な異なる技術及び技法のうちのいずれかを使用して情報及び信号が表され得ることも理解するであろう。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表されてもよい。
【0060】
[0080] 本開示の前述の説明は、あらゆる当業者が本開示を作成又は使用することが可能となるように提供される。本開示に対する様々な修正は当業者には容易に明らかになり、本明細書で定義されている一般原理は他の例に適用され得る。したがって、本開示は、本明細書で説明された例及び設計に限定されることを意図したものでなく、本明細書で開示された原理及び新規の特徴と一致する最も広い範囲を与えられるべきである。
【0061】
[0081] 以下の番号付けされた条項において、実装例について説明する。
１．
第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路と、
第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路と、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内のセル分離トレンチと、
第２の方向に第１の金属層に隣接する第２の金属層であって、第２の金属層の第１の厚さが、第２の方向に延びる、第２の金属層と、
第１の金属層と第２の金属層との間のビア層であって、ビア層の第２の厚さが、第２の方向に延びる、ビア層と、
セル分離トレンチ内のトレンチ電力レールであって、トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さが、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む、トレンチ電力レールと、
を備える、集積回路（ＩＣ）。
２．
第１の長手方向軸が、第２の長手方向軸と同一線上にあり、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間に配置されたトレンチ電力レールが、第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の先端間距離以下の第１の方向の第１の幅を有する、
条項１に記載のＩＣ。
３．
第１のトレンチコンタクトが、ビア層に隣接する第１の表面を備え、
第２のトレンチコンタクトが、ビア層に隣接する第２の表面を備え、
ビア層内の第１の方向のトレンチ電力レールの第２の幅が、先端間距離よりも大きく、
トレンチ電力レールが、第１の表面上及び第２の表面上にある、
条項２に記載のＩＣ。
４．トレンチ電力レールが、第２の金属層内の第１の方向の第２の幅を有する、条項３に記載のＩＣ。
５．トレンチ電力レールが、第１のトレンチコンタクトと直接接触しており、誘電体層によって第２のトレンチコンタクトから分離されている、条項３又は条項４に記載のＩＣ。
６．トレンチ電力レールが、第１のトレンチコンタクト及び第２のトレンチコンタクトと直接接触している、条項３又は条項４に記載のＩＣ。
７．トレンチ電力レールが、誘電体層によって第１のトレンチコンタクトから分離され、誘電体層によって第２のトレンチコンタクトから分離されている、条項３又は条項４に記載のＩＣ。
８．トレンチ電力レールが、モノリシック金属層を備える、条項１から条項７のいずれか一項に記載のＩＣ。
９．
第１のセル回路が、第１のトランジスタの第１の拡散領域を更に備え、第１の拡散領域が、第１のトレンチコンタクトに直接結合されており、
第２のセル回路が、第２のトランジスタの第２の拡散領域を更に備え、第２の拡散領域が、第２のトレンチコンタクトに直接結合されている、
条項１から条項８のいずれか一項に記載のＩＣ。
１０．
第１の金属層内で第１の方向に各々が延びる、第１の電力レール及び第２の電力レールと、
デカップリングキャパシタであって、
第１の方向に延びる第１のトレンチキャパシタレールと、
第１のトレンチキャパシタレールに隣接して第１の方向に延びる第２のトレンチキャパシタレールと、
第１のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置された第１の誘電体層と、
第１の金属層内で第２の方向に延び、かつ第１のトレンチキャパシタレールを第１の電力レールに結合する、第１のトレンチコンタクトと、
第１の金属層内で第２の方向に延び、かつ第２のトレンチキャパシタレールを第２の電力レールに結合する、第２のトレンチコンタクトと、
を備える、デカップリングキャパシタと、
を備える、集積回路（ＩＣ）。
１１．デカップリングキャパシタが、
第１の方向に延びる第３のトレンチキャパシタレールであって、第１のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置され、第２のトレンチコンタクトに結合された、第３のトレンチキャパシタレールと、
第１の方向に延びる第４のトレンチキャパシタレールであって、第３のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置され、第１のトレンチコンタクトに結合された、第４のトレンチキャパシタレールと、
第３のトレンチキャパシタレールと第４のトレンチキャパシタレールとの間に配置された第２の誘電体層と、
第４のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置された第３の誘電体層と、
を更に備え、
第１の誘電体層が、第１のトレンチキャパシタレールと第３のトレンチキャパシタレールとの間に配置されている、
条項１０に記載のＩＣ。
１２．デカップリングキャパシタが、第１の電力レールと第２の電力レールとの間に配置されている、条項１０又は条項１１に記載のＩＣ。
１３．集積回路（ＩＣ）を製造する方法であって、
第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路を形成することと、
第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路を形成することと、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内にセル分離トレンチを形成することと、
第２の方向に第１の金属層に隣接する第２の金属層であって、第２の金属層の第１の厚さが、第２の方向に延びる、第２の金属層を形成することと、
第１の金属層と第２の金属層との間のビア層であって、ビア層の第２の厚さが、第２の方向に延びる、ビア層を形成することと、
セル分離トレンチ内のトレンチ電力レールであって、トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さが、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む、トレンチ電力レールを形成することと、
を含む、方法。
１４．第１のセル回路及び第２のセル回路を形成することが、
半導体基板上に第１の拡散領域を形成することと、
半導体基板上に第２の拡散領域を形成することと、
第１の拡散領域上に第１のトレンチコンタクトを形成することと、
第２の拡散領域上に第２のトレンチコンタクトを形成することと、
半導体基板上、第１のトレンチコンタクト上、及び第２のトレンチコンタクト上に層間誘電体（ＩＬＤ）を形成することと、
ビア層内のビア及び第２の金属層内の信号相互接続部に対応するＩＬＤ内のトレンチパターンを形成することと、
トレンチパターンを犠牲材料で充填することと、
を更に含む、
条項１３に記載の方法。
１５．トレンチ電力レールを形成することが、
第２の金属層内の分離領域内のＩＬＤを除去することと、
第１のトレンチコンタクトの第１の表面及び第２のトレンチコンタクトの第２の表面を露出させるために、分離領域内のビア層及び第１の金属層内のＩＬＤを除去することと、
トレンチ電力レールのための誘電体層を形成することと、
を更に含む、
条項１４に記載の方法。
１６．
ＩＬＤ内のトレンチパターンから犠牲材料を除去することと、
第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することと、
を更に含む、
条項１５に記載の方法。
１７．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去するが、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去しないことを更に含む、条項１６に記載の方法。
１８．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去し、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去することを更に含む、条項１６に記載の方法。
１９．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去せず、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去しないことを更に含む、条項１６に記載の方法。
１．
第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路と、
第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路と、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内のセル分離トレンチと、
第２の方向に第１の金属層に隣接する第２の金属層であって、第２の金属層の第１の厚さが、第２の方向に延びる、第２の金属層と、
第１の金属層と第２の金属層との間のビア層であって、ビア層の第２の厚さが、第２の方向に延びる、ビア層と、
セル分離トレンチ内のトレンチ電力レールであって、トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さが、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む、トレンチ電力レールと、
を備える、集積回路（ＩＣ）。
２．
第１の長手方向軸が、第２の長手方向軸と同一線上にあり、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間に配置されたトレンチ電力レールが、第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の先端間距離以下の第１の方向の第１の幅を有する、
条項１に記載のＩＣ。
３．
第１のトレンチコンタクトが、ビア層に隣接する第１の表面を備え、
第２のトレンチコンタクトが、ビア層に隣接する第２の表面を備え、
ビア層内の第１の方向のトレンチ電力レールの第２の幅が、先端間距離よりも大きく、
トレンチ電力レールが、第１の表面上及び第２の表面上にある、
条項２に記載のＩＣ。
４．トレンチ電力レールが、第２の金属層内の第１の方向の第２の幅を有する、条項３に記載のＩＣ。
５．トレンチ電力レールが、第１のトレンチコンタクトと直接接触しており、誘電体層によって第２のトレンチコンタクトから分離されている、条項３又は条項４に記載のＩＣ。
６．トレンチ電力レールが、第１のトレンチコンタクト及び第２のトレンチコンタクトと直接接触している、条項３又は条項４に記載のＩＣ。
７．トレンチ電力レールが、誘電体層によって第１のトレンチコンタクトから分離され、誘電体層によって第２のトレンチコンタクトから分離されている、条項３又は条項４に記載のＩＣ。
８．トレンチ電力レールが、モノリシック金属層を備える、条項１から条項７のいずれか一項に記載のＩＣ。
９．
第１のセル回路が、第１のトランジスタの第１の拡散領域を更に備え、第１の拡散領域が、第１のトレンチコンタクトに直接結合されており、
第２のセル回路が、第２のトランジスタの第２の拡散領域を更に備え、第２の拡散領域が、第２のトレンチコンタクトに直接結合されている、
条項１から条項８のいずれか一項に記載のＩＣ。
１０．
第１の金属層内で第１の方向に各々が延びる、第１の電力レール及び第２の電力レールと、
デカップリングキャパシタであって、
第１の方向に延びる第１のトレンチキャパシタレールと、
第１のトレンチキャパシタレールに隣接して第１の方向に延びる第２のトレンチキャパシタレールと、
第１のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置された第１の誘電体層と、
第１の金属層内で第２の方向に延び、かつ第１のトレンチキャパシタレールを第１の電力レールに結合する、第１のトレンチコンタクトと、
第１の金属層内で第２の方向に延び、かつ第２のトレンチキャパシタレールを第２の電力レールに結合する、第２のトレンチコンタクトと、
を備える、デカップリングキャパシタと、
を備える、集積回路（ＩＣ）。
１１．デカップリングキャパシタが、
第１の方向に延びる第３のトレンチキャパシタレールであって、第１のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置され、第２のトレンチコンタクトに結合された、第３のトレンチキャパシタレールと、
第１の方向に延びる第４のトレンチキャパシタレールであって、第３のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置され、第１のトレンチコンタクトに結合された、第４のトレンチキャパシタレールと、
第３のトレンチキャパシタレールと第４のトレンチキャパシタレールとの間に配置された第２の誘電体層と、
第４のトレンチキャパシタレールと第２のトレンチキャパシタレールとの間に配置された第３の誘電体層と、
を更に備え、
第１の誘電体層が、第１のトレンチキャパシタレールと第３のトレンチキャパシタレールとの間に配置されている、
条項１０に記載のＩＣ。
１２．デカップリングキャパシタが、第１の電力レールと第２の電力レールとの間に配置されている、条項１０又は条項１１に記載のＩＣ。
１３．集積回路（ＩＣ）を製造する方法であって、
第１の金属層に配置された第１のトレンチコンタクトであって、第１の長手方向軸に沿って第１の方向に延びる、第１のトレンチコンタクトを備える第１のセル回路を形成することと、
第１の金属層に配置された第２のトレンチコンタクトであって、第２の長手方向軸に沿って第１の方向に延びる、第２のトレンチコンタクトを備える第２のセル回路を形成することと、
第１のトレンチコンタクトの第１の端部と第２のトレンチコンタクトの第２の端部との間の分離領域内にセル分離トレンチを形成することと、
第２の方向に第１の金属層に隣接する第２の金属層であって、第２の金属層の第１の厚さが、第２の方向に延びる、第２の金属層を形成することと、
第１の金属層と第２の金属層との間のビア層であって、ビア層の第２の厚さが、第２の方向に延びる、ビア層を形成することと、
セル分離トレンチ内のトレンチ電力レールであって、トレンチ電力レールが、第３の長手方向軸に沿って第３の方向に延び、トレンチ電力レールの厚さが、第２の金属層の第１の厚さ、ビア層の第２の厚さ、及び第１の金属層の第３の厚さを含む、トレンチ電力レールを形成することと、
を含む、方法。
１４．第１のセル回路及び第２のセル回路を形成することが、
半導体基板上に第１の拡散領域を形成することと、
半導体基板上に第２の拡散領域を形成することと、
第１の拡散領域上に第１のトレンチコンタクトを形成することと、
第２の拡散領域上に第２のトレンチコンタクトを形成することと、
半導体基板上、第１のトレンチコンタクト上、及び第２のトレンチコンタクト上に層間誘電体（ＩＬＤ）を形成することと、
ビア層内のビア及び第２の金属層内の信号相互接続部に対応するＩＬＤ内のトレンチパターンを形成することと、
トレンチパターンを犠牲材料で充填することと、
を更に含む、
条項１３に記載の方法。
１５．トレンチ電力レールを形成することが、
第２の金属層内の分離領域内のＩＬＤを除去することと、
第１のトレンチコンタクトの第１の表面及び第２のトレンチコンタクトの第２の表面を露出させるために、分離領域内のビア層及び第１の金属層内のＩＬＤを除去することと、
トレンチ電力レールのための誘電体層を形成することと、
を更に含む、
条項１４に記載の方法。
１６．
ＩＬＤ内のトレンチパターンから犠牲材料を除去することと、
第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することと、
を更に含む、
条項１５に記載の方法。
１７．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去するが、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去しないことを更に含む、条項１６に記載の方法。
１８．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去し、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去することを更に含む、条項１６に記載の方法。
１９．第１のトレンチコンタクトの露出された第１の表面及び第２のトレンチコンタクトの露出された第２の表面から誘電体層を選択的に除去することが、第１のトレンチコンタクトの露出された第１の表面から誘電体層を除去せず、第２のトレンチコンタクトの露出された第２の表面から誘電体層を除去しないことを更に含む、条項１６に記載の方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15】
【国際調査報告】