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特表2025-504673シングルイベント効果の検出及び応答を伴うネットワーク物理層トランシーバ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-02-14
(54)【発明の名称】シングルイベント効果の検出及び応答を伴うネットワーク物理層トランシーバ
(51)【国際特許分類】
G06F 11/10 20060101AFI20250206BHJP
H04L 25/02 20060101ALI20250206BHJP
【ＦＩ】
G06F11/10
H04L25/02 301D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024544932
(86)(22)【出願日】2023-01-30
(85)【翻訳文提出日】2024-09-30
(86)【国際出願番号】 US2023011812
(87)【国際公開番号】W WO2023147099
(87)【国際公開日】2023-08-03
(31)【優先権主張番号】17/587,241
(32)【優先日】2022-01-28
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】グリート ゴヴィンド モディ
(72)【発明者】
【氏名】スマントラ セス
(72)【発明者】
【氏名】ヴィクラム シャルマ
(72)【発明者】
【氏名】シャンカール ラマクリシュナン
(72)【発明者】
【氏名】ラグフ ガネサン
【テーマコード（参考）】
5K029
【Ｆターム（参考）】
5K029KK01
5K029KK21
(57)【要約】
物理層トランシーバ（１０６）と物理層トランシーバを含むネットワークノード。トランシーバは、媒体非依存インターフェース（２００）と、ネットワーク通信媒体を介して送信するためにデジタル信号からアナログ信号に変換するように及び媒体を介して受信したアナログ信号をデジタル信号に変換するよう構成される回路要素（２１４）を含むコンバータ回路ブロック（２１０）と、媒体非依存インターフェースとコンバータ回路ブロックとの間で通信されるデジタルデータをネットワークプロトコルに従って処理するよう構成される一つ又は複数の処理ブロック（２０２Ａ、２０２Ｂ、２０２Ｃ）とを含む。電力管理回路要素及びリセット回路要素を含む管理及び制御回路要素（２２０）が提供される。トランシーバは、トランシーバにおけるＳＥＥイベントを検出し、これに応答するように構成される環境モニタ（２４２）、構成レジスタモニタ（２４４）、状態機械モニタ（２４６）、又は位相ロックループ（ＰＥＬ）ロックモニタ（２５０）など、少なくとも１つのシングルイベント効果（ＳＥＥ）モニタ（２４０）を更に含む。
【特許請求の範囲】
【請求項1】
物理層トランシーバであって、媒体非依存インターフェースと、
コンバータ回路ブロックであって、ネットワーク通信媒体を介した送信のためにデジタル信号からアナログ信号へと変換するように、及び、前記ネットワーク通信媒体を介して受信したアナログ信号をデジタル信号へと変換するように構成された回路要素を含む、前記コンバータ回路ブロックと、
前記コンバータ回路ブロックに結合される少なくとも１つの処理ブロックであって、ネットワークプロトコルに従って、前記媒体非依存インターフェースと前記コンバータ回路ブロックとの間で通信されるデータを処理するように構成された回路要素を含む、前記処理ブロックと、
前記少なくとも１つの処理ブロックに結合される管理及び制御回路要素であって、前記物理層トランシーバのための電力管理回路要素及びリセット回路要素を含む、前記管理及び制御回路要素と、
シングルイベント効果（ＳＥＥ）効果を検出し、これに応答するように構成された、少なくとも１つのＳＥＥモニタと、
を含む、物理層トランシーバ。
【請求項2】
請求項１に記載の物理層トランシーバであって、前記少なくとも１つのＳＥＥモニタが、前記管理及び制御回路要素に結合される環境モニタと、前記処理ブロックのうちの１つにおける少なくとも１つの構成レジスタに結合されるレジスタモニタと、前記処理ブロックのうちの１つ又は前記管理及び制御回路要素における順序論理に結合される状態機械モニタと、前記コンバータ回路ブロックに結合される位相ロックループ（ＰＬＬ）ロック外れモニタとからなるグループから選択される、物理層トランシーバ。
【請求項3】
請求項２に記載の物理層トランシーバであって、前記少なくとも１つのＳＥＥモニタが前記環境モニタを含み、前記環境モニタが、
前記トランシーバに印加される電力供給電圧及び電力供給電流のうちの一つ又は複数のうちの第１の値をサンプリングするように、及び、第１のデジタル値を生成するために前記サンプリングされた第１の値をデジタル化するように構成される変調回路要素と、
前記変調回路要素に結合される履歴メモリであって、前記電力供給電圧及び電力供給電流のうちの一つ又は複数の以前のデジタル値と共に前記第１のデジタル値を格納するための、前記履歴メモリと、
前記変調回路要素及び前記履歴メモリに結合されるシングルイベント機能割り込み（ＳＥＦＩ）エンジンであって、前記第１のデジタル値が前記電力供給電圧及び電力供給電流のうちの一つ又は複数とは閾値よりも多く異なるかどうかを判定するように、また、前記第１のデジタル値が以前のデジタル値とは前記閾値よりも多く異なることに応答して、前記管理及び制御回路要素にリセット信号を発行するように構成される、前記ＳＥＦＩエンジンと、
を含む、物理層トランシーバ。
【請求項4】
請求項３に記載の物理層トランシーバであって、前記ＳＥＦＩエンジンが、前記第１のデジタル値が以前のデジタル値とは前記閾値よりも多く異ならないことに応答して、前記第１のデジタル値に従って前記閾値を更新するように更に構成される、物理層トランシーバ。
【請求項5】
請求項３に記載の物理層トランシーバであって、各々が電力供給電圧を受け取るための複数の電力供給端子と、
複数の供給電流センサであって、各供給電流センサが、前記複数の電力供給電圧のうちの１つからの電力供給電流を感知するように結合される、前記複数の供給電流センサと、
を更に含み、
前記変調回路要素が、
複数の入力を有するマルチプレクサであって、前記複数の入力の各々が、前記電力供給端子のうちの１つ又は前記複数の供給電流センサのうちの１つに結合され、選択信号を受信する選択入力を有する、前記マルチプレクサと、
前記マルチプレクサの出力においてアナログ信号をサンプリングし、前記サンプリングされたアナログ信号をデジタル化するように構成される変調器と、
前記履歴メモリ及び前記ＳＥＦＩエンジンへの前記デジタル値を生成するために、前記デジタル化されたアナログ信号をフィルタリングするように構成されるデシメーションフィルタと、
を含む、物理層トランシーバ。
【請求項6】
請求項５に記載の物理層トランシーバであって、デバイス温度センサを更に含み、
前記マルチプレクサがさらに、前記デバイス温度センサに結合された入力を有し、
前記変調回路要素が、デバイス温度についてのデジタル値を生成するために、前記デバイス温度センサからのアナログ信号をサンプリング及びデジタル化し、
前記ＳＥＦＴエンジンが、デバイス温度についての前記デジタル値が、デバイス温度についての以前のデジタル値とは閾値よりも多く異なるかどうかを判定するように、及び、デバイス温度についての前記デジタル値が、以前のデジタル値とは前記閾値よりも多く異なることに応答して、前記管理及び制御回路要素にリセット信号を発行するように、更に構成される、
物理層トランシーバ。
【請求項7】
請求項２に記載の物理層トランシーバであって、前記少なくとも１つのＳＥＥモニタが前記レジスタモニタを含み、前記レジスタモニタが、前記少なくとも１つの処理ブロックのうちの１つにおける構成レジスタに結合される誤り訂正符号（ＥＣＣ）回路要素を含み、前記ＥＣＣ回路要素が、前記構成レジスタからコードワードを読み取るように、及び、前記構成レジスタから読み取った前記コードワードが誤りビットを含むかどうかをＥＣＣ符号に従って判定するように構成される、
物理層トランシーバ。
【請求項8】
請求項７に記載の物理層トランシーバであって、前記ＥＣＣ回路要素が、前記ＥＣＣ符号に従って、前記コードワード内で訂正限界まで多数の誤りビットを検出することに応答して、訂正されたコードワードを用いて前記構成レジスタをリロードするように構成され、前記ＥＣＣ回路要素が、前記ＥＣＣ符号に従って、前記コードワード内で前記訂正限界より多くの多数の誤りビットを検出することに応答して、リセットを発行するように更に構成される、
物理層トランシーバ。
【請求項9】
請求項２に記載の物理層トランシーバであって、前記少なくとも１つのＳＥＥモニタが前記状態機械モニタを含み、前記少なくとも１つの処理ブロック並びに管理及び制御回路要素のうちの少なくとも１つが、一つ又は複数の状態及び一つ又は複数の状態変数を有する状態機械に対応する順序論理を含み、
更に、
前記状態機械の現在の状態に対応する状態コードを格納するための状態レジスタと、
前記状態変数の値を、前記状態機械の前記現在の状態についての前記状態コードとして格納するためにワンホットエンコーディングにエンコードするように構成される状態変数エンコーダと、
を含み、
前記状態機械モニタが、
前記状態レジスタ及び前記状態機械に結合される状態レジスタ監視論理を含み、
前記状態レジスタ監視論理が、
前記状態機械の状態遷移に応答して、前記状態遷移が有効であるかどうかを判定するように、
前記格納された状態コードが有効であるかどうかを判定するために、前記状態レジスタを周期的にポーリングするように、及び、
無効な状態遷移又は無効な状態コードのいずれかの検出に応答して、前記トランシーバ内のリセット回路要素にリセット信号を発行するように、
構成される、
物理層トランシーバ。
【請求項10】
請求項２に記載の物理層トランシーバであって、前記少なくとも１つのＳＥＥモニタが前記ＰＬＬロック外れモニタを含み、前記ＰＬＬロック外れモニタが、
位相ロックループの入力に印加される基準クロックが、タイミングウィンドウの外側のフィードバッククロックに関して位相の外にあるかどうかを検出するように、及び、
前記位相ロックループが、前記タイミングウィンドウの外側の前記フィードバッククロックに関して位相の外にあることを検出することに応答して、前記トランシーバのインターフェースにおけるレジスタ更新をディセーブルするように、
構成される、
物理層トランシーバ。
【請求項11】
ネットワークノードであって、ネットワークノードプロセッサと、
前記ネットワークノードプロセッサに結合される媒体アクセス制御と、
ネットワーク通信媒体に結合するように適合される媒体依存インターフェースと、
物理層トランシーバと、
を含み、前記物理層トランシーバが、
前記媒体アクセス制御に結合される媒体非依存インターフェースと、
ネットワーク通信媒体に結合するように適合される媒体依存インターフェースと、
前記媒体依存インターフェースに結合されるコンバータ回路ブロックであって、前記ネットワーク通信媒体を介した送信のためにデジタル信号からアナログ信号へと変換するように、及び、前記ネットワーク通信媒体を介して受信したアナログ信号をデジタル信号へと変換するように構成される回路要素を含む、前記コンバータ回路ブロックと、
前記コンバータ回路ブロックに結合される少なくとも１つの処理ブロックであって、ネットワークプロトコルに従って、前記媒体非依存インターフェースと前記コンバータ回路ブロックとの間で通信されるデータを処理するように構成される回路要素を含む、前記少なくとも１つの処理ブロックと、
前記少なくとも１つの処理ブロックに結合される管理及び制御回路要素であって、前記物理層トランシーバのための電力管理回路要素及びリセット回路要素を含む、前記管理及び制御回路要素と、
シングルイベント効果（ＳＥＥ）を検出し、これに応答するように構成される、少なくとも１つのＳＥＥモニタと、
を含む、
ネットワークノード。
【請求項12】
請求項１１に記載のネットワークノードであって、前記少なくとも１つのＳＥＥモニタが、前記管理及び制御回路要素に結合される環境モニタと、前記処理ブロックのうちの１つにおける少なくとも１つの構成レジスタに結合されるレジスタモニタと、前記処理ブロックのうちの１つに又は前記管理及び制御回路要素における順序論理に結合される状態機械モニタと、前記コンバータ回路ブロックに結合される位相ロックループ（ＰＬＬ）ロック外れモニタと、前記少なくとも１つのＳＥＥモニタの各々とからなるグループから選択される、ネットワークノード。
【請求項13】
請求項１２に記載のネットワークノードであって、前記少なくとも１つのＳＥＥモニタが前記環境モニタを含み、前記環境モニタが、
前記トランシーバに印加される電力供給電圧及び電力供給電流のうちの一つ又は複数のうちの第１の値をサンプリングするように、及び、第１のデジタル値を生成するために前記サンプリングされた第１の値をデジタル化するように構成される変調回路要素と、
前記変調回路要素に結合される履歴メモリであって、前記一つ又は複数の電力供給電圧及び電力供給電流の以前のデジタル値と共に前記第１のデジタル値を格納するための、前記履歴メモリと、
前記変調回路要素及び前記履歴メモリに結合されるシングルイベント機能割り込み（ＳＥＦＩ）と、
を含み、
前記ＳＥＦＩが、前記第１のデジタル値が前記一つ又は複数の電力供給電圧及び電力供給電流とは閾値よりも多く異なるかどうかを判定するように、また、前記第１のデジタル値が以前のデジタル値とは前記閾値よりも多く異なることに応答して、管理及び制御回路要素にリセット信号を発行するように構成される、
ネットワークノード。
【請求項14】
請求項１３に記載のネットワークノードであって、前記第１のデジタル値が以前のデジタル値とは前記閾値よりも多く異ならないことに応答して、前記ＳＥＦＩエンジンが、前記第１のデジタル値に従って前記閾値を更新するように更に構成される、ネットワークノード。
【請求項15】
請求項１３に記載のネットワークノードであって、複数の電力供給端子であって、各々が電力供給電圧を受け取るための前記複数の電力供給端子と、
複数の供給電流センサであって、各供給電流センサが、前記複数の電力供給電圧のうちの１つから電力供給電流を感知するために結合される、前記複数の供給電流センサと、
を更に含み、
前記変調回路要素が、
複数の入力を有するマルチプレクサであって、前記複数の入力の各々が、前記電力供給端子のうちの１つ又は前記複数の供給電流センサのうちの１つに結合され、選択信号を受信する選択入力を有する、前記マルチプレクサと、
前記マルチプレクサの出力においてアナログ信号をサンプリングし、前記サンプリングされたアナログ信号をデジタル化するように構成される変調器と、
前記履歴メモリ及び前記ＳＥＦＩエンジンへの前記デジタル値を生成するために、前記デジタル化されたアナログ信号をフィルタリングするように構成されるデシメーションフィルタと、
を更に含む、ネットワークノード。
【請求項16】
請求項１５に記載のネットワークノードであって、デバイス温度センサを更に含み、
前記マルチプレクサが更に、前記デバイス温度センサに結合される入力を有し、
前記変調回路要素が、デバイス温度についてのデジタル値を生成するために、前記デバイス温度センサからのアナログ信号をサンプリング及びデジタル化し、
前記ＳＥＦＴエンジンが、デバイス温度についての前記デジタル値が、デバイス温度についての以前のデジタル値とは閾値よりも多く異なるかどうかを判定するように、及び、デバイス温度についての前記デジタル値が、以前のデジタル値とは前記閾値よりも多く異なることに応答して、前記管理及び制御回路要素にリセット信号を発行するように、更に構成される、
ネットワークノード。
【請求項17】
請求項１２に記載のネットワークノードであって、前記少なくとも１つのＳＥＥモニタが前記レジスタモニタを含み、前記レジスタモニタが、前記少なくとも１つの処理ブロックのうちの１つにおける構成レジスタに結合される誤り訂正符号（ＥＣＣ）回路要素を含み、前記ＥＣＣ回路要素が、前記構成レジスタからコードワードを読み取るように、及び、前記構成レジスタから読み取った前記コードワードが誤りビットを含むかどうかをＥＣＣ符号に従って判定するように構成される、
ネットワークノード。
【請求項18】
請求項１７に記載のネットワークノードであって、前記ＥＣＣ回路要素が、前記ＥＣＣ符号に従って、前記コードワード内で訂正限界まで多数の誤りビットを検出することに応答して、訂正されたコードワードを用いて前記構成レジスタをリロードするように構成され、前記ＥＣＣ回路要素が、前記ＥＣＣ符号に従って、前記コードワード内で、前記訂正限界より多くの多数の誤りビットを検出することに応答して、リセットを発行するように更に構成される、
ネットワークノード。
【請求項19】
請求項１２に記載のネットワークノードであって、前記少なくとも１つのＳＥＥモニタが前記状態機械モニタを含み、前記少なくとも１つの処理ブロック並びに管理及び制御回路要素のうちの少なくとも１つが、一つ又は複数の状態及び一つ又は複数の状態変数を有する状態機械に対応する順序論理を含み、
更に、
前記状態機械の現在の状態に対応する状態コードを格納するための状態レジスタと、
前記状態変数の値を前記状態機械の前記現在の状態についての前記状態コードとして格納するために、ワンホットエンコーディングにエンコードするように構成される状態変数エンコーダと、
を含み、
前記状態機械モニタが、
前記状態レジスタ及び前記状態機械に結合される状態レジスタ監視論理を含み、
前記状態レジスタ監視論理が、
前記状態機械の状態遷移に応答して、前記状態遷移が有効であるかどうかを判定するように、
前記格納された状態コードが有効であるかどうかを判定するために、前記状態レジスタを周期的にポーリングするように、及び、
無効な状態遷移又は無効な状態コードのいずれかの検出に応答して、前記トランシーバ内のリセット回路要素にリセット信号を発行するように、
構成される、
ネットワークノード。
【請求項20】
請求項１２に記載のネットワークノードであって、前記少なくとも１つのＳＥＥモニタが前記ＰＬＬロック外れモニタを含み、前記ＰＬＬロック外れモニタが、
位相ロックループの入力に適用される基準クロックが、タイミングウィンドウの外側のフィードバッククロックに関して位相の外にあるかどうかを検出するように、及び、
前記位相ロックループが、前記タイミングウィンドウの外側の前記フィードバッククロックに関して位相の外にあることを検出することに応答して、前記媒体依存インターフェースにおけるレジスタ更新をディセーブルするように、
構成される、
ネットワークノード。
【請求項21】
方法であって、ネットワークノードプロセッサにおける物理層トランシーバ内で、前記物理層トランシーバの媒体非依存インターフェースにおいて通信されるデータを処理するように、処理ブロックを動作させることと、
ネットワーク通信媒体に結合するように適合される媒体依存インターフェースを介した送信のために、前記処理ブロックからのデジタル信号をアナログ信号に変換すること、及び、前記ネットワーク通信媒体を介して受信したアナログ信号をデジタル信号に変換することと、
前記物理層トランシーバにおいて発生するシングルイベント効果（ＳＥＥ）を検出することと、
前記ＳＥＥの検出に応答して、前記物理層トランシーバをリセットすることと、
を含む、方法。
【請求項22】
請求項２１に記載の方法であって、前記ＳＥＥを検出することが、第１のデジタル値を生成するために、前記トランシーバに印加される電力供給電圧及び電力供給電流のうちの一つ又は複数のうちの第１の値をサンプリング及びデジタル化することと、
前記一つ又は複数の電力供給電圧及び電力供給電流の以前のデジタル値と共に、前記第１のデジタル値を履歴メモリ内に格納することと、
前記第１のデジタル値が、前記一つ又は複数の電力供給電圧及び電力供給電流とは閾値よりも多く異なるかどうかを判定することと、
前記第１のデジタル値が以前のデジタル値とは前記閾値よりも多く異なることに応答して、前記トランシーバ内の回路要素をリセットするためのリセット信号を発行することと、
を含む、方法。
【請求項23】
請求項２１に記載の方法であって、前記ＳＥＥを検出することが、構成レジスタ内に格納された誤り訂正符号（ＥＣＣ）コードワードを読み取ることによって、前記処理ブロックに関連付けられた前記構成レジスタのコンテンツを監視することと、
前記構成レジスタから読み取った前記コードワードが、一つ又は複数の誤りビットを含むかどうかを判定することと、
前記構成レジスタから読み取った前記コードワードが、前記コードワード内で訂正限界まで多数の誤りビットを含むとの判定に応答して、訂正されたコードワードを用いて前記構成レジスタをリロードすることと、
前記構成レジスタから読み取った前記コードワードが、前記コードワード内で前記訂正限界より多くの多数の誤りビットを含むとの判定に応答して、前記トランシーバ内の回路要素をリセットするためのリセット信号を発行することと、
を含む、方法。
【請求項24】
請求項２１に記載の方法であって、前記ＳＥＥを検出することが、前記処理ブロック内又は前記トランシーバの管理及び制御回路要素内で状態機械を監視することを含み、
前記状態機械が、一つ又は複数の状態において及び一つ又は複数の状態変数に従って動作可能であり、
前記状態機械が、
前記状態機械の状態遷移に応答して、前記状態遷移が有効であるかどうかを判定することと、
前記格納された状態コードが有効であるかどうかを判定するために、前記状態レジスタを周期的にポーリングすることと、
無効な状態遷移又は無効な状態コードのいずれかの検出に応答して、前記トランシーバ内の回路要素をリセットするためのリセット信号を発行することと、
によって、前記状態機械の現在の状態に対応する状態コードを格納するための状態レジスタを含む、
方法。
【請求項25】
請求項２１に記載の方法であって、前記ＳＥＥを検出することが、前記変換することを実施する回路要素において位相ロックループの入力に適用される基準クロックが、タイミングウィンドウの外側のフィードバッククロックに関して位相の外にあるかどうかを検出することと、
前記位相ロックループが、前記タイミングウィンドウの外側の前記フィードバッククロックに関して位相の外にあることを検出することに応答して、前記媒体依存インターフェースにおけるレジスタ更新をディセーブルすることと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、ネットワークデータ通信機器に関し、より具体的には物理層トランシーバに関する。
【背景技術】
【0002】
ネットワーク通信の分野において、通信プロトコルのアーキテクチャを記述するために用いられる一般的な参照モデルは、開放型システム間相互接続（ＯＳＩ）階層化参照モデルである。この参照モデルは、抽象化層の積層を含み、その「最下層」は一般に物理層又は「ＰＨＹ」と呼ばれる。ＯＳＩ物理層は、電気的、タイミング、及び他のインターフェースを定義し、ワイヤード（例えば、イーサネット）であるかワイヤレス（例えば、セルラー電話、ワイヤレスローカルエリアネットワーク、又はＷｉＦｉ）であるかに関わらず、その上をデータビットが通信リンクを介して送られる。電気信号、シグナリング速度、媒体及びコネクタタイプ、並びにネットワークトポロジなどの通信要素は、ＰＨＹ抽象化層内に含まれる。
【0003】
ハードウェアの観点から、「ＰＨＹ」という用語は、ネットワークインターフェースコントローラ又は他のネットワークノードにおいてＯＳＩモデルの物理層機能を実装する、通常は集積回路として実装される電子回路を指す。例えば、「ＰＨＹ」は、別のネットワークノードとの間で信号を送受信する、ネットワークノードにおけるトランシーバ回路要素を指すためにしばしば用いられる。ネットワークノード内で、ＰＨＹが、リンク層デバイス（しばしば、媒体アクセス制御の頭字語として「ＭＡＣ」と呼ばれる）を、光ファイバ又は銅ケーブルなどの物理媒体に接続する。例示のＰＨＹデバイスが、物理符号化副層（ＰＣＳ）及び物理媒体依存（ＰＭＤ）層機能の両方を含む。
【0004】
イーサネットの文脈において、ＰＨＹは、実装される際のネットワークに従った、１０００ＢＡＳＥ－Ｔ（１０００Ｍｂｐｓ）、１００ＢＡＳＥ－ＴＸ（銅を介する１００Ｍｂｐｓ）、及び１０ＢＡＳＥ－Ｔ（１０Ｍｂｐｓ）規格のイーサネット物理層部分を実装するイーサネットフレームを送受信するための物理層トランシーバデバイスを指すことができる。これらの実装において、イーサネットＰＨＹは、リンクへのアナログ信号物理アクセスを提供し、また、ＰＨＹは概してＭＡＣアドレス指定を取り扱わないため、マイクロコントローラ、又は、より高層の機能を実行する別のシステムにおいて、ＭＡＣチップへの媒体非依存インターフェース（ＭＩＩ）とインターフェースを取る。
【0005】
多くのネットワークインターフェースカード（ＮＩＣ）実装において、イーサネットＰＨＹは、イーサネットフレームのハードウェア送受信機能や、リンク層パケットシグナリングのイーサネットアナログドメインとデジタルドメインとの間でのインターフェースを実装する集積回路として実現される。ＮＩＣは、ＰＨＹ、ＭＡＣ、及び他の機能性を、単一の集積回路に、又は代替として別々の集積回路として、統合し得る。現代のイーサネットトランシーバの例は、テキサス・インスツルメンツ・インコーポレイテッドから入手可能なＤＰ８３８ｘｘデバイスファミリーを含む。
【0006】
集積回路特徴が長年にわたって小型化されてきたのにつれて、現代の集積回路は、集積回路上の高エネルギーイオン又は原子スケール粒子の衝突によって引き起こされる機能障害に敏感になってきた。これに起因する集積回路における機能障害は、デバイス上のたとえ単一の粒子の衝突からも生じ得る。集積回路上のこれらのイオン及び粒子の効果は、概して、基礎となる機構のランダム及び非周期的な性質を反映して、「シングルイベント効果」又は「ＳＥＥ」と呼ばれる。ＳＥＥに起因する多くのエラーは過渡的又は「ソフト」であるが、場合によっては、イベントの効果は、そのデバイスの壊滅的な機能障害又は永久的損傷となり得る。例えば、１つのタイプの「ソフト」又は非破壊的なＳＥＥは、メモリ、レジスタ、又は他のデジタル機能及び信号経路における「ビットフリップ」（状態の変化）を指す、シングルイベントアップセット（ＳＥＵ: Single Event Upset）と呼ばれる。別のタイプのソフトＳＥＥは、アナログ信号経路上に過渡パルスとして現れる、シングルイベントトランジェント（ＳＥＴ）である。ＳＥＥは、デバイスに対して潜在的に破壊的となる恐れのある「ハード」エラーも含む。こうした「ハード」ＳＥＥの一例は、デバイス仕様を超える動作電流を生じさせる可能性のある（それによって、リカバリのための電力オフリセットを必要とするか、又は最悪の場合、デバイスを永久的に損傷させる）、シングルイベントラッチアップ（ＳＥＬ）として知られる。他のタイプの「ハード」ＳＥＥエラーは、パワーＭＯＳＦＥＴＳのバーンアウト、ＭＯＳトランジスタ及びキャパシタのゲート破裂、フローズンビット、並びに過剰ノイズを含む。
【0007】
機能論理回路要素内に現れる可能性のある別のタイプのＳＥＥは、シングルイベント機能割り込み（ＳＥＦＩ： Single Event Functional Interrupt）と呼ばれる。例えば、イオンストライクが、論理回路要素を「オフ」状態又は場合によっては無効状態を含み得る、異なる動作状態に入らせ得る。制御又は構成レジスタビットがフリップされるＳＥＦＩが、デバイスの構成を変更する可能性がある。また、リセット回路におけるＳＥＦＩが、論理回路要素の意図しないリセットを生じさせる可能性がある。
【0008】
宇宙環境に配備れた集積回路において、その環境における宇宙線及び高エネルギー陽子の強化された存在に起因して、集積回路のＳＥＥに対する脆弱性が高まっている。宇宙線は、元来、銀河線又は太陽線であり得、しばしば、直接電離によってＳＥＥを生じさせることが観察されている重イオン成分を含む。この機構は、メモリビットフリップ又は電気的過渡現象を生じさせるために、イオン粒子が集積回路内へと通過する際に充分な電荷を堆積させるイオン粒子から生じる。地球の放射線帯内に閉じ込められるか又は太陽フレアから発せられる高エネルギー陽子も、非常に感応性の高いデバイスにおいて直接電離ＳＥＥを生じさせ得る。別のＳＥＥ機構は、デバイス内の感応性デバイスエリアの近くで発生する高エネルギー陽子からの核反応によって生じる間接電離である。
【0009】
多くの場合、イーサネットＰＨＹなどの複合集積回路において発生するＳＥＥの効果は、例えば、ＳＥＥが、無効又は望ましくない動作モード、状態、又は条件に入らせる場合、又は最悪の場合、デバイスにラッチアップ又は同様の条件から過度な電力供給電流を引き出させる場合、デバイスの完全な機能障害によってのみ明らかとなり得る。
【0010】
本明細書に記載された実施例が発生することは、この文脈の範囲内である。
【発明の概要】
【0011】
一態様によれば、物理層トランシーバが、媒体非依存インターフェースと、ネットワーク通信媒体を介して送信するためにデジタル信号からアナログ信号に変換するように、及び、ネットワーク通信媒体を介して受信したアナログ信号をデジタル信号に変換するように構成された回路要素を含むデジタルアナログ回路ブロックと、媒体非依存インターフェースとデジタルアナログ回路ブロックとの間で通信されるデジタルデータを、ネットワークプロトコルに従って処理するように構成された一つ又は複数の処理ブロックと、を含む。電力管理回路要素及びリセット回路要素を含む、管理及び制御回路要素が提供される。トランシーバは、トランシーバにおけるＳＥＥイベントを検出し、これに応答するように構成された、少なくとも１つのシングルイベント効果（ＳＥＥ）モニタを含む。
【0012】
一態様によれば、少なくとも１つのＳＥＥモニタは、環境モニタを含み、環境モニタは、電力供給電圧及び電力供給電流のうちの一つ又は複数をサンプリングし、そのサンプリングされた電圧又は電流をデジタル化し、デジタル化された値が、そのパラメータについて以前の履歴とは閾値よりも大きく異なるかどうかを判定し、異なる場合はリセット信号を発行する。
【0013】
一態様によれば、少なくとも１つのＳＥＥモニタは、処理ブロックにおける構成レジスタに結合されるレジスタモニタを含む。レジスタモニタは、誤り訂正符号（ＥＣＣ）回路要素を含み、ＥＣＣ回路要素は、コードワードのいずれかのビットが誤りであるかどうかを判定するために、ＥＣＣ符号に従って構成レジスタからコードワードを読み取って復号するように構成される。一例において、ＥＣＣ回路要素は、誤りビットを訂正し、訂正したコードワードを構成レジスタ内にリロードすることができる。
【0014】
一態様によれば、少なくとも１つのＳＥＥモニタは、一つ又は複数の状態及び一つ又は複数の状態変数を有する状態機械に対応する、状態機械に対応する順序論理に結合される、状態機械モニタを含む。状態レジスタが、現在の状態における状態変数の値のワンホット（ｏｎｅ－ｈｏｔ）エンコーディングに基づいて、状態コードを格納する。状態機械モニタは、状態機械の状態遷移が有効かどうか、又は、格納された状態コードが有効かどうかを判定するように構成される。有効でない場合、状態機械モニタはリセット信号を発行することができる。
【0015】
一態様によれば、少なくとも１つのＳＥＥモニタは、位相ロックループ（ＰＬＬ）又は他のタイミング回路要素の位相ロックの損失を監視するための、ＰＬＬロックモニタ回路を含む。ＰＨＹデバイスのデータインターフェースにおけるレジスタ更新は、ロック外れ条件に応答してディセーブルされ得る。
【0016】
一態様によれば、これらの態様に従ったトランシーバは、ネットワークノードに組み込まれ、これは更に、ネットワークノードプロセッサと、トランシーバ及びネットワークノードプロセッサに結合される媒体アクセス制御と、トランシーバとネットワーク通信プロセッサとの間のインターフェースとを含む。
【0017】
これらの態様のうちの一つ又は複数によって可能にされる技術的利点は、物理層トランシーバのデータ経路及び制御経路の両方においてＳＥＥイベントを検出するため、並びに、トランシーバ内のそれらのＳＥＥイベントに応答するための、改良された能力を含む。したがって、トランシーバに対する壊滅的な機能障害を、最悪の場合は永久的損傷を、回避し得る。これらの態様の実装は、ＳＥＥの可能性が特に大きい宇宙環境において、特に有益となり得る。
【0018】
説明する態様によって可能にされる他の技術的利点は、当業者であれば、下記明細書をその図面と共に参照することで明らかとなろう。、
【図面の簡単な説明】
【0019】
【図1】いくつかの例に従って構築されるネットワークノードをブロック形式で示す電気回路図である。
【0020】
【図2】一例に従って構築される物理層トランシーバ（ＰＨＹ）をブロック形式で示す電気回路図である。
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【発明を実施するための形態】
【0031】
図面において、同じ参照番号又は他の参照指示子が、（機能及び／又は構造において）同じか又は同様の特徴を示すために用いられている。
【0032】
本明細書において説明される一つ又は複数の実施例は、こうした実装がその文脈において特に有利であることが企図される際に、宇宙環境において配備され得るなどのイーサネットタイプのネットワークにおける物理層トランシーバデバイスに実装される。しかしながらこれらの実施例の態様は、他の応用例、例えば、他のタイプのネットワークのための通信ハードウェアにおいて、及び、デバイスが粒子誘発機能エラー又は障害に対して脆弱であり得る他の環境において、有利に適用され得ることも企図される。したがって、下記の説明は単なる例として提供される。
【0033】
図１は、いくつかの実施例が実装され得るネットワークノード１００の一例を示す。ネットワークノード１００は、ネットワークサーバ又はクライアントのいずれか又は両方の役割におけるコンピューティングデバイス、プリンタ又は他の入力／出力機能などの周辺デバイス、（例えば、モノのインターネット、又はＩＯＴの文脈における）センサ又はコントローラ、ルータ、スイッチ、或いは別のネットワーク機能などの、いくつかのネットワーク機能のうちの任意のものとして実現され得る。ネットワークノード１００は、データ及び制御情報を受信及び送信する際に経由するネットワーク通信媒体１０２に結合される。ネットワーク通信がイーサネットネットワークを介して実施されるこの特定の例において、ネットワーク通信媒体１０２はＣＡＴ６銅配線などとして実装される。他の実装において、ネットワーク通信媒体１０２は光ファイバなどとして実現され得る。
【0034】
図１の例において、ネットワークノード１００は、一実施例に従って構築されるイーサネット物理層トランシーバ（ＰＨＹ）１０６を含む。ネットワーク通信媒体１０２がハードワイヤードイーサネット接続である例の場合、ＰＨＹ１０６は磁気結合インターフェース１０４によって媒体１０２に結合される。磁気結合インターフェース１０４は、信号経路を提供しながら、ＰＨＹ１０６から媒体１０２を直流的に絶縁するために提供される。例えば、磁気結合インターフェース１０４は、ネットワーク通信媒体１０２に物理的に結合するためのコネクタジャックを備えるＰＨＹ１０６間の信号経路に配置される、個別イーサネット磁気モジュールとして実現され得る。代替として、磁気結合インターフェース１０４は、イーサネットコネクタジャックと同じハウジング又はパッケージ内に統合され得る。いずれの場合でも、この実装におけるＰＨＹ１０６と磁気結合インターフェース１０４との間のインターフェース１２２は、イーサネットの文脈において、その仕様がネットワーク通信媒体１０２に用いられる特定媒体に依存するという点で、媒体依存インターフェース（ＭＤＩ）と呼ばれる。
【0035】
この例において、イーサネットＰＨＹ１０６は、アップストリーム機能とネットワーク通信媒体１０２との間でデータ及び制御情報を送信及び受信するための適切な回路要素を含む。イーサネットの文脈において、ＰＨＹ１０６は、媒体アクセスコントローラ（ＭＡＣ）１０８からイーサネットフレームの形態でデジタルデータを受信し、媒体１０２を介した送信のためにそれらのフレームに対応するアナログ信号を生成する。その受信機能において、ＰＨＹ１０６は、媒体１０２を介して受信したアナログ信号を処理し、ネットワークノード１００を対象とするデータを表すそれらの信号について、ＭＡＣ１０８による及び更にアップストリームの機能による消費及び処理のために、デジタルデータをイーサネットフレームにデジタル化及びフォーマット化する。したがって、ＰＨＹ１０６は、媒体１０２におけるイーサネットアナログドメインと、ＭＡＣ１０８によって実施される際にネットワークノード１００のためのリンク層パケットシグナリングのデジタルドメインとの間で、インターフェースとして働く。いくつかの例に従ったＰＨＹ１０６の構成及び動作を、下記でより詳細に説明する。
【0036】
この例によれば、ＰＨＹ１０６は、インターフェース１２４によってＭＡＣ１０８に結合され、インターフェース１２４は、この実装ではイーサネットの文脈において、インターフェース仕様がネットワーク通信媒体１０２の物理実装に依存しないという点で、媒体非依存インターフェース（ＭＩＩ）又は低減ギガビット媒体非依存インターフェース（ＲＧＭＩＩ）と呼ばれる。ネットワークノード１００における媒体アクセスコントローラ（ＭＡＣ）１０８は、ＰＨＹ１０６から受信され、送信のためにＰＨＹ１０６に通信されるべきデータを処理するための適切な回路要素を含む。この処理は、例えば、送信及び受信の両方向においてデータをバッファリングする管理フレーム、パケットのフォーマット化及び認識、タイマ機能、及び、データリンク層又はＭＡＣ層、ＯＳＩモデルの一部に関与する他の動作を含み得る。ＭＡＣ１０８は、プロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル回路要素、メモリ、特定用途向け集積回路（ＡＳＩＣ）、ソフトウェア、又はそれらの組み合わせに統合され得る。ＭＡＣ１０８は、ＰＨＹ１０６及びＭＩＩインターフェース１２４と同じ集積回路内で、或いは代替として、ＰＨＹ１０６とは別個の一つ又は複数の集積回路として、実現され得る。
【0037】
図１の例において、ネットワークノードプロセッサ１１０は、インターフェース１２６によってＭＡＣ１０８に結合される。ネットワークノードプロセッサ１１０は、ネットワークにおいてネットワークノード１００の機能を実施するのに適切な、データ処理及び制御機能を提供する。ネットワークノードプロセッサ１１０は、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡ、スイッチファブリック、及び／又は他の適切な回路要素として、並びに／或いは、その機能のために、実現され得る。ネットワークノードプロセッサ１１０は、ＭＡＣ１０８と同じ集積回路内で、或いは代替として、一つ又は複数の別個の集積回路として、実現され得る。後者の場合の一例において、ＭＡＣ１０８、ＰＨＹ１０６、及び磁気結合インターフェース１０４は、ネットワークインターフェースカード（ＮＩＣ）において実現され得、それにネットワークノードプロセッサ１１０がインターフェース１２６を介して結合される。
【0038】
図２に関連して以下で説明するように、一つ又は複数の例によれば、ＰＨＹ１０６は、ＳＥＥに起因した制御及びデータの両方の経路において、エラーを監視及びエラーに応答するための一つ又は複数の機構を含むように構築され動作する。したがって、ＰＨＹ１０６は、衛星、宇宙船などの宇宙環境内に配備される通信機器において実装されるとき、有益であり得る。
【0039】
図２は、一例に従ったＰＨＹ１０６のアーキテクチャを図示する。上述のように、ＰＨＹ１０６は、ネットワーク通信媒体１０２におけるイーサネットアナログドメインと、リンク層パケットのデジタルドメインとの間で、ＭＡＣ１０８によって実行される際にネットワークノード１００に対して信号を発信する、インターフェース通信の機能全体を有する。したがってこの例において、ＰＨＹ１０６は、ＰＨＹ１０６によって処理されるか又は処理されるべきデジタル信号が、場合によっては、適切なＲＧＭＩＩ又はＭＩＩプロトコルに従って、インターフェース１２４を介して、それぞれ、ＭＡＣ１０８に通信され、またＭＡＣ１０８から受信される際に用いられる、ＭＩＩインターフェース回路要素２００を含む。
【0040】
ＭＡＣ１０８に通信されるべき、及びＭＡＣ１０８から受信される際の、デジタルデータの処理のために、ＰＨＹ１０６は、一つ又は複数の通信処理ブロック２０２（例えば、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃを含む）を含む。ＰＨＹ１０６が３つのイーサネットプロトコルのいずれかに従って通信を処理するように動作可能な本例において、ＰＨＹ１０６は、１００ＢＡＳＥ－ＴＸ処理ブロック２０２Ａ、１０Ｂａｓｅ－Ｔｅ処理ブロック２０２Ｂ、及び１０００ＢＡＳＥ－Ｔ処理ブロック２０２Ｃを含む。各ブロック２０２は、一方の側でＭＩＩインターフェース回路要素２００に結合され、磁気結合インターフェース１０４を介したネットワーク通信媒体１０２との通信のために、他方の側でコンバータブロック２１０に結合される。処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃの各々は、関与する特定のプロトコルに適切にデジタルデータを処理するように構成され及び動作可能な、デジタル論理回路要素（或いは、他の回路要素、メモリ、及び／又はソフトウェア）を含む。例えば、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃに含まれるデジタル論理回路要素は、一つ又は複数の状態機械の形態で少なくとも部分的に順序論理として実現され得る。この例において、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃは、複数の動作モードのうちの選択した１つで動作するように、それらの処理ブロック及びＰＨＹ１０６を構成し得る、一つ又は複数の構成レジスタも含み得る。
【0041】
本例のイーサネットの文脈において、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃの各々におけるデジタル論理回路要素は、適用可能なイーサネットプロトコルにおいて一つ又は複数の副層を実装するように配置される。この例において、１００ＢＡＳＥ－ＴＸ処理ブロック２０２Ａは、物理符号化副層（ＰＣＳ）、物理媒体アタッチメント（ＰＭＡ）副層、及び物理媒体依存（ＰＭＤ）副層を（ＭＩＩ側からイーサネット媒体側への順に）実装する。同様に、１０ＢＡＳＥ－Ｔｅブロック２０２Ｂ及び１０００ＢＡＳＥ－Ｔブロック２０２Ｃは、ＰＣＳ及びＰＭＡ副層を実装するが、この例においては、銅配線媒体１０２を介したイーサネット通信のためのＰＭＤ副層を必要としない。図２で明らかなように、１００ＢＡＳＥ－ＴＸブロック２０２Ａ、１０Ｂａｓｅ－Ｔｅブロック２０２Ｂ、及び１０００ＢＡＳＥ－Ｔブロック２０２Ｃの各々は、コンバータブロック２１０に結合される。
【0042】
本実装において、コンバータブロック２１０は、１００ＢＡＳＥ－ＴＸブロック２０２Ａ、１０ＢＡＳＥ－Ｔｅブロック２０２Ｂ、及び１０００ＢＡＳＥ－Ｔブロック２０２Ｃのデジタルドメインと、アナログドメイン（例えば、ネットワーク通信媒体１０２によって用いられる際に）との間で信号を変換するように構成され及び動作可能である。したがって、コンバータブロック２１０は、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃの各々に結合される、デジタルアナログ及びアナログデジタル（ＤＡＣ／ＡＤＣ）サブシステム２１４を含む。ＤＡＣ／ＡＤＣサブシステム２１４はドライバ／レシーバ回路要素２１６にも結合され、ドライバ／レシーバ回路要素２１６は、磁気結合インターフェース１０４を介してネットワーク通信媒体１０２に結合される。ネットワーク通信媒体１０２からの信号の受信のために、ドライバ／レシーバ回路要素２１６は、適切なアナログフィルタ、レベルシフタ、及び、受信したアナログ信号を（例えば、差分信号の形態で）ＤＡＣ／ＡＤＣサブシステム２１４におけるＡＤＣ（アナログデジタル）回路要素に通信するために適した他の回路要素を含み、ＤＡＣ／ＡＤＣサブシステム２１４は、処理された受信したアナログ信号を、動作可能プロトコルの下で適切な処理ブロック２０２に通信するためのデジタル記号に変換する。ネットワーク通信媒体１０２へのデジタルデータの送信のために、ＤＡＣ／ＡＤＣサブシステム２１４は、デジタル記号をアナログ信号（例えば、差分信号）に変換し、その後、磁気結合インターフェース１０４への適用のためにドライバ／レシーバ回路要素２１６内に含まれる、適切なドライバ回路要素によって駆動される、ＤＡＣ（デジタルアナログ）回路要素を含む。コンバータブロック２１０は、変換動作のために、適切なクロック信号をＤＡＣ／ＡＤＣサブシステム２１４に提供するように構築され動作可能な、タイミング回路要素２１８を含む。タイミング回路要素２１８は、（例えば、ＰＨＹ１０６の外部の水晶振動子又はバルク音波から）受信したマスタクロック信号、又は、ＰＨＹ１０６内で生成されるマスタクロック信号に基づいて、これらのクロックを生成し得る。
【0043】
この例に従って、ＰＨＹ１０６内に特定の付加的な機能も提供される。図２に示されるように、ＰＨＹ１０６は、集積回路デバイスとしてＰＨＹ１０６の制御のための適切な動作を実行するように構成され及び動作可能な、管理及び制御回路要素２２０を含む。例えば、管理及び制御回路要素２２０は、例えば外部リセット信号に応答して、ＰＨＹ１０６のハードウェアリセットを実行するためのリセット回路要素を含む。管理及び制御回路要素２２０は、ネットワークノード１００内の他の場所のプロセッサに通信される割り込み信号を生成するための回路要素も含み得、外部回路要素との間で状況及び制御情報を受信及び通信するための回路要素を含み得る。管理及び制御回路要素２２０は、その１つの例が図２に示される端子ＶＤＤにおいて受け取られる一つ又は複数の電力供給電圧を受け取るため、及び、ＰＨＹ１０６全体を通じて分配するためにそれらの電力供給電圧からバイアス及び基準電圧を生成するための、電力管理回路要素を更に含み得る。図２に示されない他の機能もＰＨＹ１０６内に提供され得、こうした機能には、「ウェイクオン（ｗａｋｅ ｏｎ）ＬＡＮ」回路機能、オートネゴシエーション回路機能などが含まれる。
【0044】
この例によれば、ＰＨＹ１０６は、ＰＨＹ１０６を組み込む集積回路上の重イオン及び高エネルギー陽子の衝突から生じ得るような、ＳＥＥ、ＳＥＵ、及びＳＥＦＩを検出するためにＰＨＹ１０６内の回路要素を監視するように構成され及び動作可能な、監視及び検出回路要素２４０を含む。図２に示されるように、監視及び検出回路要素２４０は、環境モニタ２４２、レジスタモニタ２４４、及び状態機械モニタ２４６を含む。図２に示されるように、監視及び検出回路要素２４０は、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃの各々に、及び、必要に応じて管理及びＰＨＹ制御回路要素２２０にも結合される。より具体的には、環境モニタ２４２、レジスタモニタ２４４、及び状態機械モニタ２４６のうちの一つ又は複数は、監視されている特定の機能又は動作に依存して、処理ブロック２０２並びに管理及びＰＨＹ制御回路要素２２０に結合される。環境モニタ２４２、レジスタモニタ２４４、及び状態機械モニタ２４６の各々の構成及び動作は、下記で更に詳細に説明する。
【0045】
またこの例において、位相ロックループ（ＰＬＬ）ロックモニタ２５０は、ＤＡＣ／ＡＤＣサブシステム２１４におけるタイミングアップセットを監視するために、コンバータブロック２１０の一部として別々に実装される。ＰＬＬロックモニタ２５０の構成及び動作も、下記で更に詳細に説明する。
【0046】
図３を参照すると、一例に従ってＰＨＹ１０６内に実装される際の、環境モニタ２４２の構成及び動作が示される。本実装において、環境モニタ２４２は、ＰＨＹ１０６への電力供給における動作条件、及びまた、ＰＨＹ１０６を含む集積回路の動作温度などの他の環境条件も、監視する。ＰＨＹ１０６のこれらの条件を監視することによって、環境モニタ２４２は、そうでなければ、他のＳＥＥ検出技法によって検出不可能であり得るＳＥＦＩイベントを検出することができる。
【0047】
電力供給動作条件の監視に関連して、環境モニタ２４２は管理及びＰＨＹ制御回路要素２２０における電力管理回路要素３００に結合される。この例において、電力管理回路要素３００は、ＰＨＹ１０６を介する電力（例えば、供給電圧及び／又は供給電流）の分配を管理するために適切な回路要素及び／又はソフトウェアを含み、その点で、必要に応じて、他の内部電圧を生成するために電圧調節及び基準電圧生成回路を含み得る。ＰＨＹ１０６は、様々な回路ブロックのためのＶＤＤ電力供給として働くために、複数の電力供給電圧を利用し得る。例えば、図３に示されるように、電力管理回路要素３００は、それぞれ、１．０Ｖ、１．８Ｖ、及び２．５Ｖの公称電圧において電力供給電圧を受け取るために、端子ＶＤＤ＿１Ｖ、ＶＤＤ＿１．８Ｖ、及びＶＤＤ＿２．５Ｖに結合される。端子ＶＤＤ＿１Ｖ、ＶＤＤ＿１．８Ｖ、及びＶＤＤ＿２．５Ｖにおける電圧は、それぞれ、線ＶＡ、ＶＢ、ＶＣを介して環境モニタ２４２に結合される。また、それぞれ、電力供給端子ＶＤＤ＿１Ｖ、ＶＤＤ＿１．８Ｖ、及びＶＤＤ＿２．５ＶからＰＨＹ１０６によって引き出される供給電流を感知するために、電流センサ３１２Ａ、３１２Ｂ、３１２Ｃが電力管理回路要素３００内に提供される。電流センサ３１２は、例えば、電圧が測定される際に横切る小型レジスタ、誘導又はホール効果センサなどとして、実装され得る。電流センサ３１２Ａ、３１２Ｂ、３１２Ｃは、それぞれ、線１Ａ、１Ｂ、１Ｃを介して、環境モニタ２４２に結合される。
【0048】
ＰＨＹ１０６の環境モニタ２４２は、可能なＳＥＦＴイベントを検出するために、電力供給電圧及び電流を監視及び分析するように構成される回路要素を含む。この例において、環境モニタ２４２におけるマルチプレクサ３２０は、線ＶＡ、ＶＢ、ＶＣ（それぞれ、端子ＶＤＤ＿１Ｖ、ＶＤＤ＿１．８Ｖ、及びＶＤＤcc＿２．５Ｖにおける電圧に対応する）並びに、線ＩＡ、ＩＢ、ＩＣ（それぞれ、端子ＶＤＤ＿１Ｖ、ＶＤＤ＿１．８Ｖ、及びＶＤＤ＿２．５ＶからＰＨＹ１０６によって引き出される供給電流に対応する）に接続される入力を有する。環境モニタ２４２内の制御回路要素から、例えば、図３に示されるようなＳＥＦＩエンジン３３０から、又は、ＰＨＹ１０６内の他の場所からの、選択信号ＴＳが、その出力に接続するためにマルチプレクサ３２０の入力のうちの１つを選択するように動作する。マルチプレクサ３２０の出力は、（例えば、オーバーサンプリングを介して）選択された出力において監視される信号をサンプリングし、対応する電圧又は電流に対応するデジタル値を提供するために、サンプリングされた信号をフィルタリングし、そうでなければ変調する、シグマデルタＡＤＣ３２２（例えば、１ビットコンバータ）の入力に結合される。この例において、シグマデルタＡＤＣ３２２のデジタル出力は、シグマデルタＡＤＣ３２２のデジタル出力を効率性のためにより少ないデジタルビットにデシメートする、デシメーションフィルタ３２４の入力に結合される。デシメーションフィルタ３２４は、所望であればシグマデルタＡＤＣ３２２内で実現され得る。デシメートされたデジタル化電圧又は電流の測定は、場合によっては、デシメーションフィルタ３２４から履歴メモリ３２６及びＳＥＦＩエンジン３３０へと転送される。履歴メモリ３２６は、経時的に環境モニタ２４２によって測定されたパラメータの履歴記録を維持する。
【0049】
この例において、集積回路の動作温度（例えば、ＰＨＹ１０６が内部又は上に作製される集積回路の基板温度）も、環境モニタ２４２によって監視される。この環境チップ温度は、環境モニタ２４２によって監視される付加的な又は任意選択のパラメータであり、付加的な環境条件も、所望であれば、チップ温度に加えて環境モニタ２４２によって監視され得る。この点で、管理及びＰＨＹ制御回路要素２２０は、線ＴＥＭＰ上の温度に対応するアナログ信号を、環境モニタ２４２におけるマルチプレクサ３２０の付加的な入力に提供する、温度センサ３１０を含む。したがって、マルチプレクサ３２０は、デジタル化のためにシグマデルタ変調器３２２に接続する入力の１つとして線ＴＥＭＰ上の信号を含み、デシメーションフィルタ３２４は同様に、サンプリングされたデジタル値をデシメートし、線ＴＥＭＰ上のアナログ信号のデシメートされたデジタル化値は、それぞれ、格納及び分析のために履歴メモリ３２６及びＳＥＦＩエンジン３３０にも接続される。
【0050】
ＳＥＦＩエンジン３３０は、本明細書において例として説明されるその機能を実施するように構成された、デジタル論理回路要素、例えば、専用の論理回路要素、（例えば、そのメモリ内、環境モニタ２４２におけるローカルメモリ内、又は、ＰＨＹ１０６内の他の場所のメモリ内、或いはそれらの何らかの組み合わせ、に格納された）プログラム命令を実行するプログラマブル論理回路要素として構築され得る。一般的に、ＳＥＦＩエンジン３３０は、可能なＳＥＦＩイベントを検出し、これに応答してＰＨＹ１０６における適切な回路要素に信号を発行するために、経時的に監視される際に、電圧、電流、及び（任意選択として）温度測定を分析するように動作する。図３の例において、ＳＥＦＩエンジン３３０は、ＳＥＦＩイベントのその検出に応答してリセット信号を生成し、そのリセット信号を線ＲＳＴ上で、管理及びＰＨＹ制御回路要素２２０内のリセット回路要素３４０へと通信する。
【0051】
図４は、一例に従った図３の環境モニタ２４２の動作を示す。プロセス４００において、ＳＥＦＩエンジン３３０は、例えば、シグマデルタＡＤＣ３２２に転送するためのその入力のうちの１つを選択するために、マルチプレクサ３２０の選択入力に適用される制御信号ＴＳを循環させることによって、電圧、電流、及び（任意選択として）温度測定をポーリングさせる。この例において、ポーリングプロセス４００は、シグマデルタＡＤＣ３２２に転送するために、マルチプレクサ３２０の入力のうちの１つ（例えば、ＶＡ、ＶＢ、ＶＣ、ＩＡ、ＩＢ、ＩＣ、ＴＥＭＰのうちの１つ）を選択する。代替として、マルチプレクサ３２０に適用される入力信号のうちの複数が、信号の任意のものをシグマデルタＡＤＣ３２２に転送するのに先立ち、プロセス４００において獲得され得る。しかしながら、この説明では、環境モニタ２４２の動作は、その電流値がＳＥＦＩイベントを示すかどうかを判定するための処理の時点において、ポーリングプロセス４００が１つの監視されたパラメータ（例えば、電圧、供給電流、又は温度）を獲得する場合について説明する。
【0052】
プロセス４０２において、シグマデルタＡＤＣ３２２は、プロセス４００においてマルチプレクサ３２０を介して獲得した信号を、この例では１ビットシグマデルタ変調を用いて、アナログ信号からデジタルデータワードへと変換する。またプロセス４０２において、デシメーションフィルタ３２４は、シグマデルタＡＤＣ３２２によってデジタルデータワード出力をデシメートし、このデシメートされたデジタル値は、例えば現在時刻（例えば、獲得時間）を示すタイムスタンプに関連して、履歴メモリ３２６に格納される。デシメーションフィルタ３２４によるデジタル値のこのデシメーションは、依然としてＳＥＥ検出に適切な精度を提供しながら、履歴メモリ３２６に必要なサイズを減少させる。デシメーションフィルタ３２４によって出力されるデシメートされたデジタル値は、下記で説明するように、その測定されたパラメータについての最近の履歴と比較するために、図３に示されるＳＥＦＩエンジン３３０にも転送される。
【0053】
本例によれば、環境モニタ２４２は、電力供給電圧及び供給電流に影響を与えるＳＥＦＩイベントを検出するように動作する。より具体的には、集積回路上で高エネルギー陽子又は重イオンの衝突の結果として生じるようなＳＥＥが、外部電力供給から引き出される電流における急激な変化として、しばしば、その供給電流における急激な降下として、現れ得ることが観察されている。ＳＥＥは、例えば供給電流における急激な変化と共に、電力供給電圧における急激な変化としても現れ得る。相補型金属酸化物半導体（ＣＭＯＳ）集積回路において、ＳＥＥの１つのタイプは、陽子又は重イオンによるラッチアップの開始（例えば、ＣＭＯＳ構造内の寄生サイリスタのトリガ）である。こうしたラッチアップはシングルイベントラッチアップ（ＳＥＬ）と呼ばれる。ラッチアップイベントにおいて引き出される過剰電流は、図３に示されるような、温度センサ３１０によって感知され得、環境モニタ２４２に通信され得る、デバイス温度における急上昇として検出可能である。電力供給電圧、供給電流、又はデバイス温度においてこれらの急激な変化を生じさせるＳＥＥは、ＰＨＹ１０６の動作において他の方式で（例えば、格納された論理レベル又はデータ状態のＳＥＵによって）必ずしも反映されるとは限らず、したがって、デバイスが壊滅的に機能故障するまで検出されない可能性がある。
【0054】
この例に従った環境モニタ２４２におけるＳＥＦＩエンジン３３０の動作は、その検出プロセスにおいてこれらのＳＥＥを考慮する。前述のように、ＳＥＦＩエンジン３３０は、監視されるパラメータ（例えば、電圧、電流、温度）に対応する現在のデシメートされたデジタル値を、経時的にそのパラメータの以前の値からＳＥＦＩによって以前に計算されたものと同じパラメータについての動的閾値と比較するため、判定を実行する。ＳＥＥ検出のため、電力供給電圧、電流、又はチップ温度の最新の測定の絶対値は、その測定されたパラメータの最近の履歴と比較したその最新の測定の相対値よりも（ある場合）それほど重要ではない。この例によれば、監視されるパラメータの現在のデシメートされたデジタル値に対する動的閾値は、最近の時間間隔にわたって測定されるそのパラメータの平均値からのその値における割合、比例、又は絶対変化として、ＳＥＦＩエンジン３３０によって計算され得る。この実装に従った相対的に最近の履歴からのパラメータについての動的閾値の判定は、ＰＨＹ１０６の異なる使用可能な動作モードにおける電力消費において、起こり得る相違を可能にする。プロセス４００において獲得される測定の現在又は最新のデシメートされたデジタル値が、動的閾値の範囲内である（例えば、そのパラメータについての格納された履歴に関して急激な変化を表さない）場合、判定４０３は結果として「はい」に戻る。次いで、ＳＥＦＩエンジン３３０は、この最新の測定に基づいて、対象となるそのパラメータについての動的閾値を更新し、次に、監視されるパラメータは、プロセス４００で始まる獲得及び処理について、選択信号ＴＳを介して選択される。
【0055】
他方で、ＳＥＦＩエンジン３３０が、プロセス４００において獲得され、プロセス４０２においてデジタル化及びデシメートされた最新の測定が、そのパラメータについての最近の履歴に関して動的閾値の外にあるもの（判定４０３が「いいえ」である）と判定した場合、ＳＥＦＩエンジン３３０は可能なＳＥＥを検出しており、プロセス４１０において適切な処置を行うように動作する。この例では、環境モニタ２４２においてＳＥＦＩエンジン３３０によって検出される起こり得るＳＥＥに対して示される処置は、ＰＨＹ１０６のハードウェアリセットである。この例では、プロセス４１０（ＳＥＦＩエンジン３３０によって実行される）は、管理及びＰＨＹ制御回路要素２２０におけるリセット回路要素３４０に対する線ＲＳＴ上のリセット信号の発行を含む。次いで、リセット回路要素３４０は、ＳＥＥの影響を明確にするための試みにおいて、ＰＨＹ１０６のリセットを実行する。
【0056】
このようにして、環境モニタ２４２は、ＰＨＹ１０６における電力供給電圧、ＰＨＹ１０６によって引き出される供給電流、及び、ＰＨＹ１０６のチップ動作温度、における急激な変化として現れる、起こり得るＳＥＦＩを検出するように、並びに、例えばデバイスのリセットによって、それらのＳＥＦＩに対する応答を開始するように、動作する。したがって、この検出及び応答は、他の方式ではＰＨＹ１０６においてデジタル論理の動作から検出されない可能性のあるＳＥＥに対して迅速に応答可能である。
【0057】
図５Ａは、一例に従った、ＰＨＹ１０６内に実装されるようなレジスタモニタ２４４のアーキテクチャ及び動作を図示する。本実装において、レジスタモニタ２４４は、ＳＥＵイベントによって発生したビット誤りを検出し、場合によっては訂正するために、ＰＨＹ１０６の機能及び他の回路要素における様々なレジスタのコンテンツを監視する。より具体的には、一例において、レジスタモニタ２４４は、これ以降に説明するように、構成レジスタのＳＥＵのイベントにおいて、無効又は他の方式で望ましくない動作モード又は条件にＰＨＹ１０６が入るのを防ぐように動作し得る。
【0058】
図５Ａに示されるように、多くの構成レジスタ５０２Ａ、５０２Ｂ、５０２Ｃ、・・・、５０２Ｎ（集合的及び個別に、構成レジスタ５０２と呼ばれる）がイーサネットＰＨＹ１０６において用いられる。例えば、処理ブロック２０２Ａ、２０２Ｂ、２０２Ｃの各々が、一つ又は複数の構成レジスタ５０２を含み得る。管理及びＰＨＹ制御回路要素２２０、ＭＩＩインターフェース２００、コンバータブロック２１０などのサポート回路要素も、一つ又は複数の構成レジスタ５０２を含み得る。各構成レジスタ５０２は、使用可能なモードのセットからその機能回路要素について特定の動作モードを特定することができ、選択された動作モードにおいて使用可能オプションのセットからそのモードについて特定のオプションを特定することができるデジタルワードを格納する。場合によっては、構成レジスタ５０２は、適切な制御回路要素又はＰＨＹ１０６の外部の回路要素によって読み取り可能であり得る、一つ又は複数の状態ビットを更に含み得る。
【0059】
構成レジスタ５０２のビットストレージ位置は、ＰＨＹ１０６内の他の場所のランダムアクセスメモリ（ＲＡＭ）リソース内で用いられるような、メモリセルとして構築され得る。例えば、構成レジスタ５０２のビットストレージ位置は、各々が１つのデータビットを格納する静的ＲＡＭセル又はフリップフロップラッチとして構築され得る。代替として、構成レジスタビットストレージ位置のいくつか又はすべて、例えば最重要構成レジスタ又は構成ビットストレージ位置、が自己修正フリップフロップとして構築され得る。こうした自己修正フリップフロップは、ＰＨＹ１０６において、最重要構成ビット及びレジスタにとって特に重要であり得る、付加的なＳＥＵ許容範囲を提供可能である。次に、構成レジスタ５０２のいくつか又はすべてのビットストレージ位置を構築するために用いられ得るような、こうした自己修正フリップフロップの一例を、図５Ｂを参照して説明する。
【0060】
図５Ｂは、自己修正トリプルモード冗長性（ＴＭＲ）フリップフロップとして構築される、ビットストレージ位置５２０の一例を図示する。この例では、ビットストレージ位置５２０は、各々がクロック信号ＣＬＫによってクロック制御される、３つのＤ型フリップフロップ５２２Ａ、５２２Ｂ、５２２Ｃを含む。フリップフロップ５２２ＡのＤ入力は、この構成レジスタ５０２に構成情報をロードする、ＰＨＹ１０６内の機能回路要素によって提供され得るような、入力データ値ＩＮ＿ＶＡＬを受け取る。入力データ値ＩＮ＿ＶＡＬはインバータ５２４にも印加され、インバータ５２４は、出力信号ＩＮ＿Δ１をフリップフロップ５２２ＢのＤ入力に提示する出力を有する。同様に、入力データ値ＩＮ＿ＶＡＬはインバータ５２６の入力に印加され、インバータ５２６は、第２のインバータ５２７の入力に結合される出力を有し、第２のインバータ５２７は、出力信号ＩＮ＿Δ２をフリップフロップ５２２ＣのＤ入力に印加する出力を有する。したがって、フリップフロップ５２２Ｂにおいて受け取られる出力信号ＩＮ＿Δ１は、インバータ５２４の伝搬遅延だけ入力データ値ＩＮ＿ＶＡＬから遅延され、フリップフロップ５２２Ｃにおいて受け取られる出力信号ＩＮ＿Δ２は、２つの伝搬遅延だけ（一方はインバータ５２６について、及び他方はインバータ５２７について）入力データ値ＩＮ＿ＶＡＬから遅延される。
【0061】
フリップフロップ５２２Ａ、５２２Ｂ、５２２Ｃは、出力信号Ｑ＿ＶＡＬ、Ｑ＿Δ１、Ｑ＿Δ２を、それぞれ、多数決論理５２８の対応する入力に提供する。図５Ｂの例において、出力信号Ｑ＿ＶＡＬ、Ｑ＿Δ２は、それぞれ、フリップフロップ５２２Ａ、５２２ＣのＱ出力から駆動され、出力信号Ｑ＿Δ１は、インバータ５２４によって入力値ＩＮ＿ＶＡＬの奇数反転を反映するために、フリップフロップ５２２Ｂの
出力から駆動される。多数決論理５２８は、その３つの入力信号Ｑ＿ＶＡＬ、Ｑ＿Δ１、Ｑ＿Δ２のうちの２つ又はそれ以上において印加されるものに対応する論理レベルにおいて、出力信号ＯＵＴ＿ＶＡＬを生成するように構築される。言い換えれば、信号Ｑ＿ＶＡＬ、Ｑ＿Δ１、Ｑ＿Δ２のビット値のうちの１つの変化の影響を有するＳＥＵは、そのうちの２つが影響を受けない論理レベルにある３つの入力の「多数決」に基づく出力値ＯＵＴ＿ＶＡＬに影響を与えない。したがって、ビットストレージ位置５２０のこの構築は、特に構成レジスタ５０２などの重要な位置において、ＰＨＹ１０６に付加的なＳＥＵ許容範囲を提供できる。この付加的なＳＥＵ許容範囲は、ビットストレージ位置５２０における物理的に別々のフリップフロップ５２２Ａ、５２２Ｂ、５２２Ｃによって提供される空間的分離と、入力値ＩＮ＿ＶＡＬをフリップフロップ５２２Ａ、５２２Ｂ、５２２Ｃに印加する際にインバータ５２４、５２６、５２８によって提供される時間的分離との両方からの結果として生じる。
【0062】
本説明の目的のため、構成レジスタ５０２Ａは処理ブロック２０２Ａ内に配され、構成レジスタ５０２Ｂは処理ブロック２０２Ｂ内に配され、構成レジスタ５０２Ｃは処理ブロック２０２Ｃ内に配される、というように見なされ、構成レジスタ５０２Ｎは、管理及びＰＨＹ制御回路要素２２０内に配されるものと見なされることになる。この例では、レジスタモニタ２４４は、ＰＨＹ１０６全体を通じて配される、構成レジスタ５０２Ａ、５０２Ｂ、５０２Ｃ、・・・、５０２Ｎの各々に双方向に結合される。より具体的には、レジスタモニタ２４４は、誤り訂正符号（ＥＣＣ）回路要素５１０及び巡回冗長検査（ＣＲＣ）回路要素５１２のいずれか又は両方を含む。ＥＣＣ回路要素５１０及びＣＲＣ回路要素５１２の各々は、ＳＥＥの結果として生じ得るそれらのコンテンツにおける一つ又は複数の誤りビットを検出するために、構成レジスタ５０２の各々のコンテンツの読み取りが可能である。ＥＣＣ回路要素５１０は、ＳＥＥのイベントにおけるそれらのコンテンツにおいて、一つ又は複数の誤りビットの書き換えも可能である。
【0063】
この例では、構成レジスタ５０２のうちの一つ又は複数において誤りビットを検出及び訂正するために、ＥＣＣ回路要素５１０によって、系統的な誤り訂正コードが用いられる。したがって、ＥＣＣ回路要素５１０によって監視されるべき各構成レジスタ５０２は、構成データ部分及びパリティデータ部分の両方を含む。例えば、図５Ａを参照すると、構成レジスタ５０２Ａは、構成データ部分ＣＯＮＦＩＧ＿Ａと、パリティデータ部分ＰＡＲＩＴＹ＿Ａとを含む。ＥＣＣコーディングの場合のように、構成レジスタ５０２Ａのパリティデータ部分ＰＡＲＩＴＹ＿Ａのコンテンツは、その構成データ部分ＣＯＮＦＩＧ＿Ａのコンテンツに依存し、その依存性は、特定のＥＣＣが用いられることによって判定される。また、構成レジスタ５０２Ａのパリティデータ部分ＰＡＲＩＴＹ＿Ａに含まれるビットの数は、その構成データ部分ＣＯＮＦＩＧ＿Ａにおけるビットの数に依存し、また、用いられる特定のＥＣＣにも依存する。７，４ハミングＥＣＣ符号の例では、３２ビット構成データ部分ＣＯＮＦＩＧ＿Ａは、２４ビットパリティデータ部分ＰＡＲＩＴＹ＿Ａを必要とする。ＥＣＣ回路要素５１０によって監視されるＰＨＹ１０６におけるそれらの構成レジスタ５０２は、特定の設計に依存して、すべて同じサイズであり、同じＥＣＣを用い得るか、又は、サイズが変動し、異なるＥＣＣを用い得るか、或いはその両方であり得る。また、この例では、その構成レジスタに関連付けられた処理ブロック２０２内にあるか、又は、ＰＨＹ１０６内の別個のレジスタファイル（図示せず）内にあるかにかかわらず、所与の構成レジスタ５０２の構成データ部分及びパリティデータ部分の両方が、ＰＨＹ１０６の同じ位置で物理的に実現され得る。代替として、構成レジスタ５０２の一つ又は複数は、所望であれば、レジスタモニタ２４４内に存在するそのパリティデータ部分を有し得る。
【0064】
また、構成レジスタ５０２の一つ又は複数が、非系統的ＥＣＣコーディングを利用し得、そのため、その構成レジスタ５０２内に格納される結果として生じるコードワードが、明確な構成データ部分及びパリティデータ部分を有さないようにし得る。
【0065】
ＥＣＣ回路要素５１０において代替又は付加的に、レジスタモニタ２４４は、一つ又は複数の構成レジスタ５０２に対して巡回冗長検査を用いて誤り検出を実行するためＣＲＣ回路要素５１２を含み得る。ＣＲＣ回路要素５１２によって監視されるべき構成レジスタ５０２は、構成データ部分及びＣＲＣ付加(affix)部分の両方も含む。一例において、図５Ａの構成レジスタ５０２は、ＣＲＣ回路要素５１２によって監視され、したがって、構成データ部分ＣＯＮＦＩＧ＿Ｃ及びＣＲＣ付加部分ＣＲＣ＿Ｃを含む。ＣＲＣコーディングの場合のように、構成レジスタ５０２ＣのＣＲＣ付加部分ＣＲＣ＿Ｃのコンテンツは、その構成データ部分ＣＯＮＦＩＧ＿Ｃのコンテンツへのジェネレータ多項式の適用から計算される付加部に対応する。ジェネレータ多項式及びその多項式をペイロードデータに適用する演算は、用いられる特定のＣＲＣによって決まる。一例において、ＣＲＣ－８、ＣＲＣ－１６、及びＣＲＣ－３２のアルゴリズムのうちの１つが用いられ得、結果として、それぞれ、８、１６、及び３２のビットサイズのＣＲＣ付加部分が生じる。ＣＲＣ回路要素５１２によって監視されるＰＨＹ１０６におけるそれらの構成レジスタ５０２は、特定の設計に依存して、すべて同じサイズであり、同じＣＲＣを用い得るか、又は、様々なサイズであり、異なるＣＲＣを用い得る、或いはその両方であり得る。また、この例では、所与の構成レジスタ５０２の構成データ部分及びＣＲＣ付加部分の両方が、その構成レジスタに関連付けられた処理ブロック２０２内にあるか、又はＰＨＹ１０６の別々のレジスタファイル（図示せず）内にあるかにかかわらず、ＰＨＹ１０６の同じ位置において物理的に実現され得る。代替として、一つ又は複数の構成レジスタ５０２は、所望であれば、レジスタモニタ２４４内に存在するそのＣＲＣ付加部分を有し得る。
【0066】
前述のように、レジスタモニタ２４４は、ＥＣＣ回路要素５１０及びＣＲＣ回路要素５１２の両方を含み得、各々が一つ又は複数の構成レジスタ５０２を監視する。例えば、或る構成レジスタ５０２が、他よりもＰＨＹ１０６の動作にとって重要であり得、この場合、ＥＣＣ回路要素５１０の誤り訂正能力は、それらのより重要な構成レジスタ５０２を監視し得、一方で、ＣＲＣ回路要素５１２が、それほど重要ではない構成レジスタ５０２を監視し得る。図５Ａの例示の実装において、構成レジスタ５０２Ａ、５０２Ｂは、重要な構成レジスタであり得、レジスタモニタ２４４におけるＥＣＣ回路要素５１０によって監視され得、一方で、それほど重要ではない構成レジスタ５０２Ｃ、５０２Ｎは、ＣＲＣ回路要素５１２によって監視される。
【0067】
いずれの場合でも、各構成レジスタ５０２のコンテンツは、その関連付けられた機能回路要素の構成又は再構成において書き込まれる。この構成又は再構成は、例えば、ＰＨＹ１０６における不揮発性メモリ内又はＰＨＹ１０６外部のメモリ内に保持される構成に従って、一つ又は複数の構成レジスタ５０２をローディングするブートストラップコードを用いて、ＰＨＹ１０６の電源オン時に成され得る。いくつかの実装において、構成レジスタ５０２の構成又は再構成は、ユーザ入力に応答するものとし得る。いずれの場合にも、構成レジスタ５０２のコンテンツの書き込みは、特定のＥＣＣコーディング又は用いられるＣＲＣに従って、構成データ自体からのコードワード又はＣＲＣ検査のエンコーディングに関与し、次いで、コードワード又は付加部が、その構成レジスタ５０２内に書き込まれる。このエンコーディング及び書き込みは、構成レジスタ５０２に関連付けられた機能回路要素内の制御回路要素によって、又は代替として、レジスタモニタ２４４内の適用可能なＥＣＣ回路要素５１０又はＣＲＣ回路要素５１２によって、成され得る。
【0068】
レジスタモニタ２４４は、レジスタモニタ２４４が図３に示される線ＲＳＴ／ＲＥＣＯＮＦＩＧ上でリセット又は再構成信号を発行する際に用いる、この例に従った管理及びＰＨＹ制御回路要素２２０内のリセット回路要素３１０に結合される出力を有する。
【0069】
次に図６を参照し、構成レジスタ５０２Ａ、５０２Ｂ、５０２Ｃ、・・・、５０２Ｎのコンテンツに影響を与えるＳＥＵイベントを検出してこれに応答する際のレジスタモニタ２４４の動作を、一例に関連して説明する。この動作は、ＥＣＣ回路要素５１０と共にレジスタモニタ２４４内の回路要素（例えば、論理回路要素、プロセッサ、及び／又は状態機械）によって実行され得、こうした論理回路要素は、カスタム論理、プログラマブル論理回路要素、又はそれらの組み合わせとして実装され得る。図６の動作は、構成レジスタ５０２が、ＥＣＣ回路要素５１０によって適用されるＥＣＣコーディングに従って、所望の構成データ及びパリティデータと共にローディングされたか又は書き込まれた後に、ＰＨＹ１０６の機能動作の間に実施される。
【0070】
本例に従って、構成レジスタ５０２のコンテンツは、レジスタモニタ２４４によって周期的にポーリングされ、そのポーリングの周期性は、所望の間隔で設定されるか又は反復的及び連続的に実施される。プロセス６０２において、レジスタモニタ２４４は、構成レジスタ５０２Ａ、５０２Ｂ、５０２Ｃ、・・・、５０２Ｎのうちの１つ（例えば、構成レジスタ５０２Ａ）を選択するためにインデックスを初期化する。この例では、ＥＣＣ回路要素５１０は、構成レジスタのうちのいくつか（例えば、図５Ａにおける構成レジスタ５０２Ａ、５０２Ｂ）を監視し、ＣＲＣ回路要素５１２は、その他（例えば、構成レジスタ５０２Ｃ、５０２Ｎ）を監視する。したがって、判定６０３は、プロセス６０２において選択される構成レジスタがＥＣＣ又はＣＲＣによって監視されるかどうかを判定する。
【0071】
構成レジスタ５０２Ａ及び５０２Ｂなど、本例においてＥＣＣ回路要素５１０によって監視される構成レジスタ５０２の場合、判定６０３は「ＥＣＣ」結果を戻す。この場合、レジスタモニタ２４４におけるＥＣＣ回路要素５１０は、構成レジスタ５０２Ａの現在のコンテンツが誤りであるかどうかを判定するために、プロセス６０４において適用可能なＥＣＣ符号に従って、選択された構成レジスタ５０２Ａのコンテンツを読み取って復号する。プロセス６０４における構成レジスタ５０２Ａのこの読み取り及びデコーディングは、ＰＨＹ１０６又はその構成レジスタ５０２Ａに関連付けられた機能回路要素（例えば、機能ブロック２０２Ａ）の動作に関連又は応答して実施されず、むしろ、レジスタモニタ２４４の制御下での周期的ポーリングに従って実施されることに留意することが有用である。したがって、本例におけるレジスタモニタ２４４は、ＳＥＵの結果として生じ得る、構成レジスタ５０２Ａの一つ又は複数のビットのデータ状態における変化を検出する。構成レジスタ５０２Ａ、５０２Ｂ、５０２Ｃ、・・・、５０２ＮにおけるＳＥＵは、関連付けられた機能回路要素を、意図されたのとは異なる動作モードに、又は全体として無効な動作条件に、非意図的に「再構成」することによって、ＰＨＹ１０６の深刻な機能障害を引き起こす可能性がある。
【0072】
プロセス６０４においてＥＣＣ回路要素５１０によって実施される誤り検出、及び検出された誤りに対する応答は、構成レジスタコンテンツをエンコード及び復号するために用いられる特定のＥＣＣ符号に依存する。当技術分野で知られるように、いくつかのＥＣＣ符号は、一つ又は複数の誤りビットを検出すること（及び、いずれのビットが誤りであるかを識別すること）が可能であり、検出された誤りビットの一つ又は複数を訂正することも可能であり得る。例えば、７，４ハミングコードは、コードワード内の２つの誤りビットを検出可能であるが訂正不可能であり、１つの誤りビットを訂正可能である。図６は、例として、７，４ハミングコードの場合のレジスタモニタ２４４の動作を示す。
【0073】
したがって、プロセス６０４においてＥＣＣ回路要素５１０によって実施されるＥＣＣ検査は、構成レジスタ５０２Ａ内に誤りビットはない、１つの誤りビットがある、或いは、２つ又はそれ以上の誤りビットがあるという、３つの可能な結果を提供可能である。レジスタモニタ２４４によるプロセス６０４の結果の分析が、構成レジスタ５０２Ａが誤りビットを有さない旨を判定した場合、レジスタモニタ２４４は、プロセス６０６において監視されるべき構成レジスタ５０２の次の１つ（例えば、構成レジスタ５０２Ｂ）を選択するために、レジスタインデックスを前進させ、その次の構成レジスタ５０２Ｂは、プロセス６０４の次のインスタンスにおいて、読み取られ、復号される。
【0074】
レジスタモニタ２４４が、プロセス６０４から、構成レジスタ５０２Ａの単一ビットが誤りである旨を判定した場合、プロセス６０８において、ＥＣＣ回路要素５１０は、コードワード内のその誤りビットを訂正し、訂正されたコードワードを現在選択されている構成レジスタ５０２Ａ内に書き込む。次いで、レジスタモニタ２４４は、プロセス６０６においてレジスタインデックスを前進させ、次の構成レジスタ５０２Ｂ（例えば）は、プロセスを反復するためにプロセス６０４においてＥＣＣ検査される。しかしながら、レジスタモニタ２４４が、プロセス６０４から、構成レジスタ５０２Ａの２つ又はそれ以上のビットが誤りである旨を判定した場合、レジスタコンテンツは７，４ハミングコードを用いて訂正することができない。したがってこの場合、レジスタモニタ２４４は、プロセス６１０を実施して、デフォルト条件への再構成など、影響を受ける機能回路要素の再構成を開始するため、又は、ＰＨＹ１０６全体のリセットを開始するために、回路要素３１０又はＰＨＹ１０６のこうした他の適切な回路要素（例えば、管理及びＰＨＹ制御回路要素２２０）をリセットするためのリセット又は再構成信号を発行する。
【0075】
もちろん、異なるＥＣＣ符号は、異なるレベルの検出及び訂正を有する。必要なパリティ又は付加的なコードビットの数は、誤り訂正及び検出能力の増加と共に増加する。一般に、所与のコードは、検出可能なよりも少ないコードワード内の誤りビットを訂正できる。したがって、図６の例は、こうした他のＥＣＣ符号に同様に適用し得、構成レジスタ５０２コンテンツ内の誤りなし、訂正限界までの多数の誤りビットの訂正、及び、訂正限界よりも多い数の誤りビット検出時のリセット（例えば、ＰＨＹ１０６又は処理ブロック２０２のリセット、或いは構成レジスタ５０２の再構成）の開始、の起こり得る結果を提供する。
【0076】
構成レジスタ５０２Ｃ及び５０２Ｎなど、本例におけるＣＲＣ回路要素５１２によって監視される構成レジスタ５０２の場合、判定６０３は「ＣＲＣ」結果を戻す。この場合、レジスタモニタ２４４内のＣＲＣ回路要素５１２は、プロセス６１２において、選択された構成レジスタ５０２のコンテンツを読み取り、それらのコンテンツが一つ又は複数の誤りビットを含むかどうかを判定するために検査する。前述のように、ＣＲＣ回路要素５１２は、ＣＲＣアルゴリズムの性質に起因して、評価されたデータワードにおける誤りの存在を検出することが可能であるが、訂正はしない。したがって、プロセス６１２におけるＣＲＣ検査が、選択された構成レジスタ５０２のコンテンツ内の誤りを検出する（プロセス６１２が「誤り」結果を戻す）場合、レジスタモニタ２４４は、デフォルト条件への再構成などの、誤り構成レジスタ及び影響を受けた機能回路要素の再構成を開始するために、回路要素３１０又はＰＨＹ１０６の他の適切な回路要素（例えば、管理及びＰＨＹ制御回路要素２２０）をリセットするように、プロセス６１０において、リセット又は再構成信号を発行する。場合によっては、プロセス６１２で検出される誤り構成レジスタ５０２は、プロセス６１０において発行されるリセット信号に応答して、その全体においてＰＨＹ１０６のリセットの開始を必要とし得る。
【0077】
本例によれば、監視及び検出回路要素２４０内にレジスタモニタ２４４を提供することによって、ＰＨＹ１０６における機能及び他の回路要素の構成状態又は動作モードにアップセットを生じさせるＳＥＥは、場合によってはＰＨＹ１０６の機能障害を回避し、イベントに続いて迅速に検出及び対処可能である。
【0078】
本例によれば、図２のＰＨＹ１０６における監視及び検出回路要素２４０は、状態機械モニタ２４６を更に含む。次に図７及び図８に関連して説明すると、状態機械モニタ２４６は、機能ブロック２０２Ａ、２０２Ｂ、２０２Ｃにおける、管理及びＰＨＹ制御回路要素２２０における、並びに、ＰＨＹ１０６内の他の機能における、順序論理機能又は状態機械の状態を監視するように構成され、動作する、デジタル論理回路要素を含む。
【0079】
図７は、一例に従った、ＰＨＹ１０６における順序論理のインスタンスと組み合わせた状態機械モニタ２４６の実装を図示する。この例では、状態機械７００は、ＰＨＹ１０６における機能ブロックのリセット制御のための順序論理のインスタンスに対応し、したがって、図２におけるＰＨＹ１０６の管理及びＰＨＹ制御回路要素２２０の一部として配され得る。例えば、状態機械７００は、プログラマブル論理デバイス、プログラマブル論理コントローラ、論理ゲート、及びフリップフロップ、又は他のデジタルストレージから構築され得る。より具体的には、状態機械７００の１つの可能なハードウェア実装が、状態変数を格納するためのレジスタ、状態遷移を判定する組み合わせ論理のブロック、及び、状態変数についての新しい値を含み得る状態機械７００の出力を判定する組み合わせ論理のブロックを含み得る。
【0080】
図７から明らかなように、状態機械７００は、３つの有効な動作状態及び２つの状態変数を有するという点で、相対的にシンプルな順序論理ブロックである。状態機械７００の３つの状態は、ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２、ＣＬＫ＿ＥＮ状態７０４、及びＣＬＫ＿ＤＩＳ状態７０６であり、それぞれ、リセット、クロックイネーブル、及びクロックディセーブルの条件に対応する。状態機械７００の２つの状態変数７１２は、ｂｌｏｃｋ＿ｒｅｓｅｔ及びｂｌｏｃｋ＿ｃｌｋ＿ｅｎである。このインスタンスにおいて、ＰＨＹ１０６の主リセット又は再始動信号（図７に示される「ｍａｉｎ＿ｒｅｓｅｔ｜ｒｅｓｔａｒｔ」）の際、状態機械７００は、ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２に入り、状態変数ｂｌｏｃｋ＿ｒｅｓｅｔ及びｂｌｏｃｋ＿ｃｌｋ＿ｅｎの両方を「１」（例えば、論理「１」又は論理「高」）にセットする。２つの有効な状態遷移が、ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２から使用可能である。
【0081】
状態機械７００は、特定の値（例えば、７）に等しいリセットカウント値、アサートされたブロックイネーブル信号（「ｂｌｏｃｋ＿ｅｎ」）、及びデアサートされた再始動信号（「～ｒｅｓｔａｒｔ」）の論理組み合わせに応答して、ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２からＣＬＫ＿ＥＮ状態７０４へと遷移し得る。ＣＬＫ＿ＥＮ状態７０４に入ると、状態変数ｂｌｏｃｋ＿ｒｅｓｅｔは「０」（例えば、論理「０」又は論理「低」）にリセットされ、状態変数ｂｌｏｃｋ＿ｃｌｋ＿＿ｅｎは（「１」）にセットされたままである。機能の観点から、ＣＬＫ＿ＥＮ状態７０４は、例えば、クロック信号の適用及びその機能回路要素による受信を可能にすることによって、その対応する機能回路についてのアクティブ条件に対応する。ＣＬＫ＿ＥＮ状態７０４からの１つの有効状態遷移のみ、すなわち、デアサートされたブロックイネーブル信号（例えば、「０」にリセットされた信号を指す「～ｂｌｏｃｋ＿ｅｎ」）と、アサートされた再始動信号（「ｒｅｓｔａｒｔ）との論理組み合わせに応答したＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２への遷移、が使用可能である。ＣＬＫ＿ＥＮ状態７０４からＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２に入ると、状態変数ｂｌｏｃｋ＿ｒｅｓｅｔがセットされ（「１」）、状態変数ｂｌｏｃｋ＿ｃｌｋ＿ｅｎはセットされたまま（「１」）である。
【0082】
ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２からの他の有効な遷移は、ＣＬＫ＿ＤＩＳ状態７０６へのものであり、これは、特定の事前定義された値（例えば、７）に等しくないリセットカウント値と、デアサートされたブロックイネーブル信号（「～ｂｌｏｃｋ＿ｅｎ」）との論理組み合わせに応答して、成される。ＣＬＫ＿ＤＩＳ状態７０６に入ると、状態変数ｂｌｏｃｋ＿ｒｅｓｅｔはセットされたまま（「１」）であり、状態変数ｂｌｏｃｋ＿ｃｌｋ＿ｅｎはリセットされる（「０」）。機能の観点から、ＣＬＫ＿ＤＩＳ状態７０４は、例えば、クロック信号の適用及びその機能回路要素による受信をディセーブルすることによって、その対応する機能回路についての非アクティブ条件に対応する。ＣＬＫ＿ＤＩＳ状態７０６からの単一の有効状態遷移は、ＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２への遷移であり、これは、アサートされたブロックイネーブル信号（「ｂｌｏｃｋ＿ｅｎ」）と、アサートされた再始動信号（「ｒｅｓｔａｒｔ）との論理組み合わせに応答したものである。ここでも、ＣＬＫ＿ＤＩＳ状態７０６からＢＬＯＣＫ＿ＲＥＳＥＴ状態７０２に入ると、状態変数ｂｌｏｃｋ＿ｒｅｓｅｔはセットされたまま（「１」）であり、状態変数ｂｌｏｃｋ＿ｃｌｋ＿ｅｎは（「１」）にセットされる。
【0083】
前述のように、状態機械のための状態変数の現在の値は、対応する状態機械に関連付けられた状態レジスタに格納され得る。状態機械７００の場合、下記のように、これら２つの状態変数７１２、すなわち、ｂｌｏｃｋ＿ｒｅｓｅｔ及びｂｌｏｃｋ＿ｃｌｋ＿ｅｎ、の可能な値から状態テーブルを構築し得る。
この表１に示されるように、その状態変数７１２を読み取ることによって、状態機械７００の現在の状態を判定することができる。しかしながら、状態変数７１２の値、すなわちｂｌｏｃｋ＿ｒｅｓｅｔ及びｂｌｏｃｋ＿ｃｌｋ＿ｅｎ、が２ビットコードワードにエンコードされ、状態レジスタとして格納された場合、状態レジスタ内のそれら２つのビットのうちの１つの状態をフリップするＳＥＵが、（例えば、単一の「１」ビットをＢＬＯＣＫ＿ＲＥＳＥＴ又はＣＬＫ＿ＥＮ状態のいずれかにフリップすることによって）、未定義であり、したがって無効状態を含む、ＰＨＹ１０６が意図し得る動作とは異なる状態に、状態機械７００を置く可能性がある。この配置において、ＰＨＹ１０６は、ＰＨＹ１０６における他の機能回路要素、並びにサポートされる通信リンクが、意図された状態で動作する状態機械７００に依存するとみなし、構成レジスタ５０２のうちの１つに対するＳＥＵのイベントにおける壊滅的機能不全に対して脆弱となる。こうした機能不全からの回復は、特定の条件に依存して、たとえ可能な場合であっても、長期にわたり、煩雑であり得る。
【表1】
【0084】
この例によれば、状態機械７００についての状態変数７１２の値は、「ワンホット」エンコーディングに従ってエンコーディングするための状態変数エンコーダ７１４に通信される。より具体的には、状態変数エンコーダ７１４は、１ビットのみが「１」値であり、その他すべては「０」であるコードワードを作成することによって、状態変数７１２の値を、状態機械７００の状態を示すために必要な長さよりも長いコードワードにエンコードする。このエンコーディングにおいて、状態変数７１２の各々が１ビット位置に対応するのではなく、状態機械７００の各可能な状態が、コードワードの１ビット位置に対応する。また、コードワードは、可能な状態よりも多くのビット位置を用いて過剰指定され（over-specified）得る。２つの状態変数７１２及び３つの可能な状態を有するシンプルな状態機械７００のこの例では、この例に従って状態変数エンコーダ７１４によって生成されるエンコーディングの一例は、以下のとおりである。
他のすべての状態コードは未定義である。
【表2】
【0085】
表２に示される疎なワンホットエンコーディングは、表１のエンコーディングに比べて、コードワードビットのうちの１つのＳＥＵの検出尤度を向上させる。例えば、表１に従ってエンコードされたＣＬＫ＿ＥＮ状態における状態変数７１２のいずれかのＳＥＵは、単にＢＬＯＣＫ＿ＲＥＳＥＴ又はＣＬＫ＿ＤＩＳ状態のいずれかへの意図しない遷移を引き起こすことになる。このＳＥＵの効果により、結果としてその通信動作においてＰＨＹ１０６の誤り動作を生じさせる可能性があり、データ損失又は他の壊滅的結果を生じさせる。これに対して、表２のエンコーディングに従ったコードワードにおけるＳＥＵは、無効又は未定義状態（例えば、１つより多くの「１」ビット、又はすべて「０」ビット）として現れ得、容易に検出可能である。
【0086】
状態変数エンコーダ７１４は、この例では状態レジスタ７２０に結合される。状態レジスタ７２０は、状態変数エンコーダ７１４によってエンコードされたコードワードを格納し得、状態レジスタ監視論理７３０に結合される。状態レジスタ７２０のビットストレージ位置は、ＲＡＭ及びＰＨＹ１０６内の他のレジスタ場所において用いられ得るようなメモリセルとして構築され得る。代替として、構成レジスタ５０２内のビットストレージ位置５２０について図５Ｂに関して説明した自己修正ＴＭＲ構築は、状態レジスタ７２０の一つ又は複数のインスタンスを含む、ＰＨＹ１０６内の他のストレージ場所にも適用され得る。
【0087】
この例では、状態変数エンコーダ７１４及び状態レジスタ７２０は、状態機械７００を実装する順序論理に又はその近くに、例えば、図７の例における管理及びＰＨＹ制御回路要素２２０などの、その対応する機能ブロック内に、物理的に実現し得、状態レジスタ監視論理７３０は、図７において提案されるように、監視及び検出回路要素２４０における状態機械モニタ２４６の一部として実現され得る。代替として、状態変数エンコーダ７１４及び状態レジスタ７２０のいくつか又はすべてが、例えば状態機械モニタ２４６内に、その状態機械７００とは別に物理的に実現され得る。状態レジスタ監視論理７３０は、状態機械７００の動作における誤りを検出する事象において、ＰＨＹ１０６内の適切な回路要素に、リセット又は再始動信号を提示するための出力を有する。この例では、状態機械７００はＰＨＹ１０６におけるリセット制御状態機械であるため、状態レジスタ監視論理７３０は、リセット又は再始動信号を、図７に示される線ＲＳＴ／ＲＥＳＴＲＴを介して、状態機械７００自体へと通信する。
【0088】
この例における状態レジスタ監視論理７３０は、一つ又は複数の信号線ＸＩＴＩＯＮ上で状態機械７００からも制御情報を受信する。下記で説明するように、状態機械７００によって通信される制御情報は、状態レジスタ監視論理７３０が状態機械７００の状態遷移の有効性を監視できるようにする。
【0089】
動作において、状態変数エンコーダ７１４及び状態レジスタ７２０と状態レジスタ監視論理２３０との協働的組み合わせは、次に状態機械７００リセット制御の例について図８を参照して説明するように、ＰＨＹ１０６の順序論理におけるＳＥＵから迅速に検出し、急速に回復するための能力を提供する。プロセス８００において、状態機械７００は、例えば、ＰＨＹ１０６の主リセット又は再始動信号（「ｍａｉｎ＿ｒｅｓｅｔ｜ｒｅｓｔａｒｔ」）のいずれかのその受信の際、その動作を開始するためにインスタンス化される。インスタンス化されると、状態機械７００は、前述のようにその使用可能状態７０２、７０４、７０６の間で遷移することになる。
【0090】
このようにして状態機械７００が動作すると、その状態変数の値（例えば、ｂｌｏｃｋ＿ｒｅｓｅｔ及びｂｌｏｃｋ＿ｃｌｋ＿ｅｎ）は、プロセス８０２において、状態変数エンコーダ７１４によって状態レジスタ７２０におけるストレージのためにコードワードにエンコードされる。前述のように、状態変数エンコーダ７１４によって適用されるエンコーディングは、状態レジスタ７２０内の１つのビット位置（例えば、現在の状態に対応するビット位置）のみが「１」であり、すべての他のビット位置が「０」であるような、ワンホットエンコーディングである。また、状態変数エンコーダ７１４によって生成されるコードワードは、状態レジスタ７００のための状態レジスタ７２０が有効状態の数よりも多い幅を有するように、過剰指定され得る。こうしたエンコーディングは、インスタンス化された状態機械７００の動作全体を通じて継続する。
【0091】
図７及び図８の例によれば、状態レジスタ監視論理７３０は、制御線ＸＩＴＩＯＮを介して状態機械７００から制御情報を受信し、状態機械７００の各状態遷移を分析して、ＳＥＥから生じ得るような遷移誤りを検出する。この例では、状態レジスタ監視論理７３０は、状態機械７００の状態遷移の発生を検出するために、判定８０３を実施する。状態遷移の事象（判定８０３が「はい」である）において、状態機械７００の以前の状態からの状態情報（例えば、状態変数の値）を、新しい状態における状態情報と比較して、以前の状態から新しい状態への遷移が有効かどうかを判定する。以前の状態情報と新しい状態情報との比較は、判定８０５における２つの状態について状態レジスタ７２０内のエンコードされたコードワードを比較することによって、状態レジスタ監視論理７３０によって実施され得る。図７における状態機械７００の例の場合、状態７０４からの有効な遷移は、状態７０２への遷移のみであり、状態７０６からの有効な遷移は状態７０２への遷移のみである。したがって、ＳＥＥが、状態７０４から直接状態７０６への明らかな遷移を生じさせる事象（判定８０５が「いいえ」である）において、状態レジスタ監視論理７３０は、この無効な遷移を検出し、プロセス８０８において、線ＲＳＴ／ＲＥＳＴＲＴ上で、状態機械７００へのリセット又は再始動信号を発行する。この例では、必要に応じて、プロセス８００において状態機械の再インスタンス化が実施される。
【0092】
状態遷移が検出されない（判定８０３が「いいえ」である）場合、又は、検出された状態遷移が有効な遷移である（判定８０５が「いいえ」である）場合、状態レジスタ監視論理７３０は、プロセス８１０において状態レジスタ７２０内でコードワードをポーリングするように、プロセス８１０において動作し、判定８１１においてそのコンテンツが有効であるかどうかを判定する。状態レジスタ７２０によって格納されたコードワードの疎なワンホットエンコーディングにより、状態レジスタ監視論理７３０は、例えば、いずれかが無効状態を示す、「１」状態を有する２つのビットを検出すること、又は、状態レジスタ７２０のすべてのビットが「０」であること、を検出することによって、ＳＥＵが状態レジスタ７２０のビットのうちの１つの状態をフリップしたかどうかを判定８１１で容易に検出することができる。こうした誤りが状態レジスタ７２０のコンテンツ内で検出される（判定８１１が「はい」である）場合、状態レジスタ監視論理７３０は、プロセス８０８において、線ＲＳＴ／ＲＥＳＴＲＴ上で状態機械７００に対してリセット又は再始動信号を発行する。
【0093】
ポーリングプロセス８１０において読み取られる状態機械７２０のコンテンツが有効である（判定８１１が「いいえ」である）場合、状態レジスタ監視論理７３０は、状態遷移（判定８０３）についての状態機械７２０の動作の監視を続行し、また、状態機械７００の動作の間、そのコンテンツの有効性を検査するために（判定８１１）状態レジスタ７２０を周期的にポーリングする。
【0094】
したがって、この例によれば、状態レジスタ７２０内に格納するための状態変数７１２の値の疎なワンホットエンコーディングは、状態レジスタ７２０においてＳＥＥが発生するかを状態レジスタ監視論理７３０が検出し得る確率を高める。また、状態レジスタ監視論理７３０による状態遷移の監視は、ＳＥＥによって生じ得るような、無効又は意図しない状態遷移の早期検出を可能にする。これら２つの手法の組み合わせは、適切な訂正措置をタイムリーに開始するために、ＰＨＹ１０６における監視及び検出回路要素２４０をイネーブルして、そのネットワーク適用においてＰＨＹ１０６によってサポートされる通信リンク内の壊滅的な誤りが回避される。
【0095】
図９Ａ、図９Ｂ、及び図１０を参照して、一例に従った、コンバータブロック２１０内に配された際の、ＰＬＬロックモニタ２５０の構成及び動作を説明する。図２に示されるように、この例におけるコンバータブロック２１０は、ＰＨＹ１０６の外部にあるソースから受信するか又はＰＨＹ１０６内で生成されるマスタクロック信号に基づいて、様々な内部クロックを生成するように構成される、タイミング回路要素２１８を含む。タイミング回路要素２１８によって生成されるこれらの内部クロックは、媒体依存インターフェース（ＭＤＩ）１２２を介してデータ信号を送信及び受信するのに適した、適切なクロック信号を含む。ＭＤＩ １２２を介したデータ送信のためにこうしたクロック信号を生成するための一般的な回路は位相ロックループ（ＰＬＬ）であり、その一例が図９ＡにおいてＰＬＬ９００として示される。
【0096】
例として、図９ＡのＰＬＬ９００は、タイミング回路要素２１８内又はＰＨＹ１０６内の他の場所でクロック基準回路（図示せず）によって生成され得る基準クロック信号ＲＥＦＣＬＫを受信するように結合された１つの入力を有する、位相検出器９０２を含む構成で構築される。位相検出器９０２は、基準クロック信号ＲＥＦＣＬＫの位相を、別の入力において受信されるフィードバック信号と比較するように動作し、その出力からの信号を、その位相差に対応するチャージポンプ及びフィルタ回路要素９０４へと転送する。チャージポンプ及びフィルタ回路要素９０４は、位相検出器９０２からの位相差信号に応答して、及び、所望のループフィルタ特徴に従って、或る電圧レベルを生成し、その電圧レベルを電圧制御発振器（ＶＣＯ）９０６の制御入力に適用する。ＶＯＣ９０６は、チャージポンプ及びフィルタ回路要素９０４からのその入力における電圧レベルに対応する周波数で、出力クロック信号ＯＵＴＣＬＫを生成する。出力クロック信号ＯＵＴＣＬＫは、この例では、ＭＤＩ １２２を介するデータ転送を同期化するために用いられるクロックとして働き得る。
【0097】
出力クロック信号ＯＵＴＣＬＫは、フィードバッククロック信号ＦＢＣＬＫとしても働く。この例では、出力クロック信号ＯＵＴＣＬＫは、位相検出器９０２に適用される基準クロック信号よりも高い周波数にある。したがって、周波数分割器９０８は、フィードバッククロック信号ＦＢＣＬＫの周波数を分割し、その分割されたフィードバッククロックを、基準クロックＲＥＦＣＬＫとの比較のために位相検出器９０２に適用する。
【0098】
前述のように、位相ロックループ（ＰＬＬ）ロックモニタ２５０は、ＳＥＥから発生し得るＤＡＣ／ＡＤＣサブシステム２１４においてタイミングアップセットを検出するため、及びそれゆえ、ＳＥＥに対して導通状態の環境内に配されるときのＰＨＹ１０６におけるデータ経路の完全性を監視するために、提供される。例えば、ＳＥＥ衝突タイミング回路要素２１８が、ＰＬＬ９００に位相ロックを失わせ得る。したがって、この例では、ＰＬＬロックモニタ２５０のインスタンスは、ロック外れ条件を検出するためにＰＬＬ９００の動作を監視するように動作する。図９Ａに示されるように、ロック外れ検出回路９２０は、基準クロックＲＥＦＣＬＫを受信する入力と、フィードバッククロックＦＢＣＬＫ（これは、この例では出力クロック信号ＯＵＴＣＬＫ）を受信する入力と、を有する。ロック外れ検出回路９２０は、ＰＬＬ９００が位相ロック状態にあるかどうかを判定するために、基準クロックＲＥＦＣＬＫの位相をフィードバッククロックＦＢＣＬＫのパルスと比較し、結果を示す論理レベルにおいて、ＭＤＩレジスタイネーブル論理９２２への信号を線
上で発行する。ロック外れ検出回路９２０は、この機能を有するいくつかの既知の回路のうちの任意のものに従って構築され得る。
【0099】
この例では、ＶＣＯ９０６によって生成されるフィードバッククロック信号ＦＢＣＬＫは、基準クロックＲＥＦＣＬＫよりも高い周波数にある。フィードバッククロック信号ＦＢＣＬＫのこの一層高い周波数のため、ロック外れ検出回路９２０は、フィードバッククロック信号ＦＢＣＬＫのパルスの「ｗｉｎｄｏｗ」に対する基準クロックＲＥＦＣＬＫの位相を測定することによって、ＰＬＬ９００が位相ロック状態にあるかどうかを判定する。図９Ｂは、ロック外れ検出回路９２０の例によって実施される比較の一例を図示する。図９Ｂに示されるように、基準クロックＲＥＦＣＬＫが位相ロックにおいて整合される中央パルスのいずれかの側で、タイミングウィンドウ±ｔｗｉｎｄｏｗが、フィードバッククロックＦＢＣＬＫの５期間にわたるように定義される。基準クロックＲＥＦＣＬＫの立上りエッジがタイミングウィンドウ±ｔｗｉｎｄｏｗの外側で発生する場合、ロック外れ検出回路９２０は、信号線
上で低論理レベルをＭＤＩレジスタイネーブル論理９２２に発行することになり、その逆に、タイミングウィンドウ±ｔｗｉｎｄｏｗ内の基準クロックＲＥＦＣＬＫの立上りエッジは、ロック外れ検出回路９２０に信号線
上で高論理レベルを発行させて、位相ロック条件を示す。図９Ｂに示されるように、タイミングウィンドウ±ｔｗｉｎｄｏｗを提供することによって、ロック外れ検出９２０は、ＰＬＬ９００において深刻な位相不整合を生じさせる可能性の高いＳＥＥに起因するアップセットを、通常のＰＬＬ動作において遭遇するようなクロック位相内のジッタ又は他のわずかな変動と区別する。
【0100】
ＭＤＩレジスタイネーブル論理９２２は、レジスタ更新をイネーブルするために、線
上のその出力において高論理レベルをアサートすることによって、線
上に位相ロックを示す論理レベルに応答し、それによって、ＭＤＩインターフェース１２２を介するデータ転送が実施される。逆に、線
上の位相ロックの損失を示す低論理レベルに応答して、ＭＤＩレジスタイネーブル論理９２２は、線
上のその出力において低論理レベルをアサートすることによって、ＭＤＩレジスタ更新をディセーブルする。
【0101】
図１０は、ＳＥＥによって生じる誤りについて、ＰＨＹ１０６のデータ経路を監視し、それに応じて応答する、一般化された方法を図示する。図１０の方法は、データ経路の通常の動作で開始し、ＰＬＬ９００は位相ロック状態であり、したがって、安定した位相及び周波数でその出力クロック信号を生成し、ＭＤＩレジスタ更新がイネーブルされる。この時間の間、位相ロックの監視はロック外れ検出回路９２０によって実施される。図９Ｂに示されるように、ＰＬＬ９００がタイミングウィンドウ±ｔｗｉｎｄｏｗの制限内の位相ロック状態のままである（判定１００１が「いいえ」である）限り、ＭＤＩレジスタ更新はイネーブルのままである。
【0102】
しかしながら、ロック外れ検出回路９２０が、ＰＬＬが位相ロック外にある旨を検出し（判定１００１が「はい」である）、それに応じてＭＤＩレジスタイネーブル論理９２２に通知すると、ＭＤＩレジスタイネーブル論理９２２は、プロセス１００２において、信号線
上に低論理レベルを発行することによって、更にＭＤＩレジスタ更新をディセーブルする。ＭＤＩレジスタ更新は、ＰＬＬ９００が位相ロックに復帰するまで、ＭＤＩレジスタイネーブル論理９２２によってディセーブルされたままである。この例では、位相ロック条件は、基準クロックＲＥＦＣＬＫのｎ個のサイクルにわたっていなければならず、ｎ＞１である。例えば、ＭＤＩレジスタ更新を再イネーブルするために、ＰＬＬ９００が位相ロック状態にあるｎ＝５サイクルの基準クロックＲＥＦＣＬＫが必要であり得る。その時間まで（判定１００３が「いいえ」である）、ＭＤＩレジスタ更新はディセーブルされ、ＰＨＹ１０６のＭＤＩインターフェース１２２を介するデータフローが阻止される。ｎサイクルの間位相ロックが達成されると（判定１００３が「はい」である）、ＭＤＩレジスタイネーブル論理９２２は、プロセス１００４においてＭＤＩレジスタ更新を再度イネーブルし、ＰＬＬ９００は、前述のように、ロック外れ検出回路９２０による監視を伴う動作を続行する。
【0103】
本明細書で説明する例によれば、ＳＥＥの観点から、宇宙環境などの厳しい環境に特に好適な、ＰＨＹトランシーバデバイスのためのアーキテクチャが提供される。これらの例に従ったＰＨＹデバイスは、場合によってはＰＨＹデバイスの完全リセットを必要としないが、必要なリセット及びリブートを行うために通信リンクの障害を余儀なくさせることのないいずれの場合にも、ＳＥＥの堅固な検出及びそれらの事象への急速な応答を提供する。したがって、通信における誤りを低減することができる。
【0104】
本明細書で用いられる場合、「端子」、「ノード」、「相互接続」、及び「ピン」という用語は、相互に交換可能に用いられる。特段の記載がない限り、これらの用語は一般に、デバイス要素、回路要素、集積回路、デバイス、或いは、他の電子機器又は半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。
【0105】
特に別途記載のない限り、或る値に先行する「約」、「およそ」、又は「ほぼ」は、記載された値の＋／－１０パーセントを意味する。記載される例における改変が可能であり、特許請求の範囲内で他の例も可能である。
【0106】
或るタスク又は機能を実施する「ように構成された」デバイスは、製造業者による製造時点において、その機能を実施するように構成（例えば、プログラム及び／又はハード配線）され得、並びに／或いは、製造後、ユーザによって、その機能及び／又は他の付加的又は代替の機能を実施するように構成可能（又は、再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアのプログラミングを介してもよく、ハードウェア構成要素及びデバイスの相互接続の構成及び／又はレイアウトを介してもよく、或いは、それらの組み合わせを介してもよい。
【0107】
本明細書において或る構成要素を含むものとして説明される回路又はデバイスが、代わりに、説明された回路要素又はデバイスを形成するために、それらの構成要素に結合されるように適合されてもよい。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（レジスタ、キャパシタ、及び／又はインダクタなど）、及び／又は、一つ又は複数の供給源（電圧及び／又は電流源ど）を含むものとして説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含んでいてもよく、また、製造時に、又は製造後のいずれかにおいて、例えば、エンドユーザ及び／又は第三者によって、説明された構造を形成するために、受動要素及び／又は供給源の少なくともいくつかに結合されるように適合されてもよい。いくつかの実施例の或る要素が集積回路に含まれる一方で、他の要素は集積回路の外部にあり、他の例において、付加的な又はより少ない特徴が集積回路に組み込まれ得る。また、集積回路の外部にあるものとして示される特徴のいくつか又はすべてが、集積回路内に含まれてもよく、及び／又は、集積回路の内部にあるものとして示されるいくつかの特徴が、集積の外部に組み込まれてもよい。本明細書で用いられる場合、「集積回路」という用語は、（１）半導体基板内に／を介して組み込まれる、（２）単一の半導体パッケージ内に組み込まれる、（３）同じモジュール内に組み込まれる、及び／又は、（４）同じプリント回路基板内／上に組み込まれる、一つ又は複数の回路を意味する。
【0108】
本明細書で説明する回路は、構成要素交換に先立って利用可能な機能性と少なくとも部分的に同様の機能性を提供するために、交換される構成要素を含むように再構成可能である。レジスタとして示される構成要素は、特に別途記載のない限り、一般に、示されたレジスタによって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合された一つ又は複数の要素の任意のものを表す。例えば、本明細書において単一の構成要素として図示及び説明されるレジスタ又はキャパシタが、代わりに、同じノード間で並列に結合される、それぞれ、複数のレジスタ又はキャパシタであってもよい。例えば、本明細書において単一の構成要素として図示及び説明されるレジスタ又はキャパシタが、代わりに、単一のレジスタ又はキャパシタと同じ２つのノード間で直列に結合される、それぞれ、複数のレジスタ又はキャパシタであり得る。
【0109】
前述において「接地」という言い回しの使用は、シャシー接地、接地、フローティング接地、仮想接地、デジタル接地、共通接地、及び／又は、本説明の教示に適用可能又は好適な任意の他の形態の接地接続を含む。
【0110】
説明する実施例において改変が可能であり、特許請求の範囲内で他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【国際調査報告】