特表 2025-504700 半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-02-14

(54)【発明の名称】半導体デバイス

(51)【国際特許分類】

   H10D 89/00 20250101AFI20250206BHJP

   H10B 80/00 20230101ALI20250206BHJP

   H01L 25/07 20060101ALI20250206BHJP

【ＦＩ】

H01L27/04 U

H10B80/00

H01L25/08 Y

【審査請求】有

【予備審査請求】有

(21)【出願番号】P 2024547710

(86)(22)【出願日】2023-02-13

(85)【翻訳文提出日】2024-10-09

(86)【国際出願番号】 EP2023053539

(87)【国際公開番号】W WO2023152386

(87)【国際公開日】2023-08-17

(31)【優先権主張番号】22156634.2

(32)【優先日】2022-02-14

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】500341779

【氏名又は名称】フラウンホーファー－ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン

(74)【代理人】

【識別番号】100085660

【弁理士】

【氏名又は名称】鈴木 均

(74)【代理人】

【識別番号】100149892

【弁理士】

【氏名又は名称】小川 弥生

(74)【代理人】

【識別番号】100185672

【弁理士】

【氏名又は名称】池田 雅人

(72)【発明者】

【氏名】ハイニッヒ，アンディ

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BE07

5F038BG01

5F038CA05

5F038CA10

5F038CA16

5F038CD02

5F038DF04

5F038DF05

5F038EZ07

5F038EZ20

(57)【要約】

半導体デバイス（１０、１０’、１０’’）は、集積回路を少なくとも有する第１の回路層（１２）と、集積回路（１２ｉ）に電気エネルギーを供給するように構成された電流供給部（１４ｓ）を少なくとも有する第２の回路層（１４、１４’、１４’’）とを備え、第１の回路層（１２）の第２の主面（１２ｈ２）は、第２の回路層（１４、１４’、１４’’）の第１または第２の主面（１４ｈ２）に接続されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体デバイス（１０、１０’、１０’’）であって、
少なくとも集積回路を備える第１の回路層（１２）と、
前記集積回路（１２ｉ）に電気エネルギーを供給するように構成された電流供給部（１４ｓ）を少なくとも備える第２の回路層（１４、１４’、１４’’）とを備え、前記第２の回路層（１４、１４’、１４’’）は、半導体材料を有する第１の領域と、モールド材料（１４ｍ１、１４ｍ２）を有する第２の領域とを少なくとも備え、前記第１および第２の領域は、前記第１の回路層（１２）の幅にわたって延在し、
前記第１の回路層（１２）の第２の主面（１２ｈ２）は、前記第２の回路層（１４、１４’、１４’’）の第１または第２の主面（１４ｈ２）に接続されており、
前記第２の回路層（１４、１４’、１４’’）は、前記第２の回路層（１４、１４’、１４’’）の厚さにわたって延在し、前記集積回路の信号コンタクトを提供するように構成されている１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）を備え、前記１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）は、前記第２の回路層（１４、１４’、１４’’）のモールド材料（１４ｍ１、１４ｍ２）を貫通して延在する、半導体デバイス。

【請求項2】

前記第１の回路層（１２）の前記第２の主面（１２ｈ２）と前記第２の回路層（１４、１４’、１４’’）の前記第１または第２の主面（１４ｈ２）との接続は、直接接続、ダイレクトボンド接続、ボンド接続、コンタクトパッド（１３ｋ）での接続、または銅ピラーでの接続を含む、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項3】

前記集積回路（１２ｉ）は、ロジックまたはメモリを備える、請求項１または２に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項4】

前記電流供給部（１４ｓ）はＤＣ－ＤＣコンバータを備える、請求項１から３のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項5】

前記第２の回路層（１４、１４’、１４’’）は、前記第１の回路層（１２）の前記面を覆っており、かつ／または、
前記第２の回路層（１４、１４’、１４’’）は、前記第１の回路層（１２）の幅にわたる半導体材料を備える、請求項１から４のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項6】

前記第２の回路層（１４、１４’、１４’’）の前記第１の主面（１４ｈ１）は、前記第２の主面が前記第１の回路層（１２）と接続する役割をするときにコンタクトを備え、または前記第２の回路層（１４、１４’、１４’’）の前記第２の主面（１４ｈ２）は、前記第１の主面が前記第１の回路層（１２）と接続する役割するときにコンタクトを備える、請求項１から４のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項7】

前記半導体デバイスは、前記第２の回路層とは反対側の前記第２の回路層の主面にコンタクトを備え、
前記コンタクトは、前記第１の領域に配置され、電流、電圧信号を伝達するように構成され、かつ／または前記コンタクトは、前記第２の領域に配置され、制御信号を伝達するように構成される、請求項１から６のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項8】

前記電流供給部（１４ｓ）は、非安定化電圧源から印加される非安定化電圧から開始して、前記集積回路（１２ｉ）への電流供給部（１４ｓ）のために前記第１の回路層（１２）の前記第２の主面（１２ｈ２）の側に安定化電圧を提供するように構成されており、かつ／または、
非安定化電圧源と併用して、前記コンタクト（１４ｓｋ２）は非安定化電圧源に接続されるように構成される、請求項７に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項9】

前記１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）は、前記第２の回路層（１４、１４’、１４’’）の半導体材料を貫通する、請求項１から８のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項10】

前記第２の回路層の前記１つまたは複数のビアは、制御信号を伝達するように構成され、かつ／または、
前記第２の回路層は、前記第１の領域を貫いて延在し、電流、電圧信号を前記電流供給部へ伝達するように構成された１つまたは複数のさらなるビアを備える、請求項１から９のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項11】

前記第１の回路層（１２）の第２の主面（１２ｈ２）および、または前記第２の回路層（１４、１４’、１４’’）の第２の主面（１４ｈ２）は、再配線シートおよび／またはデバイスシートを備える、請求項１から１０のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項12】

集積回路、ロジック、および／またはメモリを有するさらなる回路層が、前記第１の回路層（１２）の第１の主面（１２ｈ１）に配置されている、請求項１から１１のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項13】

前記第１の回路層（１２）の前記集積回路（１２ｉ）は、第１の半導体製造技術を使用して製造され、前記第２の回路層（１４、１４’、１４’’）の前記少なくとも一つの電流供給部（１４ｓ）の少なくとも１つは、第２の半導体製造技術を使用して製造され、
前記第１の製造技術は、前記第２の製造技術とは異なり、かつ／または、前記第１の半導体製造技術は、３ｎｍ技術またはそれより良い技術を含む、請求項１から１２のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項14】

前記第１の回路層（１２）を前記第２の回路層（１４、１４’、１４’’）に接続する工程を含む、請求項１から１３のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）を製造するための製造方法。

【請求項15】

接続は、ボンディング、ダイレクトボンディング、またはコンタクトパッド接続部もしくは銅ピラー接続部の作成によって行われる、請求項１４に記載の製造方法。

【請求項16】

接続は、ｆａｃｅ－ｔｏ－ｂａｃｋの技術またはｆａｃｅ－ｔｏ－ｆａｃｅの技術によって実行される、請求項１５または１６に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は半導体デバイスに関し、特に、３次元集積化ｆａｃｅ－ｔｏ－ｆａｃｅ電流供給を備えるものに関する。さらなる実施形態は、それに対応する製造方法に関する。

【背景技術】

【0002】

これまで、集積回路、または一般的な回路もしくは３次元積層回路の電流供給は、例えばＤＣ－ＤＣコンバータのような外部の電流供給によって、またはオンチップのＤＣ－ＤＣコンバータによって実現されてきた。オンチップのＤＣ－ＤＣコンバータは、例えば同じ回路層内に、または同じ３次元積層回路層内に配置することができる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

最新の回路技術、例えば３ｎｍ技術においては、オンチップのＤＣ－ＤＣコンバータは（技術的に）もはや実現することができない。その原因は、それに対応するトランジスタがもはや十分な絶縁耐力および／または電流容量を示さないことである。外部のＤＣ－ＤＣコンバータであっても、もはや供給電圧の必要な安定性を保証することはできない。その原因は、供給電圧が過去数年間にわたって繰り返し低下する中、わずかな供給電圧から許容されるずれがほぼ同じままであり、製品全体に対する要件が大幅に増加したことである。これを外部の電流供給を使用して実現することは、この場合供給線が長くなりすぎるため、通常できない。
したがって、改善された手法が必要とされている。本発明の根底にある目的は、例えば３ｎｍ技術のような最新の回路技術に対する電流供給を提供することであり、これは製造性および供給電圧の安定性に関する欠点を排除または最小化する。

【課題を解決するための手段】

【0004】

この目的は、独立請求項の主題によって達成される。
本発明の実施形態は、第１の回路層および第２の回路層を備える半導体デバイスを提供する。第１の回路層は、例えばメモリおよび／またはロジックのような集積回路を少なくとも備える。第２の回路層は、集積回路に電気エネルギーを供給するように構成された電流供給部を少なくとも備える。ここで、第１の回路層の第２の主面（例えば、前側、表、のような）は、第２の回路層の第１または第２の主面（実施形態によって、前側または裏側（表または裏））に接続されている。

【0005】

本発明の実施形態は、３次元集積化のような新規なパッケージ技術を使用すると、チップ積層内に異なる構成要素を非常にコンパクトに実装して製造することが可能であるという知見に基づいている。３次元集積化では、回路は上下に積層される。実際のロジックまたはメモリ機能が与えられる１つまたは複数の回路は、第１の回路層内に配置され、３次元の積層として組み立てられる。この回路層またはこれらの回路層には、例えば３ｎｍ技術のような新規な製造技術を用いることができる。電流供給部はそれぞれ、第２の回路層に配置される。２つの回路層は、例えば、ボンディングまたは銅ピラーを使用することによって互いに直接隣接するように配置されているため、線長が極めて短く、その結果、使用される状況に応じた電圧安定性を達成することができる。別個の回路層を使用することにより、第１の回路層で異なる製造技術を使用することができ、これはまた強力な電流供給部を製造する点で有利である。さらに、本発明の実施形態は、有利には、使用者のところで直接実行される電圧供給を可能にする。

【0006】

実施形態によれば、第１の回路層の集積回路（または、一般的な第１の回路層）は、第１の半導体製造技術（３ｎｍ技術など）を使用して製造され、第２の電流層の少なくとも１つの電流供給部、または、一般的な第２の回路層は、第２の半導体製造技術を使用して製造される。第１の半導体製造技術は、第２の半導体製造技術と異なる。実施形態によれば、第１の半導体製造技術は、例えば、３ｎｍ技術または改善されたもしくはさらに小型化された半導体製造技術を含むことができる。

【0007】

続いて、３次元集積化の３つの例示的な実施形態について説明する。
第１の変形例によれば、第２の回路層は、第１の回路層にｆａｃｅ－ｔｏ－ｂａｃｋで接続することができる。このとき、第２の回路層の第１の主面が、第１の回路層の第２の主面に接続されている。
第２の変形例によれば、第１および第２の回路層をｆａｃｅ－ｔｏ－ｆａｃｅで接続することができる。このとき、第１の回路層の第２の主面が、第２の回路層の第２の主面に接続されている。これらの２つの回路層では、例えば、２つの回路層の材料、特に半導体材料は、３次元構造が生じるようにほぼ同じ幅であってもよい。
第３の変形例によれば、第２の回路層がモールド材料を備えることも考えられる。ここでは、例えば、２つの回路層は、モールドによってｆａｃｅ－ｔｏ－ｆａｃｅで接続されている。これは、先ほどと同じく、第１および第２の回路層の第２の主面が互いに接続されていることを意味する。

【0008】

実施形態によれば、第１の回路層の第２の主面と第２の回路層の第１または第２の主面との接続は、直接接続、ダイレクトボンド接続、ボンド接続、コンタクトパッドでの接続、または銅コンタクトパッド（または銅ピラー）での接続である。実施形態によれば、第２の回路層は、第１の回路層の表面（の全体）を覆う。言い換えれば、これは、これらの２つの回路層が同じサイズであることを意味する。実施形態によれば、第２の回路層は、第１の回路層の幅全体を覆う半導体材料を備える。他の実施形態によれば、第２の回路層は、半導体材料を有する第１の領域と、モールド材料を有する第２の領域とを少なくとも備える。半導体領域の横方向に隣接するように、いくつかの第２の領域が設けられていてもよい。この場合、第１および第２の領域は、例えば、第１の回路層の幅（全体）にわたって延在してもよい。あるいは、２つの領域の各々は、第１および第２の領域によって全幅が満たされるように１つまたは複数のサブ領域を有していてもよく、サブ領域は異なるように与えられていてもよい。

【0009】

さらなる実施形態によれば、第２の回路層の第１の主面は、第２の主面が第１の回路層に接続する役割をする場合、コンタクトまたはコンタクトシートを備える。あるいは、第２の回路層の第２の主面は、第１の主面が第１の回路層に接続する役割をする場合、コンタクトまたはコンタクトシートを備える。実施形態によれば、コンタクトは、非安定化電圧源に接続されるように構成される。実施形態によれば、電流供給部は、非安定化電圧源から印加される非安定化電圧から開始して、その構造に応じてその第１または第２の主面を介して、第１の回路層の第２の主面の側に安定化電圧を提供して、それによって集積回路に電気エネルギーを供給（電流供給）するように構成される。

【0010】

実施形態によれば、第２の回路層は、第２の回路層の厚さにわたって延在し、集積回路の信号コンタクトを提供するように構成された１つまたは複数のビアを備える。実施形態によれば、１つまたは複数のビアは、第２の回路層の半導体材料または第２の回路層のモールド材料を貫いて延びることができる。これは、これらの２つの実施形態が、第１の回路層の集積回路の信号の接続が、第１の回路層とは反対側を向いた第２の回路層の主面を介して実行されることを有利に提供することを意味する。
上述したように、各回路層は、その回路層に応じた３次元集積回路が形成されるように、１つまたは複数の階を備えることができる。実施形態によれば、第１の回路層の第２の主面および、または第２の回路層の第２の主面は、再配線シートおよび／またはデバイスシートを備えることができる。他の回路層への接続は、例えばこの再配線シートを介して行われる。

【0011】

さらなる実施形態によれば、半導体デバイスは、第１の回路層の第１の主面上に配置されたさらなる回路層を備える。例えば、このさらなる回路層は、集積回路、ロジックおよび／またはメモリを備えることができる。
さらなる実施形態は、前述の半導体デバイスの製造方法を提供する。製造方法は、第１の回路層を第２の回路層に接続する工程を備える。実施形態によれば、接続は、ボンディング、ダイレクトボンディング、またはコンタクトパッドもしくは銅ピラー接続部の生成によって行われてもよい。実施形態によれば、接続は、ｆａｃｅ－ｔｏ－ｂａｃｋの技術またはｆａｃｅ－ｔｏ－ｆａｃｅの技術によって実行される。

【0012】

本発明の実施形態は、添付の図面を参照して以下に説明される。

【図面の簡単な説明】

【0013】

【図1】実施形態による、ｆａｃｅ－ｔｏ－ｂａｃｋ配置を備える半導体デバイスの概略断面図である。

【図2】別の実施形態による、ｆａｃｅ－ｔｏ－ｆａｃｅ配置を備える半導体デバイスの概略断面図である。

【図3】さらなる実施形態による、ｆａｃｅ－ｔｏ－ｆａｃｅ配置を備える、モールドを有する半導体デバイスの概略断面図である。

【発明を実施するための形態】

【0014】

添付の図面を参照して本発明の以下の実施形態を説明する前に、等しい要素および構造に対して等しい符号が付与されているため、それらの説明が相互に適用可能または交換可能であることを述べておく。

【0015】

図１は、少なくとも２つの回路層１２および１４を備える半導体デバイス１０を示す。これらの２つの回路層は、上下に設けられており、すなわち互いに直接隣接しているか、互いに接続されているか、または互いに直接接続されている。２つの回路層１２および１４は、例えば、同一の、あるいは類似の、または少なくとも同等の幅を備え、共にチップまたは半導体デバイス１０を形成することができる。任意で、第３の回路層１６が設けられてもよい。第３の回路層１６について、基本的な実施形態に関連付けた詳細な説明はここでは行われない。例えば第１の回路層１２は上部の回路層であり、回路層１４は底部の回路層である。上部の回路層１２は、その第２の主面１２ｈ２、すなわちその底部で第２の回路層１４に接続されている。このとき、第１の回路層の第２の主面１２ｈ２が、第２の表面層１４の第１の主面１４ｈ１に接続されている。主面１２ｈ２は、第１の回路層１２の表側であり、回路層１４ｈ１は、第２の回路層１４の裏側と呼ぶことができる。表回路層１４の表側には符号１４ｈ２を付している。記載された配置は、２つの回路層１２および１４のいわゆるｆａｃｅ－ｔｏ－ｂａｃｋ（表側対裏側）配置になっており、結果として回路の３次元積層となる。

【0016】

当然ながら、２つの回路層１２および１４はまた、例えば、それぞれの回路層１２および１４に設けられる電気デバイスを作成するために、半導体領域、ドープ領域、絶縁領域または導電領域（メタライゼーションシート）のような領域のより多くのシートを備えてもよい。デバイスまたは回路層１２は、例えば、ロジックまたはメモリを構成する１つまたは複数の集積回路１２ｉを備える。実施形態によれば、回路層１２全体は、例えば、３ｎｍ半導体製造技術のような製造技術によって製造され、その結果、回路層１２は、（異なるシートに）共通の半導体材料を備えており、例えばデバイスまたはチップと呼ばれるものになることができる。

【0017】

回路層１４は、ＤＣ－ＤＣコンバータのような電流供給部１４ｓを備える。電流供給部１４は、電流に相応して安定化した電圧を集積回路１２ｉに供給する役割を果たす。例えば、電流供給部１４ｓは、面１４ｈ１上のコンタクト１４ｓｋを介して回路層１２の任意の再配線シート１２ｕに電気的に結合される。この結果、線長が非常に短くなり、これは電圧の安定化にとって有利である。別のデバイスまたは別の回路層１４内に電流供給部１４ｓを作成することによって、回路層１２とは異なる製造技術、例えば、より古い回路技術、または一般的に、電流供給用のデバイスを製造するのに有利な技術を使用することが可能になる。

【0018】

このように、実施形態は、２つの回路層１２および１４が互いにｆａｃｅ－ｔｏ－ｂａｃｋ配置によって接続されるという点から説明することができる。この接続にはダイレクトボンド技術（ダイレクトボンディング、または一般的な、ボンディング）を使用することができ、または銅ピラー、または一般的に、接続パッドもしくは銅ピローを使用することもできる。

【0019】

ここで、実施形態によれば、電流供給部１４ｓは、１つまたは複数のＤＣ－ＤＣコンバータを備えることができることに留意されたい。例えば、電流供給部１４ｓは底部１４ｈ２（第２の主面）から非安定化電圧が供給されることを想定しているため、ＤＣ－ＤＣコンバータ１４ｓは、高調整の電圧が大きなばらつきなく十分な電気エネルギーで供給されるように電圧調整を行うことができる。非安定化電圧は、例えば、接続端子１４ｓｋ２を介して印加されてもよい。

【0020】

さらに、さらなる実施形態によれば、回路層１４は、例えば符号１４ｔｓｖが付されている、１つまたは複数の貫通した接続部あるいはビア（ｔｓｖ）を備えることができる。これらは、例えば、第２の主面１４ｈ２から第１の主面１４ｈ１に直接接続（電気的接続）するためのものである。ここで、集積回路１２ｉには、外部からの信号を入力することができる。信号ビアは、符号１４ｔｓｖｓで参照される。

【0021】

さらなる実施形態によれば、さらなる回路層１６を、例えばその底部１６ｈ２（第２の主面）を第１の主面１２ｈ１（上面）上に同様に配置することができ、実施形態によれば、例えばロジックまたはメモリ（図示せず）のような集積回路を備えることができる。ここに提示される実施形態では、底部１６ｈ２、１４ｈ２および１２ｈ２は、再配線シート１２ｕ、１６ｕまたは１４ｕを備えることを特徴とすることができる。再配線シートは、半導体領域内の個々のデバイスに電気的に接続する役割をしており、例えば、メタライゼーションとして実装されてもよい。もちろん、再配線シートに代えて、例えばトランジスタの一部が半導体領域にも形成されたタイプのトランジスタシートが設けられていてもよい。再配線シートは、例えば、特に再配線シート１４ｕにおいて理解されるように、外部から接続するのに役立つ。

【0022】

さらなる実施形態を、図２を参照して以下に説明する。
図２は、同じく２つの回路層１２および１４’と、任意の回路層１６を備える半導体デバイス１０’を示す。回路層１２は、基本的に図１の回路層１２と一致しており、例えば集積回路１２ｉを備える。回路層１２は、その第２の主面１２ｈ２を介して回路層１４’に接続されている。回路層１４’は、基本的に図１の回路層１４と類似しており、例えば、同様に電流供給部としてＤＣコンバータ１４ｓを備える。しかしながら、この実施形態では、回路層１４’は、主面１４ｈ１ではなく、主面１４ｈ２で回路層１２に接続されている。上述したように、この第２の主面１４ｈ２は、例えば、再配線シート１４ｕを備えることができる。

【0023】

この配置は、ｆａｃｅ－ｔｏ－ｆａｃｅ配置と呼ばれる。この配置を使用することにより、ＤＣ－ＤＣコンバータ１４ｓから実回路１２ｉまでの経路が極めて短くなる。さらに、ＤＣ－ＤＣコンバータ１４ｓは、古い回路技術で製造することができる。システムには、底部（回路層１４側）（端子１４ｓｋ２、参照）から非安定化電圧が供給され、回路内の電圧調整はＤＣ－ＤＣコンバータ１４ｈ２によって実行される。ロジックおよびメモリを有する回路１２ｉの「通常の」信号は、ビア１４ｔｓｖｓを使用して、ＤＣ－ＤＣコンバータ１４ｓを有する回路１４’を介して外部に伝達される。

【0024】

モールドを用いたいわゆるｆａｃｅ－ｔｏ－ｆａｃｅ配置については、図３を参照して以下に説明される。図３は、回路層１２、１４’’および任意の回路層１６を有する半導体装置１０’’を示す。
回路層１４’’は、回路層１４’のさらなる発展形態であり、電圧供給部１４ｓの領域内の半導体材料または主要な材料とは別に、さらなる材料を備える。このさらなる材料は、符号１４ｍ１および１４ｍ２によって参照され、例えば、モールド材料を含むことができる。次いで、シート１４’’は、その第２の主面１４ｈ２で第１の回路層１２の第２の主面１２ｈ２に結合される。
これは、ここに示されている実施形態が、モールド配置を有するいわゆるｆａｃｅ－ｔｏ－ｆａｃｅ配置を提供することを意味する。ＤＣ－ＤＣコンバータから「通常の」回路１２ｉまでの線長は依然として非常に短い。加えて、ＤＣ－ＤＣコンバータ１４または一般的な電流供給部１４ｓは、古い回路技術や調整を加えた回路技術を使用して製造することができることも保証される。

【0025】

ここで、図２の半導体デバイス１０’および図３の半導体デバイス１０’’の両方が、さらなる特徴「ビア１４ｔｓｖまたは１４ｔｓｖｓ」および「電圧コンタクト１４ｓｋ２」も備えてもよいことを指摘しておく。図３の実施形態から認識され得るように、ビア１４ｔｓｖは、モールド材料１４ｍ１および１４ｍ２内に延在してもよく、半導体材料１４ｈ内を通って延在することも当然考えられる。例えば電圧供給ビア（コンタクト１４ｓｋ２を参照）は、半導体材料１４ｈを通って再配線シート１４ｕまで延在し、それによって、電流供給部１４ｓの非安定化電圧がこの再配線シート１４ｕを介して供給され、電流供給部１４ｓはそれに対して電圧調整を行う。
なお、モールド材料１４ｍ１、１４ｍ２から延在するビア１４ｔｓｖ、１４ｔｓｖｓはについて、ビア１４ｔｓｖ、１４ｔｓｖｓが再配線シート１２ｕに突出する一方、半導体材料１４ｈを貫通するビア１２ｓｋ２は再配線シート１４ｕに突出していることが指摘される。図２の実施形態では、全てのビアは、例えば、再配線シート１４ｕまで延びている（１４ｔｓｖ、１４ｔｓｖｓ、１４ｓｋ２、参照）。

【0026】

好ましい実施形態によれば、ビア１４ｔｓｖおよび１４ｔｓｖｓは、信号伝達（ロジック、メモリの制御信号）のためにモールド領域１４ｍ１および１４ｍ２で使用され、ビア１４ｓｋ２は電流、電圧信号を伝達する役割を果たす。したがって、電流供給部１４ｓへの外部電流または電圧信号は、これらのビア１４ｓｋ２を介して与えることができる。実施形態によれば、コンタクトは、主面１４ｈ１（回路層１２に向いていない面）、すなわち領域１４ｍ１および１４ｍ２または領域１４ｈに設けられる。領域１４ｈ内のコンタクトは、電流、電圧供給のための役割を果たす。領域１４ｍ１および１４ｍ２内のコンタクトは、信号をつなぐための役割を果たす。ここでは、信号がモールド材料を通って伝達され、それにより、電流供給を受けるチップからの干渉の影響から可能な限り離れていることが有利に働く。モールド材料の絶縁性もまた、有益な技術的効果を有する。

【0027】

図１から図３の上記のすべての実施形態において、２つの回路層１２および１４は、ダイレクトボンディングまたは銅ピラーによって接続することができる。銅ピラーには符号１３ｋが付されている。しかしながら、他の接続方法も実現可能であることもここで指摘されておかなければならない。
チップ積層内に異なる構成要素を非常にコンパクトに実装することが、３次元集積化の新規なパッケージ技術によって可能になっていることが、すべての実施形態に共通することである。３次元集積化では、回路は上下に積層される。この場合、これは実際の（ロジックまたはメモリ）機能が与えられ、３次元の積層として組み立てられる１つまたは複数の回路である。異なる要件を満たす外部構成要素、例えば電圧供給部１４ｓのようなものは、さらなる回路層に移すことができる。

【0028】

ここで、上記の実施形態は常に２つまたは３つの回路層を想定しており、より多くの回路層（すなわち、３を超える）も当然実現可能であることを指摘しておく。特に、任意の回路層１６はまた、他の回路層１２および１４（または１４’または１４’’）に対して回転して配置されてもよい。上記の実施形態では、第２の回路層１４はシート１４ｈ１またはシート１４ｈ２のいずれかであると想定されていた（回路構成１０’および１０’’を参照）。第１の回路層１２の面においては、主面１２ｈ２が常に用いられる。さらなる実施形態によれば、主面１２ｈ２を介した接続は、再配線シート１２ｕがここに設けられ、それを介して電源電圧を集積回路１２ｉに容易に供給することができるという利点がある一方で、主面１２ｈ１を介して第２の回路層１４に結合することも考えられる。
上述の３次元集積化の適用例は、例えば、シリコンまたはガリウムヒ素のような半導体材料を少なくとも一部分に含むことができる半導体デバイスである。それらの中心的な機能について、適用例は制限されず、すなわち、メモリデバイスまたはプロセッサ（ロジック）の両方の任意のデバイスが、３次元集積化の潜在的な適用分野である。

【0029】

さらなる実施形態は、前述の実施形態１０、１０’、１０’’の製造方法に関する。製造方法は、第１と第２の回路層、１２と１４、または１２と１４’、または１２と１４’’とを、すなわちｆａｃｅ－ｔｏ－ｂａｃｋ技術、ｆａｃｅ－ｔｏ－ｆａｃｅ技術、またはモールドを含むｆａｃｅ－ｔｏ－ｆａｃｅ技術を用いて接続する主要な工程を含む。前述したように、接続は、コンタクトパッドまたは銅ピラーによって行うことができるが、ボンディングまたはダイレクトボンディングを使用して行うこともできる。
特に装置（半導体デバイス、３次元シート積層またはチップ）に関連して実施形態を説明した場合であっても、個々の製品特徴の説明は、同時に対応する方法工程の説明の代わりとなることもできることを指摘しておく。逆に、方法工程の説明を、製品工程の説明と考えることもできる。権利保護の範囲は、添付の特許請求の範囲によって定められる。

【図1】

【図2】

【図3】

【手続補正書】

【提出日】2024-05-21

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体デバイス（１０、１０’、１０’’）であって、
少なくとも集積回路を備える第１の回路層（１２）と、
前記集積回路（１２ｉ）に電気エネルギーを供給するように構成された電流供給部（１４ｓ）を少なくとも備える第２の回路層（１４、１４’、１４’’）とを備え、前記第２の回路層（１４、１４’、１４’’）は、半導体材料を有する第１の領域と、モールド材料（１４ｍ１、１４ｍ２）を有する第２の領域とを少なくとも備え、前記第１および第２の領域は、前記第１の回路層（１２）の幅にわたって延在し、
前記第１の回路層（１２）の第２の主面（１２ｈ２）は、前記第２の回路層（１４、１４’、１４’’）の第１または第２の主面（１４ｈ２）に接続されており、
前記第２の回路層（１４、１４’、１４’’）は、前記第２の回路層（１４、１４’、１４’’）の厚さにわたって延在し、前記集積回路の信号コンタクトを提供するように構成されている１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）を備え、前記１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）は、前記第２の回路層（１４、１４’、１４’’）のモールド材料（１４ｍ１、１４ｍ２）を貫通して延在し、
前記電流供給部（１４ｓ）はＤＣ－ＤＣコンバータを備える、
、半導体デバイス。

【請求項2】

前記第１の回路層（１２）の前記第２の主面（１２ｈ２）と前記第２の回路層（１４、１４’、１４’’）の前記第１または第２の主面（１４ｈ２）との接続は、直接接続、ダイレクトボンド接続、ボンド接続、コンタクト（１３ｋ）での接続、または銅コンタクトでの接続を含む、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項3】

前記集積回路（１２ｉ）は、ロジックまたはメモリを備える、請求項１または２に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項4】

前記第２の回路層（１４、１４’、１４’’）は、前記第１の回路層（１２）の前記面を覆っている、請求項１から３のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項5】

前記第２の回路層（１４、１４’、１４’’）の前記第１の主面（１４ｈ１）は、前記第２の主面が前記第１の回路層（１２）と接続する役割をするときにコンタクトを備え、または前記第２の回路層（１４、１４’、１４’’）の前記第２の主面（１４ｈ２）は、前記第１の主面が前記第１の回路層（１２）と接続する役割するときにコンタクトを備える、請求項１から３のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項6】

前記半導体デバイスは、前記第１の回路層とは反対側の前記第２の回路層の主面にコンタクトを備え、
前記コンタクトは、前記第１の領域に配置され、電圧供給のための電流、電圧信号を伝達するように構成され、かつ／または前記コンタクトは、前記第２の領域に配置され、制御信号を伝達するように構成される、請求項１から５のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項7】

前記電流供給部（１４ｓ）は、非安定化電圧源から印加される非安定化電圧から開始して、前記集積回路（１２ｉ）への電流供給部（１４ｓ）のために前記第１の回路層（１２）の前記第２の主面（１２ｈ２）の側に安定化電圧を提供するように構成されており、かつ／または、
前記コンタクト（１４ｓｋ２）は非安定化電圧源に接続されるように構成される、請求項１から６のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項8】

前記第２の回路層は、前記第１の領域を貫いて延在し、電流、電圧信号を前記電流供給部へ伝達するように構成された１つまたは複数のさらなるビアを備える、請求項１から７のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項9】

前記第１の回路層（１２）の第２の主面（１２ｈ２）および、または前記第２の回路層（１４、１４’、１４’’）の第２の主面（１４ｈ２）は、再配線シートおよび／またはデバイスシートを備える、請求項１から８のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項10】

集積回路、ロジック、および／またはメモリを有するさらなる回路層が、前記第１の回路層（１２）の第１の主面（１２ｈ１）に配置されている、請求項１から９のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項11】

前記第１の回路層（１２）の前記集積回路（１２ｉ）は、第１の半導体製造技術を使用して製造され、前記第２の回路層（１４、１４’、１４’’）の前記少なくとも一つの電流供給部（１４ｓ）の少なくとも１つは、第２の半導体製造技術を使用して製造され、
前記第１の製造技術は、前記第２の製造技術とは異なり、かつ／または、前記第１の半導体製造技術は、３ｎｍ技術またはそれより良い技術を含む、請求項１から１０のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項12】

前記第１の回路層（１２）を前記第２の回路層（１４、１４’、１４’’）に接続する工程を含む、請求項１から１１のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）を製造するための製造方法。

【請求項13】

接続は、ボンディング、ダイレクトボンディング、またはコンタクト接続部もしくは銅コンタクト接続部の作成によって行われる、請求項１３に記載の製造方法。

【請求項14】

接続は、ｆａｃｅ－ｔｏ－ｂａｃｋの技術またはｆａｃｅ－ｔｏ－ｆａｃｅの技術によって実行される、請求項１４または１５に記載の製造方法。

【手続補正書】

【提出日】2024-10-09

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体デバイス（１０、１０’、１０’’）であって、
少なくとも集積回路を備える第１の回路層（１２）と、
前記集積回路（１２ｉ）に電気エネルギーを供給するように構成された電流供給部（１４ｓ）を少なくとも備える第２の回路層（１４、１４’、１４’’）とを備え、前記第２の回路層（１４、１４’、１４’’）は、半導体材料を有する第１の領域と、モールド材料（１４ｍ１、１４ｍ２）を有する第２の領域とを少なくとも備え、前記第１の領域および前記第２の領域は、前記第１の回路層（１２）の幅にわたって延在し、
前記第１の回路層（１２）の第２の主面（１２ｈ２）は、前記第２の回路層（１４、１４’、１４’’）の第１の主面または第２の主面（１４ｈ２）に接続されており、
前記第２の回路層（１４、１４’、１４’’）は、前記第２の回路層（１４、１４’、１４’’）の厚さにわたって延在し、前記集積回路の信号コンタクトを提供するように構成されている１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）を備え、前記１つまたは複数のビア（１４ｔｓｖ、１４ｔｓｖｓ）は、前記第２の回路層（１４、１４’、１４’’）のモールド材料（１４ｍ１、１４ｍ２）を貫通して延在し、
前記電流供給部（１４ｓ）はＤＣ－ＤＣコンバータを備える、
、半導体デバイス。

【請求項2】

前記第１の回路層（１２）の前記第２の主面（１２ｈ２）と前記第２の回路層（１４、１４’、１４’’）の第１主面または第２の主面（１４ｈ２）との接続は、直接接続、ダイレクトボンド接続、ボンド接続、コンタクト（１３ｋ）での接続、または銅コンタクトでの接続を含む、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項3】

前記集積回路（１２ｉ）は、ロジックまたはメモリを備える、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項4】

前記第２の回路層（１４、１４’、１４’’）は、前記第１の回路層（１２）の前記面を覆っている、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項5】

前記第２の回路層（１４、１４’、１４’’）の前記第１の主面（１４ｈ１）は、前記第２の主面が前記第１の回路層（１２）と接続する役割をするときにコンタクトを備え、または前記第２の回路層（１４、１４’、１４’’）の前記第２の主面（１４ｈ２）は、前記第１の主面が前記第１の回路層（１２）と接続する役割するときにコンタクトを備える、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項6】

前記半導体デバイスは、前記第１の回路層とは反対側の前記第２の回路層の主面にコンタクトを備え、
前記コンタクトは、前記第１の領域に配置され、電圧供給のための電流、電圧信号を伝達するように構成され、かつ／または前記コンタクトは、前記第２の領域に配置され、制御信号を伝達するように構成される、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項7】

前記電流供給部（１４ｓ）は、非安定化電圧源から印加される非安定化電圧から開始して、前記集積回路（１２ｉ）への電流供給部（１４ｓ）のために前記第１の回路層（１２）の前記第２の主面（１２ｈ２）の側に安定化電圧を提供するように構成されており、かつ／または、
前記コンタクト（１４ｓｋ２）は非安定化電圧源に接続されるように構成される、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項8】

前記第２の回路層は、前記第１の領域を貫いて延在し、電流、電圧信号を前記電流供給部へ伝達するように構成された１つまたは複数のさらなるビアを備える、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項9】

前記第１の回路層（１２）の第２の主面（１２ｈ２）および、または前記第２の回路層（１４、１４’、１４’’）の第２の主面（１４ｈ２）は、再配線シートおよび／またはデバイスシートを備える、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項10】

集積回路、ロジック、および／またはメモリを有するさらなる回路層が、前記第１の回路層（１２）の第１の主面（１２ｈ１）に配置されている、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項11】

前記第１の回路層（１２）の前記集積回路（１２ｉ）は、第１の半導体製造技術を使用して製造され、前記第２の回路層（１４、１４’、１４’’）の前記少なくとも一つの電流供給部（１４ｓ）の少なくとも１つは、第２の半導体製造技術を使用して製造され、
前記第１の製造技術は、前記第２の製造技術とは異なり、かつ／または、前記第１の半導体製造技術は、３ｎｍ技術またはそれより良い技術を含む、請求項１に記載の半導体デバイス（１０、１０’、１０’’）。

【請求項12】

前記第１の回路層（１２）を前記第２の回路層（１４、１４’、１４’’）に接続する工程を含む、請求項１から１１のいずれか一項に記載の半導体デバイス（１０、１０’、１０’’）を製造するための製造方法。

【請求項13】

接続は、ボンディング、ダイレクトボンディング、またはコンタクト接続部もしくは銅コンタクト接続部の作成によって行われる、請求項１２に記載の製造方法。

【請求項14】

接続は、ｆａｃｅ－ｔｏ－ｂａｃｋの技術またはｆａｃｅ－ｔｏ－ｆａｃｅの技術によって実行される、請求項１２に記載の製造方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正の内容】

【0015】

図１は、少なくとも２つの回路層１２および１４を備える半導体デバイス１０を示す。これらの２つの回路層は、上下に設けられており、すなわち互いに直接隣接しているか、互いに接続されているか、または互いに直接接続されている。２つの回路層１２および１４は、例えば、同一の、あるいは類似の、または少なくとも同等の幅を備え、共にチップまたは半導体デバイス１０を形成することができる。任意で、第３の回路層１６が設けられてもよい。第３の回路層１６について、基本的な実施形態に関連付けた詳細な説明はここでは行われない。例えば第１の回路層１２は上部の回路層であり、回路層１４は底部の回路層である。上部の回路層１２は、その第２の主面１２ｈ２、すなわちその底部で第２の回路層１４に接続されている。このとき、第１の回路層の第２の主面１２ｈ２が、第２の回路層１４の第１の主面１４ｈ１に接続されている。主面１２ｈ２は、第１の回路層１２の表側であり、第１の主面１４ｈ１は、第２の回路層１４の裏側と呼ぶことができる。第２の回路層１４の表側には符号１４ｈ２を付している。記載された配置は、２つの回路層１２および１４のいわゆるｆａｃｅ－ｔｏ－ｂａｃｋ（表側対裏側）配置になっており、結果として回路の３次元積層となる。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正の内容】

【0025】

ここで、図２の半導体デバイス１０’および図３の半導体デバイス１０’’の両方が、さらなる特徴「ビア１４ｔｓｖまたは１４ｔｓｖｓ」および「電圧コンタクト１４ｓｋ２」も備えてもよいことを指摘しておく。図３の実施形態から認識され得るように、ビア１４ｔｓｖは、モールド材料１４ｍ１および１４ｍ２内に延在してもよく、半導体材料１４ｈ内を通って延在することも当然考えられる。例えば電圧供給ビア（コンタクト１４ｓｋ２を参照）は、半導体材料１４ｈを通って再配線シート１４ｕまで延在し、それによって、電流供給部１４ｓの非安定化電圧がこの再配線シート１４ｕを介して供給され、電流供給部１４ｓはそれに対して電圧調整を行う。
なお、モールド材料１４ｍ１、１４ｍ２から延在するビア１４ｔｓｖ、１４ｔｓｖｓはについて、ビア１４ｔｓｖ、１４ｔｓｖｓが再配線シート１２ｕに突出する一方、半導体材料１４ｈを貫通するビア１４ｓｋ２は再配線シート１４ｕに突出していることが指摘される。図２の実施形態では、全てのビアは、例えば、再配線シート１４ｕまで延びている（１４ｔｓｖ、１４ｔｓｖｓ、１４ｓｋ２、参照）。

【手続補正4】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正の内容】

【図1】

【手続補正5】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正の内容】

【図2】

【国際調査報告】