特表 2025-505581 側方ゲートを有する２次元電子ガス電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-02-28

(54)【発明の名称】側方ゲートを有する２次元電子ガス電界効果トランジスタ

(51)【国際特許分類】

   H10D 30/47 20250101AFI20250220BHJP

【ＦＩ】

H01L29/80 H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024545960

(86)(22)【出願日】2023-02-01

(85)【翻訳文提出日】2024-08-30

(86)【国際出願番号】 EP2023052426

(87)【国際公開番号】W WO2023148210

(87)【国際公開日】2023-08-10

(31)【優先権主張番号】2200887

(32)【優先日】2022-02-01

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】515031137

【氏名又は名称】ユニヴェルシテ ドュ モンペリエ

【氏名又は名称原語表記】ＵＮＩＶＥＲＳＩＴＥ ＤＥ ＭＯＮＴＰＥＬＬＩＥＲ

(71)【出願人】

【識別番号】509025832

【氏名又は名称】サントル ナシオナル ドゥ ラ ルシェルシェ シアンティフィク

【氏名又は名称原語表記】ＣＥＮＴＲＥ ＮＡＴＩＯＮＡＬ ＤＥ ＬＡ ＲＥＣＨＥＲＣＨＥ ＳＣＩＥＮＴＩＦＩＱＵＥ

(74)【代理人】

【識別番号】100139594

【弁理士】

【氏名又は名称】山口 健次郎

(74)【代理人】

【識別番号】100194973

【弁理士】

【氏名又は名称】尾崎 祐朗

(72)【発明者】

【氏名】ショーベ，クリストフ

(72)【発明者】

【氏名】レイモン，アンドレ

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102FA02

5F102GB01

5F102GC03

5F102GD10

5F102GJ05

5F102GK06

5F102GL05

5F102GM06

5F102GQ01

5F102GR00

5F102GS00

5F102HC21

(57)【要約】

本発明は、ドレイン（３）と、ソース（４）と、少なくとも２つの半導体層（２１、２２）の積層によって形成されたヘテロ構造に含まれる少なくとも１つのチャネル（６）とを備えるＴＥＧＦＥＴと呼ばれる２次元電子ガス電界効果トランジスタに関する。ＴＥＧＦＥＴは、少なくとも１つのチャネルの両側に配置された少なくとも２つの側方ゲート（５）を備え、各々の側方ゲート（５）は、少なくとも１つのチャネルの１つの側面に対向して配置され、少なくとも１つのチャネルの前記側面は、少なくとも２つの半導体層の積層の軸（８）に沿って延びかつ少なくとも１つのチャネルの長さに垂直に延びる少なくとも１つのチャネルの厚さと呼ばれる前記少なくとも１つのチャネルのより小さい寸法を有する。ＴＥＧＦＥＴは、少なくとも１つのチャネルがソースとドレインとの間に延在するチャネル平面と呼ばれる平面に垂直な軸に関して少なくとも１つのチャネルの下方または上方に位置するゲートを含まず、前記チャネル平面は、少なくとも１つのチャネルの厚さに対して垂直である。

【特許請求の範囲】

【請求項1】

ＴＥＧＦＥＴと称される２次元電子ガス電界効果トランジスタ（１）であって、前記ＴＥＧＦＥＴは、ドレイン（３）と、ソース（４）と、半導体の少なくとも２つの層（２１、２２）の積層によって形成されたヘテロ構造に含まれる少なくとも１つのチャネル（６）とを備え、前記少なくとも１つのチャネルは、前記少なくとも１つのチャネルの長さ（Ｌ）と呼ばれる最大寸法に沿って、前記ソースと前記ドレインとを接続し、前記ＴＥＧＦＥＴは、
・前記少なくとも１つのチャネルの両側に配置された少なくとも２つの側方ゲート（５）を備え、各々の側方ゲート（５）は、前記少なくとも１つのチャネルの１つの側面（７、７１、７２）に対向して配置され、前記少なくとも１つのチャネルの前記側面は、前記少なくとも２つの半導体層の積層の軸（８）に沿って延びかつ前記少なくとも１つのチャネルの前記長さに垂直に延びる前記少なくとも１つのチャネルの厚さ（ｅ）と呼ばれる前記少なくとも１つのチャネルのより小さい寸法を備え、
・前記少なくとも１つのチャネルが前記ソースと前記ドレインとの間に延在するチャネル平面と呼ばれる平面に垂直な軸に関して前記少なくとも１つのチャネルの下方または上方に位置するゲートを備えず、前記チャネル平面は、前記少なくとも１つのチャネルの前記厚さに対して垂直であり、
前記ＴＥＧＦＥＴは、
・前記少なくとも１つのチャネルの幅、および／または
・前記少なくとも１つのチャネルのうちの導電率が変調および／または制御される前記少なくとも２つの側方ゲートに対向して位置する部分の長さ、および／または
・前記少なくとも１つのチャネルの前記長さに平行な方向の前記少なくとも２つの側方ゲートの寸法である前記少なくとも２つの側方ゲートの長さ
が、５００ナノメートル以上であることを特徴とする、ＴＥＧＦＥＴ。

【請求項2】

前記少なくとも２つの側方ゲートのいずれの側方ゲート（５）も、前記少なくとも１つのチャネル（６）と接触しておらず、共通の部分または界面も有していない、請求項１に記載のＴＥＧＦＥＴ。

【請求項3】

前記少なくとも２つの側方ゲート（５）は、前記チャネル平面内に含まれかつソースとドレインとを結ぶ軸に対して垂直である横軸として知られる軸（１０）に沿った前記少なくとも１つのチャネル（６）内の電位を変調し、かつ／または修正し、かつ／または変化させるように配置される、請求項１または２に記載のＴＥＧＦＥＴ。

【請求項4】

前記少なくとも２つの側方ゲートの各々の側方ゲート（５）と前記少なくとも１つのチャネル（６）との間に配置された誘電体（１１）を備える、請求項１～３のいずれか１項に記載のＴＥＧＦＥＴ。

【請求項5】

前記誘電体（１１）は、凹部（１１）の形態で配置される、請求項４に記載のＴＥＧＦＥＴ。

【請求項6】

前記凹部（１１）は、気体を含む、請求項５に記載のＴＥＧＦＥＴ。

【請求項7】

前記少なくとも２つの側方ゲート（５）は、半導体材料で構成される、請求項１～６のいずれか１項に記載のＴＥＧＦＥＴ。

【請求項8】

前記少なくとも２つの側方ゲート（５）を構成する前記半導体材料は、前記半導体材料中に拡散した金属原子を含む、請求項７に記載のＴＥＧＦＥＴ。

【請求項9】

前記側方ゲート（５）の１つが、前記ソース（４）に電気的に接続される、請求項１～８のいずれか１項に記載のＴＥＧＦＥＴ。

【請求項10】

２次元電子ガス電界効果トランジスタ（１）、いわゆるＴＥＧＦＥＴの少なくとも１つのチャネル（６）の導電率を変調するための方法であって、
・前記ＴＥＧＦＥＴのソース（４）とドレイン（３）との間に電位差を印加するステップと、
・前記ＴＥＧＦＥＴの前記少なくとも１つのチャネルの側方両側に配置された少なくとも２つの側方ゲートのうちの前記ＴＥＧＦＥＴの前記側方ゲート（５）の少なくとも１つと、前記ＴＥＧＦＥＴの前記ソースとの間に、同じ電位差を印加し、かつ／または
前記側方ゲートの１つまたは各々と、前記ＴＥＧＦＥＴの前記ソースとに、同じ電位を印加し、かつ／または
前記ＴＥＧＦＥＴの前記側方ゲートの少なくとも１つと、前記ＴＥＧＦＥＴの前記ソースとの間に、電位差を印加するステップと、
・前記少なくとも１つのチャネルの幅における２次元電子ガスの電子密度を変調し、かつ／または修正し、かつ／または変化させ、さらには／あるいは電流不均一性を変調するステップと
を含み、
前記少なくとも１つのチャネルは、前記少なくとも１つのチャネルの長さ（Ｌ）と呼ばれる前記少なくとも１つのチャネルの最大寸法に沿って、前記ＴＥＧＦＥＴの前記ソースと前記ドレインとを接続し、前記ＴＥＧＦＥＴは、前記少なくとも１つのチャネルが前記ソースと前記ドレインとの間に延在するチャネル平面と呼ばれる平面に垂直な軸に関して前記少なくとも１つのチャネルの下方または上方に位置するゲートを備えず、前記チャネル平面は、前記少なくとも１つのチャネルを含むヘテロ構造を形成する少なくとも２つの半導体層（２１、２２）の積層の軸（８）に沿って延びかつ前記少なくとも１つのチャネルの前記長さに垂直に延びる前記少なくとも１つのチャネルの厚さ（ｅ）と呼ばれる前記少なくとも１つのチャネルの最小寸法に垂直であり、前記少なくとも２つの側方ゲートの各々は、前記少なくとも１つのチャネルの側面（７、７１、７２）に対向して配置され、前記少なくとも１つのチャネルの前記側面は、前記少なくとも１つのチャネルの前記厚さ（ｅ）を備え、前記チャネルの幅、および／または前記少なくとも１つのチャネルのうちの導電率が変調および／または制御される前記少なくとも２つの側方ゲートに対向して位置するセグメントの長さ、および／または前記少なくとも２つの側方ゲートの長さが、５００ｎｍ以上である、方法。

【請求項11】

前記側方ゲート（５）の少なくとも１つと前記ソース（４）との間に同じ電位差を印加すること、および／または前記側方ゲートの１つまたは各々と前記ソースとに同じ電位を印加すること、および／または前記側方ゲートの少なくとも１つまたは各々と前記ソースとの間に電位差を印加することによって、前記チャネル平面内に位置しかつソースとドレインとを結ぶ軸に対して垂直であるいわゆる横軸（１０）に沿った少なくとも１つのチャネル（６）内の電位および／または導電率を変調し、かつ／または修正し、かつ／または変化させるステップを含む、請求項１０に記載の方法。

【請求項12】

少なくとも１つの側方ゲート（５）と前記ソース（４）との間に同じ電位差を印加すること、および／または前記側方ゲートの１つまたは各々と前記ソースとに同じ電位を印加すること、および／または前記側方ゲートの少なくとも１つまたは各々と前記ソースとの間に電位差を印加することによって、前記少なくとも１つのチャネルの前記長さ（Ｌ）に垂直かつ前記少なくとも１つのチャネルの前記厚さ（ｅ）に垂直な軸に沿って延びる前記少なくとも１つのチャネルの幅（ｌ）に沿った前記少なくとも１つのチャネル（６）内の電位および／または前記２次元電子ガスの導電率を不均一に変調し、かつ／または修正し、かつ／または変化させるステップを含む、請求項１０または１１に記載の方法。

【請求項13】

ＴＥＧＦＥＴと称される２次元電子ガス電界効果トランジスタ（１）を製造するための方法であって、
・電気接点を形成するように意図された第１の金属層（９、９２）と前記ＴＥＧＦＥＴのドレイン（３）との間、および
・電気接点を形成するように意図された第２の金属層（９、９３）と前記ＴＥＧＦＥＴのソース（４）との間、および
・電気接点を形成するように意図された第３の金属層（９、９１）と前記ＴＥＧＦＥＴの少なくとも２つの側方ゲート（５）との間
の別個のオーミック接触を単一の工程にて同時に形成するための単一のアニーリング工程を含み、前記少なくとも２つの側方ゲート（５）は、前記ＴＥＧＦＥＴの少なくとも１つのチャネルの側方両側に配置され、各々の側方ゲート（５）は、前記少なくとも１つのチャネルの１つの側面（７、７１、７２）に対向して配置され、前記少なくとも１つのチャネルの前記側面は、前記少なくとも２つの半導体層の積層の軸（８）に沿って延びかつ前記少なくとも１つのチャネルの長さに垂直に延びる前記少なくとも１つのチャネルの厚さ（ｅ）と呼ばれる前記少なくとも１つのチャネルのより小さい寸法を備え、アニーリング時間および温度が、金属原子が前記金属層（９、９１、９２、９３）の各々から前記半導体層（２１、２２）へと拡散するように選択される、製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＴＥＧＦＥＴと呼ばれる２次元電子ガス電界効果トランジスタの技術分野に属する。電界効果トランジスタの動作原理は、トランジスタのゲートとソースとの間に印加される電圧を変更することによって、ソースとドレインとの間を流れる電流を変調することである。ＴＥＧＦＥＴの場合、ソース－ドレイン電流の変調が、２次元電子ガスの電子密度を変調することによって達成される。２次元電子ガスは、ヘテロ構造のチャネルに閉じ込められる。

【0002】

ＴＥＧＦＥＴは、高い電子輸送速度を特徴とし、したがって高周波デバイスでの使用に理想的である。ＴＥＧＦＥＴは、例えばＧａＮベースのデバイスまたはコンポーネントにおける高出力用途にも使用される。

【0003】

本発明は、とくに限定されないが、高周波トランジスタに関する。とくには、本発明は、既存のあらゆるタイプのＴＥＧＦＥＴに適用可能であり、とりわけ、限定はされないが、ＩＩＩ－Ｖ族およびＩＩＩ－Ｖ－Ｎ型のＴＥＧＦＥＴに適用可能である。

【背景技術】

【0004】

上述のＴＥＧＦＥＴの適用分野に鑑み、それらの信頼性が決定的な基準である。

【0005】

先行技術のＴＥＧＦＥＴは、２次元電子ガスをチャネルの全幅にわたって広げることにより、チャネル内の電荷キャリアの密度および／または幾何学的分布を変更することによって動作する。

【0006】

これは、ナノサイズのトランジスタにとくに当てはまる。このタイプのトランジスタは、例えばナノワイヤまたはナノ構造などのチャネルに関して、導電率が変調および／または制御されるゲートに面するチャネルの長さが、典型的には数百ナノメートル程度であり、一般的には３００ｎｍ未満であることを特徴とする。この場合、チャネルの長さは、一般的には室温において例えばヒ化ガリウム（ＧａＡｓ）では４０ナノメートル程度であり、チッ化ガリウム（ＧａＮ）では百ナノメートル程度であるチャネル内の電子の平均自由行程と比べて短いか、等しいか、あるいは同程度の大きさである。また、このタイプのトランジスタにおけるチャネル内の電子の輸送は、バリスティックであり、量子物理学によって支配される。

【0007】

したがって、このタイプの量子サイズのトランジスタは、チャネルのナノメートルサイズに起因して、電力定格が低くなる。

【0008】

先行技術における大部分のＴＥＧＦＥＴは、２次元電子ガスによって形成される平面に対してチャネルの垂直上方に位置する上部ゲートを有し、２次元電子ガスに垂直な電界によって２次元ガスの電子密度を変調することにより、ソース－ドレイン電流を制御することを可能にする。２次元電子ガスに垂直な電界を印加すると、電界効果トランジスタのタイプおよび／またはアーキテクチャに応じてキャリアが減少または増加することにより、チャネルの全幅にわたって２次元電子ガスが欠乏し、したがってチャネルの導電性が変化する。

【0009】

先行技術のＴＥＧＦＥＴは、非限定的な例として、ゲート漏れ電流、界面欠陥、およびゲート脆性を含むいくつかの欠点を有する。

【0010】

ゲート漏れ電流は、デバイスの状態の主要な指標である。それらは、それらの将来の劣化を明らかにする。信頼性の改善は、電子ノイズ、すなわち「生成－再結合」および１／周波数（ｆ）ノイズの発生源でもある漏れ電流を抑えることを意味する。

【0011】

界面欠陥は、半導体－ゲート界面における欠陥、および／または漏れ電流を低減するために誘電体が配置された場合の誘電体－ゲート界面における欠陥を指す。これらの欠陥は、相互コンダクタンス周波数分散、ＤＣドレイン特性の崩壊、ゲートおよびドレイン過渡現象、ならびにマイクロ波電力制限などのトラッピング効果に寄与する。

【0012】

ゲート脆性は、一方では、ゲートとガスとの間の酸化物または結晶の脆性に起因し、他方では、ゲートが拡散されることなく半導体の表面に堆積させられるという事実に起因する。それが単に堆積させられるという事実は、それを静電衝撃に対してきわめて敏感にする。

【0013】

本発明は、先行技術のデバイスの欠点を少なくとも部分的に克服することを目的とする。

【0014】

本発明のさらなる目的は、
－先行技術のデバイスの欠点を克服し、かつ／または
－電流－電圧特性に信頼性および再現性があり、かつ／または
－ドレイン－ソース電流ＩＤＳがほぼ一定であり、かつ／またはドレイン－ソース電圧ＶＤＳに依存せず、もしくはわずかに依存するにすぎない飽和曲線を有し、かつ／または
－所与の電圧ＶＤＳに関して、ゲートバイアス電圧ＶＧＳが変化するときに電流ＩＤＳが大きく、または実質的に変化し、したがってＴＥＧＦＥＴを電圧ＶＧＳを変化させることによって動作させることができ、かつ／または
－ゲート漏れ電流がわずか、または皆無であり、かつ／または
－３００～１．５ケルビンの温度範囲にわたって特性に信頼性および再現性があり、かつ／または
－局所的環境ならびに電磁放射線または電離放射線などの干渉に影響されず、あるいは影響をあまり受けず、かつ／または
－大電力の用途に使用することができるＴＥＧＦＥＴを提供することである。

【発明の概要】

【0015】

この目的のために、２次元電子ガス電界効果トランジスタ（ＴＥＧＦＥＴ）が提案される。前記ＴＥＧＦＥＴは、ドレインと、ソースと、少なくとも２つの半導体層、好ましくは少なくとも２つの別個の層または異なる組成の層の積層によって形成されたヘテロ構造に含まれる少なくとも１つのチャネルとを含む。少なくとも１つのチャネルは、少なくとも１つのチャネルの長さと呼ばれるその最長寸法に沿ってソースとドレインとを接続する。

【0016】

前記ＴＥＧＦＥＴは、少なくとも１つのチャネルの両側に配置された少なくとも２つの側方ゲートを備え、各々の側方ゲートが、少なくとも１つのチャネルの１つの側面に対向して配置され、少なくとも１つのチャネルの前記側面は、少なくとも１つのチャネルの厚さと呼ばれる前記少なくとも１つのチャネルのより小さい寸法を備え、あるいはそれに沿って延在し、厚さは、少なくとも２つの半導体層の積層の軸に沿って延在し、かつ少なくとも１つのチャネルの長さに対して垂直に延在する。

【0017】

好ましくは、ＴＥＧＦＥＴは、少なくとも１つのチャネルがソースとドレインとの間に延在するチャネル平面と呼ばれる平面に垂直な軸に関して少なくとも１つのチャネルの下方または上方に位置するゲートを含まず、前記チャネル平面は、少なくとも１つのチャネルの厚さに対して垂直であり、かつ／または少なくとも２つの半導体層の積層軸に対して垂直であり、かつ／または少なくとも１つのチャネルの長さと平行である。

【0018】

好ましくは、「少なくとも１つのチャネルの側面」は、面または表面または界面を意味する。好ましくは、少なくとも１つのチャネルの側面は、少なくとも１つのチャネルの厚さおよび長さに延在し、あるいは少なくとも１つのチャネルの厚さおよび長さを含む。

【0019】

好ましくは、側方ゲートのうちの少なくとも１つは、側方ゲートのうちの少なくとも１つの他の側方ゲートが面する側面とは反対側の少なくとも１つのチャネルの側面に面する。

【0020】

好ましくは、ソースおよびドレインは、同じＴＥＧＦＥＴ層に含まれ、あるいは属する。好ましくは、ドレインおよびソースを含む層は、少なくとも１つのチャネルも含む。

【0021】

好ましくは、少なくとも１つのチャネルの導電率および／または２次元ガスの電子密度は、好ましくは少なくとも２つの側方ゲートによってのみ変調および／または制御される。

【0022】

好ましくは、少なくとも２つの側方ゲートは、少なくとも１つのチャネルの導電率および／または２次元ガスの電子密度を変調および／または制御するように配置される。

【0023】

好ましくは、ＴＥＧＦＥＴは、チャネルの下方または上方に位置するゲートを備えずに、少なくとも１つのチャネルの導電率および／または２次元ガスの電子密度を変調および／または制御する。

【0024】

好ましくは、２次元電子ガスは、少なくとも１つのチャネル内に収容され、閉じ込められる。好ましくは、チャネル平面は、２次元ガスの広がりの平面と平行である。

【0025】

好ましくは、２次元電子ガスは、ソースと少なくとも２つの半導体層の積層との間の好ましくはチャネル平面に垂直な積層軸に平行な平面内に位置する界面と、ドレインと少なくとも２つの半導体層の積層との間の好ましくはチャネル平面に垂直な積層軸に平行な平面内に位置する界面との間に広がる。好ましくは、２次元電子ガスは、ソースまたはドレイン内に延在しない。

【0026】

好ましくは、チャネルは、ソースおよびドレインまで延在する。

【0027】

好ましくは、少なくとも１つのチャネルの長さは、少なくとも１つのチャネルの最大寸法、および／または少なくとも１つのチャネルの２つの端部、好ましくは反対向きの端部を隔てる最大距離に対応する。

【0028】

「チャネル平面」は、少なくとも１つのチャネルの厚さに垂直な平面を意味する。

【0029】

好ましくは、少なくとも１つのチャネルの厚さは、少なくとも１つのチャネルの長さおよび幅の両方よりも小さい。少なくとも１つのチャネルの厚さを、少なくとも１つのチャネルの最小寸法として定義することができ、かつ／または少なくとも１つのチャネルの２つの面、好ましくは反対向きの面を隔てる最小距離として定義することができる。

【0030】

ＴＥＧＦＥＴは、偶数個の側方ゲートを備えることができる。ＴＥＧＦＥＴは、３つ以上の側方ゲートを備えてもよい。ＴＥＧＦＥＴは、少なくとも１つのチャネルの両側に配置されたソースをドレインに接続する軸に沿って延びる一連の隣接する側方ゲートを備えることができる。一連の側方ゲート内の２つの隣接する側方ゲートは、トレンチまたは凹部によって隔てられてよい。一連の側方ゲートの側方ゲートを、ソースをドレインに接続する軸に垂直かつ積層軸に垂直な軸に沿って２つずつ整列させることができる。

【0031】

好ましくは、少なくとも１つのチャネルは、２つの反対向きの側面、より好ましくは２つの平行な側面を備える。

【0032】

好ましくは、少なくとも１つのチャネルは、少なくとも１つのチャネルの２つの側面を接続する軸に沿って延びる幅を有する。

【0033】

好ましくは、少なくとも１つのチャネルの幅は、チャネル平面に含まれる軸に沿い、かつ／またはドレインをソースに接続する軸に垂直な軸に沿い、かつ／または少なくとも１つのチャネルの長さに垂直な軸に沿い、かつ／または少なくとも１つのチャネルの厚さに垂直な軸に沿って延びる。

【0034】

好ましくは、少なくとも１つのチャネルの厚さは、少なくとも１つのチャネルの長さよりも短い。

【0035】

好ましくは、ＴＥＧＦＥＴは、２つの別個の側方ゲートを備える。さらにより好ましくは、２つの側方ゲートの各々は、とくには２つの側方ゲートの他方から独立している。さらにより好ましくは、２つの側方ゲートは、共通部分を有さない。

【0036】

好ましくは、２つの側方ゲートは、対称である。好ましくは、２つの側方ゲートは、少なくとも１つのチャネルに対して対称である。

【0037】

好ましくは、２つの側方ゲートは、半導体材料から作られ、半導体材料を含み、あるいは半導体材料からなる。好ましくは、半導体材料は、金属原子、好ましくは拡散金属原子を含む。好ましくは、半導体材料、あるいは半導体材料のうちの拡散金属原子を含む一部分または一部は、オーミック接触を構成する。

【0038】

好ましくは、２つの側方ゲートおよびチャネルは、物理的および／または空間的に別個の要素または構成要素または構造または層または材料である。

【0039】

好ましくは、２つの側方ゲートは、ソースとドレインとを結ぶ軸に関して少なくとも１つのチャネルの両側に配置される。

【0040】

好ましくは、２つの側方ゲートは、少なくとも１つのチャネルが延在する平面内に主に延在する。

【0041】

ＴＥＧＦＥＴは、単一のチャネルを備えてよい。

【0042】

好ましくは、ＴＥＧＦＥＴは、２つのチャネル、さらにより好ましくは３つのチャネル、より好ましくは４つのチャネル、さらにより好ましくは５つのチャネルを備えてよい。好ましくは、ＴＥＧＦＥＴチャネルのチャネル平面は、互いに平行である。好ましくは、ＴＥＧＦＥＴチャネルは、少なくとも２つの半導体層の積層軸に沿って積層を形成する。

【0043】

好ましくは、２つの側方ゲートのうちの一方の側方ゲートの少なくとも１つのチャネルの側の面は、２つの側方ゲートのうちの他方の側方ゲートの少なくとも１つのチャネルの側の面と平行である。

【0044】

好ましくは、少なくとも１つのチャネルの側に位置する各々の側方ゲートの面の幅は、少なくとも１つのチャネルの厚さに対応するか、またはそれに等しく、好ましくはそれより大きい。

【0045】

各々の側方ゲートの少なくとも１つのチャネルの側の面の長さを、前記面の最大寸法、および／または前記面の２つの端部、好ましくは反対向きの端部の間の最大距離と定義することができる。

【0046】

好ましくは、各々の側方ゲートの少なくとも１つのチャネルの側の面の幅は、前記面の長さよりも短い。各々の側方ゲートの少なくとも１つのチャネルの側の面の幅を、前記面の最小寸法、および／または前記面の２つの端部、好ましくは反対向きの端部の間の最小距離と定義することができる。

【0047】

好ましくは、少なくとも２つの側方ゲートのいずれの側方ゲートも、ドレインおよびソースと接触しておらず、ドレインおよびソースと共通の部分または界面を有していない。

【0048】

少なくとも２つの側方ゲートのより大きな寸法は、ゲートとドレインとを結ぶ軸に対して主に垂直または平行に延びることができる。

【0049】

好ましくは、少なくとも１つのチャネルの導電率は、少なくとも１つのチャネルの一部分または一部にわたって変調および／または制御される。好ましくは、少なくとも１つのチャネルの導電率は、少なくとも１つのチャネルのセグメントにわたって変調および／または制御される。さらにより好ましくは、導電率が変調および／または制御される少なくとも１つのチャネルのセグメントは、少なくとも１つのチャネルの幅の一部のみ、および／または長さ全体、および／または厚さ全体にわたって延在する少なくとも１つのチャネルの一部分または一部に対応する。

【0050】

好ましくは、少なくとも１つのチャネルの導電率が変調および／または制御される少なくとも１つのチャネルのセグメントは、少なくとも１つのチャネルの長さの一部または一部分にわたって延在する少なくとも１つのチャネルの一部分または一部に対応する。「少なくとも１つのチャネルの長さの一部」を、ソースとドレインとを結ぶ軸または少なくとも１つのチャネルの長さの軸に沿った距離であって、少なくとも１つのチャネルの長さ以下の距離を意味すると解釈することができる。より好ましくは、チャネルの導電率が変調および／または制御される少なくとも１つのチャネルのセグメントのソースとドレインとを結ぶ軸に沿った距離または寸法は、少なくとも１つのチャネルの側面に位置する少なくとも２つの側方ゲートのうちの１つである側方ゲートの面の長さ、または少なくとも１つのチャネルの側面に位置する各々の側方ゲートの面の長さに等しい。

【0051】

導電率が変調および／または制御される少なくとも１つのチャネルの一部分または一部を、ドレインとソースとの間のキャリアの制御された阻止および／または好ましくは制御された循環を可能にするＴＥＧＦＥＴの一部分または一部と定義することができる。

【0052】

少なくとも１つのチャネルの幅は、ソースをドレインに接続する軸に沿って変化し得る。

【0053】

好ましくは、「側面」、「横」、または「側方」という用語は、ドレインをソースに接続する軸に対する位置または場所を定義または指定する。

【0054】

好ましくは、横軸を、チャネル平面内にあり、ソースとドレインとを結ぶ軸に対して垂直であり、少なくとも１つのチャネルの厚さに対して垂直である軸を意味すると解釈することができる。

【0055】

好ましくは、少なくとも２つの側方ゲートは、少なくとも１つのチャネル内の各々のチャネルの両側で、少なくとも２つの半導体層の積層軸に沿って延在し、あるいはチャネル平面に垂直な軸に沿って延在する。好ましくは、少なくとも２つの側方ゲートは、ＴＥＧＦＥＴの外面から少なくとも１つのチャネルまで、少なくとも２つの半導体層の積層軸に沿って延在し、あるいはチャネル平面に垂直な軸に沿って延在する。好ましくは、少なくとも２つの側方ゲートは、少なくとも２つの半導体層の積層軸に沿い、かつ少なくとも２つの側方ゲートの上部外面を少なくとも１つのチャネルに接続する方向に沿って、少なくとも１つのチャネルのうちの各チャネルを越えて延在する。

【0056】

好ましくは、いずれの側方ゲートも、少なくとも１つのチャネルと接触しておらず、少なくとも１つのチャネルと共通の部分または界面を有していない。

【0057】

好ましくは、チャネル平面内に含まれかつソースとドレインとを結ぶ軸に対して垂直である横軸として知られる軸に沿った少なくとも１つのチャネル内の電位を変調し、かつ／または修正し、かつ／または変化させるように、ＴＥＧＦＥＴが配置され、さらにより好ましくは少なくとも２つの側方ゲートが配置される。好ましくは、少なくとも２つの側方ゲートをソースに対して分極させることによって、横軸に沿った少なくとも１つのチャネル内の電位を変調し、かつ／または修正し、かつ／または変化させるように、ＴＥＧＦＥＴが配置され、さらにより好ましくは少なくとも２つの側方ゲートが配置される。

【0058】

好ましくは、少なくとも１つのチャネル内の電位の変調および／または修正および／または横方向変化は、好ましくは少なくとも１つのチャネルの幅の１つ以上の部分または部位にわたって電位を修正し、かつ／または少なくとも１つのチャネル内に横方向に電位勾配を生成する効果を有する。

【0059】

好ましくは、少なくとも１つのチャネル内の電位の変調および／または修正および／または横方向変化は、少なくとも１つのチャネル内で、横軸に沿って、２次元ガスの電子密度および／またはドレイン－ソース電流密度および／または飽和電流を変調し、あるいは修正し、あるいは変化させる効果を有する。

【0060】

好ましくは、先行技術のＦＥＴと同様に、本発明によるＴＥＧＦＥＴは、少なくとも１つのチャネル内の電位がチャネル軸に沿って変化するように配置される。

【0061】

さらに、本発明によれば、ＴＥＧＦＥＴ、好ましくは少なくとも２つの側方ゲートは、２つのゲートがソースに対して同じ電位にあるとき、電位が少なくとも１つのチャネルの中心で最大になるように配置される。好ましくは、本発明によれば、ＴＥＧＦＥＴ、好ましくは少なくとも２つの側方ゲートは、一方または両方のゲートがソースと同じ電位にあるとき、少なくとも１つのチャネルの片側または両側で電位が０になるように配置される。

【0062】

好ましくは、ＴＥＧＦＥＴは、少なくとも２つの側方ゲートの各々と少なくとも１つのチャネルとの間に配置され、あるいは側方ゲートの各々を少なくとも１つのチャネルから隔てる誘電体を備える。

【0063】

好ましくは、誘電体は、誘電特性を有する物体または媒体を意味する。誘電体の効果は、側方ゲートを少なくとも１つのチャネルから絶縁することである。

【0064】

さらにより好ましくは、少なくとも１つの側方ゲートと少なくとも１つのチャネルとの間に接触あるいは共通の部分または界面が存在せず、さらにより好ましくは、２つの側方ゲートの各々と少なくとも１つのチャネルとの間に誘電体が配置されることが、少なくとも１つのチャネル内の電位を横軸に沿って変調し、かつ／または修正し、かつ／または変化させることに寄与し、かつ／またはそのような効果を有し、かつ／またはそれを可能にする。

【0065】

好ましくは、ＴＥＧＦＥＴは、少なくとも１つのチャネルと誘電体との間の界面を含み、この界面は、誘電体と少なくとも２つの側方ゲートのうちの１つ、２つ以上、または好ましくは各々との間の界面に対し、反対側にあるか、面しているか、続いているか、あるいは連続しており、好ましくは直接連続している。

【0066】

好ましくは、少なくとも１つのチャネルと誘電体との間の界面、および少なくとも１つのチャネルと少なくとも２つの側方ゲートのうちの考慮される側方ゲートとの間の界面は、それぞれ、少なくとも１つのチャネルの壁または面または側面または表面、および考慮される側方ゲートの壁または面または側面または表面である。

【0067】

少なくとも１つのチャネルと誘電体との間の界面、および少なくとも１つのチャネルと少なくとも２つの側方ゲートのうちの考慮される側方ゲートとの間の界面は、それぞれ、少なくとも１つのチャネルと誘電体との間、および少なくとも１つのチャネルと考慮される側方ゲートとの間の共通の壁または共通の面または共通の側面または共通の表面であってよい。

【0068】

好ましくは、誘電体は、トレンチまたは凹部の形態で配置される。

【0069】

好ましくは、誘電体は、凹部である。

【0070】

好ましくは、凹部は、少なくとも２つの側方ゲートのうちの１つと少なくとも１つのチャネルとの間に延在する容積を構成する。

【0071】

好ましくは、凹部は、横方向において、少なくとも１つのチャネルの幅に平行な軸に沿って、少なくとも２つの側方ゲートのうちの考慮される側方ゲートの面に対向して位置し、あるいは面する少なくとも１つのチャネルの面または表面と、考慮される側方ゲートの少なくとも１つのチャネルの側に位置する面とによって境界付けられる。この場合、好ましくは、少なくとも１つのチャネルと誘電体との間の界面は、該当の側方ゲートの面に対向する少なくとも１つのチャネルの面によって形成される。さらにより好ましくは、この場合、誘電体と該当の側方ゲートとの間の界面は、該当の側方ゲートの少なくとも１つのチャネルの側に位置する面によって形成される。

【0072】

好ましくは、凹部は、気体を備え、あるいは含む。

【0073】

換言すると、誘電体は、気体であってよい。

【0074】

凹部に含まれ、あるいは封じられる気体は、空気であってよい。

【0075】

好ましくは、凹部は、固体材料を含まず、あるいは固体材料で構成されない。

【0076】

好ましくは、少なくとも２つの側方ゲート、より好ましくは各々の側方ゲートは、１つ以上の半導体材料または１つ以上の半導体材料の層を備え、さらには／あるいは１つ以上の半導体材料または１つ以上の半導体材料の層から形成および／または構成される。

【0077】

好ましくは、少なくとも２つの側方ゲート、より好ましくは各々の側方ゲートは、半導体材料または１つ以上の半導体材料の積層を含み、かつ／またはそれらからなり、かつ／またはそれらから形成され、かつ／またはそれらから構成される。

【0078】

好ましくは、少なくとも２つの側方ゲートを構成する半導体材料は、半導体材料に拡散した金属原子を含み、好ましくは半導体材料に拡散した金属原子を含む。

【0079】

好ましくは、ドレイン、ソース、および少なくとも２つの側方ゲートは、それぞれ、別個の電気接点を形成する金属層を含む。好ましくは、ドレインの金属層、ソースの金属層、および少なくとも２つの側方ゲートの金属層は、ドレイン、ソース、および少なくとも２つの側方ゲートの上部外面にそれぞれ位置する。好ましくは、ドレイン、ソース、および少なくとも２つの側方ゲートの金属層および上部外面は、少なくとも部分的に、好ましくは部分的にのみ、ＴＥＧＦＥＴの上部外面を構成する。

【0080】

金属層の厚さは、１０～５００ｎｍであることが好ましい。好ましくは、金属層は、共晶を含み、かつ／または共晶からなる。好ましくは、共晶は、金、ゲルマニウム、およびニッケルを含み、かつ／またはそれらからなる。

【0081】

好ましくは、本発明によるＴＥＧＦＥＴは、横軸に沿って少なくとも１つのチャネルの電位を変調し、かつ／または修正し、かつ／または変化させるように配置され、さらには／あるいはそのようにすることが可能である。好ましくは、本発明によるＴＥＧＦＥＴは、少なくとも１つのチャネルの幅の好ましくは一部、さらに好ましくは一部のみについて、横軸に沿って、２次元ガスの電子密度および／または２次元電子ガスの電流密度を変調し、かつ／または修正し、かつ／または変化させるように配置され、さらには／あるいはそのようにすることが可能である。好ましくは、本発明によるＴＥＧＦＥＴは、少なくとも１つのチャネルの全幅にわたって一定の電位を印加するようには配置されず、そのようにすることもできない。好ましくは、本発明によるＴＥＧＦＥＴは、少なくとも１つのチャネルの全幅にわたって均一に２次元ガスの電子密度および／または電流密度を変化させるようには配置されず、そのようにすることもできない。

【0082】

好ましくは、少なくとも２つの側方ゲート、より好ましくは側方ゲートの各々は、横軸に沿って少なくとも１つのチャネルの電位を変調し、かつ／または修正し、かつ／または変化させるように配置される。好ましくは、少なくとも２つの側方ゲート、好ましくは側方ゲートの各々は、少なくとも１つのチャネルの幅にわたって、好ましくは不均一に、２次元電子ガスの電子密度を変調し、かつ／または修正し、かつ／または変化させるように配置され、さらには／あるいはそのようにすることが可能である。好ましくは、本発明によるＴＥＧＦＥＴは、少なくとも１つのチャネルの全幅にわたって一定の電位を印加するようには配置されず、そのようにすることもできない。好ましくは、少なくとも２つの側方ゲート、さらにより好ましくは側方ゲートの各々は、少なくとも１つのチャネルの全幅にわたって均一に２次元電子ガスの空乏および／または電流密度を発生させるようには配置されず、そのようにすることもできない。

【0083】

好ましくは、本発明によるＴＥＧＦＥＴ、好ましくは２つの側方ゲート、より好ましくは２つの側方ゲートの配置は、２次元電子ガスを１次元電子ガスに変換するようには配置されておらず、さらには／あるいはそのようにすることができない。

【0084】

好ましくは、チャネルの導電率を変調するために、動作がチャネルの全幅にわたって均一にチャネルの電子を空乏化することにある先行技術のナノメートルスケールＦＥＴとは対照的に、本発明によるＴＥＧＦＥＴは、２次元電子ガスを少なくとも１つのチャネルの全幅にわたって均一に空乏化させず、むしろ、少なくとも１つのチャネルの全幅にわたって電子密度および電流の不均一な変調を生成する。

【0085】

この目的のために、好ましくは、
・少なくとも１つのチャネルの幅と、少なくとも１つのチャネル内の電子の平均自由行程との間の比、および／または
・導電率が変調および／または制御される少なくとも２つの側方ゲートに面する少なくとも１つのチャネルのセグメントの長さと、少なくとも１つのチャネル内の電子の平均自由行程との間の比、および／または
・少なくとも２つの側方ゲートの長さ、好ましくは長さが変化する場合の最小長さと、少なくとも１つのチャネル内の電子の平均自由行程との間の比
が、１０より大きく、好ましくは２５より大きく、さらにより好ましくは５０より大きく、より好ましくは６０より大きく、さらにより好ましくは７０より大きく、さらにより好ましくは８０より大きく、さらにより好ましくは９０より大きく、とくに有利には１００より大きい。

【0086】

好ましくは、少なくとも２つの側方ゲートの長さは、少なくとも１つのチャネルの長さに平行な方向における少なくとも２つの側方ゲートの寸法を意味するように解釈される。

【0087】

また、少なくとも１つのチャネルの幅、および／または導電率が変調および／または制御される少なくとも２つの側方ゲートに面する少なくとも１つのチャネルのセグメントの長さ、および／または少なくとも２つの側方ゲートの長さは、好ましくは０．５μｍより大きく、より好ましくは１．２５μｍ、より好ましくは２．５μｍ、より好ましくは３μｍ、より好ましくは３．５μｍ、より好ましくは４μｍ、より好ましくは４．５μｍ、最も好ましくはすべてと５μｍとの間である。

【0088】

先行技術のナノメートルＦＥＴとは対照的に、本発明によるＴＥＧＦＥＴの少なくとも１つのチャネルにおける電子輸送は拡散性であり、すなわち、電子は非弾性衝撃を受け、その動きは電子の平均自由行程によって制御される。しかしながら、本発明の発明者は、本発明による少なくとも１つのマイクロメートルサイズのチャネルがＴＥＧＦＥＴの実装を可能にすることを観察した。さらに、驚くべきことに、本発明によるＴＥＧＦＥＴは、先行技術のナノメートルサイズのＴＥＧＦＥＴ（チャネル内の電子の弾道性伝導で動作する）と同等またはさらに優れた特性を有する。

【0089】

好ましくは、
・少なくとも１つのチャネルの幅と、少なくとも１つのチャネル内の電子の平均自由行程との間の比、および／または
・導電率が変調および／または制御される少なくとも２つの側方ゲートに面する少なくとも１つのチャネルのセグメントの長さと、少なくとも１つのチャネル内の電子の平均自由行程との間の比、および／または
・少なくとも２つの側方ゲートの長さと、少なくとも１つのチャネル内の電子の平均自由行程との間の比
が、電子ガスの電位および／または導電率を少なくとも１つのチャネルの幅にわたって不均一に変化させる。したがって、本発明によれば、少なくとも１つのチャネルの側面、すなわち少なくとも１つのチャネルの側縁で等電位が観察され、ドレイン－ソース電流は０、または実質的に０である。ドレイン－ソース電流が、少なくとも１つのチャネルの中央の一部または部分に主に流れることも分かる。

【0090】

さらに、本発明によれば、少なくとも１マイクロメートルの規模の少なくとも１つのチャネルの幅が、ＴＥＧＦＥＴの電力を増加させる効果も有する。

【0091】

好ましくは、側方ゲートのうちの１つをソースに電気的に接続することができる。

【0092】

好ましくは、側方ゲートのうちの１つをソースに電気的に接続することで、ソースに接続された側方ゲートがソースの電位と同じ電位を有することが保証される。

【0093】

ＴＥＧＦＥＴとして知られる２次元電子ガス電界効果トランジスタの少なくとも１つのチャネルの導電率を変調するための方法も提案される。本方法は、ＴＥＧＦＥＴのソースとドレインとの間に電位差を印加するステップを含む。本方法は、
・ＴＥＧＦＥＴの少なくとも１つの側方ゲート、例えばＴＥＧＦＥＴの少なくとも１つのチャネルの側方両側に配置された少なくとも２つの側方ゲートのうちの第１の側方ゲートと、ＴＥＧＦＥＴのソースとの間に同じ電位差を印加するステップ、および／または
・側方ゲートの１つまたは各々およびＴＥＧＦＥＴのソース上に同じ電位を印加するステップ、および／または
・ＴＥＧＦＥＴの側方ゲートの少なくとも１つ、例えばＴＥＧＦＥＴの少なくとも１つのチャネルの側方両側に配置された第２または第２の側方ゲート、またはＴＥＧＦＥＴの側方ゲートの各々と、ＴＥＧＦＥＴのソースとの間に電位差を印加するステップ
をさらに含む。

【0094】

少なくとも１つのチャネルは、少なくとも１つのチャネルの長さとして知られる少なくとも１つのチャネルのより大きな寸法に沿ってＴＥＧＦＥＴのソースおよびドレインを接続する。

【0095】

ＴＥＧＦＥＴは、チャネル平面として知られるソースとドレインとの間の少なくとも１つのチャネルの延在の平面に垂直な軸に関して少なくとも１つのチャネルの下方または上方に位置するゲートを備えない。チャネル平面は、
少なくとも１つのチャネルを含むヘテロ構造を形成する少なくとも２つの半導体層の積層の軸に沿って延び、かつ
少なくとも１つのチャネルの長さに垂直に延びる
少なくとも１つのチャネルの厚さと呼ばれる少なくとも１つのチャネルのより小さい寸法に垂直である。

【0096】

少なくとも２つの側方ゲートとソースとの間に同じ電位または電位差を印加するステップ、および／または少なくとも１つの側方ゲートと少なくとも１つの他の側方ゲートとの間に同じ電位または電位差を印加するステップは、ソースの電位に対する少なくとも１つの側方ゲートの電位および／または少なくとも１つの他の側方ゲートの電位に対する少なくとも１つの側方ゲートの電位を変調し、かつ／または修正し、かつ／または変化させるステップを含むことができる。

【0097】

好ましくは、ＴＥＧＦＥＴの少なくとも１つのチャネルの導電率を変調するための方法は、少なくとも１つのチャネル内の電位および／または２次元ガスの電子密度および／または電流密度を、少なくとも１つのチャネルの全幅にわたって均一に変調し、かつ／または修正し、かつ／または変化させるステップを含まない。

【0098】

好ましくは、ＴＥＧＦＥＴの少なくとも１つのチャネルの導電率を変調するための方法は、少なくとも１つのチャネルの全幅にわたって一定の電位を印加することからなるステップを含まない。

【0099】

好ましくは、少なくとも１つのチャネルの導電率を変調するための方法は、側方ゲートの少なくとも１つとソースとの間に同じ電位差を印加すること、および／または側方ゲートの１つまたは各々とソースとに同じ電位を印加すること、および／または側方ゲートの少なくとも１つまたは各々とソースとの間に電位差を印加することによって、チャネル平面に含まれ、かつソースおよびドレインを接続する軸に垂直である横軸として知られる軸に沿って、少なくとも１つのチャネル内の電位および／または導電率を変調し、かつ／または修正し、かつ／または変化させるステップを含む。

【0100】

少なくとも１つのチャネル内の静電位を横軸に沿って変調し、かつ／または修正し、かつ／または変化させるステップは、ソース電位に対する少なくとも２つの側方ゲートの電位および／または少なくとも１つの他の側方ゲートの電位に対する少なくとも１つの側方ゲートの電位を変調し、かつ／または修正し、かつ／または変化させるステップをさらに含むことができる。

【0101】

ソース電位に対する少なくとも２つの側方ゲートの電位および／または少なくとも１つの他の側方ゲートの電位に対する少なくとも１つの側方ゲートの電位を変調し、かつ／または修正し、かつ／または変化させるステップは、横軸に沿って少なくとも１つのチャネル内の静電位を変調し、かつ／または修正し、かつ／または変化させることができ、あるいはそのような効果を有することができる。

【0102】

好ましくは、少なくとも１つのチャネル内の静電位を横軸に沿って空間的に変調し、かつ／または修正し、かつ／または変化させるステップは、ＴＥＧＦＥＴのドレイン－ソース電流および／または飽和電流を変調し、かつ／または修正し、かつ／または変化させる効果を有する。

【0103】

少なくとも１つのチャネルの導電率を変調するための方法は、少なくとも１つの側方ゲートとソースとの間に同じ電位差を印加すること、および／または側方ゲートの１つまたは各々とソースとに同じ電位を印加すること、および／または側方ゲートの少なくとも１つまたは各々とソースとの間に電位差を印加することによって、少なくとも１つのチャネルの幅、好ましくは少なくとも１つのチャネルの幅の一部分のみを横切って少なくとも１つのチャネル内の電位および／または２次元電子ガスの導電率を不均一に変調し、かつ／または修正し、かつ／または変化させるステップを含むことができ、かつ／または少なくとも１つのチャネルの幅は、少なくとも１つのチャネルの長さに垂直かつ少なくとも１つのチャネルの厚さに垂直な軸に沿って延びる。

【0104】

少なくとも１つのチャネルの幅の一部のみで２次元ガスの電子密度を変調し、かつ／または修正し、かつ／または変化させるステップは、ソース電位に対する少なくとも２つの側方ゲートの電位および／または少なくとも１つの他の側方ゲートの電位に対する少なくとも１つの側方ゲートの電位を変調し、かつ／または修正し、かつ／または変化させるステップをさらに含むことができる。

【0105】

ソース電位に対する少なくとも２つの側方ゲートの電位および／または少なくとも１つの他の側方ゲートの電位に対する少なくとも１つの側方ゲートの電位を変調し、かつ／または修正し、かつ／または変化させるステップは、少なくとも１つのチャネルの幅の少なくとも一部にわたって２次元ガスの電子密度を変調し、かつ／または修正し、かつ／または変化させることができ、あるいはそのような効果を有することができる。

【0106】

好ましくは、少なくとも１つのチャネルの導電率を変調するためのプロセスは、２次元電子ガスを１次元電子ガスに変換するステップを含まない。

【0107】

本発明によるＴＥＧＦＥＴのチャネルの導電率を変調する方法は、好ましくは、本発明によるＴＥＧＦＥＴによって実施される。好ましくは、本発明によるＴＥＧＦＥＴは、本発明による方法の実施にとくに適しており、好ましくは本発明による方法の実施に合わせて特別に設計されてもいる。好ましくは、本発明による方法は、本発明によるＴＥＧＦＥＴによる実施にとくに適しており、好ましくは本発明によるＴＥＧＦＥＴによって実施されるように特別に設計されてもいる。したがって、本発明によるＴＥＧＦＥＴのチャネルの導電率を変調するための方法の任意の特徴を、本発明によるＴＥＧＦＥＴに組み込むことができ、逆もまた同様である。

【0108】

本発明によれば、ＴＥＧＦＥＴ、好ましくは本発明によるＴＥＧＦＥＴを製造するための方法も提案される。この製造方法は、
・電気接点を形成するように意図された第１の金属層とＴＥＧＦＥＴのドレインとの間、および
・電気接点を形成するように意図された第２の金属層とＴＥＧＦＥＴのドレインとの間、および
・電気接点を形成するように意図された第３の金属層とＴＥＧＦＥＴの少なくとも１つのチャネルの側方両側に配置されたＴＥＧＦＥＴの少なくとも２つの側方ゲートとの間
の別個のオーミック接触を単一の工程にて同時に形成するための単一のアニーリング工程を含む。

【0109】

好ましくは、第１、第２、および第３の金属層は、上部外側層である。好ましくは、第１、第２、および第３の金属層は、ドレイン、ソース、および少なくとも２つの側方ゲートを形成するように意図された少なくとも１つのチャネルを含むヘテロ構造を形成する半導体材料の少なくとも２つの層の積層の上部層上に配置される。

【0110】

好ましくは、本発明による方法の単一のアニーリング工程は、好ましくは半導体材料の少なくとも２つの層の積層軸に沿って、
・少なくとも２つの半導体材料層の積層における第１の金属層、および
・少なくとも２つの半導体材料層の積層における第２の金属層、および
・少なくとも２つの半導体材料層の積層における第３の金属層
の金属原子を拡散させることによって、ドレイン、ソース、および少なくとも２つの側方ゲートを単一の工程で同時に形成することにもある。

【0111】

アニーリング工程を、単一の動作で同時にオーミック接触を形成する単一のステップと定義することができる。

【0112】

好ましくは、第１、第２、および第３の金属層は、別個の独立した層である。

【0113】

好ましくは、金属層の金属原子は、ドレイン、ソース、およびとくには少なくとも２つの側方ゲートを形成する少なくとも２つの半導体材料層の積層内に、５０ｎｍ、好ましくは１００ｎｍ、さらにより好ましくは１５０ｎｍ、より好ましくは２００ｎｍ、さらにより好ましくは２５０ｎｍを超え、かつ／または４００ｎｍ、さらにより好ましくは３５０ｎｍ、さらにより好ましくは３００ｎｍに満たない距離だけ拡散する。好ましくは、金属層の金属原子は、ドレイン、ソース、およびとくには少なくとも２つの側方ゲートの各々の上部外面から、少なくとも２つの半導体層の積層軸に沿って拡散する。

【0114】

好ましくは、金属層の金属原子は、ドレイン、ソース、およびとくには少なくとも２つの側方ゲートの上部外面から、半導体材料の少なくとも２つ層の積層へと、
少なくとも２つの半導体層の積層の上側層の上部外面と
チャネルと
を隔てる距離以上の距離だけ拡散する。

【0115】

好ましくは、少なくとも２つの半導体層の積層の上側層の上部外面とチャネルとの間の距離は、積層軸に平行であり、かつ／またはソースとドレインとの間の少なくとも１つのチャネルが延在するチャネル平面として知られる平面に垂直である。

【0116】

本発明によるＴＥＧＦＥＴは、好ましくは、本発明による製造方法によって実現される。好ましくは、本発明による製造方法は、本発明によるＴＥＧＦＥＴの実現にとくに適しており、好ましくは本発明によるＴＥＧＦＥＴの実現に合わせて特別に設計されてもいる。したがって、本発明による製造方法の任意の特徴を、本発明によるＴＥＧＦＥＴに取り入れることができ、逆もまた同様である。

【図面の簡単な説明】

【0117】

他の利点および特徴は、完全に非限定的な実施形態および実装形態の詳細な説明を検討し、以下の添付の図面から明らかになるであろう。

【0118】

【図1a】先行技術のＴＥＧＦＥＴの概略の斜視図である。

【図1b】先行技術のＴＥＧＦＥＴの概略の平面図である。

【0119】

【図2a】本発明によるＴＥＧＦＥＴの一実施形態の概略の斜視図である。

【図2b】図２ａ）に示した本発明によるＴＥＧＦＥＴの実施形態の概略の平面図である。

【0120】

【図3a】本発明によるＴＥＧＦＥＴの実施形態の概略の側面図である。

【図3b】本発明によるＴＥＧＦＥＴの実施形態の概略の側面図である。

【0121】

【図4】本発明によるマルチチャネルＴＥＧＦＥＴの一実施形態の概略の側面図である。

【0122】

【図5】側方ゲートがソースに電気的に接続されているＴＥＧＦＥＴの概略の平面図である。

【0123】

【図6a】上側ゲートの分極が存在しない場合の先行技術のＴＥＧＦＥＴのチャネルの概略の斜視図である。

【図6b】上側ゲートの分極が存在する場合の先行技術のＴＥＧＦＥＴのチャネルの概略の斜視図である。

【図6c】上側ゲートバイアスの存在下における先行技術のＴＥＧＦＥＴの横軸に沿ったチャネル内のドレイン－ソース電位の推移を示すグラフである。

【0124】

【図7a】側方ゲートの分極が存在しない場合の本発明によるＴＥＧＦＥＴのチャネルの概略の斜視図である。

【図7b】１つ以上の側方ゲートに分極が存在する場合の本発明によるＴＥＧＦＥＴのチャネルの概略図である。

【図7c】１つ以上の上側ゲートに分極が存在する場合の本発明によるＴＥＧＦＥＴの横軸に沿ったチャネル内のドレイン－ソース電位の推移を示すグラフである。

【0125】

【図8a】アニーリング工程の前の本発明によるＴＥＧＦＥＴの概略図である。

【図8b】アニーリング工程の後の本発明によるＴＥＧＦＥＴの概略図である。

【0126】

【図9a】本発明によるＴＥＧＦＥＴの概略の平面図である。

【図9b】別のチャネル形状を特徴とする本発明によるＴＥＧＦＥＴの概略の平面図である。

【0127】

【図10a】図９ａに示したＴＥＧＦＥＴの３００Ｋの温度における種々のゲート－ソース電圧についてのドレイン－ソース電流対ドレイン－ソース電圧の変化を示すグラフである。

【図10b】図９ｂに示した３００ＫのＴＥＧＦＥＴ温度についてのドレイン－ソース電圧の関数としてのチャネルのソース端における横軸に沿ったチャネル内の電位の変化を示すグラフである。

【図10c】図９ｂに示した３００ＫのＴＥＧＦＥＴ温度についてのドレイン－ソース電圧の関数としてのチャネルのドレイン端における横軸に沿ったチャネル内の電位の変化を示すグラフである。

【0128】

【図11】アクセプタの役割を有するベリリウム原子を４．１０^－１０．ｃｍ^－２の密度で含むＴＥＧＦＥＴのＧａＡＳ／ＧａＡｌＡｓ界面から２ｎｍの距離に位置するδドープ層を含む図９ｂに示したＴＥＧＦＥＴの３００Ｋの温度における種々のゲート－ソース電圧に対するドレイン－ソース電流対ドレイン－ソース電圧の変化を示すグラフである。

【0129】

【図12】アクセプタの役割を有するベリリウム原子を８．１０^－１０．ｃｍ^－２の密度で含むＴＥＧＦＥＴのＧａＡＳ／ＧａＡｌＡｓ界面から２．５ｎｍの距離に位置するδドープ層を含む図９ｂに示したＴＥＧＦＥＴの１．５Ｋの温度における種々のゲート－ソース電圧に対するドレイン－ソース電流対ドレイン－ソース電圧の変化を示すグラフである。

【発明を実施するための形態】

【0130】

以下で説明される実施形態は、決して限定的なものではなく、とくには、開示された特徴のうちの選択された特徴のみを開示された他の特徴から分離して含む本発明の変種（たとえその選択が他の特徴も含む表現において行われていても）を考慮することが、そのように選択された特徴が何らかの技術的利益をもたらすために充分であり、あるいは本発明を先行の技術水準に対して区別するために充分であるならば、可能である。そのような選択は、構造的な詳細を伴わない少なくとも１つの好ましくは機能に関する特徴を含み、あるいは構造的な詳細の一部分だけで、何らかの技術的利点をもたらすために充分であり、もしくは本発明を先行の技術水準に対して区別するために充分であるならば、そのような一部分のみを有する。

【0131】

図１を参照すると、先行技術からの従来のＴＥＧＦＥＴが示されている。このＴＥＧＦＥＴは、少なくとも２つの半導体層２１、２２の積層と、ドレイン３と、ソース４と、チャネル６と、金属層から形成された上部外側金属ゲート５０とを備える。

【0132】

先行技術の多くのＴＥＧＦＥＴは、半導体層２１上に堆積させた金属からなるゲート（一般に、ショットキーゲートとして知られている）を備え、上部外側金属ゲート５０から層２１およびチャネル６への拡散を伴わない。先行技術における他のＴＥＧＦＥＴは、上部外側金属ゲート５０を層２１およびチャネル６から電気的に絶縁するための誘電体を備える。

【0133】

図２および図３を参照して、本発明によるＴＥＧＦＥＴ １の一実施形態を提示する。この実施形態によるＴＥＧＦＥＴ １は、ドレイン３と、ソース４と、少なくとも２つの半導体層２１、２２の積層によって形成されたヘテロ構造に含まれる少なくとも１つのチャネル６（図示の実施形態では、単一のチャネル６）とを備える。チャネル６は、その最長寸法Ｌに沿ってソース４とドレイン３とを接続する。

【0134】

ＴＥＧＦＥＴ １は、各々が少なくとも１つのチャネル６の両側に配置された少なくとも２つの側方ゲート５を備える。図示のように、ＴＥＧＦＥＴ １は、チャネル６の両側に２つの側方ゲート５を備える。側方ゲート５の各々は、チャネル６の２つの側面７、７１、７２のうちのチャネル６の異なる側面７、７１、７２に面する。チャネル６の側面７、７１、７２は、チャネル６の最小寸法であるチャネル６の厚さｅを備える。チャネル６の厚さｅは、少なくとも２つの半導体層２１、２２の積層軸８に沿って延在し、チャネル６の長さＬに対して垂直に延びる。さらに、チャネル６の側面７、７１、７２は、チャネル６の長さＬを備える。チャネル６の側面７、７１、７２は、チャネル６の長さＬおよびチャネル６の厚さｅに沿って延在する表面または界面である。

【0135】

ＴＥＧＦＥＴ １は、チャネル６が延在するチャネル平面に垂直な軸８に対してチャネル６の下方に配置された下部ゲートまたはチャネル６の上方に配置された上部ゲート５０を備えない。チャネル平面は、チャネル６の厚さｅに垂直である。また、積層軸８は、チャネル平面に対して垂直である。換言すると、本発明によるＴＥＧＦＥＴ １は、積層軸８に沿ってチャネル６の下方に配置された下部ゲートまたは積層軸８に沿ってチャネル６の上方に配置された上部ゲート５０を備えない。上部ゲートがないことにより、ゲート漏れ電流、界面欠陥、およびゲート脆性などの先行技術のトランジスタで遭遇されるすべての問題が回避される。

【0136】

この実施形態によれば、ＴＥＧＦＥＴ １は、例えば、ＧａＡｓ基板と、５ｎｍ～５０ｎｍの厚さを有するＧａＡｌＡｓ層と、チャネルを形成する１０ｎｍ～１００ｎｍの厚さを有するＧａＡｓ層２２と、５０ｎｍ～３００ｎｍの厚さを有するＧａＡｌＡｓ層２１とからなる積層を備える。この構成において、チャネル６は、層２１と層２２との間の界面でＧａＡｓ層内に位置する。

【0137】

本発明による側方ゲート５は、上部または下部ゲート５０の不在との組み合わせにおいて、チャネル６内の電位を横軸１０に沿って変調し、かつ／または変更し、かつ／または変化させることを可能にする。横軸１０は、チャネル平面内にあり、ソース４とドレイン３とを結ぶ軸に垂直である。さらに、横軸１０は、積層軸８に対して垂直である。

【0138】

上部ゲート５０または下部ゲートを備え、したがって図６ａ）、図６ｂ）、および図６ｃ）に示されるようにチャネル６のｌで示される全幅にわたって２次元電子ガスの電子密度を変更する先行技術のＴＥＧＦＥＴとは異なり、本発明によるＴＥＧＦＥＴ １の特定の配置は、図７ａ）、図７ｂ）、および図７ｃ）に示されるように、横軸１０に沿ってのみチャネル６内の電位を修正および変調することを可能にする。したがって、本発明によれば、ドレイン－ソース飽和電流が、チャネル６内の電流密度を変化させることによって制御される一方で、上部ゲート５０または下部ゲートのＴＥＧＦＥＴにおいては、横軸１０の全体に沿って２次元電子ガスの電子密度を均一に変化させることによって制御される。

【0139】

本発明によるＴＥＧＦＥＴ １のチャネル６の導電率を変調するための方法も説明される。この方法は、ソース４とドレイン３との間に電位差を印加するステップを含む。さらに、この方法は、
－各々の側方ゲート５とソース４との間に同じ電位差を印加するステップ、または
－１つの側方ゲート５とソース４とに同じ電位を印加し、別の側方ゲート５とソース４との間に電位差を印加するステップ、または
－各々の側方ゲート５とソース４との間に電位差を印加するステップ
をさらに含む。

【0140】

１つの側方ゲート５または各々の側方ゲート５とソース４との間に印加される同一の電位または異なる電位は、０であっても、非ゼロであってもよい。

【0141】

少なくとも１つの側方ゲート５とソース４との間に同じ電位または電位差を印加するステップ、および／または少なくとも１つの側方ゲート５と別の側方ゲート５との間に同じ電位または電位差を印加するステップは、横軸１０に沿ってチャネル６内の電位を変化させる効果を有する。

【0142】

本発明によるＴＥＧＦＥＴにおける上部ゲート５０または下部ゲートの不在は、チャネル６の導電率を変調する方法が、チャネル６の幅ｌの全体にわたって２次元電子ガスの密度を均一に変化させるステップを含まないことを意味する。

【0143】

２つの側方ゲート５は、半導体材料で作られる。２つの側方ゲート５は、半導体材料内に拡散した金属原子を含む。図示の実施形態によれば、２つの側方ゲート５は、１０～１００ｎｍの厚さを有するＧａＡｓ層２２と、５０～３００ｎｍの厚さを有するＧａＡｌＡｓ層２１との積層からなる。側方ゲート５上のＧａＡｓ／ＧａＡｌＡｓ層の積層は、散乱した金属原子を含む。

【0144】

側方ゲート５の各々は、上部外側金属層９、９１から積層軸８に沿って、上部外側金属層９、９１をチャネル６に接続する方向にチャネル６を越えて延在する。

【0145】

拡散した金属原子は、上部外側金属層９、９１をチャネル６に接続する方向において、上部外側金属層９から１００～３００ｎｍの距離にわたって層の積層２１、２２内に延びる。

【0146】

また、先行技術におけるＴＥＧＦＥＴの上部または下部外側金属ゲート５０と異なり、本発明による側方ゲート５は、拡散金属原子を含む半導体材料で作られる。加えて、本発明による側方ゲート５は、外側層ではなく、積層軸８に沿ってＴＥＧＦＥＴ １の構造内に延在する。これにより、ゲートの機械的強度が向上する。これは、ゲートを損傷する前に印加される電位を大幅に増加させるという利点も有する。最後に、これは、印加電位をチャネル６の幅ｌを超えて延ばすことを可能にし、したがって電子ガスの幅ｌの全体にわたって最適で均一な電気効果を得ることも可能にする。

【0147】

ドレイン３およびソース４は、それぞれ上部外側金属層９、９２および上部外側金属層９、９３から積層軸８に沿って、上部外側金属層９、９２をチャネル６に接続し、上部外側金属層９、９３をチャネル６に接続する方向に、チャネル６を越えて延在する。拡散した金属原子は、上部外側金属層９、９２および上部外側金属層９、９３のそれぞれから、上部外側金属層９、９２をチャネル６に接続し、上部外側金属層９、９３をチャネル６に接続する方向にチャネル６を越えて、１００～３００ｎｍの距離にわたって層の積層２１、２２内に延びる。

【0148】

上部外側金属層９、９１、９２、９３および拡散した金属原子は、金、ゲルマニウム、およびニッケルを含む共晶である。

【0149】

本発明によれば、側方ゲート５のいずれも、チャネル６と接触しておらず、あるいはチャネル６と共通の部分または界面を有さない。加えて、ＴＥＧＦＥＴ １は、側方ゲート５の各々とチャネル６との間に配置された誘電体１１を備える。誘電体１１は、好ましくは凹部１１の形態である。さらにより好ましくは、凹部１１に含まれる誘電体１１は気体である。図示の非限定的な例において、気体は空気である。気体は、チッ素または誘電特性を有する他の気体であってもよい。

【0150】

これらの特徴、すなわち（ｉ）側方ゲート５とチャネル６との間に接触あるいは共通の部分または界面が存在しないこと、（ｉｉ）側方ゲート５の各々の間に配置された誘電体が存在すること、および（ｉｉｉ）凹部の形態の誘電体の配置が、個別に、降伏電圧の向上、漏れ電流の低減、およびＴＥＧＦＥＴ １の特性の改善に寄与する。

【0151】

図３ａ）および図３ｂ）が、非限定的な例として、本発明によるＴＥＧＦＥＴ １の２つの可能な構成を示している。２次元電子ガスを、
－図３ａ）に示されるヘテロ接合、または
－図３ｂ）に示される量子井戸
に限定することができる。

【0152】

ヘテロ接合の場合、チャネル６は、異なる半導体の２つの層２１、２２の間の界面に位置する。この場合、層２１、２２を構成する半導体は、異なるバンドギャップを有するが、同じ族に属する。したがって、チャネル６は、この場合は層２２である半導体層内に位置し、そこに二次元ガスの電子が閉じ込められ、ヘテロ接合の界面に結合する。

【0153】

量子井戸の場合、チャネル６は、例えば１電子ボルト（ｅＶ）より大きいギャップなどの大きいギャップを有する同じ半導体の２つの層２３、２５の間に堆積させた例えば１ｅＶ未満のギャップなどの小さいギャップを有する半導体の層２４内に位置する。

【0154】

チャネル平面は、ヘテロ接合の界面の延在の平面、または量子井戸の場合の小ギャップの半導体の層２４の延在の平面に平行である。

【0155】

図４は、ＴＥＧＦＥＴ １が複数のチャネル６を備える構成を示している。図示の実施形態によれば、ＴＥＧＦＥＴ １は３つのチャネル６を備える。チャネルは、積層軸８に沿って重ね合わせられる。各々のチャネル６のチャネル平面は、互いに平行である。この構成は、本発明による側方ゲート５の使用によって可能になる。この構成は、電流密度を高める効果がある。

【0156】

図５は、ＴＥＧＦＥＴ １の側方ゲートのうちの１つがソース４に電気的に接続される構成を示している。この構成において、側方ゲート５のうちの１つとソース４とは、層２１、２２の積層および上部外側金属層９、９１、９３によって物理的に接続される。したがって、ソース４とソース４に接続された側方ゲート５とは、同電位である。さらに、拡散した金属原子は、層２１、２２の積層のうちのソース４に接続された側方ゲート５とソース４とを接続する部分に延在する。

【0157】

図８を参照して、本発明によるＴＥＧＦＥＴ １を製造するための方法も説明される。この製造方法は、ＴＥＧＦＥＴ １のすべてのオーミック接触を単一の工程で同時に形成するための単一のアニーリング工程を含む。これらは、
－ドレイン３の上部外側金属層９、９２と、
－ソース４の上部外側金属層９、９３と、
－各々のゲート５の上部外側金属層９、９１と
の間のオーミック接触である。

【0158】

上部外側金属層９、９１、９２、９３の各々は、ＴＥＧＦＥＴ １を外部電源に接続する電気接点を形成するように意図される。

【0159】

アニーリング工程に先立ち、本方法は、ドレイン３、ソース４、および側方ゲート５の上部外面上にそれぞれ金属層９、９１、９２、９３を、例えば蒸着によって堆積させることを含むことができる。

【0160】

アニーリング温度は、３００～４５０℃である。アニーリング工程の持続時間は、１０秒～３分である。

【0161】

アニーリング工程は、拡散を含み、あるいは上部外側金属層９、９１、９２、９３の各々から半導体層２１内に金属原子を拡散させる効果を有する。好ましくは、アニーリングの時間および温度は、金属原子が金属層９、９１、９２、９３の各々から半導体層２１、２２内に拡散するように選択される。

【0162】

アニーリング工程は、上部外側金属層９、９１、９２、９３とドレイン３、ソース４、とくには側方ゲート５との間にオーミック接触を形成する効果を有する。

【0163】

先行技術のＴＥＧＦＥＴにおいては、上部または下部外側金属ゲート５０を形成する上部外側金属層５０からの金属原子の拡散は、短絡を回避するため、および／または絶縁破壊電圧の低下を回避するため、および／または漏れ電流を制限するために禁止される。この目的のために、ドレイン３の上部外側金属層９、９２およびソース４の上部外側金属層９、９３の間にオーミック接触を形成するために、アニーリング工程の実行後に上部外側金属ゲート５０または下部外側金属ゲートを形成する上部外側金属層５０を堆積させる必要がある。結果として、本発明によるＴＥＧＦＥＴ １を製造するための方法は、より少数の工程しか含まず、時間およびエネルギーの節約になる。

【0164】

図１０、図１１、および図１２が、図９に示されるとおりの本発明によるＴＥＧＦＥＴ １のチャネル６の２つの異なる幾何学的形状の性能および特徴を示している。ＴＥＧＦＥＴａ）１として知られる図９ａ）に示される第１の形状において、チャネル６は、ソース４とドレイン３との間の７３０μｍの長さ、およびチャネル６の側面７、７１と７、７２との間の１０μｍの厚さを有する。ＴＥＧＦＥＴｂ）１として知られる図９ｂ）に示される第２の形状において、チャネル６は、ソース４とドレイン３との間の３０μｍの長さ、およびチャネル６の側面７、７１と７、７２との間の１０μｍの厚さを有する。チャネル６の幅および／または長さは、ＴＥＧＦＥＴ １を製造するために使用される製造方法および設備によってのみ制限される。製造方法が許せば、チャネル６の長さおよび／または幅は数ミリメートルであってもよい。

【0165】

図１０ａ）は、ＴＥＧＦＥＴｂ）１に関して、３００Ｋの温度において、ＶＧＳと示される種々のゲート－ソース電圧について、ＶＤＳと示されるドレイン－ソース電圧の関数としてのＩＤＳと示されるドレイン－ソース電流の変化を示している。２つの側方ゲート５の一方とソース４との間に電位差が印加される。とくには、側方ゲート５の一方は接地され、他方は分極される。ＶＧＳが０に等しい場合でも、飽和ＩＤＳが依然として観察されることに留意されたい。ＶＧＳが０に等しいとき、側方ゲート５は、実施形態に応じて接地されるソース４と同じ電位にある。さらに、側方ゲート５の負の分極、すなわち０未満のＶＧＳの場合、ＩＤＳは減少し、ＶＧＳが正の場合、ＩＤＳは増加する。この構成は、ＴＥＧＦＥＴの従来の特徴を提供する。

【0166】

図１０ｂ）は、ＴＥＧＦＥＴｂ）１に関して、３００Ｋの温度において、ＶＤＳの関数としてのＶＹＳと示されるチャネル６のソース４端における横軸１０に沿ったチャネル６内の電位の変化を示している。図１０ｃ）は、ＴＥＧＦＥＴｂ）１に関して、３００Ｋの温度において、ＶＤＳの関数としてのＶＹＤと示されるチャネル６のドレイン３端における横軸１０に沿ったチャネル６内の電位の変化を示している。この場合の２次元電子ガスのキャリア密度は、３００Ｋで２．４×１０^１１．ｃｍ^－２、１．５Ｋで１．１×１０^１１．ｃｍ^－２である。

【0167】

ＶＧＳが０に等しい場合、ＶＹＳおよびＶＹＤのいずれも０ではなく、この場合であっても、チャネル６の各々の側面７、７１および７、７２に沿って電荷が蓄積し得ることを示していることに留意されたい。しかしながら、側方ゲート５が同じ浮遊電位に維持される場合、ＶＹＳおよびＶＹＤはゼロに向かう傾向がなく、これは、ＶＧＳがゼロに等しくても、側方ゲート５が横軸１０およびチャネル６の長さＬに沿った電位を強く修正することを実証している。

【0168】

これらの結果が、横軸１０に沿ったチャネル６内の電位およびチャネル６の長さＬに沿った軸に沿ったチャネル６内の電位に対するＶＧＳの直接的かつ結果として生じる効果を裏付けていることにも留意されたい。

【0169】

図１１は、４×１０^１０．ｃｍ^－２の密度でアクセプタとして作用するベリリウム原子を含むδドープ層を有するＴＥＧＦＥＴｂ）２に関して、３００Ｋの温度において、ＶＧＳと示されるさまざまなゲート－ソース電圧について、ＶＤＳと示されるドレイン－ソース電圧の関数としてのＩＤＳと示されるドレイン－ソース電流の変化を示している。δドープ層は、ＧａＡＳ／ＧａＡｌＡｓ界面から２ｎｍの距離に位置する。この場合の２次元電子ガスのキャリア密度は、３００Ｋで２．７．１０^１１．ｃｍ^－２、１．５Ｋで１．２５．１０^１１．ｃｍ^－２である。これは、ＴＥＧＦＥＴ １の形状が、本発明によるＴＥＧＦＥＴ １の特性、とくにはＩＤＳ対ＶＤＳに影響を及ぼさないことを実証している。飽和電流ＩＤＳおよび安定性ＩＤＳは、ＴＥＧＦＥＴ １の形状にかかわらず不変のままである。

【0170】

図１２は、８×１０^１０．ｃｍ^－２の密度でアクセプタとして作用するベリリウム原子を含むδドープ層を有するＴＥＧＦＥＴｂ）２に関して、１．５Ｋの温度において、ＶＧＳと示されるさまざまなゲート－ソース電圧について、ＶＤＳと示されるドレイン－ソース電圧の関数としてのＩＤＳと示されるドレイン－ソース電流の変化を示している。δドープ層は、ＧａＡＳ／ＧａＡｌＡｓ界面から２．５ｎｍの距離に位置する。図１２の挿入図は、温度１．５Ｋおよび２次元電子ガスのキャリア密度６×１０^１０．ｃｍ^－２、ならびに温度３００Ｋおよび２次元電子ガスキャリア密度１．６×１０^１１．ｃｍ^－２で、－０．５ボルト～＋０．５ボルト、次いで＋０．５ボルト～－０．５ボルトの電圧ＶＧＳの連続変化時、すなわち電圧変化の中断のない場合のＩＤＳとして示されるドレイン－ソース電流の変化を示している。

【0171】

１．５Ｋにおいて、図１０および図１１に示される３００Ｋと比較して、ＶＤＳの関数としてのＩＤＳの変化の質が維持されることにも留意されたい。これは、８×１０^１０．ｃｍ^－２という低いキャリア密度であっても、ＴＥＧＦＥＴ １は低ノイズであり、したがって低温用途に適することを示している。

【0172】

当然ながら、本発明は、ここで説明した例に限定されず、本発明の範囲を超えることなく、これらの例に対して多くの調整を行うことができる。

【0173】

さらに、本発明のさまざまな特徴、形態、変種、および実施形態を、互いに適合しないか、または排他的でない限り、さまざまな組み合わせで互いに組み合わせることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】