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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-02-28
(54)【発明の名称】データ経路回路および方法
(51)【国際特許分類】
G11C 7/10 20060101AFI20250220BHJP
G11C 16/26 20060101ALI20250220BHJP
【ＦＩ】
G11C7/10 415
G11C16/26 140
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024548478
(86)(22)【出願日】2023-02-15
(85)【翻訳文提出日】2024-10-07
(86)【国際出願番号】 US2023062641
(87)【国際公開番号】W WO2023159051
(87)【国際公開日】2023-08-24
(31)【優先権主張番号】63/311,596
(32)【優先日】2022-02-18
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/833,562
(32)【優先日】2022-06-06
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522029730
【氏名又は名称】インフィニオン テクノロジーズ エルエルシー
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＬＬＣ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(74)【代理人】
【識別番号】100210099
【弁理士】
【氏名又は名称】遠藤 太介
(72)【発明者】
【氏名】ヨーラム ベッツァー
(72)【発明者】
【氏名】アレクサンダー クシュナレンコ
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA08
5B225EF13
5B225FA02
(57)【要約】
一実施形態では、メモリ回路は、メモリと、並列に結合されたＮ個のラッチ回路と、データマルチプレクサと、論理回路と、データ経路と、を含む。メモリアレイは、第１のデータバスに読み出しデータを提供するように構成され、各ラッチ回路は、第１のデータバスからの読み出しデータを記憶するように構成される。データマルチプレクサは、Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力を有し、データマルチプレクサの選択入力に基づいて、データマルチプレクサのＮ個のデータ入力のうちの１つのデータ入力を選択して、データマルチプレクサのデータ出力に接続するように構成される。データ経路は、データマルチプレクサのデータ出力から論理回路のデータ入力へのデータの伝播を引き起こすように構成される。
【特許請求の範囲】
【請求項1】
第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、並列に結合されたＮ個のラッチ回路と、
データ出力、前記Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および、選択入力を有するデータマルチプレクサと、
データ入力およびデータ出力を有する論理回路と、
前記データマルチプレクサの前記データ出力および前記論理回路の前記データ入力の間に結合されたデータ経路と、
を備えるメモリ回路であって、
前記Ｎ個のラッチ回路の各ラッチ回路は、前記第１のデータバスに結合されて前記第１のデータバスからの読み出しデータを記憶するように構成されたデータ入力およびラッチ入力を有し、Ｎは、２以上の正の整数であり、
前記データマルチプレクサは、前記データマルチプレクサの前記選択入力に基づいて、前記データマルチプレクサの前記Ｎ個のデータ入力のうちの１つのデータ入力を選択して、前記データマルチプレクサの前記データ出力に接続するように構成され、
前記データ経路は、前記データマルチプレクサの前記データ出力から前記論理回路の前記データ入力へのデータの伝播を引き起こすように構成される、
メモリ回路。
【請求項2】
前記メモリ回路は、読み出しコマンドに応答して、第１の読み出し信号をアサートして、前記メモリアレイに、前記読み出しデータを前記第１のデータバスに提供させ、前記第１の読み出し信号をアサートした後に、第１のラッチ信号をアサートするように構成された読み出し制御回路と、
前記データマルチプレクサの前記選択入力に選択信号を提供し、前記読み出し制御回路から前記第１のラッチ信号を受信し、前記Ｎ個のラッチ回路の各ラッチ回路の前記ラッチ入力にそれぞれのラッチ信号を提供するように構成されたラッチ制御回路であって、前記第１のラッチ信号のアサーションに応答して、前記ラッチ信号のうちの１つをアサートするように構成されるラッチ制御回路と、
をさらに備える、
請求項１に記載のメモリ回路。
【請求項3】
前記メモリ回路は、前記読み出しコマンドを受信し、前記読み出しコマンドの受信からある期間後に出力ラッチ信号をアサートするように構成されたコントローラをさらに備え、前記論理回路は、前記出力ラッチ信号がアサートされたときに、前記論理回路の前記データ入力においてデータをラッチするように構成される、請求項２に記載のメモリ回路。
【請求項4】
前記コントローラは、前記読み出しコマンドの受信に応答して、読み出しイネーブル信号をアサートするように構成され、前記読み出し制御回路は、前記読み出しイネーブル信号の前記アサーションに応答して、前記第１の読み出し信号をアサートするように構成される、請求項３に記載のメモリ回路。
【請求項5】
前記コントローラは、クロック信号を受信するように構成され、前記読み出しコマンドは、前記クロック信号と同期され、前記コントローラは、前記読み出しコマンドの受信から前記クロック信号の一定数のクロックパルス後に前記出力ラッチ信号をアサートするように構成される、請求項３に記載のメモリ回路。
【請求項6】
前記ラッチ制御回路は、前記出力ラッチ信号に基づいて前記選択信号を制御するように構成される、請求項３に記載のメモリ回路。
【請求項7】
前記ラッチ制御回路は、前記出力ラッチ信号がアサートされるときに、ラウンドロビン方式で前記選択信号の遷移を引き起こすように構成される、請求項６に記載のメモリ回路。
【請求項8】
前記ラッチ制御回路は、前記出力ラッチ信号の前記アサーションと、次のラッチ回路に提供される前記ラッチ信号の前記アサーションと、の間の最新のイベントで、前記選択信号を、前記Ｎ個のラッチ回路のうちの前記次のラッチ回路を選択する次の値に遷移させるように構成される、請求項６に記載のメモリ回路。
【請求項9】
前記Ｎ個のラッチ回路が第１および第２のラッチ回路を備えるように、前記Ｎは、２に等しく、前記ラッチ制御回路は、前記第１のラッチ信号の前記アサーションに応答して、前記第１のラッチ回路に提供される第１のラッチ信号のアサーションと、前記第２のラッチ回路に提供される第２のラッチ信号のアサーションと、を交互に行うように構成される、
請求項２に記載のメモリ回路。
【請求項10】
前記読み出し制御回路は、前記第１の読み出し信号をアサートしてから一定期間後に、前記第１のラッチ信号をアサートするように構成される、請求項２に記載のメモリ回路。
【請求項11】
前記Ｎ個のラッチ回路が第１、第２、第３および第４のラッチ回路を備えるように、Ｎは、４に等しく、前記ラッチ制御回路は、前記第１のラッチ信号のアサーションに応答して、ラウンドロビン方式で、前記第１、第２、第３および第４のラッチ回路にそれぞれ提供される第１、第２、第３および第４のラッチ信号をアサートするように構成される、
請求項２に記載のメモリ回路。
【請求項12】
前記メモリアレイは、フラッシュメモリを備える、請求項１に記載のメモリ回路。
【請求項13】
前記第１のデータバスは、１００本を超えるデータ線を含む、請求項１に記載のメモリ回路。
【請求項14】
第１の読み出しコマンドを受信することと、前記第１の読み出しコマンドに基づいてメモリアレイから第１のデータを検知することと、
前記検知された第１のデータを第１のデータバスに提供することと、
前記第１の読み出しコマンドを受信してからある期間後に第１のラッチ信号をアサートすることと、
前記第１のラッチ信号のアサーションに応答して、前記検知された第１のデータを前記第１のデータバスからＮ個のラッチ回路のうちの１つのラッチ回路にラッチすることであって、前記Ｎ個のラッチ回路は、並列に結合されており、前記Ｎ個のラッチ回路の各ラッチ回路は、前記第１のデータバスに結合されたデータ入力を有し、Ｎは、２以上の正の整数であることと、
前記１つのラッチ回路の出力を、データ経路を介して論理回路のデータ入力に伝播させることと、
前記検知された第１のデータを前記１つのラッチ回路から前記論理回路にラッチするために、前記第１の読み出しコマンドを受信してから第１の期間後に、出力ラッチ信号をアサートすることと、
第２の読み出しコマンドを受信することと、
前記第２の読み出しコマンドに基づいて前記メモリアレイから第２のデータを検知することと、
前記Ｎ個のラッチ回路から次のラッチ回路を選択することと、
前記検知された第２のデータを前記次のラッチ回路にラッチすることと、
前記次のラッチ回路の出力を、前記データ経路を介して前記論理回路の前記データ入力に伝播させることと、
前記検知された第２のデータを前記次のラッチ回路から前記論理回路にラッチするために、前記第２の読み出しコマンドを受信してから第２の期間後に、前記出力ラッチ信号をアサートすることと、
を含む方法。
【請求項15】
前記Ｎ個のラッチ回路から前記次のラッチ回路を選択することは、ラウンドロビン方式で前記次のラッチ回路を選択することを含む、請求項１４に記載の方法。
【請求項16】
前記方法は、クロック信号を受信することをさらに含み、前記第１の読み出しコマンドは、前記クロック信号と同期しており、前記出力ラッチ信号をアサートすることは、前記第１の読み出しコマンドを受信してから前記クロック信号の一定数のクロックパルス後に前記出力ラッチ信号をアサートすることを含む、請求項１４に記載の方法。
【請求項17】
前記クロック信号の周波数は、５３３ＭＨｚ～８２０ＭＨｚである、請求項１６に記載の方法。
【請求項18】
前記Ｎ個のラッチ回路から前記次のラッチ回路を選択することは、前記出力ラッチ信号の前記アサーションと、前記検知された第２のデータの前記次のラッチ回路への前記ラッチと、の間の最新のイベントに応答して、前記次のラッチ回路を選択することを含む、請求項１４に記載の方法。
【請求項19】
前記第１のラッチ信号をアサートすることは、前記第１の読み出しコマンドを受信してから一定期間後に、前記第１のラッチ信号をアサートすることを含む、請求項１４に記載の方法。
【請求項20】
第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、コントローラと、
読み出し制御回路と、
並列に結合されたＮ個のラッチ回路と、
ラッチ制御回路と、
データ出力、前記Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および、選択入力を有するデータマルチプレクサと、
前記データマルチプレクサの前記データ出力に結合されたデータ入力を有するデータ経路と、
論理回路と、
を備えるメモリ回路であって、
前記コントローラは、読み出しコマンドおよびクロック信号を受信し、前記読み出しコマンドの受信から前記クロック信号の所定数のクロックパルス後に出力ラッチ信号をアサートするように構成され、前記読み出しコマンドに基づいて前記メモリアレイにメモリアドレスを提供するようにさらに構成され、
前記読み出し制御回路は、前記読み出しコマンドに応答して、
第１の読み出し信号をアサートして、前記メモリアレイに、前記メモリアドレスに基づいて読み出しデータを前記第１のデータバスに提供させ、
前記第１の読み出し信号をアサートしてから一定期間後に、第１のラッチ信号をアサートするように構成され、前記一定期間は、前記クロック信号に対して非同期であり、
前記Ｎ個のラッチ回路の各ラッチ回路は、前記第１のデータバスに結合されたデータ入力およびラッチ入力を有し、Ｎは、２以上の正の整数であり、
前記ラッチ制御回路は、前記読み出し制御回路から前記第１のラッチ信号を受信し、前記Ｎ個のラッチ回路の各ラッチ回路の前記ラッチ入力にそれぞれのラッチ信号を提供するように構成され、それぞれの出力ラッチ信号をアサートすることによって、前記第１のラッチ信号のアサーションに応答して、前記Ｎ個のラッチ回路のうちの１つにデータをラッチさせるように構成され、
前記データマルチプレクサは、前記データマルチプレクサの前記選択入力に基づいて、前記データマルチプレクサの前記Ｎ個のデータ入力のうちの１つのデータ入力を選択して、前記データマルチプレクサの前記データ出力に接続するように構成され、
前記論理回路は、データ出力および前記データ経路の前記データ出力に結合されたデータ入力を有し、前記出力ラッチ信号がアサートされるときに前記論理回路の前記データ入力においてデータをラッチするように構成される、
メモリ回路。
【請求項21】
前記ラッチ制御回路は、前記データマルチプレクサの前記選択入力に選択信号を提供し、前記出力ラッチ信号の前記アサーションに基づいて前記選択信号の遷移を制御するように構成される、請求項２０に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２２年２月１８日に出願された米国仮出願第６３／３１１，５９６号の優先権を主張する、２０２２年６月６日に出願された米国特許出願第１７／８３３，５６２号の利益を主張し、これらの出願は、参照により本明細書に組み込まれる。
本出願は、２０２２年２月１８日に出願された米国仮出願第６３／３１１，５９６号の優先権を主張する、２０２２年６月６日に出願された米国特許出願第１７／８３３，５６２号の利益を主張し、これらの出願は、参照により本明細書に組み込まれる。
【0002】
本開示は、一般に、電子システムおよび方法に関し、特定の実施形態では、データ経路回路および方法に関する。
【背景技術】
【0003】
図１は、例示的なメモリ回路１００の概略図を示す。メモリ回路１００は、メモリコントローラ１０２と、読み出し制御回路１０４と、メモリアレイ１０６と、ラッチ制御回路１０８と、ラッチ回路１１０と、データ経路１１２と、論理回路１１４と、を含む。
【0004】
従来のメモリ読み出し動作は、読み出しコマンドによって開始され、同期して実行される。例えば、図２は、バースト読み出し動作中のメモリ回路１００に関連する例示的な波形２００を示す。図１および図２は、一緒に理解され得る。
【0005】
メモリコントローラ１０２が読み出しコマンドを受信すると、メモリアレイ１０６からデータを読み出し、論理回路１１４の出力においてそのようなデータを配信する読み出し動作が開始される。例えば、図２に示すように、第１の読み出しコマンドの受信に応答して、信号ＲＤ＿ＥＮがパルス化され、これにより、信号ＲＤ＿ＣＲは、受信した読み出しコマンドからデコードされたセルアドレスに基づいて、メモリアレイ１０６からのアナログデータ検知プロセスを開始する。アナログデータ検知プロセスが終了した後、信号ＲＤ＿ＬＡＴのアサーションに応答して、検知データがラッチ回路１１０にラッチされる。検知データがラッチ回路１１０にラッチされた後、検知データはデータＤ１１０として利用可能になり、データ経路１１２を通って論理回路１１４に伝播する。データＤ１１０は、信号ＲＤＢ＿ＬＡＴＣＨのアサーションに応答して論理回路１１４に取り込まれ（例えば、ラッチされ）、その後、そのようなラッチされたデータを出力データＤｏｕｔとして外部回路に提供する。
【0006】
データ経路１１２の伝播遅延は無視できない可能性があるため、データＤ１１０は、読み出しコマンドが開始されてから一定数のクロックパルス後に同期して論理回路１１４に取り込まれ（例えば、ラッチされ）、一定数のクロックパルスは、メモリ回路１００が最大定格周波数で動作しているときにデータ経路１１２の伝搬遅延を可能にするのに十分である。図２に示す例では、信号ＲＤＢ＿ＬＡＴＣＨは、関連する読み出しコマンドの受信の開始から１６クロックパルス後にアサートされる。
【発明の概要】
【課題を解決するための手段】
【0007】
一実施形態によれば、メモリ回路は、第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、並列に結合されたＮ個のラッチ回路であって、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されて第１のデータバスからの読み出しデータを記憶するように構成されたデータ入力、およびラッチ入力を有し、Ｎが２以上の正の整数である、Ｎ個のラッチ回路と、データ出力、Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および選択入力を有するデータマルチプレクサであって、データマルチプレクサの選択入力に基づいて、データマルチプレクサのＮ個のデータ入力のうちの１つのデータ入力を選択して、データマルチプレクサのデータ出力に接続するように構成される、データマルチプレクサと、データ入力およびデータ出力を有する論理回路と、データマルチプレクサのデータ出力および論理回路のデータ入力の間に結合されたデータ経路であって、データマルチプレクサのデータ出力から論理回路のデータ入力へのデータの伝播を引き起こすように構成される、データ経路と、を含む。
【0008】
一実施形態によれば、方法は、第１の読み出しコマンドを受信することと、第１の読み出しコマンドに基づいてメモリアレイから第１のデータを検知することと、検知された第１のデータを第１のデータバスに提供することと、第１の読み出しコマンドを受信してからある期間後に第１のラッチ信号をアサートすることと、第１のラッチ信号のアサーションに応答して、検知された第１のデータを第１のデータバスからＮ個のラッチ回路のうちの１つのラッチ回路にラッチすることであって、Ｎ個のラッチ回路が並列に結合されており、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されたデータ入力を有し、Ｎが２以上の正の整数であることと、１つのラッチ回路の出力を、データ経路を介して論理回路のデータ入力に伝播させることと、検知された第１のデータを１つのラッチ回路から論理回路にラッチするために、第１の読み出しコマンドを受信してから第１の期間後に、出力ラッチ信号をアサートすることと、第２の読み出しコマンドを受信することと、第２の読み出しコマンドに基づいてメモリアレイから第２のデータを検知することと、Ｎ個のラッチ回路から次のラッチ回路を選択することと、検知された第２のデータを次のラッチ回路にラッチすることと、次のラッチ回路の出力を、データ経路を介して論理回路のデータ入力に伝播させることと、検知された第２のデータを次のラッチ回路から論理回路にラッチするために、第２の読み出しコマンドを受信してから第２の期間後に、出力ラッチ信号をアサートすることと、を含む。
【0009】
一実施形態によれば、メモリ回路は、第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、読み出しコマンドおよびクロック信号を受信し、読み出しコマンドの受信からクロック信号の所定数のクロックパルス後に出力ラッチ信号にアサートするように構成されたコントローラであって、読み出しコマンドに基づいてメモリアレイにメモリアドレスを提供するようにさらに構成される、コントローラと、読み出しコマンドに応答して、第１の読み出し信号をアサートして、メモリアレイに、メモリアドレスに基づいて読み出しデータを第１のデータバスに提供させ、第１の読み出し信号をアサートしてから一定期間後に、第１のラッチ信号をアサートするように構成された読み出し制御回路であって、その一定期間がクロック信号に対して非同期である、読み出し制御回路と、並列に結合されたＮ個のラッチ回路であって、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されたデータ入力およびラッチ入力を有し、Ｎが２以上の正の整数である、Ｎ個のラッチ回路と、読み出し制御回路から第１のラッチ信号を受信し、Ｎ個のラッチ回路の各ラッチ回路のラッチ入力にそれぞれのラッチ信号を提供するように構成されたラッチ制御回路であって、それぞれの出力ラッチ信号をアサートすることによって、第１のラッチ信号のアサーションに応答して、Ｎ個のラッチ回路のうちの１つにデータをラッチさせるように構成される、ラッチ制御回路と、データ出力、Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および選択入力を有するデータマルチプレクサであって、データマルチプレクサの選択入力に基づいて、データマルチプレクサのＮ個のデータ入力のうちの１つのデータ入力を選択して、データマルチプレクサのデータ出力に接続するように構成される、データマルチプレクサと、データマルチプレクサのデータ出力に結合されたデータ入力を有するデータ経路と、データ出力、およびデータ経路のデータ出力に結合されたデータ入力を有する論理回路であって、出力ラッチ信号がアサートされるときに論理回路のデータ入力においてデータをラッチするように構成される、論理回路と、を含む。
【0010】
本発明およびその利点のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【0011】
【図1】例示的なメモリ回路の概略図を示す。
【図5】本発明の一実施形態による、メモリ回路の概略図である。
【図8】本発明の一実施形態による、メモリ回路の概略図を示す。
【図9】本発明の一実施形態による、ラッチ回路および関連するデータマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ：ＭＵＸ）を制御するための一実施形態の方法のフローチャートを示す。
【発明を実施するための形態】
【0012】
異なる図における対応する数字および記号は、一般的には、特に指示しない限り、対応する部分を指す。図面は、好ましい実施形態の関連する態様を明確に示すために描かれており、必ずしも縮尺通りに描かれていない。
【0013】
開示された実施形態の構成および使用法は、以下で詳細に説明される。しかしながら、本発明は、多種多様な特定の状況で具体化できる多くの適用可能な発明概念を提供することを理解されたい。説明される特定の実施形態は、本発明を構成および使用するための特定の方法の単なる例示であり、本発明の範囲を限定するものではない。
【0014】
以下の説明は、説明によるいくつかの例示的な実施形態の詳細な理解を提供するために、さまざまな特定の詳細を示す。実施形態は、特定の詳細のうちの１つもしくは複数を用いずに、または、他の方法、構成要素、材料などを用いて得ることができる。他の場合には、既知の構造、材料または動作は、実施形態の異なる態様を不明瞭にしないように、詳細に図示または説明されない。本明細書における「実施形態」への言及は、実施形態に関連して説明された特定の構成、構造、または特徴が少なくとも１つの実施形態に含まれることを示す。したがって、本明細書の異なる箇所に現れる場合がある「一実施形態では」などの語句は、必ずしも正確に同じ実施形態を指すとは限らない。さらに、特定の構成、構造、または特徴は、１つもしくは複数の実施形態において任意の適切な方法で組み合わせることができる。
【0015】
本発明の実施形態は、特定の文脈、例えば、フラッシュ・メモリ・デバイス内のマルチチャネル・データ・マルチプレクサ（ＭＵＸ）を使用する広い周波数範囲を有するデータ経路回路、およびフラッシュ・メモリ・デバイス内で読み出し動作を実行するための関連する方法で説明される。本発明の実施形態は、他のタイプの不揮発性メモリデバイスおよび揮発性メモリデバイスなど、他のタイプのメモリデバイスで使用されてもよい。いくつかの実施形態は、内部データアレイなどの内部メモリを含む他のタイプのデバイス（例えば、マイクロコントローラ、プロセッサなど）のデータ経路に使用されてもよい。いくつかの実施形態は、書き込み動作などの他のタイプの動作に使用されてもよい。
【0016】
本発明の一実施形態では、メモリ回路は、メモリ回路の出力端子に向かうデータ経路を介したそのようなデータの伝播の前に、メモリアレイから読み出されたデータを一時的に保持するために使用される複数の並列ラッチ回路を含む。ラッチ回路は、メモリアレイから読み出されたデータによってラウンドロビン方式で更新される。ＭＵＸは、どのラッチ回路がラウンドロビン方式でデータ経路に出力を提供するかを選択する。データを一時的に保持するために並列ラッチ回路を使用することによって、いくつかの実施形態は、メモリアレイの出力とメモリ回路の出力端子との間の遅延に影響を与えることなく、より低い最小動作周波数を有利に実現し、それによって、メモリアレイの最大動作周波数に影響を与えることなく、より広い動作周波数範囲を有利に実現する。
【0017】
図３は、追加のラベルを有する例示的な波形２００を示す。図３に示すように、バースト読み出し動作中、読み出しコマンドは、周期的に（例えば、８クロックパルスごとに）受信される。信号ＲＤ＿ＣＲがアサートされてから信号ＲＤ＿ＬＡＴがアサートされるまでの期間ＴＲＤは、メモリアレイ１０６からデータを検知し、または読み出して、対応するデータＤ１０６を生成するように関連付けられるセンス増幅器（図示せず）のセンス時間に基づいている。例えば、ラッチ制御１０８は、信号ＲＤ＿ＣＲのアサーションから一定期間ＴＲＤ後に信号ＲＤ＿ＬＡＴをアサートすることができ、一定期間ＴＲＤは、アナログデータ検知プロセスが、受信した読み出しコマンドに基づいてメモリアレイ１０６からデータＤ１０６を生成することを可能にするのに十分な長さである。
【0018】
バースト読み出し動作中に、読み出しコマンドを順次受信すると仮定すると、ラッチ回路１１０の内容は、信号ＲＤ＿ＬＡＴの周期的なアサーションに応答して周期的に更新される。したがって、図３に示すように、メモリコントローラ１０２は、関連する読み出しコマンドの受信の開始から一定数のクロックパルス（例えば、１６）後に、信号ＲＤＢ＿ＬＡＴＣＨをアサートし、この一定数のパルスは、対応する読み出しコマンドに関連するデータＤ１１０が、依然として有効である期間中に発生するように設計される。例えば、図３に示されるように、信号ＲＤＢ＿ＬＡＴＣＨは、（第２の読み出しコマンドの受信に応答して信号ＲＤ＿ＬＡＴがアサートされる前に生じる）クロックパルス１７の間に最初にアサートされ、これにより、（クロックパルス１と４との間に受信された）第１の読み出しコマンドに関連するデータＤ１１０が正しく取り込まれる。
【0019】
図３に示すように、バースト読み出し動作中、出力データＤｏｕｔは、第１のＲＤコマンドに関連付けられたデータである第１のＤ１１０、第２のＲＤコマンドに関連付けられたデータである第２のＤ１１０などを正しく生成する。
【0020】
メモリ回路１００のクロック信号ＣＬＫの周波数を低下させると、出力データＤｏｕｔが破損する可能性がある。例えば、図４は、波形２００よりも低いクロック周波数における例示的な波形４００を示す。
【0021】
図４に示すように、クロック信号ＣＬＫは、波形２００よりも波形４００において低い周波数を有し、期間ＴＲＤは固定されているので、波形４００における信号ＲＤ＿ＬＡＴの最初のアサーションは、波形２００においてクロックパルス１０の周りで非同期的に発生するのとは対照的に、クロックパルス６と７との間で非同期的に発生する。信号ＲＤ＿ＬＡＴがアサートされるたびに同じ挙動が生じる。
【0022】
信号ＲＤＢ＿ＬＡＴＣＨのアサーションは、固定クロックパルス間隔（波形２００および４００の例では、クロックパルス１７）で発生するため、データ（第１のＤ１１０）を取り込もうとする信号ＲＤＢ＿ＬＡＴＣＨの最初のアサーションは、データ（第１のＤ１１０）がもはや利用できなくなり、誤ったデータ（第２のＲＤコマンドに関連付けられた第２のＤ１１０）が論理回路１１４にラッチされたときに発生する。その結果、出力データＤｏｕｔは、第１のＲＤコマンドに関連付けられたデータ（第１のＤ１１０）を含まないため、破壊される。
【0023】
【0024】
本発明の一実施形態では、メモリ回路は、複数の並列ラッチ回路を使用して、メモリアレイから読み出されたデータを、データ経路を介して伝播する前に一時的に保持することによって、広い動作周波数を実現する。ラッチ回路は、メモリアレイから読み出されたデータによってラウンドロビン方式で更新される。ＭＵＸは、どのラッチ回路がラウンドロビン方式でデータ経路に出力を提供するかを選択する。ＭＵＸは、信号ＲＤＢ＿ＬＡＴＣＨがアサートされるとき、またはその後に、次のラッチ回路からデータを出力するように更新され、これにより、有利には、出力ＤＯＵＴにおけるデータが、データが読み出されたのと同じ順序で配信される。
【0025】
図５は、本発明の一実施形態による、メモリ回路５００の概略図を示す。メモリ回路５００は、メモリコントローラ５０２と、読み出し制御回路５０４と、メモリアレイ５０６と、ラッチ制御回路５０８と、ラッチ回路５１０と、ＭＵＸ５１１と、データ経路５１２と、論理回路５１４と、を含む。
【0026】
いくつかの実施形態では、メモリ回路５００は、例えば、ＮＡＮＤフラッシュメモリ回路またはＮＯＲフラッシュメモリ回路などのフラッシュメモリ回路である。いくつかの実施形態では、メモリ回路５００は、他の不揮発性メモリ技術を用いて実装されてもよい。いくつかの実施形態では、メモリ回路５００は揮発性メモリ回路であってもよい。
【0027】
いくつかの実施形態では、メモリ回路５００は、単一のダイまたは複数のダイを含むことができる単一のＩＣ内に実装される。いくつかの実施形態では、メモリ回路５００は、複数のＩＣを使用して実装されてもよい。
【0028】
いくつかの実施形態では、メモリ回路５００は、広い周波数範囲で動作するように設計される。例えば、いくつかの実施形態では、クロック信号ＣＬＫの動作周波数は、５３３ＭＨｚ～８００ＭＨｚの範囲であり得る。８００ＭＨｚよりも高い（例えば、８２０ＭＨｚ、９００ＭＨｚ、２ＧＨｚ以上）、または８００ＭＨｚよりも低い（例えば、６００ＭＨｚ、５０ＭＨｚ以下）の最大動作周波数、および５３３ＭＨｚよりも高い（例えば、６００ＭＨｚ、１ＧＨｚ以上）、または５３３ＭＨｚよりも低い（例えば、２００ＭＨｚ、１０ＭＨｚ以下）の最小動作周波数などの、他の周波数範囲も使用することができる。
【0029】
いくつかの実施形態では、メモリ回路５００は、異なる周波数範囲の複数のモードを含む。例えば、第１のモードでは、クロック信号ＣＬＫは、０ＭＨｚ～２６６ＭＨｚの範囲であってもよく、第２のモードでは、クロック信号ＣＬＫは、２６６ＭＨｚ～５３３ＭＨｚの範囲であってもよく、第３のモードでは、クロック信号ＣＬＫは、５３３ＭＨｚ～８００ＭＨｚの範囲であってもよく、第４のモードでは、クロック信号ＣＬＫは、５３３ＭＨｚ～８２０ＭＨｚの範囲であってもよい。別の例として、いくつかの実施形態では、第１のモードでは、クロック信号ＣＬＫは、８００ＭＨｚ～１０６６ＭＨｚの範囲であってもよく、第２のモードでは、クロック信号ＣＬＫは、１０６６ＭＨｚ～１３３３ＭＨｚの範囲であってもよく、第３のモードでは、クロック信号ＣＬＫは、１３３３ＭＨｚ～１６００ＭＨｚの範囲であってもよい。他の実装も可能である。
【0030】
いくつかの実施形態では、メモリコントローラ５０２は、例えば外部回路から受信したコマンドに基づいて、メモリアレイ５０６に対してメモリ動作（例えば、読み出し、書き込み）を実行させるように構成される。例えば、いくつかの実施形態では、メモリコントローラ５０２は、（例えば、外部コントローラから）読み出しコマンドを受信し、それに応答して、メモリアレイ５０６から要求されたデータを読み出し、要求されたデータを出力Ｄｏｕｔとして（例えば、外部コントローラに）提供する。
【0031】
いくつかの実施形態では、メモリコントローラ５０２は、互換性があり、シリアル周辺機器インタフェース（ｓｅｒｉａｌ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ：ＳＰＩ）および低電力ダブルデータレート４（ｌｏｗ ｐｏｗｅｒ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ４：ＬＰＤＤＲ４）などの既知の通信プロトコルに従って動作する。いくつかの実施形態では、メモリコントローラ５０２は、既知の通信プロトコルに準拠していない、および／または互換性がない。
【0032】
いくつかの実施形態では、メモリコントローラ５０２は、受信した読み出しコマンドに基づいて、デコードされたメモリセルアドレスを生成するように構成されたアドレス制御回路（図示せず）を含む。
【0033】
いくつかの実施形態では、メモリコントローラ５０２は、メモリに結合され、メモリからの命令を実行するように構成された汎用もしくはカスタムのコントローラまたはプロセッサとして実装されてもよい。いくつかの実施形態では、メモリコントローラ５０２は、有限状態機械（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ：ＦＳＭ）を含むことができる。他の実装も可能である。
【0034】
いくつかの実施形態では、メモリアレイ５０６は、データを記憶するように構成される。いくつかの実施形態では、メモリアレイ５０６は、例えばＮＯＲフラッシュまたはＮＡＮＤフラッシュなどのフラッシュメモリを用いて実装されてもよい。例えば、揮発性メモリを使用したり、非フラッシュメモリを使用したりする他の実装も可能である。
【0035】
いくつかの実施形態では、メモリアレイ５０６に関連するセンス増幅器またはセンス回路（図示せず）は、メモリアレイ５０６のメモリセルの状態を検知し、そのような状態をデータとしてデータバスＤ５０６に提供するために使用される。一実施形態では、センス回路はメモリアレイ５０６の一部であってもよい。いくつかの実施形態では、その出力がデータバスＤ５０６である複数のラッチ（図示せず）は、検知データを一時的に記憶するために、センス増幅器の出力において使用することができ、これにより、有利には、センス増幅器を多重化してデータを検知することが可能になり得る。いくつかの実施形態では、データバスＤ５０６は、数十本または数百本の線、例えば１００本を超えるデータ線、例えば３００本のデータ線を含む並列バスである。
【0036】
いくつかの実施形態では、読み出し制御回路５０４は、メモリアレイ５０６からデータを読み出すための読み出し動作をトリガするように構成される。例えば、いくつかの実施形態では、読み出し制御回路５０４は、（例えば、信号ＲＤ＿ＥＮのアサートまたはパルス化に応答して）信号ＲＤ＿ＣＲをアサートする。信号ＲＤ＿ＣＲがアサートされると、メモリアレイは、メモリコントローラ５０２から受信されたデコードされたメモリセルアドレスに対応するメモリセルを読み出すために、（例えば、センス増幅器を使用して、既知の方法で）読み出し動作を開始する。（例えば、予め決定された一定の）期間（例えば、ＴＲＤ）の後、読み出し制御回路５０４は、信号ＲＤ＿ＬＡＴをアサートして、ラッチ制御回路５０８を使用して検知データＤ５０６をラッチ５１０のうちの１つにラッチさせる。
【0037】
いくつかの実施形態では、読み出し制御回路５０４はデジタル回路を含み、ＦＳＭを使用して実装されてもよい。他の実装も可能である。いくつかの実施形態では、読み出し制御回路５０４は、メモリコントローラ５０２の一部として実装される。
【0038】
いくつかの実施形態では、ラッチ５１０は、信号ＲＤ＿ＬＡＴのアサーションに応答して、データバスＤ５０６からのデータを記憶するように構成される。図５に示すように、いくつかの実施形態では、ラッチ５１０は、２つのラッチ５１０１および５１０２を含む。以下でより詳細に説明するように、いくつかの実施形態では、ラッチ５１０は、３個以上のラッチ、例えばｎ個のラッチを含むことができ、ｎは３、５、１０、またはそれ以上などの２より大きい整数である。
【0039】
いくつかの実施形態では、ラッチ制御回路５０８は、信号ＬＡＴ１およびＬＡＴ２を使用することによって、信号ＲＤ＿ＬＡＴのアサーションに応答して、ラッチ５１０のうちのどちら（例えば、５１０１または５１０２）がデータバスＤ５０６からデータを取り込むかを選択するように構成される。いくつかの実施形態では、ラッチ制御回路５０８はまた、信号ＳＥＬを使用して、ラッチ５１０のうちのどちらがデータバスＤ５１１に伝播されるかを選択する。
【0040】
いくつかの実施形態では、ラッチ制御回路５０８は、組合せ論理などのデジタル回路を使用して実装される。
【0041】
いくつかの実施形態では、ＭＵＸ５１１は、信号ＳＥＬに基づいてどのデータがデータ経路５１２に転送されるかを選択するように構成される。ＭＵＸ５１１は、当技術分野で知られている任意の方法で実装されてもよい。
【0042】
いくつかの実施形態では、データ経路５１２は、ＭＵＸ５１１の出力（メモリアレイ５０６の近くに物理的に配置され得る）から、論理回路５１４（メモリ回路５００のＩ／Ｏピンなどの出力の近くに物理的に配置され得る）にデータをルーティングするためのバッファ回路などの回路を含む。データ経路５１２は、当技術分野で知られている任意の方法で実装されてもよい。
【0043】
いくつかの実施形態では、メモリ回路５００は、例えば、それぞれのメモリバンクに実装された複数のメモリアレイ５０６を含み、バンク選択は、（例えば、読み出しコマンドの）バンク・アドレス・バスを用いて制御することができる。いくつかのそのような実施形態では、データ経路５１２は、（例えば、それぞれのＭＵＸ５１１を介して）複数のメモリバンクからデータを受信することができる。
【0044】
いくつかの実施形態では、論理回路５１４は、信号ＲＤＢ＿ＬＡＴＣＨのアサーションに応答してデータバスＤ５１１からデータを取り込み、そのような取り込んだデータを出力Ｄｏｕｔとして提供するように構成される。いくつかの実施形態では、論理回路５１４は、組合せ論理などのデジタル回路を使用して実装される。
【0045】
図６および図７は、本発明の一実施形態による、バースト読み出し動作中のメモリ回路５００に関連する波形６００および７００をそれぞれ示す。波形６００は、波形２００と同じクロック周波数を有する。波形７００は、波形４００と同じクロック周波数を有する。図５～図７は、一緒に理解され得る
【0046】
メモリコントローラ５０２が読み出しコマンドを受信すると、メモリコントローラ５０２は、（受信した読み出しコマンドに基づいて）デコードされたセルアドレスをメモリアレイ５０６に提供し、信号ＲＤ＿ＥＮをアサートすることによって、メモリアレイ５０６から読み出されたデータをトリガする。読み出し制御回路５０４は、信号ＲＤ＿ＥＮのパルス化に応答して信号ＲＤ＿ＣＲをアサートし、期間ＴＲＤの後に信号ＲＤ＿ＬＡＴをアサートするように設計された内部タイマ（図示せず）を開始する。
【0047】
信号ＲＤ＿ＣＲのアサーションに応答して、データは、センス増幅器（図示せず）を使用して、メモリコントローラ５０２によって提供されるデコードされたセルアドレスに基づくアドレスにおいて、メモリアレイ５０６のメモリセルから従来の方法で読み出される。読み出しデータは、（センス増幅器によって実行される）データ検知処理が終了すると、データバスＤ５０６に供給される。
【0048】
読み出し制御回路５０４は、信号ＲＤ＿ＣＲのアサーションから期間ＴＲＤ後に発生する内部タイマの満了時に、信号ＲＤ＿ＬＡＴをアサートする。いくつかの実施形態では、期間ＴＲＤは、データ検知プロセスが終了することを可能にするのに十分な期間である。図６および図７に示すように、いくつかの実施形態では、期間ＴＲＤは、クロック信号ＣＬＫには依存していない。例えば、クロック信号ＣＬＫの第１の（より速い）クロック周波数において、信号ＲＤ＿ＬＡＴのアサーションは、図６に示されるように、信号ＲＤ＿ＣＲのアサーションから約７クロックパルス後に発生する。クロック信号ＣＬＫの第２の（より遅い）クロック周波数では、信号ＲＤ＿ＬＡＴのアサーションは、信号ＲＤ＿ＣＲのアサーションから約３クロックパルス後に発生する。
【0049】
内部タイマの満了時に信号ＲＤ＿ＬＡＴが読み出し制御回路５０４によってアサートされるのに応答して、ラッチ制御回路５０８は、信号ＬＡＴ１またはＬＡＴ２のうちの一方をアサートして、データバスＤ５０６におけるデータをラッチ５１０１または５１０２のうちの一方にラッチさせる。例えば、図６および図７に示すように、信号ＲＤ＿ＬＡＴのアサーションに応答して、ラッチ制御回路５０８は、信号ＬＡＴ１をアサートして、奇数の読み出しコマンド（第１のＲＤコマンド、第３のＲＤコマンド等）に対応するデータＤ５０６のラッチ５１０１にラッチさせ、信号ＬＡＴ２をアサートして、偶数の読み出しコマンド（第２のＲＤコマンド、第４のＲＤコマンド等）に対応するデータＤ５０６のラッチ５１０２にラッチさせる。
【0050】
図６および図７に示すように、ラッチ制御回路５０８はまた、例えば信号ＲＤＢ＿ＬＡＴＣＨのアサーション時またはアサーション後に、信号ＳＥＬを（例えば、ラウンドロビン方式で）遷移させて、ラッチ５１０からデータバスＤ５１１への読み出しデータの伝播を（例えば、データバスＤ５０６からデータがラッチされるのと同じ順序で）引き起こす。
【0051】
信号ＲＤ＿ＥＮのアサーションから一定数のクロックパルスの後（例えば、図６および図７に示すように、信号ＲＤ＿ＥＮがアサートされてから１３クロックパルス後に）、メモリコントローラ５０２は、信号ＲＤＢ＿ＬＡＴＣＨをアサートして、論理回路５１４にデータバスＤ５１１からのデータをラッチさせる。いくつかの実施形態では、信号ＲＤ＿ＥＮのアサートから信号ＲＤＢ＿ＬＡＴＣＨのアサーションまでの一定数のクロックパルス（例えば、図６および図７の実施形態では１３）は、データがメモリアレイ５０６の出力からデータ経路５１２を通って論理回路５１４に伝搬するのに十分な時間を可能にするように設計される。
【0052】
図５～図７に示すように、いくつかの実施形態は、有利には、出力データＤｏｕｔの破損を回避しながら、低い動作周波数で動作することが可能である。例えば、図６および図７の例では、第１の読み出しコマンド（第１のＲＤ）の受信に応答して、第１のデータ（第１のＤ５０６）がメモリアレイ５０６から検知され、データバスＤ５０６に提供される。ラッチ信号ＲＤ＿ＬＡＴがアサートされると、ラッチ信号ＬＡＴ１がアサートされ、第１のデータ（第１のＤ５０６）がラッチ５１０１にラッチされる。信号ＳＥＬがローであるとき、ラッチ５１０１の出力は、ＭＵＸ５１１およびデータ経路５１２を通って流れる。出力ラッチ信号ＲＤＢ＿ＬＡＴＣＨがアサートされると、ラッチ５１０１から第１のデータ（第１のＤ５０６）が論理回路５１４にラッチされる。第２の読み出しコマンド（第２のＲＤ）の受信に応答して、第２のデータ（第２のＤ５０６）がメモリアレイ５０６から検知され、データバスＤ５０６に提供される。その後、ラッチ信号ＲＤ＿ＬＡＴがアサートされると、ラッチ信号ＬＡＴ２がアサートされ、これにより、第２のデータ（第２のＤ５０６）がラッチ５１０２にラッチされる。信号ＳＥＬがハイであるとき、ラッチ５１０２の出力は、ＭＵＸ５１１およびデータ経路５１２を通って流れる。出力ラッチ信号ＲＤＢ＿ＬＡＴＣＨが続いてアサートされると、ラッチ５１０２からの第２のデータ（第２のＤ５０６）が論理回路５１４にラッチされる。
【0053】
図６および図７に示すように、メモリアレイ（例えば、５０６）からのデータと非同期に選択的にラッチされる複数の並列ラッチ（例えば、５１０）を使用することによって、いくつかの実施形態は、最大動作周波数に影響を与えることなく、より低い最小動作周波数を有利に実現し、それによって、従来のＦＩＦＯバッファに実装されるような複数のシリアルラッチに依存する解決策と比較して、より広い動作周波数範囲を示す。
【0054】
図５に示すようないくつかの実施形態では、２つの並列ラッチ（５１０１および５１０２）が使用され、第２のラッチの追加により、メモリ回路５００の最小動作周波数が半分になる（したがって、メモリ回路５００の動作周波数範囲が倍増する）。いくつかの実施形態では、最小動作周波数をさらに下げるために、３つ以上の並列ラッチを使用することができる。例えば、図８は、本発明の一実施形態による、メモリ回路８００の概略図を示す。
【0055】
図８に示すように、メモリ回路８００は、Ｎ個のラッチ５１０を含み、Ｎは、２以上の正の整数である。メモリ回路５００は、Ｎが２に等しいメモリ回路８００の可能な実施態様である。
【0056】
いくつかの実施形態では、Ｎが２に等しい場合、メモリ回路８００は、メモリ回路５００として動作し、ＭＵＸ８１１はＭＵＸ５１１として動作し、ラッチ制御回路８０８は、ラッチ制御回路５０８として動作する。
【0057】
より一般的には、（Ｎが２以上である場合、）ラッチ制御回路８０８は、データバスＤ５０６におけるデータをラッチ５１０１から５１０Ｎのうちの１つにラッチさせるために、信号ＬＡＴ１～ＬＡＴＮのうちの１つをアサートするように構成される。例えば、いくつかの実施形態では、信号ＲＤ＿ＬＡＴのアサーションに応答して、ラッチ制御回路８０８は、信号ＬＡＴ１～ＬＡＴＮ（例えば、ラウンドロビン方式で選択される）のうちの１つをアサートして、データＤ５０６を対応するラッチ５１０１にラッチさせる。
【0058】
ラッチ制御回路８０８はまた、例えば、信号ＲＤＢ＿ＬＡＴＣＨのアサーション時またはアサーション後に、信号ＳＥＬを（例えば、ラウンドロビン方式で）遷移させて、ラッチ５１０からデータバスＤ８１１への読み出しデータの伝播を（例えば、データバスＤ５０６からデータがラッチされるのと同じ順序で）引き起こす。例えば、いくつかの実施形態では、ラッチ制御回路８０８は、信号ＲＤＢ＿ＬＡＴＣＨのアサーションと信号ＬＡＴｉのアサーションとの間の最新のイベントに従って、信号ＳＥＬを遷移させて次のラッチ５１０ｉを選択し、ｉは１からＮの間の数である（ｉ＝１はラッチ５１０１に対応し、ｉ＝２はラッチ５１０２に対応し、ｉ＝Ｎはラッチ５１０Ｎに対応する）。いくつかの実施形態では、ｉは、ラウンドロビン方式で順次増加してもよい。
【0059】
例えば、信号ＳＥＬが０に等しい（ラッチ回路５１０１の出力を選択する）とき、選択されるべき次のラッチ回路は５１０２であり、ｉは２に等しい。したがって、いくつかの実施形態では、信号ＳＥＬの０から１への遷移は、図６および図７に示すように、ＲＤＢ＿ＬＡＴＣＨのアサーションと信号ＬＡＴ２のアサーションとの間の最新のイベントに従って発生する。信号ＳＥＬがＮ－１に等しい（ラッチ回路５１０Ｎの出力を選択する）とき、選択されるべき次のラッチ回路は５１０１であり、ｉは１に等しい。したがって、いくつかの実施形態では、信号ＳＥＬのＮ－１から０への遷移は、ＲＤＢ＿ＬＡＴＣＨのアサーションと信号ＬＡＴ１のアサーションとの間の最新のイベントに従って発生する。
【0060】
例えば、いくつかの実施形態では、信号ＳＥＬは、以下に従って更新され得る。
ＳＥＬ＝０の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ１との間の最新のアサーションで、ＳＥＬが１に遷移する。
ＳＥＬ＝１の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ２との間の最新のアサーションで、ＳＥＬは２に遷移する。
ＳＥＬ＝Ｎ－１の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴＮとの間の最新のアサーションで、ＳＥＬが０に遷移する。
ＳＥＬ＝０の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ１との間の最新のアサーションで、ＳＥＬが１に遷移する。
ＳＥＬ＝１の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ２との間の最新のアサーションで、ＳＥＬは２に遷移する。
ＳＥＬ＝Ｎ－１の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴＮとの間の最新のアサーションで、ＳＥＬが０に遷移する。
【0061】
したがって、Ｎ＝２の場合、いくつかの実施形態では、信号ＳＥＬは、以下に従って更新され得る。
ＳＥＬ＝０の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ１との間の最新のアサーションで、ＳＥＬが１に遷移する。
ＳＥＬ＝１の場合、ＳＥＬは、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ２との間の最新のアサートで０に遷移し、信号ＬＡＴ１およびＬＡＴ２は、信号ＲＤ＿ＬＡＴのアサーションに応答して、交互にアサートされる。
ＳＥＬ＝０の場合、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ１との間の最新のアサーションで、ＳＥＬが１に遷移する。
ＳＥＬ＝１の場合、ＳＥＬは、ＲＤＢ＿ＬＡＴＣＨとＬＡＴ２との間の最新のアサートで０に遷移し、信号ＬＡＴ１およびＬＡＴ２は、信号ＲＤ＿ＬＡＴのアサーションに応答して、交互にアサートされる。
【0062】
図９は、本発明の一実施形態による、ラッチ回路５１０およびＭＵＸ８１１を制御するための実施形態の方法９００のフローチャートを示す。方法９００は、ステップ９０１および９１１を含む。ステップ９０１は、信号ＲＤ＿ＬＡＴのアサーションに応答して、どの信号ＬＡＴｊをアサートするかを決定するために実行され、ステップ９０２、９０４、９０６および９０８を含む。ステップ９１１は、信号ＳＥＬをいつ更新するかを決定するために実行され、ステップ９１２、９１４、９１６、９１８および９２０を含む。方法９００は、ラッチ制御回路８０８によって実施することができる。
【0063】
ステップ９０２、９０４および９０６によって示されるように、ｊはラウンドロビン方式で更新され、信号ＬＡＴｊは、ステップ９０８の間に、例えば、信号ＲＤ＿ＣＲのアサーションからＴＲＤ期間後に（ラウンドロビン方式で）アサートされる。
【0064】
ステップ９１２、９１４および９１６によって示されるように、ｉはラウンドロビン方式で更新され、ステップ９１８の間に決定されるように、信号ＬＡＴｉおよびＲＤＢ＿ＬＡＴＣＨが、現在のラウンド・ロビン・サイクルにおいて両方ともアサートされているとき、信号ＳＥＬは、ステップ９２０の間に（ラウンドロビン方式で）更新される。
【0065】
信号ＬＡＴｉのアサーションとＲＤＢ＿ＬＡＴＣＨとの間の最新のイベントにおいて信号ＳＥＬを更新することにより、いくつかの実施形態は、信号ＬＡＴｉが遷移する前に、信号ＳＥＬを遷移することから生じ得る電力消費およびノイズを有利に低減する。しかしながら、いくつかの実施形態では、ステップ９１８は、（例えば、信号ＬＡＴｉの状態に関係なく、）信号ＲＤＢ＿ＬＡＴＣＨがアサートされるときに、「はい」を出力するように修正されてもよく、これにより、有利には、より単純な実装形態がもたらされ得る。
【0066】
いくつかの実施形態では、マルチチャネル・データＭＵＸ（例えば、５１１、８１１）を使用することは、有利には、広い動的周波数範囲を有するメモリシステムで非同期データ経路の使用を可能にし、マルチチャネル・データＭＵＸのチャネルの数は限定されず、メモリシステム要件を決定することができる。いくつかの実施形態のさらなる利点は、設計の複雑性が低く、シリコン面積が小さい低電力設計によって、広い動作周波数範囲を実現することを含む。いくつかの実施形態では、メモリ回路（例えば、５００、８００）の設計は、異なる製造技術間で容易に移行することができる。
【0067】
本発明の例示的な実施形態をここに要約する。他の実施形態も、本明細書の全体および本明細書において申請された特許請求の範囲から理解することができる。
【0068】
実施例１第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、並列に結合されたＮ個のラッチ回路であって、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されて第１のデータバスからの読み出しデータを記憶するように構成されたデータ入力、およびラッチ入力を有し、Ｎが２以上の正の整数である、Ｎ個のラッチ回路と、データ出力、Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および選択入力を有するデータマルチプレクサであって、データマルチプレクサの選択入力に基づいて、データマルチプレクサのＮ個のデータ入力のうちの１つのデータ入力を選択して、データマルチプレクサのデータ出力に接続するように構成される、データマルチプレクサと、データ入力およびデータ出力を有する論理回路と、データマルチプレクサのデータ出力および論理回路のデータ入力の間に結合されたデータ経路であって、データマルチプレクサのデータ出力から論理回路のデータ入力へのデータの伝播を引き起こすように構成される、データ経路と、を含む、メモリ回路。
【0069】
実施例２読み出しコマンドに応答して、第１の読み出し信号をアサートして、メモリアレイに、読み出しデータを第１のデータバスに提供させ、第１の読み出し信号をアサートした後に、第１のラッチ信号をアサートするように構成された読み出し制御回路と、データマルチプレクサの選択入力に選択信号を提供し、読み出し制御回路から第１のラッチ信号を受信し、Ｎ個のラッチ回路の各ラッチ回路のラッチ入力にそれぞれのラッチ信号を提供するように構成されたラッチ制御回路であって、第１のラッチ信号のアサーションに応答して、ラッチ信号のうちの１つをアサートするように構成される、ラッチ制御回路と、をさらに含む、実施例１に記載のメモリ回路。
【0070】
実施例３読み出しコマンドを受信し、読み出しコマンドの受信からある期間後に出力ラッチ信号をアサートするように構成されたコントローラをさらに含み、論理回路は、出力ラッチ信号がアサートされたときに、論理回路のデータ入力においてデータをラッチするように構成される、実施例１または２のいずれか１つに記載のメモリ回路。
【0071】
実施例４コントローラが、読み出しコマンドの受信に応答して、読み出しイネーブル信号をアサートするように構成され、読み出し制御回路が、読み出しイネーブル信号のアサーションに応答して、第１の読み出し信号をアサートするように構成される、実施例１から３のいずれか１つに記載のメモリ回路。
【0072】
実施例５コントローラが、クロック信号を受信するように構成され、読み出しコマンドが、クロック信号と同期され、コントローラが、読み出しコマンドの受信からクロック信号の一定数のクロックパルス後に出力ラッチ信号をアサートするように構成される、実施例１から４のいずれか１つに記載のメモリ回路。
【0073】
実施例６ラッチ制御回路が、出力ラッチ信号に基づいて選択信号を制御するように構成される、実施例１から５のいずれか１つに記載のメモリ回路。
【0074】
実施例７ラッチ制御回路が、出力ラッチ信号がアサートされるときに、ラウンドロビン方式で選択信号の遷移を引き起こすように構成される、実施例１から６のいずれか一項に記載のメモリ回路。
【0075】
実施例８ラッチ制御回路が、出力ラッチ信号のアサーションと、次のラッチ回路に提供されるラッチ信号のアサーションと、の間の最新のイベントで、選択信号を、Ｎ個のラッチ回路のうちの次のラッチ回路を選択する次の値に遷移させるように構成される、実施例１から７のいずれか１つに記載のメモリ回路。
【0076】
実施例９Ｎ個のラッチ回路が第１および第２のラッチ回路を含むように、Ｎが２に等しく、ラッチ制御回路が、第１のラッチ信号のアサーションに応答して、第１のラッチ回路に提供される第１のラッチ信号のアサーションと、第２のラッチ回路に提供される第２のラッチ信号のアサーションと、を交互に行うように構成される、実施例１から８のいずれか１つに記載のメモリ回路。
【0077】
実施例１０読み出し制御回路が、第１の読み出し信号をアサートから一定期間後に、第１のラッチ信号をアサートするように構成される、実施例１から９のいずれか１つに記載のメモリ回路。
【0078】
実施例１１Ｎ個のラッチ回路が第１、第２、第３および第４のラッチ回路を備えるように、Ｎが４に等しく、ラッチ制御回路が、第１のラッチ信号のアサーションに応答して、ラウンドロビン方式で、第１、第２、第３および第４のラッチ回路にそれぞれ提供される第１、第２、第３および第４のラッチ信号をアサートするように構成される、実施例１から８または１０のいずれか１つに記載のメモリ回路。
【0079】
実施例１２メモリアレイがフラッシュメモリを備える、実施例１から１１のいずれか１つに記載のメモリ回路。
【0080】
実施例１３第１のデータバスが１００本を超えるデータ線を含む、実施例１から１２のいずれか１つに記載のメモリ回路。
【0081】
実施例１４第１の読み出しコマンドを受信することと、第１の読み出しコマンドに基づいてメモリアレイから第１のデータを検知することと、検知された第１のデータを第１のデータバスに提供することと、第１の読み出しコマンドを受信してからある期間後に第１のラッチ信号をアサートすることと、第１のラッチ信号のアサーションに応答して、検知された第１のデータを第１のデータバスからＮ個のラッチ回路のうちの１つのラッチ回路にラッチすることであって、Ｎ個のラッチ回路が並列に結合されており、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されたデータ入力を有し、Ｎが２以上の正の整数であることと、１つのラッチ回路の出力を、データ経路を介して論理回路のデータ入力に伝播させることと、検知された第１のデータを１つのラッチ回路から論理回路にラッチするために、第１の読み出しコマンドを受信してから第１の期間後に、出力ラッチ信号をアサートすることと、第２の読み出しコマンドを受信することと、第２の読み出しコマンドに基づいてメモリアレイから第２のデータを検知することと、Ｎ個のラッチ回路から次のラッチ回路を選択することと、検知された第２のデータを次のラッチ回路にラッチすることと、次のラッチ回路の出力を、データ経路を介して論理回路のデータ入力に伝播させることと、検知された第２のデータを次のラッチ回路から論理回路にラッチするために、第２の読み出しコマンドを受信してから第２の期間後に、出力ラッチ信号をアサートすることと、を含む、方法。
【0082】
実施例１５Ｎ個のラッチ回路から次のラッチ回路を選択することは、ラウンドロビン方式で次のラッチ回路を選択することを含む、実施例１４に記載の方法。
【0083】
実施例１６クロック信号を受信することをさらに含み、第１の読み出しコマンドがクロック信号と同期しており、出力ラッチ信号をアサートすることは、第１の読み出しコマンドを受信してからクロック信号の一定数のクロックパルス後に出力ラッチ信号をアサートすることを含む、実施例１４または１５のいずれか１つに記載の方法。
【0084】
実施例１７クロック信号の周波数が５３３ＭＨｚ～８２０ＭＨｚである、実施例１４から１６のいずれか１つに記載の方法。
【0085】
実施例１８Ｎ個のラッチ回路から次のラッチ回路を選択することは、出力ラッチ信号のアサーションと、検知された第２のデータの次のラッチ回路へのラッチと、の間の最新のイベントに応答して、次のラッチ回路を選択することを含む、実施例１４から１７のいずれか１つに記載の方法。
【0086】
実施例１９第１のラッチ信号をアサートすることは、第１の読み出しコマンドを受信してから一定期間後に、第１のラッチ信号をアサートすることを含む、実施例１４から１８のいずれか１つに記載の方法。
【0087】
実施例２０第１のデータバスに読み出しデータを提供するように構成されたメモリアレイと、読み出しコマンドおよびクロック信号を受信し、読み出しコマンドの受信からクロック信号の所定数のクロックパルス後に出力ラッチ信号をアサートするように構成されたコントローラであって、読み出しコマンドに基づいてメモリアレイにメモリアドレスを提供するようにさらに構成される、コントローラと、読み出しコマンドに応答して、第１の読み出し信号をアサートして、メモリアレイに、メモリアドレスに基づいて読み出しデータを第１のデータバスに提供させ、第１の読み出し信号をアサートしてから一定期間後に、第１のラッチ信号をアサートするように構成された読み出し制御回路であって、その一定期間が、クロック信号に対して非同期である、読み出し制御回路と、並列に結合されたＮ個のラッチ回路であって、Ｎ個のラッチ回路の各ラッチ回路が、第１のデータバスに結合されたデータ入力、およびラッチ入力を有し、Ｎが２以上の正の整数である、Ｎ個のラッチ回路と、読み出し制御回路から第１のラッチ信号を受信し、Ｎ個のラッチ回路の各ラッチ回路のラッチ入力にそれぞれのラッチ信号を提供するように構成されたラッチ制御回路であって、それぞれの出力ラッチ信号をアサートすることによって、第１のラッチ信号のアサーションに応答して、Ｎ個のラッチ回路のうちの１つにデータをラッチさせるように構成される、ラッチ制御回路と、データ出力、Ｎ個のラッチ回路のデータ出力にそれぞれ結合されたＮ個のデータ入力、および選択入力を有するデータマルチプレクサであって、データマルチプレクサの選択入力に基づいて、データマルチプレクサのＮ個のデータ入力のうちの１つのデータ入力を選択して、データマルチプレクサのデータ出力に接続するように構成される、データマルチプレクサと、データマルチプレクサのデータ出力に結合されたデータ入力を有するデータ経路と、データ出力、およびデータ経路のデータ出力に結合されたデータ入力を有する論理回路であって、出力ラッチ信号がアサートされるときに論理回路のデータ入力においてデータをラッチするように構成される論理回路とを備える、メモリ回路。
【0088】
実施例２１ラッチ制御回路が、データマルチプレクサの選択入力に選択信号を提供し、出力ラッチ信号のアサーションに基づいて選択信号の遷移を制御するように構成される、実施例２０に記載のメモリ回路。
【0089】
例示的な実施形態を参照して本発明を説明してきたが、この説明は限定的な意味で解釈されることを意図していない。例示的な実施形態のさまざまな修正および組合せ、ならびに本発明の他の実施形態は、説明を参照することで当業者にとって明白となる。したがって、添付の特許請求の範囲は、かかる修正または実施形態を包含することが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】