知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-02-28
(54)【発明の名称】トレンチ構造を有するＣＭＯＳ ＳＲＡＭセル
(51)【国際特許分類】
H10B 10/00 20230101AFI20250220BHJP
H10D 30/60 20250101ALI20250220BHJP
H10D 84/85 20250101ALI20250220BHJP
【ＦＩ】
H10B10/00
H01L29/78 301G
H01L27/092 D
H01L27/092 E
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024550776
(86)(22)【出願日】2022-10-05
(85)【翻訳文提出日】2024-08-20
(86)【国際出願番号】 KR2022014942
(87)【国際公開番号】W WO2023163308
(87)【国際公開日】2023-08-31
(31)【優先権主張番号】10-2022-0023268
(32)【優先日】2022-02-22
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】524312007
【氏名又は名称】チェ， テヒョン
(74)【代理人】
【識別番号】100078721
【弁理士】
【氏名又は名称】石田 喜樹
(72)【発明者】
【氏名】チェ， テヒョン
【テーマコード（参考）】
5F048
5F083
5F140
【Ｆターム（参考）】
5F048BB05
5F048BB19
5F083BS00
5F083BS02
5F083BS14
5F083BS27
5F083GA01
5F083GA09
5F083JA02
5F140AB03
5F140AC32
5F140BF04
5F140BF43
(57)【要約】
本発明は、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関し、より詳細には、垂直的構造をなすゲート、ソース及びドレインを有するトレンチ構造の垂直型ＭＯＳＦＥＴを用いてＣＭＯＳ ＳＲＡＭセルを製造し、電流の流れがトレンチゲート電極と垂直型ソース及びドレイン領域との間の活性領域で起こるようにすることにより、既存の平面構造を有するＣＭＯＳ ＳＲＡＭセルに比べて、集積度（ｄｅｎｓｉｔｙ）、動作速度（ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ）、ノイズマージン（ｎｏｉｓｅ ｍａｒｇｉｎ）、電流処理容量（ｃｕｒｒｅｎｔ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）、電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）及び製造工程などで多様な利点を示すことができる、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
ＣＭＯＳ ＳＲＡＭセルにおいて、一つの極性を有する第１極性の半導体基板と、
前記半導体基板の表面から一定の断面と一定の深さを有する垂直的構造で離間して形成され、前記半導体基板と反対の第２極性、及び前記半導体基板と同一の第１極性を有する多数の拡散領域と、
前記拡散領域の上層部に形成され、各信号電圧を印加することによりＭＯＳＦＥＴのソース電極、ドレイン電極又は基板電極として動作する多数の電極と、
前記半導体基板の表面から一定の断面と一定の深さで離間して形成される多数のトレンチと、
前記半導体基板の表面から各トレンチの表面上に形成される絶縁層と、
前記絶縁層の内部トレンチに満たされる伝導性物質と、
前記伝導性物質で満たされたトレンチの上部に形成され、各信号電圧が印加されるＭＯＳＦＥＴのゲート電極を有するＭＯＳＦＥＴと、から構成された、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセル。
【請求項2】
請求項１に記載の一つの極性を有するＭＯＳＦＥＴと相補的な相補型ＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳＦＥＴ）を作るために、第１極性の半導体基板に形成される第２極性のウェル領域と、
前記ウェル領域の表面から一定の断面と一定の深さを有する垂直的構造で離間して形成され、前記ウェル領域と反対の第１極性、及び前記ウェル領域と同一の第２極性を有する多数の拡散領域と、
前記拡散領域の上層部に形成され、各信号電圧を印加することにより相補型ＭＯＳＦＥＴのソース電極、ドレイン電極又はウェル領域電極として動作する多数の電極と、
前記ウェル領域の表面から一定の断面と一定の深さで離間して形成される多数のトレンチと、
前記ウェル領域の表面から各トレンチの表面上に形成される絶縁層と、
前記絶縁層の内部トレンチに満たされる伝導性物質と、
前記伝導性物質で満たされたトレンチの上部に形成され、各信号電圧が印加される相補型ＭＯＳＦＥＴのゲート電極を有するＭＯＳＦＥＴと、から構成された、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセル。
【請求項3】
前記第１又は第２極性を有する多数の拡散領域又はＭＯＳＦＥＴのトレンチゲート電極が伝導性物質によって互いに連結されることを特徴とする、請求項１又は２に記載のトレンチ構造を有するＣＭＯＳ ＳＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関し、より詳細には、垂直的構造をなすゲート、ソース及びドレインを有するトレンチ構造の垂直型ＭＯＳＦＥＴを用いてＣＭＯＳ ＳＲＡＭセルを製造し、電流の流れがトレンチゲート電極と垂直型ソース及びドレイン領域との間の活性領域で起こるようにすることにより、既存の平面構造を有するＣＭＯＳ ＳＲＡＭセルに比べて、集積度（ｄｅｎｓｉｔｙ）、動作速度（ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ）、ノイズマージン（ｎｏｉｓｅ ｍａｒｇｉｎ）、電流処理容量（ｃｕｒｒｅｎｔ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）、電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）及び製造工程などで多様な利点を示すことができる、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関する。
【背景技術】
【0002】
ＳＲＡＭセル構造は、二つのインバータと二つのパスゲートで構成されており、これらのインバータの出力端が互いにクロスカップルされた（ｃｒｏｓｓ－ｃｏｕｐｌｅｄ）フリップフロップ（ｆｌｉｐ－ｆｌｏｐ）構造を持っている。
【0003】
ＳＲＡＭセルでは、情報の格納のために、二つのインバータを構成する４つのトランジスタと、外部から特定のセルを選択する二つのトランジスタが必要である。
【0004】
このようなＳＲＡＭセルは、ＤＲＡＭセル（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｃｅｌｌ）とは異なり、電源が印加されている限り、フリップフロップのフィードバック（ｆｅｅｄｂａｃｋ）効果によってリフレッシュ（ｒｅｆｒｅｓｈ）動作なしにもスタティック（ｓｔａｔｉｃ）なデータの保存が可能であるので、スタティックＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）と呼ぶ。
【0005】
このようなＳＲＡＭの単位セルは、大きく二つに分類されるが、その中の一つは、高抵抗を負荷素子（ｌｏａｄ ｄｅｖｉｃｅ）として採用する高抵抗ＳＲＡＭセル（ｈｉｇｈ ｌｏａｄ ｒｅｓｉｓｔｏｒ ＳＲＡＭ ｃｅｌｌ）であり、もう一つは、ＰＭＯＳトランジスタを負荷素子として採用するＣＭＯＳ ＳＲＡＭセルである。
【0006】
前記ＣＭＯＳ ＳＲＡＭセルは、さらに大きく二つに分類されるが、その中の一つは、半導体基板上に積層された薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を負荷素子として採用する薄膜トランジスタＳＲＡＭセルであり、もう一つは、半導体基板に形成されたバルクトランジスタ（ｂｕｌｋ ｔｒａｎｓｉｓｔｏｒ）を負荷素子として採用するバルクＣＭＯＳ ＳＲＡＭセル（ｂｕｌｋ ＣＭＯＳ ＳＲＡＭ ｃｅｌｌ）である。
【0007】
前記バルクＳＲＡＭセルは、前記薄膜トランジスタＳＲＡＭセル及び高抵抗ＳＲＡＭセルに比べて高いセル安定性（ｈｉｇｈ ｃｅｌｌ ｓｔａｂｉｌｉｔｙ）を示す。言い換えれば、前記バルクＣＭＯＳ ＳＲＡＭセルは、優れた低電圧特性（ｇｏｏｄ ｌｏｗ ｖｏｌｔａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）及び低い待機電流（ｌｏｗ ｓｔａｎｄ－ｂｙ ｃｕｒｒｅｎｔ）を示す。
【0008】
これは、前記薄膜トランジスタが一般的にポリシリコン膜をボディ層として用いて製作されるのに対し、前記バルクＣＭＯＳ ＳＲＡＭセルを構成する全てのトランジスタは、単結晶シリコン基板に形成されるからである。
【0009】
しかし、前記バルクＣＭＯＳ ＳＲＡＭセルは、薄膜トランジスタＳＲＡＭセルに比べて低い集積度（ｌｏｗ ｉｎｔｅｇｒａｔｉｏｎ ｄｅｎｓｉｔｙ）を示す。
【0010】
前記薄膜トランジスタＳＲＡＭセルが前記バルクＣＭＯＳ ＳＲＡＭセルに比べて高い集積度を示しても、前記薄膜トランジスタＳＲＡＭセルの集積度は、ＤＲＡＭセルの集積度に比べて依然として低い。
【0011】
したがって、高い信頼性を有する高集積ＳＲＡＭ素子を実現するためには、３次元的な構造を有するコンパクトなセルを設計することが要求される。
【0012】
韓国登録特許公報第１０－０５３０３０５号などには、垂直ＭＯＳＦＥＴを利用したＳＲＡＭセル構造が開示されているが、このような従来のＳＲＡＭセル構造は、多重ゲートＦＥＴの形成が可能であるが、ＳＲＡＭセルを構成するプルダウントランジスタ又はプルアップトランジスタが前記多重ゲートＦＥＴを用いてそれぞれ配置されるのに過ぎないため、集積度を向上させるのに限界があるという欠点がある。
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、上述した従来技術の問題点を解決するためになされたもので、その目的は、垂直的構造をなすゲート、ソース及びドレインを有するトレンチ構造の垂直型ＭＯＳＦＥＴを用いてＣＭＯＳ ＳＲＡＭセルを製造して、電流の流れがトレンチゲート電極と垂直型ソース及びドレイン領域との間の活性領域で起こるようにすることにより、既存の平面構造を有するＣＭＯＳ ＳＲＡＭセルに比べて、集積度（ｄｅｎｓｉｔｙ）、動作速度（ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ）、ノイズマージン（ｎｏｉｓｅ ｍａｒｇｉｎ）、電流処理容量（ｃｕｒｒｅｎｔ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）、電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）及び製造工程などで多様な利点を示すことができる、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルを提供することにある。
【課題を解決するための手段】
【0014】
上記の目的を達成するための本発明は、ＣＭＯＳ ＳＲＡＭセルにおいて、一つの極性を有する第１極性の半導体基板と、前記半導体基板の表面から一定の断面と一定の深さを有する垂直的構造で離間して形成され、前記半導体基板と反対の第２極性、及び前記半導体基板と同一の第１極性を有する多数の拡散領域と、前記拡散領域の上層部に形成され、各信号電圧を印加することによりＭＯＳＦＥＴのソース電極、ドレイン電極又は基板電極として動作する多数の電極と、前記半導体基板の表面から一定の断面と一定の深さで離間して形成される多数のトレンチと、前記半導体基板の表面から各トレンチの表面上に形成される絶縁層と、前記絶縁層の内部トレンチに満たされる伝導性物質と、前記伝導性物質で満たされたトレンチの上部に形成され、各信号電圧が印加されるＭＯＳＦＥＴのゲート電極を有するＭＯＳＦＥＴと、から構成されたことを特徴とする。
【0015】
また、本発明は、一つの極性を有するＭＯＳＦＥＴと相補的な相補型ＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳＦＥＴ）を作るために、第１極性の半導体基板に形成される第２極性のウェル領域と、前記ウェル領域の表面から一定の断面と一定の深さを有する垂直的構造で離間して形成され、前記ウェル領域と反対の第１極性、及び前記ウェル領域と同一の第２極性を有する多数の拡散領域と、前記拡散領域の上層部に形成され、各信号電圧を印加することにより相補型ＭＯＳＦＥＴのソース電極、ドレイン電極又はウェル領域電極として動作する多数の電極と、前記ウェル領域の表面から一定の断面と一定の深さで離間して形成される多数のトレンチと、前記ウェル領域の表面から各トレンチの表面上に形成される絶縁層と、前記絶縁層の内部トレンチに満たされる伝導性物質と、前記伝導性物質で満たされたトレンチの上部に形成され、各信号電圧が印加される相補型ＭＯＳＦＥＴのゲート電極を有するＭＯＳＦＥＴと、から構成されたことを特徴とする。
【0016】
このとき、前記第１又は第２極性を有する多数の拡散領域又はＭＯＳＦＥＴのトレンチゲート電極が伝導性物質によって互いに連結されることを特徴とする。
【発明の効果】
【0017】
本発明によれば、電流の流れがトレンチゲート電極と垂直的構造のソースとドレインで形成された垂直的チャネルで起こるようにして、シリコンの垂直的容積を利用することにより、表面積を消費することなく電流処理容量を増加させることができるだけでなく、速度及び集積度を向上させることができる優れた効果を有する。
【0018】
また、本発明によれば、トレンチ構造を介して多数のゲート電極を用いることができ、ゲート電極と垂直的ソース及びドレイン拡散領域の垂直方向の大きさ及び間隔などを調節することにより、電流及び電荷処理容量を大幅に増加させることができるだけでなく、それにより高集積度のより小さく且つより速い速度のＳＲＡＭセルを製作することができる。
【0019】
また、本発明によれば、従来の平面構造ＳＲＡＭセルに比べて信号処理が容易であり、短チャネル効果を回避することにより、漏れ電流を減少させることができるため、待機電力の消費を減らすことができるだけでなく、向上したノイズマージンにより動作速度を向上させることができる。
【図面の簡単な説明】
【0020】
【発明を実施するための形態】
【0021】
以下、添付図面を参照して、本発明に係るトレンチ構造を有するＣＭＯＳ ＳＲＡＭセルの好適な実施形態を詳細に説明する。
【0022】
図１は、本発明に係るトレンチ構造を有するＣＭＯＳ ＳＲＡＭセルを示す平面図、図２は、図１に示した本発明のＡ－Ａ線に沿った断面図、図３は、図１に示した本発明のＢ－Ｂ線に沿った断面図、図４は、図１に示した本発明のＣ－Ｃ線に沿った断面図であり、図５は、本発明に係るトレンチ構造を有するＣＭＯＳ ＳＲＡＭセルの回路図（ｃｉｒｃｕｉｔ ｄｉａｇｒａｍ）である。
【0023】
本発明は、垂直的構造をなすゲート、ソース及びドレインを有するトレンチ構造の垂直型ＭＯＳＦＥＴを用いてＣＭＯＳ ＳＲＡＭセルを製造し、電流の流れがトレンチゲート電極９９と垂直型ソース及びドレイン領域との間の活性領域で起こるようにすることにより、既存の平面構造を有するＣＭＯＳ ＳＲＡＭセルに比べて、 集積度（ｄｅｎｓｉｔｙ）、動作速度（ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ）、ノイズマージン（ｎｏｉｓｅ ｍａｒｇｉｎ）、電流処理容量（ｃｕｒｒｅｎｔ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）、電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）及び製造工程などで多様な利点を示すことができるトレンチ構造を有するＣＭＯＳ ＳＲＡＭセル１００（以下、「ＳＲＡＭセル１００」という）に関し、図１に示すように、Ｎ型又はＰ型のうちのいずれかの極性（以下、「第１極性」という）を有する半導体基板１０と、前記半導体基板１０に形成され、半導体基板１０と互いに異なる極性（以下、「第２極性」という）を有するウェル領域（Ｗｅｌｌ）２０と、多数のトレンチゲート９９、ソース及びドレインを含むトレンチ構造の垂直型ＭＯＳＦＥＴで作られた６トランジスタ構造のＳＲＡＭセル１００と、から構成される。
【0024】
すなわち、本発明に係るＳＲＡＭセル１００は、第１極性の半導体基板１０と、前記半導体基板１０に形成される多数の拡散領域とトレンチ電極９９を含むことができるが、前記拡散領域は、半導体基板１０の表面から一定の断面を有する一定深さの垂直的構造で形成されることができる。以下では、前記第１極性がＮ型（Ｎ－ｔｙｐｅ）である場合、すなわちＮ型半導体基板１０である場合を基準として説明する。
【0025】
このとき、前記拡散領域は、Ｎ型半導体基板１０と反対の第２極性、すなわち、Ｐ型又は同一の第１極性、すなわち、Ｎ型を有するようにして、互いに一定距離離間するように形成されることができ、不純物の濃度が１０１７～１０２０ｃｍ－３と比較的高くドーピングされることができる。
【0026】
第１極性の半導体基板１０、すなわちＮ型半導体基板１０と、第２極性のウェル領域２０、すなわちＰ型ウェル領域２０には、一定の断面及び一定の深さを有する多数のトレンチ９９が一定距離離間して形成され、第１極性又は第２極性の拡散領域が半導体基板１０とウェル領域２０に形成され、拡散領域の上層部には、ＭＯＳＦＥＴのソース電極又はドレイン電極に各信号電圧を印加するための多数の電極が形成される。
【0027】
前記半導体基板１０に形成された各トレンチ９９の内部表面には、約１μｍ以下の薄い厚さを有する酸化膜などの絶縁層９８が形成されることができ、前記絶縁層９８の内部トレンチ９９は、ポリシリコンなどの伝導性物質で満たされ、その上部には、ＭＯＳＦＥＴのゲート電極として動作して各信号電圧を印加するための多数の電極が形成される。
【0028】
そして、前記Ｐ型ウェル領域２０は、半導体基板１０に形成されるＭＯＳＦＥＴと相補的な相補型ＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳＦＥＴ）を作るためのものであって、第２極性を有するように形成され、前記第２極性を有するＰ型ウェル領域２０には、第１極性を有するソースとドレイン拡散領域が形成されて半導体基板１０に形成されるＭＯＳＦＥＴと反対の極性を有するＭＯＳＦＥＴを形成させることができる。
【0029】
このとき、図１に示すように、前記Ｎ型半導体基板１０には、一定電圧を印加するための第１極性、すなわちＮ型拡散領域１０２が形成され、前記Ｐ型ウェル領域２０には、同様に一定電圧を印加するための第２極性、すなわちＰ型拡散領域１０１がそれぞれ形成される。
【0030】
より詳細に説明すると、前記ＳＲＡＭセル１００は、二つのＮ型パスゲートトランジスタ（Ｐａｓｓ－ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）９１、９４と、二つのバックツーバックＣＭＯＳインバータ（ｂａｃｋ－ｔｏ－ｂａｃｋ ＣＭＯＳ Ｉｎｖｅｒｔｅｒ）を含み、拡散（ｄｉｆｆｕｓｉｏｎ）領域とポリシリコン（ｐｏｌｙ－ｓｉｌｉｃｏｎ）領域をメタルなどの伝導性物質と連結するコンタクト領域９７を含む。
【0031】
また、図５に示すように、外部とＳＲＡＭセル１００との間でデータが移動する通路の役割を果たすとともに、ドレイン端子へ電圧を供給するビットライン（Ｂｉｔ Ｌｉｎｅ）８８と反転ビットライン（Ｉｎｖｅｒｔｉｎｇ Ｂｉｔ Ｌｉｎｅ）８９と、前記ビットライン８８とＳＲＡＭセル１００との間のスイッチ機能をするとともに、ゲート端子へ電圧を供給するワードライン（Ｗｏｒｄ Ｌｉｎｅ）９０が備えられ、それにより、前記ビットライン８８と反転ビットライン８９は、ワードライン９０によって前記パスゲートトランジスタ９１、９４を介してＳＲＡＭセル１００内のインバータに連結される。
【0032】
また、Ｎ型プルダウントランジスタ（Ｐｕｌｌ－ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）９２とＰ型プルアップトランジスタ（Ｐｕｌｌ－ｕｐ ｔｒａｎｓｉｓｔｏｒ）９３を含む左側インバータ、すなわち一側インバータの出力は、Ｎ型プルダウントランジスタ９５とＰ型プルアップトランジスタ９６を含む右側インバータ、すなわち他側インバータの入力に連結される。
【0033】
より具体的に説明すると、図２に示すように、前記半導体基板１０に形成される第２極性のＰ型ウェル領域２０には、Ｎ型パスゲートトランジスタ９１とＮ型プルダウントランジスタ９５がトレンチゲート９９構造で形成され、第１極性の半導体基板１０には、Ｐ型プルアップトランジスタ９６がトレンチゲート９９構造で形成されることができる。
【0034】
【0035】
また、図１、図３及び図４に示すように、前記Ｎ型半導体基板１０には、第１極性のｎ＋又は第２極性のｐ＋拡散領域が形成され、Ｐ型ウェル領域２０にも、同様に第１極性のｎ＋又は第２極性のｐ＋拡散領域が形成される。
【0036】
前記拡散領域とポリシリコンの上部には、伝導性物質との連結のためのコンタクト領域９７が形成される。
【0037】
また、図４に示すように、前記Ｎ型半導体基板１０には、深さＷｐのｐ＋拡散領域が形成され、前記ｐ＋拡散領域の間には、チャネル長ＬｐのＰ型プルアップトランジスタ９３がトレンチゲート９９構造で形成される。
【0038】
すなわち、本発明に係るＳＲＡＭセル１００は、既存の平面構造のＳＲＡＭセルが有する平面ポリシリコンゲートをトレンチ構造のゲート９９に代替することにより、平面構造のＳＲＡＭセルに比べて一層大きい、チャネル幅Ｗとチャネル長Ｌの比を有するＳＲＡＭセル１００構造を実現することができる。
【0039】
また、図３及び図４から確認できるように、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのチャネル幅Ｗとチャネル長Ｌは、それぞれソースとドレイン拡散領域の深さと、ソースとドレイン拡散領域間の距離と定義され、同一のトレンチ深さを有するゲート電極の場合、Ｐ型及びＮ型トランジスタのチャネル幅は、ｐ＋及びｎ＋拡散領域の深さであるＷｐ及びＷｎによって決定される。
【0040】
前記６つのトランジスタ９１、９２、９３、９４、９５、９６のチャネル幅Ｗは、ゲート電極９９と拡散領域の深さＷｐ、Ｗｎを調節することにより最適化することができ、それにより高周波数及び高性能素子の実現が可能になる。
【0041】
図１から確認できるように、すべてのトランジスタ９１、９２、９３、９４、９５、９６は、最小サイズのゲート電極９９を有し、それにより、全体ＳＲＡＭセル１００の表面積を最小化することができるだけでなく、大きい表面積対深さ比（ａｓｐｅｃｔ ｒａｔｉｏ）を有するトレンチゲート電極９９と拡散領域をより容易に製作することができる。
【0042】
また、前記Ｐ型プルアップトランジスタ９３のチャネル幅Ｗは、拡散領域の深さＷｐの２倍と、ゲート電極の間隔Ｌｐとを足した値になるが、これは、トライゲートバルクＦｉｎＦＥＴ（Ｔｒｉ－Ｇａｔｅ Ｂｕｌｋ ＦｉｎＦＥＴ）の構造と同様である。
【0043】
上述のように増加したチャネル幅Ｗとチャネル長Ｌの比、すなわち表面積対深さ比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する６つのトランジスタ９１、９２、９３、９４、９５、９６は、増加したノイズマージン（Ｎｏｉｓｅ ｍａｒｇｉｎ）、増加した動作速度（Ｏｐｅｒａｔｉｏｎ Ｓｐｅｅｄ）を示すことができるのはもとより、待機電力消費も減少させる。
【0044】
すなわち、二つのゲート電極の間に形成されたチャネルにおいて短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔｓ）を効果的に制御することにより、チャネルでの漏れ電流（Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）を減少させることができ、それにより待機電力消費（Ｓｔａｎｄ－ｂｙ Ｐｏｗｅｒ Ｄｉｓｓｉｐａｔｉｏｎ）が減少するという効果を示す。
【0045】
また、最小サイズのゲート電極及び増加した表面積対深さ比（ａｓｐｅｃｔ ｒａｔｉｏ）を有するトランジスタ９１、９２、９３、９４、９５、９６により、マスキングステップ（Ｍａｓｋｉｎｇ ｓｔｅｐ）を大きく増やさなくても高性能の小型ＳＲＡＭセル１００を製作することができるだけでなく、一対のトレンチゲート電極を含むチャネルは、既存の平面構造のセルに比べてより大きい整列許容誤差（Ａｌｉｇｎｍｅｎｔ Ｔｏｌｅｒａｎｃｅ）を有する。
【0046】
前述した実施形態は、本発明の最も好適な例について説明したものであるが、前記実施形態にのみ限定されるものではなく、本発明に係るＳＲＡＭセル１００を高集積度、高周波数動作、低電力消費などが要求されるアプリケーションプロセッサ、ＣＰＵ及びＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などに適用するか、或いは本発明におけるトレンチ構造をＣＭＯＳデジタルとアナログデバイス、映像感知素子（Ｉｍａｇｅ Ｓｅｎｓｏｒ）、信号処理素子（Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｄｅｖｉｃｅ）、記憶素子（Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）及び電力素子（Ｐｏｗｅｒ Ｄｅｖｉｃｅ）などの多様な既存の平面構造の素子に代替して適用することができるなど、本発明の技術的思想を逸脱することなく多様な変形が可能である。
【産業上の利用可能性】
【0047】
本発明は、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関し、より詳細には、垂直的構造をなすゲート、ソース及びドレインを有するトレンチ構造の垂直型ＭＯＳＦＥＴを用いてＣＭＯＳ ＳＲＡＭセルを製造し、電流の流れがトレンチゲート電極と垂直型ソース及びドレイン領域との間の活性領域で起こるようにすることにより、既存の平面構造を有するＣＭＯＳ ＳＲＡＭセルに比べて、集積度（ｄｅｎｓｉｔｙ）、動作速度（ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ）、ノイズマージン（ｎｏｉｓｅ ｍａｒｇｉｎ）、電流処理容量（ｃｕｒｒｅｎｔ ｈａｎｄｌｉｎｇ ｃａｐａｃｉｔｙ）、電力消費（ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ）及び製造工程などで多様な利点を示すことができる、トレンチ構造を有するＣＭＯＳ ＳＲＡＭセルに関する。
【図1】
【図2】
【図3】
【図4】
【図5】
【国際調査報告】