特表 2025-506062 トランジスタ、パワー電子スイッチ装置、およびトランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-03-05

(54)【発明の名称】トランジスタ、パワー電子スイッチ装置、およびトランジスタの製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250226BHJP

   H10D 30/01 20250101ALI20250226BHJP

【ＦＩ】

H01L29/78 652B

H01L29/78 652T

H01L29/78 653A

H01L29/78 658A

H10D30/66 101B

H10D30/66 101T

H10D30/66 201A

H10D30/01 301A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024548624

(86)(22)【出願日】2023-01-25

(85)【翻訳文提出日】2024-09-24

(86)【国際出願番号】 EP2023051782

(87)【国際公開番号】W WO2023156158

(87)【国際公開日】2023-08-24

(31)【優先権主張番号】22157298.5

(32)【優先日】2022-02-17

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】アルフィエリ，ジョバンニ

(72)【発明者】

【氏名】ロマーノ，ジャンパオロ

(72)【発明者】

【氏名】ミハイラ，アンドレイ

(57)【要約】

本発明は、第１導電型のエピタキシャル層（１１）と、エピタキシャル層（１１）の選択された領域内に形成された第２導電型の少なくとも１つのウェル領域（１３）と、少なくとも１つのウェル領域（１３）内に、またはそれに隣接して形成された第１導電型の少なくとも１つの端子領域、特にソース領域（２９）と、少なくとも１つの端子領域（１４）の第１部分の表面（１２）上に少なくとも部分的に形成された少なくとも１つの端子電極（１５）、特にソース電極（２１）と、少なくとも１つの端子領域（１４）内に形成された少なくとも１つの抵抗領域（１６）であって、両性不純物を含む少なくとも１つの抵抗領域（１６）とを備えるトランジスタ（１０）、特にワイドバンドギャップ半導体パワートランジスタ（４０）に関する。本発明はさらに、複数のスイッチセルを備えるパワー電子スイッチ装置、およびトランジスタ（１０）、特にワイドバンドギャップ半導体パワートランジスタ（４０）を製造するための方法に関する。

【特許請求の範囲】

【請求項1】

トランジスタ（１０）、特にワイドバンドギャップ半導体パワートランジスタ（４０）であって、
第１導電型のエピタキシャル層（１１）と、
前記エピタキシャル層（１１）の選択された領域内に形成された第２導電型の少なくとも１つのウェル領域（１３）と、
前記少なくとも１つのウェル領域（１３）内に、またはそれに隣接して形成された前記第１導電型の少なくとも１つの端子領域（１４）、特にソース領域（２９）と、
前記少なくとも１つの端子領域（１４）の第１部分の表面（１２）上に少なくとも部分的に形成された少なくとも１つの端子電極（１５）、特にソース電極（２１）と、
前記少なくとも１つの端子領域（１４）内に形成された少なくとも１つの抵抗領域（１６）であって、両性不純物を含む少なくとも１つの抵抗領域（１６）と
を備える、トランジスタ（１０）。

【請求項2】

前記少なくとも１つの抵抗領域（１６）が、両性ドーパントとしてマンガン（Mn）およびバナジウム（V）のうちの少なくとも１つを含む、請求項１に記載のトランジスタ（１０）。

【請求項3】

前記少なくとも１つの抵抗領域（１６）における両性ドーパントの濃度が、１０^１４～１０^１８cm^－３の範囲内にある、請求項１または２に記載のトランジスタ（１０）。

【請求項4】

前記端子領域（１４）の抵抗率ρが、１０Ωcmを超え、好ましくは２０Ωcm～２０kΩcmの範囲にある、請求項１～３のいずれか１項に記載のトランジスタ（１０）。

【請求項5】

前記トランジスタの短絡耐量（SCWT：short－circuit withstand time）が、３μsを超え、好ましくは１０μsを超える、請求項１～４のいずれか１項に記載のトランジスタ（１０）。

【請求項6】

前記少なくとも１つの抵抗領域（１６）の注入深さdが、前記少なくとも１つの端子領域（１４）の最大厚さの０～１００％の範囲内にあり、好ましくは１０％～１００％の範囲内にある、請求項１～５のいずれか１項に記載のトランジスタ（１０）。

【請求項7】

前記少なくとも１つの端子領域（１４）が、両性不純物を含む少なくとも１つの第１サブ領域（４５）と、両性不純物を本質的に含まない少なくとも１つの第２サブ領域（１８，１９，４６）とを含む、少なくとも３つのサブ領域、特に、
隣接する２つの第２サブ領域（１８，１９，４６）の間に水平に配置される、および／またはそれらを分離する、１つの第１サブ領域（４５）と、
隣接する２つの第２サブ領域（４６）の間に垂直に配置される、および／またはそれらを分離する、１つの第１サブ領域（４５）と、
共通の第２サブ領域（４６）内に抵抗の島として部分的にまたは完全に埋め込まれた複数の第１サブ領域（４５）と、
水平グリッド、垂直グリッド、コーム構造、およびチェス盤パターンのうちの少なくとも１つを形成する、第１の複数の第１サブ領域（４５）および第２の複数の第２サブ領域（４６）と
のうちの１つを含む、請求項１～６のいずれか１項に記載のトランジスタ（１０）。

【請求項8】

前記トランジスタ（１０）が、平面構成またはトレンチ構成の一方における、金属酸化膜半導体電界効果トランジスタ（MOSFET：metal－oxide－semiconductor field－effect transistor）、金属絶縁体半導体電界効果トランジスタ（MISFET：metal－insulator－semiconductor field－effect transistor）、接合型電界効果トランジスタ（JFET：junction field－effect transistor）、および絶縁ゲートバイポーラトランジスタ（IGBT：insulated－gate bipolar transistor）のうちの１つである、請求項１～７のいずれか１項に記載のトランジスタ（１０）。

【請求項9】

前記エピタキシャル層（１１）を担持する第１導電領域の基板（４１）と、
前記少なくとも１つのウェル領域（１３）を前記少なくとも１つの端子電極（１５）に電気的に接続する、前記第２導電型の少なくとも１つの高ドープウェルコンタクト領域（２８）と、
第２端子領域、および前記第２端子領域の表面上に少なくとも部分的に形成された第２電極と、
ゲート構造（２３）に近接して前記少なくとも１つのウェル領域（１３）内に形成された少なくとも１つのチャネル領域（４２）と、
前記エピタキシャル層（１１）の表面（１２）に形成された第１絶縁層（２５a）、および前記第１絶縁層（２５a）の表面に形成されたゲート電極（２４）と、
のうちの少なくとも１つをさらに備える、請求項１～８のいずれか１項に記載のトランジスタ（１０）。

【請求項10】

共通の基板上に配置され、および／または電気的に並列に接続された複数のトランジスタセルを備え、各トランジスタセルが、請求項１～９のいずれか１項に記載のトランジスタ（１０）を備える、パワー電子スイッチ装置。

【請求項11】

トランジスタ（１０）、特にワイドバンドギャップ半導体パワートランジスタ（４０）を製造するための方法であって、
第１導電型の半導体層をエピタキシャル成長させること（S２）と、
前記エピタキシャル層（１１）の選択された領域内に形成された第２導電型の少なくとも１つのウェル領域（１３）を形成すること（S３）と、
前記少なくとも１つのウェル領域（１３）内に、またはそれに隣接して、前記第１導電型の少なくとも１つの端子領域（１４）、特にソース領域（２９）を形成すること（S５）と、
前記少なくとも１つの端子領域（１４）の少なくとも一部に両性ドーパントを注入すること（S７）と
を含む、方法。

【請求項12】

前記両性ドーパントが、５０～１０００keVの範囲の注入エネルギーを用いて注入される、請求項１１に記載の方法。

【請求項13】

前記両性ドーパントが、１０^１０cm^－２～１０^１４cm^－２の範囲の注入量を用いて注入される、請求項１１または１２に記載の方法。

【請求項14】

前記注入された両性ドーパントを含む少なくとも１つの抵抗領域（１６）を第１温度T_１でアニールすること（S８）であって、前記第１温度T_１が、前記端子領域（１４）の目標抵抗率ρに基づいて選択される、アニールすること
をさらに含む、請求項１１～１３のいずれか１項に記載の方法。

【請求項15】

前記少なくとも１つの抵抗領域（１６）をアニールすること（S８）の前に、前記少なくとも１つの端子領域（１４）を、前記第１温度T_１を超える第２温度T_２で活性化させること（S６）、および／または
前記両性ドーパントを注入すること（S７）の後に、前記少なくとも１つの端子領域１６）の少なくとも一部の表面（１２）上に少なくとも部分的に、少なくとも１つの端子電極（１５）、特にソース電極（２１）を形成すること（S９）
をさらに含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、エピタキシャル層と、少なくとも１つのウェル領域と、少なくとも１つの端子領域、特にソース領域とを備えるトランジスタ、特にワイドバンドギャップパワートランジスタに関する。本開示はさらに、複数のスイッチセルを備えるパワー電子スイッチ装置、およびトランジスタ、特にSiCパワートランジスタを製造するための方法に関する。

【背景技術】

【0002】

トランジスタは、パワーエレクトロニクスを含む多くの用途で使用されている。金属酸化膜半導体電界効果トランジスタ（MOSFET：Metal－Oxide－Semiconductor Field Effect Transistor）などのトランジスタは、指定された時間にわたっていわゆる短絡条件に耐えることができることが一般に望ましい。例えば、少なくとも１０μsの短絡耐量（SCWT：short－circuit withstand time）を有するパワートランジスタを提供することが望ましい場合がある。SCWTは、対応する電力回路の障害を識別してその通電をオフにするために、制御回路によって使用され得る。

【0003】

同時に、トランジスタ、特にパワートランジスタの伝導損失を最小限に抑えることが望ましい。伝導損失が低いと、一般に、半導体材料の飽和電流密度が高くなり、その結果、それらのSCWTが短くなる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、低伝導損失の目的と所定のSCWTの目的とのバランスをとることを可能にする、改善された装置およびその製造方法を説明することは課題である。

【課題を解決するための手段】

【0005】

本開示の実施形態は、端子領域の１つの内部の抵抗率を選択的に増加させて、トランジスタ構造内の電圧降下を制御し、したがってトランジスタの対応するSCWTを制御することを可能にする、トランジスタ、パワー電子スイッチ装置、およびトランジスタの製造方法に関する。これは、少なくとも部分的には、両性不純物を含む少なくとも１つの抵抗領域の導入によって達成される。

【0006】

第１の態様によれば、トランジスタ、特にワイドバンドギャップ半導体パワートランジスタが開示される。トランジスタは、第１導電型のエピタキシャル層と、エピタキシャル層の選択された領域内に形成された第２導電型の少なくとも１つのウェル領域と、少なくとも１つのウェル領域内に、またはそれに隣接して形成された第１導電型の少なくとも１つの端子領域、特にソース領域と、少なくとも１つの端子領域の第１部分の表面上に少なくとも部分的に形成された少なくとも１つの端子電極、特にソース電極と、少なくとも１つの端子領域内に形成された少なくとも１つの抵抗領域とを備え、少なくとも１つの抵抗領域は両性不純物を含む。

【0007】

少なくとも１つの端子領域内に形成される少なくとも１つの抵抗領域を導入することによって、端子領域の抵抗を増大させることができ、トランジスタ構造の他の部分は、その中の電圧降下を低減することによって保護することができる。両性不純物の使用は、抵抗領域の抵抗率、したがって端子領域の全体的な抵抗を厳密に制御することを可能にする。とりわけ、本発明者らは、両性種が注入された端子領域の抵抗率を、例えば注入量または抵抗領域の活性化温度に基づいて制御できることを見出した。

【0008】

さらに、本発明者らは、両性ドーパントの使用が、一般にエピタキシャル層、および特に少なくとも１つの端子領域内に形成された少なくとも１つの抵抗領域に、結晶欠陥を全くまたはわずかな量しかもたらさないことを見出した。例えば、ワイドバンドギャップ半導体材料として用いられる炭化珪素（SiC）にマンガン（Mn）を注入した場合、Z１／２格子欠陥の密度が１e１１cm^－３以下となることがある。他の両性種および／または注入量の場合、Z１／２格子欠陥の密度は依然として比較的低いレベル、例えば１e１３cm^－３以下である。これは、C格子間原子、すなわち注入中に結晶格子内のそれらの部位からノックアウトされたC原子の形成に起因し得る。このような格子間原子は、室温でも拡散することができ、結晶格子中の空のC部位に対応するZ１／２を消滅させることができる。対照的に、他の種類のドーパントの注入は、格子欠陥の密度増加をもたらし得る。例えば、プロトン、ヘリウム（He）またはアルゴン（Ar）の注入は、１e１５cm^－３以上の比較的高密度のZ１／２格子欠陥、例えば、両性ドーパントを使用して達成されるZ１／２格子欠陥の密度より１桁以上高いZ１／２格子欠陥をもたらし得る。

【0009】

少なくとも１つの抵抗領域は、両性ドーパントとしてマンガン（Mn）およびバナジウム（V）のうちの少なくとも１つを含んでもよい。これらのドーパントは、パワーエレクトロニクス、特に４H－SiCまたは６H－SiCなどの炭化珪素（SiC）に有用な一般的なワイドバンドギャップ半導体材料の電荷アクセプタまたはドナーとして選択的に動作し得る。

【0010】

一般的な半導体処理ステップおよびパラメータを使用して、端子領域の抵抗率を１０Ωcm超、例えば、パワートランジスタのSCWTを制御するのに有用な範囲である２０Ωcm～２０kΩcmの間の範囲内のどこかにあるように変調することができる。

【0011】

端子領域内の異なる構造は、様々な注入技術を使用することによって得られ得る。例えば、本質的に両性不純物を含まない端子領域の第２サブ領域を、両性不純物が存在する１つまたは複数の第１サブ領域によって完全に分離することが可能である。少なくとも１つの端子領域をパターニングすることによって、端子領域の異なる部分における電流密度を厳密に制御することができる。

【0012】

記載された端子構造は、金属酸化膜半導体電界効果トランジスタ（MOSFET：metal－oxide－semiconductor field－effect transistor）、金属絶縁体半導体電界効果トランジスタ（MISFET：metal－insulator－semiconductor field－effect transistor）、接合型電界効果トランジスタ（JFET：junction field－effect transistor）、および絶縁ゲートバイポーラトランジスタ（IGBT：insulated gate bipolar transistor）を含む多くの異なるトランジスタタイプに適用可能である。さらに、記載された端子構造は、平面構成およびトレンチ構成を含む様々な構成で使用することができる。

【0013】

第２の態様によれば、パワー電子スイッチ装置が開示される。装置は、電気的に並列に接続された複数のスイッチセルを備え、複数のスイッチセルの各スイッチセルは、第１の態様によるトランジスタを備える。上記のトランジスタのいくつかを並列に使用することにより、パワーエレクトロニクスにおいてしばしば必要とされるように、比較的高い電流定格を得ることができる。

【0014】

個々のトランジスタに関連して記載される特徴および利点は、共通の基板上に配置されたおよび／または電気的に並列に接続された複数のトランジスタセルを備えるパワー電子スイッチ装置などのより複雑な装置でも用いられ得る。

【0015】

上記の態様によるトランジスタまたはパワー電子スイッチ装置は、６００ボルト以上の電圧定格を有し得る。

【0016】

第３の態様によれば、トランジスタ、特にワイドバンドギャップ半導体パワートランジスタを製造するための方法が提供される。本方法は、
第１導電型の半導体層をエピタキシャル成長させるステップと、
エピタキシャル層の選択された領域内に形成された第２導電型の少なくとも１つのウェル領域を形成するステップと、
少なくとも１つのウェル領域内に、またはそれに隣接して、第１導電型の少なくとも１つの端子領域、特にソース領域を形成するステップと、
少なくとも１つの端子領域の少なくとも一部に両性ドーパントを注入するステップと
を含む。

【0017】

上記ステップは、パワー電気装置の製造に使用される確立された処理ステップを使用して、第１の態様によるトランジスタを製造することを可能にする。

【0018】

例えば、両性ドーパントの注入深さ、したがって抵抗領域の形状は、５０～１０００keVの範囲内の適切な注入エネルギーを使用して制御され得る。

【0019】

さらに、抵抗領域の全体的な抵抗率は、１０^１０cm^－２～１０^１４cm^－２の範囲の注入量を用いて両性ドーパントを注入することによって制御することができる。

【0020】

少なくとも１つの実施形態において、方法は、注入された両性ドーパントを含む少なくとも１つの抵抗領域を第１温度T_１でアニールすることをさらに含み、第１温度T_１は、端子領域の目標抵抗率ρに基づいて選択される。本発明者らによる実験によれば、活性化温度と、ドープおよび活性化された抵抗領域の抵抗率との間には関係があり、これを利用して、短絡条件中にトランジスタを通るピーク電流を制限することができる。特に、ソース領域が両性ドーパントでドープされる場合、近隣のチャネル領域内の電流密度を低減することができ、これはパワートランジスタにおけるゲート－ソース電位（V_GS）によって規定される。

【0021】

本開示は、半導体装置、特にトランジスタの端子構造、ならびにそのようなトランジスタおよび端子を製造するための方法のいくつかの態様を含む。態様の１つに関して説明されるすべての特徴は、それぞれの特徴が特定の態様の文脈で明示的に言及されていない場合であっても、他の態様に関しても本明細書に開示される。

【0022】

添付の図面は、さらなる理解を提供するために含まれる。図では、同じ構造および／または機能の要素は、同じ参照符号で参照され得る。図に示される実施形態は例示的な表現であり、必ずしも一定の縮尺で描かれていないことを理解されたい。

【図面の簡単な説明】

【0023】

【図1】トランジスタの端子領域を通る概略断面図を示す。

【図2A】平面構成における縦型パワートランジスタの概略断面図を示す。

【図2B】トレンチ構成における縦型パワートランジスタの概略断面図を示す。

【図3】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図4】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図5】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図6】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図7】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図8】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図9】縦型パワーMOSFETを製造するためのプロセスの様々なステップを示す。

【図10】アニール温度に依存する、両性不純物を有する半導体領域の抵抗率の関係を示す。

【図11】両性不純物を有する抵抗領域を備えるトランジスタ装置の異なる特性を示す。

【図12】両性不純物を有する抵抗領域を備えるトランジスタ装置の異なる特性を示す。

【図13】両性不純物を有する抵抗領域を備えるトランジスタ装置の異なる特性を示す。

【図14】端子領域の５つの可能な構成の断面図を示す。

【図15】端子領域の７つのさらなる可能な構成の斜視図を示す。

【図16】トランジスタを製造するための方法を示す。

【発明を実施するための形態】

【0024】

本開示の発明は、多くの異なるタイプの半導体トランジスタに適用可能であるが、パワーMISFET、特にSiCなどのワイドバンドギャップ半導体材料を使用して実施されるパワーMISFETに特に焦点が当てられている。MISFETの重要な特徴は、所与の時間、例えば１０μs超の短絡条件に耐える能力である。この時間、いわゆる短絡耐量（SCWT：short－circuit withstand time）の間、関連する制御回路は、障害を識別して通電をオフにすることができる。パワーエレクトロニクスでは、SiC MISFETは、通常、比較的短いチャネル長および近隣のスイッチセル間の小さなピッチで設計される。このようなコンパクトな設計は、個々のトランジスタならびに複雑なパワー電子スイッチ装置の伝導損失を最小限に抑えるのに有益である。一方、これは比較的高い飽和電流密度をもたらし、その結果SCWTを短縮する。

【0025】

低伝導損失と所望のSCWTとの間の所望の設計トレードオフを達成するために、少なくとも１つの実装例によれば、伝導損失とSCWTとの間のトレードオフを得るためにSiC MISFETの端子領域、例えばn＋＋ソース領域に高抵抗領域を注入する。高抵抗領域の抵抗率ρは、以下に説明するような様々な処理パラメータによって変調することができる。

【0026】

図１は、そのような端子構造の一例を示す。特に、以下ではエピ層１１またはドリフト層とも呼ばれるエピタキシャル層１１を含む、トランジスタ１０の一部の断面を示す。エピ層１１は、n型SiCで形成されてもよい。エピ層１１のその前面または上面１２に近い部分において、ウェル領域１３は、エピ層１１に適切なドーパントをドープすることによって形成され得る。例えば、エピ層１１に電子受容性元素を選択的にドーピングしてpウェルを形成してもよい。図１に示す例では、トランジスタ１０のチャネル領域は、このウェル領域１３内に位置する。以下の処理ステップでは、ソース領域などの端子領域１４をウェル領域１３の一部に形成してもよい。端子領域１４は、典型的にはエピ層１１と同じ導電型を有するが、より高いドーピング濃度を有してもよい。例えば、電子ドナーとして作用するドーパントを注入することによって、n＋＋ソース領域を形成してもよい。端子領域１４の上面１２の少なくとも一部は、端子電極１５と接している。例えば、外部端子を端子領域１４に接続するためにメタライゼーション層を使用してもよい。

【0027】

記載された例において、端子領域１４は、抵抗領域１６をさらに備える。本開示の意味において、抵抗領域は、端子領域１４の残りの部分よりもかなり高い抵抗率を有する。これは、少なくとも部分的には、抵抗領域１６内に両性不純物を導入することによって達成される。両性不純物は、電荷キャリアのドナーおよびアクセプタの両方として作用することができるため、SiCエピ層の高ドープp＋＋またはn＋＋領域を含むすべての種類のドープ半導体材料の導電率を大幅に低下させる。

【0028】

抵抗領域１６は、多くの異なる構成をとることができる。図１に示すように、それは上面１２から部分的に端子領域１４を通って延在し、それによって端子領域１４の左右のサブ領域１８および１９をそれぞれ接続する比較的狭い接続部１７を形成し得る。抵抗領域１６内では、両性ドーパントによる電荷キャリアの空乏化が電流を減少させる。接続部１７内では、その空間的範囲が限られているため、全体的な電流も制限される。したがって、エピ層１１、ウェル領域１３、端子領域１４および端子電極１５を流れる短絡電流を大幅に低減することができ、対応する電圧降下の大部分は端子領域１４内で発生する。

【0029】

図２Ａおよび図２Ｂは、そのような端子電極を縦型パワートランジスタにおいてどのように使用することができるかを示す。

【0030】

特に、図２Ａは、改変された平面VDMOS２０を示す。VDMOS２０は、半導体トランジスタ構造２３の対向する表面上に配置されたソース電極２１およびドレイン電極２２を備える。ソース電極２１と半導体トランジスタ構造２３の上面との間には、ゲート電極２４と周囲の絶縁層２５とを含む絶縁ゲート構造が形成される。半導体トランジスタ構造２３は、下から上に、ドレイン領域として作用するn^＋型基板層２６と、図１のエピ層１１に対応するn^－型ドリフト層２７と、基板層２６とエピ層１１との間の任意選択のn＋バッファ層（図示せず）と、２つのp型ウェル領域１３aおよび１３bと、図１の端子領域１４に対応する２つのn^＋型ソース領域２９aおよび２９bと、さらに、ソース電極２１をウェル領域１３aおよび１３bと電気的に接続する２つのp^＋型ウェルコンタクト領域２８aおよび２８bとを備える。

【0031】

図２Ａに示す例では、ソース領域２９aおよび２９bの各々は、図１に関して上述したように抵抗領域１６aおよび１６bを備える。すなわち、図２による改変されたVDMOS２０において、ソース領域２９aおよび２９bの両方の部分の抵抗率は、上記および下記のように増加し制御される。

【0032】

図２Ｂは、２つのn^＋型ソース領域２９aおよび２９bとp型ウェル領域１３aおよび１３bとの間に配置されたトレンチ内にゲート電極２４を備える、トレンチゲート型パワートランジスタ３０を示す。ゲート電極は、上部絶縁層２５aによってソース電極２１から絶縁され、下部絶縁層２５bによって半導体トランジスタ構造２３から絶縁されている。トレンチゲート型パワートランジスタ３０の他のほとんどの構成要素は、図２Ａに関して上述した平面VDMOS２０の対応する部分に対応し、したがってここでは繰り返し説明しない。

【0033】

図２Ｂに示す例において、ソース領域２９aおよび２９bの各々は、それぞれの端子領域２９aおよび２９bの垂直サブ層として構成される抵抗領域１６aおよび１６bをそれぞれ備える。

【0034】

図２Ａおよび図２Ｂに示す抵抗領域１６aおよび１６bの特定の構成は例として提示されており、図１４（ａ）～図１５（ｇ）に示す構成などの他の構成が、開示されているトランジスタ装置の各々において使用され得ることに留意されたい。

【0035】

次に、図３～図９ならびに図１６によるフローチャートを参照して、縦型パワーMOSFETなどのパワートランジスタ４０の製造における様々な段階を説明する。

【0036】

最初に図３を参照すると、第１ステップS１において、基板４１が提供される。例えば、n型SiC基板が提供されてもよい。基板４１は、完成したパワートランジスタ４０の裏面層またはドレイン領域に対応し得る。例えば、窒素（N）またはリン（P）を、n型領域を作製するためのドーパントとして使用してもよい。ドレイン領域の最大ドーピング濃度は、１・１０^１７cm^－３～５・１０^２０cm^－３の範囲内にあり得る。

【0037】

次のステップS２では、図３にさらに示すように、エピ層１１を基板４１上に成長させる。記載される例では、n型SiCエピ層が基板４１上に成長し得る。エピ層１１は、完成したパワートランジスタ４０のドリフト層に対応し得る。パワートランジスタ４０の電圧クラスに応じて、ドリフト層の最大ドーピング濃度は、１・１０^１４cm^－３～１・１０^１７cm^－３の範囲内であり得る。

【0038】

次に図４を参照すると、ステップS３において適切なドーパントを使用して表面１２の残りの部分がドープされてウェル領域１３が形成される前に、上面１２の一部を選択的に覆うために、エピ層１１の上面１２上にフォトリソグラフィーマスク（図示せず）が形成されてもよい。例えば、n型ドーパントの有無にかかわらず、アルミニウム（Al）、ホウ素（B）もしくはガリウム（Ga）種、または上記の任意の組み合わせを注入して、p型ウェルを形成してもよい。すなわち、p型領域は、AlまたはBまたはGaの注入によって形成され得るが、Al／B、Al／Ga、B／Gaを共注入することによって、またはAl／N、B／Nなどを注入することによっても形成され得る。ウェル領域１３の最大ドーピング濃度は、１・１０^１６cm^－３以上であってもよい。

【0039】

次に図５を参照すると、任意選択のステップS４において、改変されたまたは新しいマスクを使用してウェルコンタクト領域２８を形成してもよい。ウェルコンタクト領域２８は、p＋＋ドープ領域であってもよい。ウェルコンタクト領域２８の最大ドーピング濃度は、１・１０^１７cm^－３～５・１０^２０cm^－３の範囲内にあり得る。完成したパワートランジスタ４０において、ウェルコンタクト領域２８は、トランジスタ装置の動作中にウェル領域１３の電位のフローティングを防止し得る。

【0040】

次に図６を参照すると、ステップS５において、さらに別のフォトリソグラフィーマスクを使用して端子領域１４を形成してもよい。例えば、パワートランジスタ４０のソース領域を形成するために、高ドープn＋＋領域がpウェル領域１３内に形成されてもよい。ソース領域の最大ドーピング濃度は、１・１０^１７cm^－３～５・１０^２０cm^－３の範囲内にあり得る。図６に示す端子領域１４は、窒素（N）またはリン（P）をSiC基材に注入することによって形成され得る。

【0041】

次に、さらなるステップS６において、ステップS５で注入されたドーパント種を活性化させてもよい。例えば、注入されたドーパントは、比較的高い温度で、例えば１６００℃の温度で３０分間活性化されてもよい。

【0042】

次に図７を参照すると、さらなるステップS７において、抵抗領域１６を形成するために、端子領域１４の少なくとも一部に両性ドーパントが注入され得る。これは、別のフォトリソグラフィーマスク（図示せず）を使用して達成されてもよい。エピ層１１のSiC材料は、両性ドーパント種を使用してマスク内の１または複数の開口部を通してドープされる。記載されたプロセスでは、MnまたはVのいずれかがドーパントとして使用される。しかしながら、特定の状況では、他の両性ドーパントが使用されてもよい。

【0043】

例えば、イオン注入および／またはプラズマイオン注入が使用されてもよい。ステップS７は、図７に示すように、注入された両性不純物の深さdが端子領域１４の深さと一致するように選択された注入エネルギーで、室温で実行されてもよい。あるいは、より低い注入エネルギーを使用して、両性不純物のより浅い注入をもたらしてもよい。

【0044】

両性不純物の導入により、抵抗領域１６内の端子領域１４の抵抗率が大幅に増加する。例えば、n＋＋ソース領域の約０．０２Ωcmの初期抵抗率ρは、MnまたはVをドープすることによって増加して約２０kΩcmの初期抵抗率が得られ得る。SiCバンドギャップのそれぞれの上部および下部における深いMnまたはVアクセプタおよびドナー準位の存在は、周囲のワイドバンドギャップ半導体材料のNドナーまたはAlアクセプタのドーピングを補償する。以下の表は、伝導帯エネルギーE_Cおよび価電子帯エネルギーE_Vに対するMnおよびVのアクセプタおよびドナー準位の位置を示す。

【0045】

【表1】

【0046】

とりわけ、両性ドーパントの使用は、任意選択のアニールステップS８において抵抗領域１６の抵抗率ρを厳密に制御することを可能にする。図１０の対数グラフに示すように、抵抗領域１６の抵抗率ρは、対応するアニール温度T_１の選択によって制御することができる。

【0047】

アニールなしでは、抵抗率ρは最初は約２０kΩcmにある。所与の期間、例えば３０分間にわたって適用されるアニール温度T_１が上昇すると、抵抗率ρは、試験したサンプル構造では約２kΩcmに低減され得る。端子領域１４の抵抗は、両性不純物の注入時の注入量にも依存することに注目されたい。したがって、端子領域１４の抵抗は、パワートランジスタ４０の製造中に少なくとも２つのパラメータによって制御され得る。

【0048】

次に図８を参照すると、さらなるステップS９において、エピ層１１の上面１２上に１つまたは複数の絶縁層および／または電極が形成され得る。

【0049】

図８に示す構成では、最初に、絶縁層２５aが端子領域１４の一部の上に形成され、ウェル領域１３の上面１２付近の一部は、後にトランジスタ構造のチャネル領域４２（図８に破線で示す）ならびにエピ層１１の近隣領域を形成する。第１絶縁層２５a上には、ゲート電極２４が形成されている。次いで、ゲート電極２４は、ゲート電極２４の上面を絶縁する第２絶縁層２５bによって覆われる。

【0050】

その後、ウェルコンタクト領域２８および端子領域１４の一部の領域におけるエピ層１１の上面１２の残部に、ソース電極２１が形成される。図８に示すように、ソース電極２１は、一般に縦型パワートランジスタ４０の場合のように、第２絶縁層２５bの上面も覆う。

【0051】

図９は、基板４１の反対側の裏面４３上にドレイン電極２２が形成された後の、完成した縦型パワートランジスタ４０の一部の断面図を示す。

【0052】

図９はまた、ドレイン電極２２から、エピ層１１によって形成されたドリフト層である基板４１を通り、pウェル領域１３がチャネル領域４２（破線）を含み、端子領域１４が両性ドーパントを含まない２つの異なるn＋＋サブ領域１８、１９と抵抗領域１６の形態の別のサブ領域とを含む、ソース電極２１への電流経路４４を示す。抵抗領域１６、したがって端子領域１４の抵抗率ρを変調することによって、通常動作中に総ソース－ドレイン抵抗RDSonを過度に増加させることなく短絡電流を制御することができる。

【0053】

提案した解決策を証明するために、技術コンピュータ支援設計（TCAD：technology computer－aided design）シミュレーションを使用し、結果を図１１～図１３に示す。

【0054】

特に、図１１は、線形チャートでパワートランジスタ４０のJ_D／V_DS特性を示し、図１２は、線形チャートで時間tにわたるシミュレートされた電熱短絡電流密度波形J_Dを示す。追加の両性イオン注入を行わない参照設計と比較して、RDSonは約９％増加し（図１１）、SC電流のピークは約１８％減少する（図１２）ことが分かる。したがって、伝導損失とSCWTとの間のトレードオフが改善される。

【0055】

一般に、短絡状態の間、半導体装置は、電流I_MAXの最大値に直接関係するエネルギーを受ける。図１１および図１２に示すように、開示された設計は、ソース－ドレイン抵抗率RDSonの影響を最小限に抑えてSCWTを改善する。最大電流またはピーク電流I_MAXの減少は、抵抗領域１６内の注入された両性不純物の存在に起因する。それはソース領域に注入されるため、チャネル領域４２に影響を与えない。

【0056】

図１３は、パワートランジスタ４０の伝達特性を線形チャートで示す。抵抗領域の異なる深さdを有するパワートランジスタ４０の特性が、両性ドーパントを含まない参照設計の特徴的なJ_D／V_GS曲線と一致するという事実に注目すると、閾値電圧値が影響を受けないことが確認される。

【0057】

図１４および図１５は、内部に形成される１つまたは複数の抵抗領域１６を有する端子領域１４の様々な構成を示す。両性不純物は、使用されるワイドバンドギャップ半導体材料中に拡散せず、それによってドーピング後に抵抗領域１６に局在したままであるという事実に注目されたい。したがって、従来のドーピング技術を使用することによって、示されるように異なるパターンを達成することができる。

【0058】

例えば、図７に示す垂直セグメント化の代替として、図１４（ａ）に示す水平セグメント化を使用してもよい。例えば、図１４（ａ）に示すように単一の抵抗領域１６が形成されてもよく、または図１４（ｂ）に示すように両性不純物が注入されていない端子領域１４の中間部分によって分離された複数の抵抗領域１６が形成されてもよい。さらに、注入エネルギーの選択により、抵抗領域１６の個々の部分は、上面１２に位置するか、または図示のように端子領域により深く埋め込むことができ、例えば、図１４（ｃ）に示すようなチェス盤パターンや、図１４（ｄ）に示すような両性ドーパントの分離された島を生成する。当然のことながら、図７に関してすでに上で説明したような水平方向の分離は、図１４（ｅ）に示すように複数の抵抗領域１６を含むこともできる。

【0059】

図１５（ａ）～図１５（ｇ）は、両性不純物でドープされた端子領域１４の様々な第１（暗い）サブ領域４５、および両性不純物を本質的に含まない端子領域１４の第２（明るい）サブ領域４６の形成を示す。そのような設計は、例えば、両性種の注入中に使用される適切なマスクまたは干渉パターンまたはそれらの組み合わせによって得られ得る。

【0060】

抵抗領域１６の寸法および実装深さdおよび抵抗率は、例えば５０～５００keVの範囲内で注入エネルギーを変化させることによって、および／または例えば１０^１１～１０^１４cm^－２の範囲内で量を調整することによって、端子領域１４の深さ全体に沿って延びるように調整することができる。

【0061】

開示のトランジスタ構造および製造技術は、いくつかの利点をもたらす。これは、伝導損失とSCWTとの間のトレードオフを調整および制御するために、ソース領域などの端子領域１４の抵抗率ρを変調することを含む。さらに、両性不純物は、使用される基材、例えばn＋＋またはp＋＋のソースまたはドレイン領域を形成およびドーピングするために使用されるものなどに関係なく、注入することができる。これにより、とりわけ、N、P、AlまたはBなど、対応する端子領域をドープするために使用されるドーパントに関係なく、選択された両性種の注入エネルギーを同じままにすることができる。

【0062】

上述の図１～図１６に示す実施形態は、改良されたトランジスタ構造およびその製造方法の例示的な実施形態を表す。したがって、それらは、改良された装置および／または方法によるすべての実施形態の完全なリストを構成するものではない。実際の装置、システムおよび方法は、例えば、半導体基材、ドーパント、および処理パラメータに関して、示された実施形態とは異なり得る。

【符号の説明】

【0063】

参照符号
１０ トランジスタ
１１ エピタキシャル層
１２ 上面
１３ ウェル領域
１４ 端子領域
１５ 端子電極
１６ 抵抗領域
１７ 接続部
１８ 左サブ領域
１９ 右サブ領域
２０ VDMOS
２１ ソース電極
２２ ドレイン電極
２３ 半導体トランジスタ構造
２４ ゲート電極
２５ 絶縁層
２６ 基板層
２７ ドリフト層
２８ ウェルコンタクト領域
２９ ソース領域
３０ トレンチゲート型パワートランジスタ
４０ パワートランジスタ
４１ 基板
４２ チャネル領域
４３ 裏面
４４ 電流経路
４５ 第１サブ領域（両性）
４６ 第２サブ領域（非両性）

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15-1】

【図15-2】

【図16】

【国際調査報告】