特表 2025-506148 高効率かつ高強度の高電圧シリコンカーバイドパワーデバイスを対象とした設計による適応エッジ終端

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-03-07

(54)【発明の名称】高効率かつ高強度の高電圧シリコンカーバイドパワーデバイスを対象とした設計による適応エッジ終端

(51)【国際特許分類】

   H10D 62/10 20250101AFI20250228BHJP

   H10D 30/60 20250101ALI20250228BHJP

【ＦＩ】

H01L29/06 301G

H01L29/78 301R

H01L29/78 301B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024547266

(86)(22)【出願日】2022-02-10

(85)【翻訳文提出日】2024-09-30

(86)【国際出願番号】 US2022015910

(87)【国際公開番号】W WO2023154046

(87)【国際公開日】2023-08-17

(81)【指定国・地域】

(71)【出願人】

【識別番号】524226900

【氏名又は名称】ヴィシャイ シリコニックス，エルエルシー

【氏名又は名称原語表記】ＶＩＳＨＡＹ ＳＩＬＩＣＯＮＩＸ，ＬＬＣ

【住所又は居所原語表記】２５８５ Ｊｕｎｃｔｉｏｎ Ａｖｅｎｕｅ，Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒｎｉａ ９５１３４－１９２３ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100079980

【弁理士】

【氏名又は名称】飯田 伸行

(74)【代理人】

【識別番号】100167139

【弁理士】

【氏名又は名称】飯田 和彦

(72)【発明者】

【氏名】シビブ，アイマン

(72)【発明者】

【氏名】ヤン，ジンマン

(72)【発明者】

【氏名】アザム，ミスバ

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA25

5F140AC23

5F140BA02

5F140BA16

5F140BH30

5F140BH47

5F140BJ05

5F140CA03

5F140CC02

5F140CD08

5F140CD09

(57)【要約】

【構成】本発明が提供する半導体デバイスは２つかそれ以上の終端ユニットを有する。各終端ユニットはビアチャネル、接続ビア、フローティングフィールドリング、金属プレートおよびフローティングフィールドプレートを有する。このフローティングフィールドリングは第１幅をもつ第１フローティングフィールドリングおよび第２幅をもつ第２フローティングフィールドリングを備えることができる。第１幅および第２幅は異なる幅に設定できる。金属プレートはビアチャネルを介して第１フローティングフィールドリングに結合する。第１フローティングフィールドプレートは接続ビアを介して金属プレートに結合する。これら終端ユニットは適応電界分布を形成し、この適応電界分布は半導体デバイスのドレーンから半導体デバイスのソースに移行する電圧を放散する構成である。
【選択図】図１

【特許請求の範囲】

【請求項1】

２つかそれ以上の終端ユニットを有する半導体デバイスであって、前記２つかそれ以上の終端ユニットのそれぞれは、
ビアチャネル、
接続ビア、
第１幅を有する第１フローティングフィールドリングと、前記第１幅とは異なる第２幅を有する第２フローティングフィールドリングを有する複数のフローティングフィールドリング、
前記ビアチャネルを介して前記第１フローティングフィールドリングに結合した金属プレート、および
前記接続ビアを介して前記金属プレートに結合したフローティングフィールドプレート、を有し、
前記２つかそれ以上の終端ユニットは、前記半導体デバイスのドレーンからこの半導体デバイスのソースに伝わる電圧を放散するように構成された電界部分布を供する
ことを特徴とする半導体デバイス。

【請求項2】

前記２つかそれ以上の終端ユニットのそれぞれが前記半導体デバイスの第１領域から前記半導体デバイスの第２領域内に延入する、請求項１に記載の半導体デバイス。

【請求項3】

前記第１領域が少なくとも一つの絶縁体膜、前記２つかそれ以上の終端ユニットの前記金属プレート、および前記２つかそれ以上の終端ユニットのフローティングフィールドプレートを有する、請求項２に記載の半導体デバイス。

【請求項4】

前記２つかそれ以上の終端ユニットのそれぞれの複数のフローティングフィールドリングが前記第２領域の電気終端層内に存在する、請求項２に記載の半導体デバイス。

【請求項5】

前記２つかそれ以上の終端ユニットのそれぞれの幅が前記第１フローティングフィールドリングの外壁から前記第２フローティングフィールドリングの外壁まで延在する、請求項１に記載の半導体デバイス。

【請求項6】

前記第１幅が前記第２幅よりも大きい、請求項１に記載の半導体デバイス。

【請求項7】

前記２つかそれ以上の終端ユニットのそれぞれがこれら終端ユニット間の電圧降下に従って前記電界分布に寄与するように構成された、請求項１に記載の半導体デバイス。

【請求項8】

前記２つかそれ以上の終端ユニットのそれぞれの前記フローティングフィールドプレートに同じ終端ユニットの複数のフローティングフィールドリングの少なくとも一つが随伴する、請求項１に記載の半導体デバイス。

【請求項9】

前記２つかそれ以上の終端ユニットのそれぞれの複数のフローティングフィールドリングの少なくとも一つに同じ終端ユニットの対応するフローティングフィールドプレートが随伴しない、請求項１に記載の半導体デバイス。

【請求項10】

前記複数のフローティングフィールドプレートのそれぞれがポリシリコンからなる、請求項１に記載の半導体デバイス。

【請求項11】

前記導体デバイスが金属－酸化物－半導体電界効果トランジスターである、請求項１に記載の半導体デバイス。

【請求項12】

前記複数のフローティングフィールドリングをこれらフローティングフィールドリングと同じ導電性型の植え込み層内に設け、
この植え込み層が前記複数のフローティングフィールドリングのドーピング濃度よりも低いドーピング濃度を有する、請求項１に記載の半導体デバイス。

【請求項13】

前記植え込み層の前記ドーピング濃度が前記半導体デバイスのエピタキシャル層のドーピング濃度よりも高い約３０％～約７０％の範囲内にある、請求項１２に記載の半導体デバイス。

【請求項14】

ドレーン側金属プレートのドレーン側面が前記半導体デバイスのエピタキシャル層のドレーン側面を超えて延在する、請求項１に記載の半導体デバイス。

【請求項15】

ドレーン側金属プレートのドレーン側長さが前記半導体デバイスのエピタキシャル層のジャンクション深さに等しいか又はこれよりも大きい、請求項１に記載の半導体デバイス。

【請求項16】

半導体デバイスの形成方法であって、該方法は、
半導体デバイス用の所定の絶縁破壊電圧に基づいて絶縁破壊電圧設計目標を決定し、
終端ユニット毎に一つかそれ以上の増分電圧降下、所定個数の終端ユニット、および終端ユニット毎に所定量の素子を利用する前記破壊電圧設計目標に従って少なくとも２つの終端ユニットを有する半導体デバイス用の構造を生成し、
前記構造がクリティカルフィールド未満の均一部分またはエネルギーを構成するかどうかを評価し、そして
前記半導体デバイス用の最終終端レイアウト設計を決定する
ことを特徴とする半導体デバイスの形成方法。

【請求項17】

前記所定個数の終端ユニットを４つのユニット～８つのユニットの範囲から選択し、かつ終端毎の素子量を４つのユニット～６つのユニットの範囲から選択する、請求項１６に記載の方法。

【請求項18】

さらにソフトウェアを使用してシミュレーションを実施し、前記構造の生成時にこの構造の終端ユニット毎に素子の寸法および素子間の間隙を自動的に決定する工程を有する、請求項１６に記載の方法。

【請求項19】

一つかそれ以上の工程を反復繰り返して、終端ユニット毎の一つかそれ以上の増分電圧降下、前記終端ユニットの個数、および終端ユニット毎の素子の量を調節することによって前記構造を前記最終終端レイアウト設計に最適化する、請求項１６に記載の方法。

【請求項20】

半導体デバイスの終端ユニットであって、
ビアチャネル、
接続ビア、
複数のフローティングフィールドリング、
前記ビアチャネルを介して第１フローティングフィールドリングに結合した金属プレート、および
前記接続ビアを介して前記金属プレートに結合したフローティングフィールドプレート、
を有し、
前記金属プレートのドレーン側面が前記半導体デバイスのエピタキシャル層のドレーン側面を超えて延在し、そして、前記金属プレートのドレーン側長さが前記エピタキシャル層のジャンクション深さに等しいか又はこれより大きい
ことを特徴とする半導体デバイスの終端ユニット。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体デバイス、より具体的には性能、頑丈性および信頼性を改善できる（ｉｎｃｒｅａｓｅｄ ｐｅｒｆｏｒｍａｎｃｅ、ｒｕｇｇｅｄｎｅｓｓ ａｎｄ ｒｅｌｉａｂｉｌｉｔｙ）所定のパラメータを有する高電圧半導体デバイスに関する。

【背景技術】

【0002】

一般的に言って従来の高電圧技術またはハイパワー技術では、半導体を使用して、絶縁破壊電圧を超える実現可能な最も高い終端電圧を実行することによってエッジ終端およびポテンシャルフィールド分布を行っている。これらエッジ終端設計の場合、半導体内部の領域に焦点を当てることが多く、半導体表面の上にある領域を考慮している事例はいくつかある程度である。

【0003】

実際、従来技術では、半導体のエッジ終端素子は電圧を固定し、エッジ終端およびポテンシャルフィールド分布を行う必要がある。

【0004】

例えば、フローティングフィールドプレートなのエッジ終端素子を半導体表面上の絶縁層内に設けるだけで、金属プレートなどの他のエッジ終端素子に、また半導体層内にあるフローティングフィールドリングに接続していない。即ち、エッジ終端素子を他のエッジ終端素子に容量結合する。この容量結合は厳密には材料、誘電率およびコンダクタンスなどに依存するものである。従って、絶縁層のこれらエッジ終端素子が接続されていないため電圧の一定化は厳密にはポテンシャルフィールド分布を対象とする材料特性（即ち絶縁層とエッジ終端素子との間の漏洩）に依存するものである。

【0005】

他の公知技術例の場合、一部の従来エッジ終端技術はフローティングフィールドリング、ジャンクション終端伸展、低電界（ＲＥＳＵＲＦ）、あるいはこれらを併用したものなどの半導体表面下にある領域に厳格に焦点を合わせている。にもかかわらず、エピタキシャル層濃度のプロセス制御やＲＥＳＵＲＦ層植え込みの厳格な制御には固有の製造性制限例えば収率および信頼性の制限がある。

【0006】

絶縁層が形成するポテンシャルフィールド分布はエッジ終端素子の位置およびサイズを設計することによっては制限できない。換言すると、素子の位置およびサイズをどのように決定するかに関係なく、ポテンシャルフィールド分布を支配するのは容量結合である。また、留意すべきは容量結合に影響を与えるために材料特性に厳格に依存することはエッジ終端としてフローティングフィールドプレートを使用する従来の技術による広範な適応を実施できない重大な制限となる点である。

【0007】

必要なのはエッジ終端素子がどのようにしてポテンシャルフィールド分布を生成するかの直接的な制御を可能にすることによって半導体エッジ終端内の、そして半導体表面上のポテンシャルフィールド分布を管理する新規および/または改良方法およびシステムである。さらに新規および/または改良方法およびシステムについては、半導体エッジ終端領域内の、かつその表面上の終端のすべての態様に対処する高電圧終端設計に対してより包括的なアプローチを有することが好ましい。

【発明の概要】

【0008】

一つかそれ以上の実施態様は２つかそれ以上の終端ユニットを有する半導体デバイスに関する。各終端ユニットはビアチャネル（ｖｉａ ｃｈａｎｎｅｌ）、接続ビア（ｃｏｎｎｅｃｔｉｏｎ ｖｉａ）、フローティングフィールドリング、金属プレートおよびフローティングフィールドプレートを有する。フローティングフィールドリングは第１幅をもつ第１フローティングフィールドリングおよび第２幅をもつ第２フローティングフィールドリングを有する。一つかそれ以上の実施態様では、第１幅および第２幅は異なる幅に設定できる。金属プレートはビアチャネルを介して第１フローティングフィールドリングに結合する。フローティングフィールドプレートは接続ビアを介して金属プレートに結合する。これら終端ユニットが半導体デバイスのドレーンから半導体デバイスのソースに移る電圧を放散（ｄｉｓｓｉｐａｔｅ）する構成の電界分布を形成する。

【0009】

また、一つかそれ以上の実施態様は半導体デバイスの終端ユニットにも関する。この終端ユニットはビアチャネル、接続ビア、複数のフローティングフィールドリング、ビアチャネルを介して第１フローティングフィールドリングに結合した金属プレート、および接続ビアを介して金属プレートに結合したフローティングフィールドプレートを有する。金属プレートのドレーン側面は半導体デバイスのエピタキシャル層のドレーン側面を超えて延在するか、あるいは半導体デバイスのエピタキシャル層のドレーン側の外側に位置する。金属プレートのドレーン側長さはエピタキシャル層のジャンクション深さと同じかもしくはそれ以上となる。

【0010】

さらに、一つかそれ以上の実施態様は半導体デバイスの設計を行う、実施する、修正変更する、および/または決定する方法に関する。本方法はメモリに格納したソフトウェアによって実施し、かつプロセッサによって実行することができる。この方法では、半導体設計の望ましい、または所定の絶縁破壊電圧に基づいて絶縁破壊電圧設計目標を決定することができる。本方法では、少なくとも２つの終端ユニットを有する半導体設計を対象とする構造を形成することができる。この構造については、終端ユニット毎の増分電圧降下、所定数の終端ユニット、および/または終端ユニット毎の素子または素子設計を備える構成、レイアウトまたはその他のパラメータを利用するか、あるいは考慮することによって絶縁破壊電圧設計目標に従って、あるいはこれを考慮して生成することができる。また、本方法では、上記構造が均質な分布、あるいはクリティカルフィールド未満のエネルギーを有するかどうかを評価して、半導体デバイスを対象とする最終終端レイアウト設計を決定することもできる。

【0011】

上記以外の態様および実施態様についても本明細書に開示する。

【図面の簡単な説明】

【0012】

同じ参照符号は同じ素子などを示す添付図面を参照して例示する以下の記載から本発明をより詳しく理解できるはずである。

【図1】図１は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスを示す線図である。

【図2】図２は一つかそれ以上の実施態様に係る終端ユニットを示す線図である。

【図3】図３は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスの製造方法を示すブロック線図である。

【図4】図４は一つかそれ以上の実施態様に係る電気終端層を示す線図である。

【図5】図５は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスの構造を示す線図である。

【図6】図６は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスの電界の漸増分布を示す線図である。

【図7】図７は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスを示す線図である。

【発明を実施するための形態】

【0013】

添付図面に実施例を示す本発明の各種実施態様を以下に詳細に記載する。これら実施態様に関連して本発明を記載するが、本発明をこれら実施態様に制限する意図はない。対照的に、本発明は特許請求の範囲に記載する本発明の精神および範囲に含まれる選択肢、修正選択肢および等価選択肢を包摂するものである。さらに、以下の本発明の詳細な記載において、本発明を完全に理解してもらうために、数多くの具体的な細部を記載する。なお、当業者ならば、これら具体的な細部によらなくても本発明を実施できるはずである。また、本発明の態様を不必要なほど曖昧にしないために、公知方法、手順、構成素子や回路などについては詳細に説明しない。

【0014】

以下いくつかの用語を使用するが、いずれも参考のみを目的とし、制限を意図するものではない。用語“右”、“左”、“上部”および“底部”は参照対象の図面における方向を示す用語である。特許請求の範囲および明細書の対応する箇所で使用する語句“一つの（“ａ”、“ｏｎｅ”）については、特に断らない限り、記載した要素を一つかそれ以上含むと定義する。この用語体系は上記に具体的に記載した語句だけではく、当該語句の派生語、同趣旨の語句を含む。列記した一つかそれ以上の要素例えば“Ａ、ＢまたはＣ”などの前にある成句“少なくとも一つ”はそれぞれＡ、ＢまたはＣのうちの任意の単独のものを指すだけでなく、それらを任意に併用したものも意味する。なお、一部の図面は説明、図示および実証のみを目的として一部を透明化してあるが、これは素子それ自体が最終製造形態において透明であることを意味するものではない。

【0015】

また、各種の素子を示すために用語“第１”、“第２”などを本明細書で使用するが、これら素子はこれら用語に制限されるべきではない。これら用語の使用意図は単に一つの素子を他の素子から区別するだけにある。例えば、第１素子を第２素子と読んでもよく、同様に、第２素子を第１素子と読んでもよく、いずれも本発明の範囲から逸脱するものではない。本明細書で使用する用語“および/または”は列記した一つかそれ以上の要素単独を、あるいは併用したすべての要素を包含する。

【0016】

また、層、領域、基体、リード、クリップ、パッドまたはコンタクト（接点）などの素子が別の素子の上にある、あるいはこの素子に延在していると記載する場合、この素子は別の素子の上に直接存在しているか、あるいは他の素子の上に直接延在していてもよく、即ちいかなる介在素子も存在していない。また、ある素子について別の素子に“接続している”あるいは“結合している”と記載する場合、これは別の素子に直接接続または結合していることを意味し、何らかの介在素子が存在することを意味する。対照的に、ある素子が別の素子に“直接接続”または“直接結合”していると記載する場合、介在素子が不在であることを意味する。さらに、これら用語は図面に示す配向に加えて、デバイスの異なる配向も包摂する用語である。

【0017】

ある一つの素子、層または領域の他の素子、層または領域の関係を示すために“下”または“上”、“上部”または“下部”、または“水平”または“垂直”などの相対的な用語を本明細書で使用するが、これら用語は図面に示す配向に加えて、デバイスの異なる配向も包摂する用語である。

【0018】

添付図面は縮尺に従うものではなく、構造だけでなくこれら構造を形成する各種層の一部のみを示すものである。これら添付図面は全体としては本発明の理解の一助となる表象的で、簡略化して構造を示すもので、物理的構造を細部にわたって再生することを意図していない。さらに、製造プロセスおよび製造操作については、本明細書に記載するプロセスおよび操作に従って実施してもよい。即ち、本明細書に示しかつ記載する操作の前後に、あるいは操作中にも多くのプロセス操作を行う。さらに、本発明に係る実施態様については、これら他の（従来技術と考えてよい）プロセスおよび操作をほぼそのまま利用して実施することができる。全体としては、本発明に係る実施態様は周辺プロセスおよび操作に大きく影響することなく、従来プロセスの大部分の代わりに使用することができ、および/またはこれらを補完することができる。

【0019】

ここで使用する用語“ＭＯＳＦＥＴ”は、現在の多くのＭＯＳＦＥＴが非金属ゲートおよび/または非酸化物ゲート絶縁体を使用している点からみて、全体として用語“絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）と同義と考えてよい。本明細書で使用する用語“ＭＯＳＦＥＴ”は必ずしも金属ゲートおよび/または酸化物ゲート絶縁体を有するＦＥＴを含意するものではなく、あるいはこれを必要としない。むしろ、用語“ＭＯＳＦＥＴ”は通常ＭＯＳＦＥＴとして公知な、あるいはＭＯＳＦＥＴと呼ばれているデバイスを包含するものである。

【0020】

本出願明細書および特許請求の範囲における用語“実質的に”は物理的結果ではなく、設計意図を示すために使用する。半導体技術では、半導体の多数の態様を高精度に測定できる能力を採用してきている。従って、利用可能な精度で測定を行う際には、半導体の物理的態様は設計時には精密ではない。さらに、設計技術では同一性を意図している構造内の変動幅を簡単に見つけることができる。従って、“実質的に等しい”などの語句は製造変動幅および測定精度に従って等しく設計されていると解釈すべきである。

【0021】

本発明は半導体に関し、特に効率の高い、頑丈性を備えたシリコンカーバイドパワーデバイスを対象とする設計による適応エッジ終端に関する。ここでは、効率の高い、頑丈性を備えたシリコンカーバイドパワーデバイスは適応エッジ終端半導体デバイスまたはパッケージと呼ぶことができる（“デバイス”または“パッケージ”または“構成要素”とも呼ぶことができる）。

【0022】

本発明の一つかそれ以上の態様に係る、半導体デバイス（例えば図１の半導体デバイス１００）、およびこのような半導体デバイス１００を製造するための設計方法（例えば図３の方法３００）では、半導体デバイスの各種層の一つかそれ以上の終端素子がポテンシャルフィールド分布（ｐｏｔｅｎｔｉａｌ ｆｉｅｌｄ ｄｉｓｔｒｉｂｕｔｉｏｎ）を（“電界分布とも呼ぶことができる）どのように管理するかについて制御または適応を行う適応エッジ終端を含む。半導体デバイスはＭＯＳＦＥＴで構成することができる。この半導体デバイスおよび設計方法の場合、終端素子を結合、配置するだけでなく、このような終端素子の一部の構成要素パラメータを決定することによって適応電圧降下を実施する一つかそれ以上の終端ユニットの設計および使用を介してこのような制御または適応化を実施する。例示すると、通常の技術では電圧エッジ終端素子を他のエッジ素子に接続することなく絶縁層内に固定した状態で、終端ユニット毎に成分の物理特性などのパラメータに適応した電圧を分布する二つかそれ以上のフローティングフィールドリングを備えたフィールドプレートをグループ化する。なお、制限する意図はないが、このようなパラメータとしては位置、配向、寸法サイズ、間隔、このような構成要素に使用する材料などを例示できる。

【0023】

上記半導体デバイスおよびデザイン方法の一つかそれ以上の技術的効果、作用効果および利点には、半導体デバイスの性能、頑丈性に関する品質、安定性、長期信頼性を改善する設計アプローチフォーカスがある。従来技術とは対照的に、本発明に係る半導体デバイスおよび設計方法では、定電圧を除去したり減らしたりする必要はなく、設計により電界分布を制御でき、物理的な電荷バリアを形成でき、終端絶縁破壊電圧を不安定化する製造変動および誘電体膜電荷の問題に対処できる。

【0024】

図１は一つかそれ以上の実施態様に係る半導体デバイス１００を示す線図である。全体として、半導体デバイス１００の構成要素のパラメータについては、各種素子または構成要素に関する材料、構造、位置、配向、間隔、寸法（幅、高さ、深さ、寸法、面積や容積など）そして形状を例示できるが、これに限定されるものではない。このようなパラメータは設計方法、好ましくは本明細書に記載する方法（複数の場合もある）によって制御および/または決定する。

【0025】

図１の線図には、二つかそれ以上の終端ユニット（このようなユニットの一例が終端ユニット１０１である）、ソース１０２、および半導体デバイス１００のドレーン１０３を有する半導体デバイス１００を示す。図１には５つの終端ユニットの実施例Ａ－Ｅを示す。半導体デバイスのエッジ終端素子については、終端ユニットＡ－Ｅに対応して、Ａ－Ｅに従って識別/グループ化する。図１における配向については、Ｘ１－Ｘ２軸（図において全体として平行であり、図１に示す通り、この軸は左右間に方向を有する）、およびＹ１－Ｙ２軸（図において全体として垂直であり、図１に示す通り、この軸は上下間に方向を有する）に従う。Ｘ１方向はＸ２方向に対向し、Ｙ１方向はＹ２方向に対向する。他の配向についても、傾斜することもでき、あるいは角度がついていてもよく、Ｘ１－Ｘ２軸およびＹ１－Ｙ２軸に従って決定できる。本明細書におけるある構成要素の左側または左面をこの構成要素のＸ１側またはＸ１面と読んでもよく、またある構成要素の右側または右面をこの構成要素Ｘ２側またはＸ２面と読んでもよい。同様に、ある構成要素の下側、底側または下向き面をＹ１側またはＹ１面と読んでもよく、ある構成要素の頂面、上面側面、あるいは上向き面をＹ２側またはＹ２面と読んでもよい。

【0026】

半導体デバイス１００のドーピング構成は一つかそれ以上である。半導体デバイス１００に限定することなく、以下にドーピング構成の実例を説明する。さらに、本明細書に使用するように、文字“ｎ”はｎ型ドーパントを指し、文字“ｐ”はｐ型ドーパントを指す。プラスサイン“＋”またはマイナスサイン“－”を使用して、それぞれ比較的高濃度のドーパントまたは比較的低濃度のドーパントを表す。なお、以上はこれら領域の絶対的なドーピング範囲または他の態様を制限するものではない。例えば、ｎ＋またはｎ－として記載するドーピング領域をｎ－型ドーピング領域としてもよい。

【0027】

図１の線図に第１領域１０５を示す。第１領域１０５は一つかそれ以上の層で構成することができる。第１領域１０５については、基体層１１０、バッファー層１２０、エピタキシャル層１３０、および内部に一つかそれ以上のフローティングフィールドリング1４５を有する電気終端層１３５を有するのが好ましい。即ち、第１領域１０５は電気終端層１３５に一つかそれ以上のフローティングフィールドリング１４５を埋設/埋め込んだ（例えば埋め込み層）、一つかそれ以上のエッジ終端素子を有することができる。

【0028】

基体層１１０は少なくともバッファー層１２０およびエピタキシャル層１３０の製造に使用する第１領域１０５の一部として形成してもよく、あるいは一部を有していてもよい。バッファー層１２０およびエピタキシャル層１３０については、結晶性が一致するように基体層１１０に形成/成長させてもよい。一つかそれ以上の実施態様の場合、エピタキシャル層１３０のドーピングが工場毎に異なるため、本明細書に記載するように、バッファー層１２０のドーピング濃度をエピタキシャル層１３０よりも高く（例えば１０％以上に）設定することができる。

【0029】

電気終端層１３５については、一つかそれ以上のエッジ終端素子を埋め込んだ空乏層として形成してもよく、あるいはこの空乏層を有していてもよい。電気終端層１３５がエピタキシャル層１３０と第２領域１５０との間でバリア領域または遷移領域として作用するため、フローティングフィールドリング１４５がエピタキシャル層１３０に直接接触することはなく、あるいはこれに埋め込まれることもない。そして、半導体デバイス１００の一つかそれ以上のｐ－ｎ接合が電気終端層１３５とエピタキシャル層１３０が出会う場所に下向きにシフトする。なお、フローティングフィールドリング１４５についてはさらに詳しく説明する。

【0030】

図１の線図の上の方に、即ち第１領域１０５の上側またはＸ２側に隣接する第２領域１５０を示す。第２領域１５０は一つかそれ以上の層で構成できる。この第２領域１５０については、単独の絶縁/誘電体材料などの単独の材料で構成できる。一つかそれ以上の実施態様の場合、第２領域１５０については誘電体膜１６０で構成するのが好ましい。図示のように、誘電体膜１６０はＡ－Ｅで示し、各終端ユニットＡ－Ｅに整合する部分である。

【0031】

一つかそれ以上の実施態様の場合、一つかそれ以上の接続部（例えば一つかそれ以上のチャネルビア１６５および一つかそれ以上の接続ビア１７５など）およびこれに埋設したエッジ終端要素（例えば一つかそれ以上の金属プレート１７０および一つかそれ以上のフローティングフィールドプレート１８０など）を有する誘電体膜１６０を形成することができる。これら一つかそれ以上の接続部およびエッジ終端要素は金属および/またはポリシリコンを有することができる。例えば、以下により詳細に説明するフローティングフィールドプレート１８０はポリシリコンを有することが可能である。

【0032】

一つかそれ以上の実施態様で使用する終端ユニットの場合、少なくとも一つの（例えば一般には４つかそれ以上）フローティングフィールドリング１４５、一つのチャネルビア１６５、一つの金属プレート１７０、一つの接続ビア１７５、および一つのフローティングフィールドプレート１８０で構成できる。各終端ユニットＡ－Ｅ内で併用するチャネルビア１６５、金属プレート１７０および接続ビア１７５は金属で構成でき、この金属は対応するフローティングフィールドリング１４５からフローティングフィールドプレート１８０まで連続的である（即ち個別部分ではない）。一つかそれ以上の実施態様の場合、金属プレート１７０は一つの部分（ｓｅｃｔｉｏｎ ｏｒ ｐｉｅｃｅ）であってもよく、またチャネルビア１６５および接続ビア１７５も同じ部分または層として形成できるが、金属プレート１７０とは異なっていてもよい。

【0033】

さらに、２つかそれ以上の終端ユニットのそれぞれ（終端ユニット１０１が実例の一つである）は一つかそれ以上のフローティングフィールドリング１４５で構成できる。例えば図１に示すように、５つの実例である終端ユニットＡ－Ｅは続く英数字によって示すように、フローティングフィールドリング１４５を有する。即ち、最も左側（即ち半導体デバイス１００のＸ１側）終端ユニットＡは５つのフローティングフィールドリング１４５．１Ａ－１４５．５Ａを有するだけでなく、チャネルビア１６５Ａ、金属プレート１７５Ａ、接続ビア１７５Ａ、およびフローティングフィールドプレート１８０Ａを有する。第２の最も左側の終端ユニットＢは５つのフローティングフィールドリング１４５．１Ｂ－１４５．５Ｂを有するだけでなく、チャネルビア１６５Ｂ、金属プレート１７５Ｂ、接続ビア１７５Ｂ、およびフローティングフィールドプレート１８０Ｂを有する。中央の終端ユニットＣは５つのフローティングフィールドリング１４５．１Ｃ－１４５．５Ｃを有するだけでなく、チャネルビア１６５Ｃ、金属プレート１７５Ｃ、接続ビア１７５Ｃ、およびフローティングフィールドプレート１８０Ｃを有する。第２の最も右側の終端ユニットＤ（即ち終端ユニット１０１の実例として示す）は５つのフローティングフィールドリング１４５．１Ｄ－１４５．５Ｄを有するだけでなく、チャネルビア１６５Ｄ、金属プレート１７５Ｄ、接続ビア１７５Ｄ、およびフローティングフィールドプレート１８０Ｄを有する。最も右側の（即ち半導体デバイス１００のＸ２側）終端ユニットＥは４つのフローティングフィールドリング１４５．１Ｅ－１４５．４Ｅを有するだけでなく、チャネルビア１６５Ｅ、金属プレート１７５Ｅ、接続ビア１７５Ｅ、およびフローティングフィールドプレート１８０Ｅを有する。

【0034】

各フローティングフィールドリング１４５はパラメータに基づいて電圧を取得および/または適応化する動的構成を有する。一つかそれ以上のパラメータに従って、フローティングフィールドリング１４５は金属および/またポリシリコンで構成する。一つかそれ以上の実施態様では、各フローティングフィールドリング１４５の構造、大きさ、幅、寸法、面積などによって、また各フローティングフィールド１４５の位置やフローティングフィールドリング１４５のそれぞれの間隔によって、対応する終端ユニットが半導体デバイス１００の印加電位/電圧に動的に適応できる。一つかそれ以上の実施態様の場合、フローティングフィールドリング１４５は半導体デバイス１００（例えばＭＯＳＦＥＴなど）の植え込みかつ拡散領域（例えば電気終端層１３５など）を有する本体と同じ時点で同じプロセスによって形成したｐ－型領域を有する。

【0035】

さらに図１の線図には高電圧側金属プレート１８５およびゲート１９０を示す。高電圧側金属プレート１８５によって半導体デバイス１００のドレーン側において任意の初期電圧を分配できる。さらに、ゲート１９０は半導体デバイスのコアに接続状態にあり、フローティングフィールドプレート１８０Ａと同じ材料で形成できる。

【0036】

図１に示す半導体デバイス１００の配向状態では、第１領域１０５は底面即ちＹ１面および上面即ちＹ２面を有する。第２領域１５０は底面即ちＹ１面および上面即ちＹ２面を有する。第１領域１０５の上面（即ちＹ２面）は第２領域１５０の底面（即ちＹ１面）に隣接する。この状態では、誘電体膜１６０の底面側（即ちＹ１側）は第１領域１０５に接触する。即ち、エピタキシャル層１３０の上面側（即ちＹ２側）に接触する。さらに、電気終端層１３５はＸ１－Ｘ２方向に左側即ちＸ１側から右側即ちＸ２側まで延在していてもよい。電気終端層１３５の左側即ちＸ１側はエピタキシャル層１３０の左側即ちＸ１側に整合でき、また電気終端層１３５の右側即ちＸ２側はエピタキシャル層１３０内に位置できる。Ｙ１－Ｙ２方向において、電気終端層１３５は誘電体膜１６０の底面即ちＹ１面からエピタキシャル層１３０内のフローティングフィールドリング１４５の底面即ちＹ１面より下にあるエリアまたは深さまで延在していてもよい。一つかそれ以上の実施態様の場合、終端ユニット１０１は第２領域１５０の上面即ちＹ２面から第１領域（即ち基体層１１０）の底面即ちＹ１面まで延在していてもよい。これについては、図２を参照してさらに説明する。

【0037】

一般的に、絶縁破壊電圧（ＢＶ）は効果的な衝突電離が生じ、若干の電流が任意デバイス（例えば半導体デバイス１００など）に流れ始める印加電圧である。一般的な高電圧デバイスのエッジにある終端領域はＢＶの不安定性の影響を受けやすい領域である。終端領域の電圧はソース電圧（通常は接地電位である）から一般的な高電圧デバイスのエッジにおけるドレーン電圧（フルドレーン電位である）まで変動するからである。正しく管理を行わない限り、この電圧は一般的な高電圧デバイスの表面に伝わり、電界分布問題が発生する。従来技術の一般的な高電圧デバイスの場合、約３００ボルトのＢＶならば管理できる。対照的に、本明細書に開示する半導体デバイス１００の一つかそれ以上の実施態様の場合、６５０ボルトかそれ以上のＢＶを管理できる。制限を意図するものではないが、“高”ＢＶを例示すると６５０ボルト、８００ボルト、９００ボルト、１０００ボルト、１２００ボルトである。具体的には、本発明の態様に係る半導体デバイス１００は少なくとも６５０ボルト以上での高い頑丈性、信頼性および安定性を得るため設計する以上、高電圧、高電流および高温で取り扱うことができる能力を有する。換言すると、この半導体デバイス１００の場合、ソース電位（即ち接地電位またはソース１０２電位）から最も高い電圧までの急激な電圧遷移が起こり得る以上、電界分布を改善するために、２つかそれ以上の終端ユニット１０１を使用した設計を行う。

【0038】

例えば、半導体デバイスの第１領域１０５は単独のｎ-型材料などの単独の材料を使用して構成できる。限定を意図するものではないが、半導体デバイス１００の実例としてはｐ－ｎ接合ダイオード、ショットキーダイオードや絶縁ゲートバイポーラートランジスタ（ＩＧＢＴ）を例示できる。ｎ－型材料としては、シリコンに限定するわけではないが、シリコンカーバイドおよびガリウムナイトライドを例示できる。一つかそれ以上の実施態様の場合、第１領域１０５はシリコンカーバイド（ＳｉＣ）材料で構成できる。即ち、半導体デバイス１００はＳｉＣデバイスであり、このデバイスは従来技術のシリコン（Ｓｉ）デバイスよりも高電圧用途においてすぐれた性能を示す。特に、ＳｉＣはバンドギャップが（例えば約１．１２ｅＶの）Ｓｉより約３倍大きい（例えば約３．２６ｅＶ）であるため、すぐれた性能を発揮する。

【0039】

電気終端層１３５などの第１領域１０５の任意の層のドーピング濃度は本明細書に記載する（図３の方法３００などの）設計方法によって決定、調整および/または制御できる。例えば、電気終端層１３５はある範囲に基づいてドーピングできる。電気終端装置１３５における一例としてのドーピング範囲はエピタキシャル層１３０の３０％～７０％である。因みに、フローティングフィールドリング１４５はｐ－型としてドーピングでき、電気終端層１３５は軽度のドーピングｐ－型層であり、第１領域１０５の残りの部分はｎ－型層としてドーピングできる。なお、電気終端層１３５を過度にドーピングすると、フローティングフィールドリング１４５が電位を獲得し、これを分配することができなくなる。また、電気終端層１３５によってフローティングフィールドリング１４５のエピタキシャル層１３０のドーピングレベルへの依存性を抑制でき、プロセスの製造範囲を拡大できる。さらに、半導体デバイス１００が第２領域１５０から離れるに従って（例えばバッファー層１４０のドーピング度がエピタキシャル層１３０のそれよりも１０％以上程度高くなるに従って）、ドーピング度が高くなる。一般的に、終端ユニットＡ～Ｅ毎に、各チャネルビア１６５が対応する各フローティングフィールドリング１４５を各金属プレート１７０に接続する。さらに、各接続ビア１７５が対応する各フローティングフィールドプレート１８０を接続する。チャネルビア１６５、接続ビア１７５および金属プレート１７０は金属で構成できる。フローティングフィールドプレート１８０はドーピング度が過度に高い、第１領域１０５がｎ－型の場合には－型のようなポリシリコンであり、逆も成立する。

【0040】

一つかそれ以上の実施態様に係る図１の線図の終端ユニット１０１を詳細に示す図２を参照して説明を続ける。図２の終端ユニット１０１は内部にフローティングフィールドリング１４５．１Ｄ～１４５．５Ｄを有する。図２の終端ユニット１０１は誘電体膜１６０Ｄを有し、内部にチャネルビア１６５Ｄ、金属プレート１７０Ｄや接続ビア１７５だけでなく、フローティングフィールドプレート１８０Ｄを備える。図２の終端ユニット１０１の場合、すべてのフローティングフィールドリング１４５．１Ｄ～１４５．５Ｄをフローティングフィールドプレート１８０に接続する必要がないという技術的効果、利点および作用効果を示すため、製造プロセスを大幅に簡略化できる上に、設計を製造に特化する高度なリトグラフ技術/装置が必要なくなる。従って、図示するように、一つのフローティングフィールドリング１４５．１Ｄをフローティングフィールドプレート１８０Ｄに結合した状態では、残りのフローティングフィールドリング１４５．２Ｄ～１４５．５Ｄを結合する必要はない。

【0041】

図２の終端ユニット１０１については、Ｘ１－Ｘ２方向にそって延在するものと考えればよく、各フローティングフィールドリング１４５はＸ１方向に向いた左側即ちＸ１側、反対方向に向いた右側即ちＸ２側、Ｙ１方向に向いた底部側即ちＹ１側、および反対方向のＸ２方向に向いた上部側即ちＹ２側を有する。例えば、終端ユニット１０１はより広いフローティングフィールドリング１４５．１Ｄのすぐ左側（即ちＸ１方向）に位置するフローティングフィールドリング１４５．５Ｃの右側即ちＸ２側２９１から次のより広いフローティングフィールドリング１４５．１Ｅの左側（即ちＸ１方向）にあるフローティングフィールドリング１４５．１ＤのＸ２側２９２まで延在していてもよい。

【0042】

また、図２の終端ユニット１０１はＹ１－Ｙ２方向に延在すると考えてもよい。例えば、図２の終端ユニット１０１は基体層１１０の下面即ちＹ１面から誘電体膜１６０の上面即ちＹ２面まで延在していてもよい。別の例では、図２の終端ユニット１０１は電気終端層１３５のＹ１面から誘電体膜１６０の上面即ちＹ２面まで延在していてもよい。

【0043】

図１および/または図２の終端ユニット１０１の説明を続けると、電圧の遷移はドレーン１０２（および線図の右側即ちＸ２側）の最も高い電圧から接地即ちソース１０１（および図の左側即ちＸ１側）にかけて生じる。本発明の一部の態様に係る終端ユニットを有する半導体デバイス１００の一つかそれ以上の技術的効果、利点および/または作用効果には、この遷移に応じて、可能な限り最善の電界分布を実現できることがある。

【0044】

因みに、図１および図２のＹ１－Ｙ２方向（即ち基体層１１０から第１領域１５０の表面までの軸方向に沿う方向）においては、電界分布を実現する一定の距離が必要である。図１および図２のＸ１－Ｘ２横方向において（即ち左側から右側までの軸に沿う方向）、金属プレート１７０は領域面に機械的バリアを構成し、各部分がチャネルビア１６５を介して電位/電圧を獲得することによってグレード化している。即ち、各フローティングフィールドリング１４５によって獲得された電位/電圧がチャネルビア１６５から金属プレート１７０に伝達し、さらに接続ビア１７５を介してフローティングフィールドプレート１８０に（ショートして）伝達する。このように、各終端ユニット１０１（およびより具体的には内部のフローティングフィールドプレート１８０）の電圧は一定しない。むしろ、電位/電圧または終端ユニットＡ－Ｅごとの電圧降下が、電気終端層１３５内のフローティングフィールドリング１４５の位置および寸法に従って設計によって適応する。

【0045】

具体的には、電圧降下はプレート１７０、１８０およびフローティングフィールドリング１４５からなる適応マトリックス（ａｄａｐｔｉｖｅ ｍａｔｒｉｘ）によって制御する。ここで“適応”は電圧の蓄積として電圧を獲得することを示し、また“マトリックス”はプレート１７０、１８０およびフローティングフィールドリング１４５からなる構成を示す。このように、適応マトリックスがフローティングフィールドリング１４５の漸進的な制御された電圧降下によって制御される漸進的な電圧降下分布による電界分布における変化を管理する。これら構成部品が（例えば物理的距離、位置、配向、寸法などによって）ユニークな位置を占め、かつ（物理的なサイズおよび寸法、およびどの材料が相互にあるいは隣接して位置するかに応じて）誘電体膜１６０および電気終端層１３５全体における所定スペックおよび電界分布に関する設計方法によって構成できるからである。

【0046】

一つかそれ以上の実施態様の場合、従って、適応マトリックスはフローティングフィールドリング１４５と組み合わせたプレート１７０および１８０からなる特定の構成を有する。この適応マトリックスは図１の半導体デバイス１００と従来技術との間に深くかつ基本的な差異があることを説明するものである。本明細書に記載するように、従来技術のフィールドプレートの場合、電圧（デバイスによって定まり、適応できないソース電圧かドレーン電圧のいずれかの電圧）は固定している。対照的に、プレート１７０および１８０からなる適応マトリックスを使用するため、終端ユニットＡ－Ｅ内のフローティングフィールドリング１４５に蓄積する電圧として獲得し、かつビア１７５および１８５を介して生じる終端構成内から適応形態で分布する“適応”電圧を得ることが可能になる。

【0047】

一つかそれ以上の実施態様の場合、誘電体膜１６０は半導体材料（即ち第１領域１０５）の上に存在し、かつ異なる埋設要素間に位置する層間誘電体（ＩＬＤ）と表記できる。なお、デバイスの製造時だけでなく、デバイスの組み立ておよび実装時に被着した絶縁膜の場合、電界分布の劣化によりＢＶを低くできる成形化合物を一般に使用する。例えば、電界の場合、通常の使用時、あるいはデバイスのバーンイン試験時および適格性確認時に電圧値がシフトするか、あるいは大きくなり（例えば５Ｅ５～４Ｅ６ボルト/ｃｍ以上になる）、機能に問題が生じるか、あるいはデバイスの定格が劣化し、デバイスの電気パラメータを維持できなくなる。にもかかわらず、プレート１７０および１８０および終端ユニットＡ－Ｅからなる適応マトリックスが電圧降下を制御し、（フローティングフィールドリングの電圧降下が漸増し、かつ制御できるため）電界分布が変化することがない。

【0048】

図３は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスの製造方法３００を示すブロック線図である。この方法３００は、デバイス設計の目標スペックを利用するか、あるいは依拠する方法体系に基づく構造を提供するために使用するのが好ましい。目標スペックとしては、例えば、エンドユーザー、カスタマーまたはデザイナーの必要要件またはスペックに基づくスペック、または半導体デバイスの意図する使用、半導体デバイスの意図する機能、エンドユーザー、カスタマーまたはデザイナーの好みや別のソース（即ち設計ドキュメントまたは技術ドキュメントやスペック）であってもよく、これによって初期レイアウトを決定し、この初期レイアウトを例えばＢＶ設計目標に基づいて洗練巧緻化してもよい。

【0049】

例えば、上記方法３００はユニークなデザインパラメータまたは所定の設計パラメータを決定、設定、試験し、また、再設計および試験を想定することによって図１の半導体デバイス１００などの、適応エッジ終端を有する半導体デバイスを設計する反復プロセスを提供するものである。これら設計パラメータとしては終端ユニットの量/個数、およびこれらユニットの構造、寸法、構成、組成や要素を例示できる。反復プロセスを利用することによって、この方法３００では終端における電圧降下を金属およびフローティングフィールドプレート１７０および１８０に結合することによって、フローティングフィールドリング１４５の電圧を取得し、この電圧を分布させることによって終端を設計し、かつ洗練巧緻化できる。なお、定格電圧が３００ボルト以上のデバイスは通常“高”電圧デバイスと表示されるデバイスである。上記方法の一つかそれ以上の技術効果、作用効果および利点には少なくともほぼ６５０ボルト（例えば１２００ボルトかそれ以上の、あるいは数千ボルト）電圧分布を実現できる半導体デバイスを製造できることがある。

【0050】

本方法３００は少なくとも一つのメモリに保存したソフトウェアを使用して実施でき、また少なくとも一つのプロセッサによって実行できる。この少なくとも一つのメモリおよび少なくとも一つのプロセッサについては、バスまたは他の通信機構などの他のハードウェアで代用でき、コンピューティングシステムまたは環境内にハードウェアを備えることができる。少なくとも一つのプロセッサは一般的な用途または特定用途の任意の形式のプロセッサであってもよく、ＣＰＵ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレー（ＦＰＧＡ）、グラフィックス プロセッシング ユニット（ＧＰＵ）、コントローラ、マルチコアプロセッシングユニット、三次元プロセッサ、量子コンピューティングデバイスやこれらを併用したものを例示できる。少なくとも一つのプロセッサについても複数のプロセッシングコアを有するものとすることができ、これらコアの少なくとも一部が特定機能を実施できる構成であってもよい。マルチ並列処理も実行できる。少なくとも一つのメモリは少なくとも一つのプロセッサがアクセスする非一時的なコンピュータ可読媒体であってもよく、揮発性媒体、不揮発性媒体などを有していてもよく、少なくとも一つのプロセッサが実行または処理する情報、指示、命令やデータを保存する構成であってもよい。一つかそれ以上の実施態様の場合、ソフトウェアはテクノロジー コンピュータ支援設計（ＴＣＡＤ）シミュレーションソフトウェアを備えるか、又は、これに対応していてもよい。限定するものではないが、ＴＣＡＤとしてはＳｙｎｏｐｓｙｓ ＴＣＡＤやＳｉｌｖａｃｏ ＴＣＡＤを例示できる。一つかそれ以上の実施態様の場合、ソフトウェアは（ニューラルネットワークなどを使用した）機械学習および/または人工知能を活用することも可能である。

【0051】

本方法３００はブロック３１０で開始し、このブロックでは絶縁破壊電圧（ＢＶ）設計目標（即ち半導体設計の定義された、あるいは事前に決められた目標）を決定および/または設定する。この絶縁破壊電圧設計目標としては、例えば、半導体設計（ＳｉＣデバイス設計など）用ＢＶ±所定のパーセンテージまたは範囲を例示できる。ＢＶおよび半導体設計については、例えば対象デバイスの使用対象用途や所望の機能を考慮した上でデバイス設計スペックに従って決定できる。デバイス設計スペックには目標とする、あるいは製造対象の半導体デバイスの所望特性の細部（例えばデバイス設計の目標スペックおよびパラメータなど）を記載しておくのが好ましく、電子媒体などの媒体に保存しておくことができる。因みに、このソフトウェアを利用して、半導体デザインおよびＢＶを決定する際に役立つデバイス設計スペックを受信および/または分析できる。一つかそれ以上の実施態様では、このソフトウェアによって一つかそれ以上の入力（例えばユーザー入力）を受け取り、半導体設計のＢＶなどの各種特性を考慮、決定、選択、試験または設定する。

【0052】

一つかそれ以上の実施態様では、ＢＶは絶縁破壊電圧設計目標として選択することができ、あるいはこの絶縁破壊電圧の設計目標値は目標ＢＶよりも大きいパーセントとして設定する。例えば、初期入力値としてデバイス設計スペックよりも１０％以上の入力値を選択することができ、これはソフトウェアを使用する任意のシミュレーションの焦点となる。例えば、デバイス設計スペックが６５０ボルト、８００ボルト、９００ボルト、１０００ボルト、１２００ボルトまたは１８００ボルトのＢＶを示す場合に選択する絶縁破壊電圧はそれぞれ７１５ボルト、８８０ボルト、９００ボルト、１１００ボルト、１３２０ボルトおよび１９８０ボルトであってもよい。一つかそれ以上の実施態様では、絶縁破壊電圧設計目標は２００ボルト～１８００ボルトなどの一定の範囲か選択できる。なお、これらの範囲および電圧値は例示であり、制限を意図するものではない。

【0053】

本発明方法３００の場合、次に一つかそれ以上のブロック３２０、３３０および３４０に進むが、これらブロックは並列実施してもよく、任意の順番で行ってもよい。なお、ブロック３２０、３３０および３４０の任意の操作時に、ソフトウェアは半導体設計の点からＴＣＡＤシミュレーションソフトウェアを活用するか、あるいは利用できる。

【0054】

ブロック３２０では、終端ユニット毎に増分電圧降下を決定および/または設定する。終端ユニット毎の増分電圧降下は具体的な値を表すものではない。この増分電圧降下は獲得電圧であるか、あるいは動的適応値であり、結果としてこの適応終端ユニットが得られるからである。終端ユニット毎の増分電圧降下は設計に変動幅および自在性を担保するおおよその目標値を表すものである。例えば選択した増分電圧降下が２００ボルトの場合、これは±１０ボルト以上２００ボルト未満の範囲を示す。因みに、増分電圧降下はデバイス設計スペックに詳細に記載された中央値であり、ソフトウェアがデバイス設計スペックに関する入力を受け取り、これらから中央値を求めることができる。一つかそれ以上の実施態様では、ソフトウェアは増分電圧降下を決定/選定する一つかそれ以上の入力（即ちユーザー入力など）を受け取ることができる。このように、終端ユニット毎の増分電圧降下を決定/設定するため、設計によって適応エッジ終端の初期部分を実施できる。ソフトウェアはＳｉＣのどの増分要素が電圧を獲得したか、あるいは動的に適応したのかを決定することができる。これは例えば設計の各種目標スペックおよびパラメータを変更することによって実施することができる。

【0055】

なお、増分電圧降下を考慮することは従来技術には全く適用できない。従来の誘電体層素子は材料特性に従って、ポテンシャルフィールド分布を支配する容量性カップリングを介して電圧を固定するためである（これら従来の誘電体層素子は非適応性であるため、増分電圧降下を決定する必要がないからである）。一つかそれ以上の実施態様では、増分電圧降下は５０ボルト～３００ボルトの範囲などの範囲から選択でき、５０ボルト、１００ボルト、１２０ボルト、１５０ボルト、２００ボルトや３００ボルトなどの範囲から選択できる概算的な目標値として設定できる。なお、これら範囲および概算目標値は例示であり、制限的なものではない。

【0056】

ブロック３３０では、終端ユニットの量/個数を決定および/または設定する。例示する絶縁破壊電圧設計目標及び決定した増分電圧降下に従って、終端ユニットの最小/個数をある所定の範囲から選択する。例えば、この範囲としては４ユニット～８ユニットの範囲である。例えば、選択した絶縁破壊電圧目標が７１５ボルトで、選択した増分電圧降下が２００ボルトの場合には、ソフトウェアが終端ユニットの必要数が４であると決定する。４つの終端ユニットと７１５ボルトを設定すると、増分電圧降下は１７８．７５と評価できる（これは２００ボルトの±１０の範囲では些少である）。なお、各終端ユニットはこの終端ユニットの位置に基づいて設計を変更でき、また以降の反復位置では７１５ボルトを選択し得るソフトウェアでは８９．３８ボルトである。

【0057】

ブロック３４０では、終端ユニット毎の（フローティングフィールドリング１４５などの）素子の量/個数を決定および/または設定する。例えば、一つかそれ以上の終端ユニット内のＴＣＡＤシミュレーションソフトウェアを実行することによって、ソフトウェアがこの終端ユニットを対象として４素子～６素子などの領域に沿う素子設置数を決定する。次に、すべての終端ユニットが指定の素子数を備えるまで、ソフトウェアが次の終端ユニットを対象としてこの決定を繰り返す。なお、素子の領域は終端ユニットの領域よりも“密”であってもよく、あるいは“狭く”てもよい。因みに、４つの素子～６つの素子の領域は４つの終端ユニット～８つの終端ユニットからなる領域よりも“密”であるか、あるいは“狭い”。素子が“密な”構成または“狭い”構成を取るため、より小さく密に装填した素子の形成と終端レイアウト設計の容易さを両立できることを示している。

【0058】

ブロック３５０では、半導体デバイスの構造を生成する。この構造は終端ユニット毎の一つかそれ以上の増分電圧降下、終端ユニットの個数、終端毎の素子の量を使用することによって絶縁破壊電圧設計目標に従って生成できる。例えば、ソフトウェアはＴＣＡＤシミュレーションソフトウェアへの入力として終端ユニット毎の増分電圧降下、終端ユニット数、および/または終端ユニット毎の素子量を使用して当該構造を生成できる。例えば、当該構造は終端ユニットの素子/構成素子、または半導体デバイス全体の構成素子のパラメータを備えることができる。当該構造生成時には、ソフトウェアが終端ユニット毎にフローティングフィールドリングの大きさと寸法、およびこれらの間隔を自動的に決定する。

【0059】

例えば図２を参照して説明すると、本明細書に記載したデバイス設計スペックおよびソフトウェアシミュレーションを使用して、終端ユニット１０１のフローティングフィールドリング１４５．１Ｄは寸法Ａをもつように決定してもよく、終端ユニット１０１のフローティングフィールドリング１４５．２Ｄは寸法Ｂをもつように決定してもよく、終端ユニット１０１のフローティングフィールドリング１４５．３Ｄは寸法Ｃをもつように決定してもよく、終端ユニット１０１のフローティングフィールドリング１４５．４Ｄは寸法Ｄをもつように決定してもよく、また終端ユニット１０１のフローティングフィールドリング１４５．５Ｄは寸法Ｅをもつように決定してもよい。Ａ、Ｂ、Ｃ、ＤおよびＥは（横断面における）高さ、（横断面における）幅および/または容積などの寸法としてもよい。

【0060】

本実施例では、これら寸法はＡ＞Ｂ、Ａ＞Ｃ、Ａ＞ＤおよびＡ＞Ｅである。さらに寸法Ｂ、Ｃ、ＤおよびＥは実質的に同じであってもよい。なお、これら寸法は設計方法、好ましくは本明細書に記載する一つかそれ以上の方法で決定した場合に同じであってもよく、あるいは相違していてもよい。

【0061】

図２を参照して説明すると、本明細書に記載したデバイス設計スペックおよびソフトウェアシミュレーションを使用して、フローティングフィールドリング１４５．１Ｄと１４５．２Ｄとの間に間隔Ｓ１（または距離）を設定し、フローティングフィールドリング１４５．２Ｄと１４５．３Ｄとの間に間隔Ｓ２を設定し、フローティングフィールドリング１４５．３Ｄとフローティングフィールドリング１４５．４Ｄとの間に間隔Ｓ３を設定し、フローティングフィールドリング１４５．４Ｄと１４５．５Ｄとの間に間隔Ｓ４を設定してもよい。さらに、Ｓ１＞Ｓ２であり、Ｓ２、Ｓ３およびＳ４は実質的に同じであってもよいが、これら間隔（距離）は同じでもよく、あるいは相違していてもよい。この間隔の決定については、構造物の全体にわたって行うことができる。図４を参照して説明すると、図４は一つかそれ以上の実施態様に係る電気終端層１３５を示す線図４００である。

【0062】

上記線図４００には、一つかそれ以上の構造を生成する意味において決定できる電気終端層１３５の態様を示す。線図４００にはフローティングフィールドリング群４１２を対象とする間隙４１０、フローティングフィールドリング群４２６を対象とする間隙４２０および４２４、フローティングフィールドリング群４４６を対象とする間隙４４０および４４４、フローティングフィールドリング群４６６を対象とする間隙４６０および４６４、およびフローティングフィールドリング群４８６を対象とする間隙４８０および４８４を示す。なお、フローティングフィールドリング群４１６、４２６、４４６、４６６および４８６はそれぞれ図１および図２の終端ユニットＡ－Ｅに整合できる。これら間隙４１０、４２０、４２４、４４０、４４４、４６０、４６４、４８０および４８４それぞれの寸法は所定領域、即ちサブミクロンレベル（例えば０．０００１ｍｍ）からミクロンレベル（例えば０．００９ｍｍ）にそって設定できる。これら間隙４１０、４２０、４２４、４４０、４４４、４６０、４６４、４８０および４８４それぞれは初期相互設定時に変更してもよく、あるいは均一設定してもよい。

【0063】

一つかそれ以上の実施態様では、一つかそれ以上の構造の生成時に、チャネルビア１６５を介してフローティングフィールドプレート１７０に接続する各フローティングフィールドリング１４５．１の幅は任意の結合しないフローティングフィールドリング１４５．２－１４５．５よりも広く設定できる。さらに、一つかそれ以上の構造の生成時に、結合しないフローティングフィールドリング１４５．２－１４５．５は同じ幅を維持できる。例えば、金属プレート１７０およびフローティングフィールドプレート１８０の併用体にフローティングフィールドリング１４５．１の結合については、（例えばスペック設計の電圧レベルに応じて２０ボルトから３００ボルトまでの）所定の電圧降下量を示す適正なフローティングフィールドプレート１４５．１を対象としてソフトウェアによって決定する。同様に、すべてのフローティングフィールドリング１４５を特定の金属プレート１７０およびフローティングフィールドプレート１８０の併用体に結合するものではないが、上記群（即ち４９２、４９４、４９５、４９６および４９８）は特定の金属プレート１７０およびフローティングフィールドプレート１８０の併用体に対応する。

【0064】

決定ブロック３６０では、構造を評価する。例えば、図５に一つかそれ以上の実施態様に係る半導体デバイスの構造５００の線図を示す。構造５００は顧客や設計者がディスプレーまたはスクリーン上で評価することができるブロック３５０の例示的な出力を示す。構造５００は終端エリア５４６内にフローティングフィールドリング５０６および５４５を有し、金属製のフローティングフィールドプレート５７０およびポリシリコン製のフローティングフィールドプレート５８０を有する適応エッジ終端である。層５９０としてはＩＬＤ（例えばレベル間又は層間誘電体材料、一般的には熱酸化物および/または堆積酸化物）を例示できる。なお、フローティングフィールドプレート５７０に接続したフローティングフィールドリング５４５はｎ－チャネルＭＯＳＦＥＴ用のｐ－ウェルとすることができる。このｐ－ウェルはｎ－チャネルＭＯＳＦＥＴのｐ－ボディ層と同じとすることができる。

【0065】

決定ブロック３６０はサブブロック３６５および３７５を有し、これらサブブロックで構造全体の均質性分布（上界均質性）について例えば上記のソフトウェアを使用するなどして試験し、確認を行うとともに、構造のどのエネルギーが内部素子の臨界電界未満であるかについて試験し、確認を行う。

【0066】

サブブロック３６５については、ＴＣＡＤシミュレーションを使用するなどして一つかそれ以上の構造の電界分布を評価し、分布が均質であることを確認する。例えば評価時には、フローティングフィールドリングおよび/または終端ユニットの個数を最小限に抑えて、最終製品の半導体デバイスを簡略化することが望ましい場合もある。さらに、ソフトウェアについては、間隙４１０、４２０、４２４、４４０、４４４、４６０、４６４、４８０および４８４それぞれの寸法を初期設定値から、例えばこれら設定値を個別に変更（加減）することによって小さく抑制できるように設定できる。さらに、ソフトウェアによる評価では、ソフトウェアが指定された具体的な工場などの一つかそれ以上の入力を受け取り、当該工場のプロセス設計ルールを考慮して、最終製品である半導体デバイスを製造する。このように、ソフトウェアが製造性の態様を考慮し、判断する。

【0067】

サブブロック３７５に関しては、ＴＣＡＤシミュレーションソフトウェアを使用して、一つかそれ以上の構造の素子毎にクリティカルフィールドを評価する。ここで素子毎のクリティカルフィールドは、当該素子（即ちＢＶ）を形成材料のうちの不適合材料を特定するフィールドとすることができる。例えば、サプライヤー（仕入先）／工場が判断したエピタキシャル層１３０のトレランスについては、電気終端層１３５のドーピング範囲を評価するさいにソフトウェアが考慮できるため、一般的なドーピングレベル範囲をクリティカルフィールド未満である電気終端層１３５を対象として考慮できる。

【0068】

このようにして、デバイス設計時にＴＣＡＤシミュレーションソフトウェアによって性能を最適化する。等間隔の素子およびシミュレーションで構造を開始するため、構造の絶縁破壊電圧を戻すことができ（即ち構造が設計以上になることもなく、また設計以下になることもない）、電界分布も戻すことができる（即ち構造が（特定の定格をもつシリコンなどの）材料のクリティカルな電界を超えることはなく、また電界分布が均質になる）。一つかそれ以上の実施態様では、電界最大値は電界の５０％未満（１０％～４０％）である。ソフトウェア（カスタマー/デザイナー）が、値が１０％～２０％などの許容範囲に収まっているかを観察、評価、そして確認できる。確認できない場合には、一つかそれ以上の方法ステップで方法３００を繰り返し（ループバック）、既に選択したパラメータのいずれかを調節し、別なシミュレーションを実行できる。

【0069】

一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスの電界の漸増分布を示す線図６００である図６を参照して説明を続ける。一般的に述べると、操作時に電圧が急激に上昇すると、限界値に達するまで各フローティングフィールドリング（例えば１４５）の電位が高くなる。この漸増によって本明細書に記載する実施態様の適応性/動的特性を説明できる。線図６００に示すように、電界の漸増分布は終端のＸ１側または左側のソース１０２または接地電位におけるエッジから終端のＸ２エッジまたは右側にある（ピーク電圧にある）ドレーン１０３までをカバーする。例えば、電圧は適応エッジ終端半導体デバイス６００全体にわたってゼロで始まる。電圧が高くなるに従って、Ｘ１側即ち最も左側にある第１終端ユニットの電位が、７０ボルトの制限値（６９．２ボルトとして示す）に達するまで高くなる。残りの終端ユニットも高くなり続ける。電圧が第５の最終終端ユニットの後でも高止まりするため、ソフトウェア（顧客／設計者）によるさらなる評価および調整が必要である。場合にもよるが、等しい間隔で、および／または終端ユニット毎に素子数を変更した状態で別の終端ユニットを設けることも可能である。

【0070】

一つかそれ以上の実施態様では、この電圧スタッキングに対処するために、（Ｘ１方向からＸ２方向に移動し、図面の右側に移動する）最後の金属プレートおよび/または最後のフローティングフィールドプレートの寸法を設定、決定または調節できる。図７を参照して説明すると、図７は一つかそれ以上の実施態様に係る適応エッジ終端半導体デバイスを示す線図である。金属プレート１７０Ｅ（即ち右側または最後の金属プレートまたはドレーン側金属プレート）は（ソース側長さ７１０の追加部分である）長さ７０５およびドレーン側長さ７１５を備える。ソース側長さおよびドレーン側長さ７１０および７１５については、エピタキシャル層１３５のドレーン側面即ちＸ２面から測定する。因みに、金属プレート１７０Ｅのドレーン側面即ちＸ２面はエピタキシャル層１３５のドレーン側面またはＸ２面の外側に、あるいはこの面を超えて延在する。一つかそれ以上の実施態様では、ドレーン側長さ７１５はエピタキシャル層１３５のジャンクション深さ７２０に等しいか、あるいはこれよりも大きい。例えば、ドレーン側長さ７１５はジャンクション深さ７２０に対して２：１のサイズ比で設定できる。さらにフローティングフィールドプレート１８０Ｅ（即ち最後のフローティングフィールドプレートまたはドレーン側フローティングフィールドプレート）は、Ｘ１－Ｘ２距離７３０によって示すように、エピタキシャル層１３５のドレーン側面の内側に、あるいはこの面の内部にドレーン側面即ちＸ２面を備えることができる。即ち、金属プレート１７０Ｅを長く延ばすと、より大きな表面距離（即ちジャンクション深さ７２０に等しいか、これよりも大きいドレーン側長さ７１５）全体に電圧を広げることによって電圧のスタッキングに対処できる。

【0071】

ブロック３９０では、絶縁破壊電圧設計目標を対象とする最終終端レイアウト設計を決定する。最終終端レイアウト設計は電界分布を使用して絶縁層内のピーク電界を小さく抑えるため、絶縁層内に存在する電荷による不安定さによって高い電界が発生し、ＢＶ低下が発生することがなくなる。例えば、ＳｉＣ材料の場合、高い電界は５Ｅ５～４Ｅ６ボルト/ｃｍに達し、最大の電界領域がデバイス内の電界の最大値になり、電界がデバイス全体で均一でなくなるため、面積がかなり制限されることになる。即ち、半導体デバイス１００は“頑丈かつ安定な”ＢＶを有することになる。換言すると、異なる操作条件下での半導体デバイス１００の使用寿命全体を通してＢＶが一定化するとともに半導体デバイスの適格性評価に必要なストレス評価および適格性評価の手続においても変化することはない。

【0072】

異なる半導体具体化の実施例を添付図面に即して説明してきた。これら実施例は相互に排除するものではなく、一つの実施例に認められる特徴は一つかそれ以上の他の実施例の特徴と併用でき、これに随伴する実施態様を実現できる。従って、添付図面に示す実施例は例示のみを目的とし、どのように意味においても本発明を限定する意図はない。

【0073】

当業者ならば、追加的な切断、湾曲、積層または層化などの方法ステップを追加使用できることを理解できるはずである。

【0074】

また、以上の説明は例示のみを目的とし、限定を意図するものではなく、発明の精神および範囲から逸脱することなく、本発明は各種の異なる実施態様で実施可能である。以上本発明を詳細に説明してきたが、当業者ならば、本明細書に具体的に開示した発明性のある考え方および原理原則を変更することなく、多数の物理的変更を本発明に加えることが可能なことを容易に理解できるはずである。また、好適な実施態様のごく一部を組み込んだ多数の実施態様も可能であり、このようなごく一部に関しても、本明細書に開示した発明性のある考え方および原理原則を変更するものではない。本発明の実施態様および場合に応じて採用する構成はあらゆる点で例示および／または説明のみを目的とするもので、限定を目的とするものではない。以上説明してきた記載ではなく、特許請求の範囲に記載した本発明の範囲、および請求項と同じ意味および同じ範囲に包含されるすべての実施態様に対する選択肢、変更選択肢はいずれも本発明の範囲内に包含されるものである。

【符号の説明】

【0075】

１００ 半導体デバイス
１０５ 第１領域
１１０ 基体層
１２０ バッファー層
１３０ エピタキシャル層
１３５ 電気終端層
１５０ 第２領域
１８５ 高電圧側金属プレート
１９０ ゲート
３００ 方法
３６０ 決定ブロック
４００ 線図
５００ 構造
５４６ 終端エリア
５７０ 金属製のフローティングフィールドプレート
５８０ ポリシリコン製のフローティングフィールドプレート
５９０ 層
７０５ 長さ
７１５ ドレーン側長さ
７２０ ジャンクション深さ
７３０ Ｘ１－Ｘ２距離
１０２、１０３ ドレーン
１７０、７１０ ソース側長さ
３６５、３７５ サブブロック
３１０、３２０、３３０、３４０、３５０、３９０ ブロック
４１２、４１６、４２６、４４６、４６６、４８６ フローティングフィールドリング群
４１０、４２０、４２４、４４０、４４４、４６０、４６４、４８０、４８４ 間隙
１０１、Ａ－Ｅ 終端ユニット
１４５．１、１８０、１８０Ａ、１８０Ｂ、１８０Ｃ、１８０Ｄ、１８０Ｅ フローティングフィールドプレート
１６０、１６０Ｄ 誘電体膜
１６５、１６５Ａ、１６５Ｂ、１６５Ｃ、１６５Ｄ、１６５Ｅ チャネルビア
１７０、１７０Ｅ、１７５Ａ、１７５Ｂ、１７５Ｃ、１７５Ｄ、１７５Ｅ 金属プレート
１７５、１７５Ａ、１７５Ｂ、１７５Ｃ、１７５Ｄ、１７５Ｅ 接続ビア
１４５、１４５．１Ｂ－１４５．５Ｂ、１４５．１Ｃ－１４５．５Ｃ、１４５．１Ｄ－１４５．５Ｄ、１４５．１Ｅ－１４５．４Ｅ、５０６、５４５ フローティングフィールドリング
２９１、２９２ Ｘ２側
Ａ、Ｂ、Ｃ、Ｄ、Ｅ 寸法

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】