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特表2025-506198インターポーザを有する量子計算装置並びにその製造方法及び動作方法、窒化タンタルを備える量子計算装置及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-03-07
(54)【発明の名称】インターポーザを有する量子計算装置並びにその製造方法及び動作方法、窒化タンタルを備える量子計算装置及びその製造方法
(51)【国際特許分類】
H10N 60/82 20230101AFI20250228BHJP
H10N 60/01 20230101ALI20250228BHJP
H10N 60/80 20230101ALI20250228BHJP
H01P 3/00 20060101ALI20250228BHJP
【ＦＩ】
H10N60/82
H10N60/01 W ZAA
H10N60/80 Z
H01P3/00 100
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024547794
(86)(22)【出願日】2023-02-10
(85)【翻訳文提出日】2024-08-30
(86)【国際出願番号】 EP2023053336
(87)【国際公開番号】W WO2023152308
(87)【国際公開日】2023-08-17
(31)【優先権主張番号】2030907
(32)【優先日】2022-02-11
(33)【優先権主張国・地域又は機関】NL
(81)【指定国・地域】
(71)【出願人】
【識別番号】524301492
【氏名又は名称】クアントウェア・ホールディング・ビー．ブイ．
【氏名又は名称原語表記】ＱＵＡＮＴＷＡＲＥ ＨＯＬＤＩＮＧ Ｂ．Ｖ．
【住所又は居所原語表記】Ｅｌｅｋｔｒｏｎｉｃａｗｅｇ １０，２６２８ ＸＧ Ｄｅｌｆｔ，ＮＥＴＨＥＲＬＡＮＤＳ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ブルーノ、アレッサンドロ
(72)【発明者】
【氏名】フラール、ソフィア
(72)【発明者】
【氏名】レイラールスダム、マッテイス
【テーマコード（参考）】
4M113
4M114
5J014
【Ｆターム（参考）】
4M113AA00
4M113AC45
4M113AC50
4M113AD51
4M113CA12
4M113CA13
4M113CA16
4M113CA17
4M114DB14
4M114DB16
4M114DB17
5J014AA00
(57)【要約】
導電性材料を備え且つ複数のキュービット（３４）を形成するパターン層であって、基板層とパターン層とが層スタック（３１）を形成するように、基板層に隣接し且つ平行なパターン層を備える量子計算装置（３０）が開示される。量子計算装置は、層スタックに機械的に接続された剛性接続要素（３７）を備えるインターポーザを更に備え、ここで、接続要素は、実質的に平面であり、基板層が形成されている平面に対して非平行な平面において配置されており、接続要素は、パターン層に電気的接続を提供するための、接続要素上又はその中に形成された導電性要素（３８）、好ましくは伝送線を備える。
【選択図】図３
【選択図】図３
【特許請求の範囲】
【請求項1】
量子計算装置であって、基板層と、
前記基板層とパターン層とが層スタックを形成するように、前記基板層に隣接し且つ平行な前記パターン層、ここにおいて、前記パターン層は、導電性材料を備え、前記層スタックは、複数のキュービットを形成する、と、
前記層スタックに機械的に接続された剛性接続要素を備えるインターポーザ、ここにおいて、前記接続要素は、実質的に平面であり、前記基板層が形成されている前記平面に対して非平行な平面において配置されており、前記接続要素は、前記パターン層に電気的接続を提供するための、前記接続要素、好ましくは伝送線の上又はその中に形成された導電性要素を備える、と、
を備える量子計算装置。
【請求項2】
前記接続要素は、実質的に長方形又は正方形の形状である、請求項１に記載の量子計算装置。
【請求項3】
前記インターポーザは、直流的に、誘導的に、又は容量的に、前記パターン層に電気的に接続されている、請求項１又は２に記載の量子計算装置。
【請求項4】
前記基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、前記パターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製されている、請求項１～３のいずれか一項に記載の量子計算装置。
【請求項5】
前記パターン層は、原子層堆積、蒸着、分子線エピタキシ、及び／又はスパッタリングによって形成されている、請求項１～４のいずれか一項に記載の量子計算装置。
【請求項6】
前記インターポーザ、好ましくは前記接続要素は、前記基板層に使用されるものと同じ材料から作製されている、請求項１～５のいずれか一項に記載の量子計算装置。
【請求項7】
前記接続要素は、接続基板層を備えるか、又は、接続基板層と、前記接続基板層に隣接し且つ平行な接続パターン層と、を備え、前記接続パターン層は、導電性材料を備え、好ましくは、前記接続基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、好ましくは、前記接続パターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくはタンタル等の超伝導材料から作製されており、
好ましくは、前記接続パターン層は、導電性層で被覆されている、
請求項１～６のいずれか一項に記載の量子計算装置。
【請求項8】
前記キュービットは、超伝導キュービット、スピンキュービット、トラップされたイオン、若しくは中性原子を備え、並びに／又は、前記パターン層は、量子計算回路を更に形成し、前記量子計算回路は、フォトニック量子回路及び／若しくは別のチップ要素、好ましくは、制御電子機器、読み出し回路、増幅器、フィルタ、及び／若しくはトランスデューサを備える、
請求項１～７のいずれか一項に記載の量子計算装置。
【請求項9】
前記接続要素は、機能要素を更に備え、前記機能要素は、前記キュービットから入力を得る、及び／若しくは前記キュービットに出力を送る回路構成要素であり、並びに／又は、前記機能要素は、前記量子計算回路構成要素からの前記入力／出力信号を修正し、好ましくは、前記機能要素は、ローパスフィルタ、減衰器、ＤＣ－ブロック、ＩＲフィルタ、方向性結合器、ルーティング線、サーキュレータ、及び／若しくは増幅器を備える、請求項１～８のいずれか一項に記載の量子計算装置。
【請求項10】
前記接続パターン層は、前記機能要素を形成する、請求項７に従属する請求項９に記載の量子計算装置。
【請求項11】
前記接続要素は、マイクロ波駆動、磁束バイアス、フィードライン入力／出力、前記増幅器若しくはサーキュレータのためのポンプ、パラメトリック増幅器、サーキュレータ、方向性結合器、又はルーティング線の機能のうちの少なくとも１つを有する、請求項１～１０のいずれか一項に記載の量子計算装置。
【請求項12】
前記キュービットへの及び／又は前記キュービットからのルーティングは、前記接続要素を介して少なくとも部分的に行われる、請求項１～１１のいずれか一項に記載の量子計算装置。
【請求項13】
前記インターポーザは、前記パターン層に直接的に接続されているか、又は、前記インターポーザは、好ましくは、ビアを通じて、前記パターン層に間接的に接続されている、請求項１～１２のいずれか一項に記載の量子計算装置。
【請求項14】
前記接続要素及び前記層スタックは、前記接続要素を前記層スタックに機械的及び／又は電気的に結合するための接続プロファイルを有する接続面をそれぞれ有し、好ましくは、前記層スタックの前記接続面は、前記層スタックの最外層であり、より好ましくは、前記層スタックの前記接続面は、前記パターン層であり、好ましくは、前記接続プロファイルは、結合構造、好ましくは、凹部、凸部、結合ピンを備え、好ましくは、前記結合構造は、自動位置合わせである、請求項１～１３のいずれか一項に記載の量子計算装置。
【請求項15】
前記接続面上に形成された前記接続プロファイルは、リソグラフィ、深掘り反応性エッチング、及び／又はフォトアブレーションを通じて作り出される、請求項１４に記載の量子計算装置。
【請求項16】
接続可能な回路構成要素を更に備え、ここにおいて、前記接続要素は、前記層スタック、好ましくは前記キュービットと、前記接続可能な回路構成要素との間の中間リンクであり、好ましくは、前記接続可能な回路構成要素は、コネクタ付き回路、より好ましくは、プリント回路基板又は導波路のアレイを備える、請求項１～１５のいずれか一項に記載の量子計算装置。
【請求項17】
前記接続可能な回路構成要素は、少なくとも、第２の基板層と、前記第２の基板層に隣接し且つ平行な第２のパターン層と、によって形成された第２の層スタックを備え、前記第２のパターン層は、少なくとも１つの量子計算回路構成要素を形成する、請求項１６に記載の量子計算装置。
【請求項18】
前記第２の層スタックは、前記層スタックに実質的に平行であり、前記接続要素に対して角度をなし、好ましくは、実質的に直交し、好ましくは、前記第２の層スタックは、前記層スタックと実質的に同じ平面において配置されており、前記層スタック及び前記第２の層スタックは、前記インターポーザにおけるルーティング線を介して電気的に接続されているか、又は
前記第２の層スタックは、前記層スタックが配置されている前記平面とは異なる平面において配置されており、前記接続要素は、前記層スタックが配置されている前記平面から、前記第２の層スタックが配置されている前記平面まで到達する、
請求項１７に記載の量子計算装置。
【請求項19】
前記接続可能な回路構成要素は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備え、好ましくは、前記第２の量子計算回路は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備える、請求項１６～１８のいずれか一項に記載の量子計算装置。
【請求項20】
前記インターポーザは、接続要素のアレイを備え、前記接続要素は、互いに実質的に平行であり、前記層スタックに対して角度をなし、好ましくは、実質的に直交し、前記アレイの各接続要素は、前記パターン層に接続されており、好ましくは、前記接続要素は、前記水平面上の前記キュービットの間隔に関連した特定の間隔で離間されている、請求項１～１９のいずれか一項に記載の量子計算装置。
【請求項21】
前記インターポーザは、少なくとも１つのスペーサ要素を備え、好ましくは、前記接続要素は、前記少なくとも１つのスペーサ要素によって位置合わせされており、
前記スペーサ要素は、好ましくは、シリコン貫通ビアを通じて、前記接続要素及び／又は前記層スタックに機械的に接続されており、
前記少なくとも１つのスペーサ要素は、前記層スタックの前記基板平面に対して非平行な平面、好ましくは、前記層スタックの前記基板平面に対して実質的に直交する平面において配置されており、より好ましくは、前記スペーサ要素は、前記１つ以上の接続要素に平行である平面において配置されており、
好ましくは、前記インターポーザは、複数のスペーサを備え、より好ましくは、前記複数のスペーサは、前記接続要素と交互になっている、
請求項２０に記載の量子計算装置。
【請求項22】
前記少なくとも１つのスペーサは、スペーサ基板層を備えるか、又は、スペーサ基板層と、前記スペーサ基板層に隣接し且つ平行なスペーサパターン層と、を備え、前記スペーサパターン層は、導電性材料を備え、好ましくは、前記スペーサ基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、好ましくは、前記スペーサパターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製されており、
好ましくは、前記スペーサパターン層は、導電性層で被覆されている、
請求項２１に記載の量子計算装置。
【請求項23】
前記少なくとも１つのスペーサは、機能スペーサ要素を備え、好ましくは、前記機能スペーサ要素は、シールドを備え、及び／又は、前記少なくとも１つのスペーサは、前記接続可能な回路構成要素、例えばＰＣＢを有する導波路を備える、請求項２１又は２２に記載の量子計算装置。
【請求項24】
前記層スタックは、１つ以上の基板層上に堆積された複数のパターン層を備え、各パターン層は、量子回路構成要素、好ましくはキュービットを備える、請求項１～２３のいずれか一項に記載の量子計算装置。
【請求項25】
前記層スタックにおける前記層、及び／又は、前記接続要素における層は、シリコン貫通ビアを通じて接続されており、好ましくは、前記層スタック及び／又は前記接続要素は、貫通ビア及び／又はブラインドビアを備える、請求項１～２４のいずれか一項に記載の量子計算装置。
【請求項26】
第２のインターポーザが、前記インターポーザが前記層スタックに機械的に接続されているところの前記層スタックの反対側の端部において、前記層スタックに機械的に接続されており、好ましくは、前記パターン層の前記入力フィードラインは、前記インターポーザを介して設けられており、前記パターン層の前記出力フィードラインは、前記第２のインターポーザを介して設けられている、請求項１～２５のいずれか一項に記載の量子計算装置。
【請求項27】
複数のインターポーザが、前記層スタックの接続面に機械的及び電気的に接続されており、及び／又は、複数の層スタックが、インターポーザと交互になっている、請求項１～２６のいずれか一項に記載の量子計算装置。
【請求項28】
請求項１～２７のいずれか一項に記載の量子計算装置を使用して、量子計算演算を行う方法。
【請求項29】
量子計算装置を製造する方法であって、基板を設けることと、
前記基板層とパターン層とが層スタックを形成するように、前記基板層の上部に且つ前記基板層と平行に前記パターン層を堆積すること、ここにおいて、前記パターン層は、導電性材料を備え、前記層スタックは、複数のキュービットを形成する、と、
インターポーザに含まれる剛性接続要素を前記層スタックに機械的に接続すること、ここにおいて、前記接続要素は、実質的に平面であり、前記基板層が形成されている前記平面に対して非平行な平面において配置されている、と、
前記パターン層に電気的接続を提供するために、前記接続要素、好ましくは伝送線の上又はその中に導電性要素を形成することと、
前記導電性要素を前記パターン層に電気的に結合することと、
を備える方法。
【請求項30】
量子計算装置であって、基板層と、
前記基板層とパターン層とが層スタックを形成するように、前記基板層に隣接し且つ平行な前記パターン層、ここにおいて、前記パターン層は、導電性材料を備え、前記層スタックは、少なくとも１つの量子計算回路構成要素、好ましくは、接地平面、共振器、導波路、及び／又はキュービットキャパシタを形成する、と、
を備え、
ここにおいて、前記導電性材料は、窒化タンタルを備える、
量子計算装置。
【請求項31】
前記基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、前記量子計算回路構成要素は、キュービット、好ましくは、超伝導キュービット若しくはスピンキュービットを備える、請求項２５に記載の量子計算装置。
【請求項32】
量子計算装置を製造する方法であって、基板層を設けることと、
パターン層が、窒化タンタルを備え、且つ、少なくとも１つの量子計算回路構成要素、好ましくはキュービット、より好ましくは超伝導キュービット又はスピンキュービットを形成するように、窒化タンタルを用いた原子層堆積及び／又はスパッタリングを使用して、前記基板層の上部に前記パターン層を堆積させること、ここにおいて、好ましくは、前記基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製されている、と、
を備える方法。
【発明の詳細な説明】
【技術分野】
【0001】
[0001]本開示は、一般に、量子計算の分野に関する。より具体的には、限定はしないが、本開示は、インターポーザを利用する量子計算装置に関する。更に、本発明は、窒化タンタルを備える量子計算装置に関する。
【背景技術】
【0002】
[0002]量子計算は、量子アルゴリズムを実行することによって計算タスクを行うために、重ね合わせ、干渉、及びエンタングルメント等の、量子状態の特性を使用する。いくつかの量子計算アーキテクチャでは、これらの量子アルゴリズムは、超伝導キュービットを備える量子プロセッサ上で実行される。
【0003】
[0003]キュービット又は量子ビットは、２状態（又は２準位）の量子力学系であり、量子状態の特性を示す最も単純な量子系の１つである。キュービットの一般的な量子状態は、その２つの正規直交基底状態：｜０〉及び｜１〉の線形重ね合わせによって表され得る。
【0004】
[0004]特定の物理系への様々な超伝導キュービットの実装が存在する。３つの超伝導キュービット原型が、位相キュービット、電荷キュービット、及び磁束キュービットであるが、多くの混成が存在する。任意のキュービットの実装について、基底状態は、物理系の異なる状態に、典型的には、物理系の量子化されたエネルギー準位に、又はそれらの量子重ね合わせにマッピングされることになる。
【0005】
[0005]例えば、スピンキュービットを備える、他の量子計算アーキテクチャが存在する。これらは、スピンキュービット量子コンピュータと呼ばれる。それらの機能は、半導体デバイスにおける電荷担体のスピンを制御することに基づく。電荷担体は、電子及び電子正孔であり得る。
【0006】
[0006]超伝導キュービット及びスピンキュービットは、量子計算の分野内の有望な技術の例である。しかしながら、大規模な量子コンピュータを構築するには、いくつかの技術的な課題がある。例えば、実用的な量子コンピュータは、物理的にスケーラブルである必要があり、即ち、将来有用な量子計算を達成するためには、量子プロセッサにおけるキュービットの数と品質との両方が、大幅にスケールアップしなければならない。
【0007】
[0007]量子コンピュータをスケーリングさせるタスクが直面する最も基本的な課題が、キュービットの脆弱性である。計算を成功裏に実行するためには、全てのキュービットが、量子コヒーレント状態に保たれなければならない。量子コヒーレンスは、量子状態が、熱化の影響及び相互作用に直面した際に、そのエンタングルメント及び重ね合わせを維持する能力を指す。量子系における任意の環境干渉は、通常、デコヒーレンス（decoherence）、即ち、量子コヒーレンスの損失として知られるものを生じる。デコヒーレンスは、不可逆的であり、情報の損失をもたらし、これは、キュービットが「崩壊する（collapse）」か、又は重ね合わせの状態から外れ、従って、所望の量子状態の損失をもたらすからである。ノイズとして知られるこれらの環境干渉は、振動、放射、電磁波、又は温度のごく僅かな変動を含む。
【0008】
[0008]量子プロセッサにおけるキュービットの数をスケールアップすることに対するかなりのボトルネックが、現在の２次元量子プロセッサアーキテクチャに関連付けられた空間的な問題によって生じる。
【0009】
[0009]第１に、チップエッジは、線形にスケーリングし、一方、チップ要素の配置用の面積は、二乗のオーダーで（quadratically）スケーリングするので、横方向のワイヤボンドは、チップエッジにおける空間不足を引き起こす。従って、より多くのキュービットが量子プロセッサにおいて実装されるにつれて、チップ要素によって占められる表面積は、チップの外周よりも速く増大し、全てのキュービットへのワイヤボンディングを収容するのに十分な空間がチップのエッジにおいて存在しない状況をもたらす。
【0010】
[0010]第２に、導波路をチップのエッジにルーティングする必要性は、チップ要素が二乗のオーダーで増大するにつれて、オンチップルーティング問題につながる。
【0011】
[0011]第３に、ワイヤ及び他の構成要素のアップチェーンファンアウト（up-chain fan-out）もまた、空間的な問題を生じさせる。
【0012】
[0012]上述のボトルネックのうちの最初の２つに対する部分的な解決策が、各相互接続が関連するキュービットに近接して配置されることを可能にし、チップのエッジへのルーティングの必要性をなくし、反復可能且つタイル化可能な（tileable）レイアウトを可能にしている、先行技術文献ＥＰ ３ ４２７ ３１０ Ｂ１によって表されている。ファンアウトの問題を招くことなく、スケーラブルな方法で導波路を延長（continue）ための適切な技術が提供されていないので、この解決策だけでは十分ではない。
【0013】
[0013]超伝導キュービットのための特定の設計上の選択の例示的なケースでは、各キュービットが、マイクロ波駆動、磁束バイアス、及び入力／出力フィードラインへのアクセスを必要とするので、平均でキュービット当たり約２．５本の伝送線が必要である。入力／出力フィードラインは、場合によっては、キュービット間で共有され得る。伝送線は、通常、チップのエッジに向かってルーティングされ、そこで、信号は、ワイヤボンドを通じてプリント回路基板上に配置されたコネクタへと継続される。少量のキュービットのケースでは、これは依然として実現可能なオプションである。しかしながら、チップ上のキュービットの数をスケールアップするとき、これは、コネクタサイズ及びオンチップルーティングの困難性に起因して、チップエッジにおける空間的な問題をもたらす。
【0014】
[0014]スピンキュービットのケースでは、多数の（a large plurality of）低周波ゲートが必要とされる。従って、チップ上のスピンキュービットの数をスケールアップする場合、空間的な問題は、超伝導キュービットの場合よりも、より一層差し迫ったものになる。
【0015】
[0015]高いキュービット数を有する量子プロセッサを作り出す際の第２のボトルネックは、特定のチップ上で全てのキュービットが機能している確率（換言すれば、チップの歩留り（chip yield））が、キュービットの数とともに指数関数的に低減するという事実によって生じる。
【0016】
[0016]実用的な量子コンピュータを構築する際の別の技術的な課題が、有用な量子計算を達成するためには、キュービットは、誤りを回避するために、著しい品質のものである必要があることである。高品質のキュービットの１つの尺度が、長いデコヒーレンス時間、即ち、キュービットがその量子コヒーレント状態を失うまでに要する時間である。（タスクを行う必要があるキュービットのデコヒーレンス時間よりも長い）時間のかかるタスクは、ある特定の量子アルゴリズムを使用して行うことが困難であり得、これは、十分に長い持続時間の間、キュービットの重ね合わせの状態を維持することが、最終的には、デコヒーレンスに起因してそれらのキュービットが崩壊することをもたらすことになるからである。この理由から、デコヒーレンス時間を増大させる方法が、現在、研究の主要な議題である。
【発明の概要】
【0017】
[0017]先行技術の上述の欠点に対処するために、本開示の第１の態様によれば、量子計算装置が提案される。量子計算装置は、基板層と、基板層とパターン層とが層スタックを形成するように、基板層に隣接し且つ平行なパターン層、ここで、パターン層は、導電性材料を備え、量子計算回路構成要素の少なくとも一部を形成する、と、層スタックに機械的に接続されており且つ非平行な平面において配置されている、即ち、基板層が形成されている平面に対して平行でない平面において配置されている実質的に剛性の接続要素、及び、パターン層に電気的接続を提供するための、接続要素上又はその中に形成された導電性要素を備えるインターポーザと、を備える。実質的に剛性の接続要素は、好ましくは、層スタックの基板層が形成されている平面に対して実質的に直交する平面において配置されている。導電性要素は、好ましくは、接続要素上又はその中に形成された伝送線である。量子計算装置は、好ましくは、複数の計算回路構成要素と、複数の接続要素を備える複数のインターポーザと、を備える。
【0018】
[0018]一実施形態では、接続要素は、実質的に平面であり、好ましくは、接続要素は、実質的に長方形又は正方形の形状である。
【0019】
[0019]一実施形態では、インターポーザは、パターン層に電気的に接続されており、電気的接続は、接続要素とパターン層との間で、直流的に、誘導的に、及び／又は容量的に行われる。
【0020】
[0020]一実施形態では、基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくは他の誘電体材料から作製されているか、又はそれらを含み、並びに／或いは、パターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、若しくは好ましくは窒化タンタル、又はこれらの材料の組合せ等の超伝導材料から作製されているか、又はそれらを含む。
【0021】
[0021]一実施形態では、パターン層は、原子層堆積、蒸着、分子線エピタキシ、及び／又はスパッタリングによって、少なくとも部分的に形成されている。
【0022】
[0022]一実施形態では、接続要素は、基板層に使用されるのと同じ材料から少なくとも部分的に作製されており、完全なインターポーザもまた、この材料から少なくとも部分的に作製され得る。
【0023】
[0023]一実施形態では、量子計算回路構成要素は、キュービット、フォトニック量子回路、並びに／又は、キュービット若しくはフォトニック量子回路に関連付けられたチップ要素、好ましくは、制御電子機器、読み出し回路、増幅器、フィルタ、及び／若しくはトランスデューサを備える。キュービットは、好ましくは、超伝導キュービット、スピンキュービット、トラップされたイオンキュービット、又は中性原子キュービットを備える。量子計算回路構成要素は、複数のキュービット、フォトニック量子回路、及び関連付けられたチップ要素を備え得る。
【0024】
[0024]一実施形態では、接続要素は、機能要素を更に備え、機能要素は、量子計算回路構成要素から入力を受け取り、及び／又は、量子計算回路構成要素に出力を送る回路構成要素であり、好ましくは、機能要素は、ローパスフィルタ、減衰器、ＤＣ－ブロック、ＩＲフィルタ、方向性結合器、サーキュレータ、及び／又は増幅器を備える。
【0025】
[0025]一実施形態では、接続要素は、以下の機能のうちの少なくとも１つを有し得る：マイクロ波駆動、磁束バイアス、フィードライン入力／出力、増幅器若しくはサーキュレータのためのポンプ、パラメトリック増幅器、サーキュレータ、方向性結合器、又はルーティング線。
【0026】
[0026]一実施形態では、量子計算回路構成要素への入力及び／又は量子計算回路構成要素からの出力のルーティングは、少なくとも部分的に接続要素を介して行われる。
【0027】
[0027]一実施形態では、インターポーザは、パターン層に直接的に接続されているか、又は、インターポーザは、好ましくは、ビアを通じて、パターン層に間接的に接続されている。
【0028】
[0028]一実施形態では、接続要素及び層スタックは、接続要素を層スタックに機械的及び／又は電気的に結合するための接続プロファイルを有する接続面をそれぞれ有し、好ましくは、層スタックの接続面は、層スタックの最外層であり、より好ましくは、層スタックの接続面は、パターン層であり、好ましくは、接続プロファイルは、結合構造、好ましくは、凹部、突出部、結合ピンを備え、好ましくは、結合構造は、自動位置合わせである。
【0029】
[0029]一実施形態では、接続面上に形成された接続プロファイルは、リソグラフィプロセス、深掘り反応性エッチング、及び／又はフォトアブレーションを使用して作り出される。
【0030】
[0030]一実施形態では、量子計算装置は、接続可能な回路構成要素を更に備え、ここで、接続要素は、層スタック、好ましくは量子計算回路構成要素と、接続可能な回路構成要素との間の中間リンクであり、好ましくは、接続可能な回路構成要素は、コネクタ付き回路（connectorized circuit）、より好ましくは、プリント回路基板又は導波路のアレイを備える。
【0031】
[0031]一実施形態では、接続可能な回路構成要素は、少なくとも、第２の基板層と、第２の基板層に隣接し且つ平行な第２のパターン層と、によって形成された第２の層スタックを備え、ここで、第２のパターン層は、少なくとも１つの第２の量子計算回路構成要素を形成する。
【0032】
[0032]一実施形態では、第２の層スタックは、層スタックに実質的に平行であり、接続要素に対して角度をなし、好ましくは、実質的に直交し、好ましくは、第２の層スタックは、層スタックと実質的に同じ平面において配置されており、層スタック及び第２の層スタックは、インターポーザにおけるルーティング線を介して電気的に接続されているか、又は第２の層スタックは、層スタックが配置されている平面とは異なる平面において配置されており、接続要素は、層スタックが配置されている平面から、第２の層スタックが配置されている平面まで到達する。
【0033】
[0033]一実施形態では、接続可能な回路構成要素は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備え、好ましくは、第２の量子計算回路は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備える。
【0034】
[0034]一実施形態では、インターポーザは、接続要素のアレイを備え、これら接続要素は、互いに実質的に平行であり、層スタックに対して角度をなし、好ましくは、実質的に直交し、アレイの各接続要素は、パターン層に接続されており、好ましくは、接続要素は、水平面上のキュービットの間隔に関連した特定の間隔で離間されている。
【0035】
[0035]一実施形態では、層スタックは、複数のパターン層を備え、各パターン層は、量子計算回路構成要素を備える。
【0036】
[0036]一実施形態では、層スタックにおける層、及び／又は、接続要素における層は、シリコン貫通ビアを通じて接続されており、好ましくは、層スタック及び／又は接続要素は、貫通ビア及び／又はブラインドビアを備える。
【0037】
[0037]一実施形態では、第２のインターポーザが、インターポーザが層スタックに機械的に接続されているところの層スタックの反対側の端部において、層スタックに機械的に接続されており、好ましくは、パターン層の入力フィードラインは、インターポーザを介して設けられており、パターン層の出力フィードラインは、第２のインターポーザを介して設けられている。
【0038】
[0038]一実施形態では、複数のインターポーザが、層スタックの接続面に機械的及び電気的に接続されており、及び／又は、複数の層スタックが、インターポーザと交互になっている。
【0039】
[0039]本開示の第２の態様によれば、本開示の第１の態様による量子計算装置を使用して、量子計算演算（quantum computing operation）を行う方法が開示される。
【0040】
[0040]本開示の第３の態様によれば、量子計算装置を製造する方法が開示される。この方法は、基板を設けることと、基板層とパターン層とが層スタックを形成するように、基板層の上部に且つ基板層と平行にパターン層を堆積すること、ここで、パターン層は、導電性材料を備え、１つの量子計算回路構成要素の少なくとも一部を形成する、と、基板層が形成されている平面に対して非平行な平面において配置されている、好ましくは、実質的に直交している、インターポーザに含まれる実質的に剛性の接続要素を、層スタックに機械的に接続することと、パターン層への電気的接続を提供するために、接続要素、好ましくは伝送線の上又はその中に導電性要素を形成することと、導電性要素をパターン層に電気的に結合することと、を備える。
【0041】
[0041]本開示の第４の態様によれば、量子計算装置が開示される。量子計算装置は、基板層と、基板層とパターン層とが層スタックを形成するように、基板層に隣接し且つ平行なパターン層、ここで、パターン層は、導電性材料を備え、少なくとも１つの量子計算回路構成要素を形成する、と、を備え、ここで、導電性材料は、窒化タンタルを備える。
【0042】
[0042]一実施形態では、基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、量子計算回路構成要素は、キュービット、好ましくは、超伝導キュービット若しくはスピンキュービットを備える。
【0043】
[0043]本開示の第５の態様によれば、量子計算装置を製造する方法が開示される。この方法は、基板層を設けることと、パターン層が、窒化タンタルを備え、且つ、少なくとも１つの量子計算回路構成要素、好ましくはキュービット、より好ましくは超伝導キュービット又はスピンキュービットを形成するように、窒化タンタルを用いた原子層堆積及び／又はスパッタリングを使用して、基板層の上部にパターン層を堆積させること、ここで、好ましくは、基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製されている、と、を備える。
【0044】
[0044]本開示の第６の態様によれば、量子計算装置が開示される。量子計算装置は、基板層と、基板層とパターン層とが層スタックを形成するように、基板層に隣接し且つ平行なパターン層と、を備える。パターン層は、導電性材料を備え得、層スタックは、複数のキュービットを形成し得る。
【0045】
[0045]量子計算装置は、層スタックに機械的に接続された接続要素を備えるインターポーザを更に備え、ここで、接続要素は、実質的に平面であり、基板層が形成されている平面に対して非平行な平面において配置され得る。接続要素は、パターン層に電気的接続を提供するための、接続要素、好ましくは伝送線の上又はその中に形成された導電性要素を備え得る。接続要素は、剛性であり得る。
【0046】
[0046]一実施形態では、接続要素は、実質的に長方形又は正方形の形状であり得る。
【0047】
[0047]一実施形態では、インターポーザは、直流的に、誘導的に、又は容量的に、パターン層に電気的に接続されている。
【0048】
[0048]一実施形態では、基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されており、並びに／又は、パターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製されている。
【0049】
[0049]一実施形態では、パターン層は、原子層堆積、蒸着、分子線エピタキシ、及び／又はスパッタリングによって形成されている。
【0050】
[0050]一実施形態では、インターポーザ、好ましくは接続要素は、基板層に使用されるものと同じ材料から作製されている。
【0051】
[0051]一実施形態では、接続要素は、接続基板層を備えるか、又は、接続基板層と、接続基板層に隣接し且つ平行な接続パターン層と、を備え、ここで、接続パターン層は、導電性材料を備える。
【0052】
[0052]接続基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製され得る。接続パターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくはタンタル等の超伝導材料から作製され得る。接続パターン層は、導電性層で被覆され得る。
【0053】
[0053]一実施形態では、キュービットは、超伝導キュービット、スピンキュービット、トラップされたイオン、又は中性原子を備え得る。追加又は代替として、パターン層は、量子計算回路を更に形成し得、ここで、量子計算回路は、フォトニック量子回路並びに／又は別のチップ要素、好ましくは、制御電子機器、読み出し回路、増幅器、フィルタ、及び／若しくはトランスデューサを備える。
【0054】
[0054]一実施形態では、接続要素は、機能要素を更に備え得、機能要素は、キュービットから入力を得る、及び／若しくはキュービットに出力を送る回路構成要素であり、並びに／又は、機能要素は、量子計算回路構成要素からの入力／出力信号を修正し、好ましくは、機能要素は、ローパスフィルタ、減衰器、ＤＣ－ブロック、ＩＲフィルタ、方向性結合器、ルーティング線、サーキュレータ、及び／若しくは増幅器を備える。
【0055】
[0055]一実施形態では、接続パターン層は、機能要素を形成し得る。
【0056】
[0056]接続要素は、以下の機能のうちの少なくとも１つを有し得る：マイクロ波駆動、磁束バイアス、フィードライン入力／出力、増幅器若しくはサーキュレータのためのポンプ、パラメトリック増幅器、サーキュレータ、方向性結合器、又はルーティング線。
【0057】
[0057]一実施形態では、キュービットへの及び／又はキュービットからのルーティングは、少なくとも部分的に接続要素を介して行われる。
【0058】
[0058]一実施形態では、インターポーザは、パターン層に直接的に接続されているか、又は、インターポーザは、好ましくは、ビアを通じて、パターン層に間接的に接続されている。
【0059】
[0059]一実施形態では、接続要素及び層スタックは、接続要素を層スタックに機械的及び／又は電気的に結合するための接続プロファイルを有する接続面をそれぞれ有し、好ましくは、層スタックの接続面は、層スタックの最外層であり、より好ましくは、層スタックの接続面は、パターン層であり、好ましくは、接続プロファイルは、結合構造、好ましくは、凹部、突出部、結合ピンを備え、好ましくは、結合構造は、自動位置合わせである。
【0060】
[0060]一実施形態では、接続面上に形成された接続プロファイルは、リソグラフィ、深掘り反応性エッチング、及び／又はフォトアブレーションを通じて作り出される。
【0061】
[0061]一実施形態では、量子計算装置は、接続可能な回路構成要素を更に備え得、ここで、接続要素は、層スタック、好ましくはキュービットと、接続可能な回路構成要素との間の中間リンクであり、好ましくは、接続可能な回路構成要素は、コネクタ付き回路、より好ましくは、プリント回路基板又は導波路のアレイを備える。
【0062】
[0062]一実施形態では、接続可能な回路構成要素は、少なくとも、第２の基板層と、第２の基板層に隣接し且つ平行な第２のパターン層と、によって形成された第２の層スタックを備え、ここで、第２のパターン層は、少なくとも１つの量子計算回路構成要素を形成する。
【0063】
[0063]一実施形態では、第２の層スタックは、層スタックに実質的に平行であり、接続要素に対して角度をなし、好ましくは、実質的に直交する。好ましくは、第２の層スタックは、層スタックと実質的に同じ平面において配置されている。層スタック及び第２の層スタックは、インターポーザにおけるルーティング線を介して電気的に接続され得る。また、第２の層スタックは、層スタックが配置されている平面とは異なる平面において配置されていることもあり得、この場合、接続要素は、層スタックが配置されている平面から、第２の層スタックが配置されている平面まで到達し得る。
【0064】
[0064]一実施形態では、接続可能な回路構成要素は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備え、好ましくは、第２の量子計算回路は、キュービット及び／又は他のチップ要素、好ましくは、制御電子機器、読み出し回路、若しくはトランスデューサを備える。
【0065】
[0065]一実施形態では、インターポーザは、接続要素のアレイを備え、これら接続要素は、互いに実質的に平行であり、層スタックに対して角度をなし、好ましくは、実質的に直交し、アレイの各接続要素は、パターン層に接続されており、好ましくは、接続要素は、水平面上のキュービットの間隔に関連した特定の間隔で離間されている。
【0066】
[0066]一実施形態では、インターポーザは、少なくとも１つのスペーサ要素を備える。好ましくは、接続要素は、少なくとも１つのスペーサ要素によって位置合わせされている。スペーサ要素は、好ましくは、シリコン貫通ビアを通じて、接続要素及び／又は層スタックに機械的に接続され得る。少なくとも１つのスペーサ要素は、層スタックの基板平面に対して非平行な平面、好ましくは、層スタックの基板平面に対して実質的に直交する平面において配置され得、より好ましくは、スペーサ要素は、１つ以上の接続要素に平行である平面において配置されている。好ましくは、インターポーザは、複数のスペーサを備え、より好ましくは、複数のスペーサは、必ずしも１対１ではなく、接続要素と交互になり得る。
【0067】
[0067]一実施形態では、少なくとも１つのスペーサは、スペーサ基板層を備えるか、又は、スペーサ基板層と、スペーサ基板層に隣接し且つ平行なスペーサパターン層と、を備え、ここで、スペーサパターン層は、導電性材料を備える。スペーサ基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製され得る。好ましくは、スペーサパターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製されている。スペーサパターン層は、更に導電性層で被覆され得る。
【0068】
[0068]一実施形態では、少なくとも１つのスペーサは、機能スペーサ要素を備える。好ましくは、機能スペーサ要素は、シールドを備え、及び／又は、少なくとも１つのスペーサは、接続可能な回路構成要素、例えばＰＣＢを有する導波路を備え得る。
【0069】
[0069]一実施形態では、層スタックは、１つ以上の基板層上に堆積された複数のパターン層を備え、各パターン層は、量子回路構成要素、好ましくはキュービットを備える。
【0070】
[0070]一実施形態では、層スタックにおける層、及び／又は、接続要素における層は、シリコン貫通ビアを通じて接続されている。好ましくは、層スタック及び／又は接続要素は、貫通ビア及び／又はブラインドビアを備える。
【0071】
[0071]一実施形態では、第２のインターポーザが、インターポーザが層スタックに機械的に接続されているところの層スタックの反対側の端部において、この層スタックに機械的に接続されている。好ましくは、パターン層の入力フィードラインは、インターポーザを介して設けられており、及び／又は、パターン層の出力フィードラインは、第２のインターポーザを介して設けられている。
【0072】
[0072]一実施形態では、複数のインターポーザが、層スタックの接続面に機械的及び電気的に接続されており、及び／又は、複数の層スタックが、インターポーザと交互になっている。
【0073】
[0073]第７の態様では、本発明の第６の態様による量子計算装置を使用して、第６の態様による量子計算演算を行う方法が開示される。
【0074】
[0074]第８の態様では、量子計算装置を製造する方法が開示される。この方法は、基板を設けることと、基板層とパターン層とが層スタックを形成するように、基板層の上部に且つ基板層と平行にパターン層を堆積すること、ここで、パターン層は、導電性材料を備え、層スタックは、複数のキュービットを形成する、と、基板層が形成されている平面に対して非平行な平面において配置されている、好ましくは、実質的に直交している、インターポーザに含まれる接続要素を、層スタックに機械的に接続することと、パターン層への電気的接続を提供するために、接続要素、好ましくは伝送線の上又はその中に導電性要素を形成することと、導電性要素をパターン層に電気的に結合することと、を備える。接続要素は、剛性及び／又は実質的に平面であり得る。
【0075】
[0075]次に、実施形態が、添付の概略図面を参照して、単に例として説明され、ここで、対応する参照符号は、対応する部分を示す。
【図面の簡単な説明】
【0076】
【図3】[0078]図３は、一実施形態による、量子計算装置の一部において、どのように１つ又は複数の量子計算回路構成要素、好ましくはキュービットが、接続要素に電気的に接続され得るかの斜視図を概略的に示す。
【図5】[0080]図５は、一実施形態による、伝送線と、１つ又は複数の機能要素と、を有する接続要素のアレイを備えるインターポーザがその上に配置された層スタックを備える量子計算装置の一部の斜視図を概略的に示す。
【図11】[0086]図１１は、モジュール式構造内の複数のモジュールを接続する接続要素のアレイを備えるインターポーザを備える量子計算装置の一部を概略的に示し、各モジュールは、１つ以上の量子計算回路構成要素、好ましくはキュービットを備える。
【発明を実施するための形態】
【0077】
[0090]これら図は、例示のみを目的として意図されており、特許請求の範囲によって規定される範囲又は保護の制限としての役割を果たすものではない。
【0078】
[0091]以下、特定の実施形態を更に詳細に説明する。しかしながら、これらの実施形態は、本開示の保護の範囲を限定するものとして解釈され得ないことを理解されたい。
【0079】
[0092]図１は、一実施形態による、インターポーザ１６がその上に配置された層スタック１４を備える量子計算装置１０の一部を概略的に示す。
【0080】
[0093]層スタック１４は、１つ又は複数の基板層１１と、１つ又は複数のパターン層１２と、を備え得、ここで、パターン層１２の各々は、導電性材料を備え、パターン層１２の各々及び／又は層スタック１４は、少なくとも１つの量子計算回路構成要素、好ましくは１つ以上のキュービット（の一部）を形成する。スタックの個々のキュービット平面の伝送線は、場合によってはキュービットを含む（垂直に）隣接する水平面における信号ビアを通じて接続され得る。キュービットの代わりに、他の量子計算回路構成要素がこのように接続され得る。
【0081】
[0094]１つ以上の接続基板層１１は、例えば、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製され得る。基板層１１の各々は、厚さ及び／又は材料が異なり得る。１つ以上のパターン層１２は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製され得る。パターン層は、原子層堆積、蒸着、分子線エピタキシ、及び／又はスパッタリングによって形成されている。層スタックスペーシング要素はまた、量子計算回路構成要素が形成されている層スタックの異なる層間に存在し得る。隣接する層は、直接的に隣接し得るか、又は、異なる層が間にあり得る。
【0082】
[0095]量子計算回路構成要素は、キュービット、好ましくは、超伝導キュービット、スピンキュービット、トラップされたイオン、若しくは中性原子；フォトニック量子計算回路；及び／又は別のチップ要素、好ましくは、制御電子機器、増幅器、フィルタ、若しくはトランスデューサであり得る。チップ要素は、量子計算装置１０のキュービットの機能を制御するために使用され得る。
【0083】
[0096]層スタック１４の複数の層は、実質的に平行になるように、互いに重なり合って形成されている。従って、量子計算装置１０、例えば量子プロセッサの層スタック１４は、例えば、２Ｄ（又は３Ｄキャビティ）基板層１１と、キュービットを含む１つ以上の隣接するパターン層１２とで構成される１つ以上のキュービット平面を、場合によっては、基板平面とパターン層との間に１つ以上の追加の層を伴って、備え得る。
【0084】
[0097]層スタック１４が、基板層１１と、１つ以上の隣接するパターン層１２と、を備え得る一方で、層スタックはまた、複数の基板層を備え得る。例えば、層スタック１４は、複数の水平チップ層を備え得、これらは、互いに動作可能に接続されていることも、接続されていないこともあり得る。水平チップ層は、チップ層に沿った全ての位置で互いに直接的に接触している必要はなく、離間され得る。
【0085】
[0098]１つ又は複数の接続要素１５を備えるインターポーザ１６が、層スタック１４に機械的に接続され得る。インターポーザ１６は、１つ又は複数のパターン層１２上に形成された１つ又は複数の量子計算回路構成要素、好ましくはキュービットから、量子計算装置の異なる部分への電気的接続を提供する。インターポーザは、様々な方法で、例えば、直流的に、誘導的に、及び／又は容量的に、層スタック１４（及び好ましくは、その中に形成された１つ又は複数のパターン層１２）に電気的に接続され得る。
【0086】
[0099]１つ又は複数の接続要素１５は、（量子計算回路構成要素、好ましくはキュービットを備える）層スタック１４の基板層が形成されている平面に実質的に直交する平面において配置され得る。一般に、１つ又は複数の接続要素１５は、基板層が形成されている平面に非平行である平面において配置され得る。導電性要素が、パターン層１２のうちの１つ又は複数に電気的接続を提供するために、接続要素、好ましくは伝送線の上又はその中に形成され得る。従って、接続要素は、パターン層１２のうちの１つ又は複数の上に形成された１つ又は複数の量子計算回路構成要素、好ましくはキュービットに電気的接続を提供するように配置されている。この電気的接続は、例えば、接続要素に面する層スタックの外層上に量子計算回路構成要素を形成すること、及び、層スタックの外層上に直接的に電気的接続を形成することによって、又は、層スタックの異なる層において量子計算回路構成要素を形成し、ビアを介して電気的に接続することによって、直接的又は間接的に行われ得る。これら接続要素は、互いに実質的に平行に形成され、従って、アレイを形成し得る。
【0087】
[00100]接続要素１５は、１つ又は複数の基板層と、その上に形成された１つ又は複数のパターン層と、から形成され得る。これら接続要素１５は、インターポーザ１６内で互いに異なり得る。接続要素１５の厚さは、例えば、２００μｍ～１ｍｍであり得る。接続要素１５は、例えば、接続要素１５内の異なるパターン層を接続している、異なる種類のビアを備え得る。
【0088】
[00101]量子計算回路構成要素、好ましくはキュービットが、層スタックにおいてアレイで形成されている場合、接続要素は、量子計算回路構成要素アレイの行の幅に少なくとも等しい幅を有し得る。このようにして、単一の接続要素が、特定の行における全ての量子計算回路構成要素に電気的に接続し得る。量子計算回路構成要素アレイの行の数は、接続要素の数に等しくなり得る。このようにして、量子計算回路構成要素アレイの各行は、対応する接続要素に接続され得る。また、例えば、２つ以上の接続要素が、特定の行における量子計算回路構成要素に接続されること、又は、例えば、２つ以上の行が、単一の接続要素に接続されることも可能である。
【0089】
[00102]接続要素１５は、接続要素１５が形成される方法のために、剛性であり得、容易に曲げることができない。各接続要素は、接続基板層を備え得るか、又は、接続基板層と、接続基板層に隣接し且つ平行な接続パターン層と、を備え得、ここで、接続パターン層は、導電性材料を備える。好ましくは、接続基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製されている。接続パターン層は、好ましくは、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、より好ましくは窒化タンタル等の超伝導材料から作製されている。
【0090】
[00103]接続要素は、実質的に平面であり得、例えば、接続要素は、実質的に長方形又は正方形の形状であり得る。他の形状もまた可能であり、例えば、接続要素は、層スタック１４上に湾曲したセクションを有するフットプリントを有し得る。接続要素はまた、その長さに沿って湾曲され得る。複数の接続要素が層スタック１４上に配置される場合、全ての接続要素が層スタック１４上に互いに平行に配置される必要はなく、それらは、例えば、互いに交差する平面にあり得る。
【0091】
[00104]層スタック１４の最外層１３は、インターポーザ１６の接続要素１５を層スタックに機械的及び電気的に結合するための接続プロファイルを有する、インターポーザ１６の接続要素１５のうちの１つ又は複数との接続面として機能し得る。好ましくは、層スタック１４の最外層１３は、パターン層１２である。
【0092】
[00105]好ましくは、１つ以上の接続要素１５は、層スタックにおける基板層の材料と同じ材料で作製され得る。この利点は、プロセッサの接続要素１５と層スタック１４との両方に対して同様の熱収縮を有することである。
【0093】
[00106]接続要素１５は、アレイを形成するように離間されている。全ての量子計算回路構成要素は、例えば、それに接続された伝送線を有するので、接続面上で接続要素１５を分割することは、例えば、層スタック１４を介して水平方向にではなく、接続要素１５を介して垂直方向へと、伝送線をそれから導くことを可能にする。
【0094】
[00107]インターポーザ１６の接続要素１５を離間させるために、インターポーザ１６は、１つ又は複数のスペーサ要素を更に備え得る。このようにして、インターポーザ１６の接続要素のアレイを形成する接続要素は、少なくとも１つのスペーサ要素によって位置合わせされ得る。例えば、接続要素のアレイを形成している接続要素１５の各対の間には、スペーサ要素が配置され得、即ち、スペーサ要素と接続要素とは、かわるがわる交互になり得る。２つの連続したスペーサ要素の間に複数の接続要素が形成されること、又は２つの連続した接続要素の間に複数のスペーサ要素が形成されることも可能である。
【0095】
[00108]各スペーサ要素は、実質的に正方形又は長方形の形状を有する、実質的に平面の構造として形成され得る。特に、各スペーサ要素は、上記で規定されているような接続要素と実質的に同じ幅及び高さを有し得るが、接続要素はまた、例えば、スペーサ要素よりも高い高さを有し得る。各スペーサ要素の平面構造は、層スタック１４の上面に対して垂直でない平面に形成され得、好ましくは、層スタック１４の上面に対して垂直に形成され得る。更に、各スペーサ要素は、アレイにおける接続要素１５に平行に形成され得る。
【0096】
[00109]図１２は、量子計算回路構成要素、好ましくはキュービットを備える層スタック１２１上に配置されたインターポーザを有する量子計算装置１２０を概略的に図示し、ここで、インターポーザは、接続要素１２１と、スペーサ要素１２２と、を備える。接続要素１２１は、スペーサ要素１２２よりも高い高さを有し得、そのため、接続要素１２１は、例えば、フレキシブルケーブル又はＰＣＢ等の別の接続基板に接続され得る。接続要素１２１はまた、スペーサ要素１２２と同様の高さ、又はスペーサ要素２１０よりも低い高さを有し得る。接続要素及びスペーサ要素は、様々な高さを有し得る。スペーサ要素は、必ずしも１対１の交互ではなく、垂直接続要素と交互になり得、１つのスタックにおいて様々なスペーサ要素寸法及び数を有し得る。スペーサ要素及び接続要素は、スペーサ要素における凹部が、接続要素において形成され得る伝送線、例えばコプレーナ導波路を覆い、従って、信号を遮蔽するように、互いに重なり合って接着及び／又ははんだ付けされている。スペーサは、例えば、キュービットが形成されている層スタックの基板層の接地と共に１つの接地を形成するために、例えば指状構造を有する特定の接続プロファイルを含み得る。
【0097】
[00110]スペーサ要素は、実質的に剛性であり、例えば、接着剤又ははんだ付けを介して、接続要素及び／又は層スタックに機械的に接続され得る。好ましくは、電気的接続は、貫通ビアを通じて行われる。スペーサは、例えば、キュービットが形成されている、層スタックの接地と電気的接続状態にあり得る。
【0098】
[00111]各スペーサ要素は、スペーサ基板層を備え得る。更に、各スペーサ要素は、スペーサ基板層に隣接し且つ平行なスペーサパターン層を備え得る。スペーサパターン層は、導電性材料を備え得る。
【0099】
[00112]好ましくは、スペーサ基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／若しくはその他任意の誘電体材料から作製されているか、又はそれを備える。好ましくは、スペーサパターン層は、Ａｌ、Ｎｂ、ＮｂＮ、ＮｂＴｉＮ、タンタル、好ましくは窒化タンタル等の超伝導材料から作製されているか、又はそれを備える。インターポーザにおける接続要素及び／又はスペーサ要素の超伝導層上に、導電性層を形成することが可能である。好ましくは、各スペーサ要素は、インターポーザの接続要素と同じ材料を備える。
【0100】
[00113]スペーサ要素は、層スタックにおいて形成されているキュービットと機能的に接触している必要はない。スペーサの基板層はまた、レーザを用いてパターニングされ得る。
【0101】
[00114]インターポーザ１６に含まれるスペーサ要素の寸法は、同じであり得、例えば、全てのスペーサ要素の幅は、接続要素がアレイ全体にわたって等間隔に離間されるように、同じであり得る。インターポーザ１６に含まれるスペーサ要素の寸法が異なることも可能である。例えば、第１の対の接続要素間に配置された第１のスペーサ要素の幅は、インターポーザ１６の第２の対の接続要素間に形成された第２のスペーサ要素の幅とは異なり得る。
【0102】
[00115]従って、各スペーサ要素は、接続要素１５が正しい距離だけ離間されることを確実にし得、及び／又は、接続要素１５とインターポーザ１６とに構造的安定性を提供し得る。
【0103】
[00116]スペーサ要素は、機能スペーサ要素を備え得る。機能スペーサ要素は、例えばシールドである。また、伝送線、例えば導波路が、スペーサ要素において形成され得る。機能スペーサ要素は、スペーサ要素内又はスペーサ要素上に形成されている。
【0104】
[00117]シールドは、インターポーザの隣接する接続要素上の伝送線を遮蔽し得る。シールドは、スペーサ要素のパターン層内に形成され得、従って、オプションで、導電性コーティングを有して、超伝導材料から形成され得る。
【0105】
[00118]導波路は、より高い周波数、例えば、テラヘルツ放射とも呼ばれる１ミリメートル～１００マイクロメートルの波長を有するサブミリメートル波、即ち、マイクロ波と遠赤外線との間の電磁放射の伝送のための導波路であり得る。導波路の正確な周波数は、凹部の寸法によって決定される。
【0106】
[00119]図１３Ａは及び図１３Ｂは、それぞれ、垂直接続要素１３１の上部に接続されたスペーサ１３０、又は、別のスペーサ１４０Ｂの上部に接続されたスペーサ１４０Ａを示す。図１３Ａの構成は、伝送線１３４のうちの１つを拡大しており、ＧＨｚのオーダーでの周波数を用いた伝送に適している。信号は、超伝導及び導電材料によって覆われている、スペーサ１３０におけるハッチング／パターニングされたポケットによって形成されたキャッシュ（cache）又は空隙又は真空１３２においてトラップされ、それによって、信号が他の伝送線に「飛び込む（jumping）」ことを遮蔽する。参照番号１３３は、（コプレーナ導波路のような）伝送線と接地との間の空隙を示す。この図にはコプレーナ導波路が示されているが、他の導波路も可能である。図１３Ｂは、ＴＨｚのオーダーでの周波数を用いた伝送に適した導波路を形成している２つのスペーサ要素１４０Ａ、１４０Ｂを示す。この場合も、信号は、間隙／真空１４１内の電気的キャッシュによってトラップされる。
【0107】
[00120]従って、このスペーサ設計では、インターポーザは、より広い範囲の周波数の読み出しに適している。
【0108】
[00121]スペーサ及び接続要素は、凹部がパターン層における接続要素上に位置するコプレーナ導波路を覆い、信号を遮蔽するように、互いに重なり合って接着及び／又ははんだ付けされ得る。
【0109】
[00122]スペーサ要素は、図１４に示されるものと同じ接続構造／プロファイルを有し得、キュービットを形成している層スタックの接地と電気的接触状態にあり得る。スペーサ要素は、基板層の接地と共に１つの接地を形成するためのフィンガを含み得る。
【0110】
[00123]インターポーザ１６、特に接続要素１５は、層スタック１４に一般的に使用される高さよりも、より容易に長く作製され得るので、インライン機能要素の集積においてより多くの自由度を有する。
【0111】
[00124]従って、インターポーザは、例えば、スタックされた層におけるキュービット又は他の量子回路構成要素のアレイに沿って形成されたアレイにおいて構成された複数の接続要素を備え得る。接続要素は、キュービット又は他の量子回路構成要素への、及び／又は、それらからの電気接続を提供する。接続要素は、実質的に平面の構造であり得るので、それらは、容易に製造され、特定の行のキュービット又は他の量子回路構成要素の必要性に対して個別化され得る。更に、接続要素間の空間が、例えば、（個別化された）接続要素において存在し得る伝送線を遮蔽するように、例えば、特定の設計を有するスペーサ要素によって、より容易に利用され得る。
【0112】
[00125]量子計算装置は、制御ハードウェア、好ましくは、オンチップ制御要素、磁気増幅器、増幅器、フィルタ、サーキュレータ、配線、及び希釈冷凍機のうちの１つ以上を更に備え得る。
【0113】
[00126]図２は、一実施形態による、接続要素２２のアレイを備えるインターポーザ２３がその上に配置された層スタック２１を備える量子計算装置２０の一部の斜視図を概略的に示す。
【0114】
[00127]接続要素２２中及び／又は接続要素２２上に、導電性要素が、パターニングされ得る。例えば、１つ以上の伝送線２４が、接続要素２２中及び／又は接続要素２２上に形成され得る。伝送線２４は、層スタックへの電気的接続を提供し、特に、伝送線２４は、層スタックにおけるパターン層への電気的接続を提供し得る。
【0115】
[00128]伝送線２４は、例えば、導電性材料で作製されたパターニングされたストリップであり得る。例えば、量子計算回路構成要素又は量子計算装置が必要とする場合には、常伝導体又は超伝導体が使用され得る。例示的な材料は、インジウム、アルミニウム、金及びスズであり、これらは、基板の表面上に堆積され得る。この材料の形成は、蒸着、電気めっき、及び／又はスパッタリングを介して行われ得る。パターニングは、例えば、ウェットエッチング、ドライエッチング、はく離、レーザ書き込み、ミリング、及び／又はスクリーン印刷等のパターニング技法を使用することによって行われ得る。
【0116】
[00129]図３は、一実施形態による、どのように１つ又は複数の量子計算回路構成要素３２が、量子計算装置３０の一部の接続要素３７に電気的に接続され得るかの斜視図を概略的に示す。
【0117】
[00130]一例として、計算回路構成要素３２は、伝送線３３、例えばフィードラインを備えたキュービット３４を有する超伝導キュービットの概略図であるように示されている。超伝導キュービットのケースでは、各キュービットが、例えば、マイクロ波駆動、磁束バイアス、及び入力／出力フィードラインへのアクセスを必要とするので、平均でキュービット当たり約２．５本の伝送線が必要であり得る。１つ以上の量子計算回路構成要素、例えばキュービットは、構成要素間に等しい間隔を有する２次元アレイにおいて形成され得るか、又は、間隔は、異なる構成要素間で異なり得る。量子計算回路構成要素は、図では層スタック３１の上部にある層として示されているが、これらの構成要素は、層スタック３１における任意の箇所に、また、層スタック３１内の様々な層の上又は中に形成され得る。例えば、全ての構成要素が層スタック３１の同じパターン層内に形成される必要はなく、それらは、層スタック３１の異なるパターン層の中又はその上に形成され得る。層スタック３１における層は、シリコン貫通ビアを介して互いに接続され得る。
【0118】
[00131]それ自体の機能（例えば、マイクロ波駆動、磁束バイアス、及び／又は、入力／出力フィードライン）をそれぞれ有し得る接続要素３７のアレイを含むインターポーザは、キュービット平面の隣ではなく、キュービット平面の上方に伝送線コネクタを有することを可能にする。更に、それは、オンチップルーティングの程度を低減するのに役立つ。
【0119】
[00132]スピンキュービットのケースでは、多数の低周波ゲートが必要とされる。このケースでは、キュービット当たりのゲート量の大部分が、静電ゲートである。本実施形態によるインターポーザは、これらの静電ゲートの伝送線をインターポーザの接続要素３７に組み込むことによって、チップ上のスピンキュービットの数のスケールアップを促進する。
【0120】
[00133]従って、一般に、量子計算回路構成要素、例えばキュービットを接続するための接続要素を有するインターポーザを使用することによって、伝送線のオンチップルーティングの困難さ、及び、プリント回路基板へのワイヤボンディングに起因する水平キュービット平面のエッジにおける空間的な問題等の、キュービット数が多いことによって生じる課題が解決され得る。垂直インターポーザはまた、導波路のアップチェーンファンアウトを制限する。これは、垂直インターポーザの垂直要素においてマクロサイズの機能要素を組み込む可能性によるものである。
【0121】
[00134]例えば、配線フットプリント３５Ａ、即ち、特定の層において、キュービットと、このキュービットのための関連する配線とによって占められる面積は、配線フットプリント３５Ａと、層スタック３１に平行な平面におけるその投影３５Ｂとの間の３次元体積に少なくとも部分的に制限され得る。
【0122】
[00135]インターポーザ内の接続要素３７は、例えば、以下の機能のうちの１つを有し得る：マイクロ波駆動（Ｍ）、磁束バイアス（Ｆ）、フィードライン入力／出力（Ｉ／Ｏ）、増幅器若しくはサーキュレータのためのポンプ、パラメトリック増幅器、サーキュレータ、方向性結合器、又はルーティング線。垂直インターポーザの１つの垂直要素内に複数の機能を組み合わせることも可能である。
【0123】
[00136]図４は、一実施形態による、１つ又は複数の機能要素４２Ａ～Ｄを備える接続要素４６を備える量子計算装置４０の一部を概略的に示す。
【0124】
[00137]機能要素４２Ａ～Ｄは、層スタック４１内の量子計算回路構成要素から入力を得る、及び／又は、層スタック４１内の量子計算回路構成要素に出力を送る、回路構成要素である。換言すれば、機能要素は、量子計算回路構成要素、好ましくはキュービットからの入力／出力信号を修正するために、量子計算装置において形成された回路構成要素である。機能要素４２Ａ～Ｄは、例えば、ローパスフィルタ、減衰器、ＤＣ－ブロック、ＩＲフィルタ、方向性結合器、サーキュレータ、及び／又は増幅器を備え得る。
【0125】
[00138]伝送線４３Ａ、４５Ａは、機能要素４２Ｂ、Ｄを、層スタック４１に接続し得る。更なる伝送線４３Ｂ、４５Ｃが、次いで、機能要素４２Ｂ、４２Ｃを、層スタック４１に接続されたインタフェースの反対側にある接続要素４６のインタフェースを介して、量子計算装置４０の異なる部分に接続する。伝送線４５Ｂがまた、接続要素４６内の異なる機能要素４２Ｃ、４２Ｄを電気的に接続し得る。
【0126】
[00139]これは、これらの機能要素を、キュービット平面の隣ではなく、キュービット平面の上方に有することを可能にする。更に、それは、キュービット平面内のルーティングの程度を低減するのに役立つ。
【0127】
[00140]従って、垂直インターポーザはまた、キュービット平面内のキュービットのための導波路のアップチェーンファンアウトも制限し得る。これは、垂直インターポーザの垂直要素においてマクロサイズの機能要素を組み込む可能性によるものである。また、各垂直要素を複雑な形状に３Ｄ成形し、それらの上に超伝導膜をパターニングする能力のために、垂直インターポーザは、大きいキャビティ容積をより小さいものに細分する（スプリアスモードをより高い周波数に押し上げる）こと、及び複数の水平要素にわたって接地を均等にすること（equalizing）等の、いくつかのマイクロ波衛生機能（microwave hygiene functions）も果たすことになる。
【0128】
[00141]図５は、一実施形態による、１つ又は複数の機能要素５４を有する接続要素５３のアレイを備えるインターポーザがその上に配置された層スタック５１を備える量子計算装置５０の一部の斜視図を概略的に示す。
【0129】
[00142]インターポーザにおける接続要素５３のアレイ内には、層スタック５１上又はその中に含まれる量子計算回路構成要素、例えばキュービット５２の間隔に関連した、各垂直要素間の明確に定義された間隔（ピッチとも呼ばれる）が存在する。例えば、１ｍｍのキュービット間の間隔が、層スタック５１のパターン層において観測され得、次いで、垂直要素５３が、例えば、各量子計算回路構成要素についての特定の位置において機械的及び／又は電気的接続を行うように、その位置において形成され得る。前述のように、アレイの接続要素５３の間には、インターポーザスペーサ要素が配置され得る。
【0130】
[00143]この場合も、機能要素５４及び伝送線５５は、インターポーザの接続要素５３のうちの１つ以上において形成され得、インターポーザ内の接続要素５３は、それらの組立て（built）及び／又は機能に関して異なり得る。
【0131】
[00144]図６は、インターポーザがそれらの間に形成された２つの層スタック６１Ａ～Ｂを備える量子計算装置６０の一部の斜視図を概略的に示す。
【0132】
[00145]伝送線は、場合によってはキュービットを含む水平面に接続されたインタフェースの反対側の垂直インターポーザのインタフェースに接続されて、信号経路を量子コンピュータの他の構成要素へと継続し得る。本実施形態では、インターポーザは、場合によっては、キュービット、又は、制御電子機器若しくはトランスデューサ等の他のチップ要素を含む、２つの層スタック６１Ａ～Ｂの間に配置されている。層スタック６１Ａ～Ｂは、層の量、基板層の数及びその中に含まれる材料、パターン層の数及びその中に含まれる材料に関して、同じであっても、異なっていてもよい。層スタック６１Ａ～Ｂは、対向する層スタック６１Ｂ、６１Ａに面する、層スタック６１Ａ、６１Ｂの最外層である接続面６２Ａ、６２Ｂをそれぞれ有する。
【0133】
[00146]このようにして、異なる層スタック６１Ａ、６１Ｂにおける量子計算回路構成要素６３Ａ、６３Ｂは、１つ以上の接続要素６４を介して、例えば、伝送線６５及び／又は機能要素（図示せず）を介して、互いに電気的に接続され得る。
【0134】
[00147]第２の層スタックの代わりに、インターポーザは、層スタック６１Ａを別の接続可能な回路構成要素に接続し得、ここで、接続要素は、層スタック６１Ａ、好ましくは量子計算回路構成要素６３Ａと、接続可能な回路構成要素との間の中間リンクである。
【0135】
[00148]例えば、接続可能な回路構成要素は、コネクタ付き回路、好ましくはプリント回路基板を備え得る。接続可能な回路構成要素は、他のチップ要素、例えば、制御電子機器、（フレキシブル）ケーブル配線、及び／又はトランスデューサを備え得る。
【0136】
[00149]前述のとおり、接続可能な回路構成要素は、第２の基板層と、第２の基板層と第２のパターン層とが第２の層スタック６１Ｂを形成するように、第２の基板層に隣接し且つ平行な第２のパターン層と、を備え得、ここで、第２のパターン層は、少なくとも１つの第２の量子計算回路構成要素６３Ｂを形成する。第２の層スタック６１Ｂは、層スタック６１Ａに実質的に平行であり、接続要素６４に対して角度をなし、好ましくは、実質的に直交し得る。
【0137】
[00150]従って、第２の層スタック６１Ｂは、層スタック６１Ａが配置されている平面とは異なる平面において配置され得、接続要素は、層スタック６１Ａが配置されている平面から、第２の層スタック６１Ｂが配置されている平面まで到達する。
【0138】
[00151]このようにインターポーザを組み込むことは、いくつかの新規の量子プロセッサユニット（ＱＰＵ）アーキテクチャを容易にし得る。従って、１つのそのようなオプションが、積層平面アーキテクチャである。ここで、いくつかの水平面、例えば、場合によっては、キュービット又は他のチップ要素等の量子計算回路構成要素を含む、層スタック６１Ａ、６１Ｂは、１つ又はいくつかのインターポーザと組み合わせて使用され得る。このタイプのＱＰＵアーキテクチャは、単に２次元の拡張ではなく、３次元の拡張によって、ＱＰＵにおけるキュービット数をスケールアップすることを容易にする。従って、これは、同じ面積フットプリントにおけるキュービットの数を増大させることを可能にする。
【0139】
[00152]積層アーキテクチャを採用している、量子プロセッサ等の量子計算装置についての１つの可能性が、信号ビアを含むいくつかのキュービット平面を互いに重なり合うように取り付けることであり得る。次いで、スタックにおける最も外側の平面の一方又は両方のインタフェースには、スタックにおける最も外側の平面に対して非平行であり、好ましくは直交するインターポーザが、接続され得る。次いで、個々のキュービット平面の伝送線は、場合によってはキュービットを含んでいる隣接する水平面における信号ビアを通じて、スタックの下部及び／又は上部において垂直インターポーザに接続され得る。キュービットの代わりに、他の量子計算回路構成要素がこのように接続され得る。
【0140】
[00153]図７は、一実施形態による、２つのインターポーザ７６Ａ、７６Ｂが層スタック７４の両側でその上に配置された層スタック７４を備える量子計算装置７０の一部を概略的に示す。
【0141】
[00154]層スタック７４は、１つ又は複数の基板層７１と、１つ又は複数のパターン層７２と、を備え得、ここで、パターン層７２の各々は、導電性材料を備え得、少なくとも１つの量子計算回路構成要素を形成し得る。
【0142】
[00155]層スタック７４の複数の層は、実質的に平行になるように、互いに重なり合って形成されている。１つ又は複数の接続要素７５Ａ、７５Ｂを備えるインターポーザ７６Ａ、７６Ｂが、スタックの上面７３Ａ及び底面７３Ｂの両方において、層スタック７４に機械的に接続され得る。インターポーザ７６Ａ、７６Ｂは、同一である必要はない。接続要素７５Ａ、７５Ｂの数は、接続要素７５Ａ、７５Ｂの組立て及び機能と同様に、異なり得る。
【0143】
[00156]インターポーザ７６Ａ、７６Ｂをスタックの下部と上部との両方において接続することは、例えば、全ての入力フィードラインをスタックの一端に有し、全ての出力フィードラインを他端に有する等、量子計算回路構成要素（例えば、キュービット）を接続する有益な方法を容易にする。従って、第２のインターポーザ７６Ｂが、第１のインターポーザ７６Ａが層スタックに機械的に接続されているところの層スタックの反対側の端部において、この層スタックに機械的に接続され得る。従って、層スタック７４におけるパターン層の入力フィードラインは、例えば、第１のインターポーザ７６Ａを介して設けられ得、パターン層７４の出力フィードラインは、例えば、第２のインターポーザ７６Ｂを介して設けられ得る。
【0144】
[00157]積層アーキテクチャを使用する別の可能な方法が、垂直インターポーザと、場合によってはキュービットを含む１つ又は複数の平面とが交互になっているスタックを使用することである。従って、例えば、複数の層スタックが、インターポーザと交互になり得る。これにより、量子計算回路構成要素の３Ｄ格子、例えば、キュービットの３Ｄ格子を作り出し得る。
【0145】
[00158]このようにしてインターポーザを通じて、キュービットを含む２つの平面を互いに接続し、従って、３Ｄ格子を作り出すことによって、相互接続性の程度（degree of interconnectivity）は、現在の２Ｄキュービット平面レイアウトのものから増大され得る。この特徴は、複数の可能な用途に有益である。これは、ある特定の量子アルゴリズムに対して、より多くの計算能力をもたらす。別の可能な用途は、誤り訂正である。３Ｄキュービット格子を動作させることは、相互接続性の程度が、２Ｄ表面符号のために現在使用されている程度（degree）である４よりも高い、新しい３Ｄ誤り訂正符号のクラスで機能する機会を提供する。
【0146】
[00159]図８は、接続要素８４と層スタックの最外層８１との間の機械的接続８５Ａ、８５Ｂ及び電気的接続８３を備える量子計算装置８０の一部を概略的に示す。
【0147】
[00160]層スタックの最外層８１、例えばキュービット平面に面するインターポーザにおける接続要素８４の表面、及び、最外層８１自体は、例えば、自動位置合わせ構造を使用することによって、インターポーザが層スタックの最外層８１に（電気的及び機械的に）結合し得るような特定のプロファイルを有し得る。最外層８１は、導電性材料のパターン８２がその上又はその中に形成されたパターン層であり得る。例えば、最外層８１上又はその中に形成されたパターン８２は、キュービット等の量子計算回路構成要素の一部を形成し得る。
【0148】
[00161]最外層８１のプロファイルのジオメトリは、１つ以上の凹部８５Ａ等の構造を含み得る。最外層８１に面するインターポーザ内の１つ以上の接続要素８４の表面の幾何学的形状は、最外層８１における凹部８５Ａに結合し得る突起８５Ｂ、例えばピンを含み得る。このような接続は、自動位置合わせ構造であり得、製造後にインターポーザと層スタック複合物（layer stack compound）との接続構造をより堅固にするために組み込まれ得る。
【0149】
[00162]接続要素８４と層スタックの最外層８１との間の電気的接続は、例えば、例えばインジウムで作製された導電性バンプ８３又は他の導電性接続要素を使用して行われ得る。インジウムは、極低温でも脆くならないという利点を有し、従って、例えば、層スタックに組み込まれる量子計算回路構成要素として超伝導キュービットを扱うときに、良好な材料選択である。
【0150】
[00163]導電性バンプ８３は、例えば、はんだ付け、電気めっき、積層（lamination）、及び／又はボールグリッドアレイステンシル法を介して、最外層８１上の特定の位置に形成され、例えば、量子計算回路構成要素へ又は量子計算回路構成要素から信号を送る、例えば、導波路へ若しくは導波路から信号を送るように、及び／又は、例えば、層スタックにおける量子計算回路構成要素を、接続要素８４における機能要素に接続するように、機能し得る。導電性バンプ８３は、接地線８６Ｃ又は伝送線８６Ａと接触状態にあるように形成され得る。伝送線８６Ａと接地線８６Ｃとは、エッチングによって除去された、接続要素８４のセクション８６Ｂによって分離され得る。この例示的な実施形態では、最外層８１上では、伝送線とグランドとが、エッチングによって除去されたパターン８２により分離されている。
【0151】
[00164]最外層８１の表面とインターポーザにおける１つ以上の接続要素８４の表面との両方における、即ち、接続面の一方又は両方におけるプロファイルは、リソグラフィ、深掘り反応性エッチング、及び／又はフォトアブレーションの技法を通じて作り出され得る。プロファイルの機械的及び電気的な幾何学的形状は、これらの技法のうちの１つを使用して作り出され得る。
【0152】
[00165]従って、接続要素８４及び層スタックは、接続要素８４を層スタックに機械的及び／又は電気的に結合するための接続プロファイルを有する接続面をそれぞれ有し得る。好ましくは、層スタックの接続面は、層スタックの最外層であり、より好ましくは、層スタックの接続面は、パターン層である。更に、エポキシ又はスタイキャスト等のある特定の接着剤及びはんだ材料が、層スタックと接続要素８４との間の機械的接続を更に強化するために使用され得る。
【0153】
[00166]接続プロファイルは、結合構造、好ましくは、凹部、突出部、結合ピンを備え得、より好ましくは、結合構造は、自動位置合わせであり得る。凹部は、接続の要件に応じて、最外層８１及びその下の後続の層において形成され得る。
【0154】
[00167]従って、（垂直）接続要素８４の接続プロファイルは、超伝導及び／又は導電材料が堆積された突出部（フィンガ又はピンとも呼ばれる）を備える。これらの突出部は、キュービットを含む層スタックの外層と接触し得る。伝送線に関連付けられた突出部は、この平面に直接的に接触するか、又はスルーアンドスルーＶＩＡ（through-and-through VIAs）との接触によって接触する。接地線に関連付けられた突出部は、層スタックの外層の接地された部分に接続することによって、１つの均一な接地を形成し得る。極低温状態でも接触を確実にし、組み立て中の位置合わせ不良の許容誤差を考慮するために、突出部の先端は、インジウムの小塊で覆われ得る。
【0155】
[00168]図１４は、接続要素と、キュービットを備える層スタックとの間の接続プロファイル１５０を概略的に示す。接続要素の接続プロファイルは、超伝導及び／又は導電材料が堆積された突出部（フィンガ／ピン）１５１を備える。突出部は、好ましくはキュービットを含む層スタック１５４の外層と接触している。伝送線１５３に関連付けられたフィンガ１５１は、この平面に直接的に接触するか、又はスルーアンドスルーＶＩＡ１５５との接触によってかのいずれかで接触する。接地線に関連付けられたフィンガは、層スタックの外層の接地された部分に接続することによって、１つの均一な接地を形成し得る。極低温状態でも接触を確実にし、組み立て中の位置合わせ不良の許容誤差を考慮するために、フィンガ１５１の先端は、インジウム（又は極低温状態で柔らかく且つ熱伝導性である他の材料）の小塊１５２で覆われ得る。
【0156】
[00169]図９は、１つ以上の量子計算回路構成要素を備える複数のモジュール９２を有するモジュール式構造９１を備える量子計算装置９０の一部を概略的に示す。
【0157】
[00170]各モジュール９２は、１つ以上の基板層と、１つ以上のパターン層と、を有する層スタックを備え得る。パターン層は、１つ以上の量子計算回路構成要素を形成し得る。例えば、１つのモジュール９２は、キュービットのアレイを有するキュービット平面を備え得る。
【0158】
[00171]図１０は、１つ以上の量子計算回路構成要素を備える２つの層スタック１０１Ａ、１０１Ｂを接続する接続要素１０３を有するインターポーザを備える量子計算装置１００の一部を概略的に示す。
【0159】
[00172]２つの層スタック１０１Ａ、１０１Ｂは、例えば、モジュール式構造の異なるモジュール内にそれぞれ含まれ得る。導電性バンプ１０２Ａ、１０２Ｂ等の導電性要素は、層スタック１０１Ａ、１０１Ｂをインターポーザの接続要素１０３に電気的に接続するために使用され得る。このようにして、接続要素、従って、インターポーザは、例えば、モジュール式構造の異なるモジュールにおける複数のキュービット平面に接続されている。例えば、キュービット平面は、インターポーザに対して千鳥状に配置され得る。これらの複数のキュービット平面は、インターポーザの接続要素１０３における１つ以上のルーティング線１０４を通じて互いに結合され得る。これは、モジュール式量子プロセッサを可能にする。
【0160】
[00173]このモジュール式量子プロセッサ構造は、モジュール間で分離された（decoupled）チップの歩留りを維持しながら、キュービットの数の増大を可能にする。これは、量子プロセッサ構造の全てのキュービットが機能している確率ＰＱＰＵが、以下の式：
【0161】
【数1】
【0162】
に等しいからであり、ここで、ｍは、量子プロセッサ構造におけるモジュールの数であり、Ｐｑは、平均の個々のキュービットの歩留りであり、ｎｉは、モジュールｉにおけるキュービットの数である。従って、多くのキュービットを有する単一のモジュールで構成される量子プロセッサ構造の場合、その量子プロセッサ構造における全てのキュービットが機能している確率は、ゼロに近づく。その代わりに、多数のより小さいモジュールから量子プロセッサ構造を作製する場合、それらモジュールを構造に組み込む前に、モジュール上の全てのキュービットが機能するモジュールを選択し得る。従って、この中間選択ステップの後、
【0163】
【数2】
【0164】
となる。従って、量子プロセッサ構造の歩留りが向上され得る。
【0165】
[00174]図１１は、モジュール式構造１１１内の複数のモジュール１１２を接続する接続要素１１３のアレイを備えるインターポーザを備える量子計算装置１１０の一部を概略的に示し、各モジュール１１２は、１つ以上の量子計算回路構成要素を備える。
【0166】
[00175]この場合も、層スタックは全て、実質的に同じ平面において配置されており、接続要素１１３におけるルーティング線１１５を介して電気的に接続され得る。他の伝送線１１４又は機能要素（図示せず）もまた、接続要素のうちの１つ以上において存在し得る。
【0167】
[00176]モジュール式構造１１１はまた、複数のインターポーザを有し得、各々が、少なくとも接続性に関しては、モジュール式構造１１１の一部のみをカバーする接続要素１１３のアレイをそれぞれ備えるが、一緒になればモジュール式構造１１１全体をカバーする。別のオプションは、各モジュール１１２が、それ自体のインターポーザを有することである。これらのインターポーザの各々は、その特定のモジュールにのみ及ぶ接続要素を備え得る。
【0168】
[00177]モジュール式構造１１１内のモジュール１１２、又は実際には任意の層スタックがまた、複数のインターポーザを備え得、それら全てが、層スタックの同じ接続面に機械的及び電気的に接続されている。
【0169】
[00178]一般に、大きいキュービット平面（又は他の量子計算回路構成要素）の最大限の有用性を達成するために、中間選択が適用され得る。
【0170】
[00179]中間選択の第１の方法が、大きいキュービット平面を製造することを伴い得る。この平面が製造された後、各キュービットの機能は、例えば、光学顕微鏡法又はプローブステーション測定によって評価される。その後、キュービット不良のないキュービットを含むチップの可能な限り大きい領域が選択される。この領域内で、伝送線は、再ルーティングされる。最後に、キュービット不良のない領域が、ウェハから切り出される。
【0171】
[00180]中間選択の第２の方法もまた、大きいキュービット平面を製造することを伴い得る。この平面が製造された後、各キュービットの機能は、例えば、光学顕微鏡法又はプローブステーション測定によって評価される。次いで、キュービット不良が発生した、キュービット平面の部分が、この平面から切り出される。次いで、残りの要素が、エアブリッジ又は非平行の、好ましくは直交するインターポーザによって、互いに接続される。
【0172】
[00181]例えば、スピンキュービット及び超伝導キュービットの両方のケースでは、１つ又は複数のキュービット平面のパターン層に窒化タンタルを使用することが特に有益である。タンタルで作製された超伝導キュービットは、良好なキュービット品質の尺度である長いデコヒーレンス時間を既に達成している。いくつかの超伝導要素については、パターン層のための金属を窒素と合金化することは、ニオブのケースでのように、パターン層についてのより高い超伝導転移温度（Ｔｃ）をもたらす。窒化タンタルの使用は、長いデコヒーレンス時間をもたらし、一般に、タンタルを使用する場合よりも長いデコヒーレンス時間をもたらす。窒化タンタルのそのようなパターン層を製造するために、原子層堆積及び／又はスパッタリングが、基板層上に窒化タンタルを堆積させるために使用され得る。
【0173】
[00182]一般に、基板層と、基板層とパターン層とが層スタックを形成するように、基板層に隣接し且つ平行なパターン層と、を備える量子計算装置を作製し得る。パターン層は、導電性材料を備え得るか、又は導電性材料から作製され得、少なくとも１つの量子計算回路構成要素を形成し得る。この場合、導電性材料は、窒化タンタルを備え得るか、又は窒化タンタルであり得る。例えば、量子計算回路構成要素は、窒化タンタルを備え得る。このようにして、より長いデコヒーレンス時間が、達成され得る。
【0174】
[00183]超伝導タンタルキュービットは、非常に長いデコヒーレンス時間を既に達成している。この理由は、コヒーレンスを破壊する２準位系（ＴＬＳ）のような、インタフェースにおける望ましくない材料欠陥の不在（又は低減）であり得る。タンタルはまた、平衡に達する前に、表面において薄い酸化物層のみが形成されるという有利な性質を有する１つの安定な酸化物（Ｔａ２Ｏ５）のみを有する。この効果は、アルミニウムでも生じる。窒素は、酸素よりもタンタルとより強い結合を形成し、従って、酸化物層を（強く）還元し（reduced）得るので、タンタルを窒素でアニールすることは、より一層有益であり得る。経験的には、酸化物層は、薄いほど通常は良好である。
【0175】
[00184]加えて、他の超伝導材料については、パターン層の金属を窒素でアニールすることは、この金属の臨界温度を上昇させ得る。臨界温度は、超伝導効果が生じる温度であり、従って、この金属のより高い臨界温度が、通常は好ましい。窒化タンタルでも、同じことが達成され得る。
【0176】
[00185]窒化タンタルは、他の方法の中でも、ＡＬＤ、反応性マグネトロンスパッタリング、及びＰＬＤによって堆積され得る。タンタル原子への窒素結合のために、ＴａＮ膜の表面は、タンタル膜と比較して還元された酸化物を有し、従って、超伝導キュービット動作に典型的な極低温及び低電力励起において金属－空気インタフェースによって示される欠陥（ＴＬＳ）の量を低減する。基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製され得る。量子計算回路構成要素は、キュービット、好ましくは、超伝導キュービット又はスピンキュービットを備え得る。例えば、パターン層の一部又は全体が、ＴａＮから作製され得る。好ましくは、ジョセフソン接合は、ＴａＮから作製されていないパターン層の一部であり得る。
【0177】
[00186]一般に、量子計算装置を製造する方法は、基板層を設けることと、窒化タンタルを用いた原子層堆積及び／又はスパッタリングを使用して、基板層の上部にパターン層を堆積させることと、を備え得る。このようにして、パターン層は、窒化タンタルを備え得るか、又は窒化タンタルから作製され得る。パターン層は、少なくとも１つの量子計算回路構成要素、好ましくはキュービット、より好ましくは、超伝導キュービット又はスピンキュービットを形成するように作製され得る。基板層は、サファイア、シリコン、ＢｅＯ、ＡｌＮ、石英、及び／又はその他任意の誘電体材料から作製され得る。
【0178】
[00187]上述したような窒化タンタルを備える量子計算装置を使用して、量子計算演算を行い得る。
【0179】
[00188]水平要素と垂直要素との両方が、例えば、以下に説明されるように、従来の微細加工技法を介して製造され得る。典型的には、基板は、例えば、スパッタリング、蒸着、ＡＬＤ、又はＭＢＥによってメタライゼーションを受けるために洗浄及び準備され得る。続いて、リソグラフィパターンが、例えば、光学技法又は電子ビーム技法によって画定され得る。エッチングは、例えば、ドライエッチング、ウェットエッチング、又はこれらの組合せによって行われ得る。ＶＩＡは、ＤＲＩＥ又はレーザアブレーションによって実現され得、そのコーティングは、ＡＬＤによってコンフォーマルに（conformally）実現され得る。要素は、ダイシングブレード又はレーザアブレーションによって、初期基板（starting substrate）から分離され得る。
【0180】
[00189]水平要素及び垂直要素が個々に製造された後、次いで、それらは、３Ｄ組み立てのために準備され得る。これは、追加の金属堆積（金及びインジウム）、及び後続のパターニングを伴い得る。最後に、例えば熱圧着の前に、水平要素と垂直要素との位置合わせが行われる。
【0181】
[00190]上記の実施形態のうちの２つ以上が、任意の適切な方法で組み合わされ得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【国際調査報告】