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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-04-15
(54)【発明の名称】面発光レーザ、面発光レーザの製造方法
(51)【国際特許分類】
H01S 5/183 20060101AFI20250408BHJP
H01S 5/343 20060101ALN20250408BHJP
【ＦＩ】
H01S5/183
H01S5/343 610
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024557874
(86)(22)【出願日】2022-03-31
(85)【翻訳文提出日】2024-09-27
(86)【国際出願番号】 JP2022016925
(87)【国際公開番号】W WO2023188405
(87)【国際公開日】2023-10-05
(81)【指定国・地域】
(71)【出願人】
【識別番号】390039929
【氏名又は名称】三桜工業株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】スリニワス ガンドロシュラ
【テーマコード（参考）】
5F173
【Ｆターム（参考）】
5F173AC04
5F173AC13
5F173AC14
5F173AC26
5F173AF03
5F173AH22
5F173AP47
5F173AP87
5F173AQ02
5F173AR81
5F173AR92
5F173AR93
5F173AR94
(57)【要約】
【解決手段】垂直共振器型面発光レーザは、第１軸方向に交互に配置された第１誘電体層および第２誘電体層を含む第１分布ブラッグ反射器（ＤＢＲ）と、ｐ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物領域、および前記ｐ型ＩＩＩ族窒化物領域と前記ＩＩＩ族窒化物領域との間のＩＩＩ族窒化物活性領域を含む半導体部であって、前記ｐ型ＩＩＩ族窒化物領域、前記ＩＩＩ族窒化物活性領域、および前記ＩＩＩ族窒化物領域は前記第１軸方向に配置され、前記ＩＩＩ族窒化物領域はｎ型ＩＩＩ族窒化物領域を含む、半導体部と、を含み、前記半導体部は、周期的一次元パターンを有するモノリシック回折格子を含み、前記モノリシック回折格子、前記ＩＩＩ族窒化物活性領域、および前記分布ブラッグ反射器は、前記第１軸方向に配置されて光キャビティを形成し、前記周期的一次元パターンは、前記第１軸方向に交差する第２軸方向に延在する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
垂直共振器型面発光レーザ（ＶＣＳＥＬ）であって：第１軸方向に交互に配置された第１誘電体層および第２誘電体層を含む第１分布ブラッグ反射器（ＤＢＲ）と；
ｐ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物領域、および前記ｐ型ＩＩＩ族窒化物領域と前記ＩＩＩ族窒化物領域との間のＩＩＩ族窒化物活性領域、を含む半導体部であって、前記ｐ型ＩＩＩ族窒化物領域、前記ＩＩＩ族窒化物活性領域、および前記ＩＩＩ族窒化物領域は、前記第１軸方向に配置され、前記ＩＩＩ族窒化物領域はｎ型ＩＩＩ族窒化物領域を含む、半導体部と；
を含み、
前記半導体部は、周期的一次元パターンを有するモノリシック回折格子を含み、前記モノリシック回折格子、前記ＩＩＩ族窒化物活性領域、および前記分布ブラッグ反射器は、前記第１軸方向に配置されて光キャビティを形成し、前記周期的一次元パターンは、前記第１軸方向に交差する第２軸方向に延在する、
垂直共振器型面発光レーザ。
【請求項2】
前記半導体部の上に配置された誘電体層をさらに備え、前記誘電体層は、前記モノリシック回折格子の上に延在して、前記周期的一次元パターンを覆う、請求項１に記載の垂直共振器型面発光レーザ。
【請求項3】
第２分布ブラッグ反射器（ＤＢＲ）をさらに備え、前記誘電体層は、前記第２ＤＢＲと前記半導体部との間に配置され、
前記第２ＤＢＲは、前記第１軸方向に交互に配列された第３誘電体層および第４誘電体層を含み、
前記第２ＤＢＲおよび前記周期的一次元パターンは結合されて一緒になって、１つの反射鏡を構成する、
請求項２に記載の垂直共振器型面発光レーザ。
【請求項4】
前記半導体部の上に配置される導電層であって、前記導電層の一部は、前記第１ＤＢＲと前記半導体部との間に配置される、導電層と、前記ＤＢＲの外において前記導電層の上に配置される第１電極であって、前記第１電極は、前記導電層と接触して配置される、第１電極と、
をさらに備える、
請求項１から請求項３のいずれか１項に記載の垂直共振器型面発光レーザ。
【請求項5】
第２電極をさらに備え、前記ＩＩＩ族窒化物領域は、第１面、および前記第１面と反対側にある第２面を有し、
前記モノリシック回折格子は、前記第１面に形成され、前記第２電極は、前記第２面に配置される、
請求項４に記載の垂直共振器型面発光レーザ。
【請求項6】
第２電極をさらに備え、前記ＩＩＩ族窒化物領域は、第１面、および前記第１面と反対側にある第２面を有し、
前記モノリシック回折格子は、前記第１面に形成され、前記第２電極は、第１面に配置される、
請求項４に記載の垂直共振器型面発光レーザ。
【請求項7】
前記光キャビティの全キャビティ長が１マイクロメートルより大きい、請求項１から請求項６のいずれか一項に記載の垂直共振器型面発光レーザ。
【請求項8】
前記モノリシック回折格子と前記ＤＢＲとの間の距離が３０マイクロメートル以下である、請求項１から請求項７のいずれか一項に記載の垂直共振器型面発光レーザ。
【請求項9】
垂直共振器型面発光レーザ（ＶＣＳＥＬ）を製造するための方法であって：基板の面の上に、パターン形成されたエピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することであって、前記基板は、ＩＩＩ族窒化物基板、シリコン基板、サファイア基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－シリコンテンプレートのうちの１つを含み、パターン形成された前記ＥＬＯマスクは、回折格子パターンと前記基板の前記面への開口とを含む、エピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することと；
パターン形成された前記ＥＬＯマスクを用いて前記基板の上にＩＩＩ族窒化物を成長して、前記回折格子パターンを覆うＩＩＩ族窒化物領域を形成することであって、前記回折格子パターンは前記ＩＩＩ族窒化物領域に転写される、ＩＩＩ族窒化物領域を形成することと；
ｎ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物活性領域、およびｐ型ＩＩＩ族窒化物領域を含む半導体積層を成長することと；
前記半導体積層を成長した後に、導電層を成長することと；
前記導電層の上に第１分布ブラッグ反射器（ＤＢＲ）を形成して、生産物を製造することであって、前記ＤＢＲは、交互に配置された第１誘電体層および第２誘電体層を含む、生産物を製造することと；
前記生産物から前記基板を除去して、パターン形成された前記ＥＬＯマスクを露出することと；
を備え、
前記回折格子パターンは、前記基板の前記面に沿って延びる周期的一次元パターンを含む、
方法。
【請求項10】
前記第１ＤＢＲを形成した後であって前記基板を除去する前に、前記導電層のところに第１金属電極を形成することをさらに備える、請求項９に記載の方法。
【請求項11】
前記半導体積層を成長する前に、研磨またはエッチングの少なくとも１つによって前記ＩＩＩ族窒化物領域を平坦化することをさらに含む、請求項９または請求項１０に記載の方法。
【請求項12】
前記導電層を成長させる前に、エッチングにより前記半導体積層からメサを生成して、前記半導体積層のエッチングされた面を形成することであって、前記メサは、前記ＩＩＩ族窒化物活性領域を含む、前記半導体積層のエッチングされた面を形成することと；前記半導体積層のエッチングされた前記面に第２電極を形成することと；
さらに備える、
請求項９から請求項１１のいずれか１項に記載の方法。
【請求項13】
前記基板を除去した後に、パターン形成された前記ＥＬＯマスクの一部を除去して、前記ＩＩＩ族窒化物領域を露出することと；前記ＩＩＩ族窒化物領域の露出面に第２金属電極を形成することと；
さらに備える、
請求項９から請求項１１のいずれか１項に記載の方法。
【請求項14】
前記基板を除去した後に、パターン形成された前記ＥＬＯマスクを除去することをさらに備える、請求項９から請求項１２のいずれか一項に記載の方法。
【請求項15】
パターン形成された前記ＥＬＯマスクは、前記基板の前記面に交互に配置された第３誘電体層および第４誘電体層を含む第２分布ブラッグ反射器をさらに含む、請求項９から請求項１３のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、面発光レーザ、及び面発光レーザの製造方法に関する。
【背景技術】
【0002】
面発光レーザは、垂直共振器型面発光レーザ（ＶＣＳＥＬ）として知られている。ＶＣＳＥＬは、ｎ側半導体領域とｐ側半導体領域との間に配置された半導体活性領域と、高反射ミラーとして作用する２つの分布ブラッグ反射器、ＤＢＲとを備える。半導体活性領域は、光キャビティを形成するために２つのＤＢＲの間に配置される。ｎ側とｐ側の領域は、それぞれのキャリア、すなわち電子と正孔を活性領域に注入し、これらのキャリアは、活性領域で再結合して光を発生する。このようにして発生された光は、ＤＢＲによって何度か反射されて光キャビティ内を移動し、それによってレーザ発振になる。ＶＣＳＥＬは、ＤＢＲのうちの１つに、より反射率の少ないミラーを提供し、このミラーは、レーザビームを放射するように使用される。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Appl. Phys. Lett. 92, 141102 (2008)
【非特許文献2】Apply. Phys. Express, 12, 036504 (2019)
【非特許文献3】Appl. Phys. Lett. 105, 031111 (2014)
【非特許文献4】J. Vac. Sci. Technol. B 33, 050603 (2015)
【非特許文献5】Appl. Phys. Express 12, 044004 (2019)
【非特許文献6】Sci. Rep. 8, 10350 (2018)
【非特許文献7】Semicond. Sci. Technol. 26, 014017 (2010)
【非特許文献8】IEEE Signal Process. Mag. 37, 50-61 (2020)
【非特許文献9】IEICE Trans. Electron. E92-C, 194 (2009)
【非特許文献10】Phys. Stat. Soli, 215, 1700513 (2018)
【非特許文献11】Appl. Phys. Lett. 75, 1515 (1999)
【非特許文献12】Soc. Inf. Disp. Int. Symp. Dig. Tech. 44, 832 (2013)
【非特許文献13】AIP Adv.3, 072107 (2013)
【非特許文献14】Optics Letters, 41, 2608-2611 (2016)
【非特許文献15】Phys. Status Solidi A. 215, 1700513 (2018)
【非特許文献16】Opt. Express, 27,24717 (2019)
【非特許文献17】Appl. Phys. Express, 13, 041003 (2020)
【非特許文献18】Appl. Phys. Express,14,031002 (2021)
【非特許文献19】Applied Phys. Lett.119, 142103 (2021)
【非特許文献20】Crystals, 11 (12) 1563, (2021)
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＶＣＳＥＬにおける反射鏡、つまり分布ブラッグ反射器の製作は、数十年の間において科学界、特にＩＩＩ族窒化物材料系においてかなりの挑戦となっていた。ＩＩＩ族窒化物ＶＣＳＥＬには、トップミラーおよびボトムミラーが設けられている。ＩＩＩ族窒化物デバイス層は、基板上に堆積されて、ｎ側領域、活性領域、およびｐ側領域の半導体積層を形成し、次いで、トップミラーは、いわゆるｐ側ミラーとして、半導体積層上に形成されることができ、またデバイス層上に配置された異なる誘電体材料の交互層を含む。ボトムミラーは、キャビティを形成するように配置されなければならず、トップミラーとボトムミラーは互いに近接して配置されて光キャビティの形成を可能にし、これは基板を除去することに至る。別のアプローチは、基板を除去することなくボトムミラーを形成するものであって、非特許文献１（ＮＰＬ１）のエピタキシャルＤＢＲ、または非特許文献２（ＮＰＬ２）のナノ多孔質ＤＢＲを使用するものである。ボトムミラーを形成するさらに別のアプローチは、非特許文献３（ＮＰＬ３）の誘電体ＤＢＲまたは非特許文献４（ＮＰＬ４）の高屈折率コントラスト格子を使用するものであり、これらは、デバイス層までの全ての基板を研磨すること、またはレーザリフトオフによって基板を分離すること、によって形成される。しかしながら、これらのアプローチは、ボトムミラーの製作が依然としてボトルネック課題であることを示しており、各アプローチは、利点よりもいくつかの技術的困難を有する。
【0005】
例えば、エピタキシャルＤＢＲの形成は、複雑であり、時間を消費する半導体堆積を必要とし、劣化した結晶品質を生じやすい。誘電体ＤＢＲの形成は、複雑な化学的機械研磨（ＣＭＰ）を用いる基板除去を必要とする。除去プロセスにおいてＣＭＰを使用することは、再び、挑戦的であり、面倒であり、制御困難であり、また高価なＩＩＩ族窒化物基板を浪費する。
【0006】
あるいは、非特許文献５および非特許文献６（ＮＰＬ５およびＮＰＬ６）における曲面ミラーアプローチは、基板のかなりの部分を使用し、ｎ側ＤＢＲミラーを考案するために半導体基板の研磨およびエッチングを伴う。曲面ＤＢＲミラーは、基板の裏側に形成されるので、このＶＣＳＥＬ構造は、いくつかの不都合をもたらす基板の除去を必要としない。曲面ミラーを用いると、長い光共振器を持つＶＣＳＥＬが提供される。
【0007】
具体的には、基板に関しては、最初に厚さを薄くして、キャビティ内の吸収損失を低減し、また基板を薄くすることは、制御するのが難しいプロセスであり得、また、ウエハを損傷するかもしれず、なぜなら、基板は、初期厚３００～４００マイクロメートルからターゲット厚１０～３０マイクロメートルまで薄くされて、ＶＣＳＥＬにキャビティを設けなければならないからである。
【0008】
さらに別のアプローチは、反射ミラーとしてモノリシック高屈折率コントラスト格子を持つＩＩＩ窒化物系ＶＣＳＥＬを提供することである。可視波長において使用される格子の製造は、半導体材料の複雑性およびエッチングを伴う。長い動作時間では、デバイスの性能が低下されて、デバイスの寿命を短くすることがある。
【0009】
また、高屈折率コントラスト格子を作製するための既存の方法は、電子ビーム（ｅ－ビーム）リソグラフィーおよびエッチングを使用し、デバイス層を損傷する可能性がある。これに従って、このプロセスは、活性領域および引き続くデバイス層への損傷を回避するために、追加の保護層を必要とする。
【0010】
これらの欠点を全て考慮して、ＩＩＩ族窒化物系ＶＣＳＥＬの構造およびＩＩＩ族窒化物系ＶＣＳＥＬを製造する方法を提供することが目的である。別の目的は、モノリシックな高屈折率コントラスト格子、およびエピタキシャルラテラルオーバーグロース（ＥＬＯ：epitaxial lateral overgrowth）を用いてモノリシックに高屈折率コントラスト格子を作製する方法を提供することである。ＥＬＯプロセスおよびＥＬＯ構造は、半導体デバイス層が高い結晶品質を有することを可能にし、またデバイス層が格子の形成においてエッチング環境に直接にさらされることを妨げることができる。
【課題を解決するための手段】
【0011】
本開示の一態様は、ＶＣＳＥＬであって、ＶＣＳＥＬは、垂直共振器型面発光レーザ（ＶＣＳＥＬ）であって：第１軸方向に交互に配置された第１誘電体層および第２誘電体層を含む第１分布ブラッグ反射器（ＤＢＲ）と；ｐ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物領域、および前記ｐ型ＩＩＩ族窒化物領域と前記ＩＩＩ族窒化物領域との間のＩＩＩ族窒化物活性領域、を含む半導体部であって、前記ｐ型ＩＩＩ族窒化物領域、前記ＩＩＩ族窒化物活性領域、および前記ＩＩＩ族窒化物領域は、前記第１軸方向に配置され、前記ＩＩＩ族窒化物領域はｎ型ＩＩＩ族窒化物領域を含む、半導体部と；を含み、前記半導体部は、周期的一次元パターンを有するモノリシック回折格子を含み、前記モノリシック回折格子、前記ＩＩＩ族窒化物活性領域、および前記分布ブラッグ反射器は、前記第１軸方向に配置されて光キャビティを形成し、前記周期的一次元パターンは、前記第１軸方向に交差する第２軸方向に延在する。
【0012】
本開示の別の態様は、ＶＣＳＥＬを製造するための方法であって、この方法は、垂直共振器型面発光レーザ（ＶＣＳＥＬ）を製造するための方法であって：基板の面の上に、パターン形成されたエピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することであって、前記基板は、ＩＩＩ族窒化物基板、シリコン基板、サファイア基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－シリコンテンプレートのうちの１つを含み、パターン形成された前記ＥＬＯマスクは、回折格子パターンと前記基板の前記面への開口とを含む、エピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することと；パターン形成された前記ＥＬＯマスクを用いて前記基板の上にＩＩＩ族窒化物を成長して、前記回折格子パターンを覆うＩＩＩ族窒化物領域を形成することであって、前記回折格子パターンは前記ＩＩＩ族窒化物領域に転写される、ＩＩＩ族窒化物領域を形成することと；ｎ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物活性領域、およびｐ型ＩＩＩ族窒化物領域を含む半導体積層を成長することと；前記半導体積層を成長した後に、導電層を成長することと；前記導電層の上に第１分布ブラッグ反射器（ＤＢＲ）を形成して、生産物を製造することであって、前記ＤＢＲは、交互に配置された第１誘電体層および第２誘電体層を含む、生産物を製造することと；前記生産物から前記基板を除去して、パターン形成された前記ＥＬＯマスクを露出することと；を備え、前記回折格子パターンは、前記基板の前記面に沿って延びる周期的一次元パターンを含む。
【発明の効果】
【0013】
上記の態様は、ＩＩＩ族窒化物系ＶＣＳＥＬの構造およびＩＩＩ族窒化物系ＶＣＳＥＬを製造する方法を提供することができる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
本開示の教示は、実施例として示された添付図面を参照しながら以下の詳細な説明を考慮することによって容易に理解することができる。添付図面を参照すると、本開示による、垂直共振器型面発光レーザ、垂直共振器型面発光レーザを製造する方法、並びにモノリシック高屈折率コントラスト格子、およびエピタキシャルラテラルオーバーグロースをモノリシックに使用して高屈折率コントラスト格子を製造する方法を示す概略図が、以下に説明される。理解を容易にするために、可能であれば、図面に共通する同一の要素を指定するために、同一の参照番号が使用される。
【0016】
図１は、本実施形態に係る垂直共振器型面発光レーザ（ＶＣＳＥＬ）を示す概略図である。ＶＣＳＥＬ１１は、分布ブラッグ反射器（ＤＢＲ）１３と、モノリシック回折格子１７を含む半導体部１５とを備える。ＤＢＲ１３は、第１軸方向Ａｘ１に交互に配列された第１誘電体層１９および第２誘電体層２１を含み、第１誘電体層１９の材料は、第２誘電体層２１の材料とは異なる。半導体部１５は、半導体部１５を成長させるために使用された基板を除外する。ＶＣＳＥＬ１１は、モノリシック回折格子１７の一部または全部を覆うことができる誘電体層１８をさらに備えることができ、誘電体層１８は、モノリシック回折格子１７の表面構造に沿って延在することができ、なぜなら、それは、成長プロセスで使用されるパターン形成されたＥＬＯマスクに由来するからである。
【0017】
半導体部１５は、ｐ型ＩＩＩ族窒化物領域２３と、ｎ型ＩＩＩ族窒化物領域を含むＩＩＩ族窒化物領域２５と、ＩＩＩ族窒化物領域２５のｐ型ＩＩＩ族窒化物領域２３とｎ型ＩＩＩ族窒化物領域との間にあるＩＩＩ族窒化物活性領域２７とを含む。ｐ型ＩＩＩ族窒化物領域２３、ＩＩＩ族窒化物活性領域２７、およびＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域は、第１軸方向Ａｘ１に配列される。モノリシック回折格子１７は、周期的な一次元パターン１７ａを有する。モノリシック回折格子１７、半導体部１５、およびＤＢＲ１３は、第１軸方向Ａｘ１に配列されて、光キャビティ２９を形成する。モノリシック回折格子１７は、ＩＩＩ族窒化物領域２５の面に沿って配置され、周期的な一次元パターン１７ａは、第１軸方向Ａｘ１に交差する第２軸方向Ａｘ２に延在する。
【0018】
ＶＣＳＥＬ１１は、さらに、アノード電極３１および導電層３５を含む。導電層３５は、内側部分３５ａ、および内側部分３５ａを囲む外側部分３５ｂを有しており、ｐ型ＩＩＩ族窒化物領域２３上に配置される。内側部分３５ａは、ＩＩＩ族窒化物活性領域２７からの光に対して透明であり、半導体部１５とＤＢＲ１３との間に配置され得る。外側部分３５ｂは、ＤＢＲ１３に覆われておらず、これによってアノード電極３１が外側部分３５ｂに接触できる。導電層３５は、アノード電極３１をｐ型ＩＩＩ族窒化物領域２３に接続する。導電層３５は、ｐ型ＧａＮといったＩＩＩ族窒化物半導体、またはインジウム錫酸化物（ＩＴＯ）といった導電性無機材料、またはその両方を含んでもよい。一例では、ＤＢＲ１３は、導電層３５に接触して配置されてもよい。必要に応じて、半導体部１５は、ｐ型ＩＩＩ族窒化物領域２３と導電層３５との間に配置されることができ、導電層３５は、ｎ型導電性を有するトンネル接合をさらに含んでもよい。
【0019】
ＶＣＳＥＬ１１は、カソード電極３３を備えている。カソード電極３３は、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域に電気的に接続される。図１に示されるように、カソード電極３３（３３ａおよび３３ｂ）は、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域のおもて面または裏面のいずれか、または両方に接触して配置されることができる。
【0020】
具体的には、カソード電極３３（３３ａおよび３３ｂ）は、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域のおもて面または裏面のいずれかに接触して配置されてもよい。
【0021】
半導体部１５にメサ３７を設けるＶＣＳＥＬ１１において、メサ３７は、ｐ型ＩＩＩ族窒化物領域２３、ＩＩＩ族窒化物活性領域２７およびＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域の一部を含む。メサ３７は、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物領域の残りの部分の上に位置し、メサ３７の底部では、メサ３７は、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物前面２５ａによって取り囲まれる。カソード電極３３ａは、ＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物前面２５ａに配置されてもよい。
【0022】
誘電体層１８で覆わずにＩＩＩ族窒化物領域２５のｎ型ＩＩＩ族窒化物背面２５ｂの一部を露出させる周囲部分を有するモノリシック回折格子１７を提供するＶＣＳＥＬ１１では、カソード電極３３ｂは、ｎ型ＩＩＩ族窒化物背面２５ｂ上に配置されてもよく、ｎ型ＩＩＩ族窒化物背面２５ｂは、モノリシック回折格子１７および誘電体層１８の外側に位置する。
【0023】
誘電体層１８は、パターン形成されていない部分１８ｂおよびパターン形成された部分１８ｃを含むことができる。パターン形成された部分１８ｃは、ｎ型ＩＩＩ族窒化物領域２５の裏面２５ｂを覆うことができ、その結果、パターン形成された部分１８ｃには、周期的な一次元パターン１７ａに対応する周期的な一次元パターン１８ａが設けられる。パターン形成されていない部分１８ｂは、別の誘電体ＤＢＲ積層体１８ｄに置き換えられることができ、その結果、モノリシック回折格子１７は、周期的な一次元パターン１７ａだけでなく、別の誘電体ＤＢＲ積層体１８ｄも含み、周期的な一次元パターン１７ａは、第２軸方向Ａｘ２に延びており、別の誘電体ＤＢＲ積層体１８ｄは、第１軸方向Ａｘ１に交互に配置された２種類の誘電体層を含む。
【0024】
キャビティ２９は、全キャビティ長ＬＣＡＶを有し、全キャビティ長ＬＣＡＶは、本ＶＣＳＥＬ１１におけるモノリシック回折格子１７とＤＢＲ１３との間の間隔として定義され得るものであって、１マイクロメートルより大きい。全キャビティ長ＬＣＡＶは３０マイクロメートル以下であって、なぜなら、ＶＣＳＥＬ１１は、半導体部１５を成長させるために使用された基板のいかなる部分も含まないからである。
【0025】
半導体部１５は、導電性のアパーチャ部３９ａと、導電性のアパーチャ部３９ａを囲む小さい導電性の部分３９ｂとを有する。開口導電部分３９ａは、アノード電極３１からカソード電極３３への電気経路をＶＣＳＥＬ１１に提供する。電子および正孔といったキャリアは、電気経路を通って流れ、またＩＩＩ族窒化物活性領域２７において再結合されて光を発生し、光は、ＤＢＲ１３またはモノリシック回折格子１７のうちの１つから放出される。
【0026】
図２は、ＶＣＳＥＬを製造する方法の主要なステップを示すフローチャートである。図２を参照して、本実施形態に係る例示的な製造プロセスについて概略記述が与えられる。まず、Ｓ１０１で基板を準備する。Ｓ１０２においては、エピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクが、基板上に形成され、また周期的な一次元パターン１８ａのためにパターン形成された表面が提供されて、ＥＬＯマスクからパターン形成されたＥＬＯマスクを生成する。Ｓ１０３においては、ＩＩＩ族窒化物が、基板およびパターン形成されたＥＬＯマスク上に堆積される。パターン形成されたＥＬＯマスク上のこの堆積は、このようにして堆積されたＩＩＩ族窒化物に、パターン形成されたＥＬＯマスクのパターン形成された表面を転写することができる。Ｓ１０４においては、このように堆積されたＩＩＩ族窒化物は、平坦な表面を得るために研磨され、またＶＣＳＥＬのキャビティの長さを調整する。平坦化された表面には、Ｓ１０５において、ＩＩＩ族窒化物半導体積層板が成長され、次にフロントエンド加工が行われて、アパーチャ構造、ＤＢＲ、電極を形成し、それにより生産物を作製する。Ｓ１０６においては、生産物は、支持具に接合され、次いで、基板が、例えば極低温処理またはレーザリフトオフのいずれかによって生産物から分離されて、支持具に接合されたデバイス積層体を得る。このようにして分離された基板は、再生可能である。Ｓ１０７においては、バックエンド処理がデバイス積層体に適用され、次いでＳ１０８において、デバイス積層体は、半導体装置チップに分離される。
【0027】
詳細な説明が、以下に、本実施の形態に係るＶＣＳＥＬについて為される。以下の説明では、ＩＩＩ族窒化物は、例えば有機金属化学的気相成長（ＭＯＣＶＤ）によって堆積されることができる。
【0028】
図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄは、モノリシック回折格子１７を作製するためのステップを示す。図３Ａおよび図３Ｂを参照すると、基板１０１が準備され、基板１０は、ＩＩＩ族窒化物基板、ＧａＮ－オン－サファイア基板、ＧａＮ－オン－Ｓｉ基板、シリコン基板、サファイア基板、または他の異種基板のうちの１つを含むことができる。ＩＩＩ族窒化物基板は、窒化ガリウム（ＧａＮ）といった窒化ガリウム系の材料を含んでもよい。エピタキシャルラテラルオーバーグロース（ＥＬＯ）を実施する前に、ＥＬＯマスク１０３が、フォトリソグラフィおよびエッチングによって基板１０１の面上に形成される。ＥＬＯマスク１０３は、酸化シリコンといった無機誘電体材料を含む。具体的には、無機誘電体材料の層が、基板１０１上に堆積され、次に、ＥＬＯだけでなくモノリシック回折格子１７のために、２回、パターン形成される。
【0029】
具体的には、図３Ａから図３Ｃのように、レジストといったフォトリソグラフィマスク１０５が、まず、無機誘電体層１０３上に形成され、無機誘電体層１０３がレジストマスク１０５を用いてエッチングされて、ＥＬＯパターンを有するＥＬＯマスク１０７が形成され、ＥＬＯパターンは、基板１０１への開口１０７ａを含む。フォトリソグラフィマスク１０５を除去した後に、レジストといった別のフォトリソグラフィマスク１０９がＥＬＯマスク１０７上に形成され、次いで誘電体層１１０がマスク１０９の上に堆積される。ＥＬＯマスク１０７に一次元パターンを提供するために、誘電体層１１０は、マスク１０９の頂部を露出させるようにマスクなしでエッチングされ、その後に、レジストマスク１０９を除去することは、パターン形成されたＥＬＯマスク１１１を生成し、パターン形成されたＥＬＯマスク１１１は、モノリシック回折格子１７のためのパターン１８ａを有する。
【0030】
本実施形態では、第１パターン形成は、ＥＬＯパターンを形成することであり、第２パターン形成は、モノリシック回折格子１７のためのパターン１８ａを形成することである。必要に応じて、第２パターン形成は、第１パターン形成の前に、最初に実施されてもよい。
【0031】
図４は、２回のパターン形成によって形成されるパターン形成されたＥＬＯマスクを示す平面図である。図４を参照すると、パターン形成されたＥＬＯマスク１１１は複数のパターン形成された領域１１１ａを有し、これらの領域は互いに分離されている。パターン形成された領域１１１ａの各々は、ＶＣＳＥＬ１１のモノリシック回折格子１７のために、開口１０７ａとは別に準備される。
【0032】
図３Ｃに示されるように、ＩＩＩ族窒化物は、パターン形成されたＥＬＯマスク１１１を用いてＭＯＣＶＤによって基板１０１上に成長または堆積されて、厚いＩＩＩ族窒化物領域１１３を形成する。ＩＩＩ窒化物領域１１３の少なくとも一部は、シリコンといったｎ型ドーパントでドーピングされることができる。本実施例では、ＩＩＩ族窒化物領域１１３は、回折格子１７を完全に覆うことができる。ＩＩＩ族窒化物領域１１３には、窒化物領域２５の厚さよりも大きい厚さが設けられることができる。ＩＩＩ窒化物のＥＬＯ領域は、１０５／ｃｍ２以下、１０４／ｃｍ以下または１０３／ｃｍ２以下の欠陥密度を含むことができる。
【0033】
図３Ｄに示されるように、その後の半導体堆積の前に、ＩＩＩ族窒化物領域１１３が、所望の長さの光キャビティ２９が得られるように、処理されることができる。例えば、ＩＩＩ族窒化物領域１１３は、研磨またはエッチングされて、平坦化されたＩＩＩ族窒化物領域１１５を形成し得て、ＩＩＩ族窒化物領域１１５の研磨またはエッチングされた表面は平坦化されて、その後のエピタキシャル成長の準備ができる。
【0034】
図５Ａ、図５Ｂ、および図５Ｃは、ＶＣＳＥＬ１１を製造するためのステップを示す。ＩＩＩ族窒化物領域１１３の平坦化の後に、図５Ａに示されるように、半導体積層１１７が成長されて、半導体積層１１７は、ＩＩＩ族窒化物領域２５、ＩＩＩ族窒化物活性領域２７、およびｐ型ＩＩＩ族窒化物領域２３を含む。窒化物領域２５は、ＧａＮ系またはＡｌＮ系の材料を含むことができ、これにはｎ型ドーパントがドープされ、これによりＩＩＩ族窒化物活性領域２７への電子の供給が可能となり、またｐ型ＩＩＩ族窒化物領域２３は、ＧａＮ系またはＡｌＮ系の材料を含むことができ、これにはｐ型ドーパントがドープされ、これによりＩＩＩ族窒化物活性領域２７への正孔の供給が可能となる。ＩＩＩ族窒化物活性領域２７は、ＧａＮ、ＩｎＧａＮ、ＡｌＮまたはＡｌＧａＮといったＧａＮ系またはＡｌＮ系の材料を含むことができる。ＩＩＩ族窒化物活性領域２７には、単一量子井戸（ＳＱＷ）または多重量子井戸（ＭＱＷ）といった単一層または量子井戸構造が設けられてもよい。必要に応じて、埋め込みトンネル接合が、ｐ型ＩＩＩ族窒化物領域２３を堆積した後に成長されることができる。
【0035】
図５Ｂに示されるように、半導体積層１１７および研磨されたＩＩＩ族窒化物領域１１５から半導体開口領域を生産するために、レジストといったマスク１１９が半導体積層１１７上に形成される。半導体部１５のためのアパーチャ構造１１７ａは、水素原子、ｎ型ドーパント原子、および／またはｐ型ドーパント原子といったイオンをマスク１１９を用いて半導体積層１１７に注入することにより、半導体積層１１５から生成される。アパーチャ構造１１７ａは、半導体アパーチャ領域１２１と、半導体アパーチャ領域１２１を囲む分離領域１２３とを備える。
【0036】
ＶＣＳＥＬを製造するための例示的な方法の前半部は、上記のように記載されている。次に、本実施形態に係る代表的な方法の後半部について記述が与えられる。
【0037】
マスク１１９を除去した後に、図５Ｃに示すように、導電層１２５は、アパーチャ構造１１７ａ上に堆積され、アパーチャ構造１１７ａが、半導体アパーチャ領域１２１および分離領域１２３を覆う。導電層１２５は、高濃度にドープされたＩＩＩ族窒化物半導体層、例えばＧａＮまたはＡｌＧａＮ、および／または無機層、例えばインジウム錫酸化物（ＩＴＯ）を含むことができ、ＩＩＩ族窒化物活性領域２７からの光に対して透明である。
【0038】
図６Ａ、図６Ｂ、および図６Ｃは、ＶＣＳＥＬ１１を製造するための工程を示す。図６Ａに示されるように、分布ブラッグ反射器（ＤＢＲ）積層体１２７は、導電層１２５上に形成され、具体的には、第１誘電体層１２７ａと第２の誘電体層１２７ｂとが交互に堆積されて、これらの誘電体層の配列を形成する。
【0039】
図６Ｂに示すように、レジストのようなマスク１２９がＤＢＲ積層体１２７上に形成される。ＤＢＲ積層材１２７は、導電層１２５の一部を露出するようにマスク１２９でエッチングされ、それによってパターンＤＢＲ積層材１３１、つまりＤＢＲ１３１を形成する。ＤＢＲ１３１は、パターン形成されたＥＬＯマスク１１１（１７）と関連付けられるモノリシック回折格子１７に位置決めされ、それによってＶＣＳＥＬ １１に光キャビティ２９の実質的な部分を提供する。
【0040】
図６Ｃに示すように、アノード金属電極のような第１電極１３３がＤＢＲ１２７の上に形成されて、生産物１３５を提供する。第１電極１３３は、導電層１２５の露出面に接触して配置される。
【0041】
【0042】
基板１０１は、低温処理またはレーザリフトオフのいずれかによって生産物１３５から取り除かれて、モノリシック回折格子１７に関連付けられパターン形成されたＥＬＯマスク１１１を露出させ、それによってＶＣＳＥＬ積層体１３７を製造する。ＶＣＳＥＬ積層体１３７には第１電極１３３が設けられており、第１電極１３３は、その前面側に位置する。
【0043】
図７Ｂに示されるように、陰極金属電極などの第２電極をＶＣＳＥＬ積層体１３７上に形成するために、パターン形成されたＥＬＯマスク１１１は、レジストなどのマスク１３９で処理されて、その中にフォトリソグラフィおよびエッチングによって開口１１１ｂを形成する。
【0044】
図７Ｃに示されるように、マスク１３９を除去した後に、第２電極１４１がＶＣＳＥＬ積層体１３７の裏側に形成されてＶＣＳＥＬを作製し、このＶＣＳＥＬには、ＶＣＳＥＬ１１のそれぞれの反対側に第１電極１３３および第２電極１４１が設けられる。第２電極１４１は、ＩＩＩ族窒化物領域１１５の裏側に接触して配置される。
【0045】
上記のプロセスは、ＶＣＳＥＬ１１のタイプの製造を完成させる。
【0046】
【0047】
図５Ａに示すように半導体積層１１７を形成した後に、図８Ａおよび図８Ｂに示されるように、半導体メサ１４３およびアパーチャ構造１１７ａが、半導体積層１１７から作製されて、ｎ型ＩＩＩ族窒化物領域１１５を露出させる。本実施例では、図８Ａに示されるように、半導体メサ１４３は、まずフォトリソグラフィおよびエッチングによってレジストなどのマスク１４５を用いて形成され、次いで、図５Ｂに示されるように、アパーチャ構造１１７ａが形成される。図８Ｂを参照すると、アパーチャ構造１１７ａは、半導体アパーチャ領域１２１と、半導体アパーチャ領域１２１を囲む分離領域１２３とを備える。必要に応じて、アパーチャ構造１１７ａが最初に形成され、次いで半導体メサ１４３が形成され得る。
【0048】
図８Ｃに示されるように、導電層１２５は、アパーチャ構造１１７ａ上に成長され、導電層１２５は、半導体アパーチャ領域１２１および分離領域１２３を覆い、ｎ型ＩＩＩ族窒化物領域１１５上には成長されない。導電層１２５は、ＩＩＩ族窒化物活性領域２７からの光に対して透明である。また、導電層１２５は、ＧａＮまたはＡｌＧａＮといった高濃度にドープされたＩＩＩ族窒化物半導体層、および／またはインジウム錫酸化物（ＩＴＯ）といった無機層を含んでもよい。ＩＩＩ族窒化物半導体の導電層１２５は、例えば、無機マスクまたは誘電体マスク１４７による選択成長によって、半導体メサ１４３上に形成され得る。
【0049】
図９Ａおよび図９Ｂは、ＶＣＳＥＬ１１を製造するためのステップを示す。図９Ａに示されるように、ＤＢＲ積層体１２７は、導電層１２５上に形成される。ＤＢＲ積層材１２７の一部は、導電層１２５の一部を露出するようにエッチングすることによって除去され、それによって、パターン形成されたＤＢＲ積層材１３１、すなわちＤＢＲ１３１を形成する。ＤＢＲ１３１は、パターン形成されたＥＬＯマスク１１１（１７）と関連付けられるモノリシック回折格子１７に位置決めされ、それによってＶＣＳＥＬ１１に光キャビティ２９の実質的な部分を提供する。
【0050】
図９Ｂに示されるように、アノード金属電極といった第１電極１３３およびカソード金属電極といった第２電極１４１が、それぞれ、露出された導電層１２５および露出されたｎ型ＩＩＩ窒化物領域１１５上に形成され、それによって、生産物１４９を製造する。第１電極１３３および第２電極１４１は、共に、半導体領域（１２５および１１５）の表側に位置する。具体的には、第１電極１３３は、導電性領域１２５に接触してメサ１４３上の導電層１２５に配置され、第２電極１４１は、ｎ型ＩＩＩ族窒化物領域１１５に接触して配置される。
【0051】
図１０Ａ、図１０Ｂ、および図１０Ｃは、ＶＣＳＥＬ１１を製造するための工程を示す。生産物１４９は、図６Ｃに示されるのと同じ方法で支持具に結合され、支持具は、図９Ｂから図１０Ｃでは簡単のために省略されている。
【0052】
図１０Ａに示されるように、基板１０１が生産物１４９から除去されて、モノリシック回折格子１７と関連付けられたパターン形成されたＥＬＯマスク１１１を露出して、それによってＶＣＳＥＬ積層体１５１を作製する。ＶＣＳＥＬ積層体１５１は、第１電極１３３および第２電極１４１が設けられており、第１電極１３３および第２電極１４１は、その同じ側に位置する。
【0053】
図１０Ｂに示されるように、第１電極および第２電極をその同じ側に有するＶＣＳＥＬにおいて、パターン形成されたＥＬＯマスク１１１は、ＩＩＩ族窒化物領域１１５の裏面に残される。上記のプロセスは、あるタイプのＶＣＳＥＬ１１の製造を完成させる。
【0054】
必要に応じて、図１０Ｃに示されるように、パターン形成されたＥＬＯマスク１１１の誘電性材料は除去されることができ、周期的な一次元パターン１７ａを露出させてもよく、周期的な一次元パターン１７ａは、パターン形成されたＥＬＯマスク１１１からＩＩＩ族窒化物領域１１５に転写される。したがって、モノリシック回折格子１７は、ＩＩＩ族窒化物領域１１５の裏面に形成される。
【0055】
上記のプロセスは、ＶＣＳＥＬ１１のタイプの製造を完成させる。
【0056】
【0057】
【0058】
プロセスの例には、次のステップが含まれる。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板上にＥＬＯ誘電体マスク層を堆積すること
２．ＥＬＯマスクに回折格子をパターン形成すること
３．成長アシスト部分、つまり、開口をＥＬＯマスク層に形成して、ホスト基板１０１の表面を露出して、それによって、パターン形成されたＥＬＯマスク１１１を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に層がパターン形成されたＥＬＯマスクの格子パターンを少なくとも覆うことを可能し、これによってエピタキシャルラテラルオーバーグロース（ＥＬＯ）窒化物層を形成すること
５．研磨またはエッチングによって、オーバーグロースされた窒化物層を平坦化して、光キャビティの長さを制御すること
６．以下の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）；および、ｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
７．イオン注入を実施して、半導体積層の電気的、光学的な開口を画定すること
８．ｐ－コンタクトのための透明導電層を形成すること
９．誘電体ＤＢＲミラー積層体を堆積すること
１０．接触金属電極を堆積すると共に支持具（図には示されていない）にフリップチップボンディングすること
１１．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）に記載された低温処理またはテンプレート基板が使用される場合のレーザリフトオフのいずれかを用いて基板を除去すること、それによって、コストを大幅に低減し、ここで、基板を除去することは、同じ基板を繰り返し使用することが可能にすること
１２．最後に、ｎ側に金属接触電極を堆積すること
１３．パターン形成されたＥＬＯマスク１１１を除去すること
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板上にＥＬＯ誘電体マスク層を堆積すること
２．ＥＬＯマスクに回折格子をパターン形成すること
３．成長アシスト部分、つまり、開口をＥＬＯマスク層に形成して、ホスト基板１０１の表面を露出して、それによって、パターン形成されたＥＬＯマスク１１１を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に層がパターン形成されたＥＬＯマスクの格子パターンを少なくとも覆うことを可能し、これによってエピタキシャルラテラルオーバーグロース（ＥＬＯ）窒化物層を形成すること
５．研磨またはエッチングによって、オーバーグロースされた窒化物層を平坦化して、光キャビティの長さを制御すること
６．以下の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）；および、ｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
７．イオン注入を実施して、半導体積層の電気的、光学的な開口を画定すること
８．ｐ－コンタクトのための透明導電層を形成すること
９．誘電体ＤＢＲミラー積層体を堆積すること
１０．接触金属電極を堆積すると共に支持具（図には示されていない）にフリップチップボンディングすること
１１．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）に記載された低温処理またはテンプレート基板が使用される場合のレーザリフトオフのいずれかを用いて基板を除去すること、それによって、コストを大幅に低減し、ここで、基板を除去することは、同じ基板を繰り返し使用することが可能にすること
１２．最後に、ｎ側に金属接触電極を堆積すること
１３．パターン形成されたＥＬＯマスク１１１を除去すること
【0059】
モノリシック回折格子１７は、ｎ－ＧａＮまたは意図せずドープされた（ＵＩＤ）－ＧａＮなどのＩＩＩ窒化物領域２５の表面上に設けられ、これは、エピタキシャルラテラルオーバーグロース技術によって、パターン形成されたＥＬＯマスク１１１の上に成長される。このようにして成長されたＩＩＩ族窒化物は、ＧａＮ回折格子を含み、これが、パターン形成されたＥＬＯマスク１１１から転写される。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、研磨によってＩＩＩ族窒化物領域２５を形成した後に、ＭＯＣＶＤによって成長させることができ、これは、キャビティの長さを調整することおよび／またはＩＩＩ族窒化物領域を平坦化することのために使用されることができる。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、再開されたデバイス層であって、また非ドープ活性領域およびｐ型層を含み、これらの各々は、Ｉｎ、Ｇａ、および／またはＡｌ、並びにＮの合金を含む。
【0060】
【0061】
プロセスの例には、次のステップが含まれる。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板（１０１）上に周期的に配列される誘電体層のＤＢＲミラー積層体（１８ｄ）を形成すること
２．ＤＢＲミラー積層体（１８ｄ）上に別個の誘電体層（１８ｃ）を堆積すること
３．別個の誘電体層（１８ｃ）に、モノリシック格子パターンのための格子パターンを形成すること
４．成長アシスト部分、つまり開口を、別個の誘電体層（１７ｃ）およびＤＢＲミラー積層体（１８ｄ）に形成して、ホスト基板１０１の表面を露出させ、それによってパターン形成されたＥＬＯマスク１１１を形成すること
５．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に成長された層が回折格子パターンを少なくとも覆うことを可能にし、それによってＥＬＯ窒化物層を形成すること
６．研磨またはエッチングによってＥＬＯ窒化物層（１１３）を平坦化して、キャビティの長さを制御すること
７．以下の層の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）、活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）、ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）、ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）を成長すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー積層体（１３）を堆積すること
１１．接触金属電極（３１）を堆積すると共に支持具に（図には示されていない）フリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）の低温処理、またはテンプレート基板が使用される場合にはレーザリフトオフのいずれかによって、それによって大幅にコストを削減すること、ここで基板を除去することによって同じ基板を繰り返し使用することが可能になること
１３．最後に、ｎ側に金属接触電極（３３ｂ）を堆積すること
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板（１０１）上に周期的に配列される誘電体層のＤＢＲミラー積層体（１８ｄ）を形成すること
２．ＤＢＲミラー積層体（１８ｄ）上に別個の誘電体層（１８ｃ）を堆積すること
３．別個の誘電体層（１８ｃ）に、モノリシック格子パターンのための格子パターンを形成すること
４．成長アシスト部分、つまり開口を、別個の誘電体層（１７ｃ）およびＤＢＲミラー積層体（１８ｄ）に形成して、ホスト基板１０１の表面を露出させ、それによってパターン形成されたＥＬＯマスク１１１を形成すること
５．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に成長された層が回折格子パターンを少なくとも覆うことを可能にし、それによってＥＬＯ窒化物層を形成すること
６．研磨またはエッチングによってＥＬＯ窒化物層（１１３）を平坦化して、キャビティの長さを制御すること
７．以下の層の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）、活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）、ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）、ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）を成長すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー積層体（１３）を堆積すること
１１．接触金属電極（３１）を堆積すると共に支持具に（図には示されていない）フリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）の低温処理、またはテンプレート基板が使用される場合にはレーザリフトオフのいずれかによって、それによって大幅にコストを削減すること、ここで基板を除去することによって同じ基板を繰り返し使用することが可能になること
１３．最後に、ｎ側に金属接触電極（３３ｂ）を堆積すること
【0062】
モノリシック回折格子１７は、ｎ－ＧａＮまたはＵＩＤ－ＧａＮなどのＩＩＩ窒化物領域２５の表面上に設けられ、これは、エピタキシャルラテラルオーバーグロース技術によって、パターン形成されたＥＬＯマスク１１にわたって成長される。このようにして成長したＩＩＩ族窒化物は、ＧａＮ回折格子を含み、この回折格子は、パターン形成されたＥＬＯマスク１１１から転写され、またパターン形成されたＥＬＯマスク１１１には、追加のＤＢＲミラー（１８ｄ）が設けられる。追加のＤＢＲミラー（１８ｄ）は、その上のＧａＮ回折格子（１７ａ）に隣接して配置されて回折格子（１７ａ）に結合され、これにより単一のミラーを構成する。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、ＩＩＩ族窒化物領域２５を研磨によって形成した後に、ＭＯＣＶＤによって成長されることができ、研磨は、キャビティの長さを調節すること、および／またはＩＩＩ族窒化物領域を平坦化することができる。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、再開されたデバイス層であって、それぞれ、非ドープ活性領域およびｐ型層を含み、これらの層の各々は、Ｉｎ、Ｇａおよび／またはＡｌと、Ｎとの合金を含む。
【0063】
周期的一次元パターン１７ａおよび追加のＤＢＲミラー（１８ｄ）は、複雑性無しに反射率を高めるように結合され、追加のＤＢＲミラー（１８ｄ）は、周期的一次元パターン１７ａ、および周期的一次元パターン１８ａを含む誘電体層に接して配置される。
【0064】
【0065】
プロセスの例には、次のステップが含まれる。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートといったホスト基板上にＥＬＯ誘電体マスク層を形成すること
２．ＥＬＯマスク層上の回折格子をパターン形成すること
３．ＥＬＯマスク層に成長アシスト部分、つまり開口を形成してホスト基板１０１の表面を露出させ、それによって、パターン形成されたＥＬＯマスク１１１を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってＥＬＯマスク上にＧａＮ層を成長して、このようにしてラテラル（横方向）成長された層が少なくとも格子パターンを覆うことを可能にし、これによって、ＥＬＯ窒化物層を形成すること
５．研磨またはエッチングによってＥＬＯ窒化物層を平坦化して、光キャビティの長さを制御すること
６．以下の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）；およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
７．半導体積層からメサを生成して、半導体積層にｎ－ＧａＮ接触領域を形成すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー（１３）を堆積すること（これは、ｐ側パッドとｎ側パッドとの間の分離として使用することができる）
１１．接触金属電極（３１および３３ａ）を堆積すると共に支持具（図には示されていない）へフリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）における低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフのいずれかによって基板を除去すること。
基板１０１を除去することは、同じ基板を繰り返し使用することが可能となり、それによってコストを大幅に削減することができること。
１３．パターン形成されたＥＬＯマスク１１１を除去して、ＩＩＩ族窒化物領域２５を露出させること、その裏面には、モノリシック回折格子１７の周期的な一次元パターン１７ａが設けられていること。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートといったホスト基板上にＥＬＯ誘電体マスク層を形成すること
２．ＥＬＯマスク層上の回折格子をパターン形成すること
３．ＥＬＯマスク層に成長アシスト部分、つまり開口を形成してホスト基板１０１の表面を露出させ、それによって、パターン形成されたＥＬＯマスク１１１を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってＥＬＯマスク上にＧａＮ層を成長して、このようにしてラテラル（横方向）成長された層が少なくとも格子パターンを覆うことを可能にし、これによって、ＥＬＯ窒化物層を形成すること
５．研磨またはエッチングによってＥＬＯ窒化物層を平坦化して、光キャビティの長さを制御すること
６．以下の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）；およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
７．半導体積層からメサを生成して、半導体積層にｎ－ＧａＮ接触領域を形成すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー（１３）を堆積すること（これは、ｐ側パッドとｎ側パッドとの間の分離として使用することができる）
１１．接触金属電極（３１および３３ａ）を堆積すると共に支持具（図には示されていない）へフリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）における低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフのいずれかによって基板を除去すること。
基板１０１を除去することは、同じ基板を繰り返し使用することが可能となり、それによってコストを大幅に削減することができること。
１３．パターン形成されたＥＬＯマスク１１１を除去して、ＩＩＩ族窒化物領域２５を露出させること、その裏面には、モノリシック回折格子１７の周期的な一次元パターン１７ａが設けられていること。
【0066】
誘電体ＤＢＲミラー１３は、導電層３５上に位置し、導電層３５は、メサ３７の頂部に設けられると共に、アノード電極３１からカソード電極３３ａまで延在してメサ３７の上面および側面を覆う。別の誘電体材料膜４５は、誘電体ＤＢＲミラー１３上に位置していてもよく、アノード電極３１からその上のカソード電極３３ａまで延びていてもよい。誘電体ＤＢＲミラー１３、もしあれば、他の誘電体材料膜４５は、パッシベーション膜として役立つ。メサ３７は、アノード電極３１およびカソード電極３３ａがＶＣＳＥＬ１１ｃの同じ側に位置することを可能にし、ＶＣＳＥＬ１１ｃは、フリップチップボンディング方式で搭載されることができる。
【0067】
モノリシック回折格子１７は、ｎ－ＧａＮまたはＵＩＤ－ＧａＮなどのＩＩＩ窒化物領域２５の表面上に設けられ、ＩＩＩ窒化物領域２５は、エピタキシャルラテラルオーバーグロース技術によって、パターン形成されたＥＬＯマスク１１１の上に成長される。このように成長されたＩＩＩ族窒化物は、ＧａＮ回折格子を含み、ＧａＮ回折格子は、パターン形成されたＥＬＯマスク１１１から転写される。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、研磨またはエッチングによってＩＩＩ族窒化物領域２５を形成した後に、ＭＯＣＶＤによって成長させることができ、研磨またはエッチングは、キャビティの長さを調整すること、および／またはＩＩＩ族窒化物領域を平坦化することのために使用されることができる。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、再開されたデバイス層であって、それぞれ、アンドープ活性層およびｐ型層を含み、これらの各々は、Ｉｎ、Ｇａ、および／またはＡｌとＮとの合金を含む。
【0068】
【0069】
プロセスの例には、次のステップが含まれる。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板１０１上に周期的に配列される誘電体層のＤＢＲミラー積層体（１８ｄ）を形成すること
２．ＤＢＲミラー積層体（１８ｄ）上に別個の誘電体層（１８ｃ）を堆積すること
３．別個の誘電体層（１８ｃ）にモノリシック回折格子パターンを形成すること
４．成長アシスト部分、つまり別個の誘電体層（１８ｃ）およびＤＢＲミラー積層体（１８ｄ）に、開口を形成してホスト基板１０１の表面を露出させ、それによってパターン形成されたＥＬＯマスク１１１を形成すること
５．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に成長された回折格子パターンを少なくとも覆うこと、それによってＥＬＯ窒化物層を形成すること
６．研磨またはエッチングによってＥＬＯ窒化物層（１１３）を平坦化して、キャビティ長を制御すること
７．以下の層の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）、活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）、ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）、ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
８．半導体積層からメサを作製して、半導体積層にコンタクトｎ－ＧａＮ領域を形成すること
９．電気的、光学的な開口を画定するためにイオン注入を行うこと
１０．ｐコンタクトのための透明導電層（３５）を堆積すること
１１．誘電体ＤＢＲミラー（１３）を堆積すること（これは、ｐ側パッドとｎ側パッドとの間の絶縁として使用できる）
１２．接触金属電極（３１および３３ａ）を堆積すること、および支持具（図には示されていない）へフリップチップボンディングすること
１３．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）の低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフによって基板１０１を除去すること。基板を除去することは、同じ基板を繰り返し使用することが可能となり、それによってコストを大幅に削減できること。
１．ＧａＮ基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－Ｓｉテンプレートのようなホスト基板１０１上に周期的に配列される誘電体層のＤＢＲミラー積層体（１８ｄ）を形成すること
２．ＤＢＲミラー積層体（１８ｄ）上に別個の誘電体層（１８ｃ）を堆積すること
３．別個の誘電体層（１８ｃ）にモノリシック回折格子パターンを形成すること
４．成長アシスト部分、つまり別個の誘電体層（１８ｃ）およびＤＢＲミラー積層体（１８ｄ）に、開口を形成してホスト基板１０１の表面を露出させ、それによってパターン形成されたＥＬＯマスク１１１を形成すること
５．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル（横）方向に成長された回折格子パターンを少なくとも覆うこと、それによってＥＬＯ窒化物層を形成すること
６．研磨またはエッチングによってＥＬＯ窒化物層（１１３）を平坦化して、キャビティ長を制御すること
７．以下の層の成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）、活性領域（例えば、ＩｎＧａＮ／ＧａＮ量子井戸）、ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）、ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、およびｐ－ＧａＮ層（例えば、約１０ｎｍ厚）
８．半導体積層からメサを作製して、半導体積層にコンタクトｎ－ＧａＮ領域を形成すること
９．電気的、光学的な開口を画定するためにイオン注入を行うこと
１０．ｐコンタクトのための透明導電層（３５）を堆積すること
１１．誘電体ＤＢＲミラー（１３）を堆積すること（これは、ｐ側パッドとｎ側パッドとの間の絶縁として使用できる）
１２．接触金属電極（３１および３３ａ）を堆積すること、および支持具（図には示されていない）へフリップチップボンディングすること
１３．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）の低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフによって基板１０１を除去すること。基板を除去することは、同じ基板を繰り返し使用することが可能となり、それによってコストを大幅に削減できること。
【0070】
誘電体ＤＢＲミラー１３は、導電層３５上に位置し、導電層３５は、メサ３７の頂部に設けられるものであって、またアノード電極３１からカソード電極３３ａまで延在してメサ３７の上面および側面を覆う。別の誘電体材料膜４５は、誘電体ＤＢＲミラー１３上に位置していてもよく、アノード電極３１からカソード電極３３ａまで延在していてもよい。誘電体ＤＢＲミラー１３と、もしあれば、他の誘電体材料膜４５は、パッシベーション膜として役立つ。メサ３７は、アノード電極３１およびカソード電極３３ａがＶＣＳＥＬ１１ｄの同じ側に配置することを可能にして、ＶＣＳＥＬ１１ｄは、フリップチップボンディング方式で搭載されることができる。
【0071】
モノリシック回折格子１７は、ｎ－ＧａＮまたはＵＩＤ－ＧａＮといったＩＩＩ窒化物領域２５の表面上に設けられ、エピタキシャルラテラルオーバーグロース技術によって、パターン形成されたＥＬＯマスク１１１にわたって成長される。このように成長されたＩＩＩ族窒化物は、ＧａＮ回折格子を含み、この回折格子は、パターン形成されたＥＬＯマスク１１１から転写され、パターン形成されたＥＬＯマスク１１１には、追加のＤＢＲミラー（１８ｄ）が設けられる。追加のＤＢＲミラー（１８ｄ）は、その上のＧａＮ回折格子（１７ａ）に隣接して配置されて回折格子（１７ａ）と結合され、これにより単一のミラーを構成する。周期的一次元パターン１７ａおよび追加のＤＢＲミラー（１８ｄ）は、結合されて複雑性無しに反射率を高めることができ、追加のＤＢＲミラー（１８ｄ）は、周期的な一次元パターン１７ａと、この周期的一次元パターン１８ａを含む誘電体層とに接して配置される。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、研磨またはエッチングによってＩＩＩ族窒化物領域２５を形成した後にＭＯＣＶＤによって成長させることができ、研磨またはエッチングは、キャビティの長さを調節すること、および／またはＩＩＩ族窒化物領域を平坦化することができる。ＩＩＩ族窒化物領域２３およびＩＩＩ族窒化物領域２７は、再開されたデバイス層であって、またそれぞれ非ドープ活性領域およびｐ型層を含み、これらの層の各々は、Ｉｎ、Ｇａおよび／またはＡｌとＮとの合金を含む。
【0072】
【0073】
プロセスの例には、次のステップが含まれる。
１．ＧａＮ基板、ＧａＮ－ｏｎ－Ｓａｐｐｈｉｒｅテンプレート、またはＧａＮ－ｏｎ－Ｓｉテンプレートといったホスト基板上にＥＬＯマスクを形成すること
２．ＥＬＯマスク上に回折格子をパターン形成すること
３．ホスト基板へ成長アシスト部を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル成長された層が格子パターンを少なくとも覆って、それによってＥＬＯ窒化物層を形成すること
５．研磨またはエッチングによってＥＬＯ窒化物層を平坦化して光キャビティの長さを制御すること
６．以下の層のための成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮまたはＩｎＧａＮ／ＩｎＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、並びにｐ－ＧａＮ層（例えば、約１０ｎｍ厚）およびｎ－ＧａＮ層（例えば、約１０ｎｍ）を含む埋め込みトンネル接合（５１）
７．半導体積層からメサを生成して接触ｎ－ＧａＮ領域を形成すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー（１３）およびパッシベーション膜４５を堆積すること
１１．接触金属電極（３１）を堆積して、支持具（図には示されていない）にフリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）において低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフのいずれかによって基板（１０１）を取り除くこと。基板を除去することは、同じ基板を繰り返し使用することを可能にし、それによってコストを大幅に削減できること。
１．ＧａＮ基板、ＧａＮ－ｏｎ－Ｓａｐｐｈｉｒｅテンプレート、またはＧａＮ－ｏｎ－Ｓｉテンプレートといったホスト基板上にＥＬＯマスクを形成すること
２．ＥＬＯマスク上に回折格子をパターン形成すること
３．ホスト基板へ成長アシスト部を形成すること
４．エピタキシャルラテラルオーバーグロース手順によってマスク上にＧａＮ層を成長して、このようにラテラル成長された層が格子パターンを少なくとも覆って、それによってＥＬＯ窒化物層を形成すること
５．研磨またはエッチングによってＥＬＯ窒化物層を平坦化して光キャビティの長さを制御すること
６．以下の層のための成長を再開することによって半導体積層を形成すること：クラッド層およびｎコンタクト層のためのｎ－ＧａＮ層（例えば、約１０００ｎｍ厚）；活性領域（例えば、ＩｎＧａＮ／ＧａＮまたはＩｎＧａＮ／ＩｎＧａＮ量子井戸）；ＡｌＧａＮ電子ブロック層（例えば、約３０ｎｍ）；ｐ－ＧａＮ層（例えば、約２００ｎｍ厚）、並びにｐ－ＧａＮ層（例えば、約１０ｎｍ厚）およびｎ－ＧａＮ層（例えば、約１０ｎｍ）を含む埋め込みトンネル接合（５１）
７．半導体積層からメサを生成して接触ｎ－ＧａＮ領域を形成すること
８．電気的、光学的な開口を画定するためにイオン注入を行うこと
９．ｐコンタクトのための透明導電層（３５）を堆積すること
１０．誘電体ＤＢＲミラー（１３）およびパッシベーション膜４５を堆積すること
１１．接触金属電極（３１）を堆積して、支持具（図には示されていない）にフリップチップボンディングすること
１２．非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）において低温処理、またはテンプレート基板を使用する場合にはレーザリフトオフのいずれかによって基板（１０１）を取り除くこと。基板を除去することは、同じ基板を繰り返し使用することを可能にし、それによってコストを大幅に削減できること。
【0074】
ＶＣＳＥＬ１１ｅは、ｐ型ＩＩＩ族窒化物領域２３とＤＢＲ１３との間に配置される埋め込みトンネル接合５１をさらに含む。埋め込みトンネル接合５１は、ｐ＋＋－ＧａＮといった高ドープｐ型ＩＩＩ族窒化物と、ｎ＋＋－ＧａＮといった高ドープｎ型ＩＩＩ族窒化物とを含む。ある実施例では、ｐ＋＋－ＧａＮ層は、ｐ型ＩＩＩ窒化物領域２３上に堆積されると共に、次にｎ＋＋－ＧａＮ層がｐ＋＋－ＧａＮ層上に堆積されて、トンネル接合を形成する。ｎ＋＋－ＧａＮ層は、ｎ型導電層３５に接して配置されている。トンネル接合では、ＩＩＩ族窒化物の導電型が他の導電型に変わる。逆バイアス電圧がトンネル接合に印加されて、キャリアがトンネルによって接合を通過する。
【0075】
本実施例におけるトンネル接合５１は、前者の例示のＶＣＳＥＬ１１ａからＶＣＳＥＬ１１ｄのうちの何れか１つに適用されることができる。トンネル接合を含めることは、ＶＣＳＥＬの性能を向上させ、またＩＴＯ吸収を緩和する。
【0076】
誘電体ＤＢＲミラー１３は、導電層３５上に位置し、導電層３５は、メサ３７の上部に配置される。誘電体材料膜４５または誘電体ＤＢＲミラー１３は、アノード電極３１からカソード電極３３ａまで延在してメサ３７の上面および側面を覆い、またパッシベーション膜として役立つ。メサ３７は、アノード電極３１およびカソード電極３３ａがＶＣＳＥＬ１１ｅの同じ側に位置されることを可能にし、ＶＣＳＥＬ１１ｅが、フリップチップボンディング方式で搭載されることができる。
【0077】
モノリシック回折格子１７は、ｎ－ＧａＮまたはＵＩＤ－ＧａＮといったＩＩＩ窒化物領域２５の表面上に配置され、ＩＩＩ窒化物領域２５は、パターン形成されたＥＬＯマスク１１１の上にエピタキシャルラテラルオーバーグロース技術によって成長される。このように成長されたＩＩＩ族窒化物は、ＧａＮ回折格子を含み、回折格子は、パターン形成されたＥＬＯマスク１１１から転写される。ＩＩＩ族窒化物領域２３および２７並びに埋め込みトンネル接合５１（トンネル接合部）は、研磨またはエッチングによってＩＩＩ族窒化物領域２５を形成した後、ＭＯＣＶＤによって成長されてもよく、研磨またはエッチングは、キャビティの長さを調整し、および／またはＩＩＩ族窒化物領域を平坦化できる。ＩＩＩ族窒化物領域２３および２７は、再開されたデバイス層であって、それぞれ、アンドープ活性層およびｐ型層を含み、これらの各々は、Ｉｎ、Ｇａ、および／またはＡｌと、Ｎとの合金を含む。
【0078】
本実施形態に係るＶＣＳＥＬに関連するいくつかの技術用語の技術的説明について説明する。
【0079】
ホスト基板とＥＬＯマスク
【0080】
一実施形態では、ＧａＮ系層１１３は、ＳｉＯ２から成るパターン形成されたＥＬＯマスク１１１を用いて、ホスト基板１０１上にＥＬＯによって成長され、ＧａＮ系層１１３は、ＳｉＯ２上において合体しない。パターン形成されたＥＬＯマスク１１１は、ストライプ状の開口部１０７ａから構成されることができ、またパターン形成されたＥＬＯマスク１１１のＳｉＯ２ストライプは、開口部１０７ａ間の間隔を画定して、高品質のＩＩＩ窒化物半導体層の成長を可能にすると共に、隣接する半導体層間の合体の回避によりエピタキシャル成長中に基板１０１の湾曲または曲がりを回避する。これは、ＶＣＳＥＬに、転位および積層欠陥といった欠陥密度の減少を提供できる。さらに、これらの技術は、ＥＬＯのＧａＮ系層の育成を可能にする限り、サファイア、ＳｉＣ、ＬｉＡｌＯ２、Ｓｉといったヘテロ基板を用いて使用されることができる。
【0081】
ＥＬＯマスク上のパターン形成格子
【0082】
回折格子は、パターン形成されたＥＬＯマスクで形成することができる。例えば、ナノインプリンティングは、Ｅビームリソグラフィまたはホログラフィーといった他の技術と比較して商業的に許容可能な技術である。
【0083】
回折格子は、まず感光性材料をＥＬＯマスク上に堆積すること、次に所望の回折格子パターンを感光性材料に適用することによって形成されることができる。あるいは、ナノインプリント、Ｅビームまたはホログラフィーもまた、所望の格子パターンを印刷する（プリントする）ために使用されることができる。その後、所望の格子パターンがフォトレジスト材料に転写される。例えば、高さ（Ｈ）、周期（Ｐ）、幅（Ｗ）といった格子パターンパラメータは、図３Ｄに示すように、因子Ｈ／ＰおよびＷ／Ｐを用いて定義されることができる。ｎ－ＧａＮ格子反射率のマップの横電気（ＴＥ）モードマップは、約３７５ｎｍの周期Ｐで、Ｈ／Ｐが約０．２７であると共にＷ／Ｐが約０．３５であるとき、入射光波長４０５ｎｍにおいて９９％を越えることができる。フォトレジストに格子パターンを転写した後に、誘電体材料、例えばＳｉＯ２が堆積されて、フォトレジストを完全に埋め込む。反応性イオンエッチングといったエッチングが実行されて、下に横たわるフォトレジストを露出させる。次いで、フォトレジストの化学リフトオフが、ＥＬＯマスク上に格子パターンを残し、それによって、パターン形成されたＥＬＯマスクを形成する。
【0084】
ＤＢＲミラー構造を含むＥＬＯマスクの上部に格子を形成すること
【0085】
回折格子は、まずＥＬＯマスク（この場合、ＥＬＯマスクとして使用されるＤＢＲミラー）上に感光性材料を堆積すること、および、次に所望の回折格子パターンを感光性材料に適用することによって形成されることができる。あるいは、ナノインプリント、電子ビームまたはホログラフィーが使用されて所望の格子パターンをプリントすることもできる。その後、所望の格子パターンがフォトレジスト材料に転写される。例えば、高さ（Ｈ）、周期（Ｐ）、幅（Ｗ）等の格子パターンパラメータは、因子Ｈ／ＰおよびＷ／Ｐで定義されることができる。
【0086】
一旦、格子パターンがフォトレジスト上に転写されると、誘電体物質、例えば、ＳｉＯ２はパターンにわたって堆積されてそれを完全に埋め込み、またエッチング、例えば反応性イオンエッチングが行われてその下に横たわるフォトレジストを露出させる。次いで、フォトレジストの化学リフトオフは、ＤＢＲ構造物の頂部に位置するＳｉＯ２層中に格子パターンを残す。
【0087】
ＩＩＩ族窒化物層の成長
【0088】
次に、ＩＩＩ窒化物領域１１３が、ＭＯＣＶＤによって成長される。ＩＩＩ族窒化物領域には、図３Ｃに示すように、このように成長されたＩＩＩ族窒化物の底部に回折格子の形状が設けられる。ＩＩＩ族窒化物領域１１３は、所望の厚さに研磨またはエッチングされて、平坦化されたＩＩＩ族窒化物領域１１５を形成する。研磨またはエッチングによってＩＩＩ族窒化物層１１３の厚さを調整した後に、その上にＩＩＩ族窒化物積層体１１７が成長される。
【0089】
トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、トリエチルアルミニウム（ＴＭＡｌ）がＩＩＩ元素源として使用され、アンモニア（ＮＨ３）が原料ガスとして用いられて、窒素を供給する。水素（Ｈ２）および／または窒素（Ｎ２）が、キャリアガスとして使用される。シラン（ＳｉＨ４）とビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）が、それぞれ、ｎ型およびｐ型のドーパントとして使用される。
【0090】
圧力は、通常、５０～７６０Ｔｏｒｒに設定されることができる。ＩＩＩ窒化物系の半導体層は、一般に、７００～１２５０℃の温度範囲で成長される。
【0091】
例示的な成長パラメータは、以下のものを含む：ＴＭＧは１２ｓｃｃｍであり得る；ＮＨ３は８ｓｌｍであり得る；キャリアガスは３ｓｌｍであり得る；ＳｉＨ４は１．０ｓｃｃｍであり得る；および、Ｖ／ＩＩＩ比は約７７００であり得る。
【0092】
一実施形態では、成長圧力は５０～７６０Ｔｏｒｒの範囲にあり、成長圧力は、好ましくは１００～３００Ｔｏｒｒの範囲にあって島状のＩＩＩ族窒化物系半導体領域の大きな幅を得ることができ；成長温度は、９００～１２００℃の範囲にあることができ；Ｖ／ＩＩＩ比は、５０～３００００の範囲にあることができ、さらに好ましくは３０００～１００００の範囲にあることができ；ＴＭＧは、２～２０ｓｃｃｍの範囲にあることができ；ＮＨ３は３～１０ｓｌｍの範囲にあることができ；また、キャリアガスは、水素ガスのみであり得、または水素ガスおよび窒素ガスの両方であることができる。約２～８時間の成長の後、ＥＬＯのＧａＮ系層は、約８～５０マイクロメートルの厚さと約２０～１５０マイクロメートルの幅とを有した。また、このように成長されたＥＬＯのＧａＮ系層は、ＥＬＯマスクに沿って横方向の両方に延在して、エピタキシャルラテラルオーバーグロースのより少ない欠陥結晶領域（Ｗｉｎｇｓ）を提供する。
【0093】
イオン注入
【0094】
イオン注入が、アパーチャの外側のＧａＮ系の層に損傷を与えることによってＧａＮベースの層に電気的、光学的なアパーチャを形成するために使用されて、損傷を受けたＧａＮ系の材料は、もはや導電性ではない。この方法は表面を平面に保ち、開口領域と損傷領域との間に非常にわずかな屈折率の導波を提供することができる。しかしながら、損傷領域は、キャビティ内の光損失を増大する潜在的な能力を有し、アパーチャ領域の非注入の材料よりも高い吸収値を有する傾向がある。例えばアルミニウム（Ａｌ）、ホウ素（Ｂ）といった重イオンは、イオン注入の手順のために使用されることができる。
【0095】
透光性導体
【0096】
ＩＴＯは、一般的に使用される透明な電流広がり層として使用されることができる。ＶＣＳＥＬにＩＴＯを含めることは、追加の吸収を引き起こす可能性があり、しかしながら、追加の吸収は、ＩＴＯ層の周りの電磁波の強度を低くすることによって減少させられることができる。別のアプローチ、トンネル接合のようなものも、電流を広げると共に光吸収を低くするために使用されることができる。
【0097】
トンネル接合
【0098】
トンネル接合は、ＩＴＯの使用への代替物となる。トンネル接合は、ｎ形半導体を通してデバイスのｐ側への正孔を注入することを可能にする。これは、逆バイアス下で、高ドープｎ型領域と高ドープｐ型領域との間の接合を用いることによって達成されて、電子がｐ型領域の価電子帯からｎ型領域の伝導帯へトンネルすることを可能にする。
【0099】
誘電体ブラッグ反射鏡（ＤＢＲ）
【0100】
従来、ＶＣＳＥＬは、エピタキシャルＤＢＲを利用しており、これは、二層ＡｌＮ／ＧａＮ若しくは二層ＡｌＩｎＮ／ＧａＮの何れか、または誘電体ＤＢＲミラー、からなる。ＤＢＲ設計を選択する際の主な考慮事項は、製作の容易さを含み、ＤＢＲミラーは、交互の誘電体層を含み、交互の誘電体層は、ＶＣＳＥＬの共振キャビティ上部に反射ミラーを形成するように一緒に結合される。例えば、ＳｉＯ２／Ｔａ２Ｏ５の誘電体層の組合せは、誘電体ＤＢＲミラーとして使用されることができる。
【0101】
モノリシックエピタキシャルＧａＮ格子
【0102】
ＶＣＳＥＬの重要な部分は反射器である。典型的には、誘電体ＤＢＲは、ミラーとして使用される。しかしながら、電気的注入または熱管理の問題に関しては、ＶＣＳＥＬの共振キャビティのためのミラーの少なくとも一方の側は、より良い代替物と置き換えられるべきである。本ＶＣＳＥＬでは、モノリシック回折格子が使用されて、ＤＢＲミラーの一つの良い代替として、ＧａＮのエピタキシャルラテラルオーバーグロウン（epitaxial lateral overgrown）のウイング上に形成される。
【0103】
モノリシックエピタキシャルＧａＮ回折格子は、ＧａＮの表面に配置されたＧａＮ凹部またはＧａＮ突起といった周期構造を有し、ここで、配置の高さ（Ｈ）、幅（Ｗ）および周期（Ｐ）は、ＶＣＳＥＬの波長と同程度である。光がグレーティングに垂直に当たるとき、格子の波長および周期に応じて様々な方向に回折する。Ｗ／ＰやＨ／Ｐのような格子周期およびフィリング因子を適切に選ぶことにより、すべての光エネルギーが、戻されるように反射されることができる。
【0104】
格子を実証するためのいくつかの代替案があるが、本開示は、デバイス上にサブ波長格子を実証するための独特の方法を提供し、このようにして、デバイス層が製造プロセス中に任意のエッチング環境にさらされることを防止する。
【0105】
メタルパッド
【0106】
金属、例えば金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）が金属パッドの材料として用いられる。金属層は、スパッタリング、蒸発、またはめっきによって形成されることができる。
【0107】
本開示は、ＩＩＩ族窒化物ＶＣＳＥＬのためのモノリシック格子を実証する改良された製造方法に関する。具体的には、本開示は、可視波長または紫外波長で動作するＶＣＳＥＬの反射ミラーの１つとしてモノリシックＧａＮ格子を有するＶＣＳＥＬを備える。開示の新規なおよび発明的な特徴は、エピタキシャルラテラルオーバーグロースを介した回折格子の集積である。このアプローチは、製造プロセス中のデバイス層の物理的エッチングへの露出を回避できる。物理的エッチングでは、半導体デバイス層は、アルミニウムまたはホウ素などの重イオンの衝撃にさらされて、所望の格子形状を形成する。このようなプロセスは、結局、イオンの衝撃により層抵抗を増加させ、また電流漏洩の経路を導入し得る。加えて、そのような実用的事項は、デバイスの活性領域または隣接するエピタキシャル層を損傷する可能性がある。本開示において詳述されたプロセスは、複雑な手順を排除することにより、デバイス性能の大幅な改善および製造コストの低減を提供することが期待される。本開示は、ＶＣＳＥＬの波長で動作する回折格子の製造を単純化する。本開示は、データ通信、ＬｉＤＡＲ、生化学・環境センシング、科学計測、ホログラフィックデータ保存、拡張／仮想（ＡＲ／ＶＲ）表示および照明用の可視光を発するレーザのための非特許文献７（ＮＰＬ７）から非特許文献１５（ＮＰＬ１５）における興味ある用途である。劈開ファセットまたはエッチングされたファセット（端面）は、レーザ動作のために必要ではないので、本開示は、シリコンフォトニクスといった他の光電子構成要素とのハイブリッド集積化において有用となる。
【0108】
モノリシックエピタキシャル格子の使用は、以下の利点を有する。
【0109】
過剰な回折損失無しに十分に長いキャビティが使用され、ＶＣＳＥＬキャビティを画定する２つの反射ミラーを持ち、ここで、この開示は、格子配置のためにｎ－ＧａＮを使用することを提案し、活性領域の近傍、つまりｐ側の格子パターンを設計することは、複雑であり、またデバイス層を損傷する可能性がある
【0110】
十分に長いキャビティおよび／または窒化物層へのコンタクト配置によるより良好な熱管理
【0111】
回折格子は、デバイスのｐ－ＧａＮ側に普通に置かれて、損傷を犠牲にして容易な製造を促進にし、ここで、ｎ側の格子の形成は基板の除去を必要とし、これは、複雑であり、長々しい、ＩＩＩ族窒化物の結晶面の全てに利用できない。
【0112】
基板からデバイス層を除去した後にｎ側格子が通常に形成され、ここで、本開示では、回折格子はデバイス層を形成する前に形成される。
【0113】
本開示では、回折格子は、ホスト基板上または基板上に配置された材料上のいずれかに形成されるように設計され、これ従って、レーザリフトオフ中のデバイス層の損傷を妨げる。
【0114】
誘電体ＤＢＲは、頂部平坦面にわたって形成されて、その反射率を改善することができる。
【0115】
ＧａＮ／サファイアまたはＧａＮ／Ｓｉといったテンプレート基板は、異種基板と呼ばれるものであって、回折格子を実証するように使用されることができる。
【0116】
テンプレート基板が使用される場合に、レーザリフトオフが採用される。従来のシナリオでは、テンプレート基板の使用は、デバイス層を損傷し得る、しかし、ＥＬＯ方法を使用する本開示は、ＥＬＯマスクがデバイス層の保護層として作用し得るので、損傷をより低くし得る。
【0117】
本開示では、ｎ側の回折格子は、ＥＬＯマスクの設計の助けで実現される。さらには、基板の除去は、非特許文献１６（ＮＰＬ１６）から非特許文献２０（ＮＰＬ２０）におけるＧａＮ基板の結晶方位のほとんどすべてについて証明されている。異種基板へのレーザリフトオフの適用は、容易に利用可能である。高品質で大サイズのＧａＮ基板は非常に高価であり、現在のＥＬＯ技術を用いれば、ＶＣＳＥＬの製造における異種基板の使用のロック（鍵）を解除できる。
【0118】
可視波長で動作する回折格子の設計は、面倒で複雑かつ精巧である。電子ビームリソグラフィおよびホログラフィーは、一般に、ナノインプリンティングよりも好ましい。ナノインプリントでは、デバイス層に過剰な力を加えてパターンをインプリントすると、デバイス層の損傷または破壊を引き起こす可能性がある。本開示では、しかしながら、回折格子パターンを形成するためのナノインプリントは、厚いホスト基板上またはＥＬＯマスク上のいずれかで実行され、したがって、任意の既存の技術を使用して回折格子を焼き付けることができる。
【0119】
グレーティングの形成
【0120】
ｎ側の格子表面は、複数の方法で形成することができ、方法は、これに限定されないが、ＥＬＯマスクを持つホスト基板上の格子パターンの形成を含む。ホスト基板は、ＧａＮ基板、ＧａＮ／サファイアテンプレートまたはＧａＮ／Ｓｉテンプレートを含むことができる。回折格子の取得手順が以下に詳述される。
【0121】
ホスト基板上に例えば約１００ｎｍの誘電体薄膜を配置すること
フォトレジスト（ＰＲ）材料またはナノインプリントアシスト材料を誘電体薄膜上に被覆（コート）すること
回折格子パターンをその材料へ転写すること
パターンを誘電体材料で埋め込むこと
エッチングによるナノインプリントアシスト材料またはＰＲ材料を露光すること
ＰＲ材料またはナノインプリントアシスト材料を除去することによってＥＬＯマスク上に所望の格子パターンを残すこと
フォトレジスト（ＰＲ）材料またはナノインプリントアシスト材料を誘電体薄膜上に被覆（コート）すること
回折格子パターンをその材料へ転写すること
パターンを誘電体材料で埋め込むこと
エッチングによるナノインプリントアシスト材料またはＰＲ材料を露光すること
ＰＲ材料またはナノインプリントアシスト材料を除去することによってＥＬＯマスク上に所望の格子パターンを残すこと
【0122】
回折格子パターンを持つＥＬＯマスクを得るための手順が図面を参照して提示される。
【0123】
半導体のラテラル（横方向）成長を補助するために、ＥＬＯマスクの下に横たわるＩＩＩ族窒化物材料が、例えばストライプまたは他の任意の形状の開口のいずれかで露出される。
【0124】
この手順は、ホスト基板、好ましくはＧａＮ基板を提供することから始まる。ＧａＮ基板は、低い転位密度（１ｃｍ－２当たり１０５～１０６の欠陥）を有する。代替案は、ＧａＮ－オン－シリコンおよびＧａＮ－オン－サファイアといったテンプレート基板を使用してもよい。ホスト基板、例えばＧａＮ基板、ＧａＮ－オン－サファイア、またはＧａＮ－オン－シリコンのテンプレートは、ＥＬＯシード層として使用される。これらのテンプレート基板を使用することは、ＩＩＩ族窒化物デバイスの歩留まりを向上させることができ、したがって、生産コストを低減することができる。非特許文献１５（ＮＰＬ１５）から非特許文献２０（ＮＰＬ２０）は、ＥＬＯ法を用いて、端面発光レーザ、マイクロＬＥＤおよびＶＣＳＥＬなどの光学デバイスのための欠陥の少ないエピタキシャル層を形成することを提案する。
【0125】
上記実施形態の第１態様は、垂直共振器型面発光レーザ（ＶＣＳＥＬ）であって：第１軸方向に交互に配置された第１誘電体層および第２誘電体層を含む第１分布ブラッグ反射器（ＤＢＲ）と、ｐ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物領域、および前記ｐ型ＩＩＩ族窒化物領域と前記ＩＩＩ族窒化物領域との間のＩＩＩ族窒化物活性領域、を含む半導体部であって、前記ｐ型ＩＩＩ族窒化物領域、前記ＩＩＩ族窒化物活性領域、および前記ＩＩＩ族窒化物領域は、前記第１軸方向に配置され、前記ＩＩＩ族窒化物領域はｎ型ＩＩＩ族窒化物領域を含む、半導体部と、を含み、前記半導体部は、周期的一次元パターンを有するモノリシック回折格子を含み、前記モノリシック回折格子、前記ＩＩＩ族窒化物活性領域、および前記分布ブラッグ反射器は、前記第１軸方向に配置されて光キャビティを形成し、前記周期的一次元パターンは、前記第１軸方向に交差する第２軸方向に延在する。
【0126】
本実施形態の第２態様では、第１態様に従うＶＣＳＥＬは、前記半導体部の上に配置された誘電体層をさらに備え、前記誘電体層は、前記モノリシック回折格子の上に延在して、前記周期的一次元パターンを覆うことができる。
【0127】
本実施形態の第３態様では、第２態様に従うＶＣＳＥＬは、第２分布ブラッグ反射器（ＤＢＲ）をさらに備え、前記誘電体層は、前記第２ＤＢＲと前記半導体部との間に配置され、前記第２ＤＢＲは、前記第１軸方向に交互に配列された第３誘電体層および第４誘電体層を含み、前記第２ＤＢＲおよび前記周期的一次元パターンは結合されて一緒になって、１つの反射鏡を構成することができる。
【0128】
本実施形態の第４態様では、第１態様から第３態様のいずれかに従うＶＣＳＥＬは、前記半導体部の上に配置される導電層であって、前記導電層の一部は、前記第１ＤＢＲと前記半導体部との間に配置される、導電層と、前記ＤＢＲの外において前記導電層の上に配置される第１電極であって、前記第１電極は、前記導電層と接触して配置される、第１電極と、をさらに備えることができる。
【0129】
本実施形態の第５態様では、第４態様に従うＶＣＳＥＬは、第２電極をさらに備え、前記ＩＩＩ族窒化物領域は、第１面、および前記第１面と反対側にある第２面を有し、前記モノリシック回折格子は、前記第１面に形成され、前記第２電極は、前記第２面に配置されることができる。
【0130】
本実施形態の第６態様では、第４態様に従うＶＣＳＥＬは、第２電極をさらに備え、前記ＩＩＩ族窒化物領域は、第１面、および前記第１面と反対側にある第２面を有し、前記モノリシック回折格子は、前記第１面に形成され、前記第２電極は、第１面に配置されることができる。
【0131】
本実施形態の第７態様では、第１態様から第６態様のいずれかに従うＶＣＳＥＬでは、前記光キャビティの全キャビティ長が１マイクロメートルより大きいことができる。
【0132】
本実施形態の第８態様では、第１態様から第７態様のいずれかに従うＶＣＳＥＬでは、前記モノリシック回折格子と前記ＤＢＲとの間の距離が３０マイクロメートル以下であることができる。
【0133】
本実施形態の第９態様は、垂直共振器型面発光レーザ（ＶＣＳＥＬ）を製造するための方法であって：基板の面の上に、パターン形成されたエピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することであって、前記基板は、ＩＩＩ族窒化物基板、シリコン基板、サファイア基板、ＧａＮ－オン－サファイアテンプレート、またはＧａＮ－オン－シリコンテンプレートのうちの１つを含み、パターン形成された前記ＥＬＯマスクは、回折格子パターンと前記基板の前記面への開口とを含む、エピタキシャルラテラルオーバーグロース（ＥＬＯ）マスクを形成することと；パターン形成された前記ＥＬＯマスクを用いて前記基板の上にＩＩＩ族窒化物を成長して、前記回折格子パターンを覆うＩＩＩ族窒化物領域を形成することであって、前記回折格子パターンは前記ＩＩＩ族窒化物領域に転写される、ＩＩＩ族窒化物領域を形成することと；ｎ型ＩＩＩ族窒化物領域、ＩＩＩ族窒化物活性領域、およびｐ型ＩＩＩ族窒化物領域を含む半導体積層を成長することと；前記半導体積層を成長した後に、導電層を成長することと；前記導電層の上に第１分布ブラッグ反射器（ＤＢＲ）を形成して、生産物を製造することであって、前記ＤＢＲは、交互に配置された第１誘電体層および第２誘電体層を含む、生産物を製造することと、前記生産物から前記基板を除去して、パターン形成された前記ＥＬＯマスクを露出することと、を備え、前記回折格子パターンは、前記基板の前記面に沿って延びる周期的一次元パターンを含む。
【0134】
本実施形態の第１０態様では、第９態様に従う方法は、前記第１ＤＢＲを形成した後であって前記基板を除去する前に、前記導電層のところに第１金属電極を形成することをさらに備えることができる。
【0135】
本実施形態の第１１態様では、第９態様または第１０態様に従う方法は、前記半導体積層を成長する前に、研磨またはエッチングの少なくとも１つによって前記ＩＩＩ族窒化物領域を平坦化することをさらに含むことができる。
【0136】
本実施形態の第１２態様では、第９態様から第１１態様のいずれかに従う方法は、前記導電層を成長させる前に、エッチングにより前記半導体積層からメサを生成して、前記半導体積層のエッチングされた面を形成することであって、前記メサは、前記ＩＩＩ族窒化物活性領域を含む、前記半導体積層のエッチングされた面を形成することと；前記半導体積層のエッチングされた前記面に第２電極を形成することと、さらに備えることができる。
【0137】
本実施形態の第１３態様では、第９態様から第１１態様のいずれかに従う方法は、前記基板を除去した後に、パターン形成された前記ＥＬＯマスクの一部を除去して、前記ＩＩＩ族窒化物領域を露出することと；前記ＩＩＩ族窒化物領域の露出面に第２金属電極を形成することと；さらに備えることができる。
【0138】
本実施形態の第１４態様では、第９態様から第１２態様のいずれかに従う方法は、前記基板を除去した後に、パターン形成された前記ＥＬＯマスクを除去することをさらに備えることができる。
【0139】
本実施形態の第１５態様では、第９態様から第１３態様のいずれかに従う方法は、パターン形成された前記ＥＬＯマスクは、前記基板の前記面に交互に配置された第３誘電体層および第４誘電体層を含む第２分布ブラッグ反射器をさらに含むことができる。
【0140】
本発明の原理を好ましい実施形態で説明し図示したが、本発明は、そのような原理から逸脱することなく、配置および詳細に変更可能であることが当業者には理解されよう。したがって、我々は、以下のクレームの精神および範囲内にあるすべての修正および変形を主張する。
【符号の説明】
【0141】
１１，１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ ＶＣＳＥＬ
１３ 分布ブラッグ反射器（ＤＢＲ）
１５ 半導体部
１７ モノリシック回折格子
１７ａ、１８ 周期的な一次元パターン
１７ｂ 非パターン部
１７ｃ パターン部
２３ ｐ型ＩＩＩ族窒化物領域
２５ ｎ型ＩＩＩ族窒化物領域
２７ ＩＩＩ 窒化物活性領域
２９ 光キャビティ
３１ アノード電極
３３， ３３ａ、３３ｂ カソード電極
３５ 導電層
３７ メサ
ＬＣＡＶ 全キャビティ長
Ａｘ１、Ａｘ２ 軸方向
１３ 分布ブラッグ反射器（ＤＢＲ）
１５ 半導体部
１７ モノリシック回折格子
１７ａ、１８ 周期的な一次元パターン
１７ｂ 非パターン部
１７ｃ パターン部
２３ ｐ型ＩＩＩ族窒化物領域
２５ ｎ型ＩＩＩ族窒化物領域
２７ ＩＩＩ 窒化物活性領域
２９ 光キャビティ
３１ アノード電極
３３， ３３ａ、３３ｂ カソード電極
３５ 導電層
３７ メサ
ＬＣＡＶ 全キャビティ長
Ａｘ１、Ａｘ２ 軸方向
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【国際調査報告】