特表2025-535637IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】ガラスインターポーザを使用したダイツーダイ結合によるパッケージ・アーキテクチャ
(51)【国際特許分類】
   
   
   
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】17/937,519
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
(71)【出願人】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】110004381
【氏名又は名称】弁理士法人ＩＴＯＨ
(72)【発明者】
【氏名】マリン，ブランドン シー．
(72)【発明者】
【氏名】デュアン，ギャング
(72)【発明者】
【氏名】エクトン，ジェレミー
(72)【発明者】
【氏名】ナッド，スッダサットヴァ
(72)【発明者】
【氏名】ピータンバラム，シュリニヴァス ヴィ．
(57)【要約】
マイクロ電子アセンブリのガラスのインターポーザ構造と、有機誘電材料を含む基板であって、インターポーザ構造の第１面に結合した基板と、複数のＩＣダイとを含む。複数のＩＣダイのうちの第１のＩＣダイは第１の相互接続によって基板に結合され、複数のＩＣダイのうちの第２のＩＣダイは基板の有機誘電材料に埋め込まれ、第２のＩＣダイは第２の相互接続によって第１のＩＣダイに結合され、第２のＩＣダイは第３の相互接続によってインターポーザ構造の第１面に結合され、複数のＩＣダイのうちの第３のＩＣダイは第４の相互接続によってインターポーザ構造の第２面に結合され、インターポーザ構造の第２面はインターポーザ構造の第１面と反対側にある。
【特許請求の範囲】
【請求項】
マイクロ電子アセンブリであって、当該マイクロ電子アセンブリは、
ガラスを含むインターポーザ構造と、
有機誘電材料を含む基板であって、前記インターポーザ構造の第１面に結合した基板と、
複数のＩＣダイと、を含み、
該複数のＩＣダイのうちの第１のＩＣダイが、第１の相互接続によって前記基板に結合され、
前記複数のＩＣダイのうちの第２のＩＣダイが、前記基板の前記有機誘電材料に埋め込まれ、
前記第２のＩＣダイは、第２の相互接続によって前記第１のＩＣダイに結合され、
前記第２のＩＣダイは、第３の相互接続によって前記インターポーザ構造の前記第１面に結合され、
前記複数のＩＣダイのうちの第３のＩＣダイが、第４の相互接続によって前記インターポーザ構造の第２面に結合され、
前記インターポーザ構造の前記第２面は、前記インターポーザ構造の前記第１面と反対側にある、
マイクロ電子アセンブリ。
【請求項】
前記第３のＩＣダイは、前記インターポーザ構造内のガラス貫通ビア（ＴＧＶ）によって前記第２のＩＣダイに導電結合される、請求項１に記載のマイクロ電子アセンブリ。
【請求項】
前記複数のＩＣダイのうち第４のＩＣダイが、前記インターポーザ構造の前記第２面に結合され、
前記第４のＩＣダイは、前記インターポーザ構造内の導電構造によって前記第３のＩＣダイに導電結合される、請求項２に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造内の前記導電構造は光導波路を含む、請求項３に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造内の前記導電構造は、
導電性ボンドパッド、
複数層の導電性トレース、及び
該導電性トレース及び前記導電性ボンドパッドを異なる層で結合する導電性ビアを含む、請求項３に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造の前記第１面に近い前記導電性トレースは、前記インターポーザ構造の前記第２面に近い前記導電性トレースと略同じ厚さである、請求項５に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造の前記第１面に近い前記導電性トレースは、前記インターポーザ構造の前記第２面に近い導電性トレースよりも薄い、請求項５に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造の前記第１面に近い前記導電性ビアは、前記インターポーザ構造の前記第２面に近い前記導電性ビアよりも小さい、請求項５に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造は、第１のガラス材料及び第２のガラス材料の交互の層を含み、
前記導電性ビアは前記第１のガラス材料にあり、
前記導電性トレースは第２のガラス材料にある、請求項６に記載のマイクロ電子アセンブリ。
【請求項】
前記第１のガラス材料は、シリコン及び酸素を含み、
前記第２のガラス材料は、炭素、シリコン、及び酸素を含む、請求項９に記載のマイクロ電子アセンブリ。
【請求項】
シリコン及び窒素を含む層が、前記導電性ボンドパッドと前記導電性トレースとの間にあり、
前記導電性ビアのサブセットが、シリコン及び窒素を含む前記層内にある、請求項５乃至１０のいずれか一項に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造の前記第１面と前記インターポーザ構造の第２面とがそれぞれ、シリコン及び窒素を含む層を有する、請求項１乃至１０のいずれか一項に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造は、インダクタ及びコンデンサを含むパッシブ電子部品をさらに含む、請求項１乃至１０のいずれか一項に記載のマイクロ電子アセンブリ。
【請求項】
前記基板は、前記有機誘電材料内に複数層の導電性トレースを含む、請求項１乃至１０のいずれか一項に記載のマイクロ電子アセンブリ。
【請求項】
マイクロ電子アセンブリであって、当該マイクロ電子アセンブリは、
パッケージ基板であって、
ガラスを含むインターポーザ層と、
該インターポーザ層の第１面にある基板層であって、有機誘電材料を含む基板層と、を含む、パッケージ基板と、
前記インターポーザ層の第２面に相互接続によって結合した複数のＩＣダイと、を含み、前記第２面は前記第１面の反対側にあり、
前記複数のＩＣダイのうちの前記ＩＣダイは、前記インターポーザ層の第１の導電構造によって互いに導電結合され、
前記基板層は、前記有機誘電材料の第２の導電構造を含み、
前記インターポーザ層のガラス貫通ビア（ＴＧＶ）は、前記複数のＩＣダイを前記第２の導電構造に導電結合する、
マイクロ電子アセンブリ。
【請求項】
前記インターポーザ層の前記第１の導電構造は、
導電性ボンドパッドと、
複数層の導電性トレースと、
前記導電性トレース及び前記導電性ボンドパッドを異なる層で結合する導電性ビアと、を含む、請求項１５に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ層の前記第１面に近い前記導電性トレースは、前記インターポーザ層の前記第２面に近い前記導電性トレースと略同じ厚さである、請求項１６に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ層の前記第１面に近い前記導電性トレースは、前記インターポーザ層の前記第２面に近い前記導電性トレースよりも薄い、請求項１６に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ層の前記第１面に近い前記導電性ビアは、前記インターポーザ層の前記第２面に近い前記導電性ビアよりも小さい、請求項１６に記載のマイクロ電子アセンブリ。
【請求項】
前記インターポーザ層は、第１のガラス材料及び第２のガラス材料の交互の層を含み、
前記導電性ビアは、前記第１のガラス材料内にあり、
前記導電性トレースは、前記第２のガラス材料内にある、請求項１６乃至１９のいずれか一項に記載のマイクロ電子アセンブリ。
【請求項】
前記第１のガラス材料は、シリコン及び酸素を含み、
前記第２のガラス材料は、炭素、シリコン、及び酸素を含む、請求項２０に記載のマイクロ電子アセンブリ。
【請求項】
マイクロ電子アセンブリであって、当該マイクロ電子アセンブリは、
パッケージ基板と、
該パッケージ基板に結合した第１の複数のＩＣダイと、
該第１の複数のＩＣダイの横に隣接して前記パッケージ基板に結合したインターポーザ構造と、
前記インターポーザ構造の前記パッケージ基板とは反対側の側で前記インターポーザ構造に結合される第２の複数のＩＣダイと、を含み、
前記インターポーザ構造は、前記パッケージ基板を介して前記第１の複数のＩＣダイに導電結合され、
前記インターポーザ構造は、ガラス、該ガラス内の複数の導電性トレース層及びガラス貫通ビア（ＴＧＶ）を含み、
前記第２の複数のＩＣダイの個々のＩＣダイは、前記インターポーザ構造内の導電性トレースによって導電結合される、
マイクロ電子アセンブリ。
【請求項】
前記インターポーザ構造は、前記パッケージ基板に埋め込まれた第３の複数のＩＣダイを介して前記第１の複数のＩＣダイに導電結合される、請求項２２に記載のマイクロ電子アセンブリ。
【請求項】
前記第３の複数のＩＣダイの個々のＩＣダイは、前記第１の複数のＩＣダイ及び前記インターポーザ構造の隣接する面の間にある、請求項２３に記載のマイクロ電子アセンブリ。
【請求項】
前記パッケージ基板は、有機誘電材料の複数の導電性トレース層を含む、請求項２２乃至２４のいずれか一項に記載のマイクロ電子アセンブリ。
【発明の詳細な説明】
【技術分野】
【】
関連出願への相互参照
本願は、２０２２年１０月３日に出願した米国出願第１７／９３７，５１９号の優先日の利益を主張する。
【】
ガラスインターポーザを使用したダイツーダイ結合によるパッケージ・アーキテクチャに関する技術、方法、及び機器
【背景技術】
【】
電子回路は、一般にシリコン等の半導体材料のウェーハ上に製造される場合に、集積回路（ＩＣ）と呼ばれる。このようなＩＣを含むウェーハは、典型的に、多数の個別のダイに切断される。ダイは、抵抗器、コンデンサ、及びインダクタ等の他の電子部品とともに、１つ又は複数のダイを含むＩＣパッケージにパッケージ化され得る。ＩＣパッケージは、民生用電子システム等の電子システム、又はメインフレーム等のサーバに統合することができる。
【】
添付の図面と併せて以下の詳細な説明を読むことで容易に理解できるだろう。この説明を容易にするために、同様の参照符号は同様の構造要素を示す。添付の図面の図に例示しており、限定するものではない。
【図面の簡単な説明】
【】
【図】本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリの概略断面図である。
【図】図１Ａのマイクロ電子アセンブリの概略上面図である。
【図】本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリの一部の概略断面図である。
【図】本開示の他のいくつかの実施形態による例示的なマイクロ電子アセンブリの一部の概略断面図である。
【図】本開示の他のいくつかの実施形態による別の例示的なマイクロ電子アセンブリの一部の概略断面図である。
【図】本開示の他のいくつかの実施形態による例示的なマイクロ電子アセンブリのパッシブ部品の一部の概略断面図である。
【図】図５Ａのマイクロ電子アセンブリの一部の概略上面図である。
【図】本開示の他のいくつかの実施形態による例示的なマイクロ電子アセンブリのパッシブ部品の一部の概略断面図である。
【図】本開示のいくつかの実施形態による別の例示的なマイクロ電子アセンブリの概略断面図である。
【図】図７Ａのマイクロ電子アセンブリの概略上面図である。
【図】様々な実施形態による、例示的なマイクロ電子アセンブリの製造に関連し得る様々な動作を示す簡略化したフロー図である。
【図】本明細書に開示する実施形態のいずれかによる１つ又は複数のマイクロ電子アセンブリを含むデバイスパッケージの断面図である。
【図】本明細書に開示した実施形態のいずれかによる１つ又は複数のマイクロ電子アセンブリを含むデバイス・アセンブリの側断面図である。
【図】本明細書に開示する実施形態のいずれかによる１つ又は複数のマイクロ電子アセンブリを含む例示的なコンピューティング装置のブロック図である。
【発明を実施するための形態】
【】
概要
本明細書で説明するＩＣパッケージを例示するために、ＩＣの組立て及びパッケージング中に発生し得る現象を理解することが重要である。以下の基礎情報は、本開示を適切に説明するための基礎として見ることができる。このような情報は説明のみを目的として提供しており、従って、本開示の広範な範囲及びその潜在的な用途を制限するものと解釈すべきではない。
【】
ムーアの法則が自然限界に近づくにつれ、スーパーコンピューティングは、ゼタスケールシステムへの移行において固有の物理的問題に直面している。ゼタスケール・コンピューティングは、消費者と企業との両方による計算リソースへの高い需要を活用し、人工知能、及び機械学習等のデータ消費量の多いアプリケーションを実装するために、１０年後半頃に現在の１０００倍の計算レベルを実現することを目指している。ゼタスケール・スーパーコンピュータは、１ゼタフロップスのオーダーの計算性能を有することを目標としている。１ゼタフロップスは、１０００エクサフロップス、つまり１秒あたり１セクスティオン（sextillion）の浮動小数点演算に等しい。半導体処理及びロジック設計の進歩により、プロセッサ及び他のＩＣデバイスに含まれ得るロジック回路の数を増やすことが可能になったにもかかわらず、信号速度は、例えば、誘電媒体の銅等の信号伝搬に使用される材料の固有の制限、高強度計算による熱伝達の課題、及び複数のプロセッサで数千の同時計算を実行するための電力供給の固有の制約等により、ゼタスケールのパフォーマンスを達成するための物理ベースのボトルネックに達している。
【】
現在のスーパーコンピュータ及び他の処理デバイスで使用される多くのプロセッサには、既に単一のダイ上にモノリシックに統合した複数のコアがある。一般に、これらのタイプのモノリシックＩＣは、平面の形状をしており、且つ典型的に単結晶シリコンブール（boule）から作製した単一のシリコンウェーハ上に構築されるため、平面とも呼ばれる。このようなモノリシックＩＣの典型的な製造プロセスはプレーナプロセスと呼ばれ、フォトリソグラフィ、エッチング、熱拡散、酸化、及びこのような他のプロセスをウェーハの表面で実行して、アクティブ回路素子（例えば、トランジスタ及びダイオード等）をシリコンウェーハの平面上に形成する。現在のテクノロジでは、数百、数千のアクティブ回路素子を単一のダイ上に形成できるため、多数のロジック回路をその上で有効にすることができる。このようなモノリシックダイでは、製造プロセスを全ての回路に対して均等に最適化する必要があり、異なる回路の間でトレードオフが発生する。さらに、回路を平面上に配置する必要があるという制限があるため、いくつかの回路が他の回路からさらに離れて配置され、遅延が長くなる等のパフォーマンスの低下が発生する。１つの回路でも故障するとダイ全体を廃棄しなければならない場合があるため、製造歩留まりにも大きな影響が出る可能性がある。
【】
その結果、プロセッサ業界のトレンドは、異なる製造技術を使用して製造した複数の既知の良好なチップレット（より小さなサイズのＩＣダイ）を使用し、新しいボンディング技術を使用してそれらチップレットを１つのマイクロプロセッサに組み立てる、分散化へと移行している。より小さなダイは、メモリチップ、マイクロプロセッサ、マイクロコントローラ、コモディティＩＣ（例えば、反復処理ルーチン、単純なタスク、アプリケーション固有のＩＣ等に使用されるチップ）、及びシステム・オン・チップ（ＳＯＣ）等のアプリケーション及び／又は機能の点で完全なＩＣを一緒に形成する相互接続されたダイのアセンブリの一部である。換言すると、個々のダイを接続してモノリシックＩＣの機能が形成される。個別のダイを使用することで、個々のダイを特定の機能に合わせて最適に設計及び製造できる。例えば、ロジック回路を含むプロセッサコアはパフォーマンスを目標とするため、非常に速度が最適化されたレイアウトが必要になる場合がある。これには、処理速度ではなく、特定のユニバーサルシリアルバス（ＵＳＢ）標準を満たすように構築されたＵＳＢコントローラと比較して、異なる製造要件がある。こうして、全体的な設計の様々な部分を異なるダイに分離し、それぞれを設計及び製造の観点から最適化することで、組み合わせたダイソリューションの全体的な歩留まり及びコストを改善できる。
【】
これらのダイの間の接続は、多くの方法で実現できる。例えば、２．５Ｄパッケージングソリューションでは、シリコンインターポーザ及びシリコン貫通ビア（ＴＳＶ）が、最小限のフットプリントにおいてシリコン相互接続速度でダイを接続する。このようないくつかのアーキテクチャでは、ブリッジ・ダイを使用して、隣接するＩＣダイの間の横方向の接続も提供するものがある。別の例では、相互接続する２つのダイのエッジの下に埋め込まれたシリコンブリッジが、それらダイの間の電気的結合を容易にする。３次元（３Ｄ）アーキテクチャでは、ダイが上下に積み重ねられ、全体的なフットプリントが小さくなる。典型的に、このような３Ｄアーキテクチャでの電気的接続及び機械的結合は、ＴＳＶ及び高ピッチのはんだベースのバンプ（例えば、Ｃ２相互接続）を使用して実現される。ブリッジ及び３Ｄスタックアーキテクチャを組み合わせることで、トップパッケージチップが、ブリッジを使用して水平方向に、また、典型的にＴＳＶよりも大きいスルーモールドビア（ＴＭＶ）を使用して垂直方向に、他のチップと通信できるようにもする。しかしながら、これらの現在の相互接続技術は、コストがかかり得るシリコンベースのインターポーザ、又はエラーが発生しやすく、微細ピッチの相互接続に適さない可能性がある有機インターポーザを使用している。
【】
従って、本明細書で説明するガラスのインターポーザ構造、有機誘電材料を含む基板（インターポーザ構造の第１面に結合した基板）、及び複数のＩＣダイを含むマイクロ電子アセンブリを可能にする。複数のＩＣダイのうちの第１のＩＣダイは第１の相互接続によって基板に結合され、複数のＩＣダイのうちの第２のＩＣダイは基板の有機誘電材料に埋め込まれ、第２のＩＣダイは第２の相互接続によって第１のＩＣダイに結合され、第２のＩＣダイは第３の相互接続によってインターポーザ構造の第１面に結合され、複数のＩＣダイのうちの第３のＩＣダイは第４の相互接続によってインターポーザ構造の第２面に結合され、インターポーザ構造の第２面はインターポーザ構造の第１面の反対側にある。
【】
本明細書に開示するマイクロ電子アセンブリの様々な他のガラスを含むインターポーザ層と、インターポーザ層の第１面にある基板層（基板層は有機誘電材料を含む）と、相互接続によってインターポーザ層の第２面に結合した複数のＩＣダイとを含むパッケージ基板を含み、第２面は第１面の反対側にある。複数のＩＣダイのうちのＩＣダイは、インターポーザ層の第１の導電構造によって互いに導電結合され、基板層は有機誘電材料の第２の導電構造を含み、インターポーザ層のＴＧＶは、複数のＩＣダイを第２の導電性トレースに導電結合する。
【】
本明細書に開示する方法をさらに含み、この方法は、有機誘電材料の複数の層の導電性トレースを含む基板を準備するステップと、ガラスを含むインターポーザ構造を基板に取り付けるステップと、複数のＩＣダイをインターポーザ構造に取り付けるステップと、インターポーザ構造を介して複数のＩＣダイを導電結合するステップとを含む。
【】
本開示の構造、アセンブリ、パッケージ、方法、デバイス、及びシステムのそれぞれは、いくつかの革新的な態様を有し得、そのうちの１つが、本明細書で開示する全ての望ましい属性を単独で担うわけではない。本明細書で説明する主題の１つ又は複数の実施態様の詳細は、以下の説明及び添付の図面に記載している。
【】
以下の詳細な説明では、例示的な実施態様の様々な態様を、当業者が他の当業者に作業の内容を伝達するために一般的に使用する用語を用いて説明し得る。
【】
「回路（circuit）」及び「回路（circuitry）」という用語は、所望の機能を提供するために互いに連携するように配置される１つ又は複数のパッシブ及び／又はアクティブの電気及び／又は電子部品を意味する。これらの用語は、アナログ回路、デジタル回路、ハードワイヤード回路、プログラマブル回路、マイクロコントローラ回路、及び／又は他のタイプの物理ハードウェア電気及び／又は電子部品も指す。
【】
「集積回路」という用語は、モノリシック半導体又は類似の材料に集積された回路を意味する。
【】
いくつかの実施形態では、本明細書に開示するＩＣダイは、従来の半導体処理方法を用いて集積回路が製造されるベース材料（例えば、基板、本体）として、シリコン又はゲルマニウム等の実質的に単結晶の半導体を含むことができる。半導体ベース材料は、例えば、Ｎ型又はＰ型材料を含むことができる。ダイは、例えば、バルクシリコン（又は他のバルク半導体材料）又はシリコン・オン・インシュレータ（ＳＯＩ）構造を使用して形成された結晶ベース材料を含むことができる。他のいくつかの実施形態では、１つ又は複数のＩＣダイのベース材料は、シリコンと組み合わせてもしなくてもよい代替材料を含むことができ、これには、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化インジウムガリウム、アンチモン化ガリウム、又はＩＩＩ－Ｎ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族、又はＩＶ族材料の他の組合せが含まれるが、これらに限定されない。さらに他の実施形態では、ベース材料は、例えば、周期表のＩＩＩ族の少なくとも１つの元素（例えば、Ａｌ、Ｇａ、Ｉｎ）の第１のサブ格子と、周期表のＶ族の少なくとも１つの元素（例えば、Ｐ、Ａｓ、Ｓｂ）の第２のサブ格子とを含む化合物半導体を有することができる。さらに他の実施形態では、ベース材料は、電気的に活性な不純物が意図的にドープしていない、固有のＩＶ又はＩＩＩ－Ｖ半導体材料又は合金を含むことができる。代替実施形態では、公称不純物ドーパントレベルが存在し得る。さらに他の実施形態では、ダイは、ポリマー等の非結晶性材料を含むことができ、例えば、ベース材料は、シリカ充填エポキシを含み得る。他の実施形態では、ベース材料は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化インジウム亜鉛、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化ガリウム、酸化窒化チタン、酸化ルテニウム、又は酸化タングステン等の高移動度酸化物半導体材料を含むことができる。一般に、ベース材料は、酸化スズ、酸化コバルト、酸化銅、酸化アンチモン、酸化ルテニウム、酸化タングステン、酸化亜鉛、酸化ガリウム、酸化チタン、酸化インジウム、酸化チタン酸窒化物、インジウムスズ酸化物、インジウム亜鉛酸化物、酸化ニッケル、酸化ニオブ、過酸化銅、ＩＧＺＯ、テルル化インジウム、モリブデン酸塩、二セレン化モリブデン、二セレン化タングステン、二硫化タングステン、Ｎ型又はＰ型の非晶質又は多結晶シリコン、ゲルマニウム、インジウムガリウムヒ素、シリコンゲルマニウム、窒化ガリウム、窒化アルミニウムガリウム、リン化インジウム、及び黒リンの１つ又は複数が含まれ、それぞれはガリウム、インジウム、アルミニウム、フッ素、ホウ素、リン、ヒ素、窒素、タンタル、タングステン、及びマグネシウム等である可能性がある。ここではダイの材料の例をいくつか説明するが、本明細書で説明するようなＩＣ回路及び構造を構築するための基盤（例えば、ベース材料）として機能できるあらゆる材料又は構造は、本開示の精神及び範囲内に含まれる。
【】
特に説明しない限り、本明細書で説明するＩＣダイは、特定の機能を実現する（つまり、実行するように構成される）１つ又は複数のＩＣ構造（又は、単に「ＩＣ」）を含む。そのような例の１つでは、「メモリダイ」という用語は、メモリ回路を実装する１つ又は複数のＩＣ（例えば、メモリデバイス、メモリアレイ、メモリデバイス及びアレイを制御するように構成された制御ロジック等のうちの１つ又は複数を実装するＩＣ）を含むダイを表すために使用され得る。そのような別の例では、「コンピューティングダイ」という用語は、ロジック／コンピューティング回路を実装する１つ又は複数のＩＣ（例えば、Ｉ／Ｏ機能、算術演算、データのパイプライン処理等のうちの１つ又は複数を実装するＩＣ）を含むダイを表すために使用され得る。
【】
別の例では、「パッケージ」及び「ＩＣパッケージ」という用語は同義であり、「ダイ」及び「ＩＣダイ」という用語は同義である。「チップ」、「ダイ」、及び「ＩＣダイ」という用語は、本明細書では互換的に使用されることに留意されたい。
【】
「光学構造」という用語には、本明細書で説明するように、光信号を受信、変換、及び／又は送信するためにＩＣ内に製造される形状の配置が含まれる。これには、導波管等の光導体、レーザ及び発光ダイオード（ＬＥＤ）等の電磁放射源、及び光検出器等の電気光学デバイスが含まれ得る。
【】
様々な実施形態では、本明細書で説明する任意のフォトニックＩＣ（ＰＩＣ）は、例えば、Ｎ型又はＰ型材料を含む半導体材料を有することができる。ＰＩＣは、例えば、バルクシリコン（又は他のバルク半導体材料）又はＳＯＩ構造（又は、一般に、セミコンダクタ・オン・インシュレータ構造）を使用して形成した結晶ベース材料を含むことができる。いくつかの実施形態では、ＰＩＣは、シリコンと組み合せてもしなくてもよい代替材料を使用して形成され得、これには、ニオブ酸リチウム、リン化インジウム、二酸化シリコン、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化アルミニウム、ヒ化インジウムアルミニウム、アンチモン化アルミニウムインジウム、ヒ化インジウムガリウム、窒化ガリウム、窒化インジウムガリウム、窒化アルミニウムインジウム、又はアンチモン化ガリウム、又はＩＩＩ－Ｎ族又はＩＶ族材料の他の組合せが含まれるが、これらに限定されない。いくつかの実施形態では、ＰＩＣは、ポリマー等の非結晶性材料を含み得る。いくつかの実施形態では、ＰＩＣは、プリント回路基板（ＰＣＢ）上に形成され得る。いくつかの実施形態では、ＰＩＣは、不均質であり、ベース材料としてキャリア材料（ガラス又はシリコンカーバイド等）を含み、その上にトランジスタ等のコンポーネントを含むアクティブ面がある薄い半導体層がある。ＰＩＣの材料の例をいくつか本明細書で説明するが、ＰＩＣを構築し得る基盤として機能できるあらゆる材料又は構造は、本開示の精神及び範囲に含まれる。
【】
特に指定しない限り、「絶縁」という用語は「電気的に絶縁する」を意味し、「伝導」という用語は「電気的に伝導する」を意味する。光信号、及び／又は光信号で動作する、又は光信号を使用するデバイス、コンポーネント、及び要素に関して、「伝導」という用語は「光学的に伝導する」を意味することもある。
【】
「酸化物」、「炭化物」、「窒化物」等の用語は、それぞれ酸素、炭素、窒素等を含む化合物を指す。
【】
「高誘電率（high-k）誘電体」という用語は、シリコン酸化物よりも高い誘電率を有する材料を指し、「低誘電率（low-k）誘電体」という用語は、シリコン酸化物よりも低い誘電率を有する材料を指す。
【】
「絶縁材料」又は「絶縁体」（本明細書では「誘電材料」又は「誘電体」とも呼ばれる）という用語は、実質的に非導電性の固体材料（及び／又は本明細書で説明する処理後に固化する液体材料）を指す。これらには、例として、限定ではなく、有機ポリマー及びプラスチック、及びイオン結晶、磁器、ガラス、シリコン、シリコン酸化物、シリコンカーバイド、シリコン炭窒化物、シリコン窒化物、及びアルミナ等の無機材料、又はそれらの組合せが含まれ得る。これらには、誘電材料、高分極率材料、及び／又は圧電材料が含まれ得る。これらは、本開示の範囲から逸脱することなく、透明でも不透明でもよい。絶縁材料の更なる例としては、パッケージング用途で使用されるアンダーフィル及びモールド又はモールドのような材料があり、これには、例えば、有機インターポーザ、パッケージサポート、及び他のそのようなコンポーネントで使用される材料が含まれる。
【】
様々な実施形態では、ＩＣに関連付けられた要素には、例えば、トランジスタ、ダイオード、電源、抵抗器、コンデンサ、インダクタ、センサ、トランシーバ、レシーバ、アンテナ等が含まれ得る。様々な実施形態では、ＩＣに関連付けられた要素には、ＩＣ内にモノリシックに統合されたもの、ＩＣに搭載されたもの、又はＩＣに接続されたものが含まれ得る。本明細書で説明するＩＣは、アナログ又はデジタルのいずれかであり、ＩＣに関連付けられたコンポーネントに応じて、マイクロプロセッサ、オプトエレクトロニクス、ロジックブロック、オーディオアンプ等、様々なアプリケーションで使用できる。本明細書で説明するＩＣは、単一のＩＣダイで使用する、或いはコンピュータで１つ又は複数の関連機能を実行するためのチップセットの一部として使用することができる。
【】
本開示の様々な実施形態では、本明細書で説明するトランジスタは、電界効果トランジスタ（ＦＥＴ）、例えばＭＯＳＦＥＴであってもよい。多くの実施形態では、ＦＥＴは４端子デバイスである。シリコン・オン・インシュレータ、又はナノリボン、又はゲート・オールアラウンド（ＧＡＡ）ＦＥＴにおいて、ＦＥＴは、ソース、ドレイン、及びゲート端子を含み、電界を使用してデバイスを流れる電流を制御する３端子デバイスである。ＦＥＴは、典型的に、チャネル材料、チャネル材料内及び／又はチャネル材料の上に設けられたソース領域及びドレイン領域、並びにソース領域とドレイン領域との間のチャネル材料の一部（「チャネル部分」）の上に設けられたゲート電極材料（別名「仕事関数」材料）を含むゲートスタックを含み、オプションで、ゲート電極材料とチャネル材料との間にゲート誘電体材料も含む。
【】
一般的な意味では、「相互接続」とは、他の２つの要素の間の物理的な接続を提供する任意の要素を指す。例えば、電気相互接続は、２つの電気部品の間の電気接続を提供し、それら電気部品の間の電気信号の通信を容易にする。光相互接続は、２つの光学部品の間の光接続を提供し、それら光学部品の間の光信号の通信を容易にする。本明細書で使用する場合に、電気相互接続と光相互接続との両方が「相互接続」という用語に含まれる。説明する相互接続の性質は、それに関連付けられた信号媒体を参照して本明細書で理解する必要がある。こうして、電気信号を使用して動作するＩＣ等の電子デバイスを参照して使用する場合に、「相互接続」という用語は、ＩＣに関連付けられた１つ又は複数の要素への、及び／又はそのような様々な要素の間の電気接続を提供するための導電性材料で形成した任意の要素を表す。このような場合に、「相互接続」という用語は、導電性トレース（「ライン」、「ワイヤ」、「金属ライン」又は「トレンチ」と呼ばれることもある）と導電性ビア（「ビア」又は「金属ビア」と呼ばれることもある）との両方を指す場合がある。時には、導電性トレース及びビアは、金属等の導電性材料を含むという事実を強調するために、それぞれ「導電性トレース」及び「導電性ビア」と呼ばれ得る。同様に、光信号でも動作するデバイス、例えばフォトニックＩＣ（ＰＩＣ）に関して使用する場合に、「相互接続」は、ＰＣＩに関連付けられた１つ又は複数の要素に光接続を提供するために光伝導性の材料で形成した任意の要素を表すこともある。このような場合に、「相互接続」という用語は、光ファイバ、光スプリッタ、光コンバイナ、光カプラ、及び光ビアを含む光導波路を指すことがある。
【】
「導波路」という用語は、典型的に、シリコン又はガラス等の基板材料を介して、ある場所から別の場所への光の伝搬を誘導する役割を果たす任意の構造を指す。様々な例において、導波管は、シリコン、ドープしたシリコン、窒化シリコン、シリカ（例えば、二酸化シリコン、つまりＳｉＯ２）、及びホウケイ酸塩（例えば、７０～８０重量％のＳｉＯ２、７～１３重量％のＢ２Ｏ３、４～８重量％のＮａ２Ｏ又はＫ２Ｏ、及び２～８重量％のＡｌ２Ｏ３）等のガラス等から形成され得る。導波管は、その場での導波管の形成を含むがこれに限定されない、様々な技術を使用して形成され得る。例えば、いくつかの実施形態では、低温ガラス対ガラス接合を使用するか、又はレーザ直接描画によって、ガラス内にその場で導波管が形成され得る。その場で形成された導波管は、より低い損失特性を有し得る。
【】
「導電性トレース」という用語は、絶縁材料によって絶縁（分離）された導電性要素を表すために使用され得る。ＩＣダイ内では、このような絶縁材料は、ＩＣダイ内に設けられた層間低誘電率誘電体を含む。パッケージ基板及びＰＣＢ内では、このような絶縁材料は、味の素ビルドアップフィルム（ＡＢＦ）、ポリイミド、又はエポキシ樹脂等の有機材料を含む。このような導電性ラインは、典型的に、メタライゼーションスタックの複数のレベル又は複数の層に配置される。
【】
「導電性ビア」という用語は、メタライゼーションスタックの異なるレベルの２つ以上の導電性ラインを相互接続する導電性要素を表すために使用され得る。この目的のために、ビアは、ＩＣダイ／チップ又はＩＣ構造が設けられる支持構造の平面に対して実質的に直交して設けられ、隣接するレベルの２つの導電性ライン又は隣接しないレベルの２つの導電性ラインを相互接続する場合がある。
【】
「パッケージ基板」という用語は、半導体ダイ及び／又はパッシブ電気部品等の他の電気部品の任意の集合を一緒にパッケージ化することを容易にする任意の基板材料を説明するために使用され得る。本明細書で使用するパッケージ基板は、樹脂含浸ガラス繊維（例えば、ＰＣＢ又はプリント配線板（ＰＷＢ））、ガラス、セラミック、シリコン、炭化シリコン等の絶縁材料を含むがこれらに限定されない任意の材料から形成され得る。さらに、本明細書で使用するパッケージ基板は、ビルドアップ層（例えば、ＡＢＦ層）を含む基板を指す場合がある。
【】
「メタライゼーションスタック」という用語は、ＩＣダイ／チップ及び／又はパッケージ基板の異なる回路部品への接続を提供するための１つ又は複数の相互接続のスタックを指すために使用され得る。
【】
本明細書で使用する相互接続の「ピッチ」という用語は、隣接する相互接続の間の中心間距離を指す。
【】
互いに結合したダイのスタックの文脈、又はパッケージ基板に結合したダイの文脈において、「相互接続」という用語は、それぞれ、ダイ間（ＤＴＤ）相互接続及びダイとパッケージ基板間（ＤＴＰＳ）相互接続を指す場合もある。ＤＴＤ相互接続は、第１レベルの相互接続（ＦＬＩ）とも呼ばれ得る。ＤＴＰＳ相互接続は、第２のレベル相互接続（ＳＬＩ）とも呼ばれ得る。
【】
図面が煩雑にならないように、本図の全てに具体的に示していないが、ＤＴＤ又はＤＴＰＳ相互接続について説明する場合に、第１のダイの表面には第１セットの導電性接点が含まれ得、第２のダイ又はパッケージ基板の表面には第２セットの導電性接点が含まれ得る。第１セットの１つ又は複数の導電性接点は、ＤＴＤ又はＤＴＰＳ相互接続によって、第２セットの導電性接点のいくつかに電気的及び機械的に結合され得る。
【】
いくつかの実施形態では、ＤＴＤ相互接続のピッチはＤＴＰＳ相互接続のピッチと異なっていてもよいが、他の実施形態では、これらのピッチは実質的に同じであってもよい。
【】
本明細書に開示するＤＴＰＳ相互接続は、任意の適切な形態をとることができる。いくつかの実施形態では、ＤＴＰＳ相互接続のセットは、はんだ（例えば、ＤＴＰＳ相互接続を形成するために熱リフローを受けるはんだバンプ又はボール）を含むことができる。はんだを含むＤＴＰＳ相互接続は、鉛／スズ、スズ／ビスマス、共晶スズ／銀、三元スズ／銀／銅、共晶スズ／銅、スズ／ニッケル／銅、スズ／ビスマス／銅、スズ／インジウム／銅、スズ／亜鉛／インジウム／ビスマス、又は他の合金等の任意の適切なはんだ材料を含むことができる。いくつかの実施形態では、ＤＴＰＳ相互接続のセットは、異方性導電フィルム又は異方性導電ペースト等の異方性導電材料を含むことができる。異方性導電材料は、非導電性材料に分散した導電性材料を含むことができる。いくつかの実施形態では、異方性導電材料は、バインダ又は熱硬化性接着フィルム（例えば、熱硬化性ビフェニル型エポキシ樹脂、又はアクリル系材料）に埋め込まれた微細な導電性粒子を含むことができる。いくつかの実施形態では、導電性粒子は、ポリマー及び／又は１つ又は複数の金属（例えば、ニッケル又は金）を含むことができる。例えば、導電性粒子は、ニッケルコーティングした金又は銀コーティングした銅を含み、さらにポリマーでコーティングされる。別の例では、導電性粒子はニッケルを含んでもよい。異方性導電材料が圧縮されない場合に、材料の一方の側から他方の側への導電性経路は存在しない可能性がある。しかしながら、異方性導電材料が適切に圧縮される場合（例えば、異方性導電材料のいずれかの側にある導電性接触によって）に、圧縮領域の近くの導電性材料は互いに接触し、圧縮領域でフィルムの一方の側から他方の側への導電性経路を形成する可能性がある。
【】
本明細書で開示するＤＴＤ相互接続は、任意の適切な形態をとることができる。いくつかの実施形態では、本明細書で説明するマイクロ電子アセンブリ又はＩＣパッケージ内のＤＴＤ相互接続の一部又は全部は、金属対金属相互接続（例えば、銅対銅相互接続、又はメッキ相互接続）であってもよい。このような実施形態では、ＤＴＤ相互接続の両側の導電性接点は、介在するはんだ又は異方性導電材料を使用せずに、（例えば、高圧及び／又は高温下で）互いに接合され得る。いくつかの金属対金属相互接続では、誘電体材料（例えば、酸化シリコン、窒化シリコン、炭化シリコン）が、互いに接合した金属の間（例えば、関連する導電性接点を提供する銅パッド又はポストの間）に存在してもよい。いくつかの実施形態では、ＤＴＤ相互接続の一方の側には金属ピラー（例えば、銅ピラー）が含まれ得、ＤＴＤ相互接続の他方の側には誘電体に埋め込まれた金属接点（例えば、銅接点）が含まれ得る。いくつかの実施形態では、金属対金属相互接続（例えば、銅対銅相互接続）には、貴金属（例えば、金）又は酸化物が導電性である金属（例えば、銀）が含まれ得る。いくつかの実施形態では、金属対金属相互接続には、融点が低下し得る金属ナノ構造（例えば、ナノロッド）が含まれ得る。金属対金属相互接続は、他のタイプの相互接続よりも高い電流を確実に伝導することができる。例えば、いくつかのはんだ相互接続は、電流が流れると脆い金属間化合物を形成する可能性があり、そのような相互接続を介して供給される最大電流は、機械的故障を軽減するために制限され得る。
【】
いくつかの実施形態では、ＤＴＤ相互接続のセットの両側のダイは、ベア（bare）ダイ（例えば、パッケージ化していないダイ）であり得る。
【】
いくつかの実施形態では、ＤＴＤ相互接続は、はんだを含むことができる。例えば、ＤＴＤ相互接続は、はんだによってそれぞれの導電性接点に取り付けられた導電性バンプ又はピラー（例えば、銅バンプ又はピラー）を含むことができる。いくつかの実施形態では、金属対金属相互接続において平面性を確保するために薄いはんだキャップが使用され得、このはんだは、処理中に金属間化合物になることがある。いくつかの実施形態では、ＤＴＤ相互接続の一部又は全てで使用されるはんだは、ＤＴＰＳ相互接続の一部又は全てに含まれるはんだよりも融点が高いことがある。例えば、ＤＴＰＳ相互接続を形成する前にＩＣパッケージ内のＤＴＤ相互接続が形成される場合に、はんだベースのＤＴＤ相互接続は、より高温のはんだ（例えば、融点が２００℃を超える）を使用し得る一方、ＤＴＰＳ相互接続は、より低温のはんだ（例えば、融点が２００℃未満の）を使用し得る。いくつかの実施形態では、高温はんだには、スズ、スズ及び金、又はスズ、銀、銅（例えば、スズ９６．５％、銀３％、銅０．５％）が含まれ得る。いくつかの実施形態では、低温はんだには、スズ及びビスマス（例えば、共晶スズビスマス）、スズ、銀、ビスマス、インジウム、インジウム及びスズ、又はガリウムが含まれ得る。
【】
いくつかの実施形態では、ＤＴＤ相互接続のセットには、ＤＴＰＳ相互接続について上で議論した材料のいずれか等の異方性導電材料が含まれ得る。いくつかの実施形態では、ＤＴＤ相互接続はデータ転送レーンとして使用され得る一方、ＤＴＰＳ相互接続は、とりわけ、電源ライン及び接地ラインに使用され得る。
【】
本明細書で説明するマイクロ電子アセンブリ又はＩＣパッケージでは、ＤＴＤ相互接続の一部又は全てが、ＤＴＰＳ相互接続よりも細かいピッチを有し得る。いくつかの実施形態では、本明細書に開示するＤＴＰＳ相互接続は、約８０マイクロメートル～３００マイクロメートルのピッチを有し得る一方、本明細書に開示するＤＴＤ相互接続は、ＤＴＤ相互接続のタイプに応じて、約０．５マイクロメートル～１００マイクロメートルのピッチを有し得る。シリコンレベルの相互接続密度の例は、いくつかのＤＴＤ相互接続の密度によって提供される。いくつかの実施形態では、ＤＴＤ相互接続は、パッケージ基板に直接結合するにはピッチが細か過ぎる可能性がある（例えば、ＤＴＰＳ相互接続として機能するには細か過ぎる）。ＤＴＤ相互接続は、ＤＴＰＳ相互接続のセットの両側にあるダイとパッケージ基板との間の材料の類似性よりも、ＤＴＤ相互接続のセットの両側にある異なるダイの材料の類似性が大きいため、ＤＴＰＳ相互接続よりもピッチが小さい可能性がある。特に、ダイ及びパッケージ基板の材料組成の相違により、動作中に発生する熱（及び様々な製造動作中に加えられる熱）により、ダイ及びパッケージ基板の膨張及び収縮に差が生じる可能性がある。この差による膨張及び収縮（例えば、ひび割れ、はんだブリッジ等）によって引き起こされる損傷を軽減するために、本明細書で説明するマイクロ電子アセンブリ又はＩＣパッケージのいずれかにおけるＤＴＰＳ相互接続は、ＤＴＤ相互接続よりも大きく、より離れて形成され得る。ＤＴＤ相互接続は、ＤＴＤ相互接続の両側にある一対のダイの材料の類似性が高いため、熱応力が小さくなる可能性がある。
【】
本明細書で説明するＩＣパッケージには、さらに１つのレベルのアンダーフィル（例えば、ベンゾトリアゾール、イミダゾール、ポリイミド、又はエポキシ等の有機ポリマー材料）が設けられる場合があり、図面が煩雑になるのを避けるためにラベルを付けていない場合があることが認識される。様々な実施形態では、アンダーフィルのレベルは、同じ又は異なる絶縁材料を含み得る。いくつかの実施形態では、アンダーフィルのレベルは、シリコン酸化物粒子を含む熱硬化性エポキシを含むことができる。いくつかの実施形態では、アンダーフィルのレベルは、ダイを支持し、且つ相互接続の熱応力を軽減する等のアンダーフィル機能を果たすことができる任意の適切な材料を含むことができる。いくつかの実施形態では、アンダーフィル材料の選択は、フォームファクタ、サイズ、応力、動作条件等の設計上の考慮事項に基づいて行われ得、他の実施形態では、アンダーフィル材料の選択は、とりわけ、硬化温度、ガラス転移温度、粘度、及び耐薬品性等の材料特性及び処理条件に基づいて行われ得、いくつかの実施形態では、アンダーフィル材料の選択は、設計上の考慮事項と処理上の考慮事項との両方に基づいて行われ得る。
【】
いくつかの実施形態では、１つ又は複数のレベルのソルダーレジスト（例えば、エポキシ液、液状感光性ポリマー、ドライフィルム感光性ポリマー、アクリル、溶剤）が本明細書で説明するＩＣパッケージに設けられ得、図面が煩雑になるのを避けるためにラベル付け又は図示しない場合がある。ソルダーレジストは、感光性ポリマーを含む液状又はドライフィルム材料であってもよい。いくつかの実施形態では、ソルダーレジストは感光性ではない場合がある。
【】
「実質的に」、「近い（close）」、「略」、「近い（near）」、「約」という用語は、本明細書で説明する、又は当該技術分野で知られる特定の値の文脈に基づいて、一般に目標値の＋／－２０％以内（例えば、目標値の＋／－５％又は１０％以内）を指す。
【】
様々な要素の向きを示す用語、例えば「同一平面」、「垂直」、「直交」、「平行」、又は要素同士の間の他の角度は、一般に、本明細書で説明するか、又は当該技術分野で知られる特定の値の文脈に基づいて、目標値の＋／－５％～２０％以内にあることを指す。
【】
「接続」という用語は、接続されたもの同士が、中間デバイスを介さずに直接接続されること（機械的、電気的、及び／又は熱的接続の１つ又は複数である可能性がある）を意味し、「結合」という用語は、接続されたもの同士が直接接続されること、或いは１つ又は複数のパッシブ又はアクティブな中間デバイスを介した間接接続であることを意味する。
【】
説明では、「実施形態では」又は「複数の実施形態では」という語句を使用するが、これらはそれぞれ、同じ又は異なる実施形態の１つ又は複数を指し得る。
【】
さらに、本開示の実施形態に関して使用される「備える、有する、含む（comprising）」、「含む、有する（including）」、「有する、含む（having）」等の用語は同義である。
【】
本開示では、「上」、「下」、「上部」、「底部」、「側部」等の視点に基づく説明を使用する場合があるが、このような説明は、議論を容易にするために使用され、開示する実施形態の適用を制限することを意図するものではない。
【】
本明細書で使用する「の上」、「の下」、「間」、及び「上」という用語は、１つの材料層又はコンポーネントの他の層又はコンポーネントに対する相対的な位置を指す。例えば、別の層の上又は下に配置された１つの層は、他の層と直接接触してもよく、或いは１つ又は複数の介在層を有してもよい。さらに、２つの層の間に配置された１つの層は、２つの層の１つ又は両方と直接接触してもよく、或いは１つ又は複数の介在層を有してもよい。対照的に、第２の層「上」にあると説明する第１の層は、その第２の層と直接接触している層を指す。同様に、明示的に別途記載しない限り、２つの特徴同士の間に配置された１つの特徴は、隣接する特徴と直接接触しているか、或いは１つ又は複数の介在層を有してもよい。
【】
本明細書で使用する「配置」という用語は、特定の形成方法ではなく、位置、場所、配置（placement）、及び／又は配置（arrangement）を指す。
【】
測定範囲に関して使用する場合の「間」という用語は、測定範囲の両端を含む。
【】
本開示の目的において、「Ａ及び／又はＢ」という語句は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的において、「Ａ、Ｂ及び／又はＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。本明細書で使用する場合に、「Ａ／Ｂ／Ｃ」という表記は、（Ａ）、（Ｂ）、及び／又は（Ｃ）を意味する。
【】
本明細書では、特定の要素を単数形で表す場合があるが、そのような要素には複数のサブ要素が含まれる場合がある。例えば、「導電性材料」は１つ又は複数の導電性材料を含み得る。別の例では、「誘電体」は１つ又は複数の誘電体を含み得る。
【】
特に指定がない限り、共通のオブジェクトを説明するために「第１」、「第２」、「第３」等の序数形容詞を使用する場合に、これは、同様のオブジェクトの異なるインスタンスが参照されることを示すだけであり、そのように説明するオブジェクトが、時間的、空間的、順位的、又は他の方法で、所定の順序でなければならないことを意味するものではない。
【】
以下の詳細な説明では、本明細書の一部を形成し、実施可能な実施形態を例示として示す添付の図面を参照する。他の実施形態を利用してもよく、本開示の範囲から逸脱することなく、構造的又は論理的な変更を行ってもよいことを理解されたい。従って、以下の詳細な説明は、限定的な意味で解釈すべきではない。
【】
添付の図面は必ずしも縮尺通りに描いているわけではない。
【】
図面において、同じ参照符号は、示される同じ又は類似の要素／材料を指し、特に断りのない限り、図面のうちの１つの図面の文脈で提供される特定の参照符号を有する要素／材料の説明は、同じ参照符号を有する要素／材料が図示される可能性のある他の図面にも適用可能である。さらに、ラベルの単数形及び複数形は、参照符号とともに、それぞれ同じ又は類似のタイプ、種、又はクラスの要素の１つ及び複数を示すために使用できる。
【】
さらに、図面では、本明細書で説明する様々なデバイス及びアセンブリの例示的な構造のいくつかの概略図が、正確な直角及び直線で示される場合があるが、そのような概略図は、実際のプロセス制限を反映していない場合があり、走査型電子顕微鏡（ＳＥＭ）画像、透過型電子顕微鏡（ＴＥＭ）画像、又は非接触プロファイロメータ等の適切な特性評価ツールの画像を使用して本明細書で説明する構造のいずれかを検査したときに、特徴がそれほど「理想的」に見えない可能性があることを理解する必要がある。実際の構造のこのような画像では、表面の粗さ、曲率又はプロファイルの偏差、穴又は傷、材料の完全に真っ直ぐではないエッジ、先細りのビア又は他の開口部、意図しない角の丸み又は異なる材料層の厚さのばらつき、結晶領域内の時折のねじれ、エッジ、又は組合せの転位、及び／又は単一原子又は原子クラスタの転位欠陥等、処理及び／又は表面の欠陥も見える場合がある。ここに列挙していないが、デバイスの製造及び／又はパッケージングの分野では一般的な他の欠陥がある場合がある。
【】
図では、様々なコンポーネント（例えば、相互接続）が、説明を容易にするために（例えば、それぞれのインターフェイスで）整列して示され、実際には、一部又は全てが整列していない場合があることに留意されたい。さらに、アセンブリ内に存在するボンドパッド、ランディングパッド、メタライゼーション等の他のコンポーネントが、煩雑さを避けるために図に示していない場合がある。さらに、図は、アセンブリ内のコンポーネントの相対的な配置を示すことを意図しており、一般に、そのようなアセンブリには、図示していない他のコンポーネント（例えば、様々な界面層、又は光学機能、電気接続、又は熱緩和に関連する様々な他のコンポーネント）が含まれる場合がある。例えば、いくつかの更なる実施形態では、図に示されるアセンブリには、他の電気部品とともに、より多くのダイが含まれる場合がある。さらに、アセンブリのいくつかのコンポーネントは、図では平面の長方形として、又は直方体で形成されるように示しているが、これは単に説明を容易にするためであり、これらのアセンブリの様々なコンポーネントを製造するために使用される製造プロセスによって決定され、時には必然的に、湾曲、丸み、又は他の不規則な形状になる場合がある。
【】
図面では、特定の数及び配置の構造及びコンポーネントが説明目的で提示しており、様々な実施形態では、そのような構造及びコンポーネントの任意の数及び配置が存在する場合がある。
【】
さらに、特に指定がない限り、図に示される構造は、材料特性、製造プロセス、及び動作条件に応じて、任意の適切な形態又は形状をとることができる。
【】
便宜上、異なる文字で指定した図面の集合（例えば、図１０Ａ～図１０Ｃ）が存在する場合に、そのような集合は、本明細書では文字なしで参照することがある（例えば、「図１０」）。同様に、異なる文字で指定した参照符号の集合（例えば、１１２ａ～１１２ｅ）が存在する場合に、そのような集合は、本明細書では文字なしで参照することがある（例えば、「１１２」）。
【】
様々な動作は、特許請求の範囲に記載した主題を理解するのに最も役立つ方法で、複数の個別のアクション又は動作として順番に説明する場合がある。しかしながら、説明の順序は、これらの動作が必ずしも順序に依存することを意味するものと解釈すべきではない。特に、これらの動作は、提示した順序で実行しない場合がある。説明する動作は、説明した実施形態とは異なる順序で実行する場合がある。追加の実施形態では、様々な追加の動作が実行され、及び／又は説明した動作が省略される場合がある。
【】
実施形態の例
図１Ａは、本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリ１００の概略断面図である。マイクロ電子アセンブリ１００は、ガラスを含むインターポーザ構造１０２を含む。いくつかの実施形態では、ガラスは、例えばシリカ（例えば、５２％～５６％）、アルミナ（例えば、１２％～１６％）、ホウ酸塩（例えば、５％～１０％）、焼成物（例えば、１６％～２５％）、及び酸化マグネシウム（例えば、０％～６％）を含むホウケイ酸ガラスを含むことができる。いくつかの実施形態では、ガラスは、例えば、約２．８ＰＰＭ／Ｃの低い熱膨張係数（ＣＴＥ）を可能にする組成を有することができる。いくつかのそのような実施形態では、ガラスは、約６０％～６５％のシリカ及び２０％～２５％のアルミナを含むことができる。いくつかの他の実施形態では、ガラスは、例えば、１ＧＨｚで約４．８、１０ＧＨｚで４．６９の誘電率、及び１ＧＨｚでの損失正接が０．００４３である、低い電気損失を可能にする組成を有することができる。いくつかのそのような実施形態では、ガラスは、約５２％～５６％のシリカ、１０％～１５％のアルミナ、１５％～２０％のホウ酸塩、０％～１０％の焼成物、及び０％～５％の酸化マグネシウムを含むことができる。
【】
インターポーザ構造１０２の面１０３を、基板１０４の面１０６で基板１０４に取り付けることができる。基板１０４は、導電構造１１０が内部にある有機誘電材料１０８を含むビルドアップ層を含む。いくつかの実施形態では、導電構造１１０は、ボンドパッド、導電性トレース、及び導電性ビアを含む。いくつかの実施形態では、複数層の導電性トレースが存在してもよく、各層は、有機誘電材料１０８によって分離され、導電性ビアによって互いに導電結合される。図では、説明を容易にし、図面が煩雑にならないように、そのような構造の一部のみが示される。実施形態の広い範囲内で、導電構造１１０の任意の適切な構成を基板１０４内に配置することができる。いくつかの実施形態では、基板１０４は、有機誘電材料１０８とは異なる組成のコア１１２を含むことができる。例えば、有機誘電材料１０８はポリイミドを含み、コア１１２は繊維強化エポキシを含むことができる。他のいくつかの実施形態では、有機誘電材料１０８は１種類のエポキシを含み、コア１１２は異なる種類のエポキシを含んでもよい。実施形態の広い範囲内で、パッケージ基板で典型的に使用され、前のサブセクションで列挙した任意の適切な有機材料が、基板１０４内の有機誘電材料１０８及び／又はコア１１２に含まれ得る。
【】
いくつかの実施形態では、基板１０４は、コア１１２の両側に導電構造１１０を有する有機誘電材料１０８を有するビルドアップ層を含むことができる。いくつかのそのような実施形態では、コア１１２を貫通する貫通孔ビア（ＴＨＶ）１１４は、コア１１２の両側の導電構造１１０の導電結合を提供する。面１１６は、基板１０４の反対側１０６であり、基板１０４をマザーボード又はマザーボードのソケットに結合するように構成され得るボンドパッド１１８を含むことができる。
【】
様々な実施形態では、インターポーザ構造１０２の面１１９は、面１０３と平行且つ反対側にあり、１つ又は複数の様々なＩＣダイに結合され得る。例えば、異なるＩＣダイ１２０、１２２、及び１２４が、マイクロ電子アセンブリ１００に存在し得る。図では、各ＩＣダイ１２０は、単一のブロックとして表されるが、実際には、単一のＩＣダイ、又はＩＣダイが互いに重ねて配置したスタック、又はマルチチップパッケージを含んでもよい。いくつかの実施形態では、ＩＣダイ１２０は、例えば、高帯域幅メモリ（ＨＢＭ）等のメモリ回路を含み得る。いくつかの実施形態では、ＩＣダイ１２０は、旧技術を使用して製造した半導体ダイを含み得る。ＩＣダイ１２２は、例えば、最新の半導体技術ノード又は他のそのような高度なプロセス技術で製造したコンピューティングダイを含み得る。一般に、ＩＣダイ１２０内のトランジスタは、ＩＣダイ１２２内のトランジスタよりも大きい場合がある。ダイのサイズも異なる場合がある。ＩＣダイ１２０のフットプリント（及び厚さ）は、いずれのＩＣダイ１２２よりも大きい場合がある。いくつかの実施形態では、ＩＣダイ１２０の面積は１００～７００平方ミリメートルであり、厚さは１００～２０００マイクロメートルの範囲であり得る。いくつかの実施形態では、ＩＣダイ１２２の面積は２５～５００平方ミリメートルであり、厚さは５～５００マイクロメートルの範囲であり得る。ＩＣダイ１２４は、ＩＣダイ１２０とＩＣダイ１２２を導電結合するように機能するブリッジ回路を含む。こうして、ＩＣダイ１２４は、本明細書では「ブリッジ・ダイ１２４」とも呼ばれ得る。いくつかの実施形態では、インターポーザ構造１０２は、ガラス基板上で適切な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して製造できるアクティブ回路素子を含み得る。
【】
様々な実施形態では、ＩＣダイ１２０は、１０マイクロメートル～２００マイクロメートルの範囲のピッチを有する導電相互接続１２６によって基板１０４に直接結合してもよい。ＩＣダイ１２０は、相互接続１２６と同じピッチ、又は１０マイクロメートル～１３５マイクロメートルの範囲の異なるピッチを有する相互接続１２８によってＩＣダイ１２４に導電結合してもよい。ＩＣダイ１２４は、相互接続１３０によってインターポーザ構造１０２に導電結合してもよい。ＩＣダイ１２２は、相互接続１３２によってインターポーザ構造１０２の面１１９に導電結合してもよい。多くの実施形態では、相互接続１２６、１２８、１３０、及び１３２は、前のサブセクションで説明したように、ＤＴＤ相互接続を含んでもよい。インターポーザ構造１０２の面１０３の相互接続１３０と、インターポーザ構造１０２の面１１９の相互接続１３２とは、ガラス貫通ビア（ＴＧＶ）１３４によって導電結合され得る。さらに、インターポーザ構造１０２の面１１９の２つ以上のＩＣダイ１２２は、インターポーザ構造１０２内の導電構造１３６によって一緒に導電結合され得る。
【】
図１Ｂは、図１Ａの例示的なマイクロ電子アセンブリ１００を示す概略上面図である。少数のコンポーネントのみが示されるが、これは単に説明を容易にするためであり、限定を意図するものではないことに留意されたい。実施形態の広い範囲内で、任意の数のコンポーネント（例えば、ＩＣダイ）をマイクロ電子アセンブリ１００に含めることができる。ＩＣダイ１２４の一部は点線で示しており、点線部分が上にある構造（例えば、ＩＣダイ１２０及び１２２）の下にあることを示している。
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ＩＣダイ１２０は、導電経路１４０によってＩＣダイ１２２に結合され得る。導電経路１４０は、様々な実施形態では、多数の導電性トレース、導電性ビア、及び複数の相互接続１２８、１３０及び１３２を含み得ることに留意されたい。示される導電経路１４０は、単に概念的に表現したものであり、正確な物理的又は幾何学的表現を意図したものではない。導電経路１４０は、基板１０４内のＩＣダイ１２４を通り得る。導電経路１４０は、ＩＣダイ１２０と１２４との間の相互接続１２８、ＩＣダイ１２４内の導電性トレース及びビア、ＩＣダイ１２４とインターポーザ構造１０２との間の相互接続１３０、ＴＧＶ１３４、及びＩＣダイ１２２とインターポーザ構造１０２との間の相互接続１３２を含み得る。
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インターポーザ構造１０２上のＩＣダイ１２２は、導電経路１４２によって導電結合され得る。導電経路１４２は、様々な実施形態では、多数の導電性トレース、導電性ビア、及び複数の相互接続１３２を含み得ることに留意されたい。いくつかの実施形態では、導電経路１４２は、光導波路であり、ＩＣダイ１２２同士の間の光通信を可能にする。示される導電経路１４２は、単に概念的に表現したものであり、正確な物理的又は幾何学的表現を意図したものではない。導電経路１４０は、ＩＣダイ１２２とインターポーザ構造１０２との間の相互接続１３２、及びインターポーザ構造１０２内の導電構造１３６を含み得る。様々な実施形態では、ＩＣダイ１２２は、インターポーザ構造１０２上にコンピューティング・アレイを形成し、ブリッジ・ダイ１２４を介してＩＣダイ１２０にプロビジョニングされたメモリ回路と通信する。いくつかの実施形態では、１つ又は複数のＩＣダイ１２０は、例えば、別のコンポーネント又はマイクロ電子アセンブリとの通信を可能にするために、周辺相互接続回路も含み得る。
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導電経路１４０及び１４２は、隣接するＩＣダイの間に示されるが、実施形態の広い範囲内で、このような導電経路は隣接しないＩＣダイにも延びる可能性があることに留意されたい。例えば、ＩＣダイ１２０のうちの２つは、インターポーザ構造１０２及び複数のブリッジ・ダイ１２４内の適切な導電経路によってＩＣダイ１２２（及び図に示していない他のコンポーネント）に亘って導電結合され得る。
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図２は、本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリ１００の一部を示す概略断面図である。示される部分はインターポーザ構造１０２の一部であり、その中に例示的な導電構造１３６が示される。相互接続構造１０２はガラス材料２０２を含む。いくつかの実施形態では、相互接続構造１０２は、ガラス材料２０２（例えば、ホウ酸塩等の他の元素と共の酸化シリコン）の連続層と、他の材料の層２０４で製造してもよい。例えば、インターポーザ構造１０２の面１０３及び１１９は、主に窒化シリコンを含む層２０４でコーティングしてもよい。相互接続構造１０２の層の材料の選択は、本開示の範囲を超える製造、動作、及び他の考慮事項に基づいて行ってもよい。
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様々な実施形態では、導電構造１３６は、導電性トレース２０６、導電性ビア２０８、及び導電性ボンドパッド２１０を含む。導電性トレース２０６は、相互接続構造１０２の複数の層に配置され、導電性ビア２０８は、異なる層の導電性トレース２０６で導電結合してもよい。いくつかの実施形態では、各層の厚さは約３マイクロメートルであり得る。他の実施形態では、各層の厚さは約１．２マイクロメートルであり得る。例えば、導電性ビア２０８は厚さＴ１の層にあり得、導電性トレース２０６は厚さＴ２の隣接層にあり得る。いくつかの実施形態では、Ｔ１はＴ２と同じであり得るが、他の実施形態では、Ｔ１はＴ２と同じではない場合がある。いくつかの実施形態では（図示のように）、インターポーザ構造１０２の面１０３に近い導電性トレース２０６は、インターポーザ構造１０２のボンドパッド２１０及び面１１９に近い導電性トレース２０６と略同じ厚さである。
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導電性トレース２０６同士の間の間隔と、任意の１つの層における導電性トレース２０６の幅とは、同じ層におけるそれぞれの導電性トレース２０６の厚さに応じて変化し得る。いくつかの実施形態では、導電性トレース２０６のライン間隔は１マイクロメートルであり得、他の実施形態では、導電性トレース２０６のライン間隔は２０マイクロメートルであり得る。ビア間隔（例えば、ＴＧＶ１３４及び／又は導電性ビア２０８の間）は、異なる実施形態では２マイクロメートル～１５マイクロメートルの間で変化し得る。ビア直径（例えば、ＴＧＶ１３４及び／又は導電性ビア２０８の直径）は、いくつかの実施形態では２マイクロメートル、他の実施形態では５０マイクロメートルの間で変化し得る。
【】
導電性トレース２０６の層の数は、本開示の範囲外の要因に応じて変化し得る。いくつかの実施形態（図示される）では、インターポーザ構造１０２の一部の層は、面１０３と１１９との間のインターポーザ構造１０２の厚さを貫通して延びることができる。他のいくつかの実施形態（図示なし）では、層は、インターポーザ構造１０２の厚さを部分的に貫通して延びることができる。いくつかの実施形態では、導電構造１３６は、インターポーザ構造１０２の一部の厚さを部分的に貫通して延び、インターポーザ構造１０２の他の部分の厚さを完全に貫通して延びることができる。いくつかの実施形態（図示なし）では、導電性トレース２０６は、ＴＧＶ１３４に適切に導電結合することができる。様々な実施形態では、インターポーザ構造１０２の合計厚さは、導電性トレース２０６の層の数に依存し得る。他の実施形態では、厚さは導電性トレース２０６の層の数に依存しない場合がある（例えば、層の数の増加は、ＴＧＶ１３４の長さの短縮、及び／又は他の構成オプションによって相殺され得る）。いくつかの実施形態では、インターポーザ構造１０２の厚さは、いくつかの実施形態では１００マイクロメートル、他の実施形態では１０００マイクロメートルの間で変化し得る。
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いくつかの実施形態では、層２０４の厚さは、０．４マイクロメートル～２．７マイクロメートルの間で変化し得る。いくつかの実施形態では、層２０４は、導電性ボンドパッド２１０と導電性トレース２０６との間に存在してもよい。このような実施形態では、導電性ビア２０８のサブセットが、このような層２０４を通過してもよい。導電性ボンドパッド２１０の厚さは、いくつかの実施形態では、約６マイクロメートルであってもよい。いくつかの実施形態では、導電性ボンドパッド２１０のサイズ及び厚さは、相互接続１２６、１２８、１３０及び／又は１３２のタイプに応じて変化し得る。
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図３は、本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリ１００の一部を示す概略断面図である。示される実施形態の特徴は、導電性トレース２０６及び導電性ビア２０８の様々な層の厚さがインターポーザ構造１０２の面１０３と１１９との間で異なることを除いて、図２の特徴と実質的に同じである。図示の実施形態では、面１０３に近い導電性トレース２０６の厚さＴ３は、面１１９に近い導電性トレースの厚さＴ４よりも小さい場合がある。いくつかの実施形態では（図示される）、インターポーザ構造１０２の一部の層は、面１０３と１１９との間でインターポーザ構造１０２の厚さを貫通して延び得る。導電性トレース２０６同士の間の間隔と、任意の１つの層における導電性トレース２０６の幅とは、図２を参照してより詳細に説明するように、同じ層におけるそれぞれの導電性トレース２０６の厚さに応じて変化し得る。
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導電性トレース２０６の層の数は、本開示の範囲外の要因に応じて変化し得る。いくつかの実施形態（図示される）では、インターポーザ構造１０２の一部の層は、面１０３と１１９との間のインターポーザ構造１０２の厚さを貫通して延びることができる。他のいくつかの実施形態（図示なし）では、層は、インターポーザ構造１０２の厚さを部分的に貫通して延びることができる。いくつかの実施形態では、導電構造１３６は、インターポーザ構造１０２の一部の厚さを部分的に貫通して延び、インターポーザ構造１０２の他の部分の厚さを完全に貫通して延びることができる。いくつかの実施形態（図示なし）では、導電性トレース２０６は、ＴＧＶ１３４に適切に導電結合することができる。
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図４は、本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリの一部を示す概略断面図である。図示の実施形態の特徴は、導電性トレース２０６がガラス材料２０２とは異なるガラス材料４０２の層に配置され得ることを除いて、図２の特徴と実質的に同じである。例えば、ガラス材料４０２は、いくつかの実施形態では、カーボンドープシリカを含むことができる。ガラス材料２０２の層は、ガラス材料４０２の層と交互になり得、導電性トレース２０６はガラス材料４０２の層に配置され、導電性ビア２０８はガラス材料２０２の層に配置される。いくつかの実施形態では、ガラス材料４０２の層は、ガラス材料２０２の層とは異なる厚さであってもよい。例えば、ガラス材料２０２の層の厚さＴ５は、ガラス材料４０２の層の厚さＴ６よりも大きくてもよい。いくつかの実施形態では、Ｔ５は約３マイクロメートルであり、Ｔ６は約２マイクロメートルであってもよい。
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導電性トレース２０６の層の数は、本開示の範囲を超える要因に応じて変化し得る。いくつかの実施形態では、層はインターポーザ構造１０２の厚さを部分的に貫通して延び得、導電性トレース２０６はＴＧＶ１３４に適切に導電結合され得る。いくつかの実施形態では（図示せず）、インターポーザ構造１０２の一部の層は、面１０３と１１９との間のインターポーザ構造１０２の厚さを貫通して延び得る。いくつかの実施形態では、導電構造１３６は、インターポーザ構造１０２の一部の厚さを部分的に貫通して延び、インターポーザ構造１０２の他の部分の厚さを完全に貫通して延び得る。導電性トレース２０６同士の間の間隔と、任意の１つの層における導電性トレース２０６の幅とは、図２を参照してより詳細に説明したように、同じ層におけるそれぞれの導電性トレース２０６の厚さに応じて変化し得る。
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図５Ａは、本開示のいくつかの実施形態による例示的なマイクロ電子アセンブリ１００におけるパッシブ部品の一部を示す概略断面図である。様々な実施形態では、インターポーザ構造１０２は、コンデンサ（図示せず）等のパッシブ部品と、インダクタ５０２とを含むことができる。インダクタ５０２は、螺旋形状を有し、インターポーザ構造１０２内の任意の適切な位置に配置することができる。図示の実施形態では、インダクタ５０２は、インターポーザ構造１０２の厚さを部分的に貫通し、面１０３と１１９との間に配置される。インダクタ５０２は、インターポーザ構造１０２の面１１９に導電性ビアによって導電結合されるボンドパッド５０４、例えば５０４Ａ及び５０４Ｂを含むことができる。磁性材料５０８は、インダクタの機能を可能にするために、導電性トレース５０６の周りに配置してもよい。磁性材料５０８は、コバルト合金及びマグネシウム合金等、薄膜インダクタに使用するための当技術分野で知られる任意の適切な磁性材料を含むことができる。
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図５Ｂは、図５Ａのインダクタ５０２を軸線ＢＢ’に沿って上から見た概略図である。導電性トレース５０６は、複数の平面コイルを含み、ボンドパッド５０４Ａと５０４Ｂとの間に螺旋状（例えばコイル状）に形成され得る。このような複数のインダクタ５０２は、実施形態の広い範囲内で、インターポーザ構造１０２内に配置することができる。いくつかの実施形態では、このような複数のインダクタ５０２は同一面状であり得、他の実施形態では、インダクタ５０２はインターポーザ構造１０２内の異なる層に配置され得る。
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図６は、本開示の他のいくつかの実施形態による例示的なマイクロ電子アセンブリ１００における別のパッシブ部品の一部を示す概略断面図である。図示の実施形態では、パッシブ部品はコンデンサ６０２のアレイを含む。コンデンサ６０２は、図に示されるように、金属－絶縁体－金属コンデンサ、又はディープトレンチ・コンデンサ６０４等、薄膜又はＣＭＯＳプロセス操作と互換性のある任意の適切なタイプのコンデンサを含むことができる。図では、ディープトレンチ・コンデンサ６０４は、導体プレート及び導体プレート同士の間のコンデンサ誘電体等の構造の詳細を除いた代表的形態で示されるが、これは単に説明を容易にするためである。実施形態の広い範囲内で、任意の適切なサイズ、形状、及びタイプのコンデンサ６０２をインターポーザ構造１０２に含めることができる。コンデンサ６０２は、インターポーザ構造１０２内の任意の適切な場所に配置することができる。図示の実施形態では、コンデンサ６０２は、面１０３と１１９との間で、インターポーザ構造１０２の厚さを部分的に貫通して配置される。いくつかの実施形態では、コンデンサ６０２は、導電性ビア２０８によって面１１９のボンドパッド２１０に導電結合され得る。他の実施形態（図示せず）では、コンデンサ６０２は、ＴＧＶ１３４によって面１０３の別のボンドパッドに導電結合され得る。
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図７Ａは、本開示のいくつかの実施形態による別の例示的なマイクロ電子アセンブリを示す概略断面図である。マイクロ電子アセンブリ１００は、ガラスを含むインターポーザ層７０４を含むパッケージ基板７０２を含む。ガラス材料の例は、図１のインターポーザ１０２を参照して列挙される。パッケージ基板７０２は、共通接触界面７０８に沿ってインターポーザ層７０４に取り付けられた有機誘電材料１０８を含む基板層７０６をさらに有する。いくつかの実施形態では、基板層７０６は、インターポーザ層７０４の上に構築してもよい。他の実施形態では、基板層７０６は、適切な接着剤を使用してインターポーザ層７０４に取り付けてもよい。様々な実施形態では、インターポーザ層７０４は、インターポーザ層７０４が基板層７０６の表面全体を占めることを除いて、図１のインターポーザ１０２と構造が実質的に類似している。さらに、インターポーザ層７０４は、図１のインターポーザ１０２のように自由面１１９を有さず、共通接触界面７０８に沿って基板層７０６に取り付けられる。また、インターポーザ層７０４内の導電構造１３６及びパッシブ部品は、様々な実施形態では、図２～図６を参照して図示し説明した構造と実質的に同一であることにも留意されたい。
【】
様々な実施形態では、基板層７０６は、基板層７０６が基板１０４のような自由表面１０６を有さず、共通接触界面７０８に沿ってインターポーザ層７０４に取り付けられることを除いて、図１の基板１０４と構造が実質的に同様である。インターポーザ層７０４の導電構造１３６は、インターポーザ層７０４のＴＧＶ１３４によって基板層７０６の導電構造１１０に導電結合され得る。基板層７０６は、インターポーザ層７０４との導電結合を容易にするために、適切なボンドパッド及び他の導電性要素を有してもよいことに留意されたい。このような特徴は、単に説明を容易にするために示していない。さらに、インダクタ（例えば、５０２）及びコンデンサ（例えば、６０２）等のパッシブ部品は、インターポーザ層７０４及び／又は基板層７０６に適切に配置してもよい。当業者であれば、このような特徴は、図示もラベル付けもしていないが、マイクロ電子アセンブリ１００の電気的機能を可能にするためにパッケージ基板７０２に配置してもよいことを当然理解できるだろう。
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ＩＣダイ１２０、１２２は、相互接続１３２によってインターポーザ層７０４の面７１０に結合され得る。このようないくつかの実施形態では、ブリッジ・ダイ１２４が存在しないものもある。ＩＣダイ１２０と１２２の間の横方向の結合は、インターポーザ層１０２の導電構造１３６内の導電経路を介して行われ得る。ＩＣダイ１２０、１２２は、ＴＧＶ１３４によって基板層７０６内の導電構造１１０に結合され得る。
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図７Ｂは、図７Ａの例示的なマイクロ電子アセンブリ１００を示す概略上面図である。少数のコンポーネントのみが示されることに留意されたい。これは、単に説明を容易にするためであり、制限を意図するものではない。実施形態の広い範囲内で、任意の数のコンポーネント（例えば、ＩＣダイ）をマイクロ電子アセンブリ１００に含めることができる。ＩＣダイ１２０は、導電経路７１２によってインターポーザ層７０４を介してＩＣダイ１２２に結合され得る。導電経路７１２は、様々な実施形態では、多数の導電性トレース、導電性ビア、及び複数の相互接続１３２を含み得ることに留意されたい。示される導電経路７１２は、単に概念的に表現したものであり、正確な物理的又は幾何学的表現を意図したものではない。導電経路７１２には、ＩＣダイ１２０、１２２の間の相互接続１３２、インターポーザ層７０４、及びインターポーザ層７０４内の導電構造１３６が含まれ得る。インターポーザ層７０４上のＩＣダイ１２２は、図１Ｂを参照して説明したように、導電経路１４２によって導電結合され得る。いくつかの実施形態では、導電経路７１２及び１４２は光導波路であり、ＩＣダイ１２０と１２２との間、又は２つのＩＣダイ１２２の間で光通信を可能にする。導電経路７１２及び１４２は隣接するＩＣダイの間に示されるが、実施形態の広い範囲内で、このような導電経路は、隣接していないＩＣダイにも拡張できることに留意されたい。例えば、ＩＣダイ１２０のうちの２つは、インターポーザ層７０４内の適切な導電経路によってＩＣダイ１２２（及び図に示していない他のコンポーネント）に亘って導電結合され得る。
【】
様々な実施形態では、本明細書の図１～図７のいずれかを参照して議論した特徴のいずれかを他の特徴と組み合わせて、本明細書で説明する１つ又は複数のＩＣダイを含むパッケージを形成することができる。例えば、いくつかのマイクロ電子アセンブリでは、一部のＩＣダイははんだを含む相互接続によって結合され得、他のＩＣダイははんだなしの結合によって結合され得る。このような組合せのいくつかはで説明したが、様々な実施形態では、更なる組合せ及び変更が可能である。様々な図で説明した様々な異なる実施形態の広い範囲内で特定のニーズに基づいて適切に組み合わせることができる。
【】
方法の例
図８は、本開示のいくつかの実施形態によるマイクロ電子アセンブリ１００の製造に関連し得る例示的な動作８００の概略フロー図である。８０２では、基板１０４が準備され得、基板１０４は、有機誘電材料１０８内の導電構造１１０（例えば、トレース及びビア）の複数の層を含む。いくつかの実施形態（例えば、図１を参照して説明したように）では、基板１０４は、コア１１２を含むことができる。他の実施形態（例えば、図７を参照して説明したように）では、基板１０４はコア１１２を含まない場合がある。基板１０４は、例えばマイクロ電子アセンブリ１００に提供される様々な機能に基づいて、特定のニーズに応じてパターン化した導電構造１１０を有する標準（例えば、既知の）プロセスを使用して製造してもよい。
【】
８０４では、ガラスを含むインターポーザ構造１０２が、基板１０４に取り付けられ得る。様々な実施形態では、インターポーザ構造１０２は、基板１０４に取り付ける前に、ＴＧＶ１３４及び導電構造１３６を配置してもよい。ＴＧＶ１３４及び導電構造１３６をインターポーザ構造１０２に形成することは、特定のニーズに基づいて図２～図４の実施形態を参照して説明したように、例えばレーザドリリング、電気メッキ、シリコン酸化物、カーボンドープシリコン酸化物、シリコン窒化物の連続堆積等の既知のプロセスに従って行ってもよい。いくつかの実施形態では、例えば、図１を参照して説明したように、インターポーザ構造１０２は、導電相互接続１３０によって基板１０４に取り付けられ得る。いくつかのそのような実施形態では、インターポーザ構造１０２は、基板１０４の有機誘電材料１０８に埋め込まれたブリッジ・ダイ１２４に導電結合され得る。いくつかの他の実施形態では、例えば、図７を参照して説明したように、インターポーザ構造１０２を基板１０４に取り付けることは、基板層がインターポーザ層の上に形成されるように、インターポーザ構造１０２の露出面上に基板１０４を構築することを含む。いくつかの他の実施形態では、例えば、図７を参照して説明したように、インターポーザ構造１０２を取り付けることは、接着剤を使用して基板１０４をインターポーザ構造１０２に取り付けることを含む。
【】
８０６では、複数のＩＣダイ１２２が、相互接続１３２によってインターポーザ構造１０２に取り付けられ得る。いくつかの実施形態では、別の複数のＩＣダイ１２０も、相互接続１３２によってインターポーザ構造１０２に取り付けられ得る。いくつかの実施形態では、複数のＩＣダイ１２０が、相互接続１２６によって基板１０４にさらに取り付けられ得る。そのような実施形態のＩＣダイ１２０のいくつかは、相互接続１２８によって基板１０４内のブリッジ・ダイ１２４に結合され得る。
【】
８０８では、複数のＩＣダイ１２２が、インターポーザ構造１０２内の導電構造１３６を介して互いに導電結合され得る。いくつかの実施形態では、例えば、図７を参照して説明したように、ＩＣダイ１２０も、インターポーザ構造１０２内の導電構造１３６によってＩＣダイ１２２に結合され得る。他のいくつかの実施形態では、インターポーザ構造１０２に直接取り付けていないＩＣダイ１２０は、ＴＧＶ１３４、導電相互接続１２８、１３０、及びブリッジ・ダイ１２４を介して、インターポーザ構造１０２に取り付けられたＩＣダイ１２２に導電結合され得る。
【】
図８は、特定の順序で実行される様々な動作を示しているが、これは単なる例示であり、本明細書で議論する動作は、必要に応じて順序を変更する、及び／又は繰り返してもよい。さらに、図示していない追加のプロセスも、本開示の範囲を逸脱することなく実行してもよい。また、図８に関して本明細書で議論する様々な動作は、本明細書に従って変更され、本明細書で開示するマイクロ電子アセンブリ１００の他のものを製造することができる。図８には様々な動作が示されるが、それぞれ動作が１回ずつ実行され、必要に応じて動作を何度でも繰り返すことができる。例えば、１つ又は複数の動作を並行して実行して、複数のマイクロ電子アセンブリを略同時に製造及びテストすることができる。別の例では、動作は、本明細書で説明する１つ又は複数の基板又は他のコンポーネントが含まれ得る特定のマイクロ電子アセンブリの構造を反映するように、異なる順序で実行してもよい。
【】
さらに、図８に示される動作は、組み合わせることができ、又は説明したよりも多くの詳細を含むことができる。例えば、半導体基板を有さず、ガラス又はセラミック材料等の他の材料上に製造されるＩＣダイの場合に、動作は、開示の範囲から逸脱することなく、適切に変更することができる。さらに、図示及び説明する様々な動作には、本明細書で説明するマイクロ電子アセンブリの他のコンポーネント、又は本明細書で説明するマイクロ電子アセンブリを含み得る任意のデバイスの製造に関連する他の製造動作がさらに含まれ得る。例えば、図８に示していない動作には、様々な洗浄動作、追加の表面平坦化動作、表面粗面化動作、必要に応じてバリア層及び／又は接着層を含む動作、及び／又は本明細書で説明するマイクロ電子アセンブリをＩＣコンポーネント、コンピューティング装置、又は任意の所望の構造又はデバイスに又はこれらを用いて組み込む動作が含まれ得る。
【】
デバイス及びコンポーネントの例
本明細書で開示するパッケージ、例えば図１～図８に示される実施形態のいずれか、又は本明細書で説明する他の任意の適切な電子部品に含まれ得る。図９～図１１は、本明細書で開示するＩＣパッケージのいずれかと共に使用されるか、又はそれらを含むパッケージ、アセンブリ、及びデバイスの様々な例を示している。
【】
図９は、本明細書で開示する実施形態のいずれかによるＩＣパッケージを含み得る例示的なＩＣパッケージ２２００の側断面図である。いくつかの実施形態では、ＩＣパッケージ２２００はＳｉＰであり得る。
【】
図に示されるように、パッケージ基板２２５２は、絶縁体（例えば、セラミック、ビルドアップフィルム、充填粒子を含むエポキシフィルム等）で形成され得、絶縁体を通って第１面２２７２と第２面２２７４との間、又は第１面２２７２上の異なる位置の間、及び／又は第２面２２７４上の異なる位置の間に延びる導電経路を有してもよい。これらの導電経路は、ライン及び／又はビアを含む相互接続構造のいずれかの形態をとることができる。
【】
パッケージ基板２２５２には、パッケージ基板２２５２を介して導電経路２２６２に結合される導電性接点２２６３が含まれ、ダイ２２５６及び／又はインターポーザ２２５７内の回路が、様々な導電性接点２２６４（又はパッケージ基板２２５２に含まれる他のデバイス、図示せず）に電気的に結合することができる。
【】
ＩＣパッケージ２２００は、インターポーザ２２５７の導電性接点２２６１、第１レベルの相互接続２２６５、及びパッケージ基板２２５２の導電性接点２２６３を介してパッケージ基板２２５２に結合したインターポーザ２２５７を含むことができる。図に示される第１レベルの相互接続２２６５ははんだバンプであるが、はんだバンプ、はんだポスト、又はボンドワイヤ等、任意の適切な第１レベルの相互接続２２６５を使用することができる。
【】
ＩＣパッケージ２２００は、ダイ２２５６の導電性接点２２５４、第１レベルの相互接続２２５８、及びインターポーザ２２５７の導電性接点２２６０を介してインターポーザ２２５７に結合した１つ又は複数のダイ２２５６を含むことができる。導電性接点２２６０は、インターポーザ２２５７を介して導電経路（図示せず）に結合され得、ダイ２２５６内の回路が導電性接点２２６１の様々なもの（又はインターポーザ２２５７に含まれる他のデバイス（図示せず））に電気的に結合することができる。図に示される第１レベルの相互接続２２５８ははんだバンプであるが、はんだバンプ、はんだポスト、又はボンドワイヤ等、任意の適切な第１レベルの相互接続２２５８を使用できる。本明細書で使用する「導電性接点」は、異なるコンポーネントの間のインターフェイスとして機能する導電性材料（例えば、金属）の一部を指し得る。導電性接点は、コンポーネントの表面内に埋め込まれ、面一になり、又はコンポーネントの表面から離れる方向に延びることができ、任意の適切な形状（導電性パッド又はソケット等）をとることができる。
【】
いくつかの実施形態では、アンダーフィル材料２２６６は、第１のレベルの相互接続２２６５の周りのパッケージ基板２２５２とインターポーザ２２５７との間に配置され得、モールド２２６８は、ダイ２２５６及びインターポーザ２２５７の周りに配置され、パッケージ基板２２５２と接触し得る。いくつかの実施形態では、アンダーフィル材料２２６６は、モールド２２６８と同じであってもよい。アンダーフィル材料２２６６及びモールド２２６８に使用できる例示的な材料には、適切なエポキシがある。第２レベルの相互接続２２７０は、導電性接点２２６４に結合され得る。図に示される第２レベルの相互接続２２７０は、はんだボール（例えば、ボールグリッドアレイ（ＢＧＡ）配置の場合）であるが、任意の適切な第２レベルの相互接続２２７０（例えば、ピングリッドアレイ配置のピン又はランドグリッドアレイ配置のランド）を使用してもよい。第２レベルの相互接続２２７０は、当該技術分野で既知であり、図１０を参照して以下で議論するように、ＩＣパッケージ２２００を、回路基板（例えば、マザーボード）、インターポーザ、又は別のＩＣパッケージ等の別のコンポーネントに結合するために使用することができる。
【】
様々な実施形態では、ダイ２２５６のいずれかは、本明細書で説明するマイクロ電子アセンブリ１００であってもよい。ＩＣパッケージ２２００が複数のダイ２２５６を含む実施形態では、ＩＣパッケージ２２００は、マルチチップパッケージ（ＭＣＰ）と呼ばれ得る。ダイ２２５６は、任意の所望の機能を実行するための回路を含むことができる。例えば、１つ又は複数のダイ２２５６が本明細書で説明するマイクロ電子アセンブリ１００であることに加えて、１つ又は複数のダイ２２５６がロジックダイ（例えば、シリコンベースのダイ）であり得、１つ又は複数のダイ２２５６がメモリダイ（例えば、ＨＢＭ）であり得る。いくつかの実施形態では、ダイ２２５６のいずれかが、前の図のいずれかを参照して議論したように実装され得る。いくつかの実施形態では、ダイ２２５６の少なくともいくつかが本明細書で説明するような実装を含まない場合がある。
【】
図に示されるＩＣパッケージ２２００はフリップチップ・パッケージであるが、他のパッケージ・アーキテクチャを使用することもできる。例えば、ＩＣパッケージ２２００は、埋込み型ウェーハレベル・ボールグリッドアレイ（ｅＷＬＢ）パッケージ等のＢＧＡパッケージであり得る。別の例では、ＩＣパッケージ２２００は、ウェーハレベル・チップスケールパッケージ（ＷＬＣＳＰ）又はパネル・ファンアウト（ＦＯ）パッケージであり得る。２つのダイ２２５６がＩＣパッケージ２２００に図示されるが、ＩＣパッケージ２２００は任意の数のダイ２２５６を含むことができる。ＩＣパッケージ２２００は、パッケージ基板２２５２の第１面２２７２又は第２面２２７４上、又はインターポーザ２２５７のいずれかの面に配置された表面実装抵抗器、コンデンサ、及びインダクタ等の追加のパッシブ部品を含むことができる。より一般的には、ＩＣパッケージ２２００は、当技術分野で知られる他のアクティブ部品又はパッシブ部品を含むことができる。
【】
いくつかの実施形態では、ＩＣパッケージ２２００にインターポーザ２２５７を含めず、代わりに、ダイ２２５６を第１レベルの相互接続２２６５によって第１面２２７２の導電性接点２２６３に直接結合することができる。
【】
図１０は、本明細書に開示する実施形態のいずれかによる１つ又は複数のマイクロ電子アセンブリ１００を有するコンポーネントを含み得るＩＣデバイス・アセンブリ２３００の側断面図である。ＩＣデバイス・アセンブリ２３００は、回路基板２３０２（例えば、マザーボードであり得る）の上に配置された多数のコンポーネントを含む。ＩＣデバイス・アセンブリ２３００は、回路基板２３０２の第１面２３４０及び回路基板２３０２の反対側の第２面２３４２の上に配置されたコンポーネントを含む。一般に、コンポーネントは、面２３４０及び２３４２の一方又は両方の上に配置することができる。特に、ＩＣデバイス・アセンブリ２３００のコンポーネントの任意の適切なものは、本明細書に開示した実施形態のいずれかによる１つ又は複数のマイクロ電子アセンブリ１００のいずれかを含むことができる。例えば、ＩＣデバイス・アセンブリ２３００を参照して以下で議論するＩＣパッケージのいずれかは、図９を参照してで議論したＩＣパッケージ２２００のいずれかの実施形態の形態をとることができる。
【】
いくつかの実施形態では、回路基板２３０２は、絶縁体層によって互いに分離され、且つ導電性ビアによって相互接続された複数の金属層を含むＰＣＢであってもよい。金属層のいずれか１つ又は複数を所望の回路パターンで形成して、回路基板２３０２に結合したコンポーネント同士の間で電気信号をルーティングすることができる（オプションで他の金属層と組み合わせて）。他の実施形態では、回路基板２３０２は、ＰＣＢ以外のパッケージ基板であってもよい。
【】
図に示されるように、いくつかの実施形態では、ＩＣデバイス・アセンブリ２３００は、結合部品２３１６によって回路基板２３０２の第１面２３４０に結合したパッケージ・オン・インターポーザ構造２３３６を含むことができる。結合部品２３１６は、パッケージ・オン・インターポーザ構造２３３６を回路基板２３０２に電気的及び機械的に結合することができ、はんだボール（図示される）、ソケットの雄部及び雌部、接着剤、アンダーフィル材料、及び／又は他の任意の適切な電気的及び／又は機械的結合構造を含むことができる。
【】
パッケージ・オン・インターポーザ構造２３３６は、結合部品２３１８によってインターポーザ２３０４に結合したＩＣパッケージ２３２０を含み得る。結合部品２３１８は、結合部品２３１６を参照して上で議論した形態等、所望の機能に応じて任意の適切な形態を取り得る。いくつかの実施形態では、ＩＣパッケージ２３２０は、例えば、図９を参照して上で議論したように、ＩＣパッケージ２２００であるか、又はＩＣパッケージ２２００を含み得る。いくつかの実施形態では、ＩＣパッケージ２３２０は、本明細書で説明したように、少なくとも１つのマイクロ電子アセンブリ１００を含み得る。マイクロ電子アセンブリ１００は、図面を煩雑にしないために、図では具体的に示していない。
【】
図には単一のＩＣパッケージ２３２０が示されるが、複数のＩＣパッケージがインターポーザ２３０４に結合され得る。実際に、追加のインターポーザがインターポーザ２３０４に結合される場合がある。インターポーザ２３０４は、回路基板２３０２及びＩＣパッケージ２３２０をブリッジするために使用される介在パッケージ基板を提供できる。一般に、インターポーザ２３０４は、接続をより広いピッチに再分配する、又は接続を別の接続に再ルーティングすることができる。例えば、インターポーザ２３０４は、ＩＣパッケージ２３２０を、結合部品２３１６のＢＧＡに結合して、回路基板２３０２に結合することができる。
【】
図に示される実施形態では、ＩＣパッケージ２３２０及び回路基板２３０２は、インターポーザ２３０４の反対側に取り付けられる。他の実施形態では、ＩＣパッケージ２３２０及び回路基板２３０２は、インターポーザ２３０４の同じ側に取り付けてもよい。いくつかの実施形態では、３つ以上のコンポーネントを、インターポーザ２３０４を介して相互接続してもよい。
【】
インターポーザ２３０４は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、又はポリイミド等のポリマー材料で形成され得る。いくつかの実施態様では、インターポーザ２３０４は、シリコン、ゲルマニウム、他のＩＩＩ－Ｖ族及びＩＶ族材料等、半導体基板で使用するためにで説明したのと同じ材料を含み得る、代替の剛性又は可撓性材料で形成され得る。インターポーザ２３０４は、金属相互接続２３０８及びビア２３１０を含み得るが、これにはＴＳＶ２３０６が含まれるが、これらに限定されない。インターポーザ２３０４は、パッシブデバイスとアクティブデバイスとの両方を含む組込みデバイス２３１４をさらに含んでもよい。このようなデバイスには、コンデンサ、デカップリング・コンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、トランス、センサ、ＥＳＤデバイス、及びメモリデバイスが含まれるが、これらに限定されない。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、微小電気機械システム（ＭＥＭＳ）デバイス等のより複雑なデバイスをインターポーザ２３０４上に形成することもできる。パッケージ・オン・インターポーザ構造２３３６は、当技術分野で知られるパッケージ・オン・インターポーザ構造のいずれかの形態をとることができる。
【】
いくつかの実施形態では、ＩＣデバイス・アセンブリ２３００は、結合部品２３２２によって回路基板２３０２の第１面２３４０に結合したＩＣパッケージ２３２４を含むことができる。結合部品２３２２は、結合部品２３１６を参照して上で議論した実施形態のいずれかの形態をとることができ、ＩＣパッケージ２３２４は、ＩＣパッケージ２３２０を参照して上で議論した実施形態のいずれかの形態をとることができる。
【】
いくつかの実施形態では、ＩＣデバイス・アセンブリ２３００は、結合部品２３２８によって回路基板２３０２の第２面２３４２に結合したパッケージ・オン・パッケージ構造２３３４を含むことができる。パッケージ・オン・パッケージ構造２３３４は、結合部品２３３０によって一緒に結合したＩＣパッケージ２３２６及びＩＣパッケージ２３３２を含み得、ＩＣパッケージ２３２６は回路基板２３０２とＩＣパッケージ２３３２との間に配置される。結合部品２３２８及び２３３０は、上で議論した結合部品２３１６の実施形態のいずれかの形態をとることができ、ＩＣパッケージ２３２６及び／又は２３３２は、上で議論したＩＣパッケージ２３２０の実施形態のいずれかの形態をとることができる。パッケージ・オン・パッケージ構造２３３４は、当技術分野で知られるパッケージ・オン・パッケージ構造のいずれかに従って構成することができる。
【】
図１１は、本明細書で開示する実施形態のいずれかによる１つ又は複数のＩＣパッケージを有する１つ又は複数のコンポーネントを含み得る例示的なコンピューティング装置２４００のブロック図である。例えば、コンピューティング装置２４００のコンポーネントの任意の適切なものは、本明細書で開示する実施形態のいずれかによるマイクロ電子アセンブリ（例えば１００）を含むことができる。別の例では、コンピューティング装置２４００の１つ又は複数のコンポーネントは、ＩＣパッケージ２２００の任意の実施形態（例えば、図９に示される）を含むことができる。さらに別の例では、コンピューティング装置２４００の１つ又は複数のコンポーネントは、ＩＣデバイス・アセンブリ２３００（例えば、図１０に示される）を含むことができる。
【】
図には、コンピューティング装置２４００に含まれる多数のコンポーネントが示されるが、これらのコンポーネントの１つ又は複数は、アプリケーションに応じて省略又は重複する場合がある。いくつかの実施形態では、コンピューティング装置２４００に含まれるコンポーネントの一部又は全てが、１つ又は複数のマザーボードに取り付けられ得る。いくつかの実施形態では、これらのコンポーネントの一部又は全てが、単一のＳＯＣダイ上に製造される。
【】
さらに、様々な実施形態では、コンピューティング装置２４００は、図に示される１つ又は複数のコンポーネントを含まない場合があるが、コンピューティング装置２４００は１つ又は複数のコンポーネントに結合するためのインターフェイス回路を含む場合がある。例えば、コンピューティング装置２４００は、表示装置２４０６を含まない場合があるが、表示装置２４０６が結合し得る表示装置インターフェイス回路（例えば、コネクタ及びドライバ回路）を含む場合がある。別の例では、コンピューティング装置２４００は、オーディオ入力装置２４１８又はオーディオ出力装置２４０８を含まない場合があるが、オーディオ入力装置２４１８又はオーディオ出力装置２４０８が結合し得るオーディオ入力装置又は出力装置インターフェイス回路（例えば、コネクタ及びサポート回路）を含む場合がある。
【】
コンピューティング装置２４００は、処理装置２４０２（例えば、１つ又は複数の処理装置）を含み得る。本明細書で使用する「処理装置」又は「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データをレジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス又はデバイスの一部を指し得る。処理装置２４０２は、１つ又は複数のＤＳＰ、ＡＳＩＣ、ＣＰＵ、ＧＰＵ、暗号プロセッサ（ハードウェア内で暗号化アルゴリズムを実行する専用プロセッサ）、サーバプロセッサ、又は他の適切な処理装置を含み得る。コンピューティング装置２４００はメモリ２４０４を含み得、メモリ２４０４自体には、揮発性メモリ（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み取り専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブ等の１つ又は複数のメモリデバイスが含まれ得る。いくつかの実施形態では、メモリ２４０４は、処理装置２４０２とダイを共有するメモリを含み得る。このメモリはキャッシュメモリとして使用でき、埋込み型ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）又はスピン・トランスファー・トルク磁気ランダム・アクセス・メモリ（ＳＴＴ－ＭＲＡＭ）を含み得る。
【】
いくつかの実施形態では、コンピューティング装置２４００は、通信チップ２４１２（例えば、１つ又は複数の通信チップ）を含み得る。例えば、通信チップ２４１２は、コンピューティング装置２４００との間でデータを転送するための無線通信を管理するように構成され得る。「ワイヤレス」という用語及びその派生語は、非固体媒体を介して変調した電磁放射を使用してデータを通信できる回路、デバイス、システム、方法、技術、通信チャネル等を説明するために使用され得る。この用語は、関連するデバイスにワイヤが含まれていないことを意味するものではないが、いくつかの実施形態ではワイヤが含まれていない場合がある。
【】
通信チップ２４１２は、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６標準（例えば、ＩＥＥＥ８０２．１６－２００５修正）、ＬＴＥプロジェクト及びその修正、更新、及び／又は改訂（例えば、高度ＬＴＥプロジェクト、ウルトラモバイル・ブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ（登録商標）２」とも呼ばれる）等）を含む、電気電子技術者協会（ＩＥＥＥ）標準を含むが、これらに限定されない多数のワイヤレス標準又はプロトコルのいずれかを実装できる。ＩＥＥＥ８０２．１６互換のブロードバンド・ワイヤレス・アクセス（ＢＷＡ）ネットワークは、一般にＷｉＭＡＸネットワークと呼ばれ、これは、ＩＥＥＥ８０２．１６標準の適合性及び相互運用性テストに合格した製品の認定マークであるWorldwide Interoperability for Microwave Accessの頭字語である。通信チップ２４１２は、ＧＳＭ（Global System for Mobile Communication）、汎用パケット無線サービス（ＧＰＲＳ）、ＵＭＴＳ（Universal Mobile Telecommunications System）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）、又はＬＴＥネットワークに従って動作することができる。通信チップ２４１２は、ＥＤＧＥ（Enhanced Data for GSM Evolution）、ＧＳＭ ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ＵＴＲＡＮ（Universal Terrestrial Radio Access Network）、又は進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作することができる。通信チップ２４１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル拡張コードレステレコミュニケーション（ＤＥＣＴ）、進化型データ最適化（ＥＶ－ＤＯ）、及びそれらの派生、並びに３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定される他の無線プロトコルに従って動作することができる。通信チップ２４１２は、他の実施形態では、他の無線プロトコルに従って動作することができる。コンピューティング装置２４００は、無線通信を容易にし、及び／又は他の無線通信（ＡＭ又はＦＭラジオ送信等）を受信するためのアンテナ２４２２を含み得る。
【】
いくつかの実施形態では、通信チップ２４１２は、電気、光、又は他の適切な通信プロトコル（例えば、イーサネット）等の有線通信を管理してもよい。上述したように、通信チップ２４１２は複数の通信チップを含み得る。例えば、第１の通信チップ２４１２は、Ｗｉ－Ｆｉ又はＢｌｕｅｔｏｏｔｈ等の短距離無線通信専用であってもよく、第２の通信チップ２４１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ－ＤＯ等の長距離無線通信専用であってもよい。いくつかの実施形態では、第１の通信チップ２４１２は無線通信専用であってもよく、第２の通信チップ２４１２は有線通信専用であってもよい。
【】
コンピューティング装置２４００は、バッテリ／電源回路２４１４を含み得る。バッテリ／電源回路２４１４は、１つ又は複数のエネルギー貯蔵装置（例えば、バッテリ又はコンデンサ）、及び／又はコンピューティング装置２４００のコンポーネントをコンピューティング装置２４００とは別のエネルギー源（例えば、ＡＣライン電源）に接続するための回路を含み得る。
【】
コンピューティング装置２４００は、表示装置２４０６（又は、上で議論した対応するインターフェイス回路）を含み得る。表示装置２４０６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、又はフラットパネルディスプレイ等の任意の視覚インジケータを含み得る。
【】
コンピューティング装置２４００は、オーディオ出力装置２４０８（又は、上で議論した対応するインターフェイス回路）を含み得る。オーディオ出力装置２４０８は、例えば、スピーカ、ヘッドセット、又はイヤホン等の可聴インジケータを生成する任意のデバイスを含み得る。
【】
コンピューティング装置２４００は、オーディオ入力装置２４１８（又は、上で議論した対応するインターフェイス回路）を含み得る。オーディオ入力装置２４１８は、マイクロフォン、マイクロフォン・アレイ、デジタル楽器（例えば、楽器デジタルインターフェイス（ＭＩＤＩ）出力を有する楽器）等、音を表す信号を生成する任意のデバイスを含み得る。
【】
コンピューティング装置２４００は、ＧＰＳ装置２４１６（又は、上で議論した対応するインターフェイス回路）を含み得る。ＧＰＳ装置２４１６は、衛星ベースのシステムと通信し、当技術分野で知られるように、コンピューティング装置２４００の位置を受信することができる。
【】
コンピューティング装置２４００は、他の出力装置２４１０（又は、上で議論した対応するインターフェイス回路）を含み得る。他の出力装置２４１０の例には、オーディオコーデック、ビデオコーデック、プリンタ、他のデバイスに情報を提供するための有線又は無線の送信機、又は追加のストレージ装置が含まれ得る。
【】
コンピューティング装置２４００は、他の入力装置２４２０（又は、上で議論した対応するインターフェイス回路）を含み得る。他の入力装置２４２０の例には、加速度計、ジャイロスコープ、コンパス、画像取込み装置、キーボード、マウス、スタイラス、タッチパッド等のカーソル制御装置、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、又は無線周波数識別（ＲＦＩＤ）リーダー等が含まれ得る。
【】
コンピューティング装置２４００は、ハンドヘルド又はモバイルコンピューティング装置（携帯電話、スマートフォン、モバイルインターネット装置、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティング装置、サーバ又は他のネットワーク・コンピューティング・コンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダ、又はウェアラブルコンピューティング装置等、任意の所望のフォームファクタを有することができる。いくつかの実施形態では、コンピューティング装置２４００は、データを処理する他の任意の電子デバイスであってもよい。
【】
選択例
実施例１は、マイクロ電子アセンブリ（例えば、図１の１００）を提供し、マイクロ電子アセンブリは、ガラスを含むインターポーザ構造（例えば、１０２）と、有機誘電材料を含む基板（例えば、１０４）であって、インターポーザ構造の第１面（例えば、１０３）に結合した基板と、複数のＩＣダイ（例えば、１２０、１２２、１２４）を含み、複数のＩＣダイのうちの第１のＩＣダイ（例えば、１２０）は、第１の相互接続（例えば、１２６）によって基板に結合され、複数のＩＣダイのうちの第２のＩＣダイ（例えば、１２４）は、基板の有機誘電材料に埋め込まれ、第２のＩＣダイは、第２の相互接続（例えば、１２８）によって第１のＩＣダイに結合され、第２のＩＣダイは、第３の相互接続（例えば、１３０）によってインターポーザ構造の第１面に結合され、複数のＩＣダイのうちの第３のＩＣダイ（例えば、１２２）は、第４の相互接続（例えば、１３２）によってインターポーザ構造の第２面（例えば、１１９）に結合され、インターポーザ構造の第２面は、インターポーザ構造の第１面の反対側にある。
【】
実施例２は、実施例１のマイクロ電子アセンブリを提供し、第３のＩＣダイは、インターポーザ構造内のＴＧＶ（例えば、１３４）によって第２のＩＣダイに導電結合される。
【】
実施例３は、実施例１～２のいずれか１つのマイクロ電子アセンブリを提供し、複数のＩＣダイのうちの第４のＩＣダイが、インターポーザ構造の第２面に結合され、第４のＩＣダイは、インターポーザ構造内の導電構造（例えば、１３６）によって第３のＩＣダイに導電結合される。
【】
実施例４は、実施例３のマイクロ電子アセンブリを提供し、インターポーザ構造内の導電構造は光導波路を含む。
【】
実施例５は、実施例３のマイクロ電子アセンブリを提供し、インターポーザ構造内の導電構造は、導電性ボンドパッド（例えば、２１０）と、複数層の導電性トレース（例えば、２０６）と、導電性トレース及び導電性ボンドパッドを異なる層で結合する導電性ビア（例えば、２０８）とを含む（例えば、図２～図４）。
【】
実施例６は、実施例５のマイクロ電子アセンブリを提供し、インターポーザ構造の第１面に近い導電性トレースは、インターポーザ構造の第２面に近い導電性トレースと略同じ厚さである（例えば、図２）。
【】
実施例７は、実施例５～６のいずれか１つのマイクロ電子アセンブリを提供し、導電性トレースの厚さは約２マイクロメートル～３マイクロメートルであり、導電性トレース同士の間の線間隔は約１マイクロメートル～２０マイクロメートルであり、導電性ビアのビア直径は２マイクロメートル～５０マイクロメートルである。
【】
実施例８は、実施例５のマイクロ電子アセンブリを提供し、インターポーザ構造の第１面に近い導電性トレースは、インターポーザ構造の第２面に近い導電性トレースよりも薄い（例えば、図３）。
【】
実施例９は、実施例５のマイクロ電子アセンブリを提供し、インターポーザ構造の第１面に近い導電性ビアは、インターポーザ構造の第２面に近い導電性ビアよりも小さい（例えば、図３）。
【】
実施例１０は、実施例５～６のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ構造は、第１のガラス材料（例えば、２０２）及び第２のガラス材料（例えば、４０２）の交互の層を含み、導電性ビアは第１のガラス材料にあり、導電性トレースは第２のガラス材料にある（例えば、図４）。
【】
実施例１１は、実施例１０のマイクロ電子アセンブリを提供し、第１のガラス材料の層は約２マイクロメートルの厚さであり、第２のガラス材料の層は約３マイクロメートルの厚さである。
【】
実施例１２は、実施例１０のマイクロ電子アセンブリを提供し、第１のガラス材料はシリコン及び酸素を含み、第２のガラス材料は炭素、シリコン、及び酸素を含む。
【】
実施例１３は、実施例５～１２のいずれか１つのマイクロ電子アセンブリを提供し、シリコン及び窒素を含む層（例えば、２０４）は、導電性ボンドパッドと導電性トレースとの間にあり、導電性ビアのサブセットが、シリコン及び窒素を含む層内にある。
【】
実施例１４は、実施例１３のマイクロ電子アセンブリを提供し、シリコン及び窒素を含む層は、約０．４マイクロメートル～２．７マイクロメートルである。
【】
実施例１５は、実施例１～１４のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ構造の第１面とインターポーザ構造の第２面とがそれぞれ、シリコン及び窒素を含む層を有する。
【】
実施例１６は、実施例１５のマイクロ電子アセンブリを提供し、シリコン及び窒素を含むそれぞれの層は、約０．４マイクロメートル～２．７マイクロメートルである。
【】
実施例１７は、実施例１～１６のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ構造は、インダクタ及びコンデンサを含むパッシブ電子部品をさらに含む（例えば、図５～図６）。
【】
実施例１８は、実施例１７のマイクロ電子アセンブリを提供し、インダクタはスパイラル・インダクタである。
【】
実施例１９は、実施例１７のマイクロ電子アセンブリを提供し、コンデンサはディープトレンチ・コンデンサのアレイを含む。
【】
実施例２０は、実施例１～１９のいずれか１つのマイクロ電子アセンブリを提供し、基板は、有機誘電材料（例えば、１０８）内の複数の導電性トレース層（例えば、１１０）を含む。
【】
実施例２１は、実施例２０のマイクロ電子アセンブリを提供し、基板は、コア（例えば、１１２）と、コアを貫通する貫通孔ビア（ＴＨＶ）（例えば、１１４）とをさらに含む。
【】
実施例２２は、実施例２１のマイクロ電子アセンブリを提供し、コアは繊維強化エポキシ材料を含む。
【】
実施例２３は、実施例２１～２２のいずれか１つのマイクロ電子アセンブリを提供し、有機誘電材料内の複数層の導電性トレースはコアの両側にある。
【】
実施例２４は、実施例１乃至２３のいずれか１つのマイクロ電子アセンブリを提供し、基板は、第１面（例えば、１０６）と、反対側の第２面（例えば、１１６）とを有しており、インターポーザ構造の第１面は、基板の第１面に結合され、基板は、第２面にボンドパッド（例えば、１１８）をさらに含む。
【】
実施例２５は、実施例１乃至２４のいずれか１つのマイクロ電子アセンブリを提供し、第１のＩＣダイはメモリ回路を含み、第２のＩＣダイはブリッジ回路を含み、第３のＩＣダイは計算回路を含む。
【】
実施例２６は、実施例１乃至２５のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ構造はアクティブ回路素子を含む。
【】
実施例２７は、マイクロ電子アセンブリ（例えば、図７の１００）を提供し、マイクロ電子アセンブリは、ガラスを含むインターポーザ層（例えば、７０４）と、インターポーザ層の第１面（例えば、７０３）上の基板層（例えば、７０６）とを含むパッケージ基板（例えば、７０２）であって、基板層は有機誘電材料を含む、パッケージ基板と、相互接続（例えば、１３２）によってインターポーザ層の第２面（例えば、１１９）に結合した複数のＩＣダイ（例えば、１２０、１２２）とを含み、第２面は第１面と反対側であり、複数のＩＣダイのうちのＩＣダイは、インターポーザ層内の第１の導電構造によって互いに導電結合され、基板層は有機誘電材料内の第２の導電構造を含み、インターポーザ層内のＴＧＶは、複数のＩＣダイを第２の導電構造に導電結合する。
【】
実施例２８は、実施例２７のマイクロ電子アセンブリを提供し、インターポーザ層内の第１の導電構造は、導電性ボンドパッドと、複数層の導電性トレースと、導電性トレース及び導電性ボンドパッドを異なる層で結合する導電性ビアとを含む（例えば、図２～図４）。
【】
実施例２９は、実施例２８のマイクロ電子アセンブリを提供し、インターポーザ層の第１面に近い導電性トレースは、インターポーザ層の第２面に近い導電性トレースと略同じ厚さである（例えば、図２）。
【】
実施例３０は、実施例２８のマイクロ電子アセンブリを提供し、インターポーザ層の第１面に近い導電性トレースは、インターポーザ層の第２面に近い導電性トレースの厚さよりも薄い（例えば、図３）。
【】
実施例３１は、実施例２８のマイクロ電子アセンブリを提供し、インターポーザ層の第１面に近い導電性ビアは、インターポーザ層の第２面に近い導電性ビアよりも小さい（例えば、図３）。
【】
実施例３２は、実施例２８～３１のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ層は、第１のガラス材料（例えば、２０２）及び第２のガラス材料（例えば、４０２）の交互の層を含み、導電性ビアは第１のガラス材料にあり、導電性トレースは第２のガラス材料にある（例えば、図４）。
【】
実施例３３は、実施例３２のマイクロ電子アセンブリを提供し、第１のガラス材料は、シリコン及び酸素を含み、第２のガラス材料は、炭素、シリコン、及び酸素を含む。
【】
実施例３４は、実施例２８～３３のいずれか１つのマイクロ電子アセンブリを提供し、シリコン及び窒素を含む層（例えば、２０４）が、導電性ボンドパッドと導電性トレースとの間にあり、導電性ビアのサブセットがシリコン及び窒素を含む層内にある。
【】
実施例３５は、実施例２７～３４のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ層の第１面とインターポーザ層の第２面とには、それぞれシリコン及び窒素を含む層がある。
【】
実施例３６は、実施例２７～３５のいずれか１つのマイクロ電子アセンブリを提供し、インターポーザ層は、インダクタ及びコンデンサを含むパッシブ電子部品をさらに含む（例えば、図５～図６）。
【】
実施例３７は、実施例３６のマイクロ電子アセンブリを提供し、インダクタはスパイラル・インダクタである。
【】
実施例３８は、実施例３６～３７のいずれか１つのマイクロ電子アセンブリを提供し、コンデンサはディープトレンチ・コンデンサのアレイを含む。
【】
実施例３９は、実施例２７～３８のいずれか１つのマイクロ電子アセンブリを提供し、基板層内の第２の導電構造は、有機誘電材料（例えば、１０８）内の複数層の導電性トレースを含む。
【】
実施例４０は、実施例２７～３９のいずれか１つのマイクロ電子アセンブリを提供し、複数のＩＣダイの第１のサブセットがメモリ回路を含み、複数のＩＣダイの第２のサブセットが計算回路を含む。
【】
実施例４１は、方法を提供し、この方法は、複数層の導電性トレースを有機誘電材料内に含む第１の構造を提供するステップと、ガラスを含む第２の構造を第１の構造に取り付けるステップと、複数のＩＣダイを第２の構造に取り付けるステップと、複数のＩＣダイを第２の構造を介して導電結合するステップとを含む。
【】
実施例４２は、実施例４１の方法を提供し、第２の構造は、導電相互接続によって第１の構造に取り付けられる。
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実施例４３は、実施例４１～４２のいずれか１つの方法を提供し、別の複数のＩＣダイを第１の構造に取り付けるステップと、別の複数のＩＣダイを第１の構造を介して複数のＩＣダイに導電結合するステップとをさらに含む。
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実施例４４は、実施例４３の方法を提供し、別の複数のＩＣダイを複数のＩＣダイに導電結合するステップは、別の複数のＩＣダイを第１の構造の有機誘電材料に埋め込まれたブリッジ・ダイに結合するステップを含み、第１の構造の有機誘電材料に埋め込まれたブリッジ・ダイは、第２の構造に結合される。
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実施例４５は、実施例４３の方法を提供し、別の複数のＩＣダイを複数のＩＣダイに導電結合するステップは、第２の構造にＴＧＶを設けるステップを含む。
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実施例４６は、実施例４１～４５のいずれか１つの方法を提供し、第２の構造を取り付けるステップは、第２の構造の露出面上に第１の構造を構築し、基板層がその下のインターポーザ層の露出面を実質的に覆うようにするステップを含む。
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実施例４７は、実施例４１～４５のいずれか１つの方法を提供し、第２の構造を取り付けるステップは、接着剤によって第２の構造を第１の構造に取り付けるステップを含む。
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実施例４８は、実施例４１～４７のいずれか１つの方法を提供し、複数のＩＣダイは、導電相互接続によって第２の構造に取り付けられる。
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実施例４９は、実施例４１～４８のいずれか１つの方法を提供し、複数のＩＣダイを第１の構造に導電結合するステップをさらに含む。
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実施例５０は、実施例４９の方法を提供し、複数のＩＣダイを第１の構造に導電結合するステップは、第２の構造にＴＧＶを設けるステップを含む。
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実施例５１は、マイクロ電子アセンブリを提供し、マイクロ電子アセンブリは、パッケージ基板と、パッケージ基板に結合した第１の複数のＩＣダイと、第１の複数のＩＣダイの横に隣接してパッケージ基板に結合したインターポーザ構造と、パッケージ基板の反対側のインターポーザ構造の側でインターポーザ構造に結合した第２の複数のＩＣダイとを含み、インターポーザ構造は、パッケージ基板を介して第１の複数のＩＣダイに導電結合され、インターポーザ構造は、ガラス、ガラス内の複数の導電性トレース及びＴＧＶ層を含み、第２の複数のＩＣダイの個々のＩＣダイは、インターポーザ構造内の導電性トレースによって導電結合される。
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実施例５２は、実施例５１のマイクロ電子アセンブリを提供し、インターポーザ構造は、パッケージ基板に埋め込まれた第３の複数のＩＣダイを介して第１の複数のＩＣダイに導電結合される。
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実施例５３は、実施例５２のマイクロ電子アセンブリを提供し、第３の複数のＩＣダイの個々のＩＣダイは、第１の複数のＩＣダイ及びインターポーザ構造の隣接する面同士の
間にある。
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実施例５４は、実施例５２～５３のいずれか１つのマイクロ電子アセンブリを提供し、パッケージ基板は、有機誘電材料の複数層の導電性トレースを含む。
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要約に記載される内容を含む、本開示の図示した実施態様のの説明は、網羅的であること、又は本開示を開示した正確な形態に限定することを意図したものではない。本開示の特定の実施態様及び実施例は、例示目的で本明細書に記載されるが、当業者が認識するように、本開示の範囲内で様々な同等の変更が可能である。
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【国際調査報告】

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