特表2025-540984IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】アクティブセル均衡化
(51)【国際特許分類】
   
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】63/387,295
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(31)【優先権主張番号】63/479,218
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(31)【優先権主張番号】18/340,399
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ブランコ マジムノヴィク
(72)【発明者】
【氏名】ヨハン スタイドム
【テーマコード（参考）】
【Ｆターム（参考）】
5G503BA03
5G503BB01
5G503BB03
5G503CA01
5G503CA11
5G503CB13
5G503CC02
5G503EA05
5G503GA01
5G503GA12
5G503HA02
(57)【要約】
システムが、第１のバッテリ（２０４）、第２のバッテリ（２０２）、集積回路（３３０）、キャパシタ（３２０）及びインダクタ（３１８）を含む。第１のバッテリは第１及び第２のバッテリ端子を有し、第２のバッテリは第３及び第４のバッテリ端子を有する。第２のバッテリ端子は第３のバッテリ端子に結合される。集積回路は、第１のトランジスタ（３１６）、第２のトランジスタ（３１４）、第３のトランジスタ（３１２）及び第４のトランジスタ（３１０）を含む。第１のトランジスタは第１のバッテリ端子とキャパシタ端子の間に結合され、第２のトランジスタはキャパシタ端子と第２のバッテリ端子の間に結合され、第３のトランジスタは第３のバッテリ端子とインダクタ端子の間に結合され、第４のトランジスタはインダクタ端子と第４のバッテリ端子の間に結合される。キャパシタ及びインダクタは直列結合され、キャパシタはキャパシタ端子に結合され、インダクタはインダクタ端子に結合される。
【選択図】 図３
【特許請求の範囲】
【請求項】
集積回路（ＩＣ）であって、
第１のバッテリ端子とキャパシタ端子との間に結合される第１のトランジスタであって、第１のトランジスタ制御端子を有する、前記第１のトランジスタと、
前記キャパシタ端子と第２のバッテリ端子との間に結合される第２のトランジスタであって、第２のトランジスタ制御端子を有する、前記第２のトランジスタと、
第３のバッテリ端子とインダクタ端子との間に結合される第３のトランジスタであって、前記第３のトランジスタが第３のトランジスタ制御端子を有し、前記第３のバッテリ端子が前記第２のバッテリ端子に結合される、前記第３のトランジスタと、
前記インダクタ端子と第４のバッテリ端子との間に結合される第４のトランジスタであって、第４のトランジスタ制御端子を有する、前記第４のトランジスタと、
制御入力と第１、第２、第３、及び第４の制御出力とを有する制御回路と、
を含み、
前記第１の制御出力が前記第１のトランジスタ制御端子に結合され、前記第２の制御出力が前記第２のトランジスタ制御端子に結合され、前記第３の制御出力が前記第３のトランジスタ制御端子に結合され、前記第４の制御出力が前記第４のトランジスタ制御端子に結合される、
ＩＣ。
【請求項】
請求項１に記載のＩＣであって、前記制御回路が、制御信号に応答して、
第１のスイッチングサイクルの第１の部分内で、前記第１の制御出力において第１の状態を有する第１のドライバ信号と、前記第２の制御出力において第２の状態を有する第２のドライバ信号と、を提供するように構成され、
第１のスイッチングサイクルの第２の部分内で、前記第１の制御出力において第２の状態を有する前記第１のドライバ信号と、前記第２の制御出力において第１の状態を有する前記第２のドライバ信号と、を提供するように構成され、
第２のスイッチングサイクルの第１の部分内で、前記第３の制御出力において第１の状態を有する第３のドライバ信号と、前記第４の制御出力において第２の状態を有する第４のドライバ信号と、を提供するように構成され、
前記第２のスイッチングサイクルの第２の部分内で、前記第３の制御出力において第２の状態を有する前記第３のドライバ信号と、前記第４の制御出力において第１の状態を有する前記第４のドライバ信号と、を提供するように構成され、
前記第１のトランジスタが、前記第１のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第１のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第２のトランジスタが、前記第２のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第２のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第３のトランジスタが、前記第３のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第３のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、及び、
前記第４のトランジスタが、前記第４のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、前記第４のドライバ信号が前記第１の状態を有することに応答してイネーブルされる、
ＩＣ。
【請求項】
請求項２に記載のＩＣであって、
前記制御信号が前記第１及び第３のバッテリ端子間及び前記第２及び第４のバッテリ端子間の電荷の移動を示すことに応答して、前記制御回路が、前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移と、前記第２の状態から前記第１の状態への前記第３のドライバ信号の第２の遷移と、の間の間隔を設定するように構成され、
前記間隔が、移動されるべき電流の量に基づく、ＩＣ。
【請求項】
請求項３に記載のＩＣであって、
前記制御信号が、前記第３のバッテリ端子から前記第１のバッテリ端子への、及び前記第４のバッテリ端子から前記第２のバッテリ端子への、前記電荷の前記移動を示すことに応答して、前記制御回路が、前記第１のドライバ信号の前記第１の遷移の前の前記間隔において、前記第３のドライバ信号の前記第２の遷移を提供するように構成される、ＩＣ。
【請求項】
請求項３に記載のＩＣであって、
前記制御信号が、前記第１のバッテリ端子から前記第３のバッテリ端子への、及び前記第２のバッテリ端子から前記第４のバッテリ端子への、前記電荷の前記移動を示すことに応答して、前記制御回路が、前記第１のドライバ信号の前記第１の遷移の後の前記間隔において、前記第３のドライバ信号の前記第２の遷移を提供するように構成される、ＩＣ。
【請求項】
請求項３に記載のＩＣであって、前記間隔が、前記第１のバッテリ端子と前記第３のバッテリ端子間の電圧差、又は、前記インダクタ端子に結合されるインダクタのインダクタンス、の少なくとも一方に基づく、ＩＣ。
【請求項】
請求項３に記載のＩＣであって、前記制御回路が、
前記第１のスイッチングサイクルの第１のデッドタイム間隔及び第２のデッドタイム間隔内で、前記第２の状態を有する前記第１及び前記第２のドライバ信号を提供するように構成され、前記第１のデッドタイム間隔が前記第１のスイッチングサイクルの前記第１の部分の前であり、前記第２のデッドタイム間隔が前記第１のスイッチングサイクルの前記第１の部分の後であり、
前記第２のスイッチングサイクルの第３のデッドタイム間隔及び第４のデッドタイム間隔内で、前記第２の状態を有する前記第３及び前記第４のドライバ信号を提供するように構成され、前記第３のデッドタイム間隔が前記第２のスイッチングサイクルの前記第１の部分の前であり、前記第４のデッドタイム間隔が前記第２のスイッチングサイクルの前記第１の部分の後である、
ＩＣ。
【請求項】
請求項２に記載のＩＣであって、前記インダクタ端子が第１のインダクタ端子であり、前記キャパシタ端子が第１のキャパシタ端子であり、前記第４のトランジスタが第２のキャパシタ端子と前記第４のバッテリ端子との間に結合され、前記第２のキャパシタ端子が前記第１のインダクタ端子に結合され、前記ＩＣが更に、
第５のバッテリ端子と第２のインダクタ端子との間に結合される第５のトランジスタであって、前記第５のトランジスタが第５のトランジスタ制御端子を有し、前記第５のバッテリ端子が前記第４のバッテリ端子に結合される、前記第５のトランジスタと、
前記第２のインダクタ端子と第６のバッテリ端子との間に結合される第６のトランジスタであって、第６のトランジスタ制御端子を有する、前記第６のトランジスタと、
を含み、
前記制御回路が第５及び第６の制御出力を有し、前記第５の制御出力が前記第５のトランジスタ制御端子に結合され、前記第６の制御出力が前記第６のトランジスタ制御端子に結合され、前記制御回路が、前記制御信号に応答して、
第３のスイッチングサイクルの第１の部分内で、前記第５の制御出力において第１の状態を有する前記第５のドライバ信号と、前記第６の制御出力において第２の状態を有する第６のドライバ信号と、を提供するように構成され、
前記第３のスイッチングサイクルの第２の部分内で、前記第５の制御出力において第２の状態を有する前記第５のドライバ信号と、前記第５の制御出力において第１の状態を有する前記第６のドライバ信号と、を提供するように構成され、
前記第５のトランジスタが、前記第５のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第５のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、及び、
前記第６のトランジスタが、前記第６のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第６のドライバ信号が前記第２の状態を有することに応答してディセーブルされる、
ＩＣ。
【請求項】
請求項８に記載のＩＣであって、前記制御信号が、前記第１のバッテリ端子と前記第５のバッテリ端子との間、及び、前記第２のバッテリ端子と前記第６のバッテリ端子との間の電荷の移動を示すことに応答して、前記制御回路が、
前記第２の状態から前記第１の状態への前記第３のドライバ信号の第２の遷移の前に、第１の間隔において前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移を提供するように構成され、
前記第２の状態から前記第１の状態への前記第３のドライバ信号の前記第２の遷移の後に、第２の間隔において前記第２の状態から前記第１の状態への前記第５のドライバ信号の第３の遷移を提供するように構成され、
前記第１及び前記第２の間隔が、移動されるべき電流の量に基づく、
ＩＣ。
【請求項】
請求項９に記載のＩＣであって、前記第１の間隔及び前記第２の間隔が等しい、ＩＣ。
【請求項】
請求項８に記載のＩＣであって、前記制御信号が、前記第１のバッテリ端子から前記第５のバッテリ端子への、及び前記第２のバッテリ端子から前記第６バッテリ端子への、電荷の移動を示すことに応答して、前記制御回路が、
前記第２の状態から前記第１の状態への第５のドライバ信号の第２の遷移の前の間隔において、前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移を提供するように構成され、前記間隔が、移動されるべき電流の量に基づいており、
前記第３及び前記第４のドライバ信号を前記間隔内に前記第２の状態に設定するように構成される、
ＩＣ。
【請求項】
請求項８に記載のＩＣであって、
第７のバッテリ端子と第３のインダクタ端子との間に結合される第７のトランジスタであって、前記第７のトランジスタが第７のトランジスタ制御端子を有し、前記第７のバッテリ端子が前記第６のバッテリ端子に結合される、前記第７のトランジスタと、
前記第３のインダクタ端子と第８のバッテリ端子の間に結合される第８のトランジスタであって、第８のトランジスタ制御端子を有する、前記第８のトランジスタと、
を更に含み、
前記制御回路が第７及び第８の制御出力を有し、前記第７の制御出力が前記第７のトランジスタ制御端子に結合され、前記第８の制御出力が前記第８のトランジスタ制御端子に結合され、前記制御回路が、前記制御信号に応答して、
第４のスイッチングサイクルの第１の部分内で、前記第７の制御出力において第１の状態を有する第７のドライバ信号と、前記第８の制御出力において第２の状態を有する第８のドライバ信号と、を提供するように構成され、
前記第４のスイッチングサイクルの第２の部分内で、前記第７の制御出力において第２の状態を有する前記第７のドライバ信号と、前記第８の制御出力において第１の状態を有する前記第８のドライバ信号と、を提供するように構成され、
前記第７のトランジスタが、前記第７のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第７のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第８のトランジスタが、前記第８のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第８のドライバ信号が前記第２の状態を有することに応答してディセーブルされる、
ＩＣ。
【請求項】
請求項１２に記載のＩＣであって、前記制御回路が、
前記制御信号が、前記第１のバッテリ端子と前記第３のバッテリ端子との間、及び、前記第２のバッテリ端子と前記第４のバッテリ端子との間の電荷の第１の移動、並びに、前記第５のバッテリ端子と前記第７のバッテリ端子との間、及び、前記第６のバッテリ端子と前記第８のバッテリ端子との間の電荷の第２の移動を示すことに応答して、
前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移と、前記第２の状態から前記第１の状態への前記第３のドライバ信号の第２の遷移と、の間の間隔を設定するように構成され、及び
前記第２の状態から前記第１の状態への前記第５のドライバ信号の第１の遷移と、前記第２の状態から前記第１の状態への前記第７のドライバ信号の第２の遷移と、の間の間隔を設定するように構成され、前記間隔が、移動されるべき電流の量に基づいている、
ＩＣ。
【請求項】
請求項２に記載のＩＣであって、
前記キャパシタ端子と前記第１及び前記第２のトランジスタとの間に結合される第５のトランジスタであって、第５のトランジスタ制御端子を有する、前記第５のトランジスタを更に含み、
前記制御回路が、前記第５のトランジスタ制御端子に結合される第５の制御出力を有する、
ＩＣ。
【請求項】
方法であって、
キャパシタを横切る第１の電圧を提供するために、第１のバッテリセルの第１のバッテリ端子と第２のバッテリ端子との間で前記キャパシタ及びインダクタを接続することであって、前記キャパシタのキャパシタ端子が前記第１のバッテリ端子に接続され、前記インダクタのインダクタ端子が前記第２のバッテリ端子に接続される、前記接続することと、
前記インダクタ端子を前記第２のバッテリ端子から切断することと、
前記インダクタを横切って前記第１の電圧を提供するために、前記インダクタ端子を前記第１のバッテリ端子に接続することと、
前記キャパシタ端子を前記第１のバッテリ端子から切断することと、
前記第１の電圧と前記インダクタのインダクタンスとに基づいたレートで、前記キャパシタから前記第２のバッテリセルへ電荷を移動するために、前記のキャパシタ端子を第２のバッテリセルの第３のバッテリ端子に接続することと、
を含む、方法。
【請求項】
請求項１５に記載の方法であって、
前記第１のバッテリセルから前記第２のバッテリセルへと移動されるべき電流のターゲット量に基づいて遅延間隔を決定することと、
前記インダクタ端子の前記第１のバッテリ端子への前記接続に関して、前記キャパシタ端子の前記第３のバッテリ端子への接続を前記遅延間隔だけ遅延させることと、
を更に含む、方法。
【請求項】
システムであって、
第１のバッテリ及び第２のバッテリであって、前記第１のバッテリが第１のバッテリ端子及び第２のバッテリ端子を有し、前記第２のバッテリが第３のバッテリ端子及び第４のバッテリ端子を有し、前記第２のバッテリ端子が前記第３のバッテリ端子に結合される、前記第１のバッテリ及び第２のバッテリと、
集積回路であって、
前記第１のバッテリ端子とキャパシタ端子との間に結合される第１のトランジスタと、
前記キャパシタ端子と前記第２のバッテリ端子との間に結合される第２のトランジスタと、
前記第３のバッテリ端子とインダクタ端子との間に結合される第３のトランジスタと、
前記インダクタ端子と前記第４のバッテリ端子との間に結合される第４のトランジスタと、
を含む、前記集積回路と、
直列に結合されるキャパシタ及びインダクタであって、前記キャパシタが前記キャパシタ端子に結合され、前記インダクタが前記インダクタ端子に結合される、前記キャパシタ及びインダクタと、
を含む、システム。
【請求項】
請求項１７に記載のシステムであって、
前記第１のトランジスタが第１のトランジスタ制御端子を有し、
前記第２のトランジスタが第２のトランジスタ制御端子を有し、
前記第３のトランジスタが第３のトランジスタ制御端子を有し、
前記第４のトランジスタが第４のトランジスタ制御端子を有し、及び、
前記集積回路が、制御入力と第１、第２、第３、及び第４の制御出力とを有する、制御回路を含み、前記第１の制御出力が前記第１のトランジスタ制御端子に結合され、前記第２の制御出力が前記第２のトランジスタ制御端子に結合され、前記第３の制御出力が前記第３のトランジスタ制御端子に結合され、前記第４の制御出力が前記第４のトランジスタ制御端子に結合される、
システム。
【請求項】
請求項１８に記載のシステムであって、前記制御回路が、制御信号に応答して、
第１のスイッチングサイクルの第１の部分内で、前記第１の制御出力において第１の状態を有する第１のドライバ信号と、前記第２の制御出力において第２の状態を有する第２のドライバ信号と、を提供するように構成され、
前記第１のスイッチングサイクルの第２の部分内で、前記第１の制御出力において第２の状態を有する前記第１のドライバ信号と、前記第２の制御出力において第１の状態を有する前記第２のドライバ信号と、を提供するように構成され、
第２のスイッチングサイクルの第１の部分内で、前記第３の制御出力において第１の状態を有する第３のドライバ信号と、前記第４の制御出力において第２の状態を有する第４のドライバ信号と、を提供するように構成され、
前記第２のスイッチングサイクルの第２の部分内で、前記第３の制御出力において第２の状態を有する前記第３のドライバ信号と、前記第４の制御出力において第１の状態を有する前記第４のドライバ信号と、を提供するように構成され、
前記第１のトランジスタが、前記第１のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第１のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第２のトランジスタが、前記第２のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第２のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第３のトランジスタが、前記第３のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第３のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、
前記第４のトランジスタが、前記第４のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、前記第４のドライバ信号が前記第１の状態を有することに応答してイネーブルされる、
システム。
【請求項】
請求項１９に記載のシステムであって、
前記インダクタ端子が第１のインダクタ端子であり、前記キャパシタ端子が第１のキャパシタ端子であり、前記第４のトランジスタが第２のキャパシタ端子と前記第４のバッテリ端子との間に結合され、前記第２のキャパシタ端子が前記第１のインダクタ端子に結合され、
前記システムが、第５のバッテリ端子及び第６のバッテリ端子を有する第３のバッテリを含み、前記第５のバッテリ端子が前記第４のバッテリ端子に結合され、
前記集積回路が、
第５のバッテリ端子と第２のインダクタ端子との間に結合される第５のトランジスタであって、第５のトランジスタ制御端子を有する、前記第５のトランジスタと、
前記第２のインダクタ端子と第６のバッテリ端子との間に結合される第６のトランジスタであって、第６のトランジスタ制御端子を有する、前記第６のトランジスタと、
を更に含み、
前記制御回路が第５及び第６の制御出力を有し、前記第５の制御出力が前記第５のトランジスタ制御端子に結合され、前記第６の制御出力が前記第６のトランジスタ制御端子に結合され、前記制御回路が、前記制御信号に応答して、
第３のスイッチングサイクルの第１の部分内で、前記第５の制御出力において第１の状態を有する第５のドライバ信号と、前記第６の制御出力において第２の状態を有する第６のドライバ信号とを提供するように構成され、
前記第３のスイッチングサイクルの第２の部分内で、前記第５の制御出力において第２の状態を有する前記第５のドライバ信号と、前記第５の制御出力において第１の状態を有する前記第６のドライバ信号とを提供するように構成され、
前記第５のトランジスタが、前記第５のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第５のドライバ信号が前記第２の状態を有することに応答してディセーブルされ、及び、
前記第６のトランジスタが、前記第６のドライバ信号が前記第１の状態を有することに応答してイネーブルされ、前記第６のドライバ信号が前記第２の状態を有することに応答してディセーブルされる、
システム。
【請求項】
請求項２０に記載のシステムであって、前記制御信号が、前記第１のバッテリ端子から前記第５のバッテリ端子への、及び、前記第２のバッテリ端子から前記第６のバッテリ端子への、電荷の移動を示すことに応答して、前記制御回路が、
前記第２の状態から前記第１の状態への前記第３のドライバ信号の第２の遷移の前に、第１の間隔における前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移を提供するように構成され、
前記第２の状態から前記第１の状態への前記第３のドライバ信号の前記第２の遷移の後に、第２の間隔における前記第２の状態から前記第１の状態への前記第５のドライバ信号の第３の遷移を提供するように構成され、
前記第１の間隔及び前記第２の間隔が、移動されるべき電流の量に基づく、
システム。
【請求項】
請求項２１に記載のシステムであって、前記第１の間隔及び前記第２の間隔が等しい、システム。
【請求項】
請求項２０に記載のシステムであって、
前記制御信号が、前記第１のバッテリ端子から前記第５のバッテリ端子への、及び前記第２のバッテリ端子から前記第６バッテリ端子への、電荷の移動を示すことに応答して、前記制御回路が、
前記第２の状態から前記第１の状態への前記第５のドライバ信号の第２の遷移の前の間隔において、前記第２の状態から前記第１の状態への前記第１のドライバ信号の第１の遷移を提供するように構成され、前記間隔が、移動されるべき電流の量に基づいており、
前記第３のドライバ信号及び前記第４のドライバ信号を、前記間隔内で前記第２の状態に設定するように構成される、
システム。
【請求項】
バッテリアセンブリであって、
第１のモジュール端子と、第２のモジュール端子と、前記第１のモジュール端子及び前記第２のモジュール端子間に直列に結合される、第１のバッテリ及び第２のバッテリとを含む、第１のバッテリモジュールと、
第３のモジュール端子と、第４のモジュール端子と、前記第３のモジュール端子及び前記第４のモジュール端子間に直列に結合される、第３のバッテリ及び第４のバッテリとを含む、第２のバッテリモジュールであって、前記第３のモジュール端子が前記第２のモジュール端子に結合される、前記第２のバッテリモジュールと、
前記第１のモジュール端子と第１の共振構成要素端子との間に結合される第１のトランジスタであって、第１のトランジスタ制御端子を有する、前記第１のトランジスタと、
前記第１の共振構成要素端子と前記第２のモジュール端子との間に結合される第２のトランジスタであって、第２のトランジスタ制御端子を有する、前記第２のトランジスタと、
前記第３のモジュール端子と第２の共振構成要素端子との間に結合される第３のトランジスタであって、第３のトランジスタ制御端子を有する、前記第３のトランジスタと、
前記第２の共振構成要素端子と前記第４のモジュール端子との間に結合される第４のトランジスタであって、第４のトランジスタ制御端子を有する、前記第４のトランジスタと、
制御入力と第１、第２、第３、及び第４の制御出力とを有する制御回路であって、前記第１の制御出力が前記第１のトランジスタ制御端子に結合され、前記第２の制御出力が前記第２のトランジスタ制御端子に結合され、前記第３の制御出力が前記第３のトランジスタ制御端子に結合され、前記第４の制御出力が前記第４のトランジスタ制御端子に結合される、前記制御回路と、
を含む、バッテリアセンブリ。
【請求項】
請求項２４に記載のバッテリアセンブリであって、
前記第１の共振構成要素端子と前記第２の共振構成要素端子との間に直列に結合される、キャパシタ及びインダクタ、又は、
前記第１の共振構成要素端子と前記第２の共振構成要素端子との間に直列に結合される、第１のインダクタ、キャパシタ、及び、第２のインダクタ、又は、
前記第１の共振構成要素端子と前記第２の共振構成要素端子との間に直列に結合される、第１のキャパシタ、インダクタ、及び、第２のキャパシタ、又は、
前記第１の共振構成要素端子と前記第２の共振構成要素端子との間に直列に結合される、第１のキャパシタ、第１のインダクタ、第２のインダクタ、及び、第２のキャパシタ、
を更に含む、バッテリアセンブリ。
【発明の詳細な説明】
【技術分野】
【】
高電圧エネルギー貯蔵システムは、直列に接続された、バッテリなどの多数のエネルギー貯蔵セルを含み得る。スタックセルの容量は、内部（例えば、内部インピーダンス）又は外部（例えば温度）要因に起因して異なり得る。この容量のばらつきにより、セルの充電及び放電において差が生じ得、これが、スタック全体で電荷不均衡を生じさせ得、システムのエネルギー容量を制限し得る。
【発明の概要】
【】
一例において、集積回路（ＩＣ）が、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、及び制御回路を含む。第１のトランジスタは、第１のバッテリ端末とキャパシタ端子との間に結合される。第１のトランジスタは、第１のトランジスタ制御端子を有する。第２のトランジスタは、キャパシタ端子と第２のバッテリ端子との間に結合される。第２のトランジスタは、第２のトランジスタ制御端子を有する。第３のトランジスタは、第３のバッテリ端子とインダクタ端子との間に結合される。第３のトランジスタは、第３のトランジスタ制御端子を有する。第３のバッテリ端子は、第２のバッテリ端子に結合される。第４のトランジスタは、インダクタ端子と第４のバッテリ端子との間に結合される。第４のトランジスタは、第４のトランジスタ制御端子を有する。制御回路は、制御入力と、第１、第２、第３、及び第４の制御出力とを有する。第１の制御出力は第１のトランジスタ制御端子に結合され、第２の制御出力は第２のトランジスタ制御端子に結合され、第３の制御出力は第３のトランジスタ制御端子に結合され、第４の制御出力は第４のトランジスタ制御端子に結合される。
【】
別の例において、或る方法が、キャパシタを横切る第１の電圧を貯蔵するために、第１のバッテリセルの第１のバッテリ端子と第２のバッテリ端子との間で、キャパシタとインダクタとを接続することを含む。キャパシタのキャパシタ端子が第１のバッテリ端子に接続され、インダクタのインダクタ端子が第２のバッテリ端子に接続される。この方法はまた、インダクタ端子を第２のバッテリ端子から切断することと、インダクタを横切る第１の電圧を貯蔵するために、インダクタ端子を第１のバッテリ端子に接続することと、キャパシタ端子を第１のバッテリ端子から切断することとを含む。この方法は更に、第１の電圧とインダクタのインダクタンスとに基づいたレートで、第１のバッテリセルから第２のバッテリセルへ電荷を移動するために、キャパシタ端子を第２のバッテリセルの第３のバッテリ端子に接続することを含む。
【】
更なる例において、システムが、第１のバッテリ、第２のバッテリ、集積回路、キャパシタ、及びインダクタを含む。第１のバッテリは、第１のバッテリ端子と第２のバッテリ端子とを有する。第２のバッテリは、第３のバッテリ端子と第４のバッテリ端子とを有する。第２のバッテリ端子は、第３のバッテリ端子に結合される。集積回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを含む。第１のトランジスタは、第１のバッテリ端子とキャパシタ端子との間に結合される。第２のトランジスタは、キャパシタ端子と第２のバッテリ端子との間に結合される。第３のトランジスタは、第３のバッテリ端子とインダクタ端子との間に結合される。第４のトランジスタは、インダクタ端子と第４のバッテリ端子との間に結合される。キャパシタ及びインダクタは直列に結合される。キャパシタはキャパシタ端子に結合され、インダクタはインダクタ端子に結合される。
【】
更なる例において、バッテリアセンブリが、第１のバッテリモジュール、第２のバッテリモジュール、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、及び制御回路を含む。第１のバッテリモジュールは、第１のモジュール端子、第２のモジュール端子、第１のバッテリ、及び第２のバッテリを含む。第１のバッテリ及び第２のバッテリは、第１のモジュール端子と第２のモジュール端子との間に直列に結合される。第２のバッテリモジュールは、第３のモジュール端子、第４のモジュール端子、第３のバッテリ、及び第４のバッテリを含む。第３のバッテリ及び第４のバッテリは、第３のモジュール端子と第４のモジュール端子との間に直列に結合される。第３のモジュール端子は、第２のモジュール端子に結合される。第１のトランジスタは、第１のモジュール端子と第１の共振構成要素端子との間に結合される。第１のトランジスタは、第１のトランジスタ制御端子を有する。第２のトランジスタは、第１の共振構成要素端子と第２のモジュール端子との間に結合される。第２のトランジスタは、第２のトランジスタ制御端子を有する。第３のトランジスタは、第３のモジュール端子と第２の共振構成要素端子との間に結合される。第３のトランジスタは、第３のトランジスタ制御端子を有する。第４のトランジスタは、第２の共振構成要素端子と第４のモジュール端子との間に結合される。第４のトランジスタは、第４のトランジスタ制御端子を有する。制御回路は、制御入力と、第１、第２、第３、及び第４の制御出力とを有する。第１の制御出力は、第１のトランジスタ制御端子に結合される。第２の制御出力は第２のトランジスタ制御端子に結合される。第３の制御出力は、第３のトランジスタ制御端子に結合される。第４の制御出力は、第４のトランジスタ制御端子に結合される。
【図面の簡単な説明】
【】
【図】アクティブセル均衡化を含むバッテリモジュールにおける電荷再分配の例を示す。
【図】アクティブセル均衡化を含むバッテリモジュールにおける電荷再分配の例を示す。
【】
【図】アクティブセル均衡化を含む例示のバッテリモジュールのブロック図である。
【】
【図】図２のアクティブセル均衡化の例の概略図である。
【】
【図】バッテリセル間の電荷の移動を図示する、図３のアクティブセル均衡化回路における例示の信号のグラフである。
【】
【図】入力フィルタリングを伴う例示のアクティブセル均衡化回路の概略図である。
【図】入力フィルタリングを伴う例示のアクティブセル均衡化回路の概略図である。
【】
【図】図２のバッテリモジュールにおける、１つのバッテリセルから２つのバッテリセルへの例示の電荷移動を図示するブロック図である。
【】
【図】図２のバッテリモジュールのバッテリセル間の複数の同時電荷移動の例を図示するブロック図である。
【】
【図】図２のバッテリモジュールにおける６つのバッテリセルを横切る電荷移動の例を図示する。
【図】図２のバッテリモジュールにおける６つのバッテリセルを横切る電荷移動の例を図示する。
【】
【図】図２のバッテリモジュールにおける３つのバッテリセルを横切る電荷移動の例を図示する。
【図】図２のバッテリモジュールにおける３つのバッテリセルを横切る電荷移動の例を図示する。
【】
【図】図２のバッテリモジュールにおける、３つのバッテリセル及び２つのバッテリセルを横切る同時の電荷移動の例を図示する。
【図】図２のバッテリモジュールにおける、３つのバッテリセル及び２つのバッテリセルを横切る同時の電荷移動の例を図示する。
【】
【図】図２のバッテリモジュールにおける、３つのバッテリセル及び２つのバッテリセルを横切る同時の電荷移動の別の例を図示する。
【図】図２のバッテリモジュールにおける、３つのバッテリセル及び２つのバッテリセルを横切る同時の電荷移動の別の例を図示する。
【】
【図】直列に結合される複数のアクティブセル均衡化集積回路を含むアクティブセル均衡化回路の一部の一例のブロック図である。
【】
【図】ＬＣ回路間の切断スイッチを含むアクティブセル均衡化回路の概略図である。
【】
【図】二相動作のために構成されるアクティブセル均衡化回路の概略図である。
【】
【図】アクティブセル均衡化の例示の方法についてのフローチャートである。
【】
【図】別の例示のアクティブセル均衡化回路の概略図である。
【】
【図】図１７のアクティブセル均衡化回路の例を用いる、バッテリセル間の同時電荷移動の例を図示する。
【図】図１７のアクティブセル均衡化回路の例を用いる、バッテリセル間の同時電荷移動の例を図示する。
【】
【図】切断スイッチを含む、図１７のアクティブセル均衡化回路の一例の概略図である。
【】
【図】並列キャパシタのネットワークを含む、図１７のアクティブセル均衡化回路の一例のブロック図である。
【】
【図】図１７のアクティブセル均衡化回路に基づく、二相動作のために構成されるアクティブセル均衡化回路の概略図である。
【】
【図】別の例示のアクティブセル均衡化回路の概略図である。
【】
【図】切断スイッチを含む、図２２のアクティブセル均衡化回路の一例の概略図である。
【】
【図】図２２のアクティブセル均衡化回路に基づく、二相動作のために構成されるアクティブセル均衡化回路の概略図である。
【】
【図】別の例示のアクティブセル均衡化回路の概略図である。
【】
【図】切断スイッチを含む、図２５のアクティブセル均衡化回路の一例の概略図である。
【】
【図】図２５のアクティブセル均衡化回路に基づく、二相動作のために構成されるアクティブセル均衡化回路の概略図である。
【】
【図】バッテリモジュールを横切る均衡化を含むバッテリアセンブリのブロック図である。
【発明を実施するための形態】
【】
高電圧バッテリモジュールは、直列に結合される複数の低電圧バッテリセルを含む。低電圧バッテリセルの直列接続は、バッテリモジュールの容量を最も弱い低電圧バッテリセルの容量に制限する。例えば、バッテリパックが放電されている際、最も弱いセルは最高レートで放電し、最小充電状態（ＳＯＣ）を有する。このセルのＳＯＣがその最低許容値（例えば、セルに結合されるバッテリマネージャによって許容される最低値）に達する際、バッテリモジュールは切断可能であり、バッテリパックの他のバッテリセルに貯蔵される電荷は使用されない。同様に、バッテリモジュールが充電されている際、最小容量のバッテリセルが完全に充電されたとき充電が停止され得、より強いセルは部分的に充電されたままとなる。
【】
アクティブセル均衡化は、バッテリモジュールにおいてバッテリセルのＳＯＣを管理するための１つの技法である。アクティブセル均衡化は、バッテリセル間の電荷における差を減少させるために、或るバッテリモジュールのセルをまたがって電荷を再分配する。例えば、アクティブ均衡化回路は、より高いＳＯＣを有するバッテリセルからより低いＳＯＣを有するバッテリセルへ、電荷を移動することができる。図１Ａ及び図１Ｂは、アクティブセル均衡化を含むバッテリモジュールにおける電荷再分配の例を示す。図１Ａにおいて、バッテリセル１０２及び１０４は充電されている。バッテリセル１０２は、バッテリセル１０４より弱い。例えば、バッテリセル１０２は、バッテリセル１０４よりも迅速に充電及び放電する。アクティブ均衡化回路要素は、バッテリセル１０２及びバッテリセル１０４の両方が完全に充電できるようにするために、充電中にバッテリセル１０２からバッテリセル１０４へと電荷を移動させる。アクティブ均衡化が無い場合、バッテリセル１０２はバッテリセル１０４の前に完全に充電され得、充電は、バッテリセル１０４が完全に充電される前に停止され得る。従って、アクティブ均衡化回路要素は、バッテリモジュール内に貯蔵される総電荷を増加させる。
【】
図１Ｂにおいて、バッテリセル１０２及び１０４は充電されている。バッテリセル１０２は、バッテリセル１０４よりも迅速に放電する。アクティブ均衡化回路要素は、バッテリセル１０２及びバッテリセル１０４の両方が同程度まで放電できるようにするために、放電中にバッテリセル１０４からバッテリセル１０２へと電荷を移動させる。アクティブ均衡化がない場合、バッテリセル１０２はバッテリセル１０４の前に放電され得、バッテリセル１０４が放電される前にバッテリモジュールが切断される（例えば、中断されたバッテリモジュールの放電）。従って、アクティブ均衡化回路要素は、バッテリモジュールによって提供される総電荷を増加させる。
【】
図２は、アクティブセル均衡化を実施し得る例示のバッテリモジュール２００のブロック図である。バッテリモジュール２００は複数のバッテリセルを含む。図２にはバッテリセル２０２及び２０４が示されているが、バッテリモジュール２００は２つより多くのバッテリセルを含んでいてもよい。バッテリモジュール２００は、アクティブセル均衡化回路２０６及びバッテリマネージャ回路２０８も含む。アクティブセル均衡化回路２０６及びバッテリマネージャ回路２０８は、バッテリセル２０２及びバッテリセル２０４に結合される。バッテリマネージャ回路２０８は、バッテリセル２０２及びバッテリセル２０４のＳＯＣを決定するために、バッテリセル２０２及びバッテリセル２０４の電圧、並びに、バッテリセル２０２及びバッテリセル２０４から流れる電流を監視する。バッテリマネージャ回路２０８は、バッテリセル２０２及びバッテリセル２０４の電圧及び電流を測定するために、測定回路要素（例えば、アナログデジタル変換器、サンプリング回路要素、感知回路要素など）を含むことができる。バッテリマネージャ回路２０８は、電流及び電圧測定に基づいてＳＯＣを決定するように構成される、マイクロコントローラ又は他の計算回路要素を含むことができる。
【】
バッテリセル２０２及びバッテリセル２０４のＳＯＣに基づいて、バッテリマネージャ回路２０８は、アクティブ均衡化制御信号（ＡＢ＿ＣＴＬ）を生成することができる。ＡＢ＿ＣＴＬは、バッテリセル２０２のＳＯＣがバッテリセル２０４のＳＯＣより大きい場合、電荷がバッテリセル２０２からバッテリセル２０４に移動されることを指定し得るか、或いは、バッテリセル２０４のＳＯＣがバッテリセル２０２のＳＯＣより大きい場合、電荷がバッテリセル２０４からバッテリセル２０２に移動されることを指定し得る。例えば、ＡＢ＿ＣＴＬは、バッテリセル２０２及びバッテリセル２０４のＳＯＣに基づいて、バッテリセル２０２とバッテリセル２０４との間の電荷移動のレート及び持続時間を指定し得る。
【】
アクティブセル均衡化回路２０６は、ＡＢ＿ＣＴＬを受信し、ＡＢ＿ＣＴＬによって指定される均衡化パラメータ（例えば、電荷移動元、電荷移動先、電荷移動レート、並びに、電荷移動持続時間、移動開始、移動停止、及び／又は、他のパラメータ）に基づいて、バッテリセル２０２とバッテリセル２０４との間で電荷を移動する。前述のように、バッテリモジュール２００は２つ以上のバッテリセルを含み得、アクティブセル均衡化回路２０６は、バッテリモジュール２００の任意のバッテリセル間で電荷を移動可能である。
【】
図３は、アクティブセル均衡化回路２０６（又は、２つの近接するバッテリセルについて、それらの一部）の一例の概略図である。図３はまた、アクティブセル均衡化回路２０６に結合される、近接するバッテリセル２０２及びバッテリセル２０４を示す。アクティブセル均衡化回路２０６は、ハーフブリッジ回路３０２、ハーフブリッジ回路３０４、インダクタキャパシタ（ＬＣ）回路３０６、及び制御回路３０８を含む。ハーフブリッジ回路３０２は、バッテリセル２０２と並列に結合され、バッテリセル２０２の第１の端子に結合される第１のバッテリ端子と、バッテリセル２０２の第２の端子に結合される第２のバッテリ端子とを含む。同様に、ハーフブリッジ回路３０４は、バッテリセル２０４と並列に結合され、バッテリセル２０４の第１の端子に結合される第１のバッテリ端子と、バッテリセル２０４の第２の端子に結合される第２のバッテリ端子とを含む。
【】
各ハーフブリッジ回路は、トランジスタの対を含む。トランジスタは、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）とすることができる。ハーフブリッジ回路３０２は、トランジスタ３１０及び３１２を含む。トランジスタ３１０の第１の端子（例えば、ソース）が、第２のバッテリ端子に結合され、トランジスタ３１０の第２の端子（例えば、ドレイン）が、スイッチノード３３２に結合される。キャパシタ３２２がトランジスタ３１０のドレイン‐ソース静電容量を表す。トランジスタ３１２の第１の端子（例えば、ソース）が、スイッチノード３３２に結合され、トランジスタ３１２の第２の端子（例えば、ドレイン）が、第１のバッテリ端子に結合される。キャパシタ３２４が、トランジスタ３１２のドレイン‐ソース静電容量を表す。
【】
ハーフブリッジ回路３０４は、トランジスタ３１４及び３１６、並びにスイッチノード３３４を含む。トランジスタ３１４の第１の端子（例えば、ソース）が、バッテリセル２０４の第１の端子に結合され、トランジスタ３１４の第２の端子（例えば、ドレイン）が、スイッチノード３３４に結合される。キャパシタ３２６が、トランジスタ３１４のドレイン‐ソース静電容量を表す。トランジスタ３１６の第１の端子（例えば、ソース）が、スイッチノード３３４に結合され、トランジスタ３１６の第２の端子（例えば、ドレイン）が、バッテリセル２０４の第２の端子に結合される。キャパシタ３２８が、トランジスタ３１６のドレイン‐ソース静電容量を表す。
【】
ＬＣ回路３０６は、スイッチノード３３２とスイッチノード３３４との間に結合される。ＬＣ回路３０６は、直列に結合されるインダクタ３１８及びキャパシタ３３０を含む。キャパシタ３２０は、ハーフブリッジ回路３０２とハーフブリッジ回路３０４とを容量的に結合する。キャパシタ３２０の静電容量及びインダクタ３１８のインダクタンスは、相対的に小さくし得る。例えば、インダクタ３１８のインダクタンスは５０ナノヘンリーとし得、キャパシタ３２０の静電容量は、アクティブセル均衡化回路２０６のいくつかの実装において３マイクロファラッドとし得る。トランジスタ３１０、トランジスタ３１２、トランジスタ３１４、トランジスタ３１６、インダクタ３１８、又はキャパシタ３２０にまたがる電圧は、単一のバッテリセルの電圧辺りに制限することができる。従って、これらの構成要素の定格電圧は相対的に低くし得る。
【】
制御回路３０８は、バッテリマネージャ回路２０８（図２）によって提供されるＡＢ＿ＣＴＬを受信し、トランジスタ３１０、３１２、３１４、及び３１６を制御するドライバ信号を生成する。制御回路３０８はドライバ信号Ｃ１、
Ｃ２、及び
を生成し、トランジスタ３１０、３１２、３１４、及び３１６の制御入力（例えば、ゲート）に結合される制御回路３０８の出力において、ドライバ信号を提供する。
は、Ｃ1と
のエッジ間にデッドタイム間隔を伴う、Ｃ１の反転バージョンとすることができ、Ｃ２及び
は、Ｃ１及び
の位相シフトバージョンとすることができる。ハーフブリッジ回路３０２及びハーフブリッジ回路３０４に提供されるドライバ信号の間の選択位相シフトを用いて、トランジスタ３１０、３１２、３１４、及び３１６のスイッチングを制御することによって、アクティブセル均衡化回路２０６は、バッテリセル２０２からバッテリセル２０４へ、又はバッテリセル２０４からバッテリセル２０２へ、電荷を移動することができる。いくつかの例において、ドライバ信号Ｃ１、
Ｃ２、及び
は、各々５０％のデューティサイクルを有することができる。いくつかの例において、デューティサイクルは、セル電圧間の不均衡が高いとき、効率を上げるために５０％から逸脱することができる。いくつかの例において、損失を低減させるためにバッテリセル間の電圧不均衡の極端な場合に不連続導通モード（ＤＣＭ）動作を実施することもできる。
【】
アクティブセル均衡化回路２０６のいくつかの例において、制御回路３０８はハーフブリッジ回路にわたって分配され得る。例えば、制御信号Ｃ１及び
を生成する制御回路３０８の一部に、第１のサブ回路においてハーフブリッジ回路３０２が提供され得、制御信号Ｃ２及び
を生成する制御回路３０８の一部に、第２のサブ回路においてハーフブリッジ回路３０４が提供され得る。制御回路３０８がハーフブリッジ回路にわたって分配される場合、制御回路３０８の各部分は、供給源（ソース）、シンク、及びＡＢ＿ＣＴＬを介した電流などの転送パラメータを受信し得、指定された電流を維持するために生成される制御信号の位相を調節することが可能である。
【】
ハーフブリッジ回路３０２、ハーフブリッジ回路３０４、及び制御回路３０８は、集積回路３３０に組み込まれ得る。集積回路３３０のいくつかの例は、インダクタ３１８も含み得る。集積回路３３０の例は、ハーフブリッジ回路を制御するように構成される制御回路３０８と直列に結合される、任意の数のハーフブリッジ回路（例えば、ハーフブリッジ回路３０２、ハーフブリッジ回路３０４）を含み得る。
【】
図４は、ハーフブリッジ回路３０２及び３０４のスイッチングサイクルの間の、バッテリセル２０２からバッテリセル２０４への電荷の移動を図示する、アクティブセル均衡化回路２０６における信号のグラフである。間隔４０２において、制御回路３０８は、トランジスタ３１０及び３１４をオンにするために、第１の状態において
及び
を提供し、トランジスタ３１２及び３１６をオフにするために、第２の状態においてＣ１及びＣ２を提供する。トランジスタ３１０及び３１４を横切る電圧は、ゼロであるか又はゼロに近い。電流ｉＢ，ＡＣ１は負である。
【】
間隔４０４において、制御回路３０８は、トランジスタ３１４をオンにするために、第１の状態において
を提供し、トランジスタ３１０、３１２、及び３１６をオフにするために、第２の状態において（
は第２の状態から第１の状態に遷移する）
、Ｃ１、及びＣ２を提供する。トランジスタ３１２は、ゼロ電圧スイッチングを用いてオフにすることができる。トランジスタ３１０を横切る電圧
は、増加する。
【】
間隔４０６において、トランジスタ３１０を横切る電圧が、選択された値まで上がった後、制御回路３０８は、トランジスタ３１２をオンにするために、第１の状態においてＣ１を提供することができる。電流ｉＢ，ＡＣ１は、インダクタ３１８を横切るバッテリ電圧に起因して、トランジスタ３１２を介して流れる。この構成において、トランジスタ３１０及び３１６はオフであり、トランジスタ３１２及び３１４は、電流フローのための経路を提供するためにオンである。キャパシタ３２０は、近接するバッテリセル間に容量性絶縁を提供することができ、上述のように、相対的に低い電圧許容差（例えば、５ボルト）を有することができる。キャパシタ３２０を横切る電圧は、バッテリセル２０２を横切る電圧ｖ１とバッテリセル２０４を横切る電圧ｖ２との平均とし得る。キャパシタ３２０を横切る電圧とは逆の極性を有する、インダクタ３１８を横切る電圧は、（トランジスタ３１４及び３１２によってスイッチノード３３４及び３３２が共に短絡される際に総電圧がゼロであるように）インダクタ３１８（ｉＢ，ＡＣ１）を介して流れる電流を上昇（ランプアップ）させ、インダクタ３１８のインダクタンスによってランプレートが決定可能である。間隔４０６の持続時間は、増加を停止する前の電流の増加量、及び電荷移動の量を決定可能である。
【】
間隔４０８において、インダクタ３１８へと流れる電流が、選択された値まで増加した後、制御回路３０８は、トランジスタ３１４をオフにするために、第２の状態において
を提供することができる。この構成において、トランジスタ３１０、３１４、及び３１６はオフであり、トランジスタ３１２はオンである。トランジスタ３１４を横切る電圧
は増加する。
【】
間隔４１０において、トランジスタ３１４を横切る電圧が、選択された値まで増加した後、制御回路３０８は、ゼロ電圧スイッチングを用いてトランジスタ３１６をオンにするために、第１の状態においてＣ２を提供することができる。この構成において、トランジスタ３１０及び３１４はオフであり、トランジスタ３１２及び３１６はオンである。インダクタ３１８を横切る電圧はゼロであり、インダクタ（ｉＢ，ＡＣ１）を介する電流は選択された値（又はその近く）にとどまる。間隔４１０（電力移動間隔）において、電荷は、ＬＣ回路３０６からバッテリセル２０４へと移動される。従って、バッテリセル２０２からＬＣ回路３０６に移動される電荷は、バッテリセル２０４に移動される。
【】
間隔４１２において、制御回路３０８は、トランジスタ３１２をオフにするために、第２の状態においてＣ１を提供することができる。トランジスタ３１０を横切る電圧
は低下する。
【】
間隔４１４において、トランジスタ３１０を横切る電圧が、選択された値まで低下した後、制御回路３０８は、ゼロ電圧スイッチングを用いてトランジスタ３１０をオンにするために、第１の状態において
を提供することができる。電流ｉＢ，ＡＣ１は減少し、負になる。
【】
間隔４１６において、インダクタ３１８内を流れる電流が、選択された値まで低下したとき、制御回路３０８は、トランジスタ３１６をオフにするために、第２の状態においてＣ２を提供することができる。トランジスタ３１４を横切る電圧
は低下する。
【】
間隔４１８において、トランジスタ３１４を横切る電圧が、選択された値まで低下したとき、制御回路３０８は、ゼロ電圧スイッチングを用いてトランジスタ３１４をオンにするために、第１の状態において
を提供することができる。間隔４１８において、アクティブセル均衡化回路２０６は、連続電力移動サイクルの実行のために、間隔４０２と同じ状態にある。
【】
図４において、インダクタ３１８及びキャパシタ３２０は、共振回路を形成し、ソフトスイッチングをサポートすることが可能であり、スイッチノード（３３２及び３３４）は、キャパシタ３２２、３２４、３２６、及び３２８を放電させることなく、整流する(commutate)ことができる。こうした配置は、スイッチングを加速すること、及びハーフブリッジ回路３０２及び３０４をより高いスイッチング周波数で動作させることができ、ハーフブリッジ回路３０２及び３０４のデバイスをより小型にすることができる。また、スイッチング周波数が増加すると、キャパシタ３２０がＤＣ電圧をブロックするための時間も低減することができ、これにより、キャパシタ３２０のサイズも縮小し得る。
【】
図４はバッテリセル２０２からバッテリセル２０４への電荷の移動を図示しているが、図４における信号Ｃ１及び
のタイミングを、図４における信号Ｃ２及び
のタイミングと交換することによって、バッテリセル２０４からバッテリセル２０２への電荷の移動を提供することができる。
【】
図５は、入力フィルタリングを含むアクティブセル均衡化回路２０６の例の概略レベル図である。図５の例において、アクティブセル均衡化回路２０６は、ハーフブリッジ回路３０２、３０４、５０２、及び５０４、並びにＬＣ回路３０６、５２０、及び５２２を含む。アクティブセル均衡化回路２０６は、任意数のハーフブリッジ回路を含むことが可能であり、各ハーフブリッジ回路は、ＬＣ回路（例えば、ＬＣ回路３０６の一例）によって、近接するハーフブリッジ回路に結合される。すべてのハーフブリッジ回路を同様又は同一とすることが可能であり、すべてのＬＣ回路を同様又は同一とすることが可能である。ハーフブリッジ回路３０２、３０４、５０２、及び５０４は、Ｚｉｎｔｅｒｃｏｎｎｅｃｔとして表されるコンダクタを介して、バッテリセル２０２、２０４、５０８、及び５１０にそれぞれ結合される。
【】
アクティブセル均衡化回路２０６は、入力フィルタ回路５０６も含む。入力フィルタ回路５０６は、キャパシタ５１２、５１４、５１６、及び５１８を含む。キャパシタ５１２は、ハーフブリッジ回路５０４のバッテリ端子間に結合される。キャパシタ５１４は、ハーフブリッジ回路５０２のバッテリ端子間に結合される。キャパシタ５１６は、ハーフブリッジ回路３０４のバッテリ端子間に結合される。キャパシタ５１８は、ハーフブリッジ回路３０２のバッテリ端子間に結合される。一般に、入力フィルタ回路５０６は、アクティブセル均衡化回路２０６の各ハーフブリッジ回路のバッテリ端子間に結合されるキャパシタを含む。入力フィルタ回路５０６のキャパシタの各々は、単一バッテリセルのＤＣ電圧をブロックする。２つのバッテリセル間で（例えば、バッテリセル２０２からバッテリセル５１０へ）電荷を移動するとき、入力フィルタ回路５０６の等価静電容量はＣ／（ｊ－１）であり、ここで、Ｃは、入力フィルタ回路５０６の各キャパシタの静電容量であり、ｊは、２つのバッテリセル間に直列に接続される入力フィルタ回路５０６のキャパシタの数（例えば、バッテリセル２０２から５０８へ電荷を移動するときｊ＝３）である。
【】
図６は、図５のアクティブセル均衡化回路２０６と同様であるが、異なる入力フィルタリングを含む、アクティブセル均衡化回路２０６の一例の概略レベル図である。図６において、アクティブセル均衡化回路２０６は、入力フィルタ回路５０６の代わりに入力フィルタ回路６０６を含む。入力フィルタ回路６０６は、キャパシタ６１２、６１４、６１６、及び６１８を含む。キャパシタ６１２は、バッテリセル５１０、５０８、２０４、及び２０２を横切って結合される。キャパシタ６１４は、バッテリセル５０８、２０４、及び２０２を横切って結合される。キャパシタ６１６は、バッテリセル２０４及び２０２を横切って結合される。キャパシタ６１８は、バッテリセル２０２を横切って結合される。キャパシタの各々は、キャパシタが横切って接続される直列接続されたバッテリのＤＣ電圧をブロックする。２つのバッテリセル間で電荷を移動するとき、入力フィルタ回路６０６の等価静電容量はＣ（入力フィルタ回路６０６の１つのキャパシタの静電容量）である。従って、入力フィルタ回路６０６は、入力フィルタ回路５０６に対して、バッテリセル間のＡＣ信号経路静電容量を低減させ得る。
【】
アクティブセル均衡化回路２０６の例において、１つのバッテリセルから別のバッテリセルに移動される電流は、下記のようにモデル化され得、
の式において、
Ｖはバッテリ電圧であり、
Ｌは、インダクタ３１８などのインダクタのインダクタンスであり、
φは、ハーフブリッジ回路（例えば、Ｃ１及びＣ１）を駆動させるドライバ信号間の位相シフトであり、
ｆｓｗはスイッチング周波数である。
【】
従って、バッテリセル間に選択された電荷移動を提供するために制御回路３０８によって生成される位相シフトは、下記のように決定され得る。
【】
図７は、バッテリモジュール２００における、１つのバッテリセルから２つのバッテリセルへの電荷移動の一例を図示するブロック図である。図７において、バッテリモジュール２００は、ハーフブリッジ回路３０２、３０４、及び５０２にそれぞれ結合されるバッテリセル２０２、２０４、及び５０８と、ハーフブリッジ回路に結合されるＬＣ回路３０６及び５２０とを含む。ハーフブリッジ回路５０２はハーフブリッジ回路３０２と同じとすることができ、ＬＣ回路５２０はＬＣ回路３０６と同じとすることができる。図７の例において、電荷は、バッテリセル２０２からバッテリセル２０４及びバッテリセル５０８へと同時に移動可能である。ハーフブリッジ回路３０２、３０４、及び５０２に提供されるドライバ信号は、バッテリセル２０２によって提供される電荷の７０％をバッテリセル２０４に向けさせ、バッテリセル２０２によって提供される電荷の３０％をバッテリセル５０８に向けさせる。バッテリセル２０４及びバッテリセル５０８の各々に向けられる電荷の量は、制御回路３０８によってハーフブリッジ回路３０２、３０４、及び５０２に提供されるドライバ信号Ｃ１、Ｃ２、及びＣ３の位相によって決定される。制御回路３０８は、（Ｃ１に関して）Ｃ２に適用される位相シフトを下記のように決定可能であり、
式において、I１Ａは、バッテリセル２０２からバッテリセル２０４及びバッテリセル５０８へと流れる総電流の１アンペアを指定する。
【】
制御回路３０８は、（Ｃ２に関して）Ｃ３に適用される位相シフトを下記のように決定可能であり、
式において、Ｉ０．３Ａは、バッテリセル２０２からバッテリセル５０８へと流れる電流の０．３アンペアを指定する。いくつかの例において、制御回路３０８は、２つのハーフブリッジ間を流れる電流の量を感知する電流センサに結合され得る。制御回路３０８は、電流の閉ループ制御を提供するために、感知された電流に基づいて２つのハーフブリッジのスイッチングの位相シフトを設定することができる。
【】
図８は、バッテリモジュール２００のバッテリセル間の複数の電荷移動の一例を図示するブロック図である。図８において、バッテリモジュール２００は、バッテリセル２０２、２０４、８０２、８０４、８０６、８１８、８２０、８２２、及び８２４と、バッテリセルに結合されるハーフブリッジ回路３０２、３０４、８０８、８１０、８１２、８２６、８２８、８３０、及び８３２と、ハーフブリッジ回路に結合されるＬＣ回路３０６、８１４、８１６、８３４、８３６、及び８３８とを含む。ハーフブリッジ回路８０８、８１０、８１２、８２６、８２８、８３０、及び８３２は、ハーフブリッジ回路３０２と同じとすることができ、ＬＣ回路８１４、８１６、８３４、８３６、及び８３８は、ＬＣ回路３０６と同じとすることができる。バッテリモジュール２００は、図示されていないバッテリ、ハーフブリッジ回路、及びＬＣ回路も含み得る。図８において、電荷は、バッテリセル２０２からバッテリセル２０４へ、バッテリセル８０２からバッテリセル８０６へ、及びバッテリセル８２４からバッテリセル８１８へ移動される。複数の電荷移動が同時に成され得る。制御回路３０８は、ハーフブリッジ回路に提供されるドライバ信号の位相を設定することによって移動を制御する。図８において、ハーフブリッジ回路３０４に提供されるドライバ信号は、バッテリセル２０２からバッテリセル２０４に電荷を移動するためにハーフブリッジ回路３０２に提供されるドライバ信号に対して右にシフト（遅延）される。
【】
バッテリセル８０６への電荷移動において、ハーフブリッジ回路８１０に提供されるドライバ信号は、ハーフブリッジ回路８０８に提供されるドライバ信号に対して右にシフト（遅延）される。ハーフブリッジ回路８１２に提供されるドライバ信号は、バッテリセル８０２からバッテリセル８０６に電荷を移動するためにハーフブリッジ回路８１０に提供されるドライバ信号に対して右にシフト（遅延）される。
【】
バッテリセル８１８への電荷移動において、ハーフブリッジ回路８３０に提供されるドライバ信号は、ハーフブリッジ回路８３２に提供されるドライバ信号に対して右にシフト（遅延）される。ハーフブリッジ回路８２８に提供されるドライバ信号は、ハーフブリッジ回路８３０に提供されるドライバ信号に対して右にシフト（遅延）される。ハーフブリッジ回路８２６に提供されるドライバ信号は、バッテリセル８２４からバッテリセル８１８に電荷を移動するためにハーフブリッジ回路８２８に提供されるドライバ信号に対して右にシフト（遅延）される。
【】
図９Ａ及び図９Ｂは、バッテリモジュール２００における６つのバッテリセルを横切る電荷移動の一例を図示する。図９Ａにおいて、バッテリモジュール２００は、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０にそれぞれ結合される、バッテリセル２０２、２０４、９０６、９０８、９１０、及び９１２を含む。ＬＣ回路３０６、９２２、９２４、９２６、及び９２８は、ハーフブリッジ回路に結合される。ハーフブリッジ回路９１４、９１６、９１８、及び９２０は、ハーフブリッジ回路３０２と同じとすることができ、ＬＣ回路９２２、９２４、９２６、及び９２８は、ＬＣ回路３０６と同じとすることができる。図９Ａにおいて、電荷はバッテリセル２０２からバッテリセル９１２に移動される。図９Ｂは、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０におけるスイッチング（例えば、制御回路３０８によってハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に提供されるドライバ信号）を図示する。ハーフブリッジ回路３０４におけるスイッチングは、ハーフブリッジ回路３０２におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１４におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１６におけるスイッチングは、ハーフブリッジ回路９１４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１８におけるスイッチングは、ハーフブリッジ回路９１６におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９２０におけるスイッチングは、ハーフブリッジ回路９１８におけるスイッチングに対して遅延（位相シフト）される。等しい位相シフトが、ハーフブリッジ回路にわたって適用され得る。例えば、ハーフブリッジ回路３０２及びハーフブリッジ回路３０４のスイッチング間の位相シフトは、ハーフブリッジ回路３０４及びハーフブリッジ回路９１４、ハーフブリッジ回路９１４及びハーフブリッジ回路９１６、ハーフブリッジ回路９１６及びハーフブリッジ回路９１８、並びに、ハーフブリッジ回路９１８及びハーフブリッジ回路９２０の、スイッチング間の位相シフトと同じである。
【】
こうしたスイッチング配置を用いると、電荷は、バッテリセル２０２からバッテリセル２０４へ、バッテリセル２０４からバッテリセル９０６へ、バッテリセル９０６からバッテリセル９０８へ、バッテリセル９０８からバッテリセル９１０へ、及び、バッテリセル９１０からバッテリセル９１２へ移動可能であり、その結果、バッテリセル２０２からバッテリセル９１２への正味電荷移動が生じる。複数の電荷移動が同時に発生可能である。こうしたスイッチ配置は、ハーフブリッジ回路対の間の電荷移動を経験する、それらの間の総インダクタンスも減少させることができる。例えば、ハーフブリッジ回路３０２及び３０４を介するバッテリセル２０２からバッテリセル２０４への電荷移動の場合、電流は、ＬＣ回路３０６（及びインダクタ３１８）を介して流れるが、他のＬＣ回路は介さない。また、バッテリセル９１０からバッテリセル９１２への電荷移動の場合、電流はＬＣ回路９２８（及びインダクタ３１８に対応するインダクタ）を介して流れるが、他のＬＣ回路は介さない。総インダクタンスを制限することによって、ハーフブリッジの対の間（例えば、図４の間隔４０６内）のスイッチングの位相シフトの間のインダクタ電流のランプレートも増加され得、これは、各サイクル内の電力移動間隔４１０の持続時間も増加させ得、電荷移動の効率を向上させ得る。他方で、介在するハーフブリッジ３０２と９２０との間のハーフブリッジがスイッチングされない場合、ハーフブリッジ３０２からハーフブリッジ９２０へ流れる電流は、ＬＣ回路３０６、９２２、９２４、９２６、及び９２８の組み合わされたインダクタンスを経験し得る。総インダクタンスが増加すると、ハーフブリッジ３０２と９２０との間のスイッチングの位相シフトの間のインダクタ電流のランプレートは低減され得、これは、各サイクル内の電力移動間隔４１０の持続時間を減少させ、電荷移動の効率を低下させる。インダクタ電流のランプレートの低下に起因してより長い時間を提供するために、スイッチング周波数も減少し得る。
【】
図１０Ａ及び図１０Ｂは、バッテリモジュール２００内の３つのバッテリセルを横切る電荷移動の一例を図示する。図１０Ａにおいて、バッテリモジュール２００は、図９Ａに示されるバッテリモジュール２００と同じである。図１０Ａにおいて、電荷はバッテリセル２０２からバッテリセル９０６へ移動される、図１０Ｂは、ハーフブリッジ３０２、３０４、９１４、９１６、９１８、及び９２０内のスイッチング（例えば、制御回路３０８によってハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に提供されるドライバ信号）を図示する。ハーフブリッジ回路３０４におけるスイッチングは、ハーフブリッジ回路３０２におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１４におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１６、９１８、及び９２０におけるスイッチングは、ハーフブリッジ回路９１４におけるスイッチングと同じ位相である。このスイッチングを用いると、電荷はバッテリセル２０２からバッテリセル９０６へと移動され、バッテリセル２０２からバッテリセル２０４、９０８、９１０、又は９１２への移動される電荷は、わずかであるか又はまったくない。
【】
図１１Ａ及び図１１Ｂは、バッテリモジュール２００内の３つのバッテリセル及び２つのバッテリセルを横切る電荷移動の一例を図示する。図１１Ａにおいて、バッテリモジュール２００は、図９Ａにおいて示されるものと同じである。図１１Ａにおいて、電荷は、バッテリセル２０２からバッテリセル９０６へ、及び、バッテリセル９１０からバッテリセル９０８へ移動される。複数の電荷移動が同時に発生可能である。図１１Ｂは、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０におけるスイッチング（例えば、制御回路３０８によってハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に提供されるドライバ信号）を図示する。ハーフブリッジ回路３０４におけるスイッチングは、ハーフブリッジ回路３０２におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１４におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１６におけるスイッチングは、ハーフブリッジ回路９１４におけるスイッチングと同じ位相である。ハーフブリッジ回路９１８及び９２０におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングと同じ位相である。このスイッチングを用いると、電荷がバッテリセル２０２からバッテリセル９０６へと移動され、バッテリセル２０２からバッテリセル２０４へ移動される電荷は、わずかであるか又はまったくない。電荷は、バッテリセル９１０からバッテリセル９０８へも移動され、電荷は、バッテリセル９１２から又はバッテリセル９１２へは移動されない。
【】
図１２Ａ及び図１２Ｂは、バッテリモジュール２００内の３つのバッテリセル及び２つのバッテリセルを横切る電荷移動の別の例を図示する。図１２Ａにおいて、バッテリモジュール２００は図９Ａに示されるものと同じである。図１２Ａにおいて、電荷は、バッテリセル２０２からバッテリセル９０６へと、及びバッテリセル９０８からバッテリセル９１０へと移動される。複数の電荷移動が同時に発生可能である。図１２Ｂは、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０におけるスイッチング（例えば、制御回路３０８によってハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に提供されるドライバ信号）を図示する。ハーフブリッジ回路３０４におけるスイッチングは、ハーフブリッジ回路３０２におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１４におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１６におけるスイッチングは、ハーフブリッジ回路９１４におけるスイッチングと同じ位相である。ハーフブリッジ回路９１８及び９２０におけるスイッチングは、同じ位相であり、ハーフブリッジ回路９１６におけるスイッチングに対して遅延（位相シフト）される。このスイッチングを用いると、電荷がバッテリセル２０２から９０６へと移動され、バッテリセル２０２からバッテリセル２０４へ移動される電荷は、わずかであるか又はまったくない。電荷は、バッテリセル９０８からバッテリセル９１０へも移動され、電荷は、バッテリセル９１２から又はバッテリセル９１２へは移動されない。
【】
図１３は、バッテリモジュール２００の一例の一部のブロック図である。図１３において、バッテリモジュール２００は複数の集積回路３３０を含む。各集積回路３３０は、複数のハーフブリッジ回路（ハーフブリッジ回路３０２、３０４、など）を含むことができる。各ハーフブリッジ回路は、バッテリセル（例えば、バッテリセル２０２、２０４など）と、ＬＣ回路（例えば、ＬＣ回路３０６の一例）とに結合される。各集積回路３３０は、同期化信号（図１３においてＳＹＮＣと標示）を、続く集積回路３３０に提供することができる。同期化信号は、各集積回路３３０の制御回路３０８によって生成されるドライバ信号のタイミングの同期（位相同期（phasing））を可能にする。バッテリマネージャ回路２０８は、バッテリセルパラメータの測定及びセル均衡化パラメータの通信のために、バッテリセルの各々に、及び各集積回路３３０に結合され得る。従って、アクティブセル均衡化回路２０６は、集積回路３３０の異なるインスタンスに結合されるバッテリ間で電荷を移動するために、集積回路３３０の各々において生成されるドライバ信号の位相を設定することができる。
【】
図１４は、ＬＣ回路間に結合される切断スイッチを含む、アクティブセル均衡化回路の一例の概略図である。図１４において、アクティブセル均衡化回路は、ハーフブリッジ回路１４００及び１４０２と、トランジスタ１４０４とを含む。アクティブセル均衡化回路は、いくつかの例において、２つより多くのハーフブリッジ回路を含んでいてもよい。ハーフブリッジ回路１４００及び１４０２は、ハーフブリッジ回路３０２と同じとし得る。ＬＣ回路１４０６及び１４０８は、ＬＣ回路３０６と同じとし得る。トランジスタ１４０４は、ハーフブリッジ回路１４００のスイッチノードとアクティブセル均衡化回路のキャパシタ端子との間に結合される。例えば、トランジスタ１４０４の第１の電流端子（例えば、ソース）が、アクティブセル均衡化回路の第１のキャパシタ端子に結合され、トランジスタ１４０４の第２の電流端子（例えば、ドレイン）が、ハーフブリッジ回路１４００のスイッチノードに結合される。ＬＣ回路１４０８は、トランジスタ１４０４とハーフブリッジ回路１４０２のスイッチノードとの間に結合される。ＬＣ回路１４０６は、トランジスタ１４０４とハーフブリッジ回路１４００のスイッチノードとに結合される。アクティブセル均衡化回路は、トランジスタ１４０４の任意数のインスタンスを含み得る。例えば、アクティブセル均衡化回路は、各ハーフブリッジ回路のスイッチノードに結合されるトランジスタ１４０４のインスタンス、又は、一つ置きのハーフブリッジ回路のスイッチノードに結合されるトランジスタ１４０４のインスタンス、又は、４番目毎のハーフブリッジ回路、１０番目毎のハーフブリッジ回路などのスイッチノードに結合されるトランジスタ１４０４のインスタンスを含み得る。ハーフブリッジ回路、トランジスタ１４０４、及び制御回路３０８は、集積回路３３０内に含まれ得る。
【】
トランジスタ１４０４は、単方向スイッチ又は双方向スイッチとして構成することができる。トランジスタ１４０４は、いくつかの例において、電荷移動の間にスイッチングされるハーフブリッジ回路の数を減少させることができる。例えば、図１０Ａにおいて、たとえバッテリセル９０８、９１０、及び９１２に電荷が移動されない場合であっても、ハーフブリッジ回路９１６、９１８、及び９２０はスイッチングされる。ハーフブリッジ回路９１４とハーフブリッジ回路９１６との間にトランジスタ１４０４を含むアクティブ均衡化回路の一例において、トランジスタ１４０４はオフにすることが可能であり、ハーフブリッジ回路９１６、９１８、及び９２０はスイッチングされる必要はない。制御回路３０８は、トランジスタ１４０４の制御端子に結合される出力を含む。制御回路１０８は、ＡＢ＿ＣＴＬに基づいて、トランジスタ１４０４のオン及びオフを制御するために、制御信号ＣＤを提供する。
【】
いくつかの例において、トランジスタ１４０４は、ハーフブリッジ回路のスイッチングノードとＬＣ回路との間に結合され得る。例えば、トランジスタ１４０４の第１の電流端子が、ハーフブリッジ回路１４００のスイッチングノードに結合され得、トランジスタ１４０４の第２の電流端子が、ＬＣ回路１４０６及び１４０８の両方に結合され得る（例えば、トランジスタ１４０４の第２の電流端子が、ＬＣ回路１４０６及び１４０８の接続ポイントに結合され得る）。こうした例において、トランジスタ１４０４のインスタンスが、各ハーフブリッジ回路のスイッチングノードに結合され得る。選択されたハーフブリッジ回路がアイドル状態のままである（スイッチングしない）間に、選択されたハーフブリッジ回路のいずれかの側のハーフブリッジ回路の間の電荷の移動を可能にするために、選択されたハーフブリッジ回路のトランジスタ１４０４をオフにすることが可能であり、選択されたハーフブリッジ回路のトランジスタをオフにすることが可能である。
【】
図１５は、二相動作のために構成される例示のアクティブセル均衡化回路の概略図である。図１５のアクティブセル均衡化回路において、ハーフブリッジ回路３０２及び３０４、並びにＬＣ回路３０６及び１５０８は、第１の位相において動作する（例えば、バッテリセル２０２と２０４との間で電荷移動する）ように構成される。ハーフブリッジ回路１５０２及び１５０４、並びにＬＣ回路１５０６及び１５０８は、第２の位相において動作する（例えば、バッテリセル２０２と２０４との間で電荷移動する）ように構成される。ハーフブリッジ回路３０２及び１５０２は、バッテリセル２０２に並列に結合される。ハーフブリッジ回路３０４及び１５０４は、バッテリセル２０４に並列に結合される。アクティブセル均衡化回路は、各位相において直列に結合される任意数のハーフブリッジ回路を含み得る。ハーフブリッジ回路１５０２及び１５０４はハーフブリッジ回路３０２と同じとし得、ＬＣ回路１５０６、１５０８、及び１５１０はＬＣ回路３０６と同じとし得る。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、１５０２、及び１５０４に結合され、ハーフブリッジ回路のスイッチングを制御するドライバ信号Ｃ１、
、Ｃ２、
、Ｃ１’、
、Ｃ２’、及び
を生成する。ハーフブリッジ回路１５０２及び１５０４のスイッチングは、それぞれ、ハーフブリッジ回路３０２及び３０４のスイッチングと１８０°の位相外れとし得る。ハーフブリッジ回路及び制御回路３０８は、集積回路３３０内に組み込むことができる。
【】
二相動作は、ハーフブリッジ回路のトランジスタにかかる電流ストレスを低減し、直流電流リップルを低減し、単相実装に対して回路面積の増加はわずかであるか又はまったく無い。図１５には示されていないが、アクティブ均衡化回路は、入力フィルタ回路５０６又は入力フィルタ回路６０６を含むことができる。二相は位相から１８０°外れて動作するため、二相動作は、入力フィルタ内を流れる電流内の交流成分を低減することができる。
【】
図１６は、アクティブセル均衡化の例示の方法１６００についてのフローチャートである。便宜上、連続的に示されているが、図示された少なくともいくつかの行為は、異なる順で及び／又は並列に成され得る。また、いくつかの実装は、図示された行為のうちのいくつかのみを実施し得る。方法１６００の動作は、アクティブセル均衡化回路２０６の一例によって実施され得る。
【】
ブロック１６０２において、キャパシタ３２０及びインダクタ３１８は、トランジスタ３１０及びトランジスタ３１４をオンにすることによって、バッテリセル２０２の第１の端子（例えば、正端子）と、バッテリセル２０２の第２の端子（例えば負端子）との間で接続される。バッテリセル２０２の第１のバッテリ端子と第２のバッテリ端子との間で、キャパシタ３２０及びインダクタ３１８を接続することで、キャパシタ３２０を横切る第１の電圧（例えば、バッテリセル２０２の電圧ｖ１）を提供する。キャパシタ３２０のキャパシタ端子が、トランジスタ３１４を介してバッテリセル２０２の第１の端子に結合され、インダクタ３１８のインダクタ端子が、トランジスタ３１０を介してバッテリセル２０２の第２の端子に結合される。ブロック１６０２の動作は、図４の間隔４０２の間に実施され得る。
【】
ブロック１６０４において、インダクタ端子は、トランジスタ３１０をオフにすることによって、バッテリセル２０２の第２のバッテリ端子から切断される。ブロック１６０４の動作は、図４の間隔４０４の間に実施され得る。
【】
ブロック１６０６において、インダクタ端子は、トランジスタ３１２をオンにすることによってバッテリセル２０２の第１のバッテリ端子に接続され、キャパシタ３２０を横切る電圧は、インダクタ３１８を横切って提供される。ブロック１６０６の動作は、図４の間隔４０６の間に実施され得る。
【】
ブロック１６０８において、キャパシタ端子は、トランジスタ３１４をオフにすることによってバッテリセル２０２の第１バッテリ端子から切断される。ブロック１６０８の動作は、図４の間隔４０８の間に実施され得る。
【】
ブロック１６１０において、キャパシタ端子は、トランジスタ３１６をオンにすることによってバッテリセル２０４のバッテリ端子（例えば、正端子）に接続される。キャパシタ端子をバッテリセル２０４の第３のバッテリ端子に接続することで、電荷がキャパシタ１２０から（例えば、ブロック１６０２において、電荷をキャパシタ３２０上に貯蔵されたバッテリセル２０２から）バッテリセル２０４へ移動する。電荷移動のレートは、第１の電圧及びインダクタ３１８のインスタンスに基づき得る。ブロック１６１０の動作は、図４の間隔４１０の間に実施され得る。
【】
方法１６００において、制御回路３０８は、遅延間隔を決定し得、この遅延間隔を、インダクタ端子の第１のバッテリ端子への接続に対して、キャパシタ端子を第３のバッテリ端子に接続するために適用し得る。遅延間隔は、バッテリセル２０２からバッテリセル２０４へ移動されるべき電荷のターゲット量に基づいて決定され得る。
【】
図１７は、アクティブセル均衡化回路１７０６の概略図である。アクティブセル均衡化回路１７０６は、ハーフブリッジ回路３０２、３０４、５０２、及び５０４を含み、それぞれがバッテリセル２０２、２０４、５０８、及び５１０に結合される。アクティブセル均衡化回路１７０６の例には、直列に結合される任意数のハーフブリッジ回路が含まれ得る。ハーフブリッジ回路は、集積回路３３０内に含まれ得る。アクティブセル均衡化回路１７０６はアクティブセル均衡化回路２０６と同様であるが、アクティブセル均衡化回路１７０６におけるインダクタの配置は、アクティブセル均衡化回路２０６の配置とは異なる。アクティブセル均衡化回路２０６において、インダクタ及びキャパシタは直列である。アクティブセル均衡化回路１７０６において、キャパシタは直列であり、インダクタはハーフブリッジ回路と直列キャパシタのスイッチノードとの間に結合される。従って、アクティブセル均衡化回路１７０６において、任意数のバッテリセル及びハーフブリッジ回路によって分離される２つのハーフブリッジ回路間の経路は、キャパシタ及び２つのインダクタのみを含み得る。こうした配置は、インダクタによって生じる損失を減少させること、及び、より長い距離（例えば、多数のバッテリセルによって分離されるバッテリセル間）にわたる電力移動を容易にすることが可能である。いくつかの例において、アクティブセル均衡化回路１７０６において用いられるインダクタは、アクティブセル均衡化回路２０６において用いられるインダクタのインダクタンスの半分を有し得る。図１７には示されていないが、アクティブセル均衡化回路１７０６は、入力フィルタ回路５０６又は入力フィルタ回路６０６も含むことができる。
【】
インダクタが、各ハーフブリッジ回路のスイッチノードに結合される。インダクタ１７０２の第１の端子が、ハーフブリッジ回路３０２のスイッチノードに結合される。インダクタ１７０５の第１の端子が、ハーフブリッジ回路３０４のスイッチノードに結合される。インダクタ１７１０の第１の端子が、ハーフブリッジ回路５０２のスイッチノードに結合される。インダクタ１７１４の第１の端子が、ハーフブリッジ回路５０４のスイッチノードに結合される。キャパシタが、連続するハーフブリッジ回路のスイッチノードに結合されるインダクタ間に結合される。キャパシタ１７０４は、インダクタ１７０２の第２の端子とインダクタ１７０５の第２の端子との間に結合される。キャパシタ１７０８は、インダクタ１７０５の第２の端子とインダクタ１７１０の第２の端子との間に結合される。キャパシタ１７１２は、インダクタ１７１０の第２の端子と別のインダクタ（例えば、インダクタ１７１４）の第２の端子との間に結合される。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、５０２、及び５０４に結合される。制御回路３０８は、ハーフブリッジ回路におけるスイッチングを制御する、ドライバ信号を生成する。２つのバッテリ間で電荷を移動するためのハーフブリッジスイッチングは、図４に記載されたものと同じとすることができる。（例えば、図５に示されるような）アクティブセル均衡化回路２０６において、制御回路３０８は、電荷が任意の２つのバッテリセル間で移動されるべきであるとき、ハーフブリッジ回路のすべてをスイッチングする（例えば、図１０Ａ及び図１０Ｂを参照のこと）。アクティブセル均衡化回路１７０６において、２つのインダクタのみが１対のハーフブリッジ回路間で直列であるため、電荷を移動させているハーフブリッジ回路のみがスイッチングされ得、ハーフブリッジの対の間に介在するハーフブリッジはスイッチングされる必要はない。例えば、バッテリセル２０２からバッテリセル５０８へと電荷を移動させるために、制御回路３０８は、図４のタイミングに従って、ハーフブリッジ回路３０２及びハーフブリッジ回路５０２にスイッチングさせることが可能であり、また、アクティブセル均衡化回路１７０６の、ハーフブリッジ回路３０４、ハーフブリッジ回路５０４、及び任意の他のハーフブリッジ回路はスイッチングしない。図９Ａを用いてで考察したように、電荷移動に関与するハーフブリッジ対の間の電流経路に沿った総インダクタンスを減少させるために、介在するハーフブリッジがスイッチングされ得（及びスイッチングが等しく位相シフトされる）。こうした配置は、ハーフブリッジ均衡化回路１７０６の任意の対の間のインダクタの数を２つに制限することによって、省くことができる。
【】
図１８Ａ及び図１８Ｂは、アクティブセル均衡化回路１７０６の一例を用いるバッテリモジュールにおけるバッテリセルの異なる対の間の電荷移動の一例を図示する。図１８Ａにおいて、バッテリモジュールは、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に結合されるバッテリセル２０２、２０４、９０６、９０８、９１０、及び９１２を含む。ハーフブリッジ回路９１４、９１６、９１８、及び９２０は、ハーフブリッジ回路３０２と同じとすることができる。インダクタ１７０２、１７０５、１７１０、１７１６、１７２０、又は１７１４のうちの１つが、各ハーフブリッジ回路のスイッチノードに結合され、キャパシタ１７０４、１７０８、１７１２、１７１８、又は１７２２のうちの１つが、近接するインダクタ間に結合される。図１８Ａにおいて、電荷は、バッテリセル２０４からバッテリセル２０２へ、及びバッテリセル９１０からバッテリセル９１２へと移動される。複数の電荷移動が同時に発生可能である。図１８Ｂは、ハーフブリッジ回路３０２、３０４、９１８、及び９２０内のスイッチングを図示する（例えば、制御回路３０８によって、ハーフブリッジ回路３０２、３０４、９１４、９１６、９１８、及び９２０に提供されるドライバ信号）。ハーフブリッジ回路３０２におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９２０におけるスイッチングは、ハーフブリッジ回路９１８におけるスイッチングに対して遅延（位相シフト）される。ハーフブリッジ回路９１８におけるスイッチングは、ハーフブリッジ回路３０４におけるスイッチングと同じ位相とし得る。ハーフブリッジ回路９１４及び９１６はアイドルである（スイッチングされない）。このスイッチングを用いて、電荷は、バッテリセル２０４からバッテリセル２０２へ、及びバッテリセル９１０からバッテリセル９１２へと移動される。バッテリセル９０６又はバッテリセル９０８との間では電荷は移動されない。いくつかの例において、シンキング（ｓｉｎｋｉｎｇ）バッテリセルに結合されるハーフブリッジ回路は、位相においてスイッチングされ得、ソーシング（ｓｏｕｒｃｉｎｇ）バッテリセルに結合されるハーフブリッジ回路に適用される位相シフトは、電荷を移動するように調節され得る。
【】
アクティブセル均衡化回路１７０６において、ソーシングハーフブリッジ回路とシンキングハーフブリッジ回路との間の直列に結合されたキャパシタの数が増加するにつれて、静電容量は減少し、インダクタ及びキャパシタによって形成されるＬＣネットワークの共振周波数は増加する。制御回路３０８は、いくつかの例において、固定されたスイッチング周波数において、ハーフブリッジ回路をスイッチすることができる。アクティブセル均衡化回路１７０６は、スイッチング周波数がＬＣネットワークの共振周波数よりも高い場合、電力を移動させる。従って、ソーシングハーフブリッジ回路とシンキングのハーフブリッジ回路との間に直列に結合されるキャパシタの数は、スイッチング周波数がＬＣネットワークの共振周波数よりも高くとどまることが可能なように、制限され得る。
【】
図１９は、キャパシタ間に結合される切断スイッチを含むアクティブセル均衡化回路の概略図である。切断スイッチは、直列に結合されるキャパシタの数を減少させるために開くことができる。図１９のハーフブリッジ回路及び切断スイッチは、図１４に示されるものと同様である。図１９において、アクティブセル均衡化回路は、ハーフブリッジ回路１４００及び１４０２、インダクタ１９０２及び１９０６、キャパシタ１９０４及び１９０８、並びにトランジスタ１４０４を含む。アクティブセル均衡化回路は、いくつかの例において、２つより多くのハーフブリッジ回路を含んでいてもよい。インダクタ１９０２の第１の端子が、ハーフブリッジ回路１４０２のスイッチノードに結合され、インダクタ１９０６の第１の端子が、ハーフブリッジ回路１４００のスイッチノードに結合される。トランジスタ１４０４は、インダクタ１９０６の第２の端子とキャパシタ１９０４との間に結合される。キャパシタ１９０４は、トランジスタ１４０４とインダクタ１９０２の第２の端子との間に結合される。キャパシタ１９０８は、インダクタ１９０６の第２の端子に結合される。
【】
アクティブセル均衡化回路は、トランジスタ１４０４の任意数のインスタンスを含み得る。例えば、アクティブセル均衡化回路は、各ハーフブリッジ回路のためのトランジスタ１４０４のインスタンス、又は、一つ置きのハーフブリッジ回路のためのトランジスタ１４０４のインスタンス、又は、４番目毎のハーフブリッジ回路、１０番目毎のハーフブリッジ回路などのためのトランジスタ１４０４のインスタンスを含み得る。ハーフブリッジ回路、トランジスタ１４０４、及び制御回路３０８は、集積回路３３０内に含まれることが可能である。
【】
制御回路３０８は、トランジスタ１４０４の制御端子に結合される出力を含む。制御回路３０８は、ＡＢ＿ＣＴＬに基づいて、トランジスタ１４０４のターンオン及びターンオフを制御するために制御信号ＣＤを提供する。トランジスタ１４０４は、直列に結合されるキャパシタ（例えば、キャパシタ１９０４及び１９０８）の数を制御可能にする。
【】
いくつかの例において、ハーフブリッジ１４００は、キャパシタのＭ-１インスタンスによって共に結合される、Ｍ個のハーフブリッジの第１のセットとすることができ、ハーフブリッジ１４０２は、図１８Ａに示されるものと同様に、キャパシタのＭ－１インスタンスによって結合されるＭ個のハーフブリッジの別のセットとすることができる。トランジスタ１４０４をイネーブル又はディセーブルすることによって、電荷移動を経験しているハーフブリッジ対の間の電流導通経路におけるキャパシタの総数をＭ－１に制限することができ、これにより、共振周波数の上限をスイッチング周波数より下になるように設定することができる。また、トランジスタ１４０４は、Ｍ個のハーフブリッジの第１セットと第２セットとの間で電荷が移動されない場合、ディセーブルされ得、Ｍ個のハーフブリッジの第１セットと第２セットとの間のすべての介在ハーフブリッジのスイッチングを回避することができる。
【】
図２０は、並列キャパシタのネットワーク２００２を含むアクティブセル均衡化回路１７０６の一例のブロック図である。図２０において、アクティブセル均衡化回路１７０６は、ｎ個のハーフブリッジ回路２００４と、各ハーフブリッジ回路のスイッチノードに結合されるインダクタ２００６とを含む。並列キャパシタのネットワーク２００２は、キャパシタの第１のセット２００８と、キャパシタの第２のセット２０１０と、キャパシタの第３のセット２０１２と、キャパシタの第４のセット２０１４とを含む。キャパシタの第１のセット２００８は、図１７に示されるように、インダクタに結合される。キャパシタの第１のセット２００８は、各ハーフブリッジ回路のためのキャパシタを含むことができる。キャパシタの第２のセット２０１０は、キャパシタの第１のセット２００８と並列に結合される。キャパシタの第２のセット２０１０は、キャパシタの第１のセット２００８のｍ個のキャパシタと並列に結合されるキャパシタを含むことができる。キャパシタの第３のセット２０１２は、キャパシタの第２のセット２０１０及びキャパシタの第１のセット２００８と並列に結合される。キャパシタの第３のセット２０１２は、キャパシタの第１のセット２００８の２ｍ個のキャパシタと並列に結合されるキャパシタを含むことができる。キャパシタの第４のセット２０１４は、キャパシタの第１のセット２００８のｎ個のキャパシタと並列に結合されるキャパシタを含むことができる。並列キャパシタのネットワーク２００２の他の例は、キャパシタの異なる数の並列レベルを含み得、各レベルのキャパシタは、キャパシタの第１のセット２００８の異なる数のキャパシタにわたり得る。
【】
並列キャパシタのネットワーク２００２は、２つのハーフブリッジ回路間の静電容量を増加させ、これは、並列キャパシタのネットワーク２００２とインダクタ２００６とによって形成されるＬＣネットワークの共振周波数を減少させ、キャパシタの第１のセット２００８のみを用いるごく小さな静電容量によって分離され得るハーフブリッジ回路間の電力移動を可能にする。
【】
図２１は、二相動作のために構成される例示のアクティブセル均衡化回路の概略図である。図２１のアクティブセル均衡化回路は、図１５のアクティブセル均衡化回路と同様であるが、ＬＣ回路３０６のＬＣ配置ではなく、アクティブセル均衡化回路１７０６のＬＣ配置を用いる。図２１のアクティブセル均衡化回路において、ハーフブリッジ回路３０２及び３０４、インダクタ１７０２及び１７０５、並びにキャパシタ１７０４及び１７０８は、第１の位相として動作するように構成される。ハーフブリッジ回路１５０２及び１５０４、インダクタ２１０２及び２１０６、並びにキャパシタ２１０４及び２１０８は、第２の位相として動作するように構成される。ハーフブリッジ回路３０２及び１５０２は、バッテリセル２０２と並列に結合される。ハーフブリッジ回路３０４及び１５０４は、バッテリセル２０４と並列に結合される。アクティブセル均衡化回路は、各位相において直列に結合される任意数のハーフブリッジ回路を含み得る。図２１において、入力フィルタ回路５０６も示されている。いくつかの例は、入力フィルタ回路５０６の代わりに入力フィルタ回路６０６を含み得る。
【】
制御回路３０８はハーフブリッジ回路３０２、３０４、１５０２、及び１５０４に結合され、ハーフブリッジ回路のスイッチングを制御するドライバ信号Ｃ１、
、
Ｃ２、
、
Ｃ１’、
、
Ｃ２’、及び
を生成する。ハーフブリッジ回路１５０２及び１５０４のスイッチングは、ハーフブリッジ回路３０２及び３０４のスイッチングと１８０°の位相外れとし得る。ハーフブリッジ回路及び制御回路３０８は、集積回路３３０内に組み込むことが可能である。
【】
二相動作は、ハーフブリッジ回路のトランジスタにかかる電流ストレスを低減し、単相実装に対して回路面積の増加はわずかであるか又はまったく無い。二相は位相から１８０°外れて動作するため、二相動作は、入力フィルタ内を流れる電流の交流成分を低減させることができる。
【】
図２２は、別の例示のアクティブセル均衡化回路２２０６の概略図である。アクティブセル均衡化回路２２０６は、バッテリセル２０２、２０４、５０８、及び５１０にそれぞれ結合される、ハーフブリッジ回路３０２、３０４、５０２、及び５０４を含む。アクティブセル均衡化回路２２０６の例には、直列に結合される任意数のハーフブリッジ回路が含まれ得る。ハーフブリッジ回路は、集積回路３３０内に含まれ得る。アクティブセル均衡化回路２２０６はアクティブセル均衡化回路１７０６と同様であるが、インダクタ及びキャパシタはアクティブセル均衡化回路１７０６に対して交換されている。アクティブセル均衡化回路２２０６において、インダクタは直列に結合され、キャパシタはハーフブリッジ回路のスイッチノードと直列インダクタとの間に結合される。従って、アクティブセル均衡化回路２２０６において、２つのハーフブリッジ回路間の経路は、インダクタ及び２つのキャパシタのみを含み、これにより、直列に結合されるキャパシタの結果として生じる静電容量を減少させ、及び結果として生じる共振周波数の増加を減少させることができる。アクティブセル均衡化回路２２０６は、入力フィルタ回路５０６又は入力フィルタ回路６０６も含むことができる。図２２において、アクティブセル均衡化回路２２０６は、入力フィルタ回路５０６を含むように示されている。
【】
アクティブセル均衡化回路２２０６において、キャパシタは、各ハーフブリッジ回路のスイッチノードに結合される。キャパシタ２２０２の第１の端子が、ハーフブリッジ回路３０２のスイッチノードに結合される。キャパシタ２２０５の第１の端子が、ハーフブリッジ回路３０４のスイッチノードに結合される。キャパシタ２２１０の第１の端子が、ハーフブリッジ回路５０２のスイッチノードに結合される。キャパシタ２２１４の第１の端子が、ハーフブリッジ回路５０４のスイッチノードに結合される。インダクタが、連続するハーフブリッジ回路のスイッチノードに結合されるキャパシタ間に結合される。インダクタ２２０４は、２２０２の第２の端子とキャパシタ２２０５の第２の端子との間に結合される。インダクタ２２０８は、キャパシタ２２０５の第２の端子と２２１０の第２の端子との間に結合される。インダクタ２２１２は、２２１０の第２の端子と別のキャパシタ（例えば、キャパシタ２２１４）の第２の端子との間に結合される。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、５０２、及び５０４に結合される。制御回路３０８は、ハーフブリッジ回路におけるスイッチングを制御するドライバ信号を生成する。２つのバッテリ間で電荷を移動するためのハーフブリッジスイッチングは、図４に記載されたものと同じとし得る。アクティブセル均衡化回路２２０６において、アクティブセル均衡化回路２０６と同様に、制御回路３０８は、電荷が任意の２つのバッテリセル間を移動されるべきであるとき、すべてのハーフブリッジ回路をスイッチングする（図９Ａ／図９Ｂ、図１０Ａ／図１０Ｂ、図１１Ａ／図１１Ｂ、及び図１２Ａ／図１２Ｂを参照のこと）。
【】
図２３は、切断スイッチを含むアクティブセル均衡化回路２２０６の一例の概略図である。切断スイッチは、直列に結合されるインダクタの数を減少させるために開くことができる。図２３のハーフブリッジ回路及び切断スイッチは、図１４に示されるものと同様である。図２３において、アクティブセル均衡化回路は、ハーフブリッジ回路１４００及び１４０２と、キャパシタ２３０２及び２３０６と、インダクタ２３０４及び２３０８と、トランジスタ１４０４とを含む。アクティブセル均衡化回路は、いくつかの例において、２つより多くのハーフブリッジ回路、キャパシタ、及びインダクタを含み得る。キャパシタ２３０２の第１の端子が、ハーフブリッジ回路１４０２のスイッチノードに結合され、キャパシタ２３０６の第１の端子が、ハーフブリッジ回路１４００のスイッチノードに結合される。トランジスタ１４０４は、キャパシタ２３０６の第２の端子とインダクタ２３０４との間に結合される。インダクタ２３０４は、トランジスタ１４０４とキャパシタ２３０２の第２の端子との間に結合される。インダクタ２３０８は、キャパシタ２３０６の第２の端子に結合される。
【】
アクティブセル均衡化回路は、トランジスタ１４０４の任意数のインスタンスを含み得る。例えば、アクティブセル均衡化回路は、各ハーフブリッジ回路（ハーフブリッジ回路の各近接する対の間）のためのトランジスタ１４０４のインスタンス、又は、一つ置きのハーフブリッジ回路のためのトランジスタ１４０４のインスタンス、又は、第４番目毎のハーフブリッジ回路、１０番目毎のハーフブリッジ回路などのためのトランジスタ１４０４のインスタンスを含み得る。ハーフブリッジ回路、トランジスタ１４０４、及び制御回路３０８は、集積回路３３０内に含まれることが可能である。
【】
制御回路３０８は、トランジスタ１４０４の制御端子に結合される出力を含む。制御回路３０８は、ＡＢ＿ＣＴＬに基づいて、トランジスタ１４０４のターンオン及びターンオフを制御するために制御信号ＣＤを提供する。トランジスタ１４０４は、直列結合されるインダクタ（例えば、インダクタ２３０４及び２３０８）の数を制御可能にし、図１４を参照しながら説明したようにいくつかの例において、電荷移動の間にスイッチングされるハーフブリッジ回路の数を減少可能にする。
【】
図２４は、アクティブセル均衡化回路２２０６に基づいて、二相動作のために構成されるアクティブセル均衡化回路の概略図である。図２４のアクティブセル均衡化回路は、図１５のアクティブセル均衡化回路と同様であるが、アクティブセル均衡化回路２０６のＬＣ配置ではなく、アクティブセル均衡化回路２２０６のＬＣ配置を用いる。図２４のアクティブセル均衡化回路において、ハーフブリッジ回路３０２及び３０４、キャパシタ２２０２及び２２０５、並びにインダクタ２２０４及び２２０８は、第１の位相として動作するように構成される。ハーフブリッジ回路１５０２及び１５０４、キャパシタ２４０２及び２４０６、並びにインダクタ２４０４及び２４０８は、第２の位相として動作するように構成される。ハーフブリッジ回路３０２及び１５０２は、バッテリセル２０２と並列に結合される。ハーフブリッジ回路３０４及び１５０４は、バッテリセル２０４と並列に結合される。アクティブセル均衡化回路は、各位相において直列に結合される任意数のハーフブリッジ回路を含み得る。図２４において、入力フィルタ回路５０６も示されている。いくつかの例は、入力フィルタ回路５０６の代わりに入力フィルタ回路６０６を含み得る。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、１５０２、及び１５０４に結合され、ハーフブリッジ回路のスイッチングを制御するドライバ信号Ｃ１、
、
Ｃ２、
、
Ｃ１’、
、
Ｃ２’、及び
を生成する。制御回路３０８は、ハーフブリッジ回路１５０２及び１５０４のスイッチングが、ハーフブリッジ回路３０２及び３０４のスイッチングと１８０°の位相外れとし得るように、ドライバ信号を生成することができる。ハーフブリッジ回路及び制御回路３０８は、集積回路３３０内に組み込むことが可能である。
【】
二相動作は、ハーフブリッジ回路のトランジスタにかかる電流ストレスを低減し、単相実装に対して回路面積の増加はわずかであるか又はまったく無い。二相は位相から１８０°外れて動作するため、二相動作は、入力フィルタ内を流れる電流の交流成分を低減することができる。
【】
図２５は、別の例示のアクティブセル均衡化回路２５０６の概略図である。アクティブセル均衡化回路２５０６は、バッテリセル２０２、２０４、５０８、及び５１０にそれぞれ結合されるハーフブリッジ回路３０２、３０４、５０２、及び５０４を含む。アクティブセル均衡化回路２５０６の例には、直列に結合される任意数のハーフブリッジ回路が含まれ得る。ハーフブリッジ回路は、集積回路３３０内に含まれ得る。アクティブセル均衡化回路２５０６はアクティブセル均衡化回路２２０６と同様であるが、アクティブセル均衡化回路２５０６において、インダクタは、キャパシタと直列にハーフブリッジ回路のスイッチノードに結合される。従って、アクティブセル均衡化回路２５０６において、２つのハーフブリッジ回路間の経路は、２つのインダクタ及び２つのキャパシタのみを含み得る。アクティブセル均衡化回路２５０６は、入力フィルタ回路５０６又は入力フィルタ回路６０６も含むことができる。図２５において、アクティブセル均衡化回路２５０６は、入力フィルタ回路５０６を含むように示されている。
【】
キャパシタが、各ハーフブリッジ回路のスイッチノードに結合される。キャパシタ２２０２の第１の端子が、ハーフブリッジ回路３０２のスイッチノードに結合される。キャパシタ２２０５の第１の端子が、ハーフブリッジ回路３０４のスイッチノードに結合される。キャパシタ２２１０の第１の端子が、ハーフブリッジ回路５０２のスイッチノードに結合される。キャパシタ２２１４の第１の端子が、ハーフブリッジ回路５０４のスイッチノードに結合される。
【】
インダクタが各キャパシタと直列に結合される。インダクタ２５０４の第１の端子が、キャパシタ２２０２の第２の端子に結合される。インダクタ２５０８の第１の端子が、キャパシタ２２０５の第２の端子に結合される。インダクタ２５１２の第１の端子が、キャパシタ２２１０の第２の端子に結合される。インダクタ２５１６の第１の端子が、キャパシタ２２２４の第２の端子に結合される。インダクタ２５０４の第２の端子が、インダクタ２５０８の第２の端子、インダクタ２５１２の第２の端子、及びインダクタ２５１６の第２の端子に結合される。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、５０２、及び５０４に結合される。制御回路３０８は、ハーフブリッジ回路におけるスイッチングを制御するドライバ信号を生成する。２つのバッテリ間で電荷を移動するためのハーフブリッジスイッチングは、図１８Ａ／図１８Ｂにおいて説明したものと同じとし得る。アクティブセル均衡化回路２５０６において、アクティブセル均衡化回路１７０６と同様に、制御回路３０８は、電荷が任意の２つのバッテリセル間で移動されるべきであるとき、ソーシング及びシンキングのハーフブリッジ回路のみをスイッチングすることができる。
【】
図２６は、切断スイッチを含むアクティブセル均衡化回路２５０６の一例の概略図である。切断スイッチは、ハーフブリッジ回路の選択されたセットを絶縁するために開くことができる。図２６のハーフブリッジ回路及び切断スイッチは、図１４に示されるものと同様である。図２６において、アクティブセル均衡化回路は、ハーフブリッジ回路１４００及び１４０２と、キャパシタ２６０２及び２６０４と、インダクタ２６０４及び２６０８と、トランジスタ１４０４とを含む。アクティブセル均衡化回路は、いくつかの例において、２つ以上のハーフブリッジ回路を含んでいてもよい。キャパシタ２６０２の第１の端子が、ハーフブリッジ回路１４０２のスイッチノードに結合され、キャパシタ２６０６の第１の端子が、ハーフブリッジ回路１４００のスイッチノードに結合される。インダクタ２６０４はキャパシタ２６０２と直列に結合され、インダクタ２６０８はキャパシタ２６０６と直列に結合される。２６０８の第１の端子が、２６０２の第２の端子に結合され、インダクタ２６０８の第１の端子が、キャパシタ２６０６の第２の端子に結合される。トランジスタ１４０４は、２６０４の第２の端子とインダクタ２６０８の第２の端子との間に結合される。
【】
アクティブセル均衡化回路２５０６は、トランジスタ１４０４の任意数のインスタンスを含み得る。例えば、アクティブセル均衡化回路は、各ハーフブリッジ回路（ハーフブリッジ回路の各近接する対の間）のためのトランジスタ１４０４のインスタンス、又は、一つ置きのハーフブリッジ回路のためのトランジスタ１４０４のインスタンス、又は、第４番目毎のハーフブリッジ回路、１０番目毎のハーフブリッジ回路などのためのトランジスタ１４０４のインスタンスを含み得る。ハーフブリッジ回路、トランジスタ１４０４、及び制御回路３０８は、集積回路３３０内に含めることができる。
【】
制御回路３０８は、トランジスタ１４０４の制御端子に結合される出力を含む。制御回路３０８は、ＡＢ＿ＣＴＬに基づいて、トランジスタ１４０４のターンオン及びターンオフを制御するために制御信号ＣＤを提供する。トランジスタ１４０４は、ＬＣ回路を介して結合されるハーフブリッジ回路の数を選択的に制御することを可能にする。
【】
図２７は、アクティブセル均衡化回路２５０６に基づく、二相動作のために構成されるアクティブセル均衡化回路の概略図である。図２７のアクティブセル均衡化回路は、図１５のアクティブセル均衡化回路と同様であるが、アクティブセル均衡化回路２０６のＬＣ配置ではなく、アクティブセル均衡化回路２５０６のＬＣ配置を用いる。図２４のアクティブセル均衡化回路において、ハーフブリッジ回路３０２及び３０４、キャパシタ２２０２及び２２０５、並びにインダクタ２５０４及び２５０８は、第１の位相として動作するように構成される。ハーフブリッジ回路１５０２及び１５０４、キャパシタ２７０２及び２７０６、並びにインダクタ２７０４及び２７０８は、第２の位相として動作するように構成される。ハーフブリッジ回路３０２及び１５０２は、バッテリセル２０２と並列に結合される。ハーフブリッジ回路３０４及び１５０４は、バッテリセル２０４と並列に結合される。アクティブセル均衡化回路は、各位相において直列に結合される任意数のハーフブリッジ回路を含み得る。図２７において、入力フィルタ回路５０６も示されている。いくつかの例は、入力フィルタ回路５０６の代わりに入力フィルタ回路６０６を含み得る。
【】
制御回路３０８は、ハーフブリッジ回路３０２、３０４、１５０２、及び１５０４に結合され、ハーフブリッジ回路のスイッチングを制御するドライバ信号Ｃ１、
、
Ｃ２、
、
Ｃ１’、
、
Ｃ２’、及び
を生成する。制御回路３０８は、ハーフブリッジ回路１５０２及び１５０４のスイッチングが、ハーフブリッジ回路３０２及び３０４のスイッチングと１８０°の位相外れとし得るように、ドライバ信号を生成することができる。ハーフブリッジ回路及び制御回路３０８は、集積回路３３０内に組み込むことが可能である。
【】
二相動作は、ハーフブリッジ回路のトランジスタにかかる電流ストレスを低減し、単相実装に対して回路面積の増加はわずかであるか又はまったく無い。二相は位相から１８０°外れて動作するため、二相動作は、入力フィルタ内を流れる電流の交流成分を低減させることができる。
【】
図２８は、バッテリモジュールを横切る均衡化を含むバッテリアセンブリ２８００のブロック図である。バッテリアセンブリ２８００は、バッテリモジュール２８０２１及び２８０２２～２８０２ｋを含む。各バッテリモジュールは、バッテリセルとアクティブセル均衡化回路とを含む。バッテリモジュール２８０２１は、ｍ個のバッテリセル２８０４１～２８０４ｍを含み、各々がアクティブセル均衡化回路２８０６１に結合される。アクティブセル均衡化回路２８０６１は、バッテリモジュール２８０２１のバッテリセル２８０４１から２８０４ｍまでの間の電荷を均衡化する。バッテリモジュール２８０２２は、バッテリモジュール２８０２１と直列に結合され、各々がアクティブセル均衡化回路２８０６２に結合されるｍ個のバッテリセル２８０４ｍ－１～２８０４２ｍを含む。アクティブセル均衡化回路２８０６２は、バッテリモジュール２８０２２のバッテリセル２８０４ｍ＋１から２８０４２ｍまでの間の電荷を均衡化する。バッテリモジュール２８０２ｋは、バッテリモジュール２８０２２と直列に結合され、各々がアクティブセル均衡化回路２８０６ｋに結合されるｍ個のバッテリセル２８０４ｎ－ｍ～２８０４ｎを含む。アクティブセル均衡化回路２８０６ｋは、バッテリモジュール２８０２ｋのバッテリセル２８０４ｎ－ｍから２８０４ｎまでの間の電荷を均衡化する。アクティブセル均衡化回路２８０６１、２８０６２、及び２８０６ｋは、アクティブセル均衡化回路２０６、アクティブセル均衡化回路１７０６、アクティブセル均衡化回路２２０６、アクティブセル均衡化回路２５０６、又は本明細書に記載された任意の他のアクティブセル均衡化回路の例とすることができる。
【】
バッテリアセンブリ２８００は、バッテリモジュール均衡化回路２８０７も含む。バッテリモジュール均衡化回路２８０７は、バッテリモジュール２８０２１から２８０２ｋまでの間の電荷を均衡化する。バッテリモジュール均衡化回路２８０７は、ハーフブリッジ回路２８０８１、及び２８０８２～２８０８ｋ、制御回路２８１４、構成要素２８１０１及び２８１０２～２８１０ｋ、並びに構成要素２８１２１～２８１２ｋ－１を含む。ハーフブリッジ回路２８０８１、及び２８０８２～２８０８ｋは、バッテリモジュール電圧定格のトランジスタを伴うハーフブリッジ回路３０２と同じとすることができる。制御回路２８１４は、ハーフブリッジ回路２８０８１、及び２８０８２～２８０８ｋに結合される。制御回路２８１４は、ハーフブリッジ回路のスイッチングを制御するドライバ信号Ｓ１、
、
Ｓ２、
、
ＳＫ、及び、
を生成する。
【】
構成要素２８１０１～２８１０ｋ及び構成要素２８１２１～２８１２ｋ－１は、本明細書に記載されたキャパシタ、インダクタ、コンダクタ、又はそれらの組み合わせ（例えば、直列組み合わせ）とすることができる。一例において、アクティブセル均衡化回路２０６におけるように、構成要素２８１０１～２８１０ｋはコンダクタであり、ＬＣ構成要素２８１２１～２８１２ｋ－１はＬＣ回路３０６の例である。こうした例において、制御回路２８１４は、アクティブセル均衡化回路について記載したように、ハーフブリッジ回路のスイッチングを制御する。
【】
別の例において、アクティブセル均衡化回路１７０６におけるように、構成要素２８１０１～２８１０ｋはインダクタであり、構成要素２８１２１～２８１２ｋ－１はキャパシタである。こうした例において、制御回路２８１４は、アクティブセル均衡化回路１７０６について記載したように、ハーフブリッジ回路のスイッチングを制御する。
【】
別の例において、アクティブセル均衡化回路２２０６におけるように、構成要素２８１０１～２８１０ｋはキャパシタであり、構成要素２８１２１～２８１２ｋ－１はインダクタである。こうした例において、アクティブセル均衡化回路２２０６について記載したように、制御回路２８１４はハーフブリッジ回路のスイッチングを制御する。
【】
別の例において、アクティブセル均衡化回路２５０６におけるように、構成要素２８１０１～２８１０ｋはインダクタと直列のキャパシタであり、構成要素２８１２１～２８１２ｋ－１はコンダクタである。こうした例において、アクティブセル均衡化回路２５０６について記載したように、制御回路２８１４はハーフブリッジ回路のスイッチングを制御する。
【】
バッテリモジュール均衡化回路２８０７の様々な例は、構成要素２８１２１～２８１２ｋ－１と直列のスイッチ、及び／又は、本明細書に記載されるような多相回路要素を含むことができる。
【】
本記載において、「結合」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、或る行為を行なうために、デバイスＡがデバイスＢを制御するための信号を生成する場合、（ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合され、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されることになる。
【】
また、本記載において、「～に基づく」という記述は、「少なくとも部分的に～に基づく」を意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意数の他の要因の関数であり得る。
【】
或るタスク又は機能を実施する「ように構成される」デバイスが、製造業者によって製造されるときに、その機能を実施するように構成（例えば、プログラミング及び／又は配線接続）され得、及び／又は、製造後にユーザによって、その機能及び／又は他の付加的又は代替の機能を実施するように構成可能（又は、再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介し得、ハードウェア構成要素の構築及び／又はレイアウト並びにデバイスの相互接続を介し得、或いはそれらの組み合わせであり得る。
【】
本明細書で用いられる際、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は、交換可能に用いられる。特に断りがない限り、これらの用語は一般に、デバイス要素、回路要素、集積回路、デバイス、又は、他の電子機器又は半導体構成要素の間の相互接続、又は終端を意味するために用いられている。
【】
特定の構成要素を含むものとして本明細書に記載される回路又はデバイスが、代わりに、記載される回路要素又はデバイスを形成するためにそれらの構成要素に結合されるように適合されてもよい。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタなど）、及び／又は、一つ又は複数の供給源（電圧源及び／又は電流源など）を含むものとして記載される構造が、代わりに、単一の物理デバイス内に半導体要素（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）のみを含んでいてもよく、製造時又は製造後のいずれかに、例えばエンドユーザ及び／又は第三者によって、記載される構造を形成するために受動要素及び／又は供給源の少なくともいくつかに結合されるように適合されてもよい。
【】
本明細書において特定のトランジスタの使用が記載されているが、代わりに、残りの回路要素へのわずかな変更又は変更無しに他のトランジスタ（又は等価のデバイス）が用いられてもよい。例えば、電界効果トランジスタ（「ＦＥＴ」）（ｎチャネルＦＥＴ（ＮＦＥＴ）又はｐチャネルＦＥＴ（ＰＦＥＴ）など）、バイポーラ接合トランジスタ（ＢＪＴ、例えばＮＰＮトランジスタ又はＰＮＰトランジスタ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び／又は、接合電界効果トランジスタ（ＪＦＥＴ）を、本明細書で開示されるデバイスの代わりに又はこれに関連して、用いてもよい。トランジスタは、空乏モード、ドレイン拡張デバイス、エンハンスメントモードデバイス、ナチュラルトランジスタ、又は他のタイプのデバイス構造トランジスタとし得る。また、デバイスは、シリコン基板（Ｓｉ）、炭化ケイ素基板（ＳｉＣ）、窒化ガリウム基板(ＧａＮ)、又はガリウムヒ素基板（ＧａＡｓ）内／上で実装され得る。
【】
特許請求の範囲において、トランジスタの制御入力及びその電流端子に言及され得る。ＦＥＴの文脈において、制御入力はゲートであり、電流端子はドレイン及びソースである。ＢＪＴの文脈において、制御入力はベースであり、電流端子はコレクタ及びエミッタである。
【】
本明細書において、ＦＥＴが「オン」であるとは、ＦＥＴの導通チャネルが存在し、ＦＥＴを介してドレイン電流が流れ得ることを意味する。本明細書において、ＦＥＴが「オフ」であるとは、導通チャネルは存在せず、ＦＥＴを介してドレイン電流が流れないことを意味する。しかしながら、「オフ」であるＦＥＴは、トランジスタのボディダイオードを介する電流フローを有し得る。
【】
本明細書に記載される回路は、構成要素の交換に先立って利用可能な機能性と少なくとも部分的に同様の機能性を提供するために、付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は、特に断りがない限り、概して、図示される抵抗器によって表されるインピーダンスの量を提供するために直列及び／又は並列に結合される、任意の一つ又は複数の要素を表す。例えば、本明細書において単一の構成要素として図示及び説明される抵抗器又はキャパシタを、代わりに、それぞれ、同じノード間で並列に結合される複数の抵抗器又はキャパシタとすることもできる。例えば、本明細書において単一の構成要素として図示及び説明される抵抗器又はキャパシタを、代わりに、それぞれ、単一の抵抗器又はキャパシタと同じ２つのノード間で直列に結合される、複数の抵抗器又はキャパシタとすることもできる。
【】
記載した例の特定の要素は或る集積回路内に含まれ、他の要素は集積回路の外部にあるが、他の例示の実施例において、付加的な又はより少ない特徴が集積回路に組み込まれてもよい。また、集積回路の外部にあるとして示される特徴のいくつか又はすべてが集積回路内に含まれてもよく、及び／又は、集積回路の内部にあるとして示されるいくつかの特徴が集積の外側に組み込まれてもよい。本明細書において用いられる際、「集積回路」という用語は、（１）半導体基板内／上に組み込まれる、（２）単一の半導体パッケージ内に組み込まれる、（３）同じモジュールに組み込まれる、及び／又は（４）同じプリント回路基板内／上に組み込まれる、一つ又は複数の回路を意味する。
【】
特許請求の範囲内で、記載される実施例において改変が可能であり、他の実施例も可能である。
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【国際調査報告】

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