特表2026-531679IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】ＢＡＷ共振器ベースの発振器
(51)【国際特許分類】
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】63/538,125
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(31)【優先権主張番号】18/399,974
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】アジャイ クマール レディ
(72)【発明者】
【氏名】アルパン サッカール
(72)【発明者】
【氏名】ピーヨーシュ ミラジュカール
(72)【発明者】
【氏名】ビチョイ バール
【テーマコード（参考）】
【Ｆターム（参考）】
5J079AA04
5J079BA23
5J079BA39
5J079FA05
5J079FA15
5J079FA22
5J079FA26
5J079FB12
5J079JA02
(57)【要約】
回路（１００）が、共振器（１０４）と、トランジスタ対（１０２）と、同相フィードバック回路（１０６）とを含む。トランジスタ対（１０２）は、共振器（１０４）の両端に交差結合される。同相フィードバック回路（１０６）は、トランジスタ対（１０２）に結合される。同相フィードバック回路（１０６）は、第１及び第２のディジェネレーションセル（１３２、１３４）を含む。第２のディジェネレーションセル（１３４）は、第１のディジェネレーションセル（１３２）に並列に接続される。第２のディジェネレーションセル（１３４）は、トランジスタ対（１０２）を介して流れる電流を切り替え可能に変化させるように構成される。
【特許請求の範囲】
【請求項】
回路であって、
第１の端子と第２の端子とを有する共振器と、
前記共振器の前記第１の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第２の端子に結合される制御端子と、を有する第１のトランジスタと、
前記共振器の前記第２の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第１の端子に結合される制御端子と、を有する第２のトランジスタと、
前記第１のトランジスタの前記第２の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第１の端子に結合される制御端子と、を有する第３のトランジスタと、
前記第３のトランジスタの前記第２の端子と基準電圧端子との間に結合される、第１の抵抗器と、
前記第１のトランジスタの前記第２の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第１の端子に結合される制御端子と、を有する第４のトランジスタと、
前記第４のトランジスタの前記第２の端子と前記基準電圧端子との間に直列に結合される、第２の抵抗器及び第１のスイッチと、
前記第２のトランジスタの前記第２の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第２の端子に結合される制御端子と、を有する第５のトランジスタと、
前記第５のトランジスタの前記第２の端子と前記基準電圧端子との間に結合される、第３の抵抗器と、
前記第２のトランジスタの前記第２の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第２の端子に結合される制御端子と、を有する第６のトランジスタと、
前記第６のトランジスタの前記第２の端子と前記基準電圧端子との間に直列に結合される、第４の抵抗器及び第２のスイッチと、
を含む、回路。
【請求項】
請求項１に記載の回路であって、
前記共振器の前記第１の端子に結合される第１の端子と、第２の端子と、前記共振器の前記第２の端子に結合される制御端子と、を有する第７のトランジスタと、
前記共振器の前記第２の端子に結合される第１の端子と、前記第７のトランジスタの前記第２の端子に結合される第２の端子と、前記共振器の前記第１の端子に結合される制御端子と、を有する第８のトランジスタと、
を更に含む、回路。
【請求項】
請求項２に記載の回路であって、
前記第１のトランジスタの前記制御端子と前記共振器の前記第２の端子との間に結合される、第５の抵抗器と、
前記第２のトランジスタの前記制御端子と前記共振器の前記第１の端子との間に結合される、第６の抵抗器と、
前記第７のトランジスタの前記制御端子と前記共振器の前記第２の端子との間に結合される、第７の抵抗器と、
前記第８のトランジスタの前記制御端子と前記共振器の前記第１の端子との間に結合される、第８の抵抗器と、
を更に含む、回路。
【請求項】
請求項３に記載の回路であって、
前記第１のトランジスタの前記制御端子と前記共振器の前記第２の端子との間に結合される、第１のコンデンサと、
前記第２のトランジスタの前記制御端子と前記共振器の前記第１の端子との間に結合される、第２のコンデンサと、
を更に含む、回路。
【請求項】
請求項２に記載の回路であって、
第１の端子と、前記第７のトランジスタの前記第２の端子に結合される第２の端子と、バイアス電圧回路に結合される制御端子と、を有する第９のトランジスタと、
第１の端子と、前記第７のトランジスタの前記第２の端子に結合される第２の端子と、前記第９のトランジスタの前記制御端子に結合される制御端子と、を有する第１０のトランジスタと、
前記第１０のトランジスタの前記第１の端子に結合される第１の端子と、前記第９のトランジスタの前記第１の端子に結合される第２の端子と、制御端子と、を有する第３のスイッチと、
を更に含む、回路。
【請求項】
請求項５に記載の回路であって、前記第３のスイッチの前記制御端子に結合される出力を有する制御回路を更に含み、前記制御回路が、所定のスタートアップタイミング機能に基づいて前記第３のスイッチを閉じるように構成される、回路。
【請求項】
請求項６に記載の回路であって、
前記第９のトランジスタの前記第１の端子に結合される第１の端子と、前記第７のトランジスタの前記第２の端子に結合される第２の端子と、前記第９のトランジスタの前記制御端子に結合される制御端子と、を有する第１１のトランジスタと、
前記第９のトランジスタの前記第１の端子に結合される第１の端子と、前記第７のトランジスタの前記第２の端子に結合される第２の端子と、前記第９のトランジスタの前記制御端子に結合される制御端子と、を有する第１２のトランジスタと、
前記第１２のトランジスタの前記第１の端子に結合される第１の端子と、前記第９のトランジスタの前記第１の端子に結合される第２の端子と、前記制御回路の第２の出力に結合される制御端子と、を有する第４のスイッチと、
を更に含む、回路。
【請求項】
請求項７に記載の回路であって、前記制御回路が、前記制御回路が前記第３のスイッチを閉じてから所定の時間後に前記第４のスイッチを閉じるように構成される、回路。
【請求項】
回路であって、
共振器と、
前記共振器の両端に交差結合されるトランジスタ対と、
前記トランジスタ対に結合される同相フィードバック回路と、
を含み、
前記同相フィードバック回路が、第１のディジェネレーションセルと、前記第１のディジェネレーションセルに並列に接続される第２のディジェネレーションセルと、を含み、前記第２のディジェネレーションセルが、前記トランジスタ対を介して流れる電流を切り替え可能に変化させるように構成される、回路。
【請求項】
請求項９に記載の回路であって、
前記第１のディジェネレーションセルが、前記トランジスタ対と基準電圧端子との間に直列に結合される、第１のトランジスタ及び第１の抵抗器を含み、
前記第２のディジェネレーションセルが、前記トランジスタ対と前記基準電圧端子との間に直列に結合される、第２のトランジスタ、第２の抵抗器、及びスイッチを含む、
回路。
【請求項】
請求項９に記載の回路であって、
前記トランジスタ対が第１のトランジスタ対であり、
前記回路が、
前記共振器の両端に交差結合される第２のトランジスタ対と、
前記第２のトランジスタ対に結合される電流ランプ回路と、
を含み、
前記電流ランプ回路が、前記第２のトランジスタ対における電流の流れを時間の関数として増加させるように構成される、回路。
【請求項】
請求項１１に記載の回路であって、前記電流ランプ回路が、
前記第２のトランジスタ対と電力端子との間に結合される第１のトランジスタと、
前記第２のトランジスタ対と電力端子との間で前記第１のトランジスタに並列に結合される第１のランプセルであって、前記第２のトランジスタ対と前記電力端子との間に直列に結合される第２のトランジスタ及び第１のスイッチを含む、前記第１のランプセルと、
前記第２のトランジスタ対と前記電力端子との間で前記第１のランプセルに並列に結合される第２のランプセルであって、前記第２のトランジスタ対と前記電力端子との間に直列に結合される第３のトランジスタ及び第２のスイッチを含む、前記第２のランプセルと、
を含む、回路。
【請求項】
請求項１２に記載の回路であって、前記電流ランプ回路が、前記第１のスイッチと前記第２のスイッチとに結合されるランプ制御回路を含み、前記ランプ制御回路が、前記第１のスイッチ及び前記第２のスイッチを順次閉じるように構成される、回路。
【請求項】
請求項１１に記載の回路であって、
前記第１のトランジスタ対が、第１のトランジスタ及び第２のトランジスタを含み、
前記第２のトランジスタ対が、第３のトランジスタ及び第４のトランジスタを含み、
前記回路が、
前記第１のトランジスタの制御端子と前記共振器の第１の端子との間に結合される、第１の抵抗器と、
前記第２のトランジスタの制御端子と前記共振器の第２の端子との間に結合される、第２の抵抗器と、
前記第３のトランジスタの制御端子と前記共振器の第１の端子との間に結合される、第３の抵抗器と、
前記第４のトランジスタの制御端子と前記共振器の第２の端子との間に結合される、第４の抵抗器と、
を含む、回路。
【請求項】
請求項１４に記載の回路であって、前記第１、第２、第３、及び第４の抵抗器の抵抗が、前記共振器の基本周波数を上回る周波数を減衰させるローパスフィルタを提供するように選択される、回路。
【請求項】
クロック生成器回路であって、
発振器回路と、
前記発振器回路に結合される分周器回路と、
前記分周器回路に結合されるドライバ回路と、
を含み、
前記発振器回路が、
共振器と、
前記共振器の両端に交差結合されるトランジスタ対と、
前記トランジスタ対に結合される同相フィードバック回路と、
を含み、
前記同相フィードバック回路が、第１のディジェネレーションセルと、前記第１のディジェネレーションセルに並列に接続される第２のディジェネレーションセルとを含み、前記第２のディジェネレーションセルが、前記トランジスタ対を介して流れる電流を切り替え可能に変化させるように構成される、
クロック生成器回路。
【請求項】
請求項１６に記載のクロック生成器回路であって、
前記第１のディジェネレーションセルが、前記トランジスタ対と基準電圧端子との間に直列に結合される、第１のトランジスタ及び第１の抵抗器を含み、
前記第２のディジェネレーションセルが、前記トランジスタ対と基準電圧端子との間に直列に結合される、第２のトランジスタ、第２の抵抗器、及びスイッチを含む、
クロック生成器回路。
【請求項】
請求項１６に記載のクロック生成器回路であって、
前記トランジスタ対が第１のトランジスタ対であり、
前記発振器回路が、
前記共振器の両端に交差結合される第２のトランジスタ対と、
前記第２のトランジスタ対に結合される電流ランプ回路と、
を含み、
前記電流ランプ回路が、前記第２のトランジスタ対における電流の流れを時間の関数として増加させるように構成される、
クロック生成器回路。
【請求項】
請求項１６に記載のクロック生成器回路であって、前記電流ランプ回路が、
前記第２のトランジスタ対と電力端子との間に結合される第１のトランジスタと、
前記第２のトランジスタ対と電力端子との間で前記第１のトランジスタに並列に結合される第１のランプセルであって、前記第２のトランジスタ対と電力端子との間に直列に結合される、第２のトランジスタ及び第１のスイッチを含む、前記第１のランプセルと、
前記第２のトランジスタ対と前記電力端子との間で前記第１のランプセルに並列に結合される第２のランプセルであって、前記第２のトランジスタ対と前記電力端子との間に直列に結合される、第３のトランジスタ及び第２のスイッチを含む、前記第２のランプセルと、
前記第１のスイッチ及び前記第２のスイッチに結合されるランプ制御回路であって、前記第１のスイッチ及び前記第２のスイッチを順次閉じるように構成される、前記ランプ制御回路と、
を含む、クロック生成器回路。
【請求項】
請求項１８に記載のクロック生成器回路であって、
前記第１のトランジスタ対が第１のトランジスタと第２のトランジスタとを含み、
前記第２のトランジスタ対が第３のトランジスタと第４のトランジスタとを含み、
前記発振器回路が、
前記第１のトランジスタの制御端子と前記共振器の第１の端子との間に結合される、第１の抵抗器と、
前記第２のトランジスタの制御端子と前記共振器の第２の端子との間に結合される、第２の抵抗器と、
前記第３のトランジスタの制御端子と前記共振器の第１の端子との間に結合される、第３の抵抗器と、
前記第４のトランジスタの制御端子と前記共振器の第２の端子との間に結合される、第４の抵抗器と、
を含み、
前記第１、第２、第３、及び第４の抵抗器の抵抗が、前記共振器の基本周波数を上回る周波数を減衰させるローパスフィルタを提供するように選択される、クロック生成器回路。

【発明の詳細な説明】
【背景技術】
【】
共振器は、共振周波数と呼ばれる周波数で自然に発振するデバイス又はシステムである。共振器は、例えば、水晶共振器（石英共振器としても知られる）、インダクタンス-キャパシタンス（ＬＣ）共振器、又はマイクロエレクトロメカニカルシステム（ＭＥＭＳ）共振器であり得る。共振器は概して、発振器をつくるために能動回路要素と組み合わされた受動デバイスである。発振器は、共振周波数で周期的信号を生成する。例えば、水晶発振器は、振動する水晶の機械的共振を用いて、非常に精密な周波数を備える電気信号を生成する電子回路である。水晶発振器は、時間を追跡し続けるための周波数を生成するため、又はデジタル集積回路のためのクロック信号を生成するために用いられ得る。ＭＥＭＳ共振器は、時間を追跡し続けるため、並びに、アナログ及びデジタル集積回路のための安定したクロック信号を生成するために、水晶共振器の代わりに用いられ得る。
【発明の概要】
【】
一例において、回路が、共振器と、第１、第２、第３、第４、第５、及び第６のトランジスタと、第１、第２、第３、及び第４の抵抗器と、第１及び第２のスイッチとを含む。共振器は、第１及び第２の端子を有する。第１のトランジスタは、第１の端子と第２の端子と制御端子とを有する。第１のトランジスタの第１の端子は、共振器の第１の端子に結合される。制御端子は、共振器の第２の端子に結合される。第２のトランジスタは、第１の端子と第２の端子と制御端子とを有する。第２のトランジスタの第１の端子は、共振器の第２の端子に結合される。第２のトランジスタの制御端子は、共振器の第１の端子に結合される。第３のトランジスタは、第１の端子と第２の端子と制御端子とを有する。第３のトランジスタの第１の端子は、第１のトランジスタの第２の端子に結合される。第３のトランジスタの制御端子は、共振器の第１の端子に結合される。第１の抵抗器は、第３のトランジスタの第２の端子と基準電圧端子との間に結合される。第４のトランジスタは、第１の端子と第２の端子と制御端子とを有する。第４のトランジスタの第１の端子は、第１のトランジスタの第２の端子に結合される。第４のトランジスタの制御端子は、共振器の第１の端子に結合される。第２の抵抗器及び第１のスイッチは、第４のトランジスタの第２の端子と基準電圧端子との間に直列に結合される。第５のトランジスタは、第１の端子と第２の端子と制御端子とを有する。第５のトランジスタの第１の端子は、第２のトランジスタの第２の端子に結合される。第５のトランジスタの制御端子は、共振器の第２の端子に結合される。第３の抵抗器は、第５のトランジスタの第２の端子と基準電圧端子との間に結合される。第６のトランジスタは、第１の端子と第２の端子と制御端子とを含む。第６のトランジスタの第１の端子は、第２のトランジスタの第２の端子に結合される。第６のトランジスタの制御端子は、共振器の第２の端子に結合される。第４の抵抗器及び第２のスイッチは、第６のトランジスタの第２の端子と基準電圧端子との間に直列に結合される。
【】
別の例において、回路が、共振器とトランジスタ対と同相フィードバック回路とを含む。トランジスタ対は、共振器の両端に交差結合される。同相フィードバック回路はトランジスタ対に結合される。同相フィードバック回路は、第１及び第２のディジェネレーションセルを含む。第２のディジェネレーションセルは、第１のディジェネレーションセルに並列に接続される。第２のディジェネレーションセルは、トランジスタ対を介する電流の流れを切り替え可能に変化させるように構成される。
【】
更なる例において、クロック生成器回路が、発振器回路と、分周器回路と、ドライバ回路とを含む。分周器回路は発振器回路に結合される。ドライバ回路は、分周器回路に結合される。発振器回路は、共振器と、トランジスタ対と、同相フィードバック回路とを含む。トランジスタ対は、共振器の両端に交差結合される。同相フィードバック回路は、トランジスタ対に結合される。同相フィードバック回路は、第１及び第２のディジェネレーションセルを含む。第２のディジェネレーションセルは、第１のディジェネレーションセルに並列に接続される。第２のディジェネレーションセルは、トランジスタ対を介する電流の流れを切り替え可能に変化させるように構成される。
【図面の簡単な説明】
【】
【図】バルク音響波（ＢＡＷ）共振器と可変同相フィードバックとを含む、例示の発振器回路の概略図である。
【】
【図】図１の発振器回路における例示の小信号ループ利得と大信号ループ利得を示すグラフである。
【】
【図】ＢＡＷ共振器と電流ランピングとを含む、例示の発振器回路の概略図である。
【】
【図】図３の発振器回路の異なる電流に対する小信号利得の例を示すグラフである。
【】
【図】図４のグラフの拡大部分を示すグラフである。
【】
【図】図３の発振器回路の例示の小信号利得と対応する大信号利得とを示すグラフである。
【】
【図】ＢＡＷ共振器と高周波数利得を低減するためのローパスフィルタリングとを含む、例示の発振器回路の概略図である。
【】
【図】図７の発振器回路のより高い周波数における小信号利得の低減の例を示すグラフである。
【】
【図】ＢＡＷ共振器、可変同相フィードバック、電流ランピング、及びローパスフィルタリングを含む、例示の発振器回路の概略図である。
【】
【図】本明細書で説明されるような発振器回路を含む、例示のクロック生成器回路のブロック図である。
【発明を実施するための形態】
【】
バルク音響波（ＢＡＷ）共振器などの共振器を含む発振器回路は、共振器の所望の基本周波数以外の周波数で発振することができる。いくつかの場合において、発振器回路は、共振器の基本周波数よりも高い又は低い寄生周波数で発振し得る。いくつかの発振器回路は、寄生発振を防止するためにインダクタ-コンデンサフィルタを含み得るが、これは相当な回路面積を消費し得る。或いは、寄生発振を呈するデバイスは廃棄される場合があるが、これは歩留まりを低下させる。
【】
寄生周波数での利得を低減するために大きなインダクタ及びコンデンサを含む受動フィルタを使用する代わりに、本明細書で説明されるような発振器回路は、寄生発振を除去するために、線形化された同相フィードバックループ及び／又は発振器回路における電流のランピングを含み得る。いくつかの例は、基本周波数より高い周波数での寄生発振を除去するために、共振器の基本周波数を上回る周波数での利得を低減するために発振器のトランジスタの制御端子に直列の抵抗器を含み得る。
【】
図１は、例示の発振器回路１００の概略図である。発振器回路１００は、トランジスタ対１０２と、共振器１０４と、同相フィードバック回路１０６と、トランジスタ対１０８と、コンデンサ１１８、１２０、１２６、及び１２８と、抵抗器１２２及び１２４と、トランジスタ１６２及び１６４とを含む。共振器１０４は、ＢＡＷ共振器又は別のタイプの共振器とし得る。インダクタ１３０及び／又はインダクタ１３１が、トランジスタ対１０２の端子とトランジスタ対１０８の端子との間で共振器１０４に直列に結合され得る。インダクタ１３０及び１３１は、構成要素又は寄生とし得る。コンデンサ１２０は、トランジスタ対１０２の端子とトランジスタ対１０８の端子との間で共振器１０４に並列に結合される。コンデンサ１２０のキャパシタンスは、発振器回路１００の発振周波数の調整を提供するために可変とし得る。
【】
トランジスタ対１０２は、トランジスタ１１０及び１１２を含む。トランジスタ１１０及び１１２は、図示のように、ｎ型電界効果トランジスタ（ＮＦＥＴ）とし得る。トランジスタ１１０及び１１２は、共振器１０４の両端に交差結合される。そのため、トランジスタ１１０の第１の電流端子、又は単に端子（例えば、ドレイン）が、共振器１０４の第１の端子に結合され、トランジスタ１１０の制御端子（例えば、ゲート）が、共振器１０４の第２の端子に結合される。また、交差結合構成において、トランジスタ１１２の第１の電流端子（例えば、ドレイン）が、共振器１０４の第２の端子に結合され、トランジスタ１１２の制御端子（例えば、ゲート）が、共振器１０４の第１の端子に結合される。トランジスタ１１０の第２の電流端子（例えば、ソース）が、同相フィードバック回路１０６とコンデンサ１１８の第１の導体（端子とも呼ばれる）とに結合される。トランジスタ１１２の第２の電流端子（例えば、ソース）が、同相フィードバック回路１０６とコンデンサ１１８の第２の導体（端子とも呼ばれる）とに結合される。コンデンサ１１８は、低周波数でのトランジスタ対１０２の利得寄与の制御を提供する。コンデンサ１１８は、キャパシタンスのプロセス変動に対する調整を可能にするために可変とし得る。
【】
トランジスタ対１０８は、トランジスタ１１４及び１１６を含む。トランジスタ１１４及び１１６は、図示のように、ｐ型電界効果トランジスタ（ＰＦＥＴ）とし得る。トランジスタ１１４及び１１６は、共振器１０４の両端に交差結合される。そのため、トランジスタ１１４の第１の電流端子（例えば、ドレイン）が、共振器１０４の第１の端子に結合され、トランジスタ１１４の制御端子（例えば、ゲート）が、コンデンサ１２８を介して共振器１０４の第２の端子に結合される。また、交差結合構成において、トランジスタ１１６の第１の電流端子（例えば、ドレイン）が、共振器１０４の第２の端子に結合され、トランジスタ１１６の制御端子（例えば、ゲート）が、コンデンサ１２６を介して共振器１０４の第１の端子に結合される。トランジスタ１１４の第２の電流端子（例えば、ソース）が、この例ではトランジスタ１６２である電流源に結合される。トランジスタ１１６の第２の電流端子（例えば、ソース）が、この例ではトランジスタ１６４である電流源に結合される。抵抗器１２２は、トランジスタ１１４の制御端子とバイアス電圧回路（図示せず）との間で、バイアス電圧端子ＶＢＩＡＳにおいて結合される。ＶＢＩＡＳにおいて提供されるバイアス電圧は、発振器回路１００のいくつかの例において０．５～０．７ボルトの範囲であり得る。抵抗器１２４は、トランジスタ１１６の制御端子とバイアス電圧回路との間で、バイアス電圧端子ＶＢＩＡＳにおいて結合される。抵抗器１２２及びコンデンサ１２８は、第１のハイパスフィルタを形成し、抵抗器１２４及びコンデンサ１２６は、低周波数でのトランジスタ対１０８の利得を制御するための第２のハイパスフィルタを形成する。抵抗器１２２及び１２４の抵抗は、プロセス変動に伴うフィルタカットオフ周波数の制御を提供するために可変とし得る。
【】
トランジスタ１６２及び１６４は、発振器回路１００に電流を提供する。トランジスタ１６２の第１の電流端子（例えば、ソース）が、電力端子Ｖｄｄに結合され、トランジスタ１６２の第２の電流端子（例えば、ドレイン）が、トランジスタ１１４の第２の電流端子に結合される。トランジスタ１６２の制御端子（例えば、ゲート）が、バイアス回路１６６に結合される。バイアス回路１６６は、トランジスタ１６２及び１６４にバイアス電圧１６８を提供する。トランジスタ１６４は、トランジスタ１６２に並列に結合される。より具体的には、トランジスタ１６４の第１の電流端子（例えば、ソース）が、トランジスタ１６２の第１の電流端子と電力端子Ｖｄｄとに結合される。トランジスタ１６４の第２の電流端子（例えば、ドレイン）が、トランジスタ１１６の第２の電流端子に結合される。トランジスタ１６４の制御端子（例えば、ゲート）が、バイアス電圧１６８を受け取るためにバイアス回路１６６に結合される。バイアス電圧１６８は、バイアス回路１６６のいくつかの例において０．５～０．７ボルトの範囲とし得る。トランジスタ１６２及び１６４は、図示のように、ＰＦＥＴとし得る。
【】
同相フィードバック回路１０６は、ディジェネレーションセル１３２、１３４、１３６、及び１３８を含む。ディジェネレーションセル１３２及びディジェネレーションセル１３４は、トランジスタ１１０に結合される。ディジェネレーションセル１３６及びディジェネレーションセル１３８は、トランジスタ１１２に結合される。ディジェネレーションセル１３２及びディジェネレーションセル１３８は、固定導体によって基準電圧端子１６０（例えば、接地）に結合される。ディジェネレーションセル１３４及びディジェネレーションセル１３６は、スイッチによって基準電圧端子１６０に切り替え可能に結合される。同相フィードバック回路１０６の例には、ディジェネレーションセル１３４の複数のインスタンスと、ディジェネレーションセル１３６の複数のインスタンスとが含まれ得る。ディジェネレーションセル１３４及びディジェネレーションセル１３６の各インスタンスは、独立して制御され得る。従って、トランジスタ対１０２と基準電圧端子１６０との間の経路の抵抗は、基準電圧端子１６０に電流を導通させるディジェネレーションセルの数を制御することによって変化させることができる。
【】
ディジェネレーションセル１３２は、トランジスタ１４０及び抵抗器１４２を含む。トランジスタ１４０の第１の電流端子（例えば、ドレイン）が、トランジスタ１１０の第２の電流端子に結合される。抵抗器１４２は、トランジスタ１４０の第２の電流端子（例えば、ソース）と基準電圧端子１６０との間に結合される。トランジスタ１４０の制御端子（例えば、ゲート）が、共振器１０４の第１の端子に結合される。
【】
ディジェネレーションセル１３４は、トランジスタ１４４、抵抗器１４６、及びスイッチ１４８を含む。スイッチ１４８は、電界効果トランジスタ又は他のスイッチングデバイスを含んでいてもよい。トランジスタ１４４の第１の電流端子（例えば、ドレイン）が、トランジスタ１４０の第１の電流端子に結合される。トランジスタ１４４の制御端子（例えば、ゲート）が、トランジスタ１４０の制御端子に結合される。抵抗器１４６及びスイッチ１４８は、トランジスタ１４４の第２の電流端子（例えば、ソース）と基準電圧端子１６０との間に直列に結合される。
【】
ディジェネレーションセル１３８は、トランジスタ１５６及び抵抗器１５８を含む。トランジスタ１５６の第１の電流端子（例えば、ドレイン）が、トランジスタ１１２の第２の電流端子に結合される。抵抗器１５８は、トランジスタ１５６の第２の電流端子（例えば、ソース）と基準電圧端子１６０との間に結合される。トランジスタ１５６の制御端子（例えば、ゲート）が、共振器１０４の第２の端子に結合される。
【】
ディジェネレーションセル１３６は、トランジスタ１５０、抵抗器１５２、及びスイッチ１５４を含む。スイッチ１５４は、電界効果トランジスタ又は他のスイッチングデバイスを含んでいてもよい。トランジスタ１５０の第１の電流端子（例えば、ドレイン）が、トランジスタ１５６の第１の電流端子に結合される。トランジスタ１５０の制御端子（例えば、ゲート）が、トランジスタ１５６の制御端子に結合される。抵抗器１５２及びスイッチ１５４は、トランジスタ１５０の第２の電流端子（例えば、ソース）と基準電圧端子１６０との間に直列に結合される。
【】
図２は、発振器回路１００における小信号ループ利得と大信号ループ利得の例を示すグラフである。図２において、曲線２０４は、発振器回路１００の小信号ループ利得を表す。図２において、曲線２０２は、同相フィードバック回路１０６の可変ディジェネレーションを備えない発振器回路における大信号ループ利得を表す。そのような回路では、同相フィードバックトランジスタ内の電流が変調され得、これによりフィードバックループ内に非線形相互コンダクタンス（ｇｍ）成分が生成され、低周波数での大信号インピーダンスの増加を引き起こし、その結果、曲線２０２に示すように０ｄＢを超える低周波数ピークが生じる。低周波数利得ピークは、共振器の基本周波数での発振に加えて、又はその代わりに、低周波数発振を引き起こす可能性がある。
【】
同相フィードバック回路１０６は、同相フィードバック回路１０６のトランジスタの非線形ｇｍ成分の影響を低減することによって、曲線２０２の低周波数ピークが生じることを防止する抵抗性ディジェネレーションを提供する。
ここで、ｇｍ,ｅｆｆは、同相フィードバック回路１０６の実効相互コンダクタンスであり、ｇｍは、同相フィードバック回路１０６のトランジスタの相互コンダクタンスであり、ＲＥは、同相フィードバック回路１０６の並列ディジェネレーション抵抗器の抵抗である。
【】
式（１）は、ｇｍＲＥが１より大きい場合、同相フィードバック回路１０６の実効相互コンダクタンス（ｇｍ,ｅｆｆ）が同相フィードバック回路１０６のディジェネレーション抵抗器（抵抗器１４２、１４６、１５２、及び１５８）の抵抗（ＲＥ）の関数であることを示している。従って、同相フィードバック回路１０６のｇｍは、ディジェネレーションによって制御することができ、曲線２０２によって有効化される低周波数発振を防止することができる。しかしながら、プロセス及び電圧にわたって一定の振幅を維持するためには、発振器電流を変化させる必要があり、これによりｇｍが大幅に変化する。これはｇｍＲＥも同様に変化させる。電流の値が低い場合、ｇｍＲＥ＜＜１及びｇｍ,ｅｆｆ＝ｇｍであり、この場合、所望のディジェネレーションが固定ディジェネレーションでは得られない可能性がある。発振器回路１００は、発振器回路１００によって引き出される電流に基づいて同相フィードバック回路１０６において有効化されるディジェネレーションセル１３４及び１３６の数を（スイッチ１４８及びスイッチ１５４を閉じることによって）調整することによってｇｍＲＥを一定（又はほぼ一定）に保つことで、この問題に対処する。例えば、活性化されるディジェネレーションセルの数は１００の製造／試験時に選択され得、ディジェネレーションセルのスイッチを製造、試験、又は動作時に閉じて、所望のディジェネレーションを設定することができる。
【】
図２において、曲線２０６は発振器回路１００の大信号ループ利得を表す。同相フィードバック回路１０６は、曲線２０２によって有効化される低周波数発振を防止するために、低周波数で大信号ループ利得を０ｄＢ未満に保持する。
【】
図３は、例示の発振器回路３００の概略図である。発振器回路３００は発振器回路１００と類似している。発振器回路３００は、トランジスタ対１０２、共振器１０４、トランジスタ対１０８、コンデンサ１１８、１２０、１２６、及び１２８、並びに、抵抗器１２２及び１２４を含む。発振器回路３００は同相フィードバック回路３１４を含み、同相フィードバック回路３１４は、図示のように、トランジスタ１４０及び１５６のみを含み、それらの第２の端子は基準電圧端子１６０に直接結合される。発振器回路３００のいくつかの例において、同相フィードバック回路１０６を同相フィードバック回路３１４として使用してもよい。
【】
発振器回路３００はまた電流ランプ回路３１６を組み込んでおり、電流ランプ回路３１６は、トランジスタ１６２、１６４、ランプセル３１８及び３２０、並びに、制御回路３１８を含む。ランプセル３１８は、トランジスタ３０４及びスイッチ３０６を含む。ランプセル３２０は、トランジスタ３０８及びスイッチ３１０を含む。トランジスタ３０４及び３０８は、図示のようにＰＦＥＴとし得る。図３は２つのランプセルを示しているが、電流ランプ回路３１６は２つより多くのランプセルを含んでいてもよい。
【】
ランプセル３１８において、トランジスタ３０４及びスイッチ３０６は、トランジスタ３０４の第１の電流端子（例えば、ソース）が、スイッチ３０６を介してトランジスタ１６２及び１６４の第１の電流端子に結合されるように、直列に結合される。また、トランジスタ３０４の第２の電流端子（例えば、ドレイン）が、トランジスタ１６２及び１６４の第２の電流端子に結合される。トランジスタ３０４の制御端子（例えば、ゲート）が、バイアス電圧１６８を受け取るためにバイアス回路１６６に結合される。ランプセル３２０において、トランジスタ３０８及びスイッチ３１０は、トランジスタ３０８の第１の電流端子（例えば、ソース）が、スイッチ３１０を介してトランジスタ１６２及び１６４の第１の電流端子に結合されるように、直列に結合される。また、トランジスタ３０８の第２の電流端子（例えば、ドレイン）が、トランジスタ１６２の第２の電流端子に結合される。トランジスタ３０８の制御端子（例えば、ゲート）が、バイアス電圧１６８を受け取るためにバイアス回路１６６に結合される。
【】
スイッチ３０６及びスイッチ３１０は、スイッチ３０６及びスイッチ３１０の開閉を制御する制御信号（Ｃ１及びＣＮ）を受信するために制御回路３１８（ランプ制御回路とも呼ばれる）に結合される。電流ランプ回路３１６の例には、Ｖｄｄとトランジスタ対１０８との間でトランジスタ１６２及び１６４に並列に結合された２つより多くのランプセルが含まれ得る。発振器回路３００のスタートアップ時に、制御回路３１８は、発振器回路３００内の電流の流れを徐々に増加させるために、スイッチ３０６及びスイッチ３１０（並びに、所定のスタートアップタイミング機能に従った任意の数の付加的なスイッチ）を閉じるタイミングを決めるることができる。発振器回路３００において、発振は、ループ利得が１より大きい周波数で生じ得る。ループ利得は相互コンダクタンスの関数であり、相互コンダクタンスは、電流の流れに依存する。電流ランプ回路３１６は、スタートアップ時に発振器回路３００内を流れる電流を徐々に増加させることにより、所望の周波数（例えば、共振器１０４の基本周波数）での信頼性の高いスタートアップ発振を提供する。共振器１０４は、基本周波数で高インピーダンスを有し、これにより発振器回路３００の利得は、基本周波数において、より高い又はより低いピークよりも高くなる。従って、電流ランプ回路３１６が発振器回路３００内を流れる電流を増加させるにつれて、基本周波数での利得が最初に０ｄＢを超え、これにより発振は基本周波数でのみ開始する。
【】
図４及び図５は、スタートアップ時に電流が増加するにつれて（例えば、スイッチ３０６の後、所定の時間後にスイッチ３１０が閉じられる際）発振器回路３００において小信号利得が増加する例を示すグラフである。図５は、図４の間隔４０８における、曲線４０２、４０４、及び４０６の拡大図である。曲線４０２は、第１の電流における発振器回路３００の利得を表す。曲線４０４は、第１の電流よりも高い第２の電流における発振器回路３００の利得を表す。曲線４０６は、第２の電流よりも高い第３の電流における発振器回路３００の利得を表す。図５は、発振器回路３００の小信号利得が共振器１０４の基本周波数でのみ０ｄＢを超えることを示している。
【】
図６は、発振器回路３００における大信号ループ利得６０４及び小信号ループ利得６０２の例を示すグラフである。大信号利得は基本周波数より低いすべての周波数で０ｄＢ未満に留まり、そのため、発振は共振器１０４の基本周波数で安定する。
【】
図７は、例示の発振器回路７００の概略図である。発振器回路７００は発振器回路１００及び／又は発振器回路３００と類似している。発振器回路７００は、トランジスタ対１０２、共振器１０４、トランジスタ対１０８、コンデンサ１１８、１２０、１２６、及び１２８、並びに、抵抗器１２２及び１２４を含む。発振器回路７００は同相フィードバック回路３１４を含む。発振器回路７００のいくつかの例において、同相フィードバック回路１０６を同相フィードバック回路３１４として使用してもよい。発振器回路７００のいくつかの例には、電流ランプ回路３１６も含まれ得る。
【】
発振器回路７００は、高周波数での小信号ループ利得を低減することにより、発振器回路１００及び発振器回路３００と比較して、共振器１０４の基本周波数を上回る周波数で付加的なマージンを提供する。付加的なマージンは、経年変化、ボンドワイヤインダクタンスの変化などに関連する、高周波数での発振に対する発振器回路７００の耐性を高めることができる。増加したマージンは、トランジスタ１１４、１１６、１１０、及び１１２の制御端子において抵抗器７０２、７０４、７０６、及び７０８を追加することによって提供される。抵抗器７０２、７０４、７０６、及び７０８の抵抗は、共振器１０４の基本周波数を上回る周波数を減衰させる所望のローパスフィルタを提供するために、トランジスタ１１４、１１６、１１０、及び１１２の制御端子のキャパシタンスに基づいて選択され得る。抵抗器７０２は、トランジスタ１１４の制御端子と共振器１０４の第２の端子との間に結合される。抵抗器７０４は、トランジスタ１１６の制御端子と共振器１０４の第１の端子との間に結合される。抵抗器７０６は、トランジスタ１１０の制御端子と共振器１０４の第２の端子との間に結合される。抵抗器７０８は、トランジスタ１１２の制御端子と共振器１０４の第１の端子との間に結合される。抵抗器７０２、７０４、７０６、及び７０８は、抵抗器が結合されるトランジスタの制御端子キャパシタンス（例えば、ゲートキャパシタンス）と共に、高周波数発振を防止するために高周波数利得を低減するローパスフィルタを提供する。
【】
図８は、発振器回路７００における例示の小信号ループ利得を示すグラフである。図８は、曲線８０２及び８０４を示す。曲線８０２は、抵抗器７０２、７０４、７０６、及び７０８を備えない発振器の小信号ループ利得を表し、曲線８０４は、発振器回路７００の小信号ループ利得を表す。曲線８０２と８０４とを比較すると、発振器回路７００は、抵抗器７０２、７０４、７０６、及び７０８がない発振器回路に対して、高周波数における利得を約２ｄＢ低減し、これは、共振器１０４の基本周波数を上回る周波数での発振を防止するのに役立つ。
【】
図９は、例示の発振器回路９００の概略図である。発振器回路９００は、発振器回路１００、発振器回路３００、及び発振器回路７００に類似する。発振器回路９００は、トランジスタ対１０２、共振器１０４、トランジスタ対１０８、コンデンサ１１８、１２０、１２６、及び１２８、並びに、抵抗器１２２及び１２４を含む。発振器回路９００はまた、発振器回路１００、発振器回路３００、及び発振器回路７００に関して記載した、同相フィードバック回路１０６、電流ランプ回路３１６、並びに、抵抗器７０２、７０４、７０６、及び７０８を含む。従って、発振器回路９００は、発振器回路１００、３００、及び７００の利点全てを提供する。
【】
図１０は、例示のクロック生成器回路１０００のブロック図である。クロック生成器回路１０００は、発振器回路１００２、分周器回路１００４、出力ドライバ回路１００６、温度センサ１００８、制御論理１０１０、デジタルアナログコンバータ（ＤＡＣ）１０１２、及びフィルタ１０１４を含む。発振器回路１００２は、発振器回路１００、発振器回路３００、発振器回路７００、又は発振器回路９００の実装とし得る。発振器回路１００２の出力が、分周器回路１００４の入力に結合される。分周器回路１００４は、所望のクロック周波数を生成するために、発振器回路１００２から受信される出力信号の周波数を整数又は非整数の除数で除算する回路要素を含む。分周器回路１００４の出力が、出力ドライバ回路１００６の入力に結合される。出力ドライバ回路１００６は、分周器回路１００４の出力をバッファして、外部回路（図示せず）に提供される出力クロック信号（ＣＬＫＯＵＴ）を生成する。
【】
温度センサ１００８は、発振器回路１００２の動作環境の温度を測定する。温度センサ１００８は、制御論理１０１０に結合され、制御論理１０１０に温度測定値を提供する。制御論理１０１０は、温度センサ１００８から受け取った温度測定値に基づいて調節値を生成する。例えば、制御論理１０１０は、温度値又は温度範囲に対する調節値を格納するルックアップテーブルを含み得る。制御論理１０１０の出力が、ＤＡＣ１０１２に結合される。制御論理１０１０は、調節値をＤＡＣ１０１２に提供し、ＤＡＣ１０１２は、調節値をアナログ信号に変換する。ＤＡＣ１０１２の出力が、フィルタ１０１４に結合される。フィルタ１０１４は、ＤＡＣ１０１２から受信したアナログ信号をフィルタリング（例えば、ローパスフィルタリング）し、フィルタリングされた信号を発振器回路１００２に提供する。発振器回路１００２は、温度に対して発振器回路１００２の周波数を調節するために、フィルタリングされた信号を適用する。例えば、アナログ信号は、コンデンサ１２０（図９）のキャパシタンスを調節するために適用され得、これにより、発振器回路１００２によって生成される周波数を調節することができる。
【】
本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、或る行為を行うためにデバイスＢを制御する信号を生成する場合、（ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＢがデバイスＡによって生成された制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。
【】
また、本明細書において、「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙに及び任意の数の他の要因に基づき得る。
【】
或るタスク又は機能を行う「ように構成される」デバイスは、その機能を行うように製造業者によって製造時に構成され（例えば、プログラム及び／又は配線接続され）得、及び／又は、その機能及び／又はその他の付加的な又は代替の機能を行うように製造後にユーザーによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、ハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。
【】
本明細書で用いるように、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は、互換的に用いられる。特に断りのない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器若しくは半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。
【】
或る構成要素を含むものとして本明細書に記載される回路又はデバイスが代わりに、それらの構成要素に結合されて、記載される回路要素又はデバイスを形成するように適合されてもよい。例えば、１つ又は複数の半導体要素（例えば、トランジスタ）、１つ又は複数の受動要素（例えば、抵抗器、コンデンサ、及び／又はインダクタ）、及び／又は、１つ又は複数の供給源（例えば、電圧及び／又は電流源）を含むものとして記載される構造が代わりに、単一の物理的デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含んでもよく、製造時に又は製造後に、例えば、エンドユーザー及び／又は第三者によって、記載される構造を形成するために、受動要素及び／又は供給源の少なくとも一部に結合されるように適合されてもよい。
【】
本明細書において特定のトランジスタの使用について説明しているが、残りの回路要素にほとんど又は全く変更を加えることなく、他のトランジスタ（又は同等のデバイス）を代わりに用いることもできる。例えば、電界効果トランジスタ（「ＦＥＴ」）（例えば、ｎチャネルＦＥＴ（ＮＦＥＴ）又はｐチャネルＦＥＴ（ＰＦＥＴ））、バイポーラ接合トランジスタ（ＢＪＴ、例えば、ＮＰＮトランジスタ又はＰＮＰトランジスタ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び／又は接合電界効果トランジスタ（ＪＦＥＴ）を、本明細書に記載されるデバイスの代わりに、又はそれと併せて用いてもよい。トランジスタは、空乏モードデバイス、ドレイン拡張デバイス、エンハンスメントモードデバイス、ナチュラルトランジスタ、又は、その他のタイプのデバイス構造トランジスタとし得る。また、デバイスは、シリコン基板（Ｓｉ）、炭化シリコン基板（ＳｉＣ）、窒化ガリウム基板（ＧａＮ）、又はヒ化ガリウム基板（ＧａＡｓ）の中／又はその上に実装され得る。
【】
特許請求の範囲において、トランジスタの制御入力及びその電流端子について言及され得る。ＦＥＴの文脈において、制御入力はゲートであり、電流端子はドレイン及びソースである。ＢＪＴの文脈において、制御入力はベースであり、電流端子はコレクタ及びエミッタである。
【】
本明細書において、ＦＥＴが「オンである」又は「有効化される」とは、ＦＥＴの導通チャネルが存在し、ＦＥＴを介してドレイン電流が流れ得ることを意味する。本明細書において、ＦＥＴが「オフである」又は「無効化される」とは、導通チャネルが存在せず、それゆえ、ＦＥＴを介してドレイン電流が流れないことを意味する。しかしながら、「オフである」ＦＥＴが、トランジスタのボディダイオードを介して流れる電流を有することもある。
【】
本明細書に記載される回路は、構成要素交換前に利用可能な機能性と少なくとも部分的に同様の機能性を提供するように、付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は、別途記載がない限り、概して、示される抵抗器によって表されるインピーダンスの量を提供するために直列及び／又は並列に結合される、任意の１つ又は複数の要素を表す。例えば、単一構成要素として本明細書に示され記載される抵抗器又はコンデンサを代わりに、それぞれ、同じノード間で並列に結合される複数の抵抗器又はコンデンサとしてもよい。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサを代わりに、単一の抵抗器又はコンデンサと同じ２つのノード間に直列に結合される、それぞれ、複数の抵抗器又はコンデンサとしてもよい。
【】
記載される例の或る要素が集積回路に含まれ、他の要素が集積回路の外部にあるが、他の例において、付加的な又はより少ない特徴が集積回路に組み込まれてもよい。また、集積回路の外部にあるものとして図示された特徴の一部又は全部が集積回路に含まれてもよく、及び／又は、集積回路の内部にあるものとして図示されたいくつかの特徴が集積回路の外部に組み込まれてもよい。本明細書において用いられるように、「集積回路」という用語は、（１）半導体基板内／上に組み込まれる、（２）単一の半導体パッケージ内に組み込まれる、（３）同じモジュール内に組み込まれる、及び／又は（４）同じ印刷回路基盤内／上に組み込まれる、１つ又は複数の回路を意味する。
【】
前述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は、本記載の教示に適用可能であるか又は本記載の教示に適した、任意の他の形態の接地接続を含む。本明細書では別段の記載がない限り、或るパラメータに先行する「約」、「およそ」、又は「実質的に」は、そのパラメータの＋／－１０％内であるか、又はパラメータがゼロである場合、ゼロ付近の妥当な範囲の値であることを意味する。
【】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図】
【図】
【図】
【図】
【図】
【図】
【図】
【図】
【図】
【図】
【国際調査報告】

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