特表-13161568IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 三菱電機株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2013年10月31日
【発行日】2015年12月24日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
   H01L 29/739 20060101AFI20151201BHJP
   H01L 29/78 20060101ALI20151201BHJP
   H01L 21/336 20060101ALI20151201BHJP
   H01L 29/06 20060101ALI20151201BHJP
【FI】
   H01L29/78 655G
   H01L29/78 653A
   H01L29/78 658H
   H01L29/78 652J
   H01L29/78 655B
   H01L29/78 653B
   H01L29/78 655D
   H01L29/78 652H
   H01L29/78 652G
   H01L29/78 655E
   H01L29/78 652M
   H01L29/06 301V
   H01L29/06 301D
【審査請求】有
【予備審査請求】未請求
【全頁数】31
【出願番号】特願2014-512457(P2014-512457)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年4月10日
(31)【優先権主張番号】特願2012-97676(P2012-97676)
(32)【優先日】2012年4月23日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KM,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ,VC
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】村上 裕二
(72)【発明者】
【氏名】川上 剛史
(57)【要約】
トレンチゲート電極の形成により発生する応力を適切に抑制可能な技術を提供することを目的とする。半導体装置は、半導体基板1と、半導体基板1表面に並設された、平面視ライン状の複数のトレンチゲート電極2とを備える。一の隣り合うトレンチゲート電極2間には、微細化領域3及び拡大領域4が規定されている。微細化領域3は、トレンチゲート電極2間の間隔が一定である領域である。拡大領域4は、上述の間隔が微細化領域3の一定の間隔から連続的に増加していき最終的に一定となる領域である。
【特許請求の範囲】
【請求項1】
半導体基体(1)と、
前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極(2)と
を備え、
一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域(3)と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域(4)とが規定されている、半導体装置。
【請求項2】
請求項1に記載の半導体装置であって、
前記半導体基体(1)は、
第1導電型を有する半導体層(11)と、
前記半導体層の一方主面側に形成された第2導電型を有するチャネル層(13)と、
前記第1領域に位置する前記チャネル層上に形成された前記第1導電型を有するソース層(14)と、
前記第2領域に位置する前記チャネル層上に形成された前記第2導電型を有するエミッタ層(15)と、
前記半導体層の他方主面側に形成された前記第2導電型を有するコレクタ層(17)と
を備える、半導体装置。
【請求項3】
請求項1または請求項2に記載の半導体装置であって、
平面視において、前記トレンチゲート電極(2)は、前記ラインから分岐された分岐部分(2c)を有し、前記分岐部分は、前記トレンチゲート電極の延在方向に沿って非周期的に配設されている、半導体装置。
【請求項4】
請求項1または請求項2に記載の半導体装置であって、
前記第2領域(4)と接する一部の前記トレンチゲート(2)電極の幅が広く形成されている、半導体装置。
【請求項5】
請求項2に記載の半導体装置であって、
前記ソース層(14)及び前記エミッタ層(15)に電気的に接続されたエミッタ電極(22)をさらに備え、
所定の前記トレンチゲート電極の代わりに、ゲート電圧が印加されず、かつ、前記エミッタ電極と電気的に接続されたダミー電極(41)が形成されている、半導体装置。
【請求項6】
請求項5に記載の半導体装置であって、
前記ダミー電極(41)の下方に位置する前記コレクタ層(17)の代わりに、前記第1導電型を有する不純物層(44)が形成されている、半導体装置。
【請求項7】
請求項2に記載の半導体装置であって、
前記半導体基体(1)は、
前記第1領域(3)のみに位置する前記半導体層(11)及び前記チャネル層(13)の間に形成された、キャリアを蓄積する蓄積層(47)をさらに備える、半導体装置。
【請求項8】
請求項2に記載の半導体装置であって、
前記半導体基体(1)は、
前記第2領域(4)のみに位置する前記半導体層(11)及び前記チャネル層(13)の間に形成された、キャリアを蓄積する蓄積層(50)をさらに備える、半導体装置。
【請求項9】
請求項2に記載の半導体装置であって、
前記半導体層(11)は、
前記第1及び第2領域に沿って形成された前記第1導電型を有する第1半導体層(53)若しくは前記第2導電型を有する第2半導体層(54)、または、前記第1及び第2領域に沿って交互に形成された前記第1及び前記第2半導体層(53,54)を内部に含む、半導体装置。
【請求項10】
請求項2に記載の半導体装置であって、
前記半導体層(11)は、
前記第1及び第2領域に沿って形成された絶縁層(57)を内部に含む、半導体装置。
【請求項11】
請求項2に記載の半導体装置であって、
前記第2領域(4)に位置する前記チャネル層(13)上部に前記トレンチゲート電極(2)の第1トレンチ(36)と異なる第2トレンチ(60)が設けられ、
前記エミッタ層は、前記第2トレンチ底部に形成され、
前記第2トレンチ内にて、前記エミッタ層(15)及び前記チャネル層(13)と電気的に接続されたエミッタ電極(22)をさらに備える、半導体装置。
【請求項12】
請求項2に記載の半導体装置であって、
前記ソース層(14)及び前記エミッタ層(15)のそれぞれの上にコンタクトホール(21b)が設けられた層間絶縁膜(21)と、
前記コンタクトホール内に充填されたタングステンプラグ(63)と、
前記層間絶縁膜及び前記タングステンプラグ上に形成されたエミッタ電極(22)と
をさらに備える、半導体装置。
【請求項13】
請求項1に記載の半導体装置の製造方法であって、
(a)コンタクトホール(21a)が設けられた層間絶縁膜(21)を、前記半導体基体上に形成する工程と、
(b)前記工程(a)の後に、前記コンタクトホール内にて前記半導体基体(1)表面と接触する金または白金を含む金属膜(66)を形成する工程と、
(c)前記工程(b)の後に、前記金属膜に含まれる金または白金をライフタイムキラーとして前記半導体基体表面に拡散させる熱処理を行う工程と
を備える、半導体装置の製造方法。
【請求項14】
請求項13に記載の半導体装置の製造方法であって、
(d)前記半導体基体(1)裏面にライフタイムキラーを導入するイオン照射を行う工程をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、主に数百ボルト以上の耐圧、数アンペア以上の電流を有するパワーエレクトロニクス用のスイッチング素子などを備える半導体装置及びその方法に関する。
【背景技術】
【0002】
パワーエレクトロニクスに用いられる半導体装置(パワー半導体デバイス)は、IGBT(Insulated Gate Bipolar Transistor)やパワーMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)のようなスイッチング素子などを備えている。いずれも、半導体基板表面に対して垂直に電圧を保持、あるいは電流を流すことができ、ゲート電極に周期的に電圧を印加することで、上述の電圧を保持する状態と電流を流す状態とを交互に存在させることのできるスイッチング半導体装置(縦型デバイス)である。IGBTとパワーMOSFETとの違いは、扱うキャリアが前者はバイポーラ(電子とホール)であるのに対し、後者はモノポーラ(電子のみ)であるということにある。
【0003】
これらの半導体装置をパワーエレクトロニクスのスイッチング動作に用いる場合、装置自体で発生する電力損失を低減することが、機器全体の高性能化につながる。スイッチングには、四つの状態が存在し、具体的には、オンあるいはオフを維持した二つの定常状態と、オンからオフあるいはオフからオンに移行する二つの非定常状態とがある。装置自体の損失低減には、これら四つの状態のうち、<1>オンを維持した定常状態と<2>オンからオフに移行する非定常状態と、の二つの状態がポイントとなる。
【0004】
まず、<1>の状態の場合、損失は半導体装置に印加された電圧と流れる電流との積で決定されるが、電流は機器で定める一定量が必要であるため、損失を低減するには低電圧化する必要がある。IGBTでは、半導体基板表面から裏面へ電子を注入することにより、裏面からのホールの湧き出しを促進し、装置内を大量のキャリアで埋めることで電導度変調効果を誘起し、見かけ上の装置内抵抗を下げて低電圧化を実現する。つまり、電導度変調効果を効率良く発生させることが低電圧化を実現するための有効な手段であり、一般には単位素子構造の微細化による電子注入領域の高密度化や領域自体を増やす、あるいは特許文献1のように装置内のホール密度を局所的に上げることで実現される(IE(Injection Enhanced)効果)。一方、パワーMOSFETのようなモノポーラ動作を行う半導体装置では、特許文献2のように、単に微細化による高密度化や領域自体を増やすことで低電圧化が実現できる。いずれにしても、単純に低電圧化を実現した場合には、装置内を大量のキャリアが流れるため、何らかの原因で回路的に短絡した場合に、装置が壊れることがある。
【0005】
次に、<2>の状態では、電圧は機器で定める固定値になるまで上昇させるため、この状態で損失を低減するには、電圧が上昇する間に流れる過渡的な電流を低減する必要がある。これは、装置内に貯まったキャリアをすばやく追い出す、あるいは装置内でキャリアを消滅させることで実現できる。特に、キャリアをすばやく追い出す方法で損失低減を実現する場合、キャリアの抜け口となる拡散層の表面積をできるかぎり広くすることが重要となる。なお、オンからオフへの状態移行がスムーズに行われなかった場合、装置内の大量のキャリアが抜け切れず、装置が壊れる場合がある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2006−210547号公報
【特許文献2】特開2008−235547号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
以上で述べたように、パワー半導体デバイスの損失低減には、素子の微細化(特許文献2)や特許文献1のようなIE効果(キャリア濃度の局所的な向上)による低電圧化と、スイッチング時のキャリアの低減化(抜け及び消滅の向上化)が重要となる。なお、ゲート構造としては、半導体基板表面上に平面ゲート電極を形成する構造と、特許文献1、2に記載されているトレンチゲート電極を形成する構造とが考えられるが、縦型構造である関係上、トレンチゲート電極を形成する構造の方が低電圧化を実現でき、その結果、損失を低減することができる。
【0008】
しかしながら、トレンチゲート電極は埋め込まれて形成されることから、その埋め込みによる応力が発生し、半導体装置が反る。例えば、特許文献1のようなライン状のトレンチゲート電極の場合、微細化により損失低減が期待できるが、半導体装置が反ってしまい、組み立て工程で不具合が発生する可能性が高くなる。
【0009】
一方、特許文献2のように六角形状のトレンチゲート構造にすれば、半導体装置の反りが抑制され、高密度化によりキャリアを大量に発生させることができる。しかしながら、この高密度化によって、キャリアの抜ける領域も縮小してしまうことから、上述のとおり、装置破壊が生じる可能性がある。
【0010】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、トレンチゲート電極の形成により発生する応力を適切に抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域とが規定されている。
【発明の効果】
【0012】
本発明によれば、一の隣り合うトレンチゲート電極間に、第1領域と、それより広い第2領域とが規定されている。したがって、トレンチゲート電極の形成により発生するトレンチ内部の応力の方向が変えられ、当該応力が分散される。よって、応力に起因する半導体基体の反りを抑制することができる。また、トレンチゲート電極の表面積を大きくすることができることから、低オン電圧化、ひいては、電力損失の低減化を実現することができる。
【図面の簡単な説明】
【0013】
図1】実施の形態1に係る半導体装置の構成を概念的に示す立体図である。
図2】実施の形態1に係る半導体装置の構成を概念的に示す平面図である。
図3】実施の形態1に係る半導体装置の構成を示す立体図である。
図4】実施の形態1に係る半導体装置の構成を示す断面図である。
図5】実施の形態1に係る半導体装置の別の構成を示す立体図である。
図6】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図7】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図8】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図9】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図10】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図11】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図12】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図13】実施の形態1に係る半導体装置の製造方法を示す断面図である。
図14】実施の形態1の変形例に係る半導体装置の構成を示す平面図である。
図15】実施の形態1の変形例に係る半導体装置の構成を示す平面図である。
図16】実施の形態1の変形例に係る半導体装置の構成を示す平面図である。
図17】実施の形態1の変形例に係る半導体装置の構成を示す平面図である。
図18】実施の形態1の変形例に係る半導体装置の構成を示す立体図である。
図19】実施の形態1の変形例に係る半導体装置の構成を示す平面図である。
図20】実施の形態2に係る半導体装置の構成を示す立体図である。
図21】実施の形態2に係る半導体装置の構成を示す断面図である。
図22】実施の形態2に係る半導体装置の別の構成を示す立体図である。
図23】実施の形態2に係る半導体装置の製造方法を示す断面図である。
図24】実施の形態3に係る半導体装置の構成を示す立体図である。
図25】実施の形態3に係る半導体装置の別の構成を示す立体図である。
図26】実施の形態4に係る半導体装置の構成を示す立体図である。
図27】実施の形態5に係る半導体装置の構成を示す立体図である。
図28】実施の形態6に係る半導体装置の構成を示す立体図である。
図29】実施の形態7に係る半導体装置の構成を示す立体図である。
図30】実施の形態8に係る半導体装置の構成を示す断面図である。
図31】実施の形態8に係る半導体装置の製造方法を示す断面図である。
図32】実施の形態8に係る半導体装置の製造方法を示す断面図である。
図33】実施の形態9に係る半導体装置の構成を示す立体図である。
図34】実施の形態9に係る半導体装置の構成を示す断面図である。
図35】実施の形態9に係る半導体装置の製造方法を示す断面図である。
図36】実施の形態10に係る半導体装置の製造方法を示す断面図である。
図37】実施の形態10の変形例に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0014】
<実施の形態1>
<装置構成>
図1は、本発明の実施の形態1に係る半導体装置の構成を概念的に示す立体図であり、図2は、その構成を概念的に示す平面図である。図1及び図2に示されるように、本実施の形態に係る半導体装置は、半導体基体である半導体基板1と、複数のトレンチゲート電極2とを備えている。なお、ここでは半導体基体は、半導体基板1であるとしているが、これに限ったものではなく、半導体基板と、当該半導体基板にCVD(Chemical Vapor Deposition)などにより積層された半導体層とからなる構造物であってもよい。
【0015】
複数のトレンチゲート電極2は、半導体基板1表面に並設されており、その各々が、平面視において平面視ライン状を有している。各トレンチゲート電極2は、半導体基板1表面のトレンチ内壁に形成されたゲート酸化膜2aと、トレンチ内に形成されたゲート電極2bとを備えて構成されている。そして、隣り合うトレンチゲート電極2は、線対称となるように構成されている。
【0016】
図2に示されるように、一の隣り合うトレンチゲート電極2間に、当該トレンチゲート電極2間の間隔が狭くかつ一定である微細化領域3(第1領域)と、トレンチゲート電極2の延在方向に沿って微細化領域3から逆側に進むにつれて、上述の間隔が当該微細化領域3の一定の間隔から連続的に増加していき最終的に一定となる拡大領域4(第2領域)とが規定されている。換言すれば、拡大領域4は、トレンチゲート電極2間の間隔が微細化領域3よりも広くかつ部分的に増減する領域である。微細化領域3及び拡大領域4は、トレンチゲート電極2に沿って交互に配置されており、また、微細化領域3及び拡大領域4がトレンチゲート電極2を挟んで配置されている。そして、平面視においてトレンチゲート電極2の拡大領域4に隣接する部分は、45度程度の曲げ角度で屈曲されていることが望ましい。
【0017】
図3及び図4は、それぞれ、図1及び図2に示した概念的な構成が適用された縦型のCSTBT(電荷蓄積型トレンチゲートバイポーラトランジスタ:Carrier Stored Trench gate Bipolar Transistor)100の構成を示す立体図及び断面図である。
【0018】
このCSTBT100が備える半導体基板1は、ドリフト層11と、キャリア蓄積層12と、チャンネル層であるベース層(チャネルドープ層)13と、ソース層14と、エミッタ層15と、Nバッファ層16と、コレクタ層(ドレイン層)17とを含んでいる。また、このCSTBT100は、層間絶縁膜21と、エミッタ電極22と、裏面コレクタ電極23とを備えている。
【0019】
以下、これら構成要素について詳しく説明する。まず、半導体基板1の表面構造について説明する。ドリフト層11は、比較的低濃度のN型不純物を含むN型(第1導電型)の半導体層である。キャリア蓄積層12は、キャリアを蓄積するN型の蓄積層であり、ドリフト層11上に形成されている。
【0020】
チャネル層であるベース層13は、比較的高濃度のP型不純物を含むP型(第2導電型)の注入層であり、キャリア蓄積層12を介してドリフト層11上に形成されている。つまり、ベース層13は、ドリフト層11の一方主面側に形成されている。なお、半導体装置の動作時には、このベース層13のトレンチゲート電極2周辺に位置する部分に、電流等が通過するチャネルが適宜形成される。
【0021】
ソース層14は、高濃度のN型不純物を含むN+型の拡散層であり、微細化領域3に位置するベース層13上に形成されている。エミッタ層15は、高濃度のP型不純物を含むP+型層であり、拡大領域4に位置するベース層13上に形成されている。なお、本実施の形態では、ソース層14の一部が拡大領域4に進出するように、ソース層14及びエミッタ層15が、微細化領域3と拡大領域4とを合わせた領域に形成されている。
【0022】
層間絶縁膜21は、半導体基板1及びトレンチゲート電極2上にこれらを覆うように形成されている。この層間絶縁膜21には、図3の破線に示されるように、拡大領域4において、ソース層14の一部及びエミッタ層15上にコンタクトホール21aが設けられている。エミッタ電極22は、コンタクトホール21a内において、ソース層14の一部及びエミッタ層15と電気的に接続された状態で、層間絶縁膜21上に形成されている。
【0023】
次に、半導体基板1の裏面構造について説明する。Nバッファ層16は、比較的高濃度のN型不純物を含むN型層であり、ドリフト層11の裏面上に形成されている。コレクタ層17は、比較的高濃度のP型不純物を含むP型層であり、Nバッファ層16を介して、ドリフト層11の裏面上(半導体基板1裏面)に一様に形成されている。つまり、コレクタ層17は、ドリフト層11の他方主面側に形成されている。裏面コレクタ電極23は、コレクタ層17上(半導体基板1裏面上)に一様に形成されている。
【0024】
以上、図1及び図2に示した概念の適用例として、キャリア蓄積層12を備えるCSTBT100の構成を説明した。しかし、これは適用例の一例に過ぎず、例えば、図5に示されるように、キャリア蓄積層12、Nバッファ層16及びコレクタ層17を省く代わりに、半導体基板1裏面側に高濃度のN+型の半導体層31を備えるパワーMOSFET200に上述の概念を適用してもよい。また、拡散層やコンタクト構造などについても一例に過ぎずこれに限ったものではない。
【0025】
<製造方法>
まず、図6に示すように、半導体基板1表面全体に対してイオンを注入し、注入されたイオンを拡散するドライブ処理を行うことにより、ベース層13やキャリア蓄積層12などの拡散層を形成する。次に、注入マスクとなるレジスト34をパターニングし、図7に示すようにソース層14を形成するためにイオンを高ドーズ注入する。図7に示したイオン注入後にレジスト34を除去し、比較的短時間のドライブ処理を行うことにより、ソース層14を形成する。同様の手順で、エミッタ層15を形成する。
【0026】
それから、図8図11に示される4段階の手順を経てゲート酸化膜2a及びゲート電極2bからなるトレンチゲート電極2を形成する。具体的には、まず、レジスト35をパターニング後、半導体基板1を選択的にエッチングするエッチング処理を行う。そして、図8に示すように半導体基板1表面からドリフト層11まで達する第1トレンチ36を形成した後、レジスト35を除去する。そして、図9に示すように、第1トレンチ36の内壁表面に対して酸化処理を行うことにより、第1トレンチ36の内壁にゲート酸化膜2aを形成する。
【0027】
次に、図10に示すように、半導体基板1表面全体に金属などの導電膜37を成膜することにより、第1トレンチ36内にゲート電極2bとなる導電膜37が自己整合的に埋め込まれる。それから図11に示すように、第1トレンチ36内に埋め込まれた導電膜37以外の導電膜37を除去し、ゲート電極2bを形成する。つまり、トレンチゲート電極2が形成される。なお、ソース層14、エミッタ層15、トレンチゲート電極2の形成順はこれに限ったものではなく、どの順番で処理しても、これら3つの構成要素を形成することができる。
【0028】
これら3つの構成要素を形成した後、半導体基板1及びトレンチゲート電極2を覆うように、一様な層間絶縁膜21を形成する。そして、図12に示すように、層間絶縁膜21上にレジスト38をパターン形成した後、層間絶縁膜21を選択的にエッチングするエッチング処理を行うことにより、層間絶縁膜21にコンタクトホール21aを形成する。その後、レジスト38を除去する。そして、図13に示すように、コンタクトホール21aが形成された構造物表面全体に導電膜を成膜することにより、エミッタ電極22を形成し、表面構造が完成する。
【0029】
一方、裏面構造については、図6に示した処理と同様に、半導体基板1裏面全体に対してイオンを注入し、その後の熱処理によりイオンを拡散するドライブ処理を行うことで、Nバッファ層16及びコレクタ層17などの拡散層を形成する。それから、裏面コレクタ電極23を半導体基板1裏面全体に成膜することで、図3及び図4に示したCSTBT100が完成する。
【0030】
<効果>
以上のような本実施の形態に係る半導体装置によれば、一の隣り合うトレンチゲート電極2間に、微細化領域3と、拡大領域4とが規定されている。したがって、トレンチゲート電極2の形成(例えばドープドポリシリコンなどからなるゲート電極2bの埋め込み時)により発生するトレンチ内部の応力(引っ張り応力)の方向が変えられ、当該応力が分散される。よって、応力に起因する半導体基板1(チップ)の反りを抑制することができる。なお、平面視においてトレンチゲート電極2の拡大領域4に隣接する部分は、45度程度の曲げ角度で屈曲されていることが望ましい。応力の分散と製造上の不良率との間にトレーとオフが成り立つ可能性があるためである。すなわち、曲げ角度を大きくすると、応力の分散は大きくなると考えられるが、その一方で、例えばワイヤボンディング時に半導体基板1や層間絶縁膜21へのダメージも大きくなり、製造上の不良率が上がると考えられるからである。また本構造では、トレンチゲート電極2の表面積(トレンチ側壁の縁面積)を大きくすることができることから、低オン電圧化、ひいては、電力損失の低減化を実現することができる。
【0031】
また、本実施の形態では、ソース層14が微細化領域3に形成されていることから、電子注入を局在化することができ、その結果、半導体装置の低オン電圧化を実現することができる。また、エミッタ層15が拡大領域4に形成されていることから、効率的にキャリアを抜くことができる。その結果、オンからオフへのスイッチング時の電力損失を低減することができるとともに、装置が壊れる可能性を低減することができる。
【0032】
なお、本実施の形態では、キャリア蓄積層12(IGBTのみ)が形成されていることから、半導体装置の低オン電圧化の効果を高めることができる。
【0033】
<変形例>
図14図17及び図19は、実施の形態1の変形例に係る半導体装置の構成を示す平面図であり、図18は、実施の形態1の変形例に係る半導体装置の構成を示す立体図である。
【0034】
微細化領域3が、隣り合うトレンチゲート電極2の間隔が狭くかつ一定である領域であり、拡大領域4が、上述の間隔が微細化領域3の一定の間隔から連続的に増加していき最終的に一定となる領域であれば、平面視におけるトレンチゲート電極2、微細化領域3及び拡大領域4の形状は、実施の形態1で示したものに限ったものではない。例えば、拡大領域4は、図14に示すように八角形状を有していてもよく、あるいは、部分的に曲線形状を有していてもよい。
【0035】
また、図15に示すように、トレンチゲート電極2は、ラインから分岐された分岐部分2cを有し、当該分岐部分2cはトレンチゲート電極2の延在方向に沿って非周期的に配設されてもよく、図16に示すように当該分岐部分2c同士が互いに接続されていてもよい。このようにトレンチゲート電極2が形成された構成によれば、トレンチゲート電極2の表面積(トレンチ側壁の縁面積)を大きくすることができることから、低オン電圧化の効果を高めることができる。
【0036】
また、図17に示すように、拡大領域4と接する一部のトレンチゲート電極2の幅が広く形成されてもよい。ここでは、上記間隔が増減する拡大領域4と接するトレンチゲート電極2に、拡大領域4側に突出する突出部2dが設けられることにより、上述の一部のトレンチゲート電極2の幅が広く形成されている。このようにトレンチゲート電極2が形成された構成によれば、電流のパスが制限されることから、低オン電圧化の効果を高めることができる。
【0037】
また、図18に示すように、ドリフト層11が、トレンチゲート電極2のライン方向と垂直方向に沿ってベース層13及びエミッタ層15を分断するように半導体装置を構成してもよい。あるいは、図19に示すように、微細化領域3及び拡大領域4の大部分にエミッタ層15を形成し、拡大領域4の縁部にソース層14を形成してもよい。なお、層間絶縁膜21を形成する前に、半導体基板1に対して図6及び図7に示した処理等を行えば、図18及び図19に示されるような拡散層パターンを形成することができる。
【0038】
<実施の形態2>
<装置構成>
図20は、本発明の実施の形態2に係る半導体装置(CSTBT100)の構成を示す立体図であり、図21はその構成を示す断面図である。以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0039】
図20及び図21に示すように、本実施の形態では、所定のトレンチゲート電極2の代わりに、ゲート電圧が印加されないダミー電極41が形成されている。そして、図21に示すように、ダミー電極41は、その電位を固定するために、エミッタ電極22と電気的に接続されている。なお、ダミー電極41とエミッタ電極22とは、図20には示されていない箇所で接続されているものとする。
【0040】
なお、図20及び図21に示す構成では、2本のトレンチゲート電極2と、2本のダミー電極41とが交互に配列されている。しかし、本実施の形態に係る半導体装置の構成はこれに限ったものではなく、図22に示すように1本のトレンチゲート電極2と、1本のダミー電極41とが交互に配列される構成であってもよい。
【0041】
<製造方法>
本実施の形態に係る製造方法は、基本的には実施の形態1と変わらないが、ダミー電極41にはゲート電圧が印加されないように構成するとともに、ダミー電極41とエミッタ電極22とを電気的に接続する必要がある。前者を実現するための最も簡単な方法としては、例えば、第1トレンチ36の形成に用いられるレジストのパターンとして、トレンチゲート電極2の第1トレンチ36とダミー電極41のトレンチとを断線するパターンを用いればよい。また、後者を実現するためには、例えば、図23に示すように、層間絶縁膜21におけるコンタクトホール21aの形成に用いられるレジスト38に、ダミー電極41の一部に跨った開口端を形成すればよい。
【0042】
<効果>
以上のようなダミー電極41が形成された本実施の形態に係る半導体装置によれば、実施の形態1と比較して、キャリアが流れるパス(チャネルの数)を減らすことができることから、電流を抑制することができる。これにより、何らかの原因で回路的に短絡した場合に、飽和電流を低減することができ、装置が壊れる可能性を低減することができる。また、本実施の形態に係る半導体装置の大きさが実施の形態1と同じであるとした場合に、相対的に装置内のトレンチゲート電極2の総本数が減ることから、実施の形態1と比較して、装置のゲート容量の低減することができ、かつ、EMIノイズの発生を抑制することができる。
【0043】
なお、以上説明したように、本実施の形態に係る半導体装置の基本的な構造は、実施の形態1と変わらない。そのため、本実施の形態において、実施の形態1の変形例をそのまま適用することができる。
【0044】
<実施の形態3>
<装置構成>
図24は、本発明の実施の形態3に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態2で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態2と異なる点を中心に説明する。
【0045】
実施の形態2と本実施の形態との構造的な差異点は、実施の形態2では、コレクタ層17が半導体基板1裏面に一様に形成されていたが、本実施の形態では、高濃度のN型不純物を含む拡散層である裏面N+拡散層44が半導体基板1裏面に形成されている点である。つまり、本実施の形態では、裏面N+拡散層44が、ダミー電極41の下方に位置するコレクタ層17の代わりに形成されている。
【0046】
なお、本実施の形態に係る半導体装置は、図24に示す構成に限ったものではなく、図25に示すように、Nバッファ層16を省いた構成であってもよい。
【0047】
<製造方法>
半導体基板1裏面全体にイオン注入を行うのではなく、コレクタ層17及び裏面N+拡散層44を形成するためにレジスト(マスク)をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態1と同じである。
【0048】
<効果>
以上のようなN+拡散層44が形成された本実施の形態に係る半導体装置によれば、同一半導体装置内に、並列接続されたスイッチング素子及びダイオードを含むブリッジ回路の一部を形成することができる。そのため、本来別々の素子として構成する必要がある2つの素子を1つの素子に集約することができることから、パワーデバイス製品の回路構成を簡素化・小型化することができる。また、スイッチング素子とダイオードとの間のワイヤボンディングを省略することができるため、省資源化の効果も期待できる。
【0049】
なお、以上説明したように、本実施の形態に係る半導体装置の基本的な構造は、実施の形態1と変わらない。そのため、本実施の形態において、実施の形態1の変形例をそのまま適用することができる。
【0050】
<実施の形態4>
<装置構成>
図26は、本発明の実施の形態4に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0051】
本実施の形態と実施の形態1との構造的な差異点は、本実施の形態では、半導体基板1が、N型の不純物層からなるキャリア蓄積層47を、キャリア蓄積層12の代わりに備える点である。このキャリア蓄積層47は、微細化領域3のみに位置するドリフト層11及びベース層13の間に形成されている。
【0052】
<製造方法>
キャリア蓄積層47を形成するためにレジスト(マスク)をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態1と同じである。
【0053】
<効果>
以上のようなキャリア蓄積層47が形成された本実施の形態に係る半導体装置によれば、当該キャリア蓄積層47にキャリアを貯めることができることから、低オン電圧化の効果を得ることができる。また、部分的にキャリア蓄積層47を形成することで、層の揺らぎを抑えることができ、かつ、キャリアを貯める部分を限定化できるため、特性バラツキを抑制する効果も得ることができる。
【0054】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、または、実施の形態2に適用することができる。
【0055】
<実施の形態5>
<装置構成>
図27は、本発明の実施の形態5に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0056】
本実施の形態と実施の形態1との構造的な差異点は、本実施の形態では、半導体基板1が、N型の不純物層からなるキャリア蓄積層50を、キャリア蓄積層12の代わりに備える点である。このキャリア蓄積層50は、拡大領域4のみに位置するドリフト層11及びベース層13の間に形成されている。
【0057】
<製造方法>
キャリア蓄積層50を形成するためにレジスト(マスク)をパターン形成してイオン注入を行うことを除けば、本実施の形態に係る製造方法は、実施の形態1と同じである。
【0058】
<効果>
以上のようなキャリア蓄積層50が形成された本実施の形態に係る半導体装置によれば、当該キャリア蓄積層50にキャリアを貯めることができることから、低オン電圧化の効果を得ることができる。また、部分的にキャリア蓄積層50を形成することで、層の揺らぎを抑えることができ、かつ、キャリアを貯める部分を限定化できるため、特性バラツキを抑制する効果も得ることができる。
【0059】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、または、実施の形態2に適用することができる。
【0060】
<実施の形態6>
<装置構成>
図28は、本発明の実施の形態6に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0061】
本実施の形態と実施の形態1との構造的な差異点は、本実施の形態では、ドリフト層11が、微細化領域3及び拡大領域4と合わせた領域に沿って交互に形成された、N型を有するNリサーフ層53(第1半導体層)及びP型を有するPリサーフ層54(第2半導体層)を内部に含む点である。本実施の形態では、微細化領域3の下方にNリサーフ層53が形成されており、拡大領域4の下方にPリサーフ層54が形成されている。
【0062】
なお、本実施の形態に係る半導体装置は、これに限ったものではなく、ドリフト層11が、微細化領域3及び拡大領域4と合わせた領域に沿って形成されたNリサーフ層53またはPリサーフ層54を内部に含む構成であってもよい。
【0063】
<製造方法>
実施の形態4と同様に、Nリサーフ層53及びPリサーフ層54を形成するためにレジスト(マスク)をパターン形成してイオン注入を行う。ただし、これらが形成されるドリフト層11が、半導体基板1表面から深い位置に存在するため、高加速したイオン注入を、それに対応した厚膜のレジスト(マスク)を用いて行う必要がある。
【0064】
<効果>
以上のような本実施の形態に係る半導体装置によれば、Nリサーフ層53及びPリサーフ層54により、キャリアの流れるパス(ルート)が制限されることから、低オン電圧化の効果を高めることができる。
【0065】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、実施の形態2、実施の形態4、または、実施の形態5に適用することができる。
【0066】
<実施の形態7>
<装置構成>
図29は、本発明の実施の形態7に係る半導体装置の構成を示す立体図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0067】
本実施の形態と実施の形態1との構造的な差異点は、本実施の形態では、ドリフト層11が、微細化領域3及び拡大領域4と合わせた領域に沿って形成されたSiOなどからなる絶縁層57を内部に含む点である。
【0068】
<製造方法>
実施の形態4と同様に、絶縁層57を形成するためにレジスト(マスク)をパターン形成してイオン注入を行う。ただし、これらが形成されるドリフト層11が、半導体基板1表面から深い位置に存在するため、高加速した酸素イオン注入を、それに対応した厚膜のレジスト(マスク)を用いて行う必要がある。
【0069】
<効果>
以上のような本実施の形態に係る半導体装置によれば、絶縁層57により、キャリアの流れるパス(ルート)が制限されることから、低オン電圧化の効果を高めることができる。
【0070】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、実施の形態2、実施の形態4、または、実施の形態5に適用することができる。
【0071】
<実施の形態8>
<装置構成>
図30は、本発明の実施の形態8に係る半導体装置の構成を示す断面図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0072】
本実施の形態と実施の形態1との構造的な大きな差異点は、本実施の形態では、拡大領域4に位置するベース層13上部に、トレンチゲート電極2の第1トレンチ36と異なる第2トレンチ60が設けられている点である。そして、本実施の形態では、エミッタ層15は第2トレンチ60底部に形成されており、エミッタ電極22は、第2トレンチ60内にて、エミッタ層15及びベース層13と電気的に接続されている。
【0073】
<製造方法>
本実施の形態に係る製造方法は、実施の形態1で説明した製造方法のうち、エミッタ層15の形成は行わないで層間絶縁膜21まで形成する。そして、コンタクトホール21aを形成する際に、図31に示すように、層間絶縁膜21のみならず、拡大領域4の半導体基板1表面(ベース層13の表面)もエッチングすることにより、浅い第2トレンチ60を形成する。
【0074】
そして、本実施の形態では、図32に示すように、この時点でイオン注入を行うことによりエミッタ層15を第2トレンチ60底部に形成する。なお、このイオン注入のマスクには、図31に示されるレジスト38を用いることが最適であるが、層間絶縁膜21が十分厚く形成されていれば、当該マスクとして、レジスト38除去後の層間絶縁膜21を用いてもよい。その後、実施の形態1で説明したエミッタ電極22の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。
【0075】
<効果>
以上のような本実施の形態に係る半導体装置によれば、半導体基板1表面からのキャリアの抜けを高めることができる。その結果、オンからオフへのスイッチング時の電力損失を低減することができるとともに、装置が壊れる可能性を低減することができる。
【0076】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、実施の形態2、及び、実施の形態4〜7のいずれかに適用することができる。
【0077】
<実施の形態9>
<装置構成>
図33は、本発明の実施の形態9に係る半導体装置の構成を示す立体図であり、図34は、その構成を示す断面図である。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0078】
本実施の形態と実施の形態1との構造的な大きな差異点は、本実施の形態では、タングステン(W)からなるタングステンプラグ63が追加されている点である。ここでは、ソース層14及びエミッタ層15のそれぞれの上に、幅が狭いコンタクトホール21bが層間絶縁膜21に設けられている。そして、タングステンプラグ63の上面が、層間絶縁膜21の上面と同一面を成すように、タングステンプラグ63がコンタクトホール21b内に充填されている。エミッタ電極22は、層間絶縁膜21及びタングステンプラグ63上に形成されている。
【0079】
<製造方法>
本実施の形態に係る製造方法は、実施の形態1で説明した製造方法のうち層間絶縁膜21まで形成する。そして、層間絶縁膜21上に、図12に示した開口よりも幅が狭い開口が設けられたレジスト38を形成した後、層間絶縁膜21を選択的にエッチングするエッチング処理を行うことにより、層間絶縁膜21にコンタクトホール21bを形成する。
【0080】
それから図35に示すように、コンタクトホール21bが形成された構造物表面全体にタングステン膜64を成膜することにより、コンタクトホール21b内にタングステンプラグ63となるタングステン膜64が自己整合的に埋め込まれる。それから、コンタクトホール21b内に埋め込まれたタングステン膜64以外のタングステン膜64を除去し、タングステンプラグ63を形成する。その後、実施の形態1で説明したエミッタ電極22の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。
【0081】
<効果>
以上のような本実施の形態に係る半導体装置によれば、エミッタ電極22を平坦化することができる。これにより、ワイヤボンディング性を高めることができ、かつワイヤボンドの金属疲労に関する信頼性を高めることができる。また、半導体装置のゲート不良の低減も期待できる。
【0082】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、実施の形態2、及び、実施の形態4〜8のいずれかに適用することができる。
【0083】
<実施の形態10>
本実施の形態に係る半導体装置の構成は実施の形態1と同じであり、製造方法が実施の形態1と異なっている。なお、以下、本実施の形態に係る半導体装置において、実施の形態1で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態1と異なる点を中心に説明する。
【0084】
<製造方法>
本実施の形態に係る製造方法は、実施の形態1で説明した製造方法のうちコンタクトホール21aの形成まで行う。その後、図36に示すように、コンタクトホール21a内にて半導体基板1表面と接触する金(Au)または白金(Pt)を含む金属膜66を、層間絶縁膜21上に形成する。それから、図36の矢印に示されるように、金属膜66に含まれる金または白金をライフタイムキラーとして半導体基板1表面に拡散させる熱処理を行う。その後、金属膜66を除去し、実施の形態1で説明したエミッタ電極22の形成以降の工程と同様の工程を行うことにより、本実施の形態に係る半導体装置が完成する。
【0085】
<効果>
以上のような本実施の形態に係る半導体装置の製造方法によれば、装置内の過剰なキャリアを消滅させることが可能となり、オンからオフへのスイッチング時の電力損失を低減することができる。また、局所的にライフタイムキラーを導入することで、必要以上のキャリアが消滅することを抑制すことができ、定常状態における特性劣化を最小限にとどめることができる。
【0086】
なお、以上では、本実施の形態に係る構成を実施の形態1に適用した場合について説明したが、同様に、本実施の形態に係る構成を、実施の形態1の変形例、実施の形態2、及び、実施の形態4〜9のいずれかに適用することができる。
【0087】
<変形例>
図37は、実施の形態10の変形例に係る半導体装置の製造方法を示す図である。本実施の形態では、図37の矢印に示すように、裏面コレクタ電極23の形成後に、半導体基板1裏面にライフタイムキラーを導入するイオン照射を行う。
【0088】
以上のような本変形例に係る半導体装置の製造方法によれば、装置内の過剰なキャリアをさらに消滅させることが可能となり、オンからオフへのスイッチング時の電力損失をさらに低減することができる。
【0089】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【0090】
1 半導体基板、2 トレンチゲート電極、2c 分岐部分、3 微細化領域、4 拡大領域、11 ドリフト層、13 ベース層、14 ソース層、15 エミッタ層、17 コレクタ層、21 層間絶縁膜、21a,21b コンタクトホール、22 エミッタ電極、36 第1トレンチ、41 ダミー電極、44 N+拡散層、47 キャリア蓄積層、50 キャリア蓄積層、53 Nリサーフ層、54 Pリサーフ層、57 絶縁層、60 第2トレンチ、63 タングステンプラグ、66 金属膜、100 CSTBT。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
図35
図36
図37

【手続補正書】
【提出日】2014年5月1日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基体と
前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極と
を備え、
一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域とが規定されており、
前記半導体基体は、
第1導電型を有する半導体層と、
キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第1導電型を有する蓄積層と、
前記蓄積層上に形成された第2導電型を有するチャネル層と、
前記第1領域に位置する前記チャネル層上に形成された前記第1導電型を有するソース層と、
前記第2領域に位置する前記チャネル層上に形成された前記第2導電型を有するエミッタ層と、
前記半導体層の他方主面側に形成された前記第2導電型を有するコレクタ層と
を備える、半導体装置。
【請求項2】
請求項1に記載の半導体装置であって、
平面視において、前記トレンチゲート電極は、前記ラインから分岐された分岐部分を有し、前記分岐部分は、前記トレンチゲート電極の延在方向に沿って非周期的に配設されている、半導体装置。
【請求項3】
請求項1に記載の半導体装置であって、
前記第2領域と接する一部の前記トレンチゲート電極の幅が広く形成されている、半導体装置。
【請求項4】
請求項1から請求項3のうちいずれか1項に記載の半導体装置であって、
前記ソース層及び前記エミッタ層に電気的に接続されたエミッタ電極をさらに備え、
所定の前記トレンチゲート電極の代わりに、ゲート電圧が印加されず、かつ、前記エミッタ電極と電気的に接続されたダミー電極が形成されている、半導体装置。
【請求項5】
請求項に記載の半導体装置であって、
前記ダミー電極の下方に位置する前記コレクタ層の代わりに、前記第1導電型を有する不純物層が形成されている、半導体装置。
【請求項6】
請求項1から請求項5のうちいずれか1項に記載の半導体装置であって、
前記蓄積層は、前記第1領域下のみに形成されている、半導体装置。
【請求項7】
請求項1から請求項5のうちいずれか1項に記載の半導体装置であって、
前記蓄積層は、前記第2領域下のみに形成されている、半導体装置。
【請求項8】
請求項1から請求項5のうちいずれか1項に記載の半導体装置であって、
前記半導体は、
前記第1及び第2領域に沿って形成された前記第1導電型を有する第1半導体層若しくは前記第2導電型を有する第2半導体層、または、前記第1及び第2領域に沿って交互に形成された前記第1及び前記第2半導体層を内部に含む、半導体装置。
【請求項9】
請求項1から請求項5のうちいずれか1項に記載の半導体装置であって、
前記半導体層は
前記第1及び第2領域に沿って形成された絶縁層を内部に含む、半導体装置。
【請求項10】
請求項1から請求項9のうちいずれか1項に記載の半導体装置であって、
前記第2領域に位置する前記チャネル層上部に前記トレンチゲート電極の第1トレンチと異なる第2トレンチが設けられ、
前記エミッタ層は、前記第2トレンチ底部に形成され、
前記第2トレンチ内にて、前記エミッタ層及び前記チャネル層と電気的に接続されたエミッタ電極をさらに備える、半導体装置。
【請求項11】
請求項1から請求項9のうちいずれか1項に記載の半導体装置であって、
前記ソース層及び前記エミッタ層のそれぞれの上にコンタクトホールが設けられた層間絶縁膜と、
前記コンタクトホール内に充填されたタングステンプラグと、
前記層間絶縁膜及び前記タングステンプラグ上に形成されたエミッタ電極
をさらに備える、半導体装置。
【請求項12】
請求項1から請求項11のうちいずれか1項に記載の半導体装置の製造方法であって、
(a)コンタクトホールが設けられた層間絶縁膜を、前記半導体基体上に形成する工程と、
(b)前記工程(a)の後に、前記コンタクトホール内にて前記半導体基体表面と接触する金または白金を含む金属膜を形成する工程と、
(c)前記工程(b)の後に、前記金属膜に含まれる金または白金をライフタイムキラーとして前記半導体基体表面に拡散させる熱処理を行う工程と
備える、半導体装置の製造方法
【請求項13】
請求項12に記載の半導体装置の製造方法であって、
(d)前記半導体基体裏面にライフタイムキラーを導入するイオン照射を行う工程をさらに備える、半導体装置の製造方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域とが規定されており、前記半導体基体は、第1導電型を有する半導体層と、キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第1導電型を有する蓄積層と、前記蓄積層上に形成された第2導電型を有するチャネル層と、前記第1領域に位置する前記チャネル層上に形成された前記第1導電型を有するソース層と、前記第2領域に位置する前記チャネル層上に形成された前記第2導電型を有するエミッタ層と、前記半導体層の他方主面側に形成された前記第2導電型を有するコレクタ層とを備える。

【手続補正書】
【提出日】2015年4月20日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項1
【補正方法】変更
【補正の内容】
【請求項1】
半導体基体と、
前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極と
を備え、
一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域とが規定されており、
前記半導体基体は、
第1導電型を有する半導体層と、
キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第1導電型を有する蓄積層と、
前記蓄積層上に形成された第2導電型を有するチャネル層と、
前記第1領域に位置するとともに、前記第1領域と前記第2領域との境界部分において前記第2領域側にも位置する前記チャネル層上に形成された前記第1導電型を有するソース層と、
前記ソース層を除く前記第2領域の全面に位置する前記チャネル層上に形成された前記第2導電型を有するエミッタ層と、
前記半導体層の他方主面側に形成された前記第2導電型を有するコレクタ層と
を備え
前記第2領域の輪郭の内側にコンタクト領域が設けられている、半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
本発明に係る半導体装置は、半導体基体と、前記半導体基体表面に並設された、平面視ライン状の複数のトレンチゲート電極とを備え、一の隣り合う前記トレンチゲート電極間に、当該トレンチゲート電極間の間隔が一定である第1領域と、前記間隔が前記第1領域の一定の間隔から連続的に増加していき最終的に一定となる第2領域とが規定されており、前記半導体基体は、第1導電型を有する半導体層と、キャリアを蓄積可能な、前記半導体層の一方主面側に形成された前記第1導電型を有する蓄積層と、前記蓄積層上に形成された第2導電型を有するチャネル層と、前記第1領域に位置するとともに、前記第1領域と前記第2領域との境界部分において前記第2領域側にも位置する前記チャネル層上に形成された前記第1導電型を有するソース層と、前記ソース層を除く前記第2領域の全面に位置する前記チャネル層上に形成された前記第2導電型を有するエミッタ層と、前記半導体層の他方主面側に形成された前記第2導電型を有するコレクタ層とを備える。前記第2領域の輪郭の内側にコンタクト領域が設けられている。
【国際調査報告】