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再表2013-164961イメージセンサ、及び、イメージセンサの制御方法
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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2013年11月7日
【発行日】2015年12月24日
(54)【発明の名称】イメージセンサ、及び、イメージセンサの制御方法
(51)【国際特許分類】
   H04N 5/374 20110101AFI20151201BHJP
   H04N 5/353 20110101ALI20151201BHJP
【FI】
   H04N5/335 740
   H04N5/335 530
【審査請求】未請求
【予備審査請求】未請求
【全頁数】46
【出願番号】特願2014-513361(P2014-513361)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年4月23日
(31)【優先権主張番号】特願2012-104562(P2012-104562)
(32)【優先日】2012年5月1日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2012-123077(P2012-123077)
(32)【優先日】2012年5月30日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KM,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ,VC
(71)【出願人】
【識別番号】000002185
【氏名又は名称】ソニー株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【識別番号】100082131
【弁理士】
【氏名又は名称】稲本 義雄
(72)【発明者】
【氏名】岡本 晃一
(72)【発明者】
【氏名】吉川 玲
(72)【発明者】
【氏名】海老原 弘知
【テーマコード(参考)】
5C024
【Fターム(参考)】
5C024CX68
5C024CY17
5C024EX52
5C024GX16
5C024GY31
5C024GY39
5C024GY41
5C024HX02
5C024HX09
5C024HX23
5C024JX45
(57)【要約】
本技術は、イメージセンサにおいて、色ごとの照度の計測を行うことができるようにするイメージセンサ、及び、イメージセンサの制御方法に関する。
複数の画素ユニットは、画素とリセットトランジスタを有し、画素は、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む。転送トランジスタの制御により、光電変換部から電荷が、転送トランジスタ及びリセットトランジスタを介して読み出され、その電荷に対応する電圧が、リセットトランジスタに接続されているAD変換部に供給される。本技術は、例えば、画像を撮像するイメージセンサ等に適用できる。
【特許請求の範囲】
【請求項1】
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備え、
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
イメージセンサ。
【請求項2】
前記転送トランジスタを、色ごとに制御することにより、前記色ごとに、前記電荷に対応する電圧を、前記AD変換部に供給する
請求項1に記載のイメージセンサ。
【請求項3】
前記AD変換部は、前記リセットトランジスタのドレインと電源とを接続する電源線に接続され、
前記電源線をフローティング状態にし、そのフローティング状態の前記電源線に、前記リセットトランジスタを介して、前記電荷を流入させることにより、その電荷を電圧に変換し、前記電源線に接続された前記AD変換部に供給する変換制御部をさらに備える
請求項2に記載のイメージセンサ。
【請求項4】
前記転送トランジスタを制御することにより、前記光電変換部から前記電荷を転送させるドライバと、
前記転送トランジスタのゲートをGNDに接続する複数のノードと
をさらに備え、
前記電荷の転送を行うように、前記転送トランジスタを制御しているドライバは、前記複数ノードのうちの1のノードを使用し、
前記電荷の転送を行うように、前記転送トランジスタを制御していないドライバは、前記複数のノードのうちの他の1のノードを使用する
請求項3に記載のイメージセンサ。
【請求項5】
前記変換制御部は、
前記電源の電圧を降圧した降圧電圧を生成する降圧部を有し、
前記降圧電圧を、オン状態の前記リセットトランジスタと接続された前記電源線に印加し、その後、前記電源線をフローティング状態にする
請求項3に記載のイメージセンサ。
【請求項6】
前記電源線を、前記降圧電圧未満の所定の電圧にクランプするクランプ部をさらに備える
請求項5に記載のイメージセンサ。
【請求項7】
前記画素ユニットは、
複数の画素を有し、
前記複数の画素で、前記リセットトランジスタを共有する
請求項3に記載のイメージセンサ。
【請求項8】
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備えるイメージセンサの
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
ステップを含むイメージセンサの制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、イメージセンサ、及び、イメージセンサの制御方法に関し、特に、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができるようにするイメージセンサ、及び、イメージセンサの制御方法に関する。
【背景技術】
【0002】
画素に回路を追加することなく、周囲光を検出して、照度を計測するイメージセンサとしては、例えば、特許文献1で提案されているCMOS(Complementary Metal Oxide Semiconductor)画像センサがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2002-33881号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1に記載のCMOS画像センサでは、複数の色の画素を共有している場合に、色ごとの照度の計測を行うことが困難である。
【0005】
本技術は、このような状況に鑑みてなされたものであり、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができるようにするものである。
【課題を解決するための手段】
【0006】
本技術の一側面のイメージセンサは、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタとを有する複数の画素ユニットを備え、前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給するイメージセンサである。
【0007】
本技術の一側面の制御方法は、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタとを有する複数の画素ユニットを備えるイメージセンサの前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給するステップを含むイメージセンサの制御方法である。
【0008】
本技術の一側面においては、画素ユニットが、画素と、電荷をリセットするリセットトランジスタとを有し、画素が、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、色ごとに制御可能な転送トランジスタを含んでいる。リセットトランジスタには、AD変換を行うAD変換部が接続されている。そして、前記転送トランジスタの制御により、前記光電変換部から前記電荷が、前記転送トランジスタ及び前記リセットトランジスタを介して読み出され、その電荷に対応する電圧が、前記リセットトランジスタに接続されている前記AD変換部に供給される。
【0009】
なお、イメージセンサは、独立した装置であっても良いし、1つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【0010】
本技術の一側面によれば、イメージセンサにおいて、色ごとの照度の計測を行うことができる。特に、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができる。
【図面の簡単な説明】
【0011】
図1】本技術を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
図2】画素ユニット11m,nの構成例を示す回路図である。
図3】撮像モード時の画素ユニット11m,nの状態を示す図である。
図4】照度計モード時の画素ユニット11m,nの状態を示す図である。
図5】変換制御部31の構成例を示すブロック図である。
図6】照度計モード時のイメージセンサの動作を説明するタイミングチャートである。
図7】照度計モードにおいて、色ごとの照度データを得る場合の、転送トランジスタ62に与える制御信号TRGを示すタイミングチャートである。
図8】制御線TRGと電源線51とのカップリングにより発生するノイズを説明する図である。
図9】電源線51に、電圧VDD#1を降圧した電圧VDD#2が印加される場合の、電源線51の電圧の変化を示す図である。
図10】クランプ部32を説明する図である。
図11】クランプ部32の構成例を示す回路図である。
図12】画素駆動部21に接続されている画素制御線41を説明する図である。
図13】画素駆動部21の第1の構成例を示すブロック図である。
図14】照度計モードにおいて、色ごとの照度データを得る場合の制御線TRGの電圧(制御信号TRG)を示すタイミングチャートである。
図15】画素駆動部21の第2の構成例を示すブロック図である。
図16】画素駆動部21の動作を説明する図である。
図17】照度計モードにおいて、色ごとの照度データを得る場合の、TRGドライバ100により制御される制御線TRGの電圧を示すタイミングチャートである。
図18図1の画素ユニット11m,nの他の構成例を示す回路図である。
図19】本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【0012】
[本技術を適用したイメージセンサの一実施の形態]
【0013】
図1は、本技術を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
【0014】
ここで、図1のイメージセンサは、例えば、ディジタルスチルカメラやディジタルビデオカメラ等に用いられるCMOS(Complementary Metal Oxide Semiconductor)センサであるが、本技術を適用したイメージセンサは、CMOSセンサに限定されるものではない。
【0015】
図1において、イメージセンサは、例えば、1チップの半導体チップであり、画素アレイ10、画素駆動部21、セレクタ22及び23、ADC24ないし24、変換制御部31、クランプ部32、及び、ADC(Analog to Digital Converter)33を有する。
【0016】
画素アレイ10は、M×N個(M及びNは、1以上の整数)の画素ユニット111,1,111,2,・・・,111,N,112,1,112,2,・・・,112,N,・・・,11M,1,11M,2,・・・,11M,Nを有する。
【0017】
M×N個の画素ユニット111,1ないし11M,Nは、M行N列の行列(格子)状に配置されており、電力を供給するための電源線51及び52に接続されている。
【0018】
さらに、(上から)m行目(m=1,2,・・・,M)の行方向(横方向)に並ぶN個の画素ユニット11m,1ないし11m,Nには、行方向に延びる画素制御線41が接続されている。
【0019】
また、(左から)n列目(n=1,2,・・・,N)の列方向(縦方向)に並ぶM個の画素ユニット111,nないし11M,nには、列方向に延びる垂直信号線42が接続されている。
【0020】
画素ユニット11m,nは、後述する画素を有し、その画素において、光電変換を行う。さらに、画素ユニット11m,nは、画素の光電変換によって得られる電荷(に対応する電圧)を、画素駆動部21からの、画素制御線41を介しての制御に従って出力する。
【0021】
なお、画素ユニット11m,nが有する画素は、例えば、ベイヤ配列等の色フィルタを介して入射する所定の色の光の光電変換を行う。
【0022】
ここで、色フィルタは、ベイヤ配列の色フィルタに限定されるものではないが、以下では、色フィルタとして、ベイヤ配列の色フィルタを採用することとする。
【0023】
ベイヤ配列では、例えば、左上に、R(Red)が、右上と左下に、G(Green)が、右下に、B(Blue)が、それぞれ配置された、横×縦が2×2画素の4画素を、いわば、ベイヤ配列の単位として、そのベイヤ配列の単位が、行方向と列方向とのそれぞれに繰り返し配置される。
【0024】
ここで、ベイヤ配列の単位である4画素の中には、人の視覚特性を考慮して、Gが2個存在するが、以下、適宜、その2個のGのうちの、Rの右隣(ベイヤ配列の単位の右上)のGを、Grと記載し、Bの左隣(ベイヤ配列の単位の左下)のGを、Gbと記載する。
【0025】
なお、イメージセンサが有する画素としては、外部からの光が入射する画素(開口画素)と、入射しない画素(非開口画素)とがあるが、本技術は、光が入射する開口画素のみを対象とする。
【0026】
画素駆動部21は、画素制御線41を介して、その画素制御線41に接続されている画素ユニット11m,1ないし11m,Nを制御する。
【0027】
なお、画素駆動部21は、電圧VDD#1の電源(アナログ電源)(以下、電源VDD#1とも記載する)から、電力の供給を受けて動作する。電源VDD#1は、イメージセンサの、いわばメインの電源である。
【0028】
セレクタ22は、電圧VDD#1の電源(電源VDD#1)と、電圧VDD#3の電源(電源VDD#3)とに接続されている。なお、電圧VDD#3は、電圧VDD#1よりも低い電圧である。
【0029】
また、セレクタ22は、M×N個の画素ユニット111,1ないし11M,Nと接続された電源線52と接続されている。
【0030】
セレクタ22は、イメージセンサの動作モードに応じて、電源VDD#1及びVDD#3のうちの一方を選択して、電源線52に接続し、これにより、電源VDD#1及びVDD#3のうちの、電源線52に接続した方の電源から、電源線52を介して、画素ユニット111,1ないし11M,Nに、電圧(電力)を供給する。
【0031】
ここで、本実施の形態において、イメージセンサの動作モードとしては、画像の撮像(通常の撮像)を行う撮像モードと、イメージセンサを、照度を計測する照度計として機能させる照度計モードとがある。
【0032】
セレクタ22は、撮像モードでは、電源VDD#1を選択し、照度計モードでは、電源VDD#3を選択する。
【0033】
なお、イメージセンサの動作モードは、例えば、外部から指示することができる。
【0034】
セレクタ23は、電源VDD#3と、N個のADC24,24,・・・,24とに接続されている。
【0035】
また、セレクタ23は、列方向に並ぶM個の画素ユニット111,nないし11M,nと接続された垂直信号線41と接続されている。
【0036】
セレクタ23は、イメージセンサの動作モードに応じて、電源VDD#3、及び、N個のADC24ないし24のうちの一方を選択し、垂直信号線41ないし41と接続する。
【0037】
すなわち、セレクタ23は、撮影モードでは、N個のADC24ないし24を選択し、ADC24と、垂直信号線41とを接続する。その結果、画素ユニット11m,nが有する画素が、垂直信号線41上に出力する、画素で蓄積された電荷に対応する電圧が、セレクタ23を介して、ADC24に供給される。
【0038】
また、セレクタ23は、照度計モードでは、電源VDD#3を選択し、その電源VDD#3と、垂直信号線41ないし41とを接続する。
【0039】
ADC24は、画素ユニット11m,nが有する画素から、垂直信号線41、及び、セレクタ23を介して供給される電圧のCDS(Correlated Double Sampling)、及び、AD変換を行い、その結果得られるディジタルデータを、画素ユニット11m,nが有する画素の色の画素値(画素データ)として出力する。
【0040】
変換制御部31は、電源VDD#1と、電源線51とに接続されている。
【0041】
変換制御部31は、撮像モードでは、電源VDD#1と電源線51とを接続し、これにより、電源線51に接続されたM×N個の画素ユニット111,1ないし11M,Nに、電源VDD#1(の電力)を供給する。
【0042】
また、変換制御部31は、照度計モードでは、電源線51をフローティング状態にし、そのフローティング状態の電源線51に、電源線51に接続された画素ユニット11m,nが有する画素で蓄積された電荷を流入させることにより、その電荷を、対応する電圧に変換する電圧変換を行う。変換制御部31による電圧変換によって得られた電圧は、電源線51に接続された、後述するADC33に供給される。
【0043】
クランプ部32は、電圧VDD#4の電源(電源VDD#4)と、電源線51とに接続されており、照度計モードにおいて、電源線51を、電圧VDD#4にクランプする。なお、電圧VDD#4は、電圧VDD#1よりも低い電圧であるが、電圧VDD#3との大小関係は、特に限定されない。本実施の形態では、電圧VDD#3とVDD#4とは、同一の電圧になっている。
【0044】
ADC33は、電源線51に接続されている。ADC33は、電源VDD#1から電力の供給を受けて動作し、照度計モードにおいて、電源線51を介して供給される、画素ユニット11m,nが有する画素で蓄積された電荷に対応する電圧のCDS(Correlated Double Sampling)、及び、AD変換を行う。そして、ADC33は、CDS及びAD変換の結果得られるディジタルデータを、周囲の光の照度を表す照度データとして出力する。
【0045】
[画素ユニット11m,nの構成例]
【0046】
図2は、図1の画素ユニット11m,nの構成例を示す回路図である。
【0047】
図2において、画素ユニット11m,nは、1個の画素60、並びに、例えば、nMOS(negative channel MOS)のFET(Field Effect Transistor)であるリセットトランジスタ63、増幅トランジスタ64、及び、選択トランジスタ65を有する。
【0048】
画素60は、PD(Photo Diode)61及び転送トランジスタ62を有する。
【0049】
ここで、画素駆動部21(図1)に接続された画素制御線41には、リセットトランジスタ63を制御する制御線RST、転送トランジスタ62を制御する制御線TRG、及び、選択トランジスタ65を制御する制御線SELがある。
【0050】
制御線RSTは、リセットトランジスタ63のゲートに接続され、制御線TRGは、転送トランジスタ62のゲートに接続されている。制御線SELは、選択トランジスタ65のゲートに接続されている。
【0051】
以下、制御線RST上を流れる、リセットトランジスタ63を制御する制御信号を、制御信号RSTともいう。同様に、制御線TRG上を流れる、転送トランジスタ62を制御する制御信号を、制御信号TRGともいい、制御線SEL上を流れる、選択トランジスタ65を制御する制御信号を、制御信号SELともいう。
【0052】
画素60において、PD61のアノードは、GND(ground)に接地されており、そのカソードは、例えば、転送トランジスタ62のソースに接続されている。
【0053】
転送トランジスタ62は、例えば、nMOSのFETであり、そのドレインは、増幅トランジスタ64のゲートに接続されている。
【0054】
リセットトランジスタ63のソースは、転送トランジスタ62のドレインに接続されており、リセットトランジスタ63のドレインは、電源線51に接続されている。
【0055】
増幅トランジスタ64のドレインは、電源線52に接続されており、増幅トランジスタ64のソースは、選択トランジスタ65のドレインに接続されている。
【0056】
選択トランジスタ65のソースは、垂直信号線42に接続されている。
【0057】
図3は、撮像モード時の画素ユニット11m,nの状態を示す図である。
【0058】
撮像モードでは、セレクタ22が、電源VDD#1を選択し、電源線52と接続する。
【0059】
したがって、増幅トランジスタ64のドレインには、電源線52を介して、電圧VDD#1が印加される。
【0060】
さらに、撮影モードでは、変換制御部31が、電源VDD#1を、電源線51と接続し、これにより、リセットトランジスタ63のドレインには、電源線51を介して、電圧VDD#1が印加される。なお、ここでは、リセットトランジスタ63、及び、増幅トランジスタ64のドレインに、同一の電圧VDD#1を印加することとしたが、撮影モードにおいて、リセットトランジスタ63、及び、増幅トランジスタ64のドレインに印加する電圧は、同一の電圧である必要はない。すなわち、例えば、増幅トランジスタ64のドレインには、電圧VDD#1を印加し、リセットトランジスタ63のドレインには、電圧VDD#1を昇圧した、電圧VDD#1よりも高い電圧を印加することができる。
【0061】
また、撮影モードでは、セレクタ23が、ADC24を選択し、垂直信号線42と接続する。
【0062】
画素60では、PD61が、そこに入射する色の光を受光し、光電変換を行うことによって、受光した光の光量に応じた電荷を蓄積する。
【0063】
転送トランジスタ62は、制御信号TRGとしての、一時的に、L(Low)レベルからH(High)レベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
【0064】
転送トランジスタ62がオン状態になると、PD61に蓄積された電荷は、転送トランジスタ62のソースからドレインに転送される。
【0065】
ここで、転送トランジスタ62のドレインは、増幅トランジスタ64のゲートに接続されており、この接続点は、FD(Floating Diffusion)と呼ばれる。したがって、PD61に蓄積された電荷は、転送トランジスタ62を介して、FDに転送される。
【0066】
リセットトランジスタ63は、制御信号RSTとしての、一時的にLレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
【0067】
リセットトランジスタ63は、転送トランジスタ62がオン状態になる直前にオン状態になり、PD61からFDに電荷が転送されるの先だって、FDにある電荷を、リセットトランジスタ63、及び、電源線51を介して、電源VDD#1に掃き出すことによりリセットする。
【0068】
増幅トランジスタ64は、電源線52を介して、ドレインに印加されている電圧VDD#1を電源として動作する。
【0069】
すなわち、増幅トランジスタ64は、リセット直後のFDの電位(電圧)を、リセットレベルとして、ソースに出力し、その後、PD61から電荷が転送された直後のFDの電位を、リセットレベルを基準とする画素値に対応する電圧(信号レベル)として、ソースに出力する。
【0070】
選択トランジスタ65は、制御信号SELとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
【0071】
選択トランジスタ65のドレインは、上述したように、増幅トランジスタ64のソースに接続されており、選択トランジスタ65は、増幅トランジスタ64のソースに出力される(現れる)リセットレベル、及び、信号レベルを、選択トランジスタ65のソースに接続されている垂直信号線42上に出力する。
【0072】
垂直信号線42上に出力されたリセットレベル、及び、信号レベルは、ADC24に供給される。ADC24では、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素データとして出力される。
【0073】
図4は、照度計モード時の画素ユニット11m,nの状態を示す図である。
【0074】
照度計モードでは、セレクタ22が、電源VDD#3を選択し、電源線52と接続する。
【0075】
したがって、増幅トランジスタ64のドレインには、電源線52を介して、電圧VDD#3が印加される。
【0076】
さらに、照度計モードでは、変換制御部31が、電源線51を、一時、フローティング状態にする。
【0077】
また、照度計モードでは、セレクタ23が、電源VDD#3を選択し、垂直信号線42と接続する。
【0078】
したがって、垂直信号線42に接続されている選択トランジスタ65のソースには、電圧VDD#3が印加される。
【0079】
その結果、増幅トランジスタ64のドレイン、及び、選択トランジスタ65のソースには、同一の電圧VDD#3が印加された状態になる。
【0080】
そして、増幅トランジスタ64のソースと、選択トランジスタ65のドレインとが接続されているため、増幅トランジスタ64、及び、選択トランジスタ65は、いわば機能しない状態になる。
【0081】
なお、増幅トランジスタ64のドレイン、及び、選択トランジスタ65のソースに、同一の電圧を印加することにより、増幅トランジスタ64、及び、選択トランジスタ65は機能しない状態になるので、増幅トランジスタ64のドレイン、及び、選択トランジスタ65のソースに、電圧VDD#3ではなく、その電圧VDD#3よりも高い電圧VDD#1を印加しても、増幅トランジスタ64、及び、選択トランジスタ65を機能しない状態にすることができる。
【0082】
しかしながら、増幅トランジスタ64のドレイン、及び、選択トランジスタ65のソースに、高い電圧を印加すると、増幅トランジスタ64のゲートの容量が変動し、その容量の変動が、リセットトランジスタ63を介して、電源線51の電圧に影響を与えることがある。
【0083】
そこで、本実施の形態では、照度計モードにおいて、電圧VDD#1よりも低い電圧VDD#3を、増幅トランジスタ64のドレイン、及び、選択トランジスタ65のソースに印加することとしている。
【0084】
照度計モードでは、制御信号RST及びSELは、常時、Hレベルとされ、その結果、リセットトランジスタ63、及び、選択トランジスタ65は、常時、オン状態になる。
【0085】
また、転送トランジスタ62は、制御信号TRGとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
【0086】
照度計モードでは、リセットトランジスタ63が常時オン状態になっているため、転送トランジスタ62がオン状態になると、PD61に蓄積された電荷は、転送トランジスタ62、リセットトランジスタ63、及び、電源線51を介して、変換制御部31(の後述する電源VDD#2)に掃き出され、PD61はリセットされる。
【0087】
そして、PD61がリセットされたときの電源線51の電圧が、リセットレベルとして、電源線51に接続されているADC33に供給される。
【0088】
その後、転送トランジスタ62は、再び、制御信号TRGとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
【0089】
また、変換制御部31は、転送トランジスタ62が再びオン状態になる直前に、電源線51をフローティング状態にする。
【0090】
電源線51がフローティング状態になった後、転送トランジスタ62がオン状態になると、PD61に蓄積された電荷が、転送トランジスタ62、及び、リセットトランジスタ63を介して、電源線51に流入し、対応する電圧に変換される。
【0091】
その結果、PD61に蓄積された電荷に対応する電圧、すなわち、リセットレベルを基準とする、照度に対応する電圧(信号レベル)が、電源線51に接続されているADC33に供給される。
【0092】
ADC33では、電源線51からの信号レベルのCDS及びAD変換が、電源線51からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、照度データとして出力される。
【0093】
ここで、照度計モードでは、一時的にLレベルからHレベルになる制御信号TRGを転送トランジスタ62に与える画素を選択することにより、M×N個の画素ユニット111,1ないし11M,Nの画素60(のPD61)すべてで蓄積された電荷や、R,G(Gr及びGbのそれぞれ又は両方)、又は、Bの画素(R,G、又は、Bの光を受光する画素)等の一部の画素60で蓄積された電荷だけを、電源線51に流入させ、対応する電圧を、ADC33に供給することができる。
【0094】
したがって、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット111,1ないし11M,Nの画素60すべての転送トランジスタ62に与えることにより、色に関係ない照度データを得ることができる。
【0095】
また、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット111,1ないし11M,Nの画素60のうちの、R,G、又は、Bの画素の転送トランジスタ62に与えることにより、色ごとの照度、つまり、R,G、又は、Bの光の照度データを得ることができる。
【0096】
[変換制御部31の構成例]
【0097】
図5は、変換制御部31の構成例を示すブロック図である。
【0098】
なお、図5には、変換制御部31の他、画素ユニット11m,nも図示してあるが、画素ユニット11m,nにおいては、増幅トランジスタ64及び選択トランジスタ65の図示を、省略してある。
【0099】
変換制御部31は、スイッチ部70及び電圧降圧部73を有する。
【0100】
スイッチ部70は、外部から供給される(例えば、図示せぬ制御部からの)読み出しイネーブル信号SWENに従ってオン、オフし、電源線51と電圧降圧部73との間を接続し、又は、切断する。
【0101】
図5では、スイッチ部70は、インバータ71及びFET72を有する。
【0102】
インバータ72には、イネーブル信号SWENが入力される。インバータ72は、そこに入力されるイネーブル信号SWENを反転し、FET72のゲートに印加する。
【0103】
FET72は、pMOS(positive channel MOS)のFETであり、ドレインが、電源線51に接続され、ソースが、電圧降圧部73に接続されている。
【0104】
また、FET72のサブストレートは、電源VDD#1に接続されている。
【0105】
電圧降圧部72には、電圧VDD#1が印加される。電圧降圧部72は、動作モードに応じて、電圧VDD#1を、その電圧VDD#1より低い電圧(降圧電圧)VDD#2に降圧し、又は、降圧せずに、そのままの電圧VDD#1を、スイッチ部70(のFET72)に供給する。
【0106】
すなわち、電圧降圧部72は、撮像モードでは、電圧VDD#1を降圧せずに、そのまま、スイッチ部70に供給する。また、電圧降圧部72は、照度計モードでは、電圧VDD#1を、電圧VDD#2に降圧し、スイッチ部70に供給する。
【0107】
したがって、スイッチ部70(より電源線51側)から、電圧降圧部73を見た場合、電圧降圧部73は、電圧VDD#1の電源、又は、電圧VDD#2の電源(電源#2)として機能する。
【0108】
なお、クランプ部32(図1)が電源線51をクランプする電圧VDD#4は(本実施の形態では、電圧VDD#4と同一の電圧VDD#3も同様)、電圧VDD#2未満の所定の電圧である。
【0109】
以上のように構成される変換制御部31では、撮像モード時には、常時Hレベルの読み出しイネーブル信号SWENが、インバータ71に供給される。
【0110】
この場合、インバータ71の出力は、Lレベルになり、そのLレベルが、FET72のゲートに印加され、FET72は、オン状態になる。
【0111】
撮像モードでは、上述したように、電圧降圧部72は、電圧VDD#1を降圧せずに、そのまま、スイッチ部70に供給する。したがって、スイッチ部70に供給された電圧VDD#1は、オン状態のFET72を介して、電源線51に印加され、これにより、電源線51を介して、電源としての電圧VDD#1が、リセットトランジスタ63のドレインに印加される。
【0112】
一方、照度計モードでは、上述したように、電圧降圧部72は、電圧VDD#1を、電圧VDD#2に降圧し、スイッチ部70に供給する。
【0113】
また、照度計モードでは、読み出しイネーブル信号SWENは、当初はHレベルとされ、その後、Lレベルとされる。
【0114】
したがって、照度計モードでは、Hレベルの読み出しイネーブル信号SWENが、インバータ71に供給されている間は、インバータ71の出力は、Lレベルになり、そのLレベルが、FET72のゲートに印加されることによって、FET72は、オン状態になる。
【0115】
FET72がオン状態である場合、スイッチ部70に供給された電圧VDD#2は、オン状態のFET72を介して、電源線51に印加される。
【0116】
その後、読み出しイネーブル信号SWENがLレベルになると、インバータ71の出力は、Hレベルになり、そのHレベルが、FET72のゲートに印加されることによって、FET72は、オフ状態になる。
【0117】
FET72がオフ状態である場合、スイッチ部70に供給された電圧VDD#2は、電源線51に印加されない。そして、FET72がオフ状態であることにより、そのFET72に接続されている電源線51は、フローティング状態となる。
【0118】
[照度計モード時のイメージセンサの動作]
【0119】
図6は、照度計モード時のイメージセンサの動作を説明するタイミングチャートである。
【0120】
すなわち、図6は、照度計モード時の読み出しイネーブル信号SWEN、制御信号RST,SEL、及び、TRG、並びに、電源線51の電圧を示している。
【0121】
照度計モードにおいて、照度データを得る処理には、時間順に、シャッタフェーズ、蓄積フェーズ、及び、読み出しフェーズがある。
【0122】
照度計モードでは、制御信号RST及びSELは、シャッタフェーズ、蓄積フェーズ、及び、読み出しフェーズのいずれにおいても、Hレベルとされ、その結果、リセットトランジスタ63、及び、選択トランジスタ65は、常時、オン状態になる。
【0123】
そして、シャッタフェーズでは、読み出しイネーブル信号SWENが、Hレベルにされ、制御信号TRGが、一時的に、LレベルからHレベルにされる。
【0124】
シャッタフェーズにおいて、読み出しイネーブル信号SWENが、Hレベルにされることにより、FET72(図5)はオン状態となり、電圧降圧部73で降圧された電圧VDD#2が、電源線51に印加される。すなわち、電源VDD#2が、電源線51に接続される。
【0125】
また、シャッタフェーズにおいて、制御信号TRGが、一時的に、LレベルからHレベルにされることにより、その制御信号TRGが供給される転送トランジスタ62は、一時的にオン状態になる。
【0126】
照度計モードでは、リセットトランジスタ63が常時オン状態になっているため、シャッタフェーズにおいて、転送トランジスタ62がオン状態になると、PD61に蓄積された電荷は、転送トランジスタ62、リセットトランジスタ63、及び、電源線51を介して、変換制御部31の、電源線51に接続されている電源VDD#2に掃き出され、PD61はリセットされる。
【0127】
そして、PD61がリセットされたときの電源線51の電圧は、その電源線51に接続されている電源VDD#2の電圧である電圧VDD#2となり、その電圧VDD#2が、リセットレベルとして、電源線51に接続されているADC33に供給される。
【0128】
シャッタフェースの後の蓄積フェーズでは、読み出しイネーブル信号SWENが、Hレベルのままとされ、制御信号TRGは、Lレベル(のまま)とされる。
【0129】
読み出しイネーブル信号SWENが、Hレベルであることにより、FET72(図5)はオン状態となり、シャッタフェーズと同様に、電圧降圧部73(図5)で電圧VDD#1を降圧することにより得られる電源VDD#2が、電源線51に接続される。
【0130】
したがって、電源線51の電圧は、シャッタフェースと同様に、電圧VDD#2となり、その電圧VDD#2が、リセットレベルとして、電源線51に接続されているADC33に供給される。
【0131】
また、制御信号TRGが、Lレベルであることにより、転送トランジスタ62はオフ状態となり、PD61には、電荷が蓄積される。
【0132】
蓄積フェースの後の読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされ、制御信号TRGは、読み出しイネーブル信号SWENがHレベルからLレベルにされた直後に、一時的に、LレベルからHレベルにされる。
【0133】
そして、読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされる直前に、図6において影を付して示すように、ADC33は、電源線51の電圧の1回目の読み出しを行い、その電源線51の電圧をリセットレベルとして取得する。
【0134】
ここで、読み出しイネーブル信号SWENが、HレベルからLレベルにされる直前においては、FET72(図5)はオン状態になっており、電源線51には、電源#2が接続されていることから、ADC33での、電源線51の電圧の1回目の読み出しでは、電圧VDD#2が、リセットレベルとして取得される。
【0135】
その後、読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされ、さらに、制御信号TRGが、一時的に、LレベルからHレベルにされ、Lレベルに戻された後に、図6において影を付して示すように、ADC33は、電源線51の電圧の2回目の読み出しを行い、その電源線51の電圧を、リセットレベルを基準とする、照度に対応する電圧(信号レベル)として取得する。
【0136】
ここで、読み出しイネーブル信号SWENが、HレベルからLレベルにされることにより、FET72(図5)はオフ状態になる。その結果、電源線51は、フローティング状態になる。
【0137】
また、制御信号TRGが、一時的に、LレベルからHレベルにされることにより、その制御信号TRGがゲートに供給される転送トランジスタ62は、一時的にオン状態になる。
【0138】
転送トランジスタ62がオン状態になると、蓄積フェーズ(正確には、制御信号TRGが、シャッタフェーズにおいてLレベルになってから、読み出しフェーズにおいて、Hレベルになるまで)にPD61に蓄積された電荷が、転送トランジスタ62、及び、リセットトランジスタ63を介して、電源線51に流入し、対応する電圧に変換される。
【0139】
その結果、フローティング状態の電源線51の電圧は、直前の電圧VDD#2から、PD61に蓄積された電荷に対応する電圧(照度信号)だけ変動(降下)し、ADC33での、電源線51の電圧の2回目の読み出しでは、その変動後の電圧が、信号レベル(リセットレベルを基準とする、照度に対応する電圧)として取得される。
【0140】
ADC33では、2回目の読み出しで取得した電源線51の電圧である信号レベルのCDS及びAD変換が、1回目の読み出しで取得した電源線51の電圧(電圧VDD#2)であるリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、照度データとして出力される。
【0141】
ここで、図1のイメージセンサでは、照度計モードにおいて、画素駆動部21(図1)は、M行の画素ユニット111,nないし11M,nのすべてに、制御信号RST及びSELを、同時に供給し、リセットトランジスタ63及び選択トランジスタ65を、同時にオン状態にする。
【0142】
また、画素駆動部21は、M×N個の画素ユニット111,1ないし11M,Nの画素60の転送トランジスタ62に対して、画素60が受光する光の色ごとに、制御信号TRGを供給し、各画素60の転送トランジスタ62を、色ごとに制御することができる。
【0143】
画素駆動部21が、シャッタフェーズ及び読み出しフェーズにおいて、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット111,1ないし11M,Nの画素60すべての転送トランジスタ62に、同時に供給すること、すなわち、M×N個の画素ユニット111,1ないし11M,Nの画素60すべての転送トランジスタ62を、同時に、一時的にオン状態にすることにより、ADC33では、M×N個の画素ユニット111,1ないし11M,Nの画素60すべてで受光された光の、色に関係ない照度データ(各色の光を加算した照度データ)を得ることができる。
【0144】
また、画素駆動部21が、シャッタフェーズ及び読み出しフェーズにおいて、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット111,1ないし11M,Nの画素60のうちの、例えば、Rの画素60、Gの画素60、及び、Bの画素60の転送トランジスタ62に、別個のタイミングで供給すること、すなわち、Rの画素60、Gの画素60、及び、Bの画素60の転送トランジスタ62を、別個のタイミングで、一時的にオン状態にすること(転送トランジスタ62を、画素60が受光する色ごとに制御すること)により、ADC33では、Rの画素60、Gの画素60、及び、Bの画素60それぞれで受光された光の、R,G、及び、Bの色ごとの照度データを得ることができる。
【0145】
図7は、照度計モードにおいて、色ごとの照度データを得る場合の、転送トランジスタ62に与える制御信号TRGを示すタイミングチャートである。
【0146】
ここで、本実施の形態では、ベイヤ配列の色フィルタを採用することから、R,Gr,Gb、及び、Bの画素60(R,Gr,Gb、及び、Bそれぞれの光を受光する画素60)が存在する。
【0147】
図7は、R,Gr,Gb、及び、Bそれぞれの色ごとの照度データを得る場合の、転送トランジスタ62に与える制御信号TRGを示している。
【0148】
ここで、以下では、Rの画素60の転送トランジスタ62に与える制御信号TRGを、制御信号TRG(R)とも記載する。同様に、Gr,Gb、及び、Bの画素60の転送トランジスタ62に与える制御信号TRGを、それぞれ、制御信号TRG(Gr),TRG(Gb)、及び、TRG(B)とも記載する。
【0149】
照度計モードにおいて、色ごとの照度データを得る場合、シャッタフェーズは、例えば、時間順に、Rシャッタフェーズ、Grシャッタフェーズ、Gbシャッタフェーズ、及び、Bシャッタフェーズに区分される。同様に、読み出しフェーズも、例えば、時間順に、R読み出しフェーズ、Gr読み出しフェーズ、Gb読み出しフェーズ、及び、B読み出しフェーズに区分される。
【0150】
そして、Rシャッタフェーズ及びR読み出しフェーズでは、制御信号TRG(R),TRG(Gr),TRG(Gb)、及び、TRG(B)のうちの、制御信号TRG(R)だけが、一時的に、LレベルからHレベルにされる。
【0151】
同様に、Grシャッタフェーズ及びGr読み出しフェーズでは、制御信号TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズでは、制御信号TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズでは、制御信号TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされる。
【0152】
以上により、ADC33では、図6で説明した場合と同様にして、R,Gr,Gb、及び、Bそれぞれの色ごとの照度データを、時分割で得ることができる。
【0153】
なお、色に関係ない照度データや、色ごとの照度データは、M×N個の画素ユニット111,1ないし11M,Nの画素60で得られた電荷に対応する電圧を、垂直信号線42ないし42、及び、セレクタ23(図1)を介して、ADC24ないし24に供給し、そのADC24ないし24でのCDS及びAD変換によって得られる画素データを、すべて加算することや、色ごとに加算することでも得ることができる。
【0154】
しかしながら、この場合、照度データを得るのに、N個のADC24ないし24のすべてを動作させる必要があり、消費電力が大になる。
【0155】
一方、画素60で得られた電荷に対応する電圧を、電源線51を介して、ADC33に供給し、そのADC33でのCDS及びAD変換によって、照度データを得る場合には、照度データを得るのに動作させる必要のあるADCは、ADC33の1つだけであり、N個のADC24ないし24のすべてを動作させる場合に比較して、消費電力を大きく低減することができる。
【0156】
[制御線TRGと電源線51とのカップリングにより発生するノイズに対する対策]
【0157】
図8は、制御線TRGと電源線51とのカップリングにより発生するノイズを説明する図である。
【0158】
すなわち、図8は、照度計モード時の読み出しイネーブル信号SWEN、制御信号RST,SEL、及び、TRG、並びに、電源線51の電圧を示している。なお、図8では、説明を簡単にするため、PD61に蓄積された電荷(信号電荷)が0である(PD61に光が入射せず、いわゆるダーク(dark)状態になっている)こととしてある。
【0159】
ここで、本実施の形態では、読み出しイネーブル信号SWENが、Hレベルになっている場合(電源線51がフローティング状態でない場合)、電源線51には、電圧降圧部73(図5)で、電圧VDD#1を降圧した電圧VDD#2が印加されるが、図8では、電源線51に、電圧VDD#2ではなく、電圧VDD#1が印加されることとしてある。
【0160】
照度計モードでは、図6で説明したように、読み出しフェーズにおいて、電源線51がフローティング状態にされた後(読み出しイネーブル信号SWENが、HレベルからLレベルにされた後)、転送トランジスタ62に与える制御信号TRGが、一時的に、LレベルからHレベルにされる。
【0161】
イメージセンサにおいて、制御信号TRGが流れる画素制御線41の制御線TRGと、電源線51とが隣接して配線されている場合、制御線TRGを流れる制御信号TRGが一時的にHレベルになったときに、図8に示すように、制御線TRGと、フローティング状態になっている電源線51とのカップリングにより、電源線51上にノイズが発生すること、すなわち、電源線51の電圧が、制御信号TRGが一時的にHレベルになることに連動して、一時的に上昇することがある。
【0162】
電源線51をフローティング状態にするためのスイッチ部70が、図5に示したように、pMOSのFET72を含んで構成される場合、そのFET72のドレインに接続されている電源線51の電圧が上昇すると、FET72のゲートと、電源線51(が接続されているFET72のドレイン)との間の電位差が大になって(FET72の電源線51が接続されている部分がソースのように見え)、FET72がオン状態になるため、電源線51から、FET72(のソース)に電流が流れる。
【0163】
この場合、電源線51に流入した電荷が、電源線51からオン状態のFET72を介して抜けてしまい、ADC33で得られる照度データの精度が劣化する。
【0164】
読み出しイネーブル信号SWENが、Hレベルになっている場合に、図8に示したように、電源線51に、電圧VDD#2ではなく、電圧VDD#1が印加されているときには、上述のように、制御線TRGと電源線51とのカップリングにより、フローティング状態の電源線51が持ち上がると、電源線51の電圧は、FET72のサブストレートの電圧VDD#1を超え、その結果、ADC33で得られる照度データの精度が劣化する。
【0165】
そこで、本実施の形態では、制御線TRGと電源線51とのカップリングにより発生するノイズに対する対策として、電源線51に、電圧降圧部73(図5)で、電圧VDD#1を降圧した電圧VDD#2を印加することが行われる。
【0166】
図9は、電源線51に、電圧VDD#1を降圧した電圧VDD#2が印加される場合の、電源線51の電圧の変化を示す図である。なお、図9でも、図8と同様に、説明を簡単にするため、PD61に蓄積された電荷が0であることとしてある。
【0167】
電圧降圧部73(図5)において電圧VDD#1を降圧した電圧VDD#2が、電源線51に印加される場合には、読み出しフェーズで、電源線51がフローティング状態になっているときに、制御線TRGを流れる制御信号TRGが一時的にHレベルになって、制御線TRGと電源線51とのカップリングにより、電源線51の電圧が一時的に上昇しても、図9に示すように、電源線51の電圧が、FET72のゲートの電圧VDD#1を超えることを防止することができる。
【0168】
ここで、電圧VDD#2は、制御線TRGと電源線51とのカップリングにより上昇する、電源線51の電圧の、その上昇分の電圧以上の電圧だけ、電圧VDD#1よりも低い電圧であることが望ましい。
【0169】
但し、図6で説明したように、フローティング状態の電源線51の電圧は、読み出しフェーズにおいて、電圧VDD#2から、PD61に蓄積された電荷に対応する電圧(照度信号)だけ降下する。
【0170】
したがって、電圧VDD#2を低い電圧にしすぎると、照度計モードにおいて、電源線51の電圧が、電圧VDD#2から、PD61に蓄積された電荷に対応する電圧だけ降下することができず、実質的に、照度の計測に用いる画素すべてのPD61に蓄積可能な電荷量の総量(飽和電荷量)、ひいては、照度データのダイナミックレンジが制限される。
【0171】
そこで、電圧VDD#2は、制御線TRGと電源線51とのカップリングによる、電源線51の電圧の上昇分と、飽和電荷量との両方を考慮して決定することが望ましい。
【0172】
なお、図5の電圧降圧部73としては、電圧VDD#1を降圧する降圧幅(降下幅)が可変な回路を採用することができる。
【0173】
この場合、電圧降圧部73での降圧幅は、例えば、外部からの制御に従って調整することができる。
【0174】
また、電圧降圧部73では、制御線TRGとのカップリングによる電源線51の電圧の上昇分を計測し、その上昇分、又は、その上昇分に所定のマージンを加えた値に、降圧幅を調整することができる。
【0175】
電圧降圧部73での降圧幅を調整することにより、照度データの精度の劣化を防止し、電源線51の電圧を、ADC33の入力として適切な電圧レンジとすることができる。
【0176】
[クランプ部32の説明]
【0177】
図10は、図1のクランプ部32を説明する図である。
【0178】
すなわち、図10は、照度計モード時の制御信号TRG、及び、電源線51の電圧を示すタイミングチャートである。
【0179】
照度計モードでは、図6及び図7で説明したように、M×N個の画素ユニット111,1ないし11M,Nの画素60すべての転送トランジスタ62を、同時にオン状態にすることや、Rの画素60、Grの画素60、Gbの画素60、又は、Bの画素60だけの転送トランジスタ62を、同時にオン状態にすることによって、色に関係ない照度データや、R,Gr,Gb、又は、Bの照度データを得ることができる。
【0180】
ところで、照度計モードでは、読み出しフェーズにおいて、転送トランジスタ62がオンされることにより、M×N個の画素ユニット111,1ないし11M,Nの画素60すべてや、画素60のうちの、Rの画素60、Grの画素60、Gbの画素60、又は、Bの画素60から、PD61に蓄積された電荷(電子)が、一斉に、フローティング状態の電源線51に流入する。
【0181】
以上のように、フローティング状態の電源線51に、画素60すべてや、Rの画素60、Grの画素60、Gbの画素60、又は、Bの画素60のような多数の画素60から、電荷が流入すると、電源線51の電圧が、図10に点線で示すように、電圧VDD#2から大幅に降下することがある。
【0182】
照度計モードでは、上述したように、リセットトランジスタ63は、常時オン状態になっているため、電源線51の電圧が大幅に降下した場合、画素ユニット11m,n図2)のFDの電圧(電位)、すなわち、転送トランジスタ62のドレインや、増幅トランジスタ64のゲートの電圧も、電源線51が接続されているリセットトランジスタ63を介して、大幅に降下し、その結果、増幅トランジスタ64のゲートの電圧が、その性能を保証する性能保証電圧の範囲を超えることがあり得る。
【0183】
そして、増幅トランジスタ64のゲートの電圧が、その性能を保証する性能保証電圧の範囲を超えることは、画素ユニット11m,n、ひいては、イメージセンサの信頼性を損ねるおそれがある。
【0184】
そこで、クランプ部32(図1)は、電源線の電圧を、電圧VDD#2未満の性能保証電圧の最小値以上の電圧VDD#4にクランプする。
【0185】
図11は、図1のクランプ部32の構成例を示す回路図である。
【0186】
図11において、クランプ部32は、nMOSのFET81を有する。
【0187】
クランプ部32において、FET81のソースは、電源線51に接続され、ゲート及びドレインは、電源VDD#4に接続されている。
【0188】
図11のクランプ部32では、FET81のゲートが電源VDD#4に接続されているので、FET81のソースに接続されている電源線51の電圧が、電圧VDD#4未満(正確には、電圧VDD#4から、FET81のゲートとソースとの間の電圧VGSを減算した電圧以下)となると、FET81がオン状態になる。その結果、電源線51は、FET81を介して、電源VDD#4に接続され、電圧VDD#4にクランプされる。
【0189】
以上のように、電源線51は、電圧VDD#2未満の性能保証電圧の最小値以上の電圧VDD#4にクランプされるので、電源線51の電圧が、電圧VDD#2から、一定以上降下して性能保証電圧の範囲を超えること、ひいては、画素ユニット11m,nのFD(増幅トランジスタ64のゲート)の電圧が性能保証電圧の範囲を超えることを防止することができる。
【0190】
なお、クランプ部32において、電源線51がクランプされる場合には、イメージセンサにおいて、照度の計測がエラーである旨を、外部に報知することができる。
【0191】
[画素駆動部21の構成例]
【0192】
図12は、図1の画素駆動部21に接続されている画素制御線41を説明する図である。
【0193】
なお、図12では、画素ユニット11m,nは、1つの画素60を有することとし、以下、適宜、Rの画素60を画素60Rと、Grの画素60を画素60Grと、Gbの画素60を画素60Gbと、Bの画素60を画素60Bと、それぞれいうこととする。
【0194】
また、画素駆動部21が、制御信号TRG(R),TRG(Gr),TRG(Gb)、及び、TRG(B)を流す制御線TRGを、それぞれ、制御線TRG(R),TRG(Gr),TRG(Gb)、及び、TRG(B)とも記載する。
【0195】
図12のベイヤ配列では、奇数行である2k-1行目(k=1,2,・・・,M/2)には、Rの画素60R、Grの画素60Gr、Gbの画素60Gb、及び、Bの画素60Bのうちの、Rの画素60R、及び、Grの画素60Grだけが存在する。また、偶数行である2k行目には、Gbの画素60Gb、及び、Bの画素60Bだけが存在する。
【0196】
したがって、奇数行である2k-1行目の画素制御線412k−1には、制御線TRGとして、2本の制御線TRG(R)及びTRG(Gr)が含まれ、偶数行である2k行目の画素制御線412kには、制御線TRGとして、2本の制御線TRG(Gb)及びTRG(B)が含まれる。
【0197】
以上のように、奇数行の画素制御線412k−1には、2本の制御線TRG(R)及びTRG(Gr)が含まれ、偶数行の画素制御線412kには、2本の制御線TRG(Gb)及びTRG(B)が含まれるので、M本の画素制御線41ないし41の中には、制御線TRG(R),TRG(Gr),TRG(Gb)、及び、TRG(B)として、2M本の制御線TRGが含まれる。
【0198】
R,Gr,Gb、及び、Bそれぞれの色ごとの照度データを得る場合、図7で説明したように、Rシャッタフェーズ及びR読み出しフェーズにおいて、制御信号TRG(R)だけが、Grシャッタフェーズ及びGr読み出しフェーズにおいて、制御信号TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズにおいて、制御信号TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズにおいて、制御信号TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされる。
【0199】
すなわち、Rシャッタフェーズ及びR読み出しフェーズでは、奇数行の画素制御線412k−1に含まれる制御線TRG(R)(を流れる制御信号TRG(R))だけが、一時的にHレベルになり、Grシャッタフェーズ及びGr読み出しフェーズでは、奇数行の画素制御線412k−1に含まれる制御線TRG(Gr)だけが、一時的にHレベルになる。
【0200】
また、Gbシャッタフェーズ及びGb読み出しフェーズでは、偶数行の画素制御線412kに含まれる制御線TRG(Gb)だけが、一時的にHレベルになり、Bシャッタフェーズ及びB読み出しフェーズでは、偶数行の画素制御線412kに含まれる制御線TRG(B)だけが、一時的にHレベルになる。
【0201】
図13は、図1の画素駆動部21の第1の構成例を示すブロック図である。
【0202】
すなわち、図13は、画素駆動部21のうちの、転送トランジスタ62を制御する部分の第1の構成例を示している。
【0203】
図13において、画素駆動部21は、2M個のTRGドライバ90ないし902Mと、2M個のドライバ制御部96ないし962Mを有する。
【0204】
TRGドライバ904k−3は、2k-1行目の画素60R及び60Grのうちの、画素60Rの転送トランジスタ62を、画素制御線412k−1に含まれる制御線TRG(R)上に、制御信号TRG(R)を流すことで制御する。
【0205】
TRGドライバ904k−2は、2k-1行目の画素60R及び60Grのうちの、画素60Grの転送トランジスタ62を、画素制御線412k−1に含まれる制御線TRG(Gr)上に、制御信号TRG(Gr)を流すことで制御する。
【0206】
TRGドライバ904k−1は、2k行目の画素60Gb及び60Bのうちの、画素60Gbの転送トランジスタ62を、画素制御線412kに含まれる制御線TRG(Gb)上に、制御信号TRG(Gb)を流すことで制御する。
【0207】
TRGドライバ904kは、2k行目の画素60Gb及び60Bのうちの、画素60Bの転送トランジスタ62を、画素制御線412kに含まれる制御線TRG(B)上に、制御信号TRG(B)を流すことで制御する。
【0208】
TRGドライバ90は(q=1,2,・・・,2M)は、ドレインどうしが接続されるとともに、ゲートどうしが接続されたpMOSのFET91とnMOSのFET92とを有する。
【0209】
そして、FET91及び92のドレインどうしの接続点は、制御線TRGに接続されており、FET91及び92のゲートどうしの接続点は、ドライバ制御部96に接続されている。
【0210】
なお、FET91及び92のドレインどうしの接続点は、TRGドライバ90の出力端子になっており、FET91及び92のゲートどうしの接続点は、TRGドライバ90の入力端子になっている。
【0211】
また、pMOSのFET91のソースは、複数の抵抗rが直列に接続された直列回路を介して、電源VDD#1に接続されており、nMOSのFET92のソースは、複数の抵抗(電源配線抵抗)Rが直列に接続された直列回路を介して、GND(グランド)に接続されている。
【0212】
ここで、TRGドライバ90において、nMOSのFET92のソースと、複数の抵抗Rが直列に接続された直列回路との接続点を、ノード93ともいう。
【0213】
TRGドライバ96は、例えば、外部からの指令や、あらかじめ決められたシーケンス等に従って、TRGドライバ90を制御する。
【0214】
すなわち、TRGドライバ96は、例えば、Hレベル又はLレベルを、TRGドライバ90のFET91及び92のゲートに印加する。
【0215】
FET91及び92のゲートに、Hレベルが印加された場合、pMOSのFET91はオフ状態になり、nMOSのFET92はオン状態になるので、TRGドライバ90の出力端子でもあるFET91及び92のドレインどうしの接続点は、オン状態のFET92を介して、ノード93に接続される。
【0216】
ノード93は、複数の抵抗Rが直列に接続された直列回路を介して、GNDに接続されており、ノード93の電圧(電位)は、複数の抵抗Rが直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
【0217】
したがって、オン状態のFET92を介して、ノード93に接続されたTRGドライバ90の出力端子(FET91及び92のドレインどうしの接続点)は、Lレベル(GNDの電位)になり、TRGドライバ90の出力端子に接続されている制御線TRGも、Lレベルになる。
【0218】
一方、FET91及び92のゲートに、Lレベルが印加された場合、pMOSのFET91はオン状態になり、nMOSのFET92はオフ状態になるので、TRGドライバ90の出力端子でもあるFET91及び92のドレインどうしの接続点は、オン状態のFET91を介して、電源VDD#1に接続される。
【0219】
したがって、TRGドライバ90の出力端子(FET91及び92のドレインどうしの接続点)は、Hレベル(電圧VDD#1)になり、TRGドライバ90の出力端子に接続されている制御線TRGも、Hレベルになる。
【0220】
以上のように構成される画素駆動部21では、例えば、図7に示したように、R,Gr,Gb、及び、Bそれぞれの色ごとの照度データを得る場合に、R,Gr,Gb、及び、Bのうちの、例えば、Rの画素60RのPD61から電荷を転送するときについては、TRGドライバ904k−3において、Rの画素60Rの転送トランジスタ62に接続された制御線TRG(R)すべてが、一時的に、一斉にHレベルにされる。
【0221】
そして、転送トランジスタ62に接続された制御線TRG(R)が、Hレベルにされた後、再び、Lレベルにされるが、制御線TRG(R)がLレベルになるということは、TRGドライバ904k−3のnMOSのFET924k−3がオン状態になる。
【0222】
この場合、制御線TRG(R)に接続されたRの画素60Rの転送トランジスタ62のゲートの電荷が、制御線TRG(R)、及び、オン状態のFET924k−3を介し、ノード934k−3、さらには、ノード934k−3に接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
【0223】
以上のような状況が、Rの画素60Rすべてについて、制御線TRG(R)が一時的にHレベルになった直後のLレベルにおいて、一斉に生じるため、複数の抵抗Rが直列に接続された直列回路において、その直列回路の抵抗Rを流れる電荷(電流)によって、相応の電圧降下(いわゆるIRドロップ)が生じる。
【0224】
複数の抵抗Rが直列に接続された直列回路でのIRドロップによって、一時的にHレベルになった制御線TRG(R)に接続されたTRGドライバ904k−3のノード934k−3の他、Hレベルになっていない(Lレベルのままの)制御線TGR(Gr)に接続されたTRGドライバ904k−2のノード934k−2、制御線TGR(Gb)に接続されたTRGドライバ904k−1のノード934k−1、及び、制御線TGR(B)に接続されたTRGドライバ904kのノード934kの電圧(電位)は、GNDの電位から変動する。
【0225】
すなわち、制御線TRG(R)が一時的に一斉にHレベルとなり、その後、Lレベルになると、複数の抵抗Rが直列に接続された直列回路でIRドロップが生じる。その結果、制御線TRG(R)に接続されたTRGドライバ904k−3のノード934k−3の他、Hレベルになっていない(Lレベルのままの)制御線TGR(Gr)に接続されたTRGドライバ904k−2のノード934k−2、制御線TGR(Gb)に接続されたTRGドライバ904k−1のノード934k−1、及び、制御線TGR(B)に接続されたTRGドライバ904kのノード934kの電圧は、単純には、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
【0226】
ノード93の電圧が、GNDの電圧から上昇すると、ソースがノード93に接続しているFET92のドレイン、ひいては、そのドレインに接続している制御線TRGの電圧も上昇する。
【0227】
すなわち、いまの場合、制御線TRG(R)だけを、一時的にHレベルにしたのにもかかわらず、複数の抵抗Rが直列に接続された直列回路で生じるIRドロップによって、他の制御線TRG(Gr),TRG(Gb)、及び、TRG(B)の電圧が上昇する。
【0228】
例えば、制御線TRG(Gr)の電圧が上昇すると、その制御線TRG(Gr)が接続しているGrの画素60Grの転送トランジスタ62がオン状態になり、PD61に蓄積された電荷が、オン状態の転送トランジスタ62を介して漏れ出し、ADC33で得られるGrの色の照度データの精度が劣化する。
【0229】
同様にして、Gb、及び、Bの各色の照度データの精度も劣化する。
【0230】
以上のように、R,Gr,Gb、及び、Bのうちの、ある1色の画素60に接続する制御線TRGだけを、一時的にHレベルにした場合に、複数の抵抗Rが直列に接続された直列回路で生じるIRドロップが、他の色の画素60に、いわばノイズとなって伝搬するため、各色の照度データの精度が劣化する。
【0231】
図14は、照度計モードにおいて、色ごとの照度データを得る場合の制御線TRGの電圧(制御信号TRG)を示すタイミングチャートである。
【0232】
例えば、制御線TRG(R)(の電圧)を一時的にHレベルにした場合、その制御線TRG(R)が、HレベルからLレベルに戻るときに、図13で説明したIRドロップが生じ、他の制御線TRG(Gr),TRG(Gb)、及び、TRG(B)の電圧が上昇する。
【0233】
また、例えば、制御線TRG(Gr)を一時的にHレベルにした場合、その制御線TRG(Gr)が、HレベルからLレベルに戻るときに、図13で説明したIRドロップが生じ、他の制御線TRG(R),TRG(Gb)、及び、TRG(B)の電圧が上昇する。
【0234】
以上のように、制御線TRG(R),TRG(Gr),TRG(Gb)、及び、TRG(B)のうちのいずれか1色の制御線TRGを一時的にHレベルにした場合、その制御線TRGが、HレベルからLレベルに戻るときに、図13で説明したIRドロップが生じる。
【0235】
そして、そのIRドロップによって、他の色の制御線TRGの電圧が上昇し、PD61に蓄積された電荷が漏れ出すことによって、ADC33で得られるR,Gr,Gb、及び、Bの各色の照度データの精度が劣化する。
【0236】
そこで、図15は、図1の画素駆動部21の第2の構成例を示すブロック図である。
【0237】
すなわち、図15は、画素駆動部21のうちの、転送トランジスタ62を制御する部分の第2の構成例を示している。
【0238】
図15において、画素駆動部21は、2M個のTRGドライバ100ないし1002Mと、2M個のドライバ制御部111ないし1112Mを有する。
【0239】
TRGドライバ1004k−3は、2k-1行目の画素60R及び60Grのうちの、画素60Rの転送トランジスタ62を、画素制御線412k−1に含まれる制御線TRG(R)上に、制御信号TRG(R)を流すことで制御する。
【0240】
TRGドライバ1004k−2は、2k-1行目の画素60R及び60Grのうちの、画素60Grの転送トランジスタ62を、画素制御線412k−1に含まれる制御線TRG(Gr)上に、制御信号TRG(Gr)を流すことで制御する。
【0241】
TRGドライバ1004k−1は、2k行目の画素60Gb及び60Bのうちの、画素60Gbの転送トランジスタ62を、画素制御線412kに含まれる制御線TRG(Gb)上に、制御信号TRG(Gb)を流すことで制御する。
【0242】
TRGドライバ1004kは、2k行目の画素60Gb及び60Bのうちの、画素60Bの転送トランジスタ62を、画素制御線412kに含まれる制御線TRG(B)上に、制御信号TRG(B)を流すことで制御する。
【0243】
TRGドライバ100は(q=1,2,・・・,2M)は、pMOSのFET101、並びに、nMOSのFET102、及び、103を有する。
【0244】
FET101,102、及び、103のドレインどうしは、互いに接続されており、そのドレインどうしの接続点は、制御線TRGに接続されている。なお、FET101,102、及び、103のドレインどうしの接続点は、TRGドライバ100の出力端子になっている。
【0245】
また、pMOSのFET101のソースは、複数の抵抗rが直列に接続された直列回路を介して、電源VDD#1に接続されており、nMOSのFET102のソースは、複数の抵抗(電源配線抵抗)Rが直列に接続された直列回路を介して、GNDに接続されている。さらに、nMOSのFET103のソースは、複数の抵抗(電源配線抵抗)R'が直列に接続された直列回路を介して、GND(グランド)に接続されている。
【0246】
ここで、以下、適宜、TRGドライバ100において、nMOSのFET102のソースと、複数の抵抗Rが直列に接続された直列回路との接続点を、ノード104というとともに、nMOSのFET103のソースと、複数の抵抗R'が直列に接続された直列回路との接続点を、ノード105という。
【0247】
また、ノード104の電圧(電位)を、GND#1と記載するとともに、ノード105の電圧(電位)を、GND#2と記載する。
【0248】
ノード104は、複数の抵抗Rが直列に接続された直列回路を介して、GNDに接続されており、したがって、ノード104の電圧GND#1は、複数の抵抗Rが直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
【0249】
同様に、ノード105は、複数の抵抗R'が直列に接続された直列回路を介して、GNDに接続されており、ノード105の電圧GND#2は、複数の抵抗R'が直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
【0250】
TRGドライバ111は、例えば、外部からの指令や、あらかじめ決められたシーケンス等に従って、TRGドライバ100を制御する。
【0251】
すなわち、TRGドライバ111は、TRGドライバ100を構成するFET101,102、及び、103それぞれのゲートに、Hレベル又はLレベルを印加することにより、FET101,102、及び、103を、オン状態、又は、オフ状態に制御する。
【0252】
例えば、FET101がオン状態にされ、FET102及び103がオフ状態にされた場合、TRGドライバ100の出力端子(FET101,102、及び、103のドレインどうしの接続点)は、オン状態のFET101を介して、電源VDD#1に接続される。
【0253】
したがって、TRGドライバ100の出力端子は、Hレベル(電圧VDD#1)になり、TRGドライバ100の出力端子に接続されている制御線TRGも、Hレベルになる。
【0254】
また、例えば、FET101、及び、FET103がオフ状態にされ、FET102がオン状態にされた場合、TRGドライバ100の出力端子は、オン状態のFET102を介して、ノード104に接続される。
【0255】
したがって、TRGドライバ100の出力端子は、Lレベル(ノード104の電圧GND#1)になり、TRGドライバ100の出力端子に接続されている制御線TRGも、Lレベルになる。
【0256】
さらに、例えば、FET101、及び、FET102がオフ状態にされ、FET103がオン状態にされた場合、TRGドライバ100の出力端子は、オン状態のFET103を介して、ノード105に接続される。
【0257】
したがって、TRGドライバ100の出力端子は、Lレベル(ノード105の電圧GND#2)になり、TRGドライバ100の出力端子に接続されている制御線TRGも、Lレベルになる。
【0258】
図16は、図15の画素駆動部21の動作を説明する図である。
【0259】
すなわち、図16は、R,Gr,Gb、及び、Bそれぞれの色ごとの照度データを得る場合において、R,Gr,Gb、及び、Bのうちの1色である、例えば、Rの画素60RのPD61から電荷を転送するときと、他の1色である、例えば、Bの画素60BのPD61から電荷を転送するときとの制御線(制御信号)TRGの電圧、及び、TRGドライバ100を構成するFET101ないし103の状態を示している。
【0260】
Rの画素60RのPD61から電荷を転送するときについては、TRGドライバ1004k−3において、Rの画素60Rの転送トランジスタ62に接続された制御線TRG(R)が、一時的にHレベルにされる。
【0261】
すなわち、この場合、図16に示すように、ドライバ制御部1114k−3において、Rの画素60Rを制御するTRGドライバ1004k−3のFET1014k−3は、オフ状態からオン状態にされ、その後、オフ状態にされる。
【0262】
また、FET1024k−3は、FET1014k−3の状態とは逆の状態、つまり、オン状態からオフ状態にされ、その後、オン状態にされる。
【0263】
さらに、FET1034k−3は、オフ状態(のまま)にされる。
【0264】
したがって、Rの画素60RのPD61から電荷を転送するときには、まず、FET1014k−3がオフ状態に、FET1024k−3がオン状態に、FET1034k−3がオフ状態に、それぞれなる。この場合、TRGドライバ1004k−3の出力端子は、オン状態のFET1024k−3を介して、ノード1044k−3に接続されるので、TRGドライバ1004k−3の出力端子に接続されている制御線TRG(R)の電圧は、ノード1044k−3の電位GND#1、つまり、Lレベルになる。
【0265】
Rの画素60RのPD61から電荷を転送するときには、次に、FET1014k−3がオン状態に、FET1024k−3がオフ状態に、FET1034k−3がオフ状態に、それぞれなる。この場合、TRGドライバ1004k−3の出力端子は、オン状態のFET1014k−3を介して、電源VDD#1に接続されるので、TRGドライバ1004k−3の出力端子に接続されている制御線TRG(R)の電圧は、Lレベルから、電圧VDD#1、つまり、Hレベルになる。
【0266】
Rの画素60RのPD61から電荷を転送するときには、その後、FET1014k−3がオフ状態に、FET1024k−3がオン状態に、FET1034k−3がオフ状態に、それぞれなる。この場合、TRGドライバ1004k−3の出力端子は、オン状態のFET1024k−3を介して、ノード1044k−3に接続されるので、TRGドライバ1004k−3の出力端子に接続されている制御線TRG(R)の電圧は、Hレベルから、ノード1044k−3の電圧GND#1、つまり、Lレベルになる。
【0267】
以上のように、制御線TRG(R)の電圧が、HレベルからLレベル(ノード1044k−3の電位GND#1)になるとき、FET1014k−3ないし1034k−3のうちの、FET1024k−3だけがオン状態になっており、この場合、図13及び図14で説明したようにして、制御線TRG(R)に接続されたRの画素60Rの転送トランジスタ62のゲートの電荷が、制御線TRG(R)、及び、オン状態のFET1024k−3を介し、ノード1044k−3、さらには、ノード1044k−3に接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
【0268】
その結果、複数の抵抗Rが直列に接続された直列回路において、相応の電圧降下(IRドロップ)が生じ、Rの画素60Rを制御するTRGドライバ1004k−3のノード1044k−3の他、Grの画素60Grを制御するTRGドライバ1004k−2のノード1044k−2、Gbの画素60Gbを制御するTRGドライバ1004k−1ノード1044k−1、及び、Bの画素60Bを制御するTRGドライバ1004kのノード1044kの電圧GND#1は、いずれも、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
【0269】
Rの画素60RのPD61から電荷を転送するときについては、そのR以外の色の、例えば、Bの画素60Bを制御するTRGドライバ1004kでは、図16に示すように、ドライバ制御部1114kの制御の下、FET1014kはオフ状態に、FET1024kはオフ状態に、FET1034kは、オン状態に、それぞれされる。
【0270】
以上のように、FET1014kないし1034kのうちの、FET1034kだけがオン状態になっている場合、TRGドライバ1004kの出力端子は、オン状態のFET1034kを介して、ノード1054kに接続される。したがって、TRGドライバ1004kの出力端子に接続されている制御線TRG(B)の電圧は、ノード1054kの電位GND#2、つまり、Lレベルになる。
【0271】
Rの画素60RのPD61から電荷を転送するときには、ノード104(ノード1044k−3,1044k−2,1044k−1,1044k)の電圧GND#1は、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇するが、Rの画素60RではないBの画素60Bを制御するTRGドライバ1004kの出力端子は、ノード1044kではなく、ノード1054kに接続されるため、そのTRGドライバ1004kの出力端子に接続されている制御線TRG(B)の電圧は、IRドロップの分だけ上昇するノード1044kの電圧GND#1の影響を受けない。
【0272】
Grの画素60Grを制御するTRGドライバ1004k−2の出力端子に接続されている制御線TRG(Gr)、及び、Gbの画素60Gbを制御するTRGドライバ1004k−1の出力端子接続されている制御線TRG(Gb)についても、同様である。
【0273】
したがって、Rの画素60Rに接続された制御線TRG(R)を、一時的にHレベルにすることによって、他の色の制御線TRG(Gr),TRG(Gb)、及び、TRG(B)の電圧が上昇することはないので、図13で説明したような、制御線TRG(Gr),TRG(Gb)、及び、TRG(B)の電圧が上昇し、Grの画素60Gr、Gbの画素60Br、及び、Bの画素60Bに蓄積された電荷が漏れ出すことによって、各色の照度データの精度が劣化することを防止することができる。
【0274】
R以外の画素60から、電荷を転送するときも、TRGドライバ100では、Rの画素60Rから電荷を転送するときと同様の処理が行われる。
【0275】
すなわち、R以外の、例えば、Bの画素60Bから電荷を転送するときについては、TRGドライバ1004kにおいて、Bの画素60Bの転送トランジスタ62に接続された制御線TRG(R)が、一時的にHレベルにされる。
【0276】
すなわち、図16に示すように、ドライバ制御部1114kにおいて、Bの画素60Bを制御するTRGドライバ1004kのFET1014kは、オフ状態からオン状態にされ、その後、オフ状態にされる。
【0277】
また、FET1024kは、FET1014kの状態とは逆の状態、つまり、オン状態からオフ状態にされ、その後、オン状態にされる。
【0278】
さらに、FET1034kは、オフ状態にされる。
【0279】
したがって、Bの画素60Bから電荷を転送するときには、上述の、Rの画素60Rから電荷を転送するときと同様に、まず、FET1014kがオフ状態に、FET1024kがオン状態に、FET1034kがオフ状態に、それぞれなる。この場合、TRGドライバ1004kの出力端子は、オン状態のFET1024kを介して、ノード1044kに接続されるので、TRGドライバ1004kの出力端子に接続されている制御線TRG(B)の電圧は、Lレベルとしての、ノード1044kの電位GND#1になる。
【0280】
Bの画素60Bから電荷を転送するときには、次に、FET1014kがオン状態に、FET1024kがオフ状態に、FET1034kがオフ状態に、それぞれなる。この場合、TRGドライバ1004kの出力端子は、オン状態のFET1014kを介して、電源VDD#1に接続されるので、TRGドライバ1004kの出力端子に接続されている制御線TRG(B)の電圧は、Lレベルから、Hレベルとしての電圧VDD#1になる。
【0281】
Bの画素60Bから電荷を転送するときには、その後、FET1014kがオフ状態に、FET1024kがオン状態に、FET1034kがオフ状態に、それぞれなる。この場合、TRGドライバ1004kの出力端子は、オン状態のFET1024kを介して、ノード1044kに接続されるので、TRGドライバ1004kの出力端子に接続されている制御線TRG(B)の電圧は、Hレベルから、Lレベルとしてのノード1044kの電圧GND#1になる。
【0282】
以上のように、制御線TRG(B)の電圧が、HレベルからLレベル(ノード1044kの電位GND#1)になるとき、FET1014kないし1034kのうちの、FET1024kだけがオン状態になっており、この場合、図13及び図14で説明したようにして、制御線TRG(B)に接続されたBの画素60Bの転送トランジスタ62のゲートの電荷が、制御線TRG(B)、及び、オン状態のFET1024kを介し、ノード1044k、さらには、ノード1044kに接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
【0283】
その結果、複数の抵抗Rが直列に接続された直列回路において、IRドロップが生じ、Bの画素60Bを制御するTRGドライバ1004kのノード1044kの他、Rの画素60Rを制御するTRGドライバ1004k−3のノード1044k−3、Grの画素60Grを制御するTRGドライバ1004k−2のノード1044k−2、及び、Gbの画素60Gbを制御するTRGドライバ1004k−1ノード1044k−1の電圧GND#1は、いずれも、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
【0284】
Bの画素60Bから電荷を転送するときについては、そのB以外の色の、例えば、Rの画素60Rを制御するTRGドライバ1004k−3では、図16に示すように、ドライバ制御部1114k−3の制御の下、FET1014k−3はオフ状態に、FET1024k−3はオフ状態に、FET1034k−3は、オン状態に、それぞれされる。
【0285】
以上のように、FET1014k−3ないし1034k−3のうちの、FET1034k−3だけがオン状態になっている場合、TRGドライバ1004k−3の出力端子は、オン状態のFET1034k−3を介して、ノード1054k−3に接続される。したがって、TRGドライバ1004k−3の出力端子に接続されている制御線TRG(R)の電圧は、Lレベルとしてのノード1054k−3の電位GND#2になる。
【0286】
すなわち、Bの画素60Bから電荷を転送するときには、上述の、Rの画素60Rから電荷を転送するときと同様に、ノード104(ノード1044k−3,1044k−2,1044k−1,1044k)の電圧GND#1は、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇するが、Bの画素60BではないRの画素60Rを制御するTRGドライバ1004k−3の出力端子は、ノード1044k−3ではなく、ノード1054k−3に接続されるため、そのTRGドライバ1004k−3の出力端子に接続されている制御線TRG(R)の電圧は、IRドロップの分だけ上昇するノード1044k−3の電圧GND#1の影響を受けない。
【0287】
Grの画素60Grを制御するTRGドライバ1004k−2の出力端子に接続されている制御線TRG(Gr)、及び、Gbの画素60Gbを制御するTRGドライバ1004k−1の出力端子接続されている制御線TRG(Gb)についても、同様である。
【0288】
したがって、Bの画素60Bに接続された制御線TRG(B)を、一時的にHレベルにすることによって、他の色の制御線TRG(R),TRG(Gr)、及び、TRG(Gb)の電圧が上昇することはないので、図13で説明したような、制御線TRG(R),TRG(Gr)、及び、TRG(Gb)の電圧が上昇し、Rの画素60R、Grの画素60Gr、及び、Gbの画素60Brに蓄積された電荷が漏れ出すことによって、各色の照度データの精度が劣化することを防止することができる。
【0289】
以上のように、図15の画素駆動部21では、TRGドライバ100が、その出力端子に接続されている制御線TRG、ひいては、制御線TRGに接続されている画素60の転送トランジスタ62(のゲート)を、GNDに接続する複数としての2個のノード104及び105(GNDへの第1の経路と第2の経路)を有する。
【0290】
さらに、TRGドライバ100のうちの、電荷の転送を行うように、転送トランジスタ62を制御しているTRGドライバ100q’は、2個のノード104q’及び105q’のうちの1のノードである、例えば、ノード104q’を使用する。すなわち、電荷の転送を行うように、転送トランジスタ62を制御しているTRGドライバ100q’は、その出力端子と転送トランジスタ62(のゲート)とを接続する制御線TRGの電圧を、Lレベルにするときに、制御線TRGを、電圧GND#1のノード104q’に接続する。
【0291】
また、TRGドライバ100のうちの、電荷の転送を行うように、転送トランジスタ62を制御していないTRGドライバ100q’’は、2個のノード104q’’及び105q’’のうちの他の1のノードである、例えば、ノード105q’’を使用する。すなわち、電荷の転送を行うように、転送トランジスタ62を制御していないTRGドライバ100q’’は、その出力端子と転送トランジスタ62(のゲート)とを接続する制御線TRGを、ノード105q’’に接続することにより、制御線TRGの電圧を、Lレベルとしてのノード105q’’の電圧GND#2とする。
【0292】
その結果、ノード104q’(及び104q’’)の電圧GND#1が、IRドロップにより上昇しても、電圧GND#2のノード105q’’に接続されている制御線TRG、さらには、その制御線TRGに接続されている転送トランジスタ62に影響はなく、電荷の転送を行うように、転送トランジスタ62を制御していないTRGドライバ100q’’が制御する転送トランジスタ62を有する画素60において、図13で説明したように、電荷が漏れ出すことはない。
【0293】
したがって、図13で説明したような、電荷が漏れ出すことによる、各色の照度データの精度の劣化を防止することができる。
【0294】
図17は、照度計モードにおいて、色ごとの照度データを得る場合の、図15のTRGドライバ100により制御される制御線TRGの電圧(制御信号TRG)を示すタイミングチャートである。
【0295】
図7で説明したように、色ごとの照度データを得る場合、Rシャッタフェーズ及びR読み出しフェーズにおいて、制御線TRG(R)だけが、Grシャッタフェーズ及びGr読み出しフェーズにおいて、制御線TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズにおいて、制御線TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズにおいて、制御線TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされ、R,Gr,Gb,Bの各色の画素60に蓄積された電荷が、順次転送される。
【0296】
例えば、Rの画素60Rから電荷を転送する場合において、制御線TRG(R)(の電圧)をLレベルにするときには、制御線TRG(R)は、TRGドライバ1004k−3において、ノード1044k−3に接続され、そのノード1044k−3の電圧GND#1とされる。
【0297】
一方、他の制御線TRG(Gr),TRG(Gb)、及び、TRG(B)は、TRGドライバ1004k−2,1004k−1、及び、1004kにおいて、それぞれ、ノード1054k−2,1054k−1、及び、1054kに接続され、ノード1054k−2,1054k−1、及び、1054kの電圧GND#2とされる。
【0298】
Rの画素60Rから電荷を転送する場合に、制御線TRG(R)が、一時的にHレベルにされ、HレベルからLレベルに戻るときに、図13で説明したIRドロップが生じても、そのIRドロップは、電圧GND#2のノード1054k−2,1054k−1、及び、1054kにそれぞれ接続されている他の制御線TRG(Gr),TRG(Gb)、及び、TRG(B)の電圧に影響しない。
【0299】
他のGr,Gb、又は、Grの画素60から電荷を転送する場合も同様である。
【0300】
以上のように、電荷の転送を行うように、転送トランジスタ62を制御しているTRGドライバ100q’と、電荷の転送を行うように、転送トランジスタ62を制御していないTRGドライバ100q’’とで、複数の抵抗Rが直列に接続された直列回路を介してGNDと接続されたノード104q’と、複数の抵抗R'が直列に接続された直列回路を介してGNDと接続されたノード105q’’という、いわば、別系統のGNDを使用するので、ノード104q’(及び104q’’)の電圧GND#1が、IRドロップにより上昇しても、そのIRドロップは、電圧GND#2のノード105q’’に接続されている制御線TRG、さらには、その制御線TRGに接続されている転送トランジスタ62に影響しない。
【0301】
したがって、図13で説明したような、PD61に蓄積された電荷が、転送トランジスタ62から漏れ出すことによる、各色の照度データの精度の劣化を防止することができる。
【0302】
また、図13の画素駆動部21については、例えば、IRドロップをなるべく小さくするようなGNDの設計をする必要があるのに対して、図15の画素駆動部21については、IRドロップに特に配慮することなく(容易に)、GNDの設計をすることができる。
【0303】
[画素ユニット11m,nの他の構成例]
【0304】
図18は、図1の画素ユニット11m,nの他の構成例を示す回路図である。
【0305】
なお、図中、図2の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【0306】
図18において、画素ユニット11m,nは、リセットトランジスタ63、増幅トランジスタ64、及び、選択トランジスタ65を有する点で、図2の場合と共通する。
【0307】
但し、図18の画素ユニット11m,nは、1個の画素60に代えて、複数としての、例えば、4個の画素130,130,130、及び、130を有する点で、図2の場合と相違する。
【0308】
すなわち、図18の画素ユニット11m,nは、複数である4個の画素130ないし130が、リセットトランジスタ63、増幅トランジスタ64、及び、選択トランジスタ65を共有する共有画素の構成を採用している点で、1個の画素60が、リセットトランジスタ63、増幅トランジスタ64、及び、選択トランジスタ65を使用する図2の場合と相違する。
【0309】
図18において、4個の画素130ないし130は、2行2列(2×2)に配置されている。すなわち、画素130は、2行2列の左上の位置に、画素130は、2行2列の右上の位置に、画素130は、2行2列の左下の位置に、画素130は、2行2列の右下の位置に、それぞれ配置されている。
【0310】
なお、画素130は、例えば、ベイヤ配列のRの光を受光するRの画素であり、画素130は、例えば、ベイヤ配列のGrの光を受光するGrの画素である。また、画素130は、例えば、ベイヤ配列のGbの光を受光するGbの画素であり、画素130は、例えば、ベイヤ配列のBの光を受光するBの画素である。
【0311】
画素130は(i=1,2,3,4)、図2の画素60と同様に、PD131及び転送トランジスタ132を有する。
【0312】
ここで、画素駆動部21(図1)に接続された画素制御線41には、リセットトランジスタ63を制御する制御線RST、選択トランジスタ65を制御する制御線SEL、及び、転送トランジスタ132を制御する制御線TRGがある。
【0313】
制御線RSTは、リセットトランジスタ63のゲートに接続され、制御線SELは、選択トランジスタ65のゲートに接続されている。制御線TRGは、転送トランジスタ132のゲートに接続されている。
【0314】
制御線TRGとしては、Rの画素130の転送トランジスタ132に接続される制御線TRG(R)、Grの画素130の転送トランジスタ132に接続される制御線TRG(Gr)、Gbの画素130の転送トランジスタ132に接続される制御線TRG(Gb)、及び、Bの画素130の転送トランジスタ132に接続される制御線TRG(B)がある。
【0315】
画素130において、PD131のアノードは、GNDに接地されており、そのカソードは、転送トランジスタ132のソースに接続されている。
【0316】
転送トランジスタ132は、nMOSのFETであり、そのドレインは、リセットトランジスタ63のソースと、増幅トランジスタ64のゲートとの接続点に接続されている。
【0317】
以上のように構成される画素ユニット11m,nでは、画素130において、PD131が、そこに入射する色の光を受光し、光電変換を行うことによって、受光した光の光量に応じた電荷を蓄積する。
【0318】
そして、撮像モードでは、図3で説明したのと同様の処理が行われる。
【0319】
すなわち、撮影モードでは、リセットトランジスタ63のゲートに、制御線RSTを介して、一時的にHレベルが与えられ、リセットトランジスタ63が一時的にオン状態にされる。これにより、PD131からFD(転送トランジスタ132のドレインと、増幅トランジスタ64のゲートとの接続点)に電荷が転送されるの先だって、FDにある電荷を、リセットトランジスタ63、及び、電源線51を介して、電源VDD#1に掃き出すリセットが行われる。
【0320】
その後、転送トランジスタ132ないし132のうちの、例えば、Rの画素130の転送トランジスタ132のゲートに、制御線TRG(R)を介して、一時的にHレベルが与えられ、転送トランジスタ132が、一時的にオン状態にされる。
【0321】
その結果、PD131に蓄積された電荷は、転送トランジスタ132を介して、FDに転送される。
【0322】
一方、増幅トランジスタ64は、リセット直後のFDの電位に対応する電圧を、リセットレベルとして、ソースに出力し、その後、PD131から電荷が転送された直後のFD電位に対応する電圧を、リセットレベルを基準とする画素値に対応する電圧(信号レベル)として、ソースに出力する。
【0323】
増幅トランジスタ64のソースに出力されたリセットレベル、及び、信号レベルは、選択トランジスタ65を介して、垂直信号線42上に出力される。
【0324】
垂直信号線42上に出力されたリセットレベル、及び、信号レベルは、ADC24に供給される。ADC24では、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、Rの画素130の画素データとして出力される。
【0325】
その後、再び、リセットトランジスタ63が一時的にオン状態にされ、FDにある電荷を、リセットトランジスタ63、及び、電源線51を介して、電源VDD#1に掃き出すリセットが行われる。
【0326】
そして、転送トランジスタ132ないし132のうちの、例えば、Grの画素130の転送トランジスタ132のゲートに、制御線TRG(Gr)を介して、一時的にHレベルが与えられ、転送トランジスタ132が、一時的にオン状態にされる。
【0327】
その結果、PD131に蓄積された電荷は、転送トランジスタ132を介して、FDに転送される。
【0328】
増幅トランジスタ64は、リセット直後のFDの電位に対応する電圧を、リセットレベルとして、ソースに出力し、その後、PD131から電荷が転送された直後のFD電位に対応する電圧を、リセットレベルを基準とする画素値に対応する信号レベルとして、ソースに出力する。
【0329】
増幅トランジスタ64のソースに出力されたリセットレベル、及び、信号レベルは、選択トランジスタ65を介して、垂直信号線42上に出力される。
【0330】
垂直信号線42上に出力されたリセットレベル、及び、信号レベルは、ADC24に供給される。ADC24では、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、Grの画素130の画素データとして出力される。
【0331】
以下、Gbの画素130、及び、Bの画素130についても、同様の処理が行われ、これにより、ADC24では、画素ユニット11m,nが有する画素130ないし130の画素データが、時系列に(時分割で)出力される。
【0332】
一方、照度計モードでは、図4で説明したのと同様の処理が行われる。
【0333】
すなわち、照度計モードでは、制御信号RST及びSELは、常時、Hレベルとされ、その結果、リセットトランジスタ63、及び、選択トランジスタ65は、常時、オン状態になる。
【0334】
そして、画素130ないし130のうちの、例えば、Rの画素130の転送トランジスタ132に接続された制御線TRG(R)が、シャッタフェーズにおいて、一時的にHレベルにされ、転送トランジスタ132が、一時的にオン状態にされる。
【0335】
照度計モードでは、リセットトランジスタ63が常時オン状態になっているため、転送トランジスタ132がオン状態になると、Rの画素130のPD131に蓄積された電荷は、転送トランジスタ132、リセットトランジスタ63、及び、電源線51を介して、変換制御部31(の電源VDD#2)(図5)に掃き出され、PD131はリセットされる。
【0336】
そして、PD131がリセットされたときの電源線51の電圧が、リセットレベルとして、電源線51に接続されているADC33に供給される。
【0337】
その後、再び、画素130の転送トランジスタ132に接続された制御線TRG(R)が、読み出しフェーズにおいて、一時的にHレベルにされ、転送トランジスタ132が、一時的にオン状態にされる。
【0338】
また、変換制御部31は、転送トランジスタ132が再びオン状態になる直前に、電源線51をフローティング状態にする。
【0339】
電源線51がフローティング状態になった後、転送トランジスタ132がオン状態になると、PD131に蓄積された電荷が、転送トランジスタ132、及び、リセットトランジスタ63を介して、電源線51に流入し、対応する電圧に変換される。
【0340】
その結果、PD131に蓄積された電荷に対応する電圧が、リセットレベルを基準とする、照度に対応する電圧(信号レベル)として、電源線51に接続されているADC33に供給される。
【0341】
ADC33では、電源線51からの信号レベルのCDS及びAD変換が、電源線51からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素130が受光するRの光の照度データとして出力される。
【0342】
照度計モードでは、シャッタフェーズの別のタイミング(Grシャッタフェーズ)で、Grの画素130の転送トランジスタ132に接続された制御線TRG(Gr)が、一時的にHレベルにされ、転送トランジスタ132が、一時的にオン状態にされる。
【0343】
照度計モードでは、リセットトランジスタ63が常時オン状態になっているため、転送トランジスタ132がオン状態になると、Grの画素130のPD131に蓄積された電荷は、転送トランジスタ132、リセットトランジスタ63、及び、電源線51を介して、変換制御部31(の電源VDD#2)(図5)に掃き出され、PD131はリセットされる。
【0344】
そして、PD131がリセットされたときの電源線51の電圧が、リセットレベルとして、電源線51に接続されているADC33に供給される。
【0345】
その後、読み出しフェーズの別のタイミング(Gr読み出しフェーズ)で、再び、画素130の転送トランジスタ132に接続された制御線TRG(Gr)が、一時的にHレベルにされ、転送トランジスタ132が、一時的にオン状態にされる。
【0346】
また、変換制御部31は、転送トランジスタ132が再びオン状態になる直前に、電源線51をフローティング状態にする。
【0347】
電源線51がフローティング状態になった後、転送トランジスタ132がオン状態になると、PD131に蓄積された電荷が、転送トランジスタ132、及び、リセットトランジスタ63を介して、電源線51に流入し、対応する電圧に変換される。
【0348】
その結果、PD131に蓄積された電荷に対応する電圧が、リセットレベルを基準とする、照度に対応する信号レベルとして、電源線51に接続されているADC33に供給される。
【0349】
ADC33では、電源線51からの信号レベルのCDS及びAD変換が、電源線51からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素130が受光するGrの光の照度データとして出力される。
【0350】
照度計モードでは、Gbの画素130の転送トランジスタ132に接続された制御線TRG(Gb)、及び、Bの画素130の転送トランジスタ132に接続された制御線TRG(B)も、異なるタイミングで、一時的にHレベルされることによって、ADC33において、画素130が受光するGbの光の照度データ、及び、画素130が受光するBの光の照度データが取得される。
【0351】
以上のように、PD131に蓄積された電荷を転送する転送トランジスタ132を、R,Gr,Gb、及び、Bの色ごとに制御し、異なるタイミングで、一時的にオン状態にすることにより、R,Gr,Gb、及び、Bの色ごとの照度データを得ることができる。
【0352】
すなわち、画素ユニット11m,nが、共有画素の構成を採用している場合であっても、図2に示した、画素ユニット11m,nが1個の画素60を有する場合と同様に、色ごとの照度データを得ることができる。
【0353】
したがって、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、色ごとの照度の計測を行うことができる。また、色ごとの照度の計測を行うにあたって、そのための回路を、画素に追加する必要はない。
【0354】
なお、図18において、PD131に蓄積された電荷を転送する転送トランジスタ132を、R,Gr,Gb、及び、Bの色に関係なく、同一のタイミングで、一斉に、一時的にオン状態にすることにより、色に関係ない照度データを得ることができる。また、図18では、画素ユニット11m,nが、2×2画素(画素130ないし130)の共有画素の構成となっているが、本技術は、その他、2×4画素等の、任意の複数の数の画素を共有する、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び、選択トランジスタの4トランジスタ構成の画素ユニットに適用することができる。
【0355】
[本技術を適用したコンピュータの説明]
【0356】
次に、上述したイメージセンサは、コンピュータ上でシミュレーションすることができる。
【0357】
イメージセンサを、コンピュータ上でシミュレーションする場合には、コンピュータを、イメージセンサ、すなわち、画素アレイ10、画素駆動部21、セレクタ22及び23、ADC24ないし24、変換制御部31、クランプ部32、及び、ADC33として機能させるためのシミュレーション用のプログラムが、コンピュータにインストールされる。
【0358】
図19は、シミュレーション用のプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【0359】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク205やROM203に予め記録しておくことができる。
【0360】
あるいはまた、プログラムは、リムーバブル記録媒体211に格納(記録)しておくことができる。このようなリムーバブル記録媒体211は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体211としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory),MO(Magneto Optical)ディスク,DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
【0361】
なお、プログラムは、上述したようなリムーバブル記録媒体211からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク205にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
【0362】
コンピュータは、CPU(Central Processing Unit)202を内蔵しており、CPU202には、バス201を介して、入出力インタフェース210が接続されている。
【0363】
CPU202は、入出力インタフェース210を介して、ユーザによって、入力部207が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)203に格納されているプログラムを実行する。あるいは、CPU202は、ハードディスク205に格納されたプログラムを、RAM(Random Access Memory)204にロードして実行する。
【0364】
これにより、CPU202は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU202は、その処理結果を、必要に応じて、例えば、入出力インタフェース210を介して、出力部206から出力、あるいは、通信部208から送信、さらには、ハードディスク205に記録等させる。
【0365】
なお、入力部207は、キーボードや、マウス、マイク等で構成される。また、出力部206は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
【0366】
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理(例えば、並列処理あるいはオブジェクトによる処理)も含む。
【0367】
また、プログラムは、1のコンピュータ(プロセッサ)により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【0368】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【0369】
例えば、本実施の形態では、照度データを得るためのADCとしては、1個のADC33だけを設けるようにしたが、照度データを得るためのADCとしては、例えば、Rの画素と接続されるADC、G(Gr及びGbのそれぞれ又は両方)の画素と接続されるADC、及び、Bの画素と接続されるADC等の、複数個のADCを設けることができる。例えば、Rの画素と接続されるADC、Gの画素と接続されるADC、及び、Bの画素と接続されるADCの3個のADCを設けた場合、R,G、及び、Bの各色の照度データを同時に得ることが可能となる。
【0370】
但し、照度データを得るためのADCとして、多数のADCを設けると、装置規模が大になり、また、照度データを得るときの消費電力が大になるため、照度データを得るためのADCの数は、装置規模、及び、消費電力の観点からは、少ない方が望ましい。本実施の形態のイメージセンサ(図1)では、照度データを得るためのADCとして、1個のADC33だけが設けられ、その1個のADC33に、画素アレイ10を構成する(開口)画素60のすべてで受光された光に対応する信号(の加算値)が供給されてAD変換される。したがって、本実施の形態のイメージセンサは、一度のAD変換で、イメージセンサの全(開口)画素の信号を読み出せる回路を有している、ということができる。
【0371】
さらに、例えば、画素ユニット11m,nは、選択トランジスタ65なしで構成することができる。
【0372】
なお、本技術は、以下のような構成をとることができる。
【0373】
[1]
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備え、
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
イメージセンサ。
[2]
前記転送トランジスタを、色ごとに制御することにより、前記色ごとに、前記電荷に対応する電圧を、前記AD変換部に供給する
[1]に記載のイメージセンサ。
[3]
前記AD変換部は、前記リセットトランジスタのドレインと電源とを接続する電源線に接続され、
前記電源線をフローティング状態にし、そのフローティング状態の前記電源線に、前記リセットトランジスタを介して、前記電荷を流入させることにより、その電荷を電圧に変換し、前記電源線に接続された前記AD変換部に供給する変換制御部をさらに備える
[1]又は[2]に記載のイメージセンサ。
[4]
前記転送トランジスタを制御することにより、前記光電変換部から前記電荷を転送させるドライバと、
前記転送トランジスタのゲートをGNDに接続する複数のノードと
をさらに備え、
前記電荷の転送を行うように、前記転送トランジスタを制御しているドライバは、前記複数ノードのうちの1のノードを使用し、
前記電荷の転送を行うように、前記転送トランジスタを制御していないドライバは、前記複数のノードのうちの他の1のノードを使用する
[3]に記載のイメージセンサ。
[5]
前記変換制御部は、
前記電源の電圧を降圧した降圧電圧を生成する降圧部を有し、
前記降圧電圧を、オン状態の前記リセットトランジスタと接続された前記電源線に印加し、その後、前記電源線をフローティング状態にする
[3]又は[4]に記載のイメージセンサ。
[6]
前記電源線を、前記降圧電圧未満の所定の電圧にクランプするクランプ部をさらに備える
[5]に記載のイメージセンサ。
[7]
前記画素ユニットは、
複数の画素を有し、
前記複数の画素で、前記リセットトランジスタを共有する
[1]ないし[6]のいずれかに記載のイメージセンサ。
[8]
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備えるイメージセンサの
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
ステップを含むイメージセンサの制御方法。
【符号の説明】
【0374】
10 画素アレイ, 111,1ないし11M,N 画素ユニット, 21 画素駆動部, 22,23 セレクタ, 24ないし24 ADC, 31 変換制御部, 32 クランプ部, 33 ADC, 41ないし41 画素制御線, 42ないし42 垂直信号線, 51,52 電源線, 60 画素, 61 PD, 62 転送トランジスタ, 63 リセットトランジスタ, 64 増幅トランジスタ, 65 選択トランジスタ, 70 スイッチ部, 71 インバータ, 72 FET, 73 電圧降圧部, 81 FET, 90ないし902M TRGドライバ, 91ないし912M,92ないし922M FET, 93ないし932M ノード, 96ないし962M ドライバ制御部, 100ないし1002M TRGドライバ, 101ないし1012M,102ないし1022M,103ないし1032M FET, 104ないし1042M,105ないし1052M ノード, 111ないし1112M ドライバ制御部, 130ないし130 画素, 131ないし131 PD, 132ないし132 転送トランジスタ, 201 バス, 202 CPU, 203 ROM, 204 RAM, 205 ハードディスク, 206 出力部, 207 入力部, 208 通信部, 209 ドライブ, 210 入出力インタフェース, 211 リムーバブル記録媒体
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
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図16
図17
図18
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【国際調査報告】