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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2016年9月15日
【発行日】2017年12月21日
(54)【発明の名称】メモリセルおよび記憶装置
(51)【国際特許分類】
   G11C 11/16 20060101AFI20171124BHJP
   G11C 13/00 20060101ALI20171124BHJP
   H01L 21/8239 20060101ALI20171124BHJP
   H01L 27/105 20060101ALI20171124BHJP
   H01L 29/82 20060101ALI20171124BHJP
   H01L 43/08 20060101ALI20171124BHJP
【FI】
   G11C11/16 220
   G11C11/16 240
   G11C13/00 270J
   G11C13/00 480B
   H01L27/105 447
   H01L29/82 Z
   H01L43/08 Z
【審査請求】未請求
【予備審査請求】未請求
【全頁数】26
【出願番号】特願2017-504890(P2017-504890)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2016年1月14日
(31)【優先権主張番号】特願2015-46081(P2015-46081)
(32)【優先日】2015年3月9日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】000002185
【氏名又は名称】ソニー株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】岡 幹生
(72)【発明者】
【氏名】神田 泰夫
(72)【発明者】
【氏名】肥後 豊
【テーマコード(参考)】
4M119
5F092
【Fターム(参考)】
4M119AA01
4M119AA20
4M119BB01
4M119BB03
4M119CC05
4M119DD17
4M119DD26
4M119DD33
4M119DD47
4M119EE22
4M119EE28
4M119EE35
4M119GG02
4M119GG07
4M119GG08
4M119HH01
4M119HH04
5F092AA15
5F092AB08
5F092AC12
5F092AD03
5F092AD25
5F092BC04
(57)【要約】
電流の方向に応じた値を記憶するメモリセルの性能を向上させる。
メモリセルは、N型トランジスタ、P型トランジスタおよび記憶素子を具備する。N型トランジスタは、ソースおよびドレインの一方から他方への方向と他方から一方への方向とのいずれかに電流を供給する。P型トランジスタは、ソースからドレインへ電流を供給する。記憶素子は、N型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値を記憶する。
【特許請求の範囲】
【請求項1】
ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するN型トランジスタと、
ソースからドレインへ電流を供給するP型トランジスタと、
前記N型トランジスタおよび前記P型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子と
を具備するメモリセル。
【請求項2】
前記N型トランジスタのゲート幅およびゲート長の少なくとも一方が、前記P型トランジスタと異なる
請求項1記載のメモリセル。
【請求項3】
前記N型トランジスタのゲート幅は、前記P型トランジスタのゲート幅より短い
請求項2記載のメモリセル。
【請求項4】
前記N型トランジスタのゲート長は、前記P型トランジスタのゲート長より長い
請求項2記載のメモリセル。
【請求項5】
前記記憶素子は、磁化トンネル接合素子である
請求項1記載のメモリセル。
【請求項6】
前記記憶素子は、超巨大磁気抵抗素子である
請求項1記載のメモリセル。
【請求項7】
ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するN型トランジスタと、ソースからドレインへ電流を供給するP型トランジスタと、前記N型トランジスタおよび前記P型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、
前記ソースおよび前記ドレインのそれぞれの電位を制御するドライバと
を具備する記憶装置。
【請求項8】
前記N型トランジスタおよび前記P型トランジスタは、互いに垂直な2つの方向のそれぞれにおいて交互に配列される
請求項7記載の記憶装置。
【請求項9】
前記N型トランジスタのゲートは、第1のワード線に接続され、
前記P型トランジスタのゲートは、前記第1のワード線に隣接する第2のワード線に接続され、
前記記憶素子は、前記接続線と第1のビット線とに接続され、
前記N型トランジスタおよび前記P型トランジスタのそれぞれの前記ソースは、前記第1のビット線に隣接する第2のビット線に接続される
請求項7記載の記憶装置。
【請求項10】
前記ドライバは、前記論理値の書換えが指示された場合には前記ソースおよび前記ドレインの一方に対して他方より高い前記電位を印加する
請求項7記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、メモリセルおよび記憶装置に関する。詳しくは、電流の方向に応じた値を記憶するメモリセルおよび記憶装置に関する。
【背景技術】
【0002】
近年の情報処理システムにおいては、補助記憶装置やストレージとして不揮発性メモリが広く用いられている。この不揮発性メモリの例としては、フラッシュメモリ、ReRAM(Resistance RAM)、PCRAM(Phase-Change RAM)、MRAM(Magnetoresistive RAM)などが挙げられる。例えば、記憶素子と、その記憶素子に接続されたN型のMOS(Metal-Oxide-Semiconductor)トランジスタとをメモリセルごとに設けたMRAMの記憶装置が提案されている(例えば、特許文献1および特許文献2参照。)。この記憶装置では、MOSトランジスタが記憶素子に供給する電流の方向を変えることにより、記憶素子の保持値を書き換えることができる。MOSトランジスタのソースからドレインへのソース−ドレイン電流Iの供給により、記憶素子は、例えば論理値「1」に書き換えられる。一方、ドレインからソースへのドレイン−ソース電流Iの供給により、記憶素子は、例えば論理値「0」に書き換えられる。
【0003】
上述の記憶素子をソース端子側をビット線等に接続して、「1」へのデータ書き換えに必要な電圧を印加すると、ソース端子の電位が記憶素子への印加電圧に近くなる。この状態では、ソースが浮いてしまうため、ソース−ドレイン電流Iが小さくなる(すなわち駆動能力が低下する)。この現象は基板バイアス効果と呼ばれる。このソース−ドレイン電流Iが所定の閾値電流より小さいと記憶素子の書換えに失敗するため、MOSトランジスタのゲート幅の拡大やゲート長の縮小などを行って、Iを閾値電流以上にする必要がある。一方、ドレイン−ソース電流Iを流す場合には、基板バイアス効果が生じないため、ドレイン−ソース電流Iは十分に大きいことが多く、ソース−ドレイン電流Iと比較して大きくする必要性に乏しい。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2011−222829号公報
【特許文献2】特開2011−155222号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述の不揮発性メモリでは、ソース−ドレイン電流Iが閾値以上となるようにゲート幅の拡大やゲート長の縮小を行うと、大きくする必要性のない方のドレイン−ソース電流Iも大きくなってしまう問題がある。このドレイン−ソース電流Iが必要以上に大きくなると、記憶素子が絶縁破壊されるおそれがあり、また、消費電力が上昇してしまうおそれがある。このように、上述の不揮発性メモリでは、省電力性能や絶縁破壊耐性などのメモリセルの性能を向上させることが困難である。
【0006】
本技術はこのような状況に鑑みて生み出されたものであり、電流の方向に応じた値を記憶するメモリセルの性能を向上させることを目的とする。
【課題を解決するための手段】
【0007】
本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、ソースおよびドレインの一方から他方への方向と上記他方から上記一方への方向とのいずれかに電流を供給するN型トランジスタと、ソースからドレインへ電流を供給するP型トランジスタと、上記N型トランジスタおよび上記P型トランジスタの両方の上記ドレインから供給される上記電流の方向に応じた論理値を記憶する記憶素子とを具備するメモリセルである。これにより、N型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0008】
また、この第1の側面において、上記N型トランジスタのゲート幅およびゲート長の少なくとも一方が、上記P型トランジスタと異なってもよい。これにより、ゲート幅およびゲート長の少なくとも一方が異なるN型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0009】
また、この第1の側面において、上記N型トランジスタのゲート幅は、上記P型トランジスタのゲート幅より短くてもよい。これにより、ゲート幅が比較的短いN型トランジスタとP型トランジスタとの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0010】
また、この第1の側面において、上記N型トランジスタのゲート長は、上記P型トランジスタのゲート長より長くてもよい。これにより、ゲート幅が比較的長いN型トランジスタとP型トランジスタとの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0011】
また、この第1の側面において、上記記憶素子は、磁化トンネル接合素子であってもよい。これにより、磁化トンネル接合素子に論理値が記憶されるという作用をもたらす。
【0012】
また、この第1の側面において、上記記憶素子は、超巨大磁気抵抗素子であってもよい。これにより、超巨大磁気抵抗素子に論理値が記憶されるという作用をもたらす。
【0013】
また、本技術の第2の側面は、ソースおよびドレインの一方から他方への方向と上記他方から上記一方への方向とのいずれかに電流を供給するN型トランジスタと、ソースからドレインへ電流を供給するP型トランジスタと、上記N型トランジスタおよび上記P型トランジスタの両方の上記ドレインから供給される上記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、上記ソースおよび上記ドレインのそれぞれの電位を制御するドライバとを具備する記憶装置である。これにより、N型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0014】
また、この第2の側面において、上記N型トランジスタおよび上記P型トランジスタは、互いに垂直な2つの方向のそれぞれにおいて交互に配列されてもいてもよい。これにより、交互に配列されたN型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0015】
また、この第2の側面において、上記N型トランジスタのゲートは、第1のワード線に接続され、上記P型トランジスタのゲートは、上記第1のワード線に隣接する第2のワード線に接続され、上記記憶素子は、上記接続線と第1のビット線とに接続され、上記N型トランジスタおよび上記P型トランジスタのそれぞれの上記ソースは、上記第1のビット線に隣接する第2のビット線に接続されてもよい。これにより、ビット線およびワード線に接続されたN型トランジスタおよびP型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
【0016】
また、この第2の側面において、上記ドライバは、上記論理値の書換えが指示された場合には上記ソースおよび上記ドレインの一方に対して他方より高い上記電位を印加してもよい。これにより、ソースおよびドレインの一方の電位が他方よりも高くなるという作用をもたらす。
【発明の効果】
【0017】
本技術によれば、電流の方向に応じた値を記憶するメモリセルの性能を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【0018】
図1】実施の形態におけるメモリシステムの一構成例を示すブロック図である。
図2】実施の形態におけるメモリセルアレイの一構成例を示す回路図である。
図3】実施の形態におけるメモリセルの一構成例を示す回路図である。
図4】実施の形態におけるメモリセルの状態を説明するための図である。
図5】実施の形態におけるメモリセルの磁化状態の一例を示す図である。
図6】実施の形態におけるメモリセルの電流−電圧特性の一例を示すグラフである。
図7】比較例におけるメモリセルの電流−電圧特性の一例を示すグラフである。
図8】実施の形態におけるスタンバイ状態のビット線およびワード線の電位の一例を示す図である。
図9】実施の形態における「1」に書き換える際のビット線およびワード線の電位の一例を示す図である。
図10】実施の形態における「0」に書き換える際のビット線およびワード線の電位の一例を示す図である。
図11】実施の形態におけるメモリセルアレイの平面図の一例である。
図12】実施の形態におけるメモリセルアレイのX軸に平行な面の断面図の一例である。
図13】実施の形態におけるメモリセルアレイのY軸に平行な面の断面図の一例である。
図14】実施の形態における不揮発性メモリの動作の一例を示すフローチャートである。
図15】実施の形態の変形例におけるゲート幅と電流との間の関係を説明するための図である。
図16】実施の形態の変形例におけるゲート幅ごとのソース−ドレイン電流を示すグラフである。
図17】実施の形態の変形例におけるゲート幅ごとのドレイン−ソース電流を示すグラフである。
【発明を実施するための形態】
【0019】
以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.実施の形態(記憶素子にN型およびP型のトランジスタを接続する例)
2.変形例
【0020】
<1.実施の形態>
[メモリシステムの構成例]
図1は、実施の形態におけるメモリシステムの一構成例を示すブロック図である。このメモリシステムは、メモリコントローラ100および不揮発性メモリ200を備える。また、不揮発性メモリ200は、インターフェース210、アドレス回路220、カラムデコーダ230、メモリ制御部240、カラムドライバ250、ロウデコーダ260、ロウドライバ270およびメモリセルアレイ280を備える。なお、不揮発性メモリ200は、特許請求の範囲に記載の記憶装置の一例である。
【0021】
メモリコントローラ100は、不揮発性メモリ200を制御するものである。このメモリコントローラ100は、ホストコンピュータ(不図示)によりデータの書込みが指示されると、書込み先のライトアドレスとライトコマンドとを生成し、そのデータをECCにより符号化してライトデータを生成する。そして、メモリコントローラ100は、ライトアドレスをアドレス回路220へライトコマンドをメモリ制御部240へ供給し、ライトデータをインターフェース210に供給する。また、メモリコントローラ100は、コマンドの実行状況などを示すステータスをメモリ制御部240から受け取る。
【0022】
一方、ホストコンピュータによりデータの読出しが指示されると、メモリコントローラ100は、読出し先のリードアドレスとリードコマンドとを生成し、リードアドレスをアドレス回路220へ、リードコマンドをメモリ制御部240へ供給する。そして、メモリコントローラ100は、リードデータをインターフェース210から受け取り、復号する。また、メモリコントローラ100は、メモリ制御部240からステータスを受け取る。
【0023】
インターフェース210は、メモリ制御部240の制御に従ってメモリコントローラ100との間でデータを送受信するものである。このインターフェース210は、カラムドライバ250からリードデータが読み出されると、そのリードデータを保持する。そして、メモリ制御部240によりリードデータの出力が指示されると、インターフェース210は、リードデータをメモリコントローラ100に出力して、そのリードデータを削除する。また、インターフェース210は、メモリコントローラ100からライトデータが供給されると、そのライトデータを保持する。そして、インターフェース210は、メモリ制御部240の制御に従って、保持していたライトデータをカラムドライバ250に供給して、そのライトデータを削除する。
【0024】
アドレス回路220は、メモリコントローラ100から受け取ったアドレスをロウアドレスとカラムアドレスとに分離するものである。ロウアドレスは、メモリセルアレイ280におけるアクセス先の行を指定するものである。また、カラムアドレスは、メモリセルアレイ280におけるアクセス先の列を指定するものである。アドレス回路220は、ロウアドレスをロウデコーダ260に供給し、カラムアドレスをカラムデコーダ230に供給する。
【0025】
カラムデコーダ230は、アドレス回路220から受け取ったカラムアドレスを解析して、そのカラムアドレスに対応するビット線を選択するものである。ここで、ビット線は、メモリセルアレイ280において列方向に沿って配置された信号線である。
【0026】
メモリ制御部240は、メモリコントローラ100からのコマンドに従って、インターフェース210、カラムドライバ250およびロウドライバ270を制御するものである。コマンドがリードコマンドである場合にメモリ制御部240は、カラムドライバ250およびロウドライバ270にリードデータの読出しを指示する制御信号を供給する。
【0027】
一方、コマンドがライトコマンドである場合にメモリ制御部240は、カラムドライバ250およびロウドライバ270リセットを指示し、次にセットを指示する。
【0028】
ここで、リセットは、「0」のビットが書き込まれているメモリセルにおいて、そのビットを「1」に書き換える処理である。なお、リセットは、「プログラム」とも呼ばれる。また、セットは、「1」のビットが書き込まれているメモリセルにおいて、そのビットを「0」に書き換える処理である。なお、セットは、「消去」とも呼ばれる。なお、メモリ制御部240は、リセット、セットの順で指示しているが、セット、リセットの順で指示してもよい。
【0029】
また、メモリ制御部240は、ステータスを生成してメモリコントローラ100に供給する。
【0030】
カラムドライバ250は、メモリ制御部240の制御に従ってビット線に電圧を印加するものである。メモリ制御部240により読出しが指示されると、カラムドライバ250は、カラムデコーダ230により選択されたビット線にハイレベルの電圧を印加し、選択されていないビット線にローレベルの電圧を印加する。そして、カラムドライバ250は、アクセス先のメモリセルからリードデータを読み出してインターフェース210に供給する。
【0031】
メモリ制御部240によりリセットが指示されると、カラムドライバ250は、アクセス先のメモリセルからデータをプレリードデータとして読み出す。カラムドライバ250は、インターフェース210からライトデータを読み出し、そのライトデータとプレリードデータとをビット単位で比較する。カラムドライバ250は、ライトデータにおいて「1」であり、かつ、プレリードデータにおいて「0」のビットに対応するメモリセルをリセット対象とする。カラムドライバ250は、リセット対象のメモリセルに接続されたビット線をハイレベルにして、そのメモリセルをリセットする。
【0032】
そして、メモリ制御部240によりセットが指示されると、カラムドライバ250は、ライトデータとプレリードデータとをビット単位で比較する。カラムドライバ250は、ライトデータにおいて「0」であり、かつ、プレリードデータにおいて「1」のビットに対応するメモリセルをセット対象とする。カラムドライバ250は、セット対象のメモリセルに接続されたビット線をハイレベルにして、そのメモリセルをセットする。なお、カラムドライバ250は、特許請求の範囲に記載のドライバの一例である。
【0033】
ロウデコーダ260は、アドレス回路220から受け取ったロウアドレスを解析して、そのロウアドレスに対応するワード線を選択するものである。ここで、ワード線は、メモリセルアレイ280において、行方向に沿って配置された信号線である。
【0034】
ロウドライバ270は、メモリ制御部240の制御に従ってワード線に電圧を印加するものである。リード、セットおよびリセットのいずれかが指示されると、ロウドライバ270は、ロウデコーダ260により選択されたワード線WLに一定時間の間、ハイレベルの電圧を印加し、選択されていないワード線WLにローレベルの電圧を印加する。
【0035】
メモリセルアレイ280は、マトリックス状に配列された複数のメモリセルを備える。各々のメモリセルとして、例えば、STT−MRAM(Spin Transfer Torque − Magnetic Random Access Memory)が用いられる。
【0036】
[メモリセルアレイの構成例]
図2は、実施の形態におけるメモリセルアレイ280の一構成例を示す回路図である。このメモリセルアレイ280には、複数のメモリセル281が配列される。それぞれのメモリセル281は、記憶素子282、P型トランジスタ286およびN型トランジスタ287を備える。P型トランジスタ286およびN型トランジスタ287として、例えば、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が用いられる。
【0037】
記憶素子282は、供給される電流の方向に応じた論理値を記憶するものである。n(nは整数)列目の記憶素子282の一端は、n列目のビット線に接続され、他端は、P型トランジスタ286およびN型トランジスタ287の両方のドレインに接続される。
【0038】
また、P型トランジスタ286およびN型トランジスタ287は、行方向であるx方向と列方向であるy方向とのそれぞれにおいて交互に配列される。P型トランジスタ286およびN型トランジスタ287の一方の領域を黒色に、他方の領域を白色に塗り潰すと、メモリセルアレイ280において、市松模様が得られる。例えば、x方向において、奇数列目にN型トランジスタ287が、偶数列目にP型トランジスタ286が配置される。また、y方向において、奇数行目にN型トランジスタ287が、偶数行目にP型トランジスタ286が配置される。
【0039】
また、n列目のP型トランジスタ286およびN型トランジスタ287のそれぞれのソースは、n+1列目のビット線に接続される。
【0040】
例えば、ビット線BL0とビット線BL1との間に0列目のメモリセル281が配置され、ビット線BL0にそれらのメモリセル281内の記憶素子282が接続される。また、0列目のP型トランジスタ286およびN型トランジスタ287のそれぞれのソースはビット線BL1に接続される。
【0041】
[メモリセルの構成例]
図3は、実施の形態におけるメモリセル281の一構成例を示す回路図である。P型トランジスタ286のゲート(G)はワード線WL0に接続され、ドレイン(D)は記憶素子282に接続され、ソース(S)はビット線BL1に接続される。また、N型トランジスタ287のゲート(G)はワード線WL1に接続され、ドレイン(D)は記憶素子282に接続され、ソース(S)はビット線BL1に接続される。
【0042】
記憶素子282は、記憶層283、絶縁層284および固定層285を備える。記憶層283は、ビット線BL0に接続され、固定層285は、P型トランジスタ286およびN型トランジスタ287のそれぞれのドレインの接続点に接続される。また、P型トランジスタ286およびN型トランジスタ287のそれぞれのゲート幅およびゲート長は、略同一であるものとする。ここで、ゲート幅は、ソースからドレインへの方向に垂直な方向におけるゲートの寸法であり、ゲート長は、ソースからドレインへの方向におけるゲートの寸法である。
【0043】
記憶層283は、供給された電流の方向に応じて磁化の向きが変化するものである。絶縁層284は、記憶層283および固定層285をトンネル接合するものである。固定層285は、磁化の向きが固定された層である。記憶層283の磁化の方向によって、記憶素子282の抵抗値が変化する。この抵抗値に応じた電圧をカラムドライバ250内のセンスアンプなどが検出することにより、記憶素子282の値を読み出すことができる。また、閾値以上の電流を記憶素子282に流すことにより記憶素子282の保持値を書き換えることができる。書き換えに必要な電流の閾値は、記憶層283および固定層285の磁化の方向が平行な状態から反平行の状態へ変化させるときの方が、その逆のときと比較して大きくなる。また、その閾値は、記憶素子282の体積に比例して減少するため、スケーリングが可能となる。
【0044】
このように、記憶層283と固定層285とが、絶縁層284によりトンネル接合された記憶素子282は、磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)と呼ばれる。
【0045】
ロウドライバ270は、メモリセル281の保持値を書き換える際において、P型トランジスタ286に接続されたワード線(WL0等)をローレベルに、N型トランジスタ287に接続されたワード線(WL1等)をハイレベルにする。これにより、P型トランジスタ286およびN型トランジスタ287の両方が同時に、オフ状態からオン状態に遷移する。また、カラムドライバ250は、「1」に書き換える場合に、ソース側のビット線(BL1等)をハイレベルに、ドレイン側のビット線(BL0等)をローレベルにする。これにより、ソースからドレインの方向へ電流が供給されて記憶素子282が「1」に書き換えられる。一方、「0」に書き換える場合に、カラムドライバ250は、ドレイン側のビット線(BL0等)をハイレベルに、ソース側のビット線(BL1等)をローレベルにする。これにより、ドレインからソースの方向へ電流が供給されて記憶素子282が「0」に書き換えられる。
【0046】
図4は、実施の形態におけるメモリセル281の状態を説明するための図である。このメモリセル281内の記憶素子282の磁化状態は、記憶素子282および固定層285の磁化の向きが同一である平衡状態と、それらの向きが異なる反平行状態とに分けることができる。これらの状態のそれぞれに、異なる論理値が割り当てられる。例えば反平行状態に論理値「1」が割り当てられ、平行状態に論理値「0」が割り当てられる。
【0047】
反平行状態における記憶素子282の抵抗値は、平行状態の場合よりも高い。このため、抵抗値に応じたメモリセル281の電圧をカラムドライバ250内のセンスアンプなどが検出することにより、記憶素子282の論理値を読み出すことができる。
【0048】
また、記憶素子282への電流の方向を変えることにより、記憶素子282が保持する論理値を書き換えることができる。例えば、「1」から「0」に書き換える場合には、P型トランジスタ286およびN型トランジスタ287のドレインからソースの方向への電流Iが供給される。
【0049】
一方、「0」から「1」に書き換える場合には、P型トランジスタ286およびN型トランジスタ287のソースからドレインの方向への電流Iが供給される。以下、ドレインからソースへの電流Iを「ドレイン−ソース電流」と称し、Iと逆方向の電流Iを「ソース−ドレイン電流」と称する。
【0050】
また、一般に平行状態(「0」)から反平衡状態(「1」)に変化させる場合の方が、反平行状態(「1」)から平衡状態(「0」)に変化させる場合よりも、必要となる電流が大きくなる。すなわち、「1」への書換えに必要な閾値電流Ith1は、「0」への書換えに必要な閾値電流Ith0より大きい。
【0051】
図5は、実施の形態におけるメモリセル281の磁化状態の一例を示す図である。同図における太い矢印は磁化の向きを示し、細い矢印は電流の方向を示す。同図におけるaは、「0」から「1」への書換えが行われた際のメモリセル281の磁化状態の一例である。「1」への書換えの際には、ソースからドレインへ(すなわち、固定層285から記憶層283へ)ソース−ドレイン電流Iが供給される。この結果、記憶層283の磁化の向きは、固定層285と逆方向へ反転し、反平行状態となる。
【0052】
図5におけるbは、「1」から「0」への書換えが行われた際のメモリセル281の磁化状態の一例である。「0」への書換えの際には、ドレインからソースへ(すなわち、記憶層283から固定層285へ)ドレイン−ソース電流Iが供給される。この結果、記憶層283の磁化の向きは、固定層285と同じ方向へ反転し、平行状態となる。なお、同図は、磁化の方向が記憶層の平面と平行になる平面磁場型の記憶素子を例示しているが、この構成に限定されず、磁化の方向が記憶層の平面と垂直になる垂直磁場型の記憶素子であってもよい。
【0053】
なお、メモリセル281は、MTJ素子を記憶素子282として設けているが、電流の方向に応じた値を記憶する記憶素子であれば、MTJ素子以外の素子を記憶素子282として設けてもよい。例えば、MTJ素子の代わりに、超巨大磁気抵抗(CMR:Colossal MagnetoResistance)素子を設けてもよい。CMR素子を設けたメモリセル281は、ReRAMと呼ばれる。
【0054】
図6は、実施の形態におけるメモリセル281の電流−電圧特性の一例を示すグラフである。このグラフは、次の条件下において、シミュレーションされたものである。
P型トランジスタ286側のワード線(WL0):−1.08ボルト(V)
N型トランジスタ287側のワード線(WL1):1.08ボルト(V)
ドレイン側およびソース側の一方のビット線(BL0など):1.08ボルト(V)
他方のビット線(BL1など):0ボルト(V)
温度:25度(℃)
【0055】
また、図6における縦軸は、メモリセル281に供給される電流を示し、横軸は、カラムドライバ250が印加する電圧を示す。また、一点鎖線の曲線は、P型トランジスタ286の特性を示し、点線は、N型トランジスタ287の特性を示す。実線の曲線は、それらのトランジスタからのそれぞれの電流を加算した結果を示す。
【0056】
図6におけるaは、「1」への書換えにおける電流−電圧特性の一例である。「1」への書換えの際にカラムドライバ250は、ソース側のビット線(BL1など)の電位をハイレベルにし、ドレイン側のビット線(BL0など)の電位をローレベルにしてドレインおよびソースの間に電圧VDSを印加する。N型トランジスタ287においてゲートおよびソースがいずれもハイレベルであるため、ソース−ゲート間の電圧VGSは、基板バイアス効果により低下する。低下した電圧VGSは、線形領域と飽和領域との境界のVovに満たない値となり、N型トランジスタ287は線形領域で動作するものとする。この線形領域では、N型トランジスタ287のソースからドレインへの電流I1nは、次の式により表される。
1n=uCox(W/L){(VGS−Vth)VDS−1/2VDS}…式1
【0057】
上式において、uは、電荷の移動度であり、単位は例えば、平方メートル毎ボルト毎秒(m2/V・s)である。Coxは、N型トランジスタ287内のゲート絶縁膜の容量であり、単位は、例えば、ファラッド(F)である。Lは、N型トランジスタ287のゲート長であり、Wは、そのゲート幅である。LおよびWの単位は、例えば、マイクロメートル(μm)である。また、VGSは、ソース−ゲート間の電圧であり、Vthは、閾値電圧である。VDSは、ドレイン−ソースの間の電圧である。これらの電圧の単位は、例えば、ボルト(V)である。
【0058】
式1より、1/2×(VGS−Vth)をVpeakとすると、電圧VDSがVpeakに達するまでの低電圧領域では、電圧VDSが高いほどN型トランジスタ287に流れる電流I1nが大きくなる。しかし、電圧VDSがVpeakより高い高電圧領域では、電圧VDSが高いほど電流I1nは小さくなってしまう。
【0059】
一方、P型トランジスタ286においてゲートはローレベルであり、ソースがハイレベルであるため、ソース−ゲート間の電圧VGSは、P型トランジスタ286を駆動させるのに十分な値の負電圧となる。このP型トランジスタ286は線形領域で動作するものとする。線形領域で駆動するP型トランジスタ286のソースからドレインへの電流I1pは、次の式により表される。
1p=u/2×(W/L)Cox(VGS−Vth
×{1+r(VDS−Vov)} ・・・式2
上式において、Lは、P型トランジスタ286のゲート長であり、Wは、そのゲート幅である。rは、チャネル変調係数である。P型トランジスタ286およびN型トランジスタ287のそれぞれのVth、CoxおよびVovは同一とは限らないが、ここでは説明の便宜上、同一の記号を用いるものとする。
【0060】
式2より、P型トランジスタ286に流れる電流I1pは、電圧VDSが高いほど大きな値となる。したがって、電流I1nおよび電流I1pを加算したソース−ドレイン電流Iは、電圧VDSが高いほど大きな値となる。また、電圧VDSが低いほど、電流I1nの割合が大きくなり、電圧VDSが高いほど電流I1pの割合が大きくなる。
【0061】
また、前述したように、「1」への書換えには、閾値電流Ith1以上にソース−ドレイン電流Iを制御する必要がある。このため、閾値電流Ith1以上のソース−ドレイン電流Iが生じる値(例えば、電圧値VB)に、電圧VDSが制御される。
【0062】
図6におけるbは、「0」への書換えにおける電流−電圧特性の一例である。「0」への書換えの際に、カラムドライバ250は、ドレイン側のビット線(BL0など)の電位をハイレベルにし、ソース側のビット線(BL1など)の電位をローレベルにしてドレインおよびソースの間に電圧VDSを印加する。
【0063】
N型トランジスタ287のゲートがハイレベルでソースがローレベルであるため、ソース−ゲート間の電圧VGSがVovより高くなり、N型トランジスタ287は飽和領域で動作するものとする。一方、P型トランジスタ286のゲートおよびソースはいずれもローレベルであるため、電圧VGSは閾値に満たず、P型トランジスタ286はオフ状態であるものとする。線形領域のN型トランジスタ287のドレインからソースへの電流I0nは、式2において、I1pをI0nに置き換え、WおよびLをWおよびLに置き換えた式により表される。この式より、N型トランジスタ287には、電圧VDSが高いほど大きな電流I0nが流れる。このため、それぞれのトランジスタの電流を加算したドレイン−ソース電流Iは、電圧VDSが高いほど大きな値となる。
【0064】
ここで、前述したように閾値電流Ith1は、閾値電流Ith0より大きい。このため、Ith1を超える最小のソース−ドレイン電流Iが生じる値(例えば、電圧値VB)に電圧VDSを制御すると、閾値電流Ith0よりも十分に大きなドレイン−ソース電流Iが得られる。閾値電流Ith0およびドレイン−ソース電流Iの差分をΔIとすると、消費電力を低減する観点からΔIは小さいほど望ましい。また、ドレイン−ソース電流Iおよびドレイン−ソース電流Iは、記憶素子282が絶縁破壊するときの破壊電流Ib未満でなければならない。
【0065】
まとめると、式1および式2を用いて、IおよびIが次の条件を満たすようにP型トランジスタ286およびN型トランジスタ287のそれぞれのゲート幅およびゲート長の値が設定される。
th0<I(=I0n)<Ib
th1<I(=I1n+I1p)<Ib
【0066】
図7は、比較例におけるメモリセルの電流−電圧特性の一例を示すグラフである。この比較例では、メモリセルごとに、N型トランジスタおよび記憶素子のみが設けられているものとする。同図におけるaは、「1」への書換えにおける電流−電圧特性の一例であり、同図におけるbは、「0」への書換えにおける電流−電圧特性の一例である。同図における縦軸は、メモリセル281に供給される電流を示し、横軸は、カラムドライバ250が印加する電圧を示す。
【0067】
図7におけるaに例示するように、基板バイアス効果によりソース−ドレイン電流Iが低下し、N型トランジスタからの駆動電流のみでは閾値電圧Ith1に満たない。この場合には、ソース−ドレイン電流Iが閾値電圧Ith1以上になるまでゲート幅を広くするか、ゲート長を縮小する必要がある。しかし、ゲート幅の拡大等を行うと、同図におけるbに例示するようにドレイン−ソース電流Iも上昇して、必要最小限の閾値電流Ith0と比較して過大な電流が供給されてしまう。この結果、消費電力が上昇してしまう。
【0068】
これに対して、メモリセル281では、P型トランジスタ286をさらに設けたため、基板バイアス効果により電流I1nが小さくても、電流I1pの加算によりソース−ドレイン電流Iが閾値電圧Ith1以上となる。このため、比較例と比較して、N型トランジスタ287のゲート幅は短くて済み、ゲート長は長くて済む。ゲート幅が小さいと(あるいは、ゲート長が長いと)、ドレイン−ソース電流Iが小さくなるため、消費電力は比較例よりも小さくなる。
【0069】
図8は、実施の形態におけるスタンバイ状態のビット線およびワード線の電位の一例を示す図である。スタンバイ状態は、メモリセルへのアクセスを行わない状態であり、この状態においては、ビット線およびワード線の全ての電位は、ローレベルに制御される。
【0070】
図9は、実施の形態における「1」に書き換える際のビット線およびワード線の電位の一例を示す図である。「1」に書き換える際にカラムドライバ250は、書き換える対象のメモリセル281内のソース側のビット線をハイレベルに、それ以外のビット線をローレベルに制御する。例えば、1列目のメモリセル281を書き換える際には、そのソース側のビット線BL2がハイレベルに、それ以外のビット線BL0やBL1などがローレベルに制御される。また、ロウドライバ270は、書き換える対象のメモリセルのN型トランジスタ287に接続されたワード線をハイレベルにし、それ以外のワード線をローレベルに制御する。
【0071】
ここで、1列目が書換え対象でビット線BL2をハイレベルにしたとする。このビット線BL2は、書換え対象でない2列目にも接続されているものの、2列目のメモリセルが書き換えられることはない。これは、X方向およびY方向において、P型トランジスタ286およびN型トランジスタ287が交互に配置されているためである。この配列では、1列目のN型トランジスタ287に接続されたワード線(WL1など)に2列目のP型トランジスタ286が接続される。これにより、ロウドライバ270が、1列目のN型トランジスタ287をオン状態にすると、2列目のP型トランジスタ286はオフ状態となる。したがって、書き換え対象でない2列目の記憶素子282に電流が流れず、書き換えられることがなくなる。つまり、X方向およびY方向において、P型トランジスタ286およびN型トランジスタ287を交互に配置することにより、書換え対象のメモリセル281のみを選択して書き換えることができる。
【0072】
図10は、実施の形態における「0」に書き換える際のビット線およびワード線の電位の一例を示す図である。「0」に書き換える際にカラムドライバ250は、書き換える対象のメモリセル281内のドレイン側のビット線をハイレベルに、それ以外のビット線をローレベルに制御する。例えば、1列目のメモリセル281を書き換える際には、そのドレイン側のビット線BL1がハイレベルに、それ以外のビット線BL2やBL3などがローレベルに制御される。
【0073】
また、ロウドライバ270は、書き換える対象のメモリセルのN型トランジスタ287に接続されたワード線をハイレベルにし、それ以外のワード線をローレベルに制御する。
【0074】
図11は、実施の形態におけるメモリセルアレイの平面図の一例である。同図に例示するように、Y方向に沿ってビット線が配列され、X方向に沿ってワード線が配列される。そして、それらのビット線およびワード線の間にN型トランジスタやP型トランジスタが配置される。
【0075】
図12は、図11における線分A−Aに沿った断面図の一例である。説明の便宜上、X方向およびY方向に垂直なZ方向において所定の方向を「上」の方向とし、その逆方向を「下」の方向とする。半導体基板310の上に素子分離領域309が形成され、その上に層間絶縁膜301などが形成される。層間絶縁膜301において、最も下層に配線層305および308が形成される。その配線層305は、ビアコンタクト304を介して、その上方の配線層303と接続される。また、配線層308は、ビアコンタクト307を介して下部電極306と接続され、その下部電極306と配線層303との間に記憶素子282が形成される。配線層303は、ビアコンタクト302を介してビット線BL2に接続される。このように、記憶素子282の一端は、配線層303およびビアコンタクト302を介してビット線BL2に接続される。
【0076】
図13は、図11における線分B−Bに沿った断面図の一例である。半導体基板310にNウェル領域314とPウェル領域321とが形成され、それらの領域は素子分離領域309により分離される。これらのNウェル領域314およびPウェル領域321は、Y方向において交互に繰り返し配置される。Nウェル領域314には、ソース312およびドレイン315が形成され、それらの間にゲート絶縁膜313が形成される。ゲート絶縁膜313の上にはワード線WL3が形成され、ソース312は、ビアコンタクト311を介して配線層305と接続される。一方、ドレイン315は、ビアコンタクト316を介して配線層308と接続される。ゲート絶縁膜313上のワード線WL3はゲートとして用いられ、このゲート、ソース312、ドレイン315およびNウェル領域314は、N型トランジスタ287として機能する。
【0077】
Pウェル領域321には、ドレイン319およびソース322が形成され、それらの間にゲート絶縁膜320が形成される。ゲート絶縁膜320の上にはワード線WL4が形成され、ソース322は、ビアコンタクト323を介して配線層305と接続される。一方、ドレイン319は、ビアコンタクト318を介して配線層308と接続される。ビアコンタクト316および318の間には、拡散層領域317が形成される。ゲート絶縁膜320上のワード線WL4はゲートとして用いられ、このゲート、ソース322、ドレイン319およびPウェル領域321は、P型トランジスタ286として機能する。このP型トランジスタ286とN型トランジスタ287とのそれぞれのドレインは、ビアコンタクト307、316および318と配線層308と下部電極306とを介して記憶素子282に接続されている。
【0078】
[不揮発性メモリの動作例]
図14は、実施の形態における不揮発性メモリ200の動作の一例を示すフローチャートである。この動作は、例えば、メモリシステムに電源が投入されたときに開始する。不揮発性メモリ200は、メモリコントローラ100からのコマンドがライトコマンドであるか否かを判断する(ステップS901)。ここで、メモリコントローラ100からのコマンドは、ライトコマンドおよびリードコマンドのいずれかであるものとする。
【0079】
ライトコマンドである場合(ステップS901:Yes)、不揮発性メモリ200は、ライトデータを取得し(ステップS902)、プレリードを行う(ステップS903)。不揮発性メモリ200は、ライトデータとプレリードデータとをビット単位で比較し、比較結果に基づいて、書換え対象のメモリセルを示すリセットマスクデータを生成する(ステップS904)。不揮発性メモリ200は、リセットマスクデータに基づいて、書換え対象のメモリセルを「1」に書き換えるリセット処理を実行する(ステップS905)。
【0080】
次いで、不揮発性メモリ200は、ライトデータとプレリードデータとの比較結果に基づいて、書換え対象のメモリセルを示すセットマスクデータを生成する(ステップS906)。不揮発性メモリ200は、そのセットマスクデータに基づいて、書換え対象のメモリセルを「0」に書き換えるセット処理を実行する(ステップS907)。
【0081】
また、コマンドがリードコマンドである場合(ステップS901:No)、不揮発性メモリ200は、メモリセルからデータを読み出してメモリコントローラ100に供給する(ステップS908)。ステップS907またはS908の後、不揮発性メモリ200は、ステータスを生成してメモリコントローラ100に転送し(ステップS909)、ステップS901以降を繰り返し実行する。
【0082】
このように、本技術の実施の形態によれば、双方向に電流を供給するN型トランジスタとソースからドレインへ電流を供給するP型トランジスタとを記憶素子に接続したため、ソースからドレインへの電流Iを大きくすることができる。これにより、比較的小さなゲート幅Wにより、その電流Iを閾値電流Ith1よりも大きくすることができる。ゲート幅Wが比較的小さいと電流Iの逆方向の電流Iが小さくなるため、消費電力量を低減することができ、また、記憶素子282が絶縁破壊するおそれがなくなる。したがってメモリセルの性能を向上させることができる。
【0083】
<2.変形例>
第1の実施の形態では、P型トランジスタ286およびN型トランジスタ287のそれぞれのゲート幅およびゲート長を略同一としていたが、これらの少なくとも一方を異なる値にしてもよい。式1および式2より、ゲート幅を広くするほど、あるいはゲート長を短くするほど、ドレイン−ソース間に流れる電流は大きくなる。また、P型トランジスタ286が供給する電流は、N型トランジスタ287が供給する電流よりも大きい方が望ましい。したがって、P型トランジスタ286のゲート幅はN型トランジスタ287よりも狭い方が望ましく、P型トランジスタ286のゲート長はN型トランジスタ287よりも長い方が望ましい。第1の実施の形態の変形例のメモリセル281は、P型トランジスタ286およびN型トランジスタ287のそれぞれのゲート幅およびゲート長の少なくとも一方が同一でない点において第1の実施の形態と異なる。
【0084】
図15は、実施の形態の変形例におけるゲート幅と電流との間の関係を説明するための図である。P型トランジスタ286のゲート幅Wは、「0」に書き換えるためのドレイン−ソース電流Iと関連性がなく、ゲート幅Wを変更してもIはほとんど変わらない。一方、式2より、N型トランジスタ287のゲート幅Wが広いほどドレイン−ソース電流Iが大きくなる。
【0085】
また、式2より、P型トランジスタ286のゲート幅Wが広いほど、「1」に書き換えるためのソース−ドレイン電流Iが大きくなる。そして、電圧VDSがVpeak以下の低電圧側では、式1よりN型トランジスタ287のゲート幅Wが広いほど、ソース−ドレイン電流Iが大きくなる。一方、電圧VDSがVpeakより高い高電圧側では、式1よりN型トランジスタ287のゲート幅Wとソース−ドレイン電流Iとの関連性が低くなる。
【0086】
また、「0」への書換えに必要な閾値電流Ith0は、「1」への書換えに必要な閾値電流Ith1より小さい。このため、ドレイン−ソース電流Iは、ソース−ドレイン電流Iより小さくてもよい。このソース−ドレイン電流Iを小さくするには、N型トランジスタ287のゲート幅Wを狭くすればよい。ゲート幅Wを狭くすると、ドレイン−ソース電流Iとともにソース−ドレイン電流Iも小さくなるが、そのIの低下分は、ゲート幅Wを広くすることで補うことができる。したがって、ゲート幅Wは、ゲート幅Wより狭いことが望ましい。同様の理由で、N型トランジスタ287のゲート長は、P型トランジスタ286のゲート長より長いことが望ましい。
【0087】
また、P型トランジスタ286およびN型トランジスタ287のそれぞれのゲート幅およびゲート長は、ゲート長が同一で、ゲート幅が異なる値であってもよいし、ゲート幅が同一で、ゲート長が異なる値であってもよい。あるいは、ゲート幅およびゲート長の両方が異なる値であってもよい。
【0088】
図16は、実施の形態の変形例におけるゲート幅ごとのソース−ドレイン電流を示すグラフである。同図における縦軸は、Vpeakより十分に高い電圧VDSを印加した場合のソース−ドレイン電流Iであり、横軸は、N型トランジスタ287のゲート幅Wを示す。ここで、P型トランジスタ286のゲート幅Wは、一定(例えば、0.25マイクロメートル)であるものとする。同図に例示するように、N型トランジスタ287のゲート幅Wを変えても、ソース−ドレイン電流Iは一定であり、これらのパラメータの関連性は低い。これは、基板バイアス効果により、N型トランジスタ287からの電流In1が低下し、ソース−ドレイン電流IにおいてP型トランジスタ286からの電流I1pが支配的となるためである。
【0089】
図17は、実施の形態の変形例におけるゲート幅ごとのドレイン−ソース電流を示すグラフである。同図における縦軸は、所定の電圧VDSを印加した場合のドレイン−ソース電流Iであり、横軸は、N型トランジスタ287のゲート幅Wを示す。また、Ibは、記憶素子282が絶縁破壊するときの破壊電流である。同図に例示するように、ゲート幅Wを狭くするほど、ドレイン−ソース電流Iが小さくなる。ドレイン−ソース電流Iが小さいほど消費電力が小さくなり、また、破壊電流Ibとの差が大きくなって記憶素子282が絶縁破壊するおそれが小さくなる。このため、ゲート幅Wを狭くすることにより、メモリセル281の省電力性能や絶縁破壊耐性などの性能を向上させることができる。
【0090】
このように、第1の実施の形態の変形例によれば、N型トランジスタ287のゲート幅をP型トランジスタ286のゲート幅より短くしたため、それらのゲート幅が略同一の場合よりもドレイン−ソース電流Iを小さくすることができる。これにより、メモリセルの省電力性能および絶縁破壊耐性を向上させることができる。
【0091】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【0092】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CD(Compact Disc)、MD(MiniDisc)、DVD(Digital Versatile Disc)、メモリカード、ブルーレイディスク(Blu-ray(登録商標)Disc)等を用いることができる。
【0093】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【0094】
なお、本技術は以下のような構成もとることができる。
(1)ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するN型トランジスタと、
ソースからドレインへ電流を供給するP型トランジスタと、
前記N型トランジスタおよび前記P型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子と
を具備するメモリセル。
(2)前記N型トランジスタのゲート幅およびゲート長の少なくとも一方が、前記P型トランジスタと異なる
前記(1)記載のメモリセル。
(3)前記N型トランジスタのゲート幅は、前記P型トランジスタのゲート幅より短い
前記(2)記載のメモリセル。
(4)前記N型トランジスタのゲート長は、前記P型トランジスタのゲート長より長い
前記(2)または(3)に記載のメモリセル。
(5)前記記憶素子は、磁化トンネル接合素子である
前記(1)から(4)のいずれかに記載のメモリセル。
(6)前記記憶素子は、超巨大磁気抵抗素子である
前記(1)から(5)のいずれかに記載のメモリセル。
(7)ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するN型トランジスタと、ソースからドレインへ電流を供給するP型トランジスタと、前記N型トランジスタおよび前記P型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、
前記ソースおよび前記ドレインのそれぞれの電位を制御するドライバと
を具備する記憶装置。
(8)前記N型トランジスタおよび前記P型トランジスタは、互いに垂直な2つの方向のそれぞれにおいて交互に配列される
前記(7)記載の記憶装置。
(9)前記N型トランジスタのゲートは、第1のワード線に接続され、
前記P型トランジスタのゲートは、前記第1のワード線に隣接する第2のワード線に接続され、
前記記憶素子は、前記接続線と第1のビット線とに接続され、
前記N型トランジスタおよび前記P型トランジスタのそれぞれの前記ソースは、前記第1のビット線に隣接する第2のビット線に接続される
前記(7)または(8)に記載の記憶装置。
(10)前記ドライバは、前記論理値の書換えが指示された場合には前記ソースおよび前記ドレインの一方に対して他方より高い前記電位を印加する
前記(7)から(9)のいずれかに記載の記憶装置。
【符号の説明】
【0095】
100 メモリコントローラ
200 不揮発性メモリ
210 インターフェース
220 アドレス回路
230 カラムデコーダ
240 メモリ制御部
250 カラムドライバ
260 ロウデコーダ
270 ロウドライバ
280 メモリセルアレイ
281 メモリセル
282 記憶素子
283 記憶層
284 絶縁層
285 固定層
286 P型トランジスタ
287 N型トランジスタ
図1
図2
図3
図4
図5
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【国際調査報告】