【技術分野】

【0001】

【背景技術】

【0002】

【0003】

【0004】

【0005】

【0006】

【0007】

【0008】

【0009】

【先行技術文献】

【発明の概要】

ところで上述したように半導体モジュール１におけるローサイド側スイッチング素子３ｕ,３ｖ,３ｗの低電位側（ＩＧＢＴのエミッタ側）には過電流検出用のシャント抵抗Ｒsが接続される。この為、ローサイド側スイッチング素子３ｕ,３ｖ,３ｗがターン・オンする際、そのドライブ電流Ｉcによってシャント抵抗Ｒsの両端間に電圧が発生する。するとこの電圧によってローサイド側スイッチング素子３ｕ,３ｖ,３ｗのゲート電圧Ｖgeが絞られ、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のコレクタ・エミッタ間電圧Ｖceが高くなることが否めない。 特に、例えばハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）に短絡が生じている場合、図６に例示するようにローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のターン・オン時に過大な短絡電流が流れる。しかしこの過大な短絡電流をシャント抵抗Ｒsを介して検出して前述した過電流保護を行うまでには一般的に時間が掛かり、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）の素子破壊に至ることもある。 ちなみに図６は、アーム短絡が生じている場合のローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）の電圧および電流の時間的変化を示した一例である。この図においてａは入力電圧Ｖｉｎ，ｂはコレクタ・エミッタ間電圧Ｖce，ｃはコレクタ電流Ｉｃを示している。 そこで従来では、例えば図７に示すように構成された試験回路を用い、ハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）をオンに設定した状態においてローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）をオン・オフし、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcを計測している。そして計測したコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcおよび短絡時間から、短絡時に発生するエネルギーを求めている。そして求められた短絡時のエネルギーに基づいてローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に必要な短絡耐量を求め、その短絡耐量を満たす素子特性のＩＧＢＴ（またはパワーＭＯＳ-ＦＥＴ）をローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）として選定している。 ちなみにスイッチング素子２ｕ,２ｖ,２ｗ,３ｕ,３ｖ,３ｗのいずれかに短絡事故（アーム短絡）が生じた場合、前述したようにローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のゲート電圧が絞り込まれる。従って短絡時のエネルギーは、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に集中する。この為、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）としては、ハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）よりも大きな短絡耐量を持つことが要求される。 しかしながら従来においては、専ら、ハイサイド側スイッチング素子２ｕ,２ｖ,２ｗとしてローサイド側スイッチング素子３ｕ,３ｖ,３ｗと同じ素子特性を有するＩＧＢＴ（またはパワーＭＯＳ-ＦＥＴ）を選定して半導体モジュール１を構築しているに過ぎない。換言すればハイサイド側スイッチング素子２ｕ,２ｖ,２ｗの短絡耐量が過剰であると言わざるを得ない。 すると過剰な短絡耐量を満たし得るハイサイド側スイッチング素子２ｕ,２ｖ,２ｗのオン電圧が高くなり、これに伴ってその導通損失が大きくなると言う問題が発生する。更にはハイサイド側スイッチング素子２ｕ,２ｖ,２ｗの短絡耐量は、該ハイサイド側スイッチング素子２ｕ,２ｖ,２ｗのコレクタ・エミッタ間飽和電圧Ｖce(sat)にも関係する。これ故、ハイサイド側スイッチング素子２ｕ,２ｖ,２ｗとしてチップサイズの大きい素子を選定して、そのコレクタ・エミッタ間飽和電圧Ｖce(sat)を抑えることが必要となる等の問題も生じる。 本発明はこのような事情を考慮してなされたもので、相補的にオン・オフ駆動されるハイサイド側スイッチング素子およびローサイド側スイッチング素子を備え、ローサイド側スイッチング素子の低電位側にシャント抵抗を接続して用いられる半導体モジュールの低損失化を図ると共に、チップサイズの小型化と低廉化を図ること目的としている。

上述した目的を達成するべく本発明に係る半導体モジュールは、
直列に接続されて電源端子と接地端子との間に設けられるハイサイド側スイッチング素子およびローサイド側スイッチング素子と、
これらのスイッチング素子にそれぞれ逆並列に接続されたフリーホイーリング・ダイオードと、
前記ハイサイド側スイッチング素子および前記ローサイド側スイッチング素子を相補的にオン・オフ駆動するハイサイド側駆動回路およびローサイド側駆動回路とを備えて構成され、
前記ローサイド側スイッチング素子の低電位側と接地電位との間に過電流検出用のシャント抵抗を設けて用いられるものである。 特に本発明に係る半導体モジュールは、前記ハイサイド側スイッチング素子として前記ローサイド側スイッチング素子よりも短絡耐量の低い素子を用いたことを特徴としている。 ちなみに前記ローサイド側スイッチング素子の短絡耐量は、前記ハイサイド側スイッチング素子がオンの状態で前記ローサイド側スイッチング素子のターン・オンしたときに該ローサイド側スイッチング素子に加わるエネルギーに基づいて設定される。また前記ハイサイド側スイッチング素子の短絡耐量は、前記ローサイド側スイッチング素子がオンの状態で前記ハイサイド側スイッチング素子がターン・オンしたときに該ハイサイド側スイッチング素子に加わるエネルギーに基づいて設定される。 好ましくは前記ハイサイド側スイッチング素子としては、前記ローサイド側スイッチング素子よりも導通損失が小さい素子が用いられる。また前記ハイサイド側スイッチング素子としては、前記ローサイド側スイッチング素子よりもチップサイズの小さい素子が用いられる。これらの前記ハイサイド側スイッチング素子および前記ローサイド側スイッチング素子のそれぞれは、例えばＩＧＢＴ若しくはパワーＭＯＳ-ＦＥＴからなる。 また前記ハイサイド側駆動回路は、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子とを直列に接続した中点の電位を基準電位とし、所定の電源電圧を受けて動作して前記ハイサイド側スイッチング素子をオン・オフ駆動するように構成される。また前記ローサイド側駆動回路は、前記接地端子の電位を基準電位とし、前記中点に生じる電圧を電源電圧として前記ローサイド側スイッチング素子をオン・オフ駆動するように構成される。 好ましくは直列に接続されたハイサイド側スイッチング素子およびローサイド側スイッチング素子からなるハーフブリッジ回路は、電源端子と接地端子との間に複数組並列に介装して設けられる。そしてこれらの並列に設けられた複数のハーフブリッジ回路をそれぞれ構成する複数のハイサイド側スイッチング素子および複数のローサイド側スイッチング素子は、所定の位相差でそれぞれ相補的にオン・オフ駆動される。 また、本発明に係る導通損失低減方法は、直列に接続されて電源端子と接地端子との間に設けられるハイサイド側スイッチング素子およびローサイド側スイッチング素子、並びに前記ハイサイド側スイッチング素子および前記ローサイド側スイッチング素子を相補的にオン・オフ駆動するハイサイド側駆動回路およびローサイド側駆動回路を備え、前記接地端子と接地電位との間に過電流検出用のシャント抵抗が介装された半導体モジュールに発生する導通損失を低減する方法であって、前記ハイサイド側スイッチング素子をオンにした状態で前記ローサイド側スイッチング素子をターン・オンしたときのコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から該ローサイド側スイッチング素子に加わるエネルギーを導出する段階と、
前記ローサイド側スイッチング素子をオンにした状態で前記ハイサイド側スイッチング素子をターン・オンしたときのコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から該ハイサイド側スイッチング素子に加わるエネルギーを導出する段階と、
導出された前記ローサイド側スイッチング素子に加わるエネルギーと前記ハイサイド側スイッチング素子に加わるエネルギーとに基づいて、前記ハイサイド側スイッチング素子に前記ローサイド側スイッチング素子よりも短絡耐量を抑えた設計の素子を適用し、短絡耐量と比例関係にある導通損失を低減させる段階を含むことを特徴とする。 また、本発明に係る半導体モジュールのスイッチング素子選定方法は、直列に接続されて電源端子と接地端子との間に設けられるハイサイド側スイッチング素子およびローサイド側スイッチング素子、前記ハイサイド側スイッチング素子および前記ローサイド側スイッチング素子を駆動する駆動回路を備えるとともに、前記接地端子と接地電位との間に過電流検出用のシャント抵抗が介装される半導体モジュールのスイッチング素子選定方法であって、
前記ハイサイド側スイッチング素子をオンにした状態で前記ローサイド側スイッチング素子をターン・オンしたときの前記ローサイド側スイッチング素子のコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から前記ローサイド側スイッチング素子に加わるエネルギーを導出する段階と、前記ローサイド側スイッチング素子をオンにした状態で前記ハイサイド側スイッチング素子をターン・オンしたときの前記ハイサイド側スイッチング素子のコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から前記ハイサイド側スイッチング素子に加わるエネルギーを導出する段階と、前記ローサイド側スイッチング素子を基準として、導出された前記ローサイド側スイッチング素子に加わるエネルギーと前記ハイサイド側スイッチング素子に加わるエネルギーとに基づいて、前記ハイサイド側スイッチング素子を選定することを特徴とする。 また、本発明に係るスイッチング素子のチップ設計方法は、直列に接続されて電源端子と接地端子との間に設けられるハイサイド側スイッチング素子およびローサイド側スイッチング素子、並びに前記ハイサイド側スイッチング素子および前記ローサイド側スイッチング素子を相補的にオン・オフ駆動するハイサイド側駆動回路およびローサイド側駆動回路を備え、前記接地端子と接地電位との間に過電流検出用のシャント抵抗が介装された半導体モジュールの前記ハイサイド側スイッチング素子のチップを設計する方法であって、
前記ハイサイド側スイッチング素子をオンにした状態で前記ローサイド側スイッチング素子をターン・オンしたときの前記ローサイド側スイッチング素子のコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から該ローサイド側スイッチング素子に加わるエネルギーを導出する段階と、
前記ローサイド側スイッチング素子をオンにした状態で前記ハイサイド側スイッチング素子をターン・オンしたときの前記ハイサイド側スイッチング素子のコレクタ・エミッタ電圧、短絡時のコレクタ電流、および短絡時間から該ハイサイド側スイッチング素子に加わるエネルギーを導出する段階と、
前記ローサイド側スイッチング素子のコレクタ・エミッタ間飽和電圧を基準とし、導出された前記ローサイド側スイッチング素子に加わるエネルギーと前記ハイサイド側スイッチング素子に加わるエネルギーとに基づき前記ハイサイド側スイッチング素子のコレクタ・エミッタ間飽和電圧を決定する段階と、
前記ハイサイド側スイッチング素子のコレクタ・エミッタ間飽和電圧に基づき、前記ハイサイド側スイッチング素子のサイズを決定する段階と、を含むことを特徴とする。 本発明では、エネルギーに着目して、特にハイサイド側スイッチング素子の短絡耐量の低減化を図り、半導体モジュール全体として導通損失を低減させる。なお、ハイサイド側スイッチング素子のチップサイズは、ローサイド側スイッチング素子より低減した短絡耐量の値に比例してチップサイズを小型化することができる。

構成の半導体モジュールによれば、シャント抵抗に生じる電圧を考慮して設定されるローサイド側スイッチング素子の短絡耐量に比較して、ハイサイド側スイッチング素子として前記ローサイド側スイッチング素子よりも短絡耐量の低い素子が用いられる。従ってハイサイド側スイッチング素子での導通損失を抑えることができる。またローサイド側スイッチング素子に比較してハイサイド側スイッチング素子のチップサイズを小さくすることが可能となる。従って、半導体モジュールの低損失化を図ると共に、半導体モジュールの全体的なチップサイズの小型化と低廉化を図ることが可能となる等の効果が奏せられる。 ちなみにハイサイド側スイッチング素子の短絡耐量を決定するには、例えばローサイド側スイッチング素子がオンしている状態においてハイサイド側スイッチング素子をオン・オフする。そしてハイサイド側スイッチング素子（ＩＧＢＴ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcを計測する。その上で計測したコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcおよび短絡時間から短絡時に発生するエネルギーを導出する。そして導出した短絡時に発生するエネルギーに基づいてハイサイド側スイッチング素子の短絡耐量を決定すれば良い。 このハイサイド側スイッチング素子の短絡時に発生するエネルギーは、シャント抵抗に生じる電圧の影響を受けることがない。従って上述した如く短絡時に発生するエネルギーに基づいてハイサイド側スイッチング素子に必要な短絡耐量を求めれば、ローサイド側スイッチング素子の短絡耐量よりも低くすることができる。 故に本発明によれば、ローサイド側スイッチング素子に求められる短絡耐量に左右されることなくハイサイド側スイッチング素子に求められる短絡耐量を適正に設定することができる。故に、半導体モジュールの低損失化を図ると共に、チップサイズの小型化と低廉化を図ることが可能となる。

【図面の簡単な説明】

【0033】

【図1】本発明に係る半導体モジュールにおけるハイサイド側スイッチング素子の短絡耐量を適正に設定する為の、ハイサイド側スイッチング素子のコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcを計測する計測回路の例を示す図。

【図2】ローサイド側スイッチング素子よりも短絡耐量を小さくした本発明に係るハイサイド側スイッチング素子の導通損失と、ローサイド側スイッチング素子と同じ短絡耐量のハイサイド側スイッチング素子の導通損失とを対比して示す図。

【図3】本発明に係る半導体モジュールにおける損失と、従来の半導体モジュールにおける損失とのシミュレーション結果を対比して示す図。

【図4】本発明に係る半導体モジュールにおけるチップサイズの小型化を、従来の半導体モジュールにおけるチップサイズと対比して示す図。

【図5】従来の半導体モジュールの一例を示す概略構成図。

【図6】アーム短絡が生じている場合にローサイド側スイッチング素子に流れる電流Ｉcと、コレクタ・エミッタ間電圧Ｖceの変化の様子を示す図。

【図7】半導体モジュールの試験回路の構成例を示す図。

【発明を実施するための形態】

以下、図面を参照して本発明の半導体モジュール（ＩＰＭ）１について説明する。

本発明に係る半導体モジュール１は、回路構成の点においては基本的には図５に示した従来の半導体モジュール１と同様に構成される。従ってここでは半導体モジュール１の構成については、その説明を省略する。しかし本発明に係る半導体モジュール１は、ハイサイド側スイッチング素子としてローサイド側スイッチング素子３ｕ,３ｖ,３ｗの短絡耐量よりも低い短絡耐量を持つ素子を用いることを特徴としており、この点で従来の半導体モジュール１とは異にしている。

即ち、従来の半導体モジュール１では、専ら、ローサイド側スイッチング素子３ｕ,３ｖ,３ｗの短絡耐量と同じ短絡耐量を持つ素子をハイサイド側スイッチング素子２ｕ,２ｖ,２ｗとして用いている。これに対して本発明に係る半導体モジュール１においては、例えばＩＧＢＴからなるローサイド側スイッチング素子３ｕ,３ｖ,３ｗの短絡耐量よりも低い短絡耐量を持つ素子（ＩＧＢＴ）を、ハイサイド側スイッチング素子２ｕ,２ｖ,２ｗに代わる新たなハイサイド側スイッチング素子６ｕ,６ｖ,６ｗとして用いることを特徴としている。

ちなみに新たに採用されるハイサイド側スイッチング素子６ｕ,６ｖ,６ｗの短絡耐量については、例えば図１に示す試験回路を用い、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）をオンに設定した状態においてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）をオン・オフし、ハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcを計測する。そして計測したコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcおよび短絡時間から導出した短絡時に発生するエネルギーに基づいてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に必要な短絡耐量を求める。その上で上述した如く求めた短絡耐量を満たす素子特性のＩＧＢＴ（またはパワーＭＯＳ-ＦＥＴ）を、新たなハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）として決定している。

ちなみに、コレクタ・エミッタ電圧をVCE(t)、短絡時のドライブ電流をIC(t)、短絡時間をｔ１〜ｔ２の期間とすると、エネルギーＥは次の式で表すことができる。

実用的には、素子が破壊したときのVCE(t)とIC(t)を測定器で測定・記録し、一定の時間間隔でVCE(t)とIC(t)の値を読み取って、スプレッドシート等を用いて数値積分することによって、エネルギーＥを求めることができる。

またスイッチング素子６ｕ,６ｖ,６ｗ,３ｕ,３ｖ,３ｗのいずれかに短絡事故（アーム短絡）が生じた場合、前述したようにシャント抵抗Ｒsに生じる電圧によってローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のゲート電圧が絞り込まれる。そして短絡時のエネルギーはローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に集中する。しかしシャント抵抗Ｒsに生じる電圧によってハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のゲート電圧が絞り込まれることはなく、また短絡時のエネルギーがハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に集中することもない。

換言すればハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に流れる電流は、シャント抵抗Ｒsの影響を受けることがない。従って上述した如く計測されるハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcおよび短絡時間から導出した短絡時に発生するエネルギーに基づいてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に必要な短絡耐量を算出しても、半導体モジュール１の動作特性上、何らの不具合を招くことがない。

しかも図７に示す計測回路にて計測されるローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceに比較して、図１に示す計測回路にて計測されるハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のターン・オン時におけるコレクタ・エミッタ間電圧Ｖceは、シャント抵抗Ｒsの影響を受けることがない分、低くなる。従ってコレクタ・エミッタ間電圧Ｖceと短絡時のドライブ電流Ｉcおよび短絡時間から導出した短絡時に発生するエネルギーに基づいて決定されるハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に必要な短絡耐量は、前述したローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に必要な短絡耐量よりも低くなる。

故に、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）の短絡耐量よりも低い短絡耐量の素子をハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）として採用した本発明に係る半導体モジュール１においても、シャント抵抗Ｒsの影響を受けることなく安定に動作することができる。またハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）の短絡耐量を低くした分、ハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）の導通損失を小さく抑えることができ、更にはそのチップサイズについても小さく抑えることができる。故にその実用的利点が多大である。

一般に、短絡耐量とコレクタ・エミッタ間飽和電圧Ｖce(sat)は比例関係にあり、またコレクタ・エミッタ間飽和電圧Ｖce(sat)とチップサイズも比例関係にある。このため、短絡耐量を大きく（小さく）すると、チップサイズも大きく（小さく）なる。この短絡耐量をスイッチング素子の短絡時に発生するエネルギーとみなして、たとえばローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のコレクタ・エミッタ間飽和電圧Ｖce(sat)を基準とし、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に加わるエネルギーとハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に加わるエネルギーの比に基づいてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のコレクタ・エミッタ間飽和電圧Ｖce(sat)を決定し、また当該コレクタ・エミッタ間飽和電圧Ｖce(sat)に基づいてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のチップサイズを決定するようにしてもよい。

あるいは別の方法として、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のチップサイズを基準とし、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）に加わるエネルギーとハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）に加わるエネルギーの比に基づいてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）のチップサイズを決定するようにしてもよい。

ちなみに上述した如く短絡耐量を定めたＩＧＢＴからなるハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）、およびローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のそれぞれについてシミュレーションしたところ、次のような結果が得られた。即ち、ＩＧＢＴの短絡耐量は、そのコレクタ・エミッタ間飽和電圧Ｖce(sat)と比例関係にあり、またコレクタ・エミッタ間飽和電圧Ｖce(sat)は、そのチップサイズによって決定される。この為、短絡耐量の大きいローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のチップサイズは、短絡耐量の小さいハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）よりも１０〜２０％程度大きくせざるを得ない。そして大きなチップサイズが必要となるに伴ってＩＧＢＴを形成する上でのチップコストが高くなる。

一方、チップサイズが等しいＩＧＢＴにおいては、その短絡耐量とオン電圧とは比例関係にある。これ故、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）とチップサイズが等しいハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）のオン電圧は、ローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）のオン電圧よりも高くなる。そしてこれに伴ってローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）の導通損失に比較してハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）での導通損失が１０〜１５％程度増加していた。

この点、本発明に係る半導体モジュール１で新たに用いた短絡耐量の低いハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）によれば、上述した如くチップサイズを小さくし得る分、図２に示すようにそのオン電圧を、例えば１.５５Ｖ程度と低く抑えることができる。そしてハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）での導通損失を、例えば１モジュール当たり０.２５μＪ程度と低く抑えることができる。換言すれば、従来の半導体モジュール１に比較してハイサイド側スイッチング素子６ｕ（６ｖ,６ｗ）での導通損失を低く抑えることが可能となる。

また図３は、従来の半導体モジュール１および本発明に係る半導体モジュール１での損失を対比して示したシミュレーション結果である。尚、図３は、ハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）,６ｕ（６ｖ,６ｗ）およびローサイド側スイッチング素子３ｕ（３ｖ,３ｗ）がオン状態であるとき（Ｖon）、ターン・オンしたとき（ｔon）、そしてターン・オフしたとき（ｔoff）のそれぞれにおける各損失と、これらを統合した全体的な損失を示している。

この図３に示すシミュレーション結果から読み取ることができるように本発明に係る半導体モジュール１によれば、従来の半導体モジュール１に比較して中負荷（Ｉo＝５Ａ）から定格負荷（Ｉo＝１０Ａ）において、１１.８〜１３.８％程度の損失低減が可能である。

また図４に例示するように、ＩＧＢＴからなるハイサイド側スイッチング素子２ｕ（２ｖ,２ｗ）,６ｕ（６ｖ,６ｗ）のチップサイズを、例えば６ｍｍ^２から５ｍｍ^２程度と小さくすることができる。従ってチップサイズの小型化に伴い、そのチップコストを約３０％程度削減することが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。ここでは三相交流（Ｕ相,Ｖ相,Ｗ相）を出力する電力変換装置（インバータ装置）１０を構成する半導体モジュール（ＩＰＭ）１を例に説明した。しかし一組のハイサイド側スイッチング素子とローサイド側スイッチング素子とを備えたスイッチング電源装置にも本発明を同様に適用することができる。またハイサイド側スイッチング素子およびローサイド側スイッチング素子としてパワーＭＯＳ-ＦＥＴを用いても良いことは前述した通りである。更にはハイサイド側スイッチング素子をオン・オフ駆動するハイサイド側駆動回路、およびローサイド側スイッチング素子をオン・オフ駆動するローサイド側駆動回路についても、従来より種々提唱されている構成の回路を適宜採用することができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

【符号の説明】

【0053】