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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2018年5月17日
【発行日】2019年10月3日
(54)【発明の名称】A/D変換器
(51)【国際特許分類】
   H03M 1/14 20060101AFI20190906BHJP
【FI】
   H03M1/14 A
【審査請求】未請求
【予備審査請求】有
【全頁数】38
【出願番号】特願2018-550252(P2018-550252)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2017年11月9日
(31)【優先権主張番号】特願2016-220644(P2016-220644)
(32)【優先日】2016年11月11日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100124800
【弁理士】
【氏名又は名称】諏澤 勇司
(74)【代理人】
【識別番号】100170818
【弁理士】
【氏名又は名称】小松 秀輝
(72)【発明者】
【氏名】川人 祥二
【テーマコード(参考)】
5J022
【Fターム(参考)】
5J022AA02
5J022AA04
5J022AA07
5J022AA15
5J022AB07
5J022BA02
5J022BA05
5J022BA06
5J022CA07
5J022CA10
5J022CB02
5J022CB06
5J022CD03
5J022CE05
5J022CE08
5J022CE09
5J022CF01
5J022CF02
5J022CF07
5J022CF10
5J022CG04
(57)【要約】
A/D変換器1は、CMOSイメージセンサ100からアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値D1及び第1残差アナログ信号VOPFを生成する第1A/D変換部6、並びに、第1A/D変換部6から第1残差アナログ信号VOPFを受け、巡回型のA/D変換動作によって第2デジタル値D2及び第2残差アナログ信号VOPCを生成する第2A/D変換部7、を有する前段A/D変換部3と、前段A/D変換部3から第2残差アナログ信号VOPCを受け、非巡回型のA/D変換動作によって第3デジタル値D3を生成する後段A/D変換部4と、を備える。
【特許請求の範囲】
【請求項1】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、を備えるA/D変換器。
【請求項2】
前記第1A/D変換部は、前記折り畳み積分型のA/D変換動作を行う第1回路を有し、
前記第1回路は、前記アナログ信号を受ける第1入力と、前記第1入力に接続可能な第1前段容量と、前記第1前段容量に接続可能な反転入力を含む第1演算増幅器と、前記第1演算増幅器の出力に接続された第1出力と、前記第1演算増幅器の反転入力と出力との間に接続可能な第1帰還容量と、を含む第1ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記第1前段容量が前記アナログ信号を格納する第1格納動作と、前記第1ゲインステージが演算値である前記第1残差アナログ信号を生成する第1演算動作と、を有し、
前記第1格納動作では、前記第1前段容量が前記第1入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記第1前段容量が前記第1演算増幅器の反転入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第2A/D変換部は、前記巡回型のA/D変換動作を行う少なくとも1個の第2回路を有し、
前記第2回路は、前記第1残差アナログ信号又は前記第2残差アナログ信号を受ける第2入力と、前記第2入力に接続可能な第2前段容量と、前記第2前段容量に接続可能な反転入力を含む第2演算増幅器と、前記第2演算増幅器の出力に接続された第2出力と、前記第2演算増幅器の反転入力と出力との間に接続可能な第2帰還容量と、を含む第2ゲインステージを有し、
前記巡回型のA/D変換動作は、前記第2前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する第2格納動作と、前記第2ゲインステージが演算値である前記第2残差アナログ信号を生成する第2演算動作と、を有し、
前記第2格納動作では、前記第2前段容量が前記第2入力又は前記第2演算増幅器の出力に接続されると共に、前記第2帰還容量が前記第2入力又は前記第2演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記第2前段容量が前記第2演算増幅器に接続されると共に、前記第2帰還容量が前記第2演算増幅器の出力と反転入力との間に接続される、請求項1に記載のA/D変換器。
【請求項3】
前記前段A/D変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のA/D変換動作を行う回路と前記巡回型のA/D変換動作とを行う回路とを相互に切替可能な第3回路を含み、
前記第3回路は、前記アナログ信号又は前記第1残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記共通前段容量が前記アナログ信号を格納する第1格納動作と、前記共通ゲインステージが演算値である前記第1残差アナログ信号を生成する第1演算動作と、を含み、
前記第1格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のA/D変換動作は、前記共通前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する第2格納動作と、前記共通ゲインステージが演算値である前記第2残差アナログ信号を生成する第2演算動作と、を有し、
前記第2格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続される、請求項1に記載のA/D変換器。
【請求項4】
前記後段A/D変換部は、前記前段A/D変換部からの演算値である前記第2残差アナログ信号と逐次変化する参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第3デジタル値を順次生成する逐次比較型のA/D変換回路である、請求項2又は3に記載のA/D変換器。
【請求項5】
前記第1格納動作、前記第1演算動作、前記第2格納動作、及び、前記第2演算動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記第1格納動作と前記第1演算動作とが切り替わるタイミングを、前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、請求項2に記載のA/D変換器。
【請求項6】
前記第2格納動作、及び、前記第2演算動作を制御するタイミング制御部をさらに備え、
前記第2A/D変換部は、少なくとも2個の前記第2回路を含み、
前記タイミング制御部は、少なくとも2個の前記第2回路のうちの1個における前記第2回路の前記第2格納動作と前記第2演算動作とが切り替わるタイミングを、少なくとも2個の前記第2回路のうちの別の前記第2回路の前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、請求項2に記載のA/D変換器。
【請求項7】
前記第2格納動作、及び、前記第2演算動作を制御するタイミング制御部をさらに備え、
前記前段A/D変換部は、少なくとも2個の前記第3回路を含み、
前記タイミング制御部は、少なくとも2個の前記第3回路のうちの1個における前記第3回路の前記第2格納動作と前記第2演算動作とが切り替わるタイミングを、少なくとも2個の前記第3回路のうちの別の前記第3回路の前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、請求項3に記載のA/D変換器。
【請求項8】
前記第1格納動作及び前記第1演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と前記参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記比較動作のタイミングを、前記第1格納動作の終期及び前記第1演算動作の終期から外すように制御する、請求項4に記載のA/D変換器。
【請求項9】
前記第2格納動作及び前記第2演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と前記参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記比較動作のタイミングを、前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、請求項4に記載のA/D変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、イメージセンサからの信号をデジタル値に変換するA/D変換器に関する。
【背景技術】
【0002】
A/D変換器は、イメージセンサの出力信号を複数ビットのデジタル値に変換する。従来から、A/D変換器は、イメージセンサに用いられている。例えば、特許文献1は、A/D変換器を開示する。特許文献1のA/D変換器は、イメージセンサのカラムからのアナログ信号を受けるとともに上位ビットのデジタル値及び演算値を生成する巡回型のA/D変換回路と、その演算値(残差値)を受けるとともに下位ビットのデジタル値を生成する巡回型のA/D変換回路と、を含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第5769178号
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、映像の高画質化等に伴って、A/D変換器には、さらなる高速化及びS/N比の向上が要求される。このような要求に対して、従来の構成を有するA/D変換器では、高速化及びS/N比の向上を実現しようとすると消費電力が増大してしまう傾向にある。
【0005】
本開示は、上記課題に鑑みて為されたものであり、消費電力を抑えつつ高速化及びS/N比の向上を実現可能なA/D変換器を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一形態は、イメージセンサのカラムに配置されており、イメージセンサからの信号をデジタル値に変換するA/D変換器であって、イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、第1A/D変換部から第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、前段A/D変換部から第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、を備える。
【0007】
上記形態のA/D変換器によれば、アナログ信号が入力される第1A/D変換部は、第1デジタル値及び第1残差アナログ信号を生成する。その次に、第1残差アナログ信号が入力される第2A/D変換部は、第2デジタル値及び第2残差アナログ信号をさらに生成する。そして、第2残差アナログ信号が入力される後段A/D変換部は、第3デジタル値を生成する。このような構成によれば、複数のA/D変換動作を経てデジタル値を得るA/D変換器において、最初に折り畳み積分型のA/D変換動作を行う。折り畳み積分型のA/D変換動作では、N回の積分動作を行う。その結果、イメージセンサの信号成分がN倍される。その一方で、折り畳み積分型のA/D変換動作では、ランダムノイズ成分が√N倍(Nの平方根)される。従って、イメージセンサの信号におけるS/N比は、√N倍に改善される。この理由により、ランダムノイズを低減させることができる。また、前段A/D変換部に含まれる第2A/D変換部に求められる精度を第1A/D変換部に比較して低くすることが可能である。従って、前段A/D変換部の全体の消費電力を低減できる。さらに、後段A/D変換部は、非巡回型のA/D変換動作によってA/D変換動作を行う。従って、後段A/D変換部の消費電力をさらに低減できる。そのうえ、前段A/D変換部において、第2A/D変換部のA/D変換回路に求められる精度を第1A/D変換部に比較して低くできる。従って、A/D変換動作を高速化できる。その結果、消費電力の増加を抑えつつ高速化及びノイズの低減を実現可能なA/D変換器を提供することができる。
【0008】
第1A/D変換部は、折り畳み積分型のA/D変換動作を行う第1回路を有し、第1回路は、アナログ信号を受ける第1入力と、第1入力に接続可能な第1前段容量と、第1前段容量に接続可能な反転入力を含む第1演算増幅器と、第1演算増幅器の出力に接続された第1出力と、第1演算増幅器の反転入力と出力との間に接続可能な第1帰還容量と、を含む第1ゲインステージを有し、折り畳み積分型のA/D変換動作は、第1前段容量がアナログ信号を格納する第1格納動作と、第1ゲインステージが演算値である第1残差アナログ信号を生成する第1演算動作と、を有し、第1格納動作では、第1前段容量が第1入力に接続されると共に、第1帰還容量が第1演算増幅器の出力と反転入力との間に接続され、第1演算動作では、第1前段容量が第1演算増幅器の反転入力に接続されると共に、第1帰還容量が第1演算増幅器の出力と反転入力との間に接続され、第2A/D変換部は、巡回型のA/D変換動作を行う少なくとも1個の第2回路を有し、第2回路は、第1残差アナログ信号又は第2残差アナログ信号を受ける第2入力と、第2入力に接続可能な第2前段容量と、第2前段容量に接続可能な反転入力を含む第2演算増幅器と、第2演算増幅器の出力に接続された第2出力と、第2演算増幅器の反転入力と出力との間に接続可能な第2帰還容量と、を含む第2ゲインステージを有し、巡回型のA/D変換動作は、第2前段容量が第1残差アナログ信号又は第2残差アナログ信号を格納する第2格納動作と、第2ゲインステージが演算値である第2残差アナログ信号を生成する第2演算動作と、を有し、第2格納動作では、第2前段容量が第2入力又は第2演算増幅器の出力に接続されると共に、第2帰還容量が第2入力又は第2演算増幅器の出力と反転入力との間に接続され、第2演算動作では、第2前段容量が第2演算増幅器に接続されると共に、第2帰還容量が第2演算増幅器の出力と反転入力との間に接続されもよい。
【0009】
この構成によれば、第1A/D変換部の第1回路は、第2A/D変換部の第2回路とは物理的に別の回路である。従って、第1A/D変換部における折り畳み積分型のA/D変換動作と、第2A/D変換部における巡回型のA/D変換動作と、を実行するとき、パイプライン処理を適用できる。従って、A/D変換動作がさらに高速化される。また、パイプライン処理によれば、第1A/D変換部における折り畳み積分型のA/D変換動作に割り当て可能な時間をより長く確保することが可能になる。従って、積分動作の繰り返し数を増加させることができる。従って、S/N比をさらに高めることができる。
【0010】
前段A/D変換部は、複数のスイッチを制御することにより、折り畳み積分型のA/D変換動作を行う回路と巡回型のA/D変換動作とを行う回路とを相互に切替可能な第3回路を含み、第3回路は、アナログ信号又は第1残差アナログ信号を受ける共通入力と、共通入力に接続可能な共通前段容量と、共通前段容量に接続可能な反転入力を含む共通演算増幅器と、共通演算増幅器の出力に接続された共通出力と、共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、折り畳み積分型のA/D変換動作は、共通前段容量がアナログ信号を格納する第1格納動作と、共通ゲインステージが演算値である第1残差アナログ信号を生成する第1演算動作と、を含み、第1格納動作では、共通前段容量が共通入力に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続され、第1演算動作では、共通前段容量が共通演算増幅器に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続され、巡回型のA/D変換動作は、共通前段容量が第1残差アナログ信号又は第2残差アナログ信号を格納する第2格納動作と、共通ゲインステージが演算値である第2残差アナログ信号を生成する第2演算動作と、を有し、第2格納動作では、共通前段容量が共通入力又は共通演算増幅器の出力に接続されると共に、共通帰還容量が共通入力又は共通演算増幅器の出力と反転入力との間に接続され、第2演算動作では、共通前段容量が共通演算増幅器に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続されてもよい。
【0011】
この構成によれば、前段A/D変換部における第1A/D変換部と第2A/D変換部とが共通の回路により実現される。従って、前段A/D変換部の回路面積を低減させることができる。
【0012】
後段A/D変換部は、前段A/D変換部からの演算値である第2残差アナログ信号と逐次変化する参照電圧と互いに比較する比較器を含み、比較器の出力に基づいて第3デジタル値を順次生成する逐次比較型のA/D変換回路であってもよい。このような構成によれば、後段A/D変換部の消費電力をさらに低減できる。
【0013】
第1格納動作、第1演算動作、第2格納動作、及び、第2演算動作を制御するタイミング制御部をさらに備え、タイミング制御部は、第1格納動作と第1演算動作とが切り替わるタイミングを、第2格納動作の終期及び第2演算動作の終期から外すように制御してもよい。第1回路の動作により、ノイズが生じることがある。このような構成によれば、第2回路への動作に及ぼす当該ノイズの影響を抑制し得る。従って、第2回路から出力される第2デジタル値の精度の低下を抑制できる。さらに、第2残差アナログ信号の精度の低下を抑制できる。
【0014】
第2格納動作、及び、第2演算動作を制御するタイミング制御部をさらに備え、第2A/D変換部は、少なくとも2個の第2回路を含み、タイミング制御部は、少なくとも2個の第2回路のうちの1個における第2回路の第2格納動作と第2演算動作とが切り替わるタイミングを、少なくとも2個の第2回路のうちの別の第2回路の第2格納動作の終期及び第2演算動作の終期から外すように制御してもよい。また、第2格納動作、及び、第2演算動作を制御するタイミング制御部をさらに備え、前段A/D変換部は、少なくとも2個の第3回路を含み、タイミング制御部は、少なくとも2個の第3回路のうちの1個における第3回路の第2格納動作と第2演算動作とが切り替わるタイミングを、少なくとも2個の第3回路のうちの別の第3回路の第2格納動作の終期及び第2演算動作の終期から外すように制御してもよい。一の第2回路の動作により、ノイズが生じることがある。このような構成によれば、別の第2回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第2回路から出力される第2デジタル値の精度の低下を抑制できる。さらに、第2残差アナログ信号の精度の低下を抑制できる。
【0015】
第1格納動作及び第1演算動作を制御すると共に、後段A/D変換部において第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、タイミング制御部は、比較動作のタイミングを、第1格納動作の終期及び第1演算動作の終期から外すように制御してもよい。第1回路の動作により、ノイズが生じることがある。このような構成によれば、第3回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第3回路から出力される第3デジタル値の精度の低下を抑制できる。
【0016】
第2格納動作及び第2演算動作を制御すると共に、後段A/D変換部において第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、タイミング制御部は、比較動作のタイミングを、第2格納動作の終期及び第2演算動作の終期から外すように制御してもよい。第2回路の動作により、ノイズが生じることがある。このような構成によれば、第3回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第3回路から出力される第3デジタル値の精度の低下を抑制できる。
【発明の効果】
【0017】
本開示の一形態に係るA/D変換器によれば、消費電力を抑えつつ高速化及びS/N比を向上させることができる。
【図面の簡単な説明】
【0018】
図1図1は、実施形態に係るA/D変換器を有するCMOSイメージセンサの回路ブロックを示す図である。
図2図2は、A/D変換器の回路ブロックを概略的に示す図である。
図3図3は、参照電圧発生部の回路図である。
図4図4は、第1A/D変換部の回路図である。
図5図5の(a)部、図5の(b)部、図5の(c)部及び図5の(d)部は、第1A/D変換動作を説明するための回路図である。
図6図6は、第2A/D変換部の回路図である。
図7図7の(a)部、図7の(b)部及び図7の(c)部は、第2A/D変換動作を説明するための回路図である。
図8図8は、逐次比較型のA/D変換回路が適用された後段A/D変換部の回路図である。
図9図9は、A/D変換器の動作タイミングを示す図である。
図10図10は、変形例に係る後段A/D変換部の回路図である。
図11図11は、別の変形例に係る後段A/D変換部の回路図である。
図12図12は、変形例に係るA/D変換器の回路ブロックを概略的に示す図である。
図13図13は、変形例に係る参照電圧発生部の回路図である。
図14図14は、第3A/D変換部の回路図である。
【発明を実施するための形態】
【0019】
以下、添付図面を参照しながら本開示を実施するための形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付す。また、重複する説明は省略する。
【0020】
図1を用いて、CMOSイメージセンサの構成を説明する。CMOSイメージセンサは、実施形態に係るA/D変換器を有する。
【0021】
図1は、CMOSイメージセンサ100の回路ブロックを示す。CMOSイメージセンサ100は、実施形態に係るA/D変換器1を有する。CMOSイメージセンサ100は、垂直シフトレジスタ101と、イメージアレイ102と、画素103と、アレイ104と、データレジスタ105と、水平シフトレジスタ106と、制御回路107と、を有する。垂直シフトレジスタ101は、制御信号R、S、TXを提供する。制御信号R、S、TXは、イメージアレイ102を構成する画素103に提供される。また、垂直シフトレジスタ101は、各画素103において得られた光電荷に基づく信号をA/D変換器1のアレイ104へ伝送する。アレイ104は、複数のA/D変換器1を含む。また、アレイ104は、各画素103の出力信号を並列処理する。制御回路107は、複数のA/D変換器1に並列に接続される。また、制御回路107は、A/D変換器1の各種動作のタイミングを制御する制御信号を提供する。A/D変換結果は、データレジスタ105に格納される。そして、A/D変換結果は、水平走査によってA/D変換後に読み出される。当該水平走査は、水平シフトレジスタ106から出力される制御信号に従う。
【0022】
A/D変換器1は、イメージアレイ102に接続される。イメージアレイ102は、マトリクス状に配置された画素103を含む。画素103は、フォトダイオードPDと、センサ回路103aと、増幅器103bとを有する。増幅器103bは、センサ回路103aから提供されるセンサ信号を増幅する。画素103は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素103は、電気信号をアレイ104に提供する。当該電気信号は、フォトダイオードPDが受けた光に対応する。また、当該電気信号は、有意な信号成分とリセットノイズ等のノイズ成分とを有する。各画素103は、光を電荷に変換するためのフォトダイオードPDと、いくつかのMOS型のトランジスタT1、T2、T3、T4と、を有する。また、制御信号TXに従うトランジスタT1は、電荷の移動を制御する。制御信号Rに従うトランジスタT2は、電荷の初期化を制御する。制御信号Sに従うトランジスタT3は、画素の選択を制御する。トランジスタT4はトランジスタT1とトランジスタT2との接続点J1の電位に応答する。各画素103は、リセット動作に応答するリセットノイズを発生させる。また、各画素103の出力電圧は、画素ごとに固有の固定パターンノイズを含む。ランダムノイズは、A/D変換器1の入力に接続される素子等により発生する。画素103の出力信号は、ノイズ成分を含む第1信号レベルの信号と、該ノイズ成分に重畳する信号成分を含む第2信号レベルの信号と、を含む。画素103の出力信号は、増幅器103bに接続された信号線を介してアレイ104に提供される。A/D変換器1は、相関二重サンプリングを実行する。この動作により、A/D変換器1は、画素103の出力信号からリセットレベルの成分を除く。その後、A/D変換器1は、A/D変換動作を行う。
【0023】
A/D変換器1の概略構成を説明する。図2は、A/D変換器1の回路ブロックを概略的に示す。A/D変換器1は、CMOSイメージセンサ100の出力信号をNa+Nb+Nc=Ntビット(Na、Nb、Ncは2以上の整数)のデジタル値に変換する。A/D変換器1の一次元アレイは、CMOSイメージセンサ100のカラムに配置される。一次元アレイを構成するA/D変換器1は、CMOSイメージセンサ100のカラム線COLに接続される。A/D変換器1は、カラム線COLに接続された画素103の増幅器103b(図1参照)の出力信号を処理する。A/D変換器1は、CMOSイメージセンサ100の1本のカラムに接続される構成に限定されない。一個のA/D変換器1は、複数のカラムに接続されてもよい。複数のA/D変換器1は、1本のカラムに接続されてもよい。A/D変換器1は、相関二重サンプリング回路(以下「CDS回路2」という)と、前段A/D変換部3と、後段A/D変換部4と、タイミング制御部5と、参照電圧発生部10と、を有する。前段A/D変換部3は、第1A/D変換部6(第1回路)と、第2A/D変換部7(第2回路)と、を有する。
【0024】
CDS回路2は、イメージアレイ102に接続されると共に、第1A/D変換部6に接続される。CDS回路2は、カラム線COLによってイメージアレイ102に接続される。CDS回路2は、入力値VINを生成する。入力値VINは、画素103から提供された信号レベルからリセットレベルの成分を除いた値である。換言すると、CDS回路2は、基準電位VCOMを基準として信号レベルのオフセット調整を行う。オフセット調整によれば、入力値VINの範囲を第1A/D変換部6が受け入れ可能な範囲に収めることができる。従って、入力値VINの飽和に起因するA/D変換動作の精度の低下を抑制できる。第1A/D変換部6は、カラム線COLからCDS回路2を経由して入力値VINを受ける。入力値VINは、アナログ信号である。また、第1A/D変換部6は、第1デジタル値D1及び第1残差アナログ信号VOPFを生成する。第1デジタル値D1は、アナログ信号を示す上位のNaビットである。第2A/D変換部7は、第1A/D変換部6から第1残差アナログ信号を受ける。第2A/D変換部7は、第2デジタル値D2及び第2残差アナログ信号VOPCを生成する。第2デジタル値D2は、第1残差アナログ信号VOPFを示す中位のNbビットである。後段A/D変換部4は、第2A/D変換部7から第2残差アナログ信号VOPCを受ける。後段A/D変換部4は、第3デジタル値D3を生成する。第3デジタル値D3は、第2残差アナログ信号VOPCを示す下位のNcビットである。
【0025】
ビット数Na、Nb、Ncは様々な値をとり得る。後段のA/D変換部に要求される精度は、前段のA/D変換部に要求される精度よりも低くてもよい。従って、後段側のA/D変換部が生成するデジタル値のビット数を多くすることにより、全体の消費電力を低減できる。例えば、ビット数は、Na=3、Nb=6、Nc=3であってもよい。第1A/D変換部6によって生成された第1デジタル値D1、第2A/D変換部7によって生成された第2デジタル値D2及び後段A/D変換部4によって生成された第3デジタル値D3は、データ変換回路9a、9b、9cを介してデータレジスタ105(図1参照)に出力される。データ変換回路9aは、第1A/D変換部6から出力された第1デジタル値D1と、第2A/D変換部7から出力された第2デジタル値D2と、を合成する。そして、データ変換回路9aは、合成値をデータ変換回路9bに出力する。データ変換回路9bは、第1デジタル値D1及び第2デジタル値D2と、後段A/D変換部4から出力された第3デジタル値D3と、を合成する。そして、データ変換回路9bは、合成値をデータ変換回路9cに出力する。データ変換回路9cは、冗長表現のデジタル値を非冗長表現に変換する。冗長表現のデジタル値は、データ変換回路9bから出力されたデジタル値に含まれる。そして、データ変換回路9cは、非冗長表現に変換されたデジタル値を出力する。本実施形態では、第1A/D変換部6から出力される第1デジタル値D1及び第2A/D変換部7から出力される第2デジタル値D2は、3値をとる冗長表現である。従って、それらのデジタル値は、非冗長表現に変換された後に、出力される。
【0026】
タイミング制御部5は、制御回路107から制御信号を受ける。タイミング制御部5は、第1A/D変換部6と第2A/D変換部7と後段A/D変換部4とに制御信号を提供する。タイミング制御部5の詳細は、後述する。
【0027】
CDS回路2は、演算増幅器11と、キャパシタ12、13と、スイッチ15と、を有する。キャパシタ12は、カラム線COLに接続されると共に、演算増幅器11の反転入力に接続される。キャパシタ13は、演算増幅器11の反転入力に接続されると共に、演算増幅器11の出力に接続される。スイッチ15は、演算増幅器11の反転入力に接続されると共に、演算増幅器11の出力に接続される。演算増幅器の非反転入力は、基準電位線LCOMに接続される。演算増幅器の非反転入力は、基準電位VCOMを受ける。
【0028】
CDS回路2は、スイッチ15により演算増幅器11の反転入力を出力に接続する。この接続により、CDS回路2は、キャパシタ12にリセットレベルVをホールドする。その後、CDS回路2は、スイッチ15を遮断する。これらの動作により、CDS回路2は、入力値VINを生成する。入力値VINは、信号レベルとリセットレベルとの差分である。
【0029】
参照電圧発生部10は、第1変換参照電圧VRCHを生成する。また、参照電圧発生部10は、第2変換参照電圧VRCLを生成する。第1変換参照電圧VRCHは、第1A/D変換部6のサブA/D変換回路22(図4参照)に提供される。第2変換参照電圧VRCLは、第2A/D変換部7のサブA/D変換回路42(図6参照)に提供される。参照電圧発生部10は、サブA/D変換回路22のコンパレータ22a(図4参照)に第1変換参照電圧VRCHを提供する。参照電圧発生部10は、サブA/D変換回路42(図4参照)のコンパレータ42aに第1変換参照電圧VRCHを提供する。また、参照電圧発生部10は、コンパレータ42bに第2変換参照電圧VRCLを提供する。
【0030】
図3に示されるように、参照電圧発生部10は、第1基準参照電圧VRHに基づき、第1変換参照電圧VRCHを生成する。また、参照電圧発生部10は、第2基準参照電圧VRLに基づき、第2変換参照電圧VRCLを生成する。なお、第1基準参照電圧VRHは、基準電圧源35から提供される。また、第2基準参照電圧VRLは、基準電圧源36から提供される。
【0031】
図3に示された参照電圧発生部10は、第1A/D変換部6が折り畳み積分型A/D変換動作を行うとき、第1変換参照電圧VRCHとして電圧VRC1Hを提供する。一方、参照電圧発生部10は、第2A/D変換部7が巡回型A/D変換動作を行うとき、第1変換参照電圧VRCHとして電圧VRC2Hを提供する。また、参照電圧発生部10は、第2A/D変換部7が巡回型A/D変換動作を行うとき、第2変換参照電圧VRCLとして電圧VRC2Lを提供する。
【0032】
折り畳み積分型A/D変換動作を行うとき、参照電圧発生部10が提供する第1変換参照電圧VRCHは、第1基準参照電圧VRHと第2基準参照電圧VRLとの間の中央値である。また、巡回型A/D変換動作を行うときに、参照電圧発生部10が提供する第1変換参照電圧VRCHは、以下の式により表される電圧VRC2Hである。また、巡回型A/D変換動作を行うとき、参照電圧発生部10が提供する第2変換参照電圧VRCLは、以下の式により表される電圧VRC2Lである。
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
【0033】
図4は、第1A/D変換部6の回路図である。第1A/D変換部6は、いわゆる折り畳み積分型(フォールディング積分型、FI型)のA/D変換動作を行う。第1A/D変換部6は、入力6a(第1入力)と、出力6b(第1出力)と、ゲインステージ21(第1ゲインステージ)と、サブA/D変換回路22と、論理回路23と、D/A変換回路24と、を有する。
【0034】
ゲインステージ21は、演算動作及び格納動作を行う。ゲインステージ21は、入力21aと、出力21bと、シングルエンド型の演算増幅器27(第1演算増幅器)と、キャパシタ28、29と、を有する。入力21aは、入力6aから入力値VINを受ける。入力値VINは、ディジタル値に変換されるアナログ信号である。出力21bは、演算値である第1残差アナログ信号VOPFを出力6bへ提供する。ゲインステージ21は、演算動作を行うとき、演算増幅器27及びキャパシタ28、29により第1残差アナログ信号VOPFを生成する。ゲインステージ21は、格納動作を行うとき、入力値VINをキャパシタ28、29に保持する。
【0035】
演算増幅器27は、反転入力と、非反転入力と、出力と、を有する。演算増幅器27の出力から提供される信号の位相は、反転入力に与えられた信号の位相に対して反転する。演算増幅器27の非反転入力は、基準電位線LCOMに接続される。従って、演算増幅器27の非反転入力は、基準電位VCOMを受ける。
【0036】
キャパシタ28、29は、各種の信号値の格納及び演算のための容量である。第1前段容量であるキャパシタ28は、入力21aと演算増幅器27の反転入力とに対して接続可能である。第1帰還容量であるキャパシタ29は、演算増幅器27の出力に接続されると共に、演算増幅器27の反転入力に接続される。
【0037】
キャパシタ29の容量Cは、キャパシタ28の容量C1aより大きい。このような容量C1aによれば、入力値VINは、容量比(C1a/C)に基づいて減衰される。従って、第1残差アナログ信号VOPFの電圧範囲は、容量比(C1a/C)に従って小さくなる。第1残差アナログ信号VOPFは、折り畳み積分型のA/D変換動作の出力値である。一例として、キャパシタ29の容量Cは、キャパシタ28の容量C1aの2倍である。すなわち、C1a=1/2×Cである。このようなキャパシタ28、29を含む第1A/D変換部6は、入力値VINの電圧を1/2に減衰する。そして、第1A/D変換部6は、減衰された入力値VINを利用して格納動作及び積分動作を行う。従って、第1残差アナログ信号VOPFの電圧範囲は、キャパシタ28、29の容量比(C1a/C)に従って1/2となる。これにより、第1A/D変換部6は、巡回型のA/D変換動作を行う第2A/D変換部7に対して、シングルエンド構成の第2A/D変換部7に適した入力電圧を提供する。
【0038】
ゲインステージ21は、複数のスイッチ30、31、32、34を有する。スイッチ30は、入力21aをキャパシタ28の一端に接続する。スイッチ31は、キャパシタ28の他端を基準電位線LCOMに接続する。スイッチ32は、キャパシタ28の他端を演算増幅器27の反転入力に接続する。スイッチ34は、演算増幅器27の出力を反転入力に接続する。なお、図4に示されるスイッチ30、31、32、34の配置は一例である。スイッチ30、31、32、34は、タイミング制御部5において生成される制御信号φ、φ、φ、φ、φSaにより制御される。
【0039】
サブA/D変換回路22は、第1残差アナログ信号VOPFに基づき、第1変換参照電圧VRCHに応じて第1デジタル値D1を生成する。第1残差アナログ信号VOPFは、ゲインステージ21の出力21bから提供された演算値である。サブA/D変換回路22は、例えばコンパレータ22aを有する。コンパレータ22aの出力は、少なくとも論理回路23に接続される。
【0040】
サブA/D変換回路22は、コンパレータ22aを用いて1ビットの第1デジタル値D1を生成する。コンパレータ22aは、第1残差アナログ信号VOPFと第1変換参照電圧VRCHと比較する。比較の結果、コンパレータ22aは、下記式に従って比較結果信号であるビット(B1)を生成する。
OPF≧VRCHのとき B1=1
OPF<VRCHのとき B1=0
【0041】
論理回路23は、第1デジタル値D1に応じた制御信号VCONT_Fを生成する。制御信号VCONT_Fは、例えばφDH_F、φDL_F、φDS_Fを含む。論理回路23は、コンパレータ22aの出力に接続されると共に、D/A変換回路24に接続される。論理回路23は、D/A変換回路24に制御信号VCONT_Fを提供する。
【0042】
D/A変換回路24は、第1基準参照電圧VRH及び第2基準参照電圧VRLの少なくともいずれかをゲインステージ21に提供する。第1基準参照電圧VRH及び第2基準参照電圧VRLの選択は、制御信号VCONT_Fに基づく。D/A変換回路24は、基準電圧源35、36に接続される。基準電圧源35は、第1基準参照電圧VRHを提供する。基準電圧源36は、第2基準参照電圧VRLを提供する。
【0043】
D/A変換回路24の出力電圧をVDA1とする。D/A変換回路24は、制御信号VCONT_Fに応じて、以下のように動作する。制御信号VCONT_Fは、サブA/D変換回路22からの第1デジタル値D1に基づく
条件(D=1)が満たされるとき:VDA1=VRH
条件(D=0)が満たされるとき:VDA1=VRL
【0044】
D/A変換回路24は、出力24aと、スイッチ回路37と、を有する。出力24aは、キャパシタ28の一端に接続される。スイッチ回路37は、スイッチ37a、37b、37cを有する。スイッチ回路37は、スイッチ37aを導通させ、且つ、スイッチ37b、37cを非導通とする。この接続構成により、スイッチ回路37は、第1基準参照電圧VRHを出力24aに提供する。また、スイッチ回路37は、スイッチ37aを非導通とし、且つ、スイッチ37b、37cを導通させる。この接続構成により、スイッチ回路37は、第2基準参照電圧VRLを出力24aに提供する。
【0045】
スイッチ回路37の動作は、制御信号VCONT_Fに従う。具体的には、スイッチ37a、37b、37cの開閉動作は、それぞれ、論理回路23から提供される制御信号φDH_F、φDL_F、φDS_Fによって制御される。従って、第1デジタル値D1は、動作させるべき制御信号φDH_F、φDL_F、φDS_Fを決定する。
【0046】
第1A/D変換部6が行う第1A/D変換動作を説明する。第1A/D変換部6は、入力信号の標本化(格納、サンプリング)と標本値の積分(演算動作)とを繰り返し行う。第1A/D変換動作は、折り畳み積分型の動作である。折り畳み積分型の動作は、アナログ信号である入力値VINから第1デジタル値D1を得るために行われる。
【0047】
図5の(a)部、図5の(b)部、図5の(c)部及び図5の(d)部は、第1A/D変換動作を説明するための回路図である。第1A/D変換動作を行うとき、前述したように、サブA/D変換回路22は、コンパレータ22aを用いて第1デジタル値D1を生成する。
【0048】
図5の(a)部に示されるように、ゲインステージ21は、第1初期格納ステップとしての第1格納動作を行う。第1初期格納ステップにおいて、ゲインステージ21は、入力21aを介して受けた入力値VINをキャパシタ28に格納する。具体的には、ゲインステージ21は、入力21aにキャパシタ28を接続すると共に、基準電位線LCOMにキャパシタ28を接続する。ゲインステージ21は、演算増幅器27の出力を反転入力に接続する。
【0049】
上記回路構成は、制御信号(φDH_F=0、φDL_F=0、φDS_F=0)及び制御信号(φ=1、φ=0、φ=1、φSa=1)により実現される。これら制御信号によれば、スイッチ31、34、30は導通とされる。また、スイッチ37a、37b、37c、32は非導通とされる。このとき、キャパシタ28に蓄積される電荷(Q1a)は、下記式(1)により示される。
【数1】
【0050】
第1初期格納動作ステップに引き続き、第1A/D変換部6は、第1演算ステップとしての第1演算動作を行う(図5の(b)部又は図5の(c)部参照)。第1演算ステップにおいて、ゲインステージ21は、演算増幅器27の出力に第1残差アナログ信号VOPFを生成する。具体的には、ゲインステージ21は、スイッチ30を遮断する。この構成により、入力21aとキャパシタ28との接続が解除される。ゲインステージ21は、スイッチ34を遮断する。この構成により、演算増幅器27の出力と反転入力との接続が解除される。ゲインステージ21は、キャパシタ28をD/A変換回路24の出力24aに接続すると共に、キャパシタ28を演算増幅器27の反転入力に接続する。また、ゲインステージ21は、コンパレータ22aからの第1デジタル値D1に応じて、キャパシタ28に第1基準参照電圧VRH又は第2基準参照電圧VRLを提供する。
【0051】
上記回路構成は、制御信号(φ=0、φ=1、φ=0、φSa=0)により実現される。この制御信号によれば、スイッチ32は導通とされ、スイッチ30、31、34は非導通とされる。また、条件(D=1)が満たされるとき、スイッチ37aは導通とされ、スイッチ37b、37cは非導通とされる。従って、キャパシタ28に第1基準参照電圧VRHが提供される。一方、条件(D=0)が満たされるとき、スイッチ37b、37cは導通とされ、スイッチ37aは非導通とされる。従って、キャパシタ28に第2基準参照電圧VRLが提供される。
【0052】
続いて、ゲインステージ21は、第1格納ステップとしての第1格納動作を行う(図5の(d)部参照)。第1格納ステップでは、第1残差アナログ信号VOPFをキャパシタ29に保持した状態を保つ。さらに、ゲインステージ21の入力21aから提供される入力値VINをキャパシタ28に格納する。具体的には、ゲインステージ21は、キャパシタ28を入力21aに接続すると共に、キャパシタ28を基準電位線LCOMに接続する。なお、第1初期格納ステップの回路構成(図5の(a)部参照)に対して、演算増幅器27の出力を反転入力に接続しない点が相違している。つまり、スイッチ34は非導通である。
【0053】
上記回路構成は、制御信号(φDH_F=0、φDL_F=0、φDS_F=0)及び制御信号(φ=1、φ=0、φ=0、φSa=1)により実現される。これら制御信号によれば、スイッチ31、30は導通とされ、スイッチ37a、37b、37c、32、34は非導通とされる。
【0054】
次に、ゲインステージ21は、折り畳み積分型のA/D変換ステップを所定回数繰り返して実施する。このA/D変換ステップは、n回目の第1演算ステップ及びn回目の第1格納ステップを含む。また、このA/D変換ステップは、第1デジタル値D1(n−1)に基づき、図5の(b)部及び図5の(c)部に示される第1演算動作のいずれかを選択しながら行われる。折り畳み積分型のA/D変換ステップにおいて、第1演算ステップ及び第1格納ステップをM回繰り返すサンプリング及び積分を行ったとき、第1残差アナログ信号VOPFは、式(2A)、(2B)により示される。
【数2】
【0055】
式(2A)の右辺第2項に示されるように、折り畳み積分型のA/D変換動作では、M回のサンプリングを行う。この動作は、入力信号である入力値VINに1/2のゲインを乗算する演算を含む。その結果、A/D変換の出力信号(第1残差アナログ信号VOPF)の振幅範囲は、入力信号の振幅範囲と同じである。
【0056】
第2A/D変換部7の構成について説明する。図6は、第2A/D変換部7の回路図である。第2A/D変換部7は、いわゆる巡回型(サイクリック型)のA/D変換動作を行う。第2A/D変換部7は、入力7a(第2入力)と、出力7b(第2出力)と、ゲインステージ41(第2ゲインステージ)と、サブA/D変換回路42と、論理回路43と、D/A変換回路44と、を有する。
【0057】
ゲインステージ41は、演算動作及び格納動作を行う。ゲインステージ41は、入力41aと、出力41bと、シングルエンド型の演算増幅器47(第2演算増幅器)と、キャパシタ48、49、50と、を有する。入力41aは、第1A/D変換部6から入力7aを介して第1残差アナログ信号VOPFを受ける。出力41bは、演算値である第2残差アナログ信号VOPCを出力7bへ提供する。ゲインステージ41は、第1残差アナログ信号VOPF又は第2残差アナログ信号VOPCに基づいて別の第2残差アナログ信号VOPCを生成する。ゲインステージ41における演算動作では、ゲインステージ41は、演算増幅器47及びキャパシタ48、49、50に基づいて第2残差アナログ信号VOPCを生成する。格納動作では、第1残差アナログ信号VOPF又は第2残差アナログ信号VOPCをキャパシタ48、49に保持する。
【0058】
演算増幅器47は、反転入力と、非反転入力と、出力と、を有する。演算増幅器47の出力から提供される信号の位相は、反転入力に与えられた信号の位相に対して反転する。演算増幅器47の非反転入力は、基準電位線LCOMに接続される。従って、演算増幅器47の非反転入力は、基準電位VCOMを受ける。
【0059】
キャパシタ48、49、50は、各種の信号値の格納動作及び演算動作のための容量である。第2前段容量であるキャパシタ48、49は、演算増幅器47の反転入力及び/または基準電位線LCOMに対して接続可能である。また、第2帰還容量であるキャパシタ50は、演算増幅器47の出力に接続可能であると共に、演算増幅器47の反転入力に接続可能である。
【0060】
ゲインステージ41は、複数のスイッチ45、51、52a、52b、52c、53、54、55、56を有する。なお、図6に示されるスイッチ45、51、52a、52b、52c、53、54、55、56の配置は一例である。スイッチ45、51、52a、52b、52c、53、54、55、56の開閉動作は、タイミング制御部5において生成される制御信号に従う。
【0061】
サブA/D変換回路42は、第1変換参照電圧VRCH及び第2変換参照電圧VRCLに応じて第2デジタル値D2を生成する。この生成動作は、ゲインステージ41の入力41aから提供された第1残差アナログ信号VOPFに基づく。また、この生成動作は、ゲインステージ41の出力41bから提供された第2残差アナログ信号VOPCに基づく。サブA/D変換回路42は、例えば2個のコンパレータ42a、42bを有する。コンパレータ42aの出力は、少なくとも論理回路43に接続される。コンパレータ42bの出力は、少なくとも論理回路43に接続される。
【0062】
サブA/D変換回路42は、コンパレータ42a、42bを用いて2ビットの第2デジタル値D2を生成する。コンパレータ42aは、第1残差アナログ信号VOPFと第1変換参照電圧VRCHとを比較する。その結果、コンパレータ42aは、比較結果信号B1を提供する。また、コンパレータ42aは、第2残差アナログ信号VOPCと第1変換参照電圧VRCHとを比較する。その結果、コンパレータ42aは、比較結果信号B1を提供する。コンパレータ42bは、第1残差アナログ信号VOPFと第2変換参照電圧VRCLとを比較する。その結果、コンパレータ42bは、比較結果信号B0を提供する。また、コンパレータ42bは、第2残差アナログ信号VOPCと第2変換参照電圧VRCLとを比較する。その結果、コンパレータ42bは、比較結果信号B0を提供する。第2デジタル値D2は、例えば2ビット(B0、B1)である、第2デジタル値D2の各ビット(B0、B1)は、「1」または「0」をとる。一巡回ごとの第2デジタル値D2は、ビット(B0、B1)の組み合わせに応じて、第1値(D2=0)、第2値(D2=1)又は第3値(D2=2)をとる。一例として、サブA/D変換回路42は、下記式に従って第2デジタル値D2を生成する。
RCL>VOPCのとき :D2=0
RCH≧VOPC≧VRCLのとき :D2=1
OPC>VRCHのとき :D2=2
【0063】
サブA/D変換回路42は、ゲインステージ41の入力値である第1残差アナログ信号VOPFと第1変換参照電圧VRCHとを比較する。また、サブA/D変換回路42は、第1残差アナログ信号VOPFと第2変換参照電圧VRCLと比較する。さらに、サブA/D変換回路42は、ゲインステージ41の演算値である第2残差アナログ信号VOPCと第1変換参照電圧VRCHとを比較する。また、サブA/D変換回路42は、第2残差アナログ信号VOPCと第2変換参照電圧VRCLと比較する。サブA/D変換回路42は、これらの比較動作によって、冗長コード(3値のデジタル信号)を生成する。そして、ゲインステージ41は、第2残差アナログ信号VOPCを生成する。第2残差アナログ信号VOPCは、生成された第2デジタル値D2に応じて次回の巡回で用いられる。
【0064】
論理回路43は、第2デジタル値D2に基づいて制御信号VCONT_Cを生成する。制御信号VCONT_Cは、例えばφDH_C、φDL_C、φDS_Cを含む。論理回路43は、コンパレータ42a、42bの出力に接続される。また、論理回路43は、D/A変換回路44に接続される。論理回路43は、制御信号VCONT_CをD/A変換回路44に提供する。論理回路43は、サブA/D変換回路42から2ビット(B0、B1)を含む第2デジタル値D2を受ける。論理回路43は、第2デジタル値D2に基づいて制御信号VCONT_Cを生成する。必要な場合には、サブA/D変換回路42は、例えば1つのコンパレータを時分割で用いて、第2残差アナログ信号VOPCを基準信号と比較する。そして、サブA/D変換回路42は、比較結果を示す信号B1、B0を提供する。
【0065】
D/A変換回路44は、第1基準参照電圧VRH及び第2基準参照電圧VRLの少なくともいずれか一方をゲインステージ41に提供する。具体的には、D/A変換回路44は、第1基準参照電圧VRH及び第2基準参照電圧VRLの少なくともいずれか一方をキャパシタ48に提供する。D/A変換回路44は、第1基準参照電圧VRH及び第2基準参照電圧VRLの少なくともいずれか一方をキャパシタ49に提供する。提供する第1基準参照電圧VRH及び第2基準参照電圧VRLの選択は、制御信号VCONT_Cに基づく。D/A変換回路44は、基準電圧源35、36に接続される。基準電圧源35は、第1基準参照電圧VRHを提供する。基準電圧源36は、第2基準参照電圧VRLを提供する。
【0066】
D/A変換回路44の出力44aは、出力電圧VDA2aを提供する。D/A変換回路44の出力44bは、出力電圧VDA2bを提供する。D/A変換回路44は、制御信号VCONT_Cに応じて、以下のように動作する。制御信号VCONT_Cは、サブA/D変換回路42から提供される第2デジタル値D2に基づく。
条件(D=2)が満たされるとき:VDA2a、VDA2b=VRH
条件(D=1)が満たされるとき:VDA2a=VRH、VDA2b=VRL
条件(D=0)が満たされるとき:VDA2a、VDA2b=VRL
第2A/D変換部7は、キャパシタ48にD/A変換回路44の第1電圧信号を提供する。また第2A/D変換部7は、キャパシタ49にD/A変換回路44の第2電圧信号を提供する。その結果、2種類の電圧信号は、キャパシタ48、49を介して合成される。
【0067】
D/A変換回路44は、出力44a、44bと、スイッチ回路57と、を有する。出力44aは、キャパシタ48の一端に接続可能である。出力44bは、キャパシタ49の一端に接続可能である。スイッチ回路57は、スイッチ57a、57b、57cを有する。スイッチ回路57は、条件(D=2)が満たされるとき、スイッチ57a、57cを導通させ、スイッチ57bを非導通とする。この接続構成によれば、スイッチ回路57は、第1基準参照電圧VRHを出力44a、44bに提供する。スイッチ回路57は、条件(D=1)が満たされるとき、スイッチ57a、57bを導通させ、スイッチ57cを非導通とする。この接続構成によれば、スイッチ回路57は、第1基準参照電圧VRHを出力44aに提供する。また、スイッチ回路57は、第2基準参照電圧VRLを出力44bに提供する。スイッチ回路57は、条件(D=0)が満たされるとき、スイッチ57b、57cを導通させ、スイッチ57aを非導通とする。この接続構成によれば、スイッチ回路57は、第2基準参照電圧VRLを出力44a、44bに提供する。
【0068】
スイッチ回路57の動作は、制御信号VCONT_Cに従う。具体的には、スイッチ57aの開閉動作は、論理回路43から提供される制御信号φDH_Cに従う。スイッチ57bの開閉動作は、論理回路43から提供される制御信号φDL_Cに従う。スイッチ57cの開閉動作は、論理回路43から提供される制御信号φDS_Cに従う。従って、第2デジタル値D2は、動作させるべき制御信号φDH_C、φDL_C、φDS_Cを決定する。
【0069】
次に、第2A/D変換部7が行う第2A/D変換動作を説明する。第2A/D変換動作は、巡回型のA/D変換動作である。この巡回型のA/D変換動作では、アナログ値である第1残差アナログ信号VOPF又は第2残差アナログ信号VOPCから第2デジタル値D2を得る。第2A/D変換動作では、まず、第2A/D変換部7が必要な回数の巡回動作を行う。その後、第2A/D変換部7は、第2残差アナログ信号VOPCを後段A/D変換部4に提供する。この演算動作では、ゲインステージ41は、演算増幅器47及びキャパシタ48、49、50の動作により第2残差アナログ信号VOPCを生成する。
【0070】
図7の(a)部、図7の(b)部及び図7の(c)部は、第2A/D変換動作を説明するための回路図である。第2A/D変換動作を行うとき、前述したように、サブA/D変換回路42は、2個のコンパレータ42a、42bを用いて第2デジタル値D2を生成する。
【0071】
ゲインステージ41は、第2初期格納ステップとしての第2格納動作を行う(図7の(a)部参照)。このステップでは、ゲインステージ41の入力41aを介して受けた第1残差アナログ信号VOPFをキャパシタ48、49、50に格納する。具体的には、ゲインステージ41は、キャパシタ48、49、50を入力41aにそれぞれ接続すると共に、キャパシタ48、49、50を演算増幅器47の反転入力にそれぞれ接続する。ゲインステージ41は、演算増幅器47の出力を反転入力に接続する。ゲインステージ41は、キャパシタ50から演算増幅器47の出力を分離する。ゲインステージ41は、演算増幅器47の出力を反転入力に接続する。ゲインステージ41は、演算増幅器47の非反転入力を基準電位線LCOMに接続する。
【0072】
上記回路構成は、制御信号(φDH_C=0、φDL_C=0、φDS_C=0)及び制御信号(φ3b=1、φSb=1、φDSb=1、φDHb=0、φDLb=0、φ1b=0、φ2b=1、φRb=1、φ4b=0)により実現される。これら制御信号によれば、D/A変換回路44のスイッチ57a、57b、57cは、非導通とされる。ゲインステージ41のスイッチ45、51、52a、53、55は、導通とされる。ゲインステージ41のスイッチ52b、52c、54、56は非導通とされる。
【0073】
ゲインステージ41は、演算増幅器47の反転入力と出力とが導通されるとき、演算増幅器47の出力に基準電位VCOMを発生する。この接続において、サブA/D変換回路42は、当初の第1残差アナログ信号VOPFを受ける。そして、サブA/D変換回路42は、第2デジタル値D2を生成する。第2デジタル値D2は、論理回路43に提供される。論理回路43は、D/A変換回路44を制御する制御信号VCONT_Cを生成する。
【0074】
第2初期格納ステップに引き続き、第2A/D変換部7は、第2演算ステップとしての第2演算動作を行う(図7の(b)部参照)。このステップにおいて、ゲインステージ41は、演算増幅器47の出力に第2残差アナログ信号VOPCを生成する。ゲインステージ41は、第2デジタル値D2に応じたD/A変換値を生成する。ゲインステージ41は、D/A変換値をキャパシタ48、49の一端に提供する。具体的には、ゲインステージ41は、キャパシタ48をD/A変換回路44の出力44aに接続すると共に、キャパシタ48を演算増幅器47の反転入力に接続する。ゲインステージ41は、キャパシタ49をD/A変換回路44の出力44bに接続すると共に、キャパシタ49を演算増幅器47の反転入力に接続する。ゲインステージ41は、キャパシタ50を演算増幅器47の出力に接続すると共に、キャパシタ50を演算増幅器47の反転入力に接続する。ゲインステージ41は、キャパシタ48、49の一端をスイッチ54によって基準電位線LCOMから分離する。ゲインステージ41は、キャパシタ48、49の他端をスイッチ45によって演算増幅器47の出力から分離する。
【0075】
上記回路構成は、制御信号(φ3b=0、φSb=0、φDSb=0、φDHb=1、φDLb=1、φ1b=0、φ2b=1、φRb=0、φ4b=1)により実現される。これらの制御信号によれば、ゲインステージ41のスイッチ45、51、52a、54、55は非導通とされる。ゲインステージ41のスイッチ52b、52c、53、56は導通とされる。
【0076】
第2演算動作ステップに引き続き、第2A/D変換部7は、第2格納ステップとしての第2格納動作を行う(図7の(c)部参照)。このステップにおいてゲインステージ41は、演算増幅器47の第2残差アナログ信号VOPCをキャパシタ48、49に格納する。ゲインステージ41は、第2残差アナログ信号VOPCをアナログ信号としてサブA/D変換回路42に提供する。具体的には、ゲインステージ41は、キャパシタ48、49を互いに並列に接続する。ゲインステージ41は、キャパシタ48、49を演算増幅器47の出力に接続する。ゲインステージ41は、スイッチ51によってキャパシタ48、49を入力41aから分離する。ゲインステージ41は、スイッチ53によってキャパシタ48、49を演算増幅器47の反転入力から分離する。ゲインステージ41は、キャパシタ48、49を基準電位線LCOMに接続する。
【0077】
上記回路構成は、制御信号(φ3b=1、φSb=0、φDSb=1、φDHb=0、φDLb=0、φ1b=1、φ2b=0、φRb=0、φ4b=1)によって実現される。この制御信号によれば、ゲインステージ41のスイッチ45、52a、54、56は導通とされる。ゲインステージ41のスイッチ51、52b、52c、53、55は非導通とされる。
【0078】
初期格納動作から演算動作を行った後に、格納動作から演算動作を繰り返し行う。この繰り返しによれば、第2デジタル値D2の列が生成される。この繰り返しは、所定のビット数NbのA/D変換結果が得られるまで行われる。
【0079】
図8は、後段A/D変換部4の回路図である。後段A/D変換部4は、逐次比較型のA/D変換動作を行う。逐次比較型のA/D変換動作は、非巡回型のA/D変換動作である。後段A/D変換部4は、コンパレータ61と、複数のキャパシタ62a、62b、62c、62dと、複数のスイッチ63a、63b、63c、63d、64a、64b、64c、64d、65b、65c、65dと、スイッチ66と、レジスタ67とを有する。コンパレータ61は、入力された第2残差アナログ信号VOPCと参照電圧とを比較する。複数のキャパシタ62a、62b、62c、62dは、コンパレータ61の入力に接続される。スイッチ63aは、キャパシタ62aに接続される。スイッチ63bは、キャパシタ62bに接続される。スイッチ63cは、キャパシタ62cに接続される。スイッチ63dは、キャパシタ62dに接続される。スイッチ64aは、キャパシタ62aに接続される。スイッチ64bは、キャパシタ62bに接続される。スイッチ64cは、キャパシタ62cに接続される。スイッチ65dは、キャパシタ62dに接続される。スイッチ65bは、キャパシタ62bに接続される。スイッチ65cは、キャパシタ62cに接続される。スイッチ65dは、キャパシタ62dに接続される。スイッチ66は、コンパレータ61の入力に接続されると共に、コンパレータ61の出力に接続される。レジスタ67は、スイッチ64b、64c、64d、65b、65c、65dの開閉動作を制御する。また、レジスタ67は、A/D変換結果を格納する。ここでは、3ビットのA/D変換処理が可能な構成を説明する。しかし、後段A/D変換部4は、同様な構成によって任意のビットのA/D変換動作を実現可能である。
【0080】
後段A/D変換部4は、クロック信号(φSe=1、φSd=1)によってスイッチ63a、63b、63c、63d、66を導通させる。その結果、コンパレータ61の反転入力は、コンパレータ61の出力に接続される。さらに、第2残差アナログ信号VOPCは、キャパシタ62a、62b、62c、62dにサンプリングされる。このとき、コンパレータ61の反転入力は、仮想接地電位に設定される。次に、クロック信号(φSe=0、φSd=0)によってスイッチ63a、63b、63c、63d、66が遮断される。その結果、レジスタ67に3ビットコードが設定される。そして、当該コードは、容量アレイD/A変換部としてのキャパシタ62a、62b、62c、62dを動作させる。具体的には、3ビットコードを(D0、D1、D2)とする。ここでD0はMSBであり、D0、D1、D2は“0”又は“1”の二値である。D2=“1”の場合は制御信号D2H=“1”と設定し、制御信号D2L=“0”と設定する。D2=“0”の場合は制御信号D2H=“0”と設定し、制御信号D2L=“1”と設定する。設定された制御信号D2H、D2Lは、レジスタ67から出力する。なお、クロック信号(φSd=1)に従って第2残差アナログ信号VOPCをサンプリングしているときは、制御信号D2H=“0”と設定し、制御信号D2L=“0”と設定する。
【0081】
第2残差アナログ信号VOPCをキャパシタ62a、62b、62c、62dにサンプリングしたとき、コンパレータ61の反転入力における正味の電荷QNETは変化しない。また、キャパシタ62a、62b、62c、62dをレジスタ67の制御によって参照電源に接続したとき、コンパレータ61の反転入力における正味の電荷QNETは変化しない。この電荷保存則により、コンパレータ61の反転入力の電圧、第2残差アナログ信号VOPCの電圧及び参照電源の電圧との関係は下記式で求められる。
【数3】
【0082】
ここで、ΔV=VRH−VRLである。VRLは、スイッチ64a、64b、64c、64dを介してキャパシタ62a、62b、62c、62dに入力される電圧値である。VRHは、スイッチ65b、65c、64dを介してキャパシタ62b、62c、62dに入力される電圧値である。これらを整理すると、下記式が得られる。
【数4】
つまり、第2残差アナログ信号VOPCと容量アレイD/A変換部の出力との差に基づいて、Vが与えられる。
【0083】
後段A/D変換部4のレジスタ67は、動作を進めるに従って分解能が1ビットずつ向上するように設定される。例えば、第1ステップを行うとき、レジスタ67は、3ビットコードを(D0、D1、D2)=(1、0、0)と設定する。このとき、コンパレータ61は、第2残差アナログ信号VOPCとVRL+0.5ΔV=0.5(VRH+VRL)とを比較する。つまり、コンパレータ61は、A/D変換範囲を第1基準参照電圧VRHから第2基準参照電圧VRLまでの範囲に設定する。そして、コンパレータ61は、当該範囲の中央値と第2残差アナログ信号VOPCとを比較する。第2残差アナログ信号VOPCが0.5(VRL+VRH)よりも大きいとき、レジスタ67は、D0=“1”を確定する。第2残差アナログ信号VOPCが0.5(VRL+VRH)よりも小さいとき、レジスタ67は、D0=“0”を確定する。次に、レジスタ67は、D0=“1”を確定したとき、第2ステップでは、(D0、D1、D2)=(1、1、0)と設定する。これによって、第2残差アナログ信号VOPCとVRL+0.75ΔV=0.75VRH+0.25VRLとを比較することで2ビット目が確定される。このような動作を第3ステップまで繰り返すことで、後段A/D変換部4は3ビットの分解能をもった逐次比較型のA/D変換動作を行う。
【0084】
次に、タイミング制御部5について説明する。タイミング制御部5は、上述したA/D変換器1の動作を制御する。図9は、A/D変換器1の動作タイミングを示すタイミングチャートである。図9の(a)部は画素信号転送の処理対象の信号の水平期間を示す。図9の(b)部は制御信号Rのタイミングを示す。図9の(c)部は制御信号TXのタイミングを示す。図9の(d)部は画素から電荷出力のタイミングを示す。図9の(e)部は制御信号φCDS図2参照)による相関二重サンプリングのタイミングを示す。図9の(g)部は制御信号φSa図4参照)のタイミング等を示す。図9の(h)部は第1A/D変換部6の処理対象の信号の水平期間を示す。図9の(i)部は第1A/D変換部6における格納動作及び演算動作のタイミングを示す。図9の(j)部は制御信号φSb図6参照)のタイミングを示す。図9の(k)部は第2A/D変換部7の処理対象の信号の水平期間を示す。図9の(l)部は第2A/D変換部7における格納動作及び演算動作のタイミングを示す。図9の(m)部は制御信号φSc図8参照)のタイミングを示す。図9の(n)部は後段A/D変換部4の処理対象の信号の水平期間を示す。図9の(o)部は後段A/D変換部4における逐次比較のタイミングを示す。
【0085】
第1A/D変換部6、第2A/D変換部7及び後段A/D変換部4は、処理対象の信号をサンプル/ホールドする機能を含む。従って、1A/D変換部6、第2A/D変換部7及び後段A/D変換部4は、互いに並行したパイプライン処理を実行可能である。すなわち、N番目の水平期間に関するA/D変換処理が完了したとき、第1A/D変換部6は、制御信号φSbにより第1残差アナログ信号VOPFを第2A/D変換部7にホールドさせた直後からN+1番目の水平期間に関するA/D変換処理を開始する。同様に、N番目の水平期間に関するA/D変換処理が完了したとき、第2A/D変換部7は、制御信号φScにより第2残差アナログ信号VOPCを後段A/D変換部4にホールドさせた直後からN+1番目の水平期間に関するA/D変換処理を開始する。
【0086】
このようにパイプライン処理が実行される。従って、タイミング制御部5は、A/D変換の精度を確保するために、タイミング制御を行う。タイミング制御によれば、各制御信号のタイミングを所定のタイミングから外す。具体的には、タイミング制御部5は、折り畳み積分型のA/D変換動作に関する第1格納動作と第1演算動作とが切り替わるタイミング(遷移期間)を、巡回型のA/D変換動作に関する第2格納動作の終期から外す。また、タイミング制御部5は、当該タイミング(遷移期間)を、巡回型のA/D変換動作に関する第2演算動作の終期から外す。また、タイミング制御部5は、後段A/D変換部4における比較動作のタイミングを、折り畳み積分型のA/D変換動作に関する第1格納動作の終期から外す。また、タイミング制御部5は、後段A/D変換部4における比較動作のタイミングを、第1演算動作の終期から外す。さらに、タイミング制御部5は、後段A/D変換部4における比較動作のタイミングを、巡回型のA/D変換動作に関する第2格納動作の終期から外す。また、タイミング制御部5は、後段A/D変換部4における比較動作のタイミングを、第2演算動作の終期から外す。また、タイミング制御部5は、後段側のA/D変換回路の遷移期間を前段側のA/D変換回路の格納動作期間の終期及び演算動作期間の終期から外す。格納動作期間の終期及び演算動作期間の終期から外す制御は、精度向上の観点から重要である。
【0087】
このようなタイミング制御について、図9を参照しながら説明する。図9の(i)部は、格納動作期間及び演算動作期間のタイミングを積分回数ごとに示す。これらのタイミングは、第1A/D変換部の折り畳み積分型A/D変換処理による1ビット目のデジタル値に関する。例えば、m回目(m=1、2、3、4)の積分の格納動作期間及び演算動作期間は“S1m”、“A1m”である。図9の(l)部は、第2A/D変換部の巡回型A/D変換処理による各デジタル値に関する格納動作期間及び演算動作期間のタイミングをビットごとに示す。例えば、mビット目(m=2、3、4、5、6、7)の格納動作期間は“Sm”であり、演算動作期間は“Am”である。図9の(o)部は、後段A/D変換部の非巡回型A/D変換処理におけるmビット目のデジタル値の逐次比較のタイミングを“Dm”(m=8、9、10)で示す。図9における実線四角(符号T)は、折り畳み積分型のA/D変換動作及び巡回型のA/D変換動作における格納動作期間及び演算動作期間の遷移タイミングと、非巡回型のA/D変換動作におけるビットコードの遷移タイミングと、を示す。図9における点線四角(P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15、P16、P17、P18、P19、P20、P21、P22、P23:以下「P1〜P23」)は、これらの遷移タイミングと時間的に重ならないように外したいタイミング(制御対象タイミング)を示す。制御対象タイミングP1〜P23としては、以下のようなものが挙げられる。
P1:1回目の積分のための初期格納動作の終わり
P2:1回目の積分と残差電位のS/H(演算動作の終わり)
P3:2回目の積分のための格納動作の終わり
P4:2回目の積分と残差電位のS/H(演算動作の終わり)
P5:3回目の積分のための格納動作の終わり
P6:3回目の積分と残差電位のS/H(演算動作の終わり)
P7:4回目の積分のための格納動作の終わり
P8:4回目の積分と残差電位のS/H(演算動作の終わり)
P9:1巡回目(第2ビット)のAD変換(1巡回目の初期格納動作の終わり)
P10:1巡回目(第2ビット)の残差増幅電位のS/H(1巡回目の演算動作の終わり)
P11:2巡回目(第3ビット)のAD変換(2巡回目の格納動作の終わり)
P12:2巡回目(第3ビット)の残差増幅電位のS/H(2巡回目の演算動作の終わり)
P13:3巡回目(第4ビット)のAD変換(3巡回目の格納動作の終わり)
P14:3巡回目(第4ビット)の残差増幅電位のS/H(3巡回目の演算動作の終わり)
P15:4巡回目(第5ビット)のAD変換(4巡回目の格納動作の終わり)
P16:4巡回目(第5ビット)の残差増幅電位のS/H(4巡回目の演算動作の終わり)
P17:5巡回目(第6ビット)のAD変換(5巡回目の格納動作の終わり)
P18:5巡回目(第6ビット)の残差増幅電位のS/H(5巡回目の演算動作の終わり)
P19:6巡回目(第7ビット)のAD変換(6巡回目の格納動作の終わり)
P20:6巡回目(第7ビット)の残差増幅電位のS/H(6巡回目の演算動作の終わり)
P21:第8ビットのAD変換(第8ビットの逐次比較終了)
P22:第9ビットのAD変換(第9ビットの逐次比較終了)
P23:第10ビット(最下位ビット)のAD変換(第10ビットの逐次比較終了)
【0088】
タイミング制御部5は、A/D変換における遷移タイミングがこれらの制御対象タイミングP1〜P23から外れるように制御信号を生成する。特に、前段側の折り畳み積分型のA/D変換回路と巡回型のA/D変換回路において上記P1〜P20の制御対象タイミングを遷移タイミングから外すことは精度向上の点で効果が高い。前段側は、後段側よりも入力信号レベルが低い。従って、ノイズ混入を防ぐことにより効果的に変換精度を向上できる。
【0089】
本実施形態のA/D変換器1によれば、アナログ値が入力される第1A/D変換部6は、第1デジタル値D1及び第1残差アナログ信号VOPFを生成する。その次に、第1残差アナログ信号VOPFが入力される第2A/D変換部7は、第2デジタル値D2及び第2残差アナログ信号VOPCをさらに生成する。そして、第2残差アナログ信号VOPCが入力される後段A/D変換部4は、第3デジタル値D3を生成する。このような構成によれば、複数のA/D変換動作を経てデジタル値を得るA/D変換器において、最初に折り畳み積分型のA/D変換動作が行われる。折り畳み積分型のA/D変換動作では、N回の積分動作を行うことによりイメージセンサの信号成分がN倍される。その一方で、折り畳み積分型のA/D変換動作では、ランダムノイズ成分が√N倍(Nの平方根)される。従って、イメージセンサの信号におけるS/N比は、√N倍に改善される。従って、ランダムノイズを低減させることができる。また、前段A/D変換部3のうちの後段側の第2A/D変換部7に求められる精度を前段側の第1A/D変換部6に比較して低くすることが可能である。従って、前段A/D変換部3の全体の消費電力を低減できる。さらに、後段A/D変換部4は、非巡回型のA/D変換動作によってA/D変換動作を行う。従って後段A/D変換部4は、消費電力をさらに低減できる。そのうえ、前段A/D変換部3において、後段側の第2A/D変換部7のA/D変換回路に求められる精度を前段側の第1A/D変換部6に比較して低くできる。従って、A/D変換動作の高速化も実現できる。その結果、消費電力を抑えつつ高速化及びノイズの低減を実現可能なA/D変換器1を提供することができる。
【0090】
本実施形態のA/D変換器1は、例えば、複数段の巡回型A/D変換部と非巡回型A/D変換部とを組み合わせた構成と比較して、S/N比を向上させることが可能になる。従って、本実施形態のA/D変換器1は、例えば、超高感度のイメージセンサに用いることができる。
【0091】
本実施形態のA/D変換器1は、一個の回路を折り畳み積分型A/D変換部と巡回型A/D変換部として相互に切り替える構成と比較して、フレームレートを向上させることができる。
【0092】
本実施形態のA/D変換器1によれば、第1A/D変換部6と、第2A/D変換部7と、は物理的に別の回路である。従って、第1A/D変換部6における折り畳み積分型のA/D変換動作と、第2A/D変換部7における巡回型のA/D変換動作と、を実行するとき、パイプライン処理を適用することが可能になる。従って、A/D変換動作をさらに高速化できる。また、パイプライン処理によれば、第1A/D変換部6における折り畳み積分型のA/D変換動作に割り当て可能な時間をより長く確保することが可能になる。従って、積分動作の繰り返し数を増加させることができる。従って、S/N比をさらに高めることもできる。
【0093】
要するに、本実施形態のA/D変換器1は、良好なS/N比とA/D変換動作の高速化とに起因して、高フレームレート化を図ることができる。そして、折り返し積分型のA/D変換動作により、ダイナミックレンジを拡大できる。さらに、本実施形態のA/D変換器1は、折り返し積分型のA/D変換動作と巡回型のA/D変換動作とを行う回路が別々の回路である。従って、A/D変換器1は、それぞれの動作に適した回路構成とすることが可能になる。A/D変換器1は、キャパシタやスイッチの配置及び数を最適化することが可能になる。従って、A/D変換器1は、ノイズの発生を抑制することができる。
【0094】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【0095】
<変形例1>
後段A/D変換部は、図8に示される回路とは異なる回路構成であってもよい。例えば、後段A/D変換部は、図10に示された回路構成としてもよい。
【0096】
図10は、後段A/D変換部4Aの回路図である。後段A/D変換部4Aは、第2A/D変換部7から第2残差アナログ信号VOPCを受ける。A/D変換器1は、第3デジタル値D3を生成する。第3デジタル値D3は、第2残差アナログ信号VOPCを示す。詳細には、後段A/D変換部4Aは、非巡回型のA/D変換回路である。後段A/D変換部4Aは、時間的に変化する基準電圧(参照値)と第2残差アナログ信号VOPCとの比較信号に基づいてA/D変換動作を行う。例えば、後段A/D変換部4Aは、逐次比較型のA/D変換回路である。逐次比較型のA/D変換回路は、スイッチ手段等によって逐次切り得られた基準電位と第2残差アナログ信号VOPCとを互いに比較することでA/D変換動作を行う。
【0097】
図10は、逐次比較型のA/D変換回路が適用された後段A/D変換部4Aの構成の一例を示す。後段A/D変換部4Aは、サンプルホールド回路(S/H回路71)と、コンパレータ(比較器)72と、デコーダ73と、複数のスイッチ76a、76b、76c、76d、76e、76f、76gと、レジスタ74と、制御回路75とを有する。サンプルホールド回路(S/H回路71)は、入力された第2残差アナログ信号VOPCをサンプル及びホールドする。コンパレータ(比較器)72は、第2残差アナログ信号VOPCと参照電圧とを比較する。デコーダ73は、コンパレータ72に入力する参照電圧を選択する。複数のスイッチ76a、76b、76c、76d、76e、76f、76gは、デコーダ73によって制御される。レジスタ74は、デコーダ73による動作させる複数のスイッチ76a、76b、76c、76d、76e、76f、76gの選択とコンパレータ72による比較信号とを基にデジタル値を決定する。また、レジスタ74は、当該デジタル値を記憶する。制御回路75は、レジスタ74及びコンパレータ72の動作を制御する。後段A/D変換部4Aには、複数の参照電圧が入力される。複数の参照電圧は、A/D変換器1のアレイで共通に設けられた分圧回路77から出力される段階的な大きさの電圧を含む。分圧回路77は、コンパレータ72の一の入力に対してスイッチ76a、76b、76c、76d、76e、76f、76gを介して接続されている。この接続によれば、複数の参照電圧の中から一の参照電圧がコンパレータ72の一の入力に選択的に入力される。コンパレータ72の他の入力には、S/H回路71を介して第2残差アナログ信号VOPCが入力される。
【0098】
後段A/D変換部4Aは、次のようにして例えば3ビットのA/D変換動作を実現する。ここでは、3ビットのA/D変換処理を説明しているが、同様な動作によって任意のビットのA/D変換動作も実現可能である。すなわち、制御回路75はレジスタ74及びデコーダ73を制御する。この制御によれば、7段階の参照電圧のうちから真ん中の値の参照電圧が選択される。その結果、レジスタ74は、コンパレータ72から得られる比較信号を基に最上位のビット値を決定する。さらに、レジスタ74は、当該最上位のビット値を記憶する。次に、制御回路75は、コンパレータ72の比較信号に応じてレジスタ74及びデコーダ73を制御する。この制御によれば、選択されていた参照電圧より大きいか又は小さい3段階の参照電圧の中から真ん中の値の参照電圧が選択される。その結果、レジスタ74は、コンパレータ72から得られる比較信号を基に中位のビット値を決定する。さらに、レジスタ74は、当該中位のビット値を記憶する。同様に、制御回路75は、コンパレータ72の比較信号に応じてレジスタ74及びデコーダ73を制御する。この制御によれば、選択されていた参照電圧より大きいか又は小さい1段階の参照電圧が選択される。その結果、レジスタ74は、コンパレータ72から得られる比較信号を基に最下位のビット値を決定する。さらに、レジスタ74は、当該最下位のビット値を記憶する。そして、最終的にレジスタ74に記憶されたデジタル値は、第3デジタル値として出力される。
【0099】
後段A/D変換部4Aによれば、回路面積を小さくできる。すなわち、後段A/D変換部4Aは、S/H回路を除きキャパシタを備えない。従って、後段A/D変換部4Aは、配線とキャパシタとの結合によるノイズ発生も低減できる。その結果、後段A/D変換部4Aは、LSI等の回路レイアウト上の制約が少なくなる。
【0100】
<変形例2>
後段A/D変換部は、図8及び図10に示される回路とはさらに異なる回路構成であってもよい。例えば、後段A/D変換部は、図11に示された回路構成としてもよい。
【0101】
図11に示す後段A/D変換部4Bは、シングルスロープ型のA/D変換回路である。後段A/D変換部4Bは、S/H回路81と、比較器82と、フリップフロップ(FF)回路83と、ラッチ回路84と、変換回路85と、を含む。S/H回路81は、第2A/D変換部7からの第2残差アナログ信号VOPCをサンプル及びホールドする。比較器82は、第2残差アナログ信号VOPCを参照信号であるランプ信号と比較する。ラッチ回路84は、比較器82の出力が変化するタイミングを保持する。後段A/D変換部4Bには、アレイに対して共通にランプ信号発生回路86、グレイコードカウンタ87、及び制御回路88が設けられる。ラッチ回路84は、制御回路88からのクロックに基づいて、グレイコードカウンタ87でカウントされたカウント値を受ける。ランプ信号発生回路86は、制御回路88による制御信号に基づいてランプ信号を生成する。比較器82の一方の入力は、第2A/D変換部7の最終の第2残差アナログ信号VOPCを受ける。比較器82の他方の入力は、ランプ信号発生回路86からのランプ信号を受ける。そして、比較器82は、これらの信号の比較した比較信号を出力する。さらに、比較器82は、フリップフロップ回路83を経由して比較信号をラッチ回路84の記憶制御入力LOADに提供する。比較信号に応答して、ラッチ回路84は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、変換回路85を経由してA/D変換値(第3デジタル値D3)として生成される。また、グレイコード計数値は、出力される。
【0102】
後段A/D変換部4Bを有する変形例においても、タイミング制御部5は、A/D変換における遷移タイミングが制御対象タイミングから外れるように制御信号を生成する。ただし、タイミング制御部5は、後段A/D変換部4Bにおける第2残差アナログ信号VOPCと参照信号とを比較した後にグレイコード係数値をラッチするタイミング(制御回路88によるクロックタイミング)が、A/D変換における遷移タイミングから外れるように制御する。特に、タイミング制御部5は、ラッチするタイミングが、巡回型のA/D変換における格納動作期間の終期及び演算動作期間の終期から外れるように制御する。後段A/D変換部4Bの動作は、ノイズを発生させる。例えば、このノイズには、ホールドノードに寄生容量などを介して混入するノイズがある。そして、当該ノイズは、第1A/D変換部6及び第2A/D変換部7で生成および出力されるデジタル値及び残差値に影響を及ぼす。後段A/D変換部4Bが行う制御によれば、デジタル値及び残差値の精度の低下を防止することができる。また、後段A/D変換部4Bは、シングルスロープ型のA/D変換回路を最終段に用いる。この構成によれば、少数ビット(3、4ビット以下)のA/D変換動作を行うとき、他のA/D変換からずらさなければならない遷移のタイミングは、多くても16回程度とすることが可能である。従って、A/D変換のタイミングの自由度を高めることができる。
【0103】
<変形例3>
上記実施形態において、A/D変換器1は、折り畳み積分型のA/D変換動作を行う回路と、巡回型のA/D変換動作を行う回路と、は互いに別の回路であった。すなわち、前段A/D変換部3は、異なる態様のA/D変換動作を行う2個の回路を有していた。例えば、図12に示されるように、前段A/D変換部3Aは、1個の第3A/D変換部7A(第3回路)により構成されてもよい。この第3A/D変換部7Aは、複数のスイッチを制御することにより、折り畳み積分型のA/D変換動作を行う回路と、巡回型のA/D変換動作を行う回路とを、相互に切り替えることができる。
【0104】
A/D変換器1Aは、CDS回路2と、前段A/D変換部3Aと、後段A/D変換部4と、タイミング制御部5と、参照電圧発生部10Aと、を有する。CDS回路2、後段A/D変換部4及びタイミング制御部5は、上記実施形態に係るA/D変換器1のものと同じ構成を有する。また、CDS回路2、後段A/D変換部4及びタイミング制御部5は、上記実施形態に係るA/D変換器1と同様の動作を行う。以下、参照電圧発生部10Aと、前段A/D変換部3Aの第3A/D変換部7Aと、について詳細に説明する。
【0105】
参照電圧発生部10Aは、第1変換参照電圧VRCH及び第2変換参照電圧VRCLを生成する。第1変換参照電圧VRCH及び第2変換参照電圧VRCLは、第3A/D変換部7AのサブA/D変換回路42に提供される。参照電圧発生部10Aは、コンパレータ42aに第1変換参照電圧VRCHを提供する。また、参照電圧発生部10Aは、コンパレータ42bに第2変換参照電圧VRCLを提供する。
【0106】
参照電圧発生部10Aは、第1基準参照電圧VRHに基づき、第1変換参照電圧VRCHを生成する。また、参照電圧発生部10Aは、第2基準参照電圧VRLに基づき、第2変換参照電圧VRCLを生成する。なお、第1基準参照電圧VRHは、基準電圧源35から提供される。また、第2基準参照電圧VRLは、基準電圧源36から提供される。参照電圧発生部10Aの回路図の一例は、図13に示される。
【0107】
図13の参照電圧発生部10Aは、前段A/D変換部7Aの折り畳み積分型A/D変換動作を行うとき、スイッチSIの動作に基づいて第1変換参照電圧VRCHとして電圧VRC1Hを提供する。一方、参照電圧発生部10Aは、前段A/D変換部7Aの巡回型A/D変換動作を行うとき、スイッチSAの動作に基づいて、第1変換参照電圧VRCHとして電圧VRC2Hを提供する。また、参照電圧発生部10Aは、前段A/D変換部7Aの巡回型A/D変換動作を行うとき、第2変換参照電圧VRCLとして電圧VRC2Lを提供する。
【0108】
参照電圧発生部10Aは、折り畳み積分型A/D変換動作を行うときの第1変換参照電圧VRCHを、第1基準参照電圧VRHと第2基準参照電圧VRLとの間の中央値に設定する。巡回型A/D変換動作を行うときの第1変換参照電圧VRCHとして、以下の式により表される電圧VRC2Hが提供される。また、巡回型A/D変換動作を行うときの第2変換参照電圧VRCHとして、以下の式により表される電圧VRC2Lが提供される。
RC2H=(5VRH+3VRL)/8
RC2L=(3VRH+5VRL)/8
【0109】
図14は、第3A/D変換部7Aの回路図である。第3A/D変換部7Aは、A/D変換器1における第2A/D変換部7に類似する構成を有する。具体的には、第3A/D変換部7Aは、スイッチ52dを含む点で第2A/D変換部7と相違する。スイッチ52dは、キャパシタ49に接続されると共に、スイッチ53、54に接続される。その他の構成は、第2A/D変換部7と同様である。
【0110】
第3A/D変換部7Aは、共通入力と、共通前段容量と、共通演算増幅器と、共通出力と、共通帰還容量と、を有する。共通入力は、アナログ信号又は第1残差アナログ信号を受ける。共通前段容量は、共通入力に接続可能である。共通演算増幅器は、共通前段容量に接続可能な反転入力を有する。共通出力は、共通演算増幅器の出力に接続される。共通帰還容量は、共通演算増幅器の反転入力と出力との間に接続可能である。
【0111】
図14に示された第3A/D変換部7Aにおいて、共通入力は入力7aに対応する。共通前段容量は、キャパシタ48、49の少なくとも一方に対応する。共通演算増幅器は、演算増幅器47に対応する。共通出力は、出力7bに対応する。共通帰還容量は、キャパシタ50に対応する。共通ゲインステージは、ゲインステージ41Aに対応する。すなわち、A/D変換器1Aは、折り畳み積分型のA/D変換動作と巡回型のA/D変換動作とをゲインステージ41Aで実行する。
【0112】
第3A/D変換部7Aを折り畳み積分型のA/D変換動作させる場合には、種々の回路構成を取り得る。例えば、スイッチ52a、52dを導通させて、キャパシタ48、49を共通前段容量として利用する回路構成であってもよい。また、スイッチ52a、52dを非導通とし、キャパシタ48のみを共通前段容量として利用する回路構成であってもよい。この回路構成によれば、折り畳み積分型のA/D変換動作を行うとき、キャパシタ49は、A/D変換動作を行う回路から切り離される。従って、折り畳み積分型のA/D変換動作を行うときのS/N比の低下を抑制することができる。
【0113】
例えば、キャパシタ48を共通前段容量とする回路構成としてもよい。この回路構成によれば、折り畳み積分型のA/D変換動作は、第1格納動作と、第1演算動作と、を有する。第1格納動作は、キャパシタ48が入力値VINを格納する。第1演算動作は、ゲインステージ41Aが第1残差アナログ信号VOPFを生成する。第1格納動作を行うとき、ゲインステージ41Aは、キャパシタ48を入力41aに接続する。また、ゲインステージ41Aは、キャパシタ50を演算増幅器47の出力に接続すると共に、キャパシタ50を演算増幅器47の反転入力に接続する。第1演算動作を行うとき、ゲインステージ41Aは、キャパシタ48を演算増幅器47に接続する。また、ゲインステージ41Aは、キャパシタ50を演算増幅器47の出力に接続すると共に、キャパシタ50を演算増幅器47の反転入力に接続する。
【0114】
第3A/D変換部7Aを巡回型のA/D変換動作させる場合には、スイッチ52dを導通させる。そうすると、第3A/D変換部7Aの回路構成は、A/D変換器1の第2A/D変換部7の回路構成と同じである。従って、第3A/D変換部7Aにより、巡回型のA/D変換動作を実施することができる。
【0115】
巡回型のA/D変換動作は、第2格納動作と、第2演算動作と、を有する。第2格納動作は、キャパシタ48、49が第1残差アナログ信号VOPF又は第2残差アナログ信号VOPCを格納する。第2演算動作は、ゲインステージ41Aが第2残差アナログ信号VOPCを生成する。第2格納動作では、ゲインステージ41は、キャパシタ48、49を入力41a又は演算増幅器47の出力に接続する。また、ゲインステージ41は、キャパシタ50を入力41a又は演算増幅器47の出力と反転入力との間に接続する。第2演算動作では、ゲインステージ41は、キャパシタ48、49を演算増幅器47に接続する。また、ゲインステージ41は、キャパシタ50を演算増幅器47の出力と反転入力との間に接続する。
【0116】
A/D変換器1Aによれば第1A/D変換部と、第2A/D変換部とが共通の回路により実現される。第1A/D変換部は、前段A/D変換部3Aにおいて折り畳み積分型のA/D変換動作を行う。第2A/D変換部は、巡回型のA/D変換動作を行う。従って、前段A/D変換部3Aが占める回路面積を低減させることができる。
【0117】
A/D変換器1Aは、折り畳み型のA/D変換動作を行う回路と、巡回型のA/D変換動作を行う回路とが共通である。従って、これらのA/D変換動作をパイプライン処理させることはできない。しかし、折り畳み型のA/D変換動作を行う回路及び巡回型のA/D変換動作を行う回路は、非巡回型のA/D変換動作を行う回路とは別である。そうすると、折り畳み型のA/D変換動作と非巡回型のA/D変換動作との間においては、パイプライン処理を行うことが可能である。また、巡回型のA/D変換動作と非巡回型のA/D変換動作との間においては、パイプライン処理を行うことが可能である。この場合においても、折り畳み型のA/D変換動作のタイミングと非巡回型のA/D変換動作との動作のタイミングをずらす制御は、ノイズ低減の観点から有効である。同様に、巡回型のA/D変換動作のタイミングと非巡回型のA/D変換動作との動作のタイミングをずらす制御は、ノイズ低減の観点から有効である。
【0118】
<変形例4>
上記実施形態において、第2A/D変換部7は、巡回型のA/D変換動作を行う1個の回路を有する。第2A/D変換部は、巡回型のA/D変換動作を行う2以上の回路を有していてもよい。例えば、第2A/D変換部が巡回型のA/D変換動作を行う2個の回路を含む場合、初段の回路と2段目の回路とは、回路としては共通の構成を有する(図6の第2A/D変換部7参照)。しかし、回路に含まれる各電気素子の電気的特性が互いに異なる。
【符号の説明】
【0119】
1,1A…A/D変換器、2…CDS回路、3,3A…前段A/D変換部、4…後段A/D変換部、5…タイミング制御部、6…第1A/D変換部、7…第2A/D変換部、7A…第3A/D変換部、9a,9b,9c…データ変換回路、10,10A…参照電圧発生部、15,30,31,32,34,37a,37b,37c,45,51,52a,52b,52c,52d,53,54,55,56,57a,57b,57c,63a,63b,63c,63d,64a,64b,64c,64d,65b,66,76b,76c,76d,76e,76f,76g…スイッチ、11,27,47…演算増幅器、12,13,28,29,48,49,50,62a,62b,62c,62d…キャパシタ、21,41,41A…ゲインステージ、22,42…サブA/D変換回路、22a,22b,42a,42b,61,72…コンパレータ、23,43…論理回路、24,44…D/A変換回路、35、36…基準電圧源、37,57…スイッチ回路、44a,44b…出力、67…レジスタ、71,81…S/H回路、73…デコーダ、74…レジスタ、75,88,107…制御回路、77…分圧回路、82…比較器、83…フリップフロップ回路、84…ラッチ回路、85…変換回路、86…ランプ信号発生回路、87…グレイコードカウンタ、100…CMOSイメージセンサ、101…垂直シフトレジスタ、102…イメージアレイ、103…画素、103a…センサ回路、103b…増幅器、104…アレイ、105…データレジスタ、106…水平シフトレジスタ、COL…カラム線、D1…第1デジタル値、D2…第2デジタル値、D3…第3デジタル値、D2H,D2L,φDH,φCDS,φS1,φSa,φSb,φSc,φ…制御信号、J1…接続点、LOAD…記憶制御入力、LCOM…基準電位線、PD…フォトダイオード、QNET…電荷、R,S,TX,VCONT_F,VCONT_C…制御信号、T1,T2,T3,T4…トランジスタ、VOPF…第1残差アナログ信号、VRCH…第1変換参照電圧、VRH…第1基準参照電圧、VRL…第2基準参照電圧、VOPF…第1残差アナログ信号、VOPC…第2残差アナログ信号、VRCL…第2変換参照電圧、VCOM…基準電位、VIN…入力値。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14

【手続補正書】
【提出日】2018年4月27日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、
第1格納動作、第1演算動作、第2格納動作、及び、第2演算動作を制御するタイミング制御部と、を備え、
前記第1A/D変換部は、前記折り畳み積分型のA/D変換動作を行う第1回路を有し、
前記第1回路は、前記アナログ信号を受ける第1入力と、前記第1入力に接続可能な第1前段容量と、前記第1前段容量に接続可能な反転入力を含む第1演算増幅器と、前記第1演算増幅器の出力に接続された第1出力と、前記第1演算増幅器の反転入力と出力との間に接続可能な第1帰還容量と、を含む第1ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記第1前段容量が前記アナログ信号を格納する前記第1格納動作と、前記第1ゲインステージが演算値である前記第1残差アナログ信号を生成する前記第1演算動作と、を有し、
前記第1格納動作では、前記第1前段容量が前記第1入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記第1前段容量が前記第1演算増幅器の反転入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第2A/D変換部は、前記巡回型のA/D変換動作を行う少なくとも1個の第2回路を有し、
前記第2回路は、前記第1残差アナログ信号又は前記第2残差アナログ信号を受ける第2入力と、前記第2入力に接続可能な第2前段容量と、前記第2前段容量に接続可能な反転入力を含む第2演算増幅器と、前記第2演算増幅器の出力に接続された第2出力と、前記第2演算増幅器の反転入力と出力との間に接続可能な第2帰還容量と、を含む第2ゲインステージを有し、
前記巡回型のA/D変換動作は、前記第2前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する前記第2格納動作と、前記第2ゲインステージが演算値である前記第2残差アナログ信号を生成する前記第2演算動作と、を有し、
前記第2格納動作では、前記第2前段容量が前記第2入力又は前記第2演算増幅器の出力に接続されると共に、前記第2帰還容量が前記第2入力又は前記第2演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記第2前段容量が前記第2演算増幅器に接続されると共に、前記第2帰還容量が前記第2演算増幅器の出力と反転入力との間に接続され、
前記タイミング制御部は、前記第1格納動作と前記第1演算動作とが切り替わるタイミングを、前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、A/D変換器。
【請求項2】
(削除)
【請求項3】
(削除)
【請求項4】
(削除)
【請求項5】
(削除)
【請求項6】
(削除)
【請求項7】
(削除)
【請求項8】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、
第1格納動作及び第1演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記第1A/D変換部は、前記折り畳み積分型のA/D変換動作を行う第1回路を有し、
前記第1回路は、前記アナログ信号を受ける第1入力と、前記第1入力に接続可能な第1前段容量と、前記第1前段容量に接続可能な反転入力を含む第1演算増幅器と、前記第1演算増幅器の出力に接続された第1出力と、前記第1演算増幅器の反転入力と出力との間に接続可能な第1帰還容量と、を含む第1ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記第1前段容量が前記アナログ信号を格納する前記第1格納動作と、前記第1ゲインステージが演算値である前記第1残差アナログ信号を生成する前記第1演算動作と、を有し、
前記第1格納動作では、前記第1前段容量が前記第1入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記第1前段容量が前記第1演算増幅器の反転入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第2A/D変換部は、前記巡回型のA/D変換動作を行う少なくとも1個の第2回路を有し、
前記第2回路は、前記第1残差アナログ信号又は前記第2残差アナログ信号を受ける第2入力と、前記第2入力に接続可能な第2前段容量と、前記第2前段容量に接続可能な反転入力を含む第2演算増幅器と、前記第2演算増幅器の出力に接続された第2出力と、前記第2演算増幅器の反転入力と出力との間に接続可能な第2帰還容量と、を含む第2ゲインステージを有し、
前記巡回型のA/D変換動作は、前記第2前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する第2格納動作と、前記第2ゲインステージが演算値である前記第2残差アナログ信号を生成する第2演算動作と、を有し、
前記第2格納動作では、前記第2前段容量が前記第2入力又は前記第2演算増幅器の出力に接続されると共に、前記第2帰還容量が前記第2入力又は前記第2演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記第2前段容量が前記第2演算増幅器に接続されると共に、前記第2帰還容量が前記第2演算増幅器の出力と反転入力との間に接続され、
前記後段A/D変換部は、前記前段A/D変換部からの演算値である前記第2残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第3デジタル値を順次生成する逐次比較型のA/D変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第1格納動作の終期及び前記第1演算動作の終期から外すように制御する、A/D変換器。
【請求項9】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、
第2格納動作及び第2演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記第1A/D変換部は、前記折り畳み積分型のA/D変換動作を行う第1回路を有し、
前記第1回路は、前記アナログ信号を受ける第1入力と、前記第1入力に接続可能な第1前段容量と、前記第1前段容量に接続可能な反転入力を含む第1演算増幅器と、前記第1演算増幅器の出力に接続された第1出力と、前記第1演算増幅器の反転入力と出力との間に接続可能な第1帰還容量と、を含む第1ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記第1前段容量が前記アナログ信号を格納する第1格納動作と、前記第1ゲインステージが演算値である前記第1残差アナログ信号を生成する第1演算動作と、を有し、
前記第1格納動作では、前記第1前段容量が前記第1入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記第1前段容量が前記第1演算増幅器の反転入力に接続されると共に、前記第1帰還容量が前記第1演算増幅器の出力と反転入力との間に接続され、
前記第2A/D変換部は、前記巡回型のA/D変換動作を行う少なくとも1個の第2回路を有し、
前記第2回路は、前記第1残差アナログ信号又は前記第2残差アナログ信号を受ける第2入力と、前記第2入力に接続可能な第2前段容量と、前記第2前段容量に接続可能な反転入力を含む第2演算増幅器と、前記第2演算増幅器の出力に接続された第2出力と、前記第2演算増幅器の反転入力と出力との間に接続可能な第2帰還容量と、を含む第2ゲインステージを有し、
前記巡回型のA/D変換動作は、前記第2前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する前記第2格納動作と、前記第2ゲインステージが演算値である前記第2残差アナログ信号を生成する前記第2演算動作と、を有し、
前記第2格納動作では、前記第2前段容量が前記第2入力又は前記第2演算増幅器の出力に接続されると共に、前記第2帰還容量が前記第2入力又は前記第2演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記第2前段容量が前記第2演算増幅器に接続されると共に、前記第2帰還容量が前記第2演算増幅器の出力と反転入力との間に接続され、
前記後段A/D変換部は、前記前段A/D変換部からの演算値である前記第2残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第3デジタル値を順次生成する逐次比較型のA/D変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、A/D変換器。
【請求項10】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、
第1格納動作及び第1演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記前段A/D変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のA/D変換動作を行う回路と前記巡回型のA/D変換動作とを行う回路とを相互に切替可能な第3回路を含み、
前記第3回路は、前記アナログ信号又は前記第1残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記共通前段容量が前記アナログ信号を格納する前記第1格納動作と、前記共通ゲインステージが演算値である前記第1残差アナログ信号を生成する前記第1演算動作と、を含み、
前記第1格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のA/D変換動作は、前記共通前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する第2格納動作と、前記共通ゲインステージが演算値である前記第2残差アナログ信号を生成する第2演算動作と、を有し、
前記第2格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記後段A/D変換部は、前記前段A/D変換部からの演算値である前記第2残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第3デジタル値を順次生成する逐次比較型のA/D変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第1格納動作の終期及び前記第1演算動作の終期から外すように制御する、A/D変換器。
【請求項11】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するA/D変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のA/D変換動作によって第1デジタル値及び当該折り畳み積分型のA/D変換動作における演算値である第1残差アナログ信号を生成する第1A/D変換部、並びに、前記第1A/D変換部から前記第1残差アナログ信号を受け、巡回型のA/D変換動作によって第2デジタル値及び当該巡回型のA/D変換動作における演算値である第2残差アナログ信号を生成する第2A/D変換部、を含む前段A/D変換部と、
前記前段A/D変換部から前記第2残差アナログ信号を受け、非巡回型のA/D変換動作によって第3デジタル値を生成する後段A/D変換部と、
第2格納動作及び第2演算動作を制御すると共に、前記後段A/D変換部において前記第2残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記前段A/D変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のA/D変換動作を行う回路と前記巡回型のA/D変換動作とを行う回路とを相互に切替可能な第3回路を含み、
前記第3回路は、前記アナログ信号又は前記第1残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のA/D変換動作は、前記共通前段容量が前記アナログ信号を格納する第1格納動作と、前記共通ゲインステージが演算値である前記第1残差アナログ信号を生成する第1演算動作と、を含み、
前記第1格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第1演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のA/D変換動作は、前記共通前段容量が前記第1残差アナログ信号又は前記第2残差アナログ信号を格納する前記第2格納動作と、前記共通ゲインステージが演算値である前記第2残差アナログ信号を生成する前記第2演算動作と、を有し、
前記第2格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第2演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記後段A/D変換部は、前記前段A/D変換部からの演算値である前記第2残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第3デジタル値を順次生成する逐次比較型のA/D変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第2格納動作の終期及び前記第2演算動作の終期から外すように制御する、A/D変換器。
【国際調査報告】