再表2021-24643IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2021年2月11日
【発行日】2021年11月25日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H02M 1/08 20060101AFI20211029BHJP
   H03K 17/04 20060101ALI20211029BHJP
   H03K 17/687 20060101ALI20211029BHJP
【ＦＩ】
   H02M1/08 A
   H02M1/08 341A
   H03K17/04 E
   H03K17/687 G
【審査請求】有
【予備審査請求】未請求
【全頁数】25
【出願番号】特願2021-537620(P2021-537620)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2020年6月26日
(31)【優先権主張番号】特願2019-144555(P2019-144555)
(32)【優先日】2019年8月6日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】一色国際特許業務法人
(72)【発明者】
【氏名】斉藤 功
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740AA05
5H740BA12
5H740BB01
5H740BB10
5H740BC01
5H740BC02
5H740HH01
5H740JA01
5H740JB01
5H740KK01
5H740MM05
5J055AX02
5J055CX01
5J055DX12
5J055DX22
5J055EX01
5J055EY01
5J055EY12
5J055EY21
5J055EZ18
5J055GX01
5J055GX02
5J055GX07
(57)【要約】
半導体装置は、電源電圧が印加される第１ラインと負荷が接続される第２ラインとの間で互いのドレイン電極が直列に接続された第１及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極に接続された第３ラインと、前記第２ＭＯＳトランジスタのゲート電極に接続され、前記第３ラインと電気的に分離して設けられた第４ラインと、を備える。
【特許請求の範囲】
【請求項1】
電源電圧が印加される第１ラインと負荷が接続される第２ラインとの間で互いのドレイン電極が直列に接続された第１及び第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極に接続された第３ラインと、
前記第２ＭＯＳトランジスタのゲート電極に接続され、前記第３ラインと電気的に分離して設けられた第４ラインと、
を備えることを特徴とする半導体装置。
【請求項2】
請求項１に記載の半導体装置であって、
前記第１及び第２ＭＯＳトランジスタをオンするための所定電圧を、前記第３ラインに印加する第１ダイオードと、
前記所定電圧を、前記第４ラインに印加する第２ダイオードと、
を備えることを特徴とする半導体装置。
【請求項3】
請求項２に記載の半導体装置であって、
前記第１及び第２ＭＯＳトランジスタのオンを指示する第１指示信号に基づいて、前記第１及び第２ダイオードに前記所定電圧を出力するチャージポンプ回路を備えること、
を特徴とする半導体装置。
【請求項4】
請求項１〜３の何れか一項に記載の半導体装置であって、
アノード側が前記第１ラインに接続され、カソード側が前記第３ラインに接続された第３ダイオードを備えること、
を特徴とする半導体装置。
【請求項5】
請求項１〜４の何れか一項に記載の半導体装置であって、
アノード側が前記第２ラインに接続され、カソード側が前記第４ラインに接続された第４ダイオードを備えること、
を特徴とする半導体装置。
【請求項6】
請求項１〜５の何れか一項に記載の半導体装置であって、
前記第２ＭＯＳトランジスタのオフを指示する第２指示信号に基づいて、前記第２ＭＯＳトランジスタのゲート容量を放電する放電回路を備えること、
を特徴とする半導体装置。
【請求項7】
請求項６に記載の半導体装置であって、
前記放電回路は、
前記第４ラインと、接地側の第５ラインとの間に設けられ、前記第２指示信号に基づいてオンする第１スイッチと、
前記第４ラインと、前記第２ラインとの間に設けられ、前記第２指示信号に基づいてオンする第２スイッチと、
を含むこと、
を特徴とする半導体装置。
【請求項8】
請求項１〜７の何れか一項に記載の半導体装置であって、
前記第３ラインと、前記第４ラインとにそれぞれ、抵抗が設けられていること、
を特徴とする半導体装置。
【請求項9】
請求項１〜８の何れか一項に記載の半導体装置であって、
デプレッション型の第３ＭＯＳトランジスタを備え、
前記第３ＭＯＳトランジスタは、ゲート電極とソース電極とが前記第２ラインに接続され、ドレイン電極が前記第３ラインに接続されること、
を特徴とする半導体装置。
【請求項10】
請求項９に記載の半導体装置であって、
前記第３ＭＯＳトランジスタは、ＮＭＯＳトランジスタであって、半導体基板のｎ型の第１領域に形成されたｐ型の第２領域に形成されていること、
を特徴とする半導体装置。
【請求項11】
請求項１０に記載の半導体装置であって、
前記第１ＭＯＳトランジスタの閾値電圧は、前記第１及び第２領域で形成される寄生ダイオードの順方向電圧より大きいこと、
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置
【背景技術】
【0002】
一般的な自動車におけるバッテリーとモータ等の負荷との間に設けられるＥＣＵ（Electronic Control Unit）には、負荷にバッテリーからの電力を供給するためのスイッチが設けられる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平７−１８４３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、負荷に電力を供給するスイッチとしては、例えば、ゲート電極が共通する２つのＭＯＳトランジスタ（とりわけ、ＮＭＯＳトランジスタ）が用いられることがある。しかしながら、一般に、スイッチを構成する２つのＭＯＳトランジスタのゲート容量は大きいため、スイッチがオン、オフする際のスイッチング期間が長くなるという問題があった。
【0005】
本発明は、のような従来の問題に鑑みてなされたものであって、その目的は、スイッチング期間を短くすることができるスイッチを含む半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
前述した課題を解決する主たる本発明は、電源電圧が印加される第１ラインと負荷が接続される第２ラインとの間で互いのドレイン電極が直列に接続された第１及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極に接続された第３ラインと、前記第２ＭＯＳトランジスタのゲート電極に接続され、前記第３ラインと電気的に分離して設けられた第４ラインと、を備えることを特徴とする半導体装置である。
【発明の効果】
【0007】
本発明によれば、スイッチング期間を短くすることができるスイッチを含む半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【図1】モータ制御装置１０の一例を示す図である。
【図2】ＩＰＳ２１の一例を示す図である。
【図3】ＮＭＯＳトランジスタＭ１，Ｍ２の断面図である。
【図4】チャージポンプ回路７２の一例を示す図である。
【図5】ＩＰＳ２１の出力電圧Ｖｏｕｔの変化の一例を示す図である。
【図6】ＩＰＳ２５の一例を示す図である。
【図7】ＩＰＳ２１，２５の出力電圧Ｖｏｕｔの変化の一例を示す図である。
【図8】バッテリー１１が逆接続された場合のＩＰＳ２１の動作を説明するための図である。
【図9】ＮＭＯＳトランジスタ１２０の断面図である。
【発明を実施するための形態】
【0009】
関連出願の相互参照
この出願は、２０１９年８月６日に出願された日本特許出願、特願２０１９−１４４５５５に基づく優先権を主張し、その内容を援用する。
【0010】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【0011】
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるモータ制御装置１０の構成を示す図である。モータ制御装置１０は、バッテリー１１からの電力を用いて、自動車に設けられたモータ１２を制御するための装置であり、ＩＰＳ（Intelligent Power Switch）２１を含むＥＣＵ２０を有する。なお、バッテリー１１は、例えば、自動車用のリチウムイオン電池であり、１２Ｖの電源電圧Ｖｃｃを出力する。
【0012】
ＥＣＵ２０は、モータ１２を制御する装置であり、ＩＰＳ２１（後述）、マイコン３０、スイッチ３１を含んで構成される。
【0013】
マイコン３０は、外部から入力される指示（不図示）に基づいてＩＰＳ２１やスイッチ３１を制御する。スイッチ３１は、ＩＰＳ２１を介して出力されるバッテリー１１の電源電圧Ｖｃｃを、モータ１２に印加するための素子である。なお、以下、本実施形態では、便宜上、マイコン３０は、スイッチ３１をオンしていることとして説明する。
【0014】
ＩＰＳ２１は、マイコン３０から出力される指示信号Ｓａに基づいて、バッテリー１１の電源電圧Ｖｃｃを、モータ１２に供給するか否かを切り替える「半導体装置」である。
【0015】
ＩＰＳ２１は、端子ＶＣＣ，ＧＮＤ，ＩＮ，ＯＵＴを含み、端子ＶＣＣには、バッテリー１１の電源電圧Ｖｃｃが印加され、端子ＧＮＤは接地される。また、端子ＩＮは、マイコン３０からの指示信号Ｓａが入力され、端子ＯＵＴからは、ＩＰＳ２１内部のスイッチ（後述）がオンの際に、電圧Ｖｃｃが出力される。なお、本実施形態では、端子ＧＮＤの電圧を、接地電圧Ｖｇｎｄ（０Ｖ）とする。
【0016】
また、詳細は後述するが、ＩＰＳ２１は、バッテリー１１が逆接続された際に、モータ１２やＥＣＵ２０を適切保護する。なお、“逆接続”とは、バッテリー１１の正極が、接地側の端子（例えば、端子ＧＮＤ）に接続され、バッテリー１１の負極が、電源側の端子（例えば、端子ＶＣＣ）に接続される状態をいう。
【0017】
＜＜＜ＩＰＳ２１の構成＞＞＞
図２は、ＩＰＳ２１の構成の一例を示す図である。ＩＰＳ２１は、スイッチ（後述）が形成されたＩＣ（Integrated Circuit）５０と、スイッチをオン、オフするための回路を有するＩＣ５１と、を含んで構成される。
【0018】
＝＝＝ＩＣ５０＝＝＝
ＩＣ５０は、電源電圧Ｖｃｃを、端子ＯＵＴから出力させるか否かを切り替えるためのスイッチ（以下、“スイッチＸ１”と称する。）を構成する２つのＭＯＳトランジスタを含む。とりわけ、本実施形態では、２つのトランジスタはＮＭＯＳトランジスタＭ１，Ｍ２である。
【0019】
ＮＭＯＳトランジスタＭ１において、ソース電極Ｓ１は、電源電圧Ｖｃｃが印加される“電源ラインＬ１”に接続されている。また、ＮＭＯＳトランジスタＭ１のソース電極Ｓ１と、ドレイン電極Ｄ１との間には、ボディダイオードとして、ダイオード６０が形成される。
【0020】
ＮＭＯＳトランジスタＭ２において、ソース電極Ｓ２は、ＥＣＵ２０等の負荷が接続される“負荷ラインＬ２”に接続され、ドレイン電極Ｄ２は、ＮＭＯＳトランジスタＭ１のドレイン電極Ｄ１に接続されている。また、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２と、ドレイン電極Ｄ２との間には、ボディダイオードとして、ダイオード６１が形成されている。
【0021】
ここで、ＮＭＯＳトランジスタＭ１，Ｍ２は、互いのドレイン電極Ｄ１，Ｄ２が直列に接続されているため、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオンとなると、端子ＶＣＣの電源電圧Ｖｃｃは、端子ＯＵＴから出力されることになる。
【0022】
また、ダイオード６０のアノードは、電源ラインＬ１に接続され、ダイオード６０のカソードは、ダイオード６１のカソードに接続されている。そして、ダイオード６１のアノードは、負荷ラインＬ２に接続されている。このため、電源ラインＬ１と、負荷ラインＬ２との間に設けられたダイオード６０，６１は、それぞれのカソードが向かい合って接続されることになる。
【0023】
したがって、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオフの場合、例えば、端子ＶＣＣに印加される電源電圧Ｖｃｃは、ダイオード６１で遮断される。一方、例えば、バッテリー１１が逆接続され、端子ＯＵＴに電源電圧Ｖｃｃが印加された場合、端子ＯＵＴの電源電圧Ｖｃｃは、ダイオード６０で遮断される。
【0024】
この結果、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオフの場合、“スイッチＸ１”は、端子ＯＵＴに接続された負荷に電流が流れることを防ぐことができるため、負荷を適切に保護することになる。
【0025】
なお、ＮＭＯＳトランジスタＭ１は、「第１ＭＯＳトランジスタ」に相当し、ＮＭＯＳトランジスタＭ２は、「第２ＭＯＳトランジスタ」に相当する。また、電源ラインＬ１は、「第１ライン」に相当し、負荷ラインＬ２は、「第２ライン」に相当する。
【0026】
＝＝ＮＭＯＳトランジスタＭ１，Ｍ２の構造＝＝
図３は、ＮＭＯＳトランジスタＭ１，Ｍ２の断面を示す図である。ＮＭＯＳトランジスタＭ１，Ｍ２は、ＩＣ５０の半導体基板２００に形成されている。
【0027】
半導体基板２００は、例えばシリコンで形成されたｎ型の基板であり、裏面側にはドレイン電極２１０、表面側には、ソース電極２１１ａ，２１１ｂ、基板電極２１２ａ，２１２ｂが形成されている。ここで、ドレイン電極２１０、ソース電極２１１ａ，２１１ｂ、基板電極２１２ａ，２１２ｂは、例えばポリシリコン等の導電材料や金属電極で形成されてよい。なお、ＮＭＯＳトランジスタＭ１，Ｍ２の構造は同じであるため、以下、ＮＭＯＳトランジスタＭ１について説明する。
【0028】
また、図２と、図３とでは、ＮＭＯＳトランジスタＭ１，Ｍ２の電極に、便宜上異なる符号を付しているが、ＮＭＯＳトランジスタＭ１のドレイン電極２１０は“ドレイン電極Ｄ１”に相当し、ソース電極２１１ａは“ソース電極Ｓ１”に相当する。また、ゲート電極２４１ａ（後述）は“ゲート電極Ｇ１”に相当する。
【0029】
半導体基板２００の内部には、ｎ型のドリフト領域２２０、ｎ＋型のドレイン領域２２１、ｐ型のウェル領域２２２ａ、ｎ＋型のソース領域２２３ａ、ｐ＋型のコンタクト領域２２４ａ、ゲートトレンチ部２３０ａが形成される。
【0030】
ドリフト領域２２０は、例えばリン等のｎ型の不純物を含む領域であり、ドレイン領域２２１は、リン等のｎ型の不純物をドリフト領域２２０より高濃度に含み、ドリフト領域２２０より裏面側に形成された領域である。
【0031】
ウェル領域２２２ａは、ドリフト領域２２０より表面側に形成された領域であり、ソース領域２２３ａは、ウェル領域２２２ａの一部に形成されたｎ＋型の領域である。なお、以降、ｎ＋型またはｐ＋型と記載した場合、ｎ型またはｐ型よりもドーピング濃度が高いことを意味するものとする。また、ウェル領域２２２ａの半導体基板２００の表面側には、ウェル領域２２２ａより、ｐ型の不純物を高濃度に含むｐ＋型のコンタクト領域２２４ａが形成されている。なお、ｐ型のウェル領域２２２ａと、ｎ型のドリフト領域２２０との間には、ボディダイオードであるダイオード６０が形成される。
【0032】
ゲートトレンチ部２３０ａは、トレンチ内壁に形成されたゲート酸化膜２４０ａと、トレンチ内にゲート酸化膜２４０ａに覆われたゲート電極２４１ａとを備える。なお、ゲート電極２４１ａは、ポリシリコン等の導電材料で形成される。また、ゲートトレンチ部２３０ａは、酸化膜２３１ａで覆われており、酸化膜２３１ａの表面側には、酸化膜２３１ａを覆うよう、ソース電極２１１ａが形成されている。
【0033】
ここで、ＮＭＯＳトランジスタＭ１のゲート−ソース間電圧と、ＮＭＯＳトランジスタＭ２のゲート−ソース間電圧と、がそれぞれのしきい値電圧より高くなると、ウェル領域２２２ａ，２２２ｂにチャネルが形成され、ＮＭＯＳトランジスタＭ１，Ｍ２はオンする。
【0034】
この結果、例えば、ＮＭＯＳトランジスタＭ１のソース電極Ｓ１に電源電圧Ｖｃｃが印加され、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２が接地電圧となると、図３の一点鎖線で示す経路で電流が流れることになる。
【0035】
なお、ＮＭＯＳトランジスタＭ２の詳細な説明は省略したが、ＮＭＯＳトランジスタＭ２のドレイン電極２１０は“ドレイン電極Ｄ２”に相当し、ソース電極２１１ｂは“ソース電極Ｓ２”に相当する。ゲート電極２４１ｂは“ゲート電極Ｇ２”に相当する。
【0036】
＝＝＝ＩＣ５１＝＝＝
図２のＩＣ５１は、指示信号Ｓａに基づいて、“スイッチＸ１”をオン、オフする回路であり、電源回路７０、制御回路７１、チャージポンプ回路７２、分離回路７３、放電回路７４、ゲート保護回路７５，７６、及び抵抗８０〜８２を含んで構成される。
【0037】
電源回路７０は、バッテリー１１からの電源電圧Ｖｃｃに基づいて、制御回路７１やチャージポンプ回路７２等の回路を動作させるための電源電圧Ｖｄｄを生成する。なお、電源電圧Ｖｄｄは、電源電圧Ｖｃｃより低い電圧である。
【0038】
制御回路７１は、指示信号Ｓａに基づいて、“スイッチＸ１”をオンするための指示信号Ｓｂ（第１指示信号）と、“スイッチＸ１”をオフするための指示信号Ｓｃ（第２指示信号）と、を生成する論理回路である。
【0039】
チャージポンプ回路７２は、指示信号Ｓｂに基づいて、“スイッチＸ１”を構成するＮＭＯＳトランジスタＭ１，Ｍ２をオンするための所定の電圧Ｖｃｐ（所定電圧）を生成する回路である。なお、チャージポンプ回路７２の詳細については後述する。
【0040】
分離回路７３は、ＮＭＯＳトランジスタＭ１，Ｍ２のそれぞれのゲート電極が接続された２つのライン（後述）が電気的に分離された状態で、電圧Ｖｃｐに応じた電圧を２つのラインに印加する回路である。分離回路７３は、ダイオード１００〜１０３、抵抗１０４，１０５を含んで構成される。
【0041】
ダイオード１００のアノードには、電圧Ｖｃｐが印加され、カソードは、ダイオード１０１のアノードに接続されている。ダイオード１０１のカソードは、抵抗１０４の一端に接続され、抵抗１０４の他端は、ゲートラインＬ３に接続されている。
【0042】
ここで、ゲートラインＬ３は、抵抗８０を介してＮＭＯＳトランジスタＭ１のゲート電極Ｇ１に接続された配線である。
【0043】
また、ダイオード１０２のアノードには、電圧Ｖｃｐが印加され、カソードは、ダイオード１０３のアノードに接続されている。ダイオード１０３のカソードは、抵抗１０５の一端に接続され、抵抗１０５の他端は、ゲートラインＬ４に接続されている。
【0044】
ここで、ゲートラインＬ４は、抵抗８１を介してＮＭＯＳトランジスタＭ２のゲート電極Ｇ２に接続された配線である。
【0045】
このため、直列に接続されたダイオード１００，１０１、抵抗１０４は、電圧Ｖｃｐに応じた電圧を、ゲートラインＬ３，Ｌ４のうち、ゲートラインＬ３のみに印加する。一方、直列に接続されたダイオード１０２，１０３、抵抗１０５は、電圧Ｖｃｐに応じた電圧を、ゲートラインＬ３，Ｌ４のうち、ゲートラインＬ４のみに印加する。このような分離回路７３を用いることにより、１つのチャージポンプ回路７２から出力される電圧Ｖｃｐを、電気的に分離して設けられたゲートラインＬ３，Ｌ４のそれぞれに対して印加することができる。
【0046】
なお、本実施形態では、例えば、ゲートラインＬ３，Ｌ４には、２個のダイオードが接続されることとしたが、他の個数（例えば、１個や３個以上）であっても良い。分離回路７３のダイオードの数を増加させることにより、電源電圧Ｖｃｃが非常に高くなった場合であっても、チャージポンプ回路７２に高い電圧が印加されることを防ぐことができる。
【0047】
なお、ゲートラインＬ３は、分離回路７３からの出力と、ゲート電極Ｇ１とを「電気的に接続する配線」であれば良い。このため、ゲートラインＬ３には、抵抗８０が含まれてなくても良い。なお、ゲートラインＬ４についても、ゲートラインＬ３と同様である。ここで、ゲートラインＬ３は、「第３ライン」に相当し、ゲートラインＬ４は、「第４ライン」に相当する。また、ダイオード１００，１０１のそれぞれは、「第１ダイオード」に相当し、ダイオード１０２，１０３のそれぞれは、「第２ダイオード」に相当する。
【0048】
放電回路７４は、“スイッチＸ１”を構成するＮＭＯＳトランジスタＭ１，Ｍ２をオフするための回路であり、ＮＭＯＳトランジスタ１２０、スイッチ１２１，１２２を含んで構成される。
【0049】
ＮＭＯＳトランジスタ１２０は、デプレッション型のトランジスタであり、ドレイン電極Ｄ３は、ゲートラインＬ３に接続され、ゲート電極Ｇ３及びソース電極Ｓ３は、抵抗８２を介して負荷ラインＬ２に接続されている。このため、ＮＭＯＳトランジスタ１２０は常にオンしているため、ＮＭＯＳトランジスタＭ１のゲート容量は、ＮＭＯＳトランジスタ１２０を介して放電されることになる。
【0050】
なお、ＮＭＯＳトランジスタ１２０が、ＮＭＯＳトランジスタＭ１のゲート容量を放電する際の電流値は、ＮＭＯＳトランジスタＭ１がオンとなる際には影響を与えないよう、十分小さい値が設定されている。また、ＮＭＯＳトランジスタ１２０は、「第３ＭＯＳトランジスタ」に相当する。
【0051】
スイッチ１２１は、ゲートラインＬ４と、端子ＧＮＤに接続された接地ラインＬ５との間に設けられ、スイッチ１２２は、ゲートラインＬ４と、負荷ラインＬ２との間に設けられている。そして、スイッチ１２１，１２２は、例えば、“スイッチＸ１”をオフするための指示信号Ｓｃに基づいてオンする。このため、ＮＭＯＳトランジスタＭ２のゲート容量は、ゲートラインＬ４、スイッチ１２１、及び接地ラインＬ５の“経路Ａ１”と、ゲートラインＬ４、スイッチ１２２、及び負荷ラインＬ２の“経路Ａ２”と、を介して放電される。
【0052】
なお、“スイッチＸ１”がオンの際には、負荷ラインＬ２には電源電圧Ｖｃｃに応じた電圧が印加されている。このため、ＮＭＯＳトランジスタＭ２のゲート容量は、まず、“経路Ａ１”を介して放電される。ここで、接地ラインＬ５は、「第５ライン」に相当し、スイッチ１２１は、「第１スイッチ」に相当し、スイッチ１２２は、「第２スイッチ」に相当する。
【0053】
ゲート保護回路７５は、ＮＭＯＳトランジスタＭ１のゲート電極Ｇ１に対し、ソース電極Ｓ１の電圧が高くなり過ぎることを防ぐための回路であり、ダイオード１３０，１３１を含んで構成される。
【0054】
ダイオード１３０のアノードは、電源ラインＬ１に接続され、カソードは、ダイオード１３１のアノードに接続されている。また、ダイオード１３０のカソードは、ゲートラインＬ３に接続されている。なお、ダイオード１３０，１３１のそれぞれの順方向電圧はＶｆであることとする。
【0055】
このような場合、ソース電極Ｓ１の電圧が、ゲート電極Ｇ１の電圧より、ダイオード１３０，１３１の２つ分の順方向電圧（２×Ｖｆ）より高くなると、ダイオード１３０，１３１は、オンとなる。この結果、ゲート保護回路７５は、ＮＭＯＳトランジスタＭ１のソース電圧が、ゲート電圧より大きくなり過ぎることを抑制できる。したがって、本実施形態では、ＮＭＯＳトランジスタＭ１のゲート酸化膜２４０ａ（図３参照）が、ダメージを受けることを防ぐことができる。また、これはＮＭＯＳトランジスタＭ１のゲート電極Ｇ１のゲート容量を予め充電するので、スイッチング期間を短くする効果を奏する。
【0056】
ゲート保護回路７６は、ＮＭＯＳトランジスタＭ２のゲート電極Ｇ２に対し、ソース電極Ｓ２の電圧が高くなり過ぎることを防ぐための回路であり、ダイオード１３２，１３３、抵抗１３４を含んで構成される。なお、バッテリー１１の接続の向きが正常である場合、ソース電極Ｓ２の電圧が上昇することはないが、バッテリー１１が逆接続されると、ソース電極Ｓ２の電圧は上昇する。
【0057】
ダイオード１３２のアノードは、負荷ラインＬ２に接続され、カソードは、ダイオード１３３のアノードに接続されている。また、ダイオード１３３のカソードは、電流を制限するための抵抗１３４を介してゲートラインＬ４に接続されている。なお、ダイオード１３２，１３３のそれぞれの順方向電圧はＶｆであることする。
【0058】
このような場合、ソース電極Ｓ２の電圧が、ゲート電極Ｇ２の電圧より、ダイオード１３２，１３３の２つ分の順方向電圧（２×Ｖｆ）より高くなると、ダイオード１３２，１３３は、オンとなる。この結果、ゲート保護回路７６は、ＮＭＯＳトランジスタＭ２のソース電圧が、ゲート電圧より大きくなり過ぎることを抑制できる。したがって、本実施形態では、ＮＭＯＳトランジスタＭ２のゲート酸化膜２４０ｂ（図３参照）が、ダメージを受けることを防ぐことができる。
【0059】
なお、アノード側が電源ラインＬ１に接続され、カソード側がゲートラインＬ３に接続されたダイオード１３０，１３１のそれぞれは、「第３ダイオード」に相当する。また、アノード側が負荷ラインＬ２に接続され、カソード側がゲートラインＬ４に接続されたダイオード１３２，１３３のそれぞれは、「第４ダイオード」に相当する。
【0060】
＝＝チャージポンプ回路７２の構成＝＝
図４は、チャージポンプ回路７２の一例を示す図である。チャージポンプ回路７２は、発振器３００、インバータ３１０，３１１、ダイオード３２０〜３２３、及びコンデンサ３３０，３３１を含んで構成される。なお、ここでは、ダイオード３２０〜３２３の順方向電圧を、“Ｖｆ”とする。
【0061】
発振器３００は、例えば、“スイッチＸ１”をオンするための指示信号Ｓｂに基づいて、所定の周波数のクロック信号ＣＬＫを出力する回路であり、インバータ３１０，３１１は、入力される信号の論理レベルを反転して出力する。
【0062】
インバータ３１０、ダイオード３２０、コンデンサ３３０は、チャージポンプ回路７２の１段目の昇圧回路を構成する。ダイオード３２０のアノードには、電源電圧Ｖｄｄが印加され、カソードは、コンデンサ３３０の一端に接続される。また、コンデンサ３３０の他端には、インバータ３１０の出力が接続される。
【0063】
インバータ３１１、ダイオード３２１，３２２、コンデンサ３３１は、チャージポンプ回路７２の２段目の昇圧回路を構成する。
【0064】
ダイオード３２１のアノードは、コンデンサ３３０の一端に接続され、カソードは、コンデンサ３３１の一端に接続される。ダイオード３２２のアノードには、電源電圧Ｖｄｄが印加され、カソードは、コンデンサ３３１の一端に接続される。また、コンデンサ３３１の他端には、インバータ３１１の出力が接続される。
【0065】
そして、２段目の昇圧回路のコンデンサ３３１の一端の電圧Ｖｃ２は、ダイオード３２３を介して、電圧Ｖｃｐとして出力される。
【0066】
＝＝チャージポンプ回路７２の動作＝＝
ここで、クロック信号ＣＬＫがハイレベル（以下、“Ｈ”レベル）であると、インバータ３１０の出力がローレベル（以下、“Ｌ”レベル）となり、コンデンサ３３０の一端の電圧Ｖｃ１は、ダイオード３２０を介して充電される。この結果、コンデンサ３３０の一端の電圧Ｖｃ１の電圧は、式（１）で表される。
【0067】
Ｖｃ１＝Ｖｄｄ−Ｖｆ・・・（１）
そして、クロック信号がＬレベルになると、インバータ３１０の出力はＨレベル（電源電圧Ｖｄｄ）となるため、コンデンサ３３０の一端の電圧Ｖｃ１は、式（２）で表される。
【0068】
Ｖｃ１＝２×Ｖｄｄ−Ｖｆ・・・（２）
また、このタイミングにおいて、インバータ３１１の出力はＬレベルであるため、コンデンサ３３１の他端は、接地電圧Ｖｇｎｄ（０Ｖ）となる。この結果、コンデンサ３３１の一端の電圧Ｖｃ２は、式（３）で表される。
【0069】
Ｖｃ２＝２×Ｖｄｄ−２×Ｖｆ・・・（３）
さらに、クロック信号ＣＬＫがＨレベルになると、インバータ３１１の出力はＨレベルとなるため、コンデンサ３３１の一端の電圧Ｖｃ２は、式（４）で表される。
【0070】
Ｖｃ２＝３×Ｖｄｄ−２×Ｖｆ・・・（４）
そして、ダイオード３２３のカソードには、分離回路７３が接続されているため、ダイオード３２３から出力される電圧Ｖｃｐは、式（５）で表される。
【0071】
Ｖｃ２＝３×Ｖｄｄ−３×Ｖｆ・・・（５）
なお、本実施形態のチャージポンプ回路７２は、２段の昇圧回路を含むこととしたが、これに限られず、電圧ＶｃｐがＮＭＯＳトランジスタＭ１，Ｍ２をオンできる電圧であれば、どの様な構成であっても良い。
【0072】
＜＜＜ＩＰＳ２１の動作＞＞＞
ここで、図１のモータ制御装置１０において、ＩＰＳ２１の“スイッチＸ１”がオン、オフした際の出力電圧Ｖｏｕｔについて説明する。なお、ここでは、バッテリー１１は、正常な向きに接続されているため、端子ＶＣＣには、電源電圧Ｖｃｃが印加され、端子ＯＵＴには、モータ１２のコイル（不図示）を介して接地電圧が印加されている。また、チャージポンプ回路７２では、十分短い時間で所望の電圧Ｖｃｐを生成するよう、クロック信号ＣＬＫの周期は設定されていることとする。
【0073】
図５は、ＩＰＳ２１の出力電圧Ｖｏｕｔの変化の一例を示す図である。ここでは、時刻ｔ０に、“スイッチＸ１”をオンするための“Ｈ”レベルの指示信号Ｓｂが入力されることとする。なお、時刻ｔ０以前には、“スイッチＸ１”をオフするための“Ｈ”レベルの指示信号Ｓｃが入力されている。このため、時刻ｔ０以前においては、図２の放電回路７４のＮＭＯＳトランジスタ１２０と、オンされたスイッチ１２１，１２２とによって、ＮＭＯＳトランジスタＭ１，Ｍ２（“スイッチＸ１”）はオフとなっている。
【0074】
まず、時刻ｔ０において、“スイッチＸ１”をオンすべく、指示信号Ｓｂが“Ｈ”レベルとなり、指示信号Ｓｃが“Ｌ”レベルとなると、チャージポンプ回路７２は、電圧Ｖｃｐを出力し、スイッチ１２１，１２２はオフする。
【0075】
チャージポンプ回路７２が電圧Ｖｃｐを出力すると、分離回路７３は、電圧Ｖｃｐに応じた電圧を、ゲートラインＬ３，Ｌ４のそれぞれに印加することになる。ここで、ＮＭＯＳトランジスタＭ１のソース電極Ｓ１の電圧は、電源電圧Ｖｃｃであり、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２の電圧は、接地電圧Ｖｇｎｄ（０Ｖ）である。このため、ＮＭＯＳトランジスタＭ１，Ｍ２のうち、まず、ＮＭＯＳトランジスタＭ２がオンする。
【0076】
そして、ゲートラインＬ３に印加される電圧が、ＮＭＯＳトランジスタＭ１のソース電極Ｓ１の電圧である電源電圧Ｖｃｃより、ＮＭＯＳトランジスタＭ１の閾値電圧だけ高くなると、ＮＭＯＳトランジスタＭ１はオンする。この結果、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオンとなる時刻ｔ１には、出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃまで上昇する。なお、ここでは、便宜上、ＮＭＯＳトランジスタＭ１，Ｍ２のオン抵抗により電圧降下等は考慮していない。
【0077】
そして、例えば、時刻ｔ２に、“スイッチＸ１”をオフすべく、指示信号Ｓｂが“Ｌ”レベルとなり、指示信号Ｓｃが“Ｈ”レベルとなると、チャージポンプ回路７２は、電圧Ｖｃｐの出力を停止し、スイッチ１２１，１２２はオンする。
【0078】
ここで、本実施形態では、ＮＭＯＳトランジスタ１２０が、ＮＭＯＳトランジスタＭ１のゲート容量を放電する電流値は、ＮＭＯＳトランジスタＭ１がオンとなる際には影響を与えないよう、十分小さい値が設定されている。一方、スイッチ１２１，１２２は、オン抵抗が十分小さいスイッチである。このため、ＮＭＯＳトランジスタＭ２のゲート容量は、スイッチ１２１，１２２を介して短時間で放電され、ＮＭＯＳトランジスタＭ２は、直ちにオフする。そして、ＮＭＯＳトランジスタＭ２がオフとなると、電源電圧Ｖｃｃは、ダイオード６１で遮断される。この結果、例えば、時刻ｔ３において、出力電圧Ｖｏｕｔは、接地電圧へと低下することになる。
【0079】
したがって、時刻ｔ３において、ＮＭＯＳトランジスタＭ１はオンの状態であるが、ＮＭＯＳトランジスタＭ２がオフすることにより、端子ＶＣＣと、端子ＯＵＴとの間に設けられた“スイッチＸ１”はオフすることになる。
【0080】
本実施形態では、“スイッチＸ１”を構成するＮＭＯＳトランジスタＭ１，Ｍ２は、電気的に分離されたゲートラインＬ３，Ｌ４によりそれぞれ駆動される。つぎに、このような構成の“スイッチＸ１”を用いた場合と、ゲート電極が共通する２つのＮＭＯＳトランジスタによって構成される“スイッチ”を用いる場合とで、出力電圧Ｖｏｕｔの変化の時間を比較する。
【0081】
＜＜＜比較例に係るＩＰＳ２５の構成＞＞
図６は、比較例に係るＩＰＳ２５の構成の一例を示す図である。ＩＰＳ２５は、ＩＰＳ２１と同様に、スイッチ（後述）が形成されたＩＣ５５と、スイッチをオン、オフするための回路を有するＩＣ５６と、を含んで構成される。なお、図２のＩＰＳ２１と、図６のＩＰＳ２５において、同じ符号の付された素子、ブロックは同じである。
【0082】
ＩＣ５５は、ＩＣ５０と同様に、ＮＭＯＳトランジスタＭ１，Ｍ２を含む。ただし、ＮＭＯＳトランジスタＭ１，Ｍ２のそれぞれのゲート電極Ｇ１，Ｇ２は接続されている。なお、ＩＣ５５において、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート電極Ｇ１，Ｇ２以外の電極の接続は、ＩＣ５０と同じである。また、以下、ＩＣ５５において、ＮＭＯＳトランジスタＭ１，Ｍ２で構成されるスイッチを、“スイッチＸ２”と称する。
【0083】
ＩＣ５６は、“スイッチＸ２”を、オン、またはオフするための回路であり、電源回路７０、制御回路７１、チャージポンプ回路７２、放電回路７７、及び抵抗８５を含んで構成される。ここで、ＩＣ５６の電源回路７０、制御回路７１、チャージポンプ回路７２は、ＩＣ５１に含まれるブロックと同じであるため、放電回路７７、及び抵抗８５について説明する。
【0084】
放電回路７７は、“スイッチＸ２”を構成するＮＭＯＳトランジスタＭ１，Ｍ２をオフするための回路であり、スイッチ１２５，１２６を含んで構成される。
【0085】
スイッチ１２５は、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート電極に接続されたゲートラインＬ６と、端子ＧＮＤに接続された接地ラインＬ５との間に設けられ、スイッチ１２６は、ゲートラインＬ６と、負荷ラインＬ２との間に設けられている。
【0086】
そして、スイッチ１２５，１２６は、例えば、“スイッチＸ２”をオフするための指示信号Ｓｃに基づいてオンする。このため、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート容量は、ゲートラインＬ６、スイッチ１２５、及び接地ラインＬ５の経路と、ゲートラインＬ６、スイッチ１２６、及び負荷ラインＬ２の経路と、を介して放電される。
【0087】
抵抗８５は、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート抵抗であり、例えば、図２のＩＰＳ２１のＮＭＯＳトランジスタＭ１，Ｍ２のそれぞれのゲート抵抗と同じ抵抗値を有する。
【0088】
＜＜＜比較例に係るＩＰＳ２５の動作＞＞
図７は、ＩＰＳ２５の出力電圧Ｖｏｕｔの変化の一例を示す図である。なお、ここでは、図５で示したＩＰＳ２１の出力電圧Ｖｏｕｔの波形を比較対象として図示している。
【0089】
また、ここでは、図５と同様に、時刻ｔ０に、“スイッチＸ１”をオンするための“Ｈ”レベルの指示信号Ｓｂが入力されることとする。
【0090】
まず、時刻ｔ０において、“スイッチＸ２”をオンすべく、指示信号Ｓｂが“Ｈ”レベルとなり、指示信号Ｓｃが“Ｌ”レベルとなると、チャージポンプ回路７２は、電圧Ｖｃｐを出力し、スイッチ１２５，１２６はオフする。
【0091】
チャージポンプ回路７２が電圧Ｖｃｐを出力すると、電圧Ｖｃｐが、ゲートラインＬ６に印加されることになる。ここで、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート電極は共通であるため、チャージポンプ回路７２は、ＩＰＳ２１の“スイッチＸ１”と比較して、大きな容量を駆動する必要がある。この結果、上述した“スイッチＸ１”がオンする時刻ｔ１より遅いタイミングの時刻ｔ１０に“スイッチＸ２”がオンし、出力電圧Ｖｏｕｔが電源電圧Ｖｃｃまで上昇する。このように、時刻ｔ０〜時刻ｔ１までの期間は、時刻ｔ０〜時刻ｔ１０までの期間より短いため、ＩＰＳ２１は、“スイッチＸ１”をより短い期間でオンできる。
【0092】
また、例えば、時刻ｔ２に、“スイッチＸ２”をオフすべく、指示信号Ｓｂが“Ｌ”レベルとなり、指示信号Ｓｃが“Ｈ”レベルとなると、チャージポンプ回路７２は、電圧Ｖｃｐの出力を停止し、スイッチ１２５，１２６はオンする。
【0093】
ここで、図２のＩＰＳ２１においては、スイッチ１２１，１２２は、ＮＭＯＳトランジスタＭ２のみのゲート容量を放電したが、図６のＩＰＳ２５のスイッチ１２５，１２６は、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート容量を放電する必要がある。この結果、“スイッチＸ１”がオフする時刻ｔ３より遅い時刻ｔ１１に、“スイッチＸ２”がオフし、出力電圧Ｖｏｕｔは、接地電圧まで低下する。このように、時刻ｔ２〜時刻ｔ３までの期間は、時刻ｔ２〜時刻ｔ１１までの期間より短いため、ＩＰＳ２１は、“スイッチＸ１”をより短い期間でオフできる。
【0094】
＝＝＝バッテリー１１が逆接続された場合＝＝＝
図８は、バッテリー１１が逆接続された際のＩＰＳ２１の動作を説明するため図である。なお、便宜上、図８においては、図２のＩＰＳ２１の複数のブロックうち、逆接続の動作に関連する一部のブロックのみ図示している。
【0095】
図９は、ＮＭＯＳトランジスタ１２０の断面を示す図である。ＮＭＯＳトランジスタ１２０は、ＩＣ５１の半導体基板４００に形成され、ポリシリコン等の導電材料で形成されたゲート電極４１０、ソース電極４１１、ドレイン電極４１２、基板電極４１３，４１４を備える。
【0096】
なお、図２及び図８と、図９とでは、ＮＭＯＳトランジスタ１２０の電極に、便宜上異なる符号を付しているが、ＮＭＯＳトランジスタ１２０のゲート電極４１０は“ゲート電極Ｇ３”に相当し、ソース電極４１１は“ソース電極Ｓ３”に相当する。また、ドレイン電極４１２は“ドレイン電極Ｄ３”に相当し、基板電極４１３，４１４は“基板電極Ｂ３”，“基板電極Ｂｘ”のそれぞれに相当する。
【0097】
半導体基板４００の内部には、ｎ型のドリフト領域４２０、ｐ型のウェル領域４２１、ｎ＋型のソース領域４２２、ｎ＋型のドレイン領域４２３、ｎ型のゲート領域４２４、ｐ＋型のコンタクト領域４２５、ｎ＋型のコンタクト領域４２６が形成されている。
【0098】
ドリフト領域４２０は、例えばリン等のｎ型の不純物を含む領域であり、ウェル領域４２１は、ドリフト領域４２０より表面側に形成された、ｐ型の領域である。なお、ドリフト領域４２０は、「第１領域」に相当し、ウェル領域４２１は、「第２領域」に相当する。
【0099】
ソース領域４２２、及びドレイン領域４２３は、ウェル領域４２１の一部に形成されたｎ＋型の領域であり、ソース領域４２２と、ドレイン領域４２３との間のには、ｎ型のゲート領域４２４が形成されている。
【0100】
また、ウェル領域４２１の半導体基板４００の表面側には、ウェル領域４２１より、ｐ型の不純物を高濃度に含むコンタクト領域４２５が形成されている。なお、ｐ型のウェル領域４２１と、ｎ型のドリフト領域４２０との間には、寄生ダイオードであるダイオード５００が形成される。
【0101】
さらに、ｎ型のドリフト領域４２０の半導体基板４００の表面側には、ｎ型の不純物を高濃度に含むコンタクト領域４２６が形成されている。
【0102】
図８において、バッテリー１１が逆接続されると、端子ＯＵＴには、バッテリー１１の正極の電源電圧Ｖｃｃが、モータ１２のモータコイル（不図示）やスイッチ３１を介して印加される。一方、端子ＶＣＣには、バッテリー１１の負極の電圧が印加される。
【0103】
このような状態において、端子ＯＵＴに印加された電源電圧Ｖｃｃは、モータ１２のモータコイル（不図示）や負荷ラインＬ２等を介し、ＮＭＯＳトランジスタ１２０のソース電極Ｓ３、ゲート電極Ｇ３及び基板電極Ｂ３に印加される。
【0104】
ここで、ＮＭＯＳトランジスタ１２０は、ｎ型の半導体基板４００に形成されているため、ｎ型の半導体基板４００の基板電極Ｂｘは、通常、最も高い電位である電源電圧Ｖｃｃが印加されるよう、端子ＶＣＣの電源ラインＬ１に接続されている。
【0105】
ただし、バッテリー１１が逆接続されている状態では、基板電極Ｂｘにバッテリー１１の負極の電圧が印加されることになるため、図９で示した寄生ダイオードであるダイオード５００がオンする。この結果、ＮＭＯＳトランジスタ１２０のソース電極Ｓ３、ゲート電極Ｇ３及び基板電極Ｂ３の電圧は、電源電圧Ｖｃｃから、ダイオード５００の“順方向電圧Ｖｆｘ”まで低下することになる。
【0106】
このため、仮に、ＮＭＯＳトランジスタＭ１のゲート容量に電荷が蓄積されていた場合であっても、ＮＭＯＳトランジスタＭ１のゲート容量は、ゲートラインＬ３、ＮＭＯＳトランジスタ１２０のドレイン電極Ｄ３、ダイオード５００、基板電極Ｂ３を介して放電される。なお、図８において、ＮＭＯＳトランジスタＭ１のゲート容量が放電される経路を、一点鎖線で図示している。
【0107】
また、本実施形態では、ＮＭＯＳトランジスタＭ１の閾値電圧を、ダイオード５００の“順方向電圧Ｖｆｘ”より高く設定している。このため、このような経路で、ＮＭＯＳトランジスタＭ１のゲートが放電されることにより、ＮＭＯＳトランジスタＭ１は確実にオフする。
【0108】
したがって、バッテリー１１が逆接続されると、端子ＯＵＴに印加された電源電圧Ｖｃｃは、ダイオード６１を介してＮＭＯＳトランジスタＭ１へと出力されるが、オフされたＮＭＯＳトランジスタＭ１で遮断される。この結果、本実施形態では、バッテリー１１が逆接続された場合であっても、ＩＰＳ２１は、モータ１２等を適切に保護することができる。
【0109】
＝＝＝まとめ＝＝＝
以上、本実施形態のモータ制御装置１０について説明した。本実施形態では、“スイッチＸ１”を構成するＮＭＯＳトランジスタＭ１，Ｍ２のゲートラインＬ３，Ｌ４は、電気的に分離されている。このため、例えば、図７に示したように、“スイッチＸ１”のスイッチング期間は短くなる。
【0110】
また、本実施形態では、電圧Ｖｃｐは、ダイオード１００，１０１を介してゲートラインＬ３に印加され、ダイオード１０２，１０３を介してゲートラインＬ４に印加されている。このため、１つのチャージポンプ回路７２から出力される電圧Ｖｃｐを、電気的に分離して、ゲートラインＬ３，Ｌ４に印加することができる。
【0111】
また、例えば、ゲートラインＬ３，Ｌ４のそれぞれに対しチャージポンプ回路を設けても良いが、そのような構成とすると、回路規模が大きくなる。本実施形態では、分離回路７３を用いているため、回路規模を小さく保ちつつ、電気的に分離したゲートラインＬ３，Ｌ４に電圧を印加できる。
【0112】
また、本実施形態のダイオード１３０，１３１は、ＮＭＯＳトランジスタＭ１のゲート電極Ｇ１に対し、ソース電極Ｓ１の電圧が高くなり過ぎることを防ぐことができるため、ＮＭＯＳトランジスタＭ１のゲート酸化膜がダメージを受けることを抑制できる。さらに、ダイオード１３０，１３１は、スイッチＸ１をオンする前に、ＮＭＯＳトランジスタＭ１のゲート電極Ｇ１のゲート容量を予め充電する効果を奏する。
【0113】
また、本実施形態のダイオード１３２，１３３は、ＮＭＯＳトランジスタＭ２のゲート電極Ｇ２に対し、ソース電極Ｓ２の電圧が高くなり過ぎることを防ぐことができるため、ＮＭＯＳトランジスタＭ２のゲート酸化膜がダメージを受けることを抑制できる。
【0114】
また、放電回路７４は、指示信号Ｓｃに基づいて、ＮＭＯＳトランジスタＭ２のゲート容量を放電するため、確実にＮＭＯＳトランジスタＭ２はオフされる。
【0115】
また、例えば、放電回路７４のスイッチ１２１は、ＮＭＯＳトランジスタＭ２のゲート容量を、接地ラインＬ５へと放電する。このため、例えば、スイッチ１２１のみの場合と比較すると、ＮＭＯＳトランジスタＭ２をオフする期間を短くすることができる。
【0116】
また、ゲートラインＬ３，Ｌ４のそれぞれには、抵抗８０，８１が設けられているため、ＮＭＯＳトランジスタＭ１，Ｍ２がオンする際のノイズが抑制される。
【0117】
また、ＮＭＯＳトランジスタＭ１のゲート容量は、デプレッション型のＮＭＯＳトランジスタ１２０によって放電される。ＮＭＯＳトランジスタ１２０は、複雑な回路を用いることなく、確実にＮＭＯＳトランジスタＭ１をオフできる。
【0118】
また、ＮＭＯＳトランジスタ１２０は、例えば、ｎ型のドリフト領域４２０に形成された、ｐ型のウェル領域４２１に形成されている。このような構成では、バッテリー１１が逆接続された際には、ＮＭＯＳトランジスタ１２０の寄生のダイオード５００はオンする。この結果、ＮＭＯＳトランジスタＭ１のゲート容量を放電することができる。
【0119】
また、本実施形態では、ＮＭＯＳトランジスタＭ１の閾値電圧は、ダイオード５００の“順方向電圧Ｖｆｘ”より大きい値となっている。このため、ＮＭＯＳトランジスタＭ１のゲート容量が、ダイオード５００を介して放電されると、ＮＭＯＳトランジスタＭ１は確実にオフされる。これにより、バッテリー１１が逆接続された場合であっても、ＩＰＳ２１は、負荷を確実に保護することができる。
【0120】
の本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【0121】
例えば、本実施形態では、ＥＣＵ２０のスイッチ３１を介して、ＩＰＳ２１の出力電圧Ｖｏｕｔが、負荷であるモータ１２に印加されることとしたが、これに限られない。例えば、ＩＰＳ２１の出力電圧Ｖｏｕｔが、モータ１２に直接印加されることとしても良い。
【0122】
また、ＩＣ５１は、ｎ型の半導体基板であることとしたが、例えば、ｐ型の半導体基板であっても良い。また、ＩＣ５１に、ｐ型の半導体基板を用いた場合、ＮＭＯＳトランジスタ１２０に寄生のダイオード５００が形成されるよう、ツインウェル、またはトリプルウェル構造の半導体装置を用いれば、本実施形態と同様の効果を得ることができる。
【符号の説明】
【0123】
１０ モータ制御装置
１１ バッテリー
１２ モータ
２０ ＥＣＵ
２１，２５ ＩＰＳ
５０，５１，５５，５６ ＩＣ
６０，６１，１００〜１０３，１３０〜１３３，３２０〜３２３，５００ ダイオード
７０ 電源回路
７１ 制御回路
７２ チャージポンプ回路
７３ 分離回路
７４，７７ 放電回路
７５，７６ ゲート保護回路
８０〜８２，８５，１０４，１０５，１３４ 抵抗
１２０，Ｍ１，Ｍ２ ＮＭＯＳトランジスタ
１２１，１２２，１２５，１２６ スイッチ
２００，４００ 半導体基板
２２０，４２０ ドリフト領域
２２２，４２１ ウェル領域
２２３，４２２ ソース領域
２２１，４２３ ドレイン領域
２２４，４２５，４２６ コンタクト領域
２３０ ゲートトレンチ部
２３１ 酸化膜
２４０ 絶縁膜
３００ 発振器
３１０，３１１ インバータ
３３０，３３１ コンデンサ
Ｇ１〜Ｇ３，２４１，４１０ ゲート電極
Ｓ１〜Ｓ３，２１１，４１１ ソース電極
Ｄ１〜Ｄ３，２１０，４１２ ドレイン電極
Ｂ３，Ｂｘ，２１２，４１３，４１４ 基板電極
４２４ ゲート領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】

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