特表 2015-534287 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2015-534287(P2015-534287A)

(43)【公表日】2015年11月26日

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20151030BHJP

   H01L 23/28 20060101ALI20151030BHJP

   H01L 23/40 20060101ALI20151030BHJP

   H01L 23/32 20060101ALI20151030BHJP

【ＦＩ】

   H01L23/12 501P

   H01L23/12 501B

   H01L23/28 Z

   H01L23/40 F

   H01L23/32 D

【審査請求】有

【予備審査請求】未請求

【全頁数】23

(21)【出願番号】特願2015-541911(P2015-541911)

(86)(22)【出願日】2013年11月8日

(85)【翻訳文提出日】2015年7月9日

(86)【国際出願番号】US2013069057

(87)【国際公開番号】WO2014074776

(87)【国際公開日】20140515

(31)【優先権主張番号】10-2012-0126932

(32)【優先日】2012年11月9日

(33)【優先権主張国】KR

(31)【優先権主張番号】13/726,917

(32)【優先日】2012年12月26日

(33)【優先権主張国】US

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US

(71)【出願人】

【識別番号】515124484

【氏名又は名称】アムコア テクノロジー インコーポレイテッド

【氏名又は名称原語表記】ＡＭＫＯＲ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】100136858

【弁理士】

【氏名又は名称】池田 浩

(74)【代理人】

【識別番号】100179903

【弁理士】

【氏名又は名称】福井 敏夫

(72)【発明者】

【氏名】ド ウォン チュル

(72)【発明者】

【氏名】パク ドゥ ヒュン

(72)【発明者】

【氏名】ペク チョン シク

(72)【発明者】

【氏名】イ ジ フン

(72)【発明者】

【氏名】ソ ソン ミン

【テーマコード（参考）】

4M109

5F136

【Ｆターム（参考）】

4M109AA01

4M109BA07

4M109CA05

4M109CA21

4M109CA22

4M109DB16

4M109GA10

5F136BB14

5F136BC05

5F136EA23

5F136FA01

5F136FA12

5F136GA01

(57)【要約】

貫通シリコンビアがなく比較的薄いインターポーザを含む半導体デバイス及びその製造方法を提供する。半導体デバイスの製造方法において、再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、半導体ダイをインターポーザの上部に対向する再分配層に接続し、封入材を用いて半導体ダイを封入し、インターポーザからダミー基板を除去し、バンプをインターポーザの下部に対向する再分配層に接続する。

【特許請求の範囲】

【請求項1】

半導体デバイスの製造方法であって、
再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、
半導体ダイをインターポーザの上部に対向する再分配層に接続し、
封入材を用いて半導体ダイを封入し、
インターポーザからダミー基板を除去する、方法。

【請求項2】

ダミー基板は、シリコン及び／又はガラスのうちの少なくとも一つを備える、請求項１に記載の方法。

【請求項3】

誘電体層は、酸化シリコン層、窒化シリコン層、及び／又はポリマー層のうちの少なくとも一つを備える、請求項１に記載の方法。

【請求項4】

はんだをインターポーザの上部に対向する再分配層上に形成し、
前記半導体ダイの接続において、半導体ダイをはんだに接続する、請求項１に記載の方法。

【請求項5】

前記半導体ダイの接続の後、アンダーフィルを半導体ダイとインターポーザとの間に充填する、請求項１に記載の方法。

【請求項6】

前記半導体ダイの封入の後、封入材を研削して半導体ダイの上面を露出する、請求項１に記載の方法。

【請求項7】

前記ダミー基板の除去において、ダミー基板を研削及びエッチングしてインターポーザの下部に対向する再分配層の部分を露出する、請求項１に記載の方法。

【請求項8】

バンプをインターポーザの下部に対向する再分配層に接続し、
前記バンプの接続において、アンダーバンプメタルをインターポーザの下部に対向する再分配層上に形成し、バンプをアンダーバンプメタルに接続する、請求項１に記載の方法。

【請求項9】

前記インターポーザの形成において、その上に少なくとも再分配層の一部が形成されるアンダーバンプメタルを形成する、請求項１に記載の方法。

【請求項10】

接続したバンプを回路基板に搭載する、請求項８に記載の方法。

【請求項11】

アンダーフィルをインターポーザと回路基板との間に充填する、請求項１０に記載の方法。

【請求項12】

カバーを回路基板に取り付けて半導体ダイを覆う、請求項１０に記載の方法。

【請求項13】

前記インターポーザの形成において、
シード層をダミー基板上に形成し、
再分配層をシード層上に形成及びパターニングし、
誘電体層を再分配層の外側に形成し、
シード層を除去する、請求項１に記載の方法。

【請求項14】

前記インターポーザの形成において、
シード層をダミー基板上に形成し、
アンダーバンプメタルをシード層上に形成し、
再分配層をアンダーバンプメタル上に形成及びパターニングし、
誘電体層を再分配層の外側に形成し、
シード層を除去する、請求項１に記載の方法。

【請求項15】

前記アンダーバンプメタルの形成において、アンダーバンプメタルの外側に形成されたシード層を除去する、請求項１４に記載の方法。

【請求項16】

半導体デバイスの製造方法であって、
再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、
インターポーザからダミー基板を除去する、方法。

【請求項17】

前記ダミー基板の除去において、ダミー基板を研削及びエッチングして再分配層の一部を露出する、請求項１６に記載の方法。

【請求項18】

前記インターポーザの形成において、その上に少なくとも再分配層の一部が形成されるアンダーバンプメタルを形成する、請求項１６に記載の方法。

【請求項19】

半導体デバイスであって、
再分配層と誘電体層とを備えるインターポーザと、
インターポーザの上部に対向する再分配層に接続される半導体ダイと、
半導体ダイを封入する封入材と、
インターポーザの下部に対向する再分配層に接続されるバンプと、を備える半導体デバイス。

【請求項20】

インターポーザ内にアンダーバンプメタルが配置される、請求項１９に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[関連出願の参照／文献の引用]
本出願は、２０１２年１１月９日に「半導体デバイス及びその製造方法」の名称で韓国特許庁に出願された韓国特許出願１０−２０１２−０１２６９３２号を参照し、その優先権を主張し、その利益を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。

【0002】

[連邦政府資金による研究開発]
（該当なし）

【0003】

[シーケンスリスト]
（該当なし）

【0004】

[マイクロフィッシュ／著作権の参照]
（該当なし）

【背景技術】

【0005】

インターポーザを有する電子パッケ-ジを形成するための現行のシステム、方法、及び／又はアーキテクチャは、不十分である。これまで行われてきた従来の手法のさらなる限界及び不利点は、本出願において図面を参照して以下に説明する本発明との比較により当業者に明らかになるであろう。

【図面の簡単な説明】

【0006】

付属の図面は、本開示のさらなる理解のためのものであり、本明細書に組み込まれその一部を構成する。図面は、本開示の実施形態を例示し、説明と共に本開示の原理を解説するのに役立つ。

【0007】

【図1】一実施形態に係る半導体デバイスの断面図である。

【図2】他の実施形態に係る半導体デバイスの断面図である。

【図3A】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図3B】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図3C】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図3D】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図3E】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図3F】他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【図4A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図4B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図4C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図4D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図5A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図5B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図5C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図5D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図5E】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図6A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図6B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図6C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図6D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図7A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図7B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図7C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図7D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図7E】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図8A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図8B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図8C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図8D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの前部を製造する方法の断面図である。

【図9A】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図9B】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図9C】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図9D】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【図9E】他の実施形態に係る半導体デバイスの製造方法におけるインターポーザの後部を製造する方法の断面図である。

【0008】

［発明の種々の態様の詳細な説明］
付属の図面を参照して、以下に実施形態をさらに詳細に説明する。なお、本発明の種々の態様は違う形で実施されてもよく、提示の実施形態は限定とは解されない。

【0009】

種々の実施形態は、半導体デバイス及びその製造方法に関する。一般に、半導体ダイをインターポーザ上に搭載した後、他の半導体ダイや基板上にインターポーザをスタックした一つの半導体デバイスを、２．５Ｄパッケージと呼ぶ。通常、３Ｄパッケージは、インターポーザなしに一つの半導体ダイを他の半導体ダイや基板上にスタックした半導体デバイスを指す。

【0010】

しかし、上記２．５Ｄパッケージは、上側半導体ダイと下側半導体ダイや基板との間を電気信号が流れるように、複数の貫通シリコンビアを有する必要がある。このように、関連技術に係る半導体デバイスでは、回路パターンと共に貫通シリコンビアもインターポーザに形成しなければならない。その結果、製造コストが高くなり、また半導体デバイスの厚みが増す可能性がある。

【0011】

本発明の例示態様は、貫通シリコンビアがなく比較的薄いインターポーザを含む半導体デバイス及びその製造方法を提供する。

【0012】

本発明の他の例示態様は、例えばインターポーザをシリコン又はガラスからなるダミー基板上に形成することからサブミクロン単位の微細ピッチの再分配層を形成可能であり、種々の物質を用いて製造可能でありまた埋め込み受動構造で実現可能である半導体デバイス及びその製造方法を提供する。

【0013】

実施形態のうちの少なくとも一つによれば、半導体デバイスの製造方法において、再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、半導体ダイをインターポーザの上部に対向する再分配層に接続し、封入材を用いて半導体ダイを封入し、インターポーザからダミー基板を除去し、バンプをインターポーザの下部に対向する再分配層に接続する。

【0014】

例えば、ダミー基板はシリコン又はガラスを備えてもよい。例えば、誘電体層は酸化シリコン層、窒化シリコン層、又はポリマー層を備えてもよい。例えば、はんだをインターポーザの上部に対向する再分配層上に形成し、半導体ダイをはんだに接続してもよい。

【0015】

例えば、前記半導体ダイの接続の後、アンダーフィルを半導体ダイとインターポーザとの間に充填してもよい。例えば、前記半導体ダイの封入の後、封入材を研削して半導体ダイの上面を露出してもよい。例えば、前記ダミー基板の除去において、ダミー基板を研削及びエッチングしてインターポーザの下部に対向する再分配層を露出してもよい。

【0016】

例えば、前記バンプの接続において、アンダーバンプメタルをインターポーザの下部に対向する再分配層上に形成し、バンプをアンダーバンプメタルに接続してもよい。例えば、前記インターポーザの形成において、アンダーバンプメタルをインターポーザの下部に対向する再分配層上に先に形成してもよい。

【0017】

例えば、前記バンプの接続の後、バンプを回路基板に搭載してもよい。例えば、アンダーフィルをインターポーザと回路基板との間に充填してもよい。例えば、カバーを回路基板に取り付けて半導体ダイを覆ってもよい。

【0018】

例えば、前記インターポーザの形成において、シード層をダミー基板上に形成し、再分配層をシード層上に形成及びパターニングし、誘電体層を再分配層の外側に形成し、ダミー基板を研削して除去し、シード層を除去してもよい。

【0019】

例えば、前記インターポーザの形成において、シード層をダミー基板上に形成し、アンダーバンプメタルをシード層上に形成し、再分配層をアンダーバンプメタル上に形成及びパターニングし、誘電体層を再分配層の外側に形成し、ダミー基板を研削して除去し、シード層を除去してもよい。例えば、前記アンダーバンプメタルのパターニングにおいて、アンダーバンプメタルの外側に形成されたシード層を除去してもよい。

【0020】

他の実施形態によれば、半導体デバイスは、再分配層と誘電体層とを備えるインターポーザと、インターポーザの上部に対向する再分配層に接続される半導体ダイと、半導体ダイを封入する封入材と、インターポーザの下部に対向する再分配層に接続されるバンプとを備える。

【0021】

例えば、誘電体層は酸化シリコン層、窒化シリコン層、又はポリマー層を備えてもよい。例えば、はんだをインターポーザの上部に対向する再分配層上に形成し、半導体ダイをはんだに接続してもよい。例えば、アンダーフィルを半導体ダイとインターポーザとの間に充填してもよい。例えば、半導体ダイの上面を封入材を介して露出してもよい。

【0022】

例えば、アンダーバンプメタルをインターポーザの下部に対向する再分配層とバンプとの間に配してもよい。例えば、アンダーバンプメタルをインターポーザ内部に配してもよい。例えば、バンプを回路基板に搭載してもよい。例えば、アンダーフィルをインターポーザと回路基板との間に充填してもよい。例えば、カバーを回路基板に取り付けて半導体ダイを覆ってもよい。

【0023】

付属の図面を参照して、以下に種々の実施形態をさらに詳細に説明する。

【0024】

実施形態は違う形で実施されてもよく、ここに記載する実施形態に限定されない。これらの実施形態は、本開示が詳細かつ完全であり当業者に開示範囲を十分に伝えられるように示される。

【0025】

図面において、層や領域の寸法は、図示を明瞭にするために誇張されることがある。ここで使用される語「及び／又は」は、一つ以上の関連列挙項目の任意及び全ての組み合わせを含む。

【0026】

以下の記載において、技術用語は、特定の実施形態を説明するためのみに使われ、本開示を限定するものではない。単数形の語は、反対の言及がない限り、複数形も含み得る。「含む」、「備える」、「含んでいる」、「備えている」の意味は、ある特性、領域、固定数、ステップ、プロセス、要素、及び／又は部品を特定するが、他の特性、領域、固定数、ステップ、プロセス、要素、及び／又は部品を除外するものではない。

【0027】

「第一」、「第二」といった用語を、本発明の種々の実施形態における種々の部材、部品、領域、層、及び／又は部分を説明するために用いるが、部材、部品、領域、層、及び／又は部分はこれらの用語に限定されない。これらの用語は、一つの部材、部品、領域、層、又は部分を他と区別するためにのみ使用される。よって、ある実施形態において第一の部材、第一の部品、第一の領域、第一の層、又は第一の部分として表される部材、部品、領域、層、又は部分は、他の実施形態では第二の部材、第二の部品、第二の領域、第二の層、又は第二の部分として表され得る。

【0028】

本明細書における「半導体ダイ」は、例えば、能動回路や受動回路を有する半導体チップ、半導体ウエハー、又はその等価物を含み得る。本明細書において、ダミー基板は、例えばシリコン、ガラス、又はその等価物を含み得る。本明細書において、誘電体層は、例えばシリコン、ガラス、又はその等価物を含み得る。

【0029】

図１は、一実施形態に係る半導体デバイスの断面図である。

【0030】

図１を参照して、一実施形態に係る半導体デバイス１００は、インターポーザ１１０、半導体ダイ１２０、アンダーフィル１３０、封入材１４０、及びバンプ１５０を含む。

【0031】

インターポーザ１１０は、再分配層１１１と誘電体層１１２とを含む。例えば、インターポーザ１１０は、多層構造の再分配層１１１を含んでもよく、再分配層１１１は誘電体層１１２によって保護されてもよい。底面及び上面それぞれに配される再分配層１１１は、誘電体層１１２を介して直接露出する。また、誘電体層１１２の底面及び上面それぞれに配される再分配層１１１は、例えば、後でバンプが容易に形成されるように比較的幅が大きくてもよい。上記のように、比較的幅の大きい再分配層１１１の部分は、例えばパッド又はランドと定義される。

【0032】

再分配線層１１１は、例えば、銅、アルミニウム、及びそれらの等価物から選択される一つからなり得る。誘電体層１１２は、例えば、酸化シリコン層、窒化シリコン層、ポリマー層、及びそれらの等価物から選択される一つからなり得る。但し、本開示はこれらの物質に限定されない。一例として、酸化シリコン層又は窒化シリコン層を誘電体層１１２として用いる場合、再分配層１１１はサブミクロン単位の微細ピッチを有し得る。場合によっては、受動デバイスを埋め込んでもよい。これは、例えば、誘電体層１１２が酸化シリコン層又は窒化シリコン層を含む場合半導体製造（ＦＡＢ）プロセスにおいて実施されるライン幅を用いることによって再分配層１１１及び誘電体層１１２をパターニングし得ることから、可能である。以前から周知であるように、パッケージプロセスにおいて実施されるライン幅は、半導体製造プロセスにおける実施より大幅に大きくてもよい。さらに、関連技術と異なり、インターポーザ１１０が貫通シリコンビアを必要としないため、インターポーザ１１０を薄くできまた低コストで製造できる。

【0033】

半導体ダイ１２０は、例えば、共有メモリ、グラフィック処理装置（ＧＰＵ）、中央処理装置（ＣＰＵ）、又はその等価物を含み得る。但し、本開示はこれらの種類に限定されない。半導体ダイ１２０は、インターポーザ１１０に電気的に接続可能な接続端子１２１を含む。図示の通り、接続端子１２１は、例えば、銅ピラー１２１ａと、銅ピラー１２１ａの一端に配されるはんだキャップ１２１ｂとを含み得る。接続端子１２１は、例えば共有はんだバンプを含み得る。また、はんだ１２２を、接続端子１２１とインターポーザ１１０との間に、即ち、インターポーザ１１０の上部に対向する再分配層１１１の上面上に先に配置して、インターポーザ１１０と接続端子１２１との接続を容易にしてもよい。その結果、半導体ダイ１２０が、インターポーザ１１０の上部に対向する再分配層１１１に電気的に接続され得る。

【0034】

アンダーフィル１３０は、インターポーザ１１０と半導体ダイ１２０との間に充填される。特に、アンダーフィル１３０は、インターポーザ１１０と半導体ダイ１２０との間に配置されると共に、半導体ダイ１２０の下部の側面を取り囲む。例えば、アンダーフィル１３０は、インターポーザ１１０と半導体ダイ１２０との物理的／機械的結合を向上し得る。加えて、アンダーフィル１３０は、インターポーザ１１０と半導体ダイ１２０との間の熱膨張係数の違い等のストレスによってインターポーザ１１０と半導体ダイ１２０とが互いから分離するのを防止する。

【0035】

封入材１４０は、外部環境から半導体ダイを保護するために、インターポーザ１１０の上に配された半導体ダイ１２０を取り囲む。特に、封入材１４０は、半導体ダイ１２０及びアンダーフィル１３０の表面を取り囲む。但し、半導体ダイ１２０の放熱性能を向上するために、半導体ダイ１２０の上面は封入材１４０から外部に露出してもよい。

【0036】

封入材１４０の側面は、インターポーザ１１０の側面と面一であってよい。また、封入材１４０の上面は、半導体ダイ１２０の上面と面一であってよい。その結果、本実施形態に係る半導体デバイス１００の構造が小型になる。

【0037】

バンプ１５０は、インターポーザ１１０の下部に対向する再分配層１１１に接続される。特に、インターポーザ１１０の底面を介して露出した再分配層１１１上にバンプメタル１１３を配置してから、バンプ１５０をバンプメタル１１３に接続する。例えば、バンプ１５０は、共有はんだボールに比べて相対的に小さいサイズであってもよい。このように、バンプ１５０をマイクロバンプとして定義することも可能である。例えば、バンプ１５０の径は、約１００μm以下であってもよい。但し、本開示はこの径に限定されない。場合によっては、バンプ１５０の径は、上記より大きくてもよい。一方、下記のはんだボールの径は、約２００μm〜約４００μmであってもよい。

【0038】

よって、本実施形態に係る半導体デバイス１００は、例えばフリップチップ形で製造可能である。このようなフリップチップ形の半導体デバイス１００は、例えば一般の半導体デバイスや半導体パッケージ用の回路基板上に搭載され得る。あるいは、本実施形態に係る半導体デバイス１００は、マザーボード又はメインボードに搭載され得る。

【0039】

従って、本実施形態は、例えば、貫通シリコンビアがなく比較的薄いインターポーザ１１０を有する半導体デバイス１００（フリップチップデバイス）を提供し得る。また本実施形態は、例えば、無機物質からなる酸化シリコン層又は窒化シリコン層を使用することから、サブミクロン単位の微細ピッチの再分配層１１１を提供し得る。また本実施形態は、例えば、埋め込み受動構造で実現されるインターポーザ１１０を含む半導体デバイス１００を提供し得る。

【0040】

図２は、他の実施形態に係る半導体デバイスの断面図である。

【0041】

図２を参照して、他の実施形態に係る半導体デバイス２００は、上記デバイス１００（以下、「フリップチップデバイス」）、回路基板２１０、アンダーフィル２２０、カバー２３０、熱伝導接着剤２４０、及びはんだボール２５０を含む。

【0042】

既述の通り、フリップチップデバイス１００の底面上にはバンプ１５０が配置される。バンプ１５０は、回路基板２１０上に搭載される。

【0043】

回路基板２１０は、回路パターン２１１と絶縁層２１２とを含む。さらに、例えば受動デバイス２６０を回路基板２１０上に搭載してもよい。既述の通り、フリップチップデバイス１００のバンプ１５０は、回路基板２１０の回路パターン２１１に電気的に接続される。

【0044】

アンダーフィル２２０は、インターポーザ１００と回路基板２１０との間に充填される。即ち、アンダーフィル２２０は、フリップチップデバイス１００のインターポーザ１１０及び封入材１４０の側面と共にバンプ１５０を取り囲む。こうして、フリップチップデバイス１００と回路基板２１０との間の熱膨張係数の違いに起因するストレスによってフリップチップデバイス１００と回路基板２１０とが互いから分離するのを防止する。

【0045】

カバー２３０は、回路基板２１０に取り付けられ、フリップチップデバイス１００を略取り囲む。こうして、フリップチップデバイス１００は、カバー２３０によって外部環境から保護される。カバーは、例えば、放熱性能向上のため金属、セラミック、又はその等価物から形成され得るが、本開示はこれに限定されない。

【0046】

熱伝導接着剤２４０は、フリップチップデバイス１００とカバー２３０との間、及び、カバー２３０と回路基板２１０との間に配される。熱伝導接着剤２４０は、フリップチップデバイス１００から発せられる熱を迅速にカバー２３０内に伝達する。また、熱伝導接着剤２４０は、カバー２３０をフリップチップデバイス１００及び回路基板２１０に固定し得る。

【0047】

はんだボール２５０は、回路基板２１０の底面に接続される。即ち、はんだボール２５０は、回路基板２１０の回路パターン２１１に電気的に接続される。はんだボール２５０のため、本実施形態に係る半導体デバイス２００は、例えば、コンピュータやスマートフォン等の電子機器のマザーボードやメインボードに搭載されてもよい。

【0048】

従って、本実施形態は、例えば、貫通シリコンビアがなく比較的薄いインターポーザ１１０を有する半導体デバイス１００（フリップチップデバイス）を含む２．５Ｄ半導体デバイスを提供し得る。また本実施形態は、例えば、無機物質からなる酸化シリコン層又は窒化シリコン層を使用することから、サブミクロン単位の微細ピッチの再分配層１１１を提供し得る。また本実施形態は、例えば、埋め込み受動構造で実現されるインターポーザ１１０を含む半導体デバイス１００を含む半導体デバイス２００を提供し得る。

【0049】

図３Ａ〜３Ｆは、他の実施形態に係る半導体デバイスの製造方法を順に示す断面図である。

【0050】

図３Ａ〜３Ｆを参照して、実施形態に係る半導体デバイス１００の製造方法において、インターポーザ１１０をダミー基板３１０上に形成し、半導体ダイ１２０をインターポーザ１１０に接続し、封入材１４０を用いて半導体ダイ１２０を封入し、封入材１４０を研削し、ダミー基板３１０を研削し、バンプ１５０を接続する。以下に詳細に説明する。

【0051】

図３Ａ及び３Ｂに示すように、インターポーザ１１０のダミー基板３１０上への形成において、インターポーザ１１０をダミー基板３１０上に直接形成する。即ち、再分配層１１１と誘電体層１１２とを含むインターポーザ１１０をダミー基板３１０上に直接形成する。既述の通り、再分配層１１１は、例えば多層構造を有し得る。比較的幅の大きい再分配層１１１（パッド又はランドと定義され得る）を、誘電体層１１２の上面及び底面それぞれに形成してもよい。再分配層１１２は、例えば、銅、アルミニウム、及びそれらの等価物から選択される一つからなり得る。誘電体層１１２は、例えば、酸化シリコン層、窒化シリコン層、ポリマー層、及びそれらの等価物から選択される一つからなり得る。但し、本開示はこれらの物質に限定されない。また、はんだ１２２を、例えば、誘電体層１１２の上面に形成された再分配層１１１（パッド又はランド）上に先に形成して、後の半導体ダイ１２０との電気的接続を容易にしてもよい。ダミー基板３１０は、例えばシリコン、ガラス、及びそれらの等価物のうちの一つからなり得る。但し、本開示は、一種類のダミー基板３１０に限定されない。既述の通り、例えば無機物質からなる酸化シリコン層又は窒化シリコン層をダミー基板３１０として使用することから、微細ピッチ及び微細幅を持つ再分配層１１１が形成され得る。

【0052】

図３Ｃに示すように、半導体ダイ１２０のインターポーザ１１０への接続において、半導体ダイ１２０をインターポーザ１１０に電気的に接続する。即ち、半導体ダイ１２０の接続端子１２１（銅ピラー１２１ａ及びはんだキャップ１２１ｂ）を、インターポーザ１１０上に形成済みのはんだ１２２に電気的に接続する。さらに、アンダーフィル１３０を、インターポーザ１１０と半導体ダイ１２０との間に充填する。アンダーフィル１３０は、半導体ダイ１２０の側面の下側領域を覆う。

【0053】

図３Ｄに示すように、封入材１４０を用いた半導体ダイ１２０の封入において、封入材１４０を用いて半導体ダイ１２０をインターポーザ１１０上に封入する。即ち、インターポーザ１１０上に形成されたアンダーフィル１３０及び半導体ダイ１２０の表面を、封入材１４０で取り囲む。

【0054】

図３Ｅに示すように、封入材１４０の研削において、半導体ダイ１２０上に形成された封入材１４０を所定の厚さに研削除去する。例えば、半導体ダイ１２０の上面が外部に露出するまで、封入材１４０を研削除去する。

【0055】

図３Ｆに示すように、ダミー基板３１０の研削において、インターポーザ１１０下に配したダミー基板３１０を研削及び／又はエッチングして除去する。こうして、再分配層１１１（パッド又はランド）が、インターポーザ１１０の下部を介して外側に露出する。

【0056】

図示されていないが、アンダーバンプメタル１１３を、既述の通りインターポーザ１１０のの下部を介して露出した再分配層１１１上に形成してもよく、バンプ１５０をアンダーバンプメタル１１３に接続してもよい（図１参照）。

【0057】

さらに、形成した半導体デバイス１００、即ちフリップチップデバイス１００において、バンプ１５０を回路基板２１０上に搭載してもよい。また、アンダーフィル２２０を、例えばフリップチップデバイス１００と回路基板２１０との間に形成してもよい。さらに、カバー２３０を、例えば熱伝導接着剤２４０を介してフリップチップデバイス１００及び回路基板２１０に取り付けてもよい。また、はんだボール２５０を回路基板２１０の底面に接続して、例えば２．５Ｄパッケージデバイス２００を構成してもよい（図２参照）。

【0058】

従って、本実施形態は、例えば、貫通シリコンビアがなく比較的薄いインターポーザ１１０を有する半導体デバイス１００の製造方法及び半導体デバイス１００を含む半導体デバイス２００を提供し得る。また、例えば、シリコン又はガラスからなるダミー基板３１０上にインターポーザ１１０を形成することから、サブミクロン単位の微細ピッチの再分配層１１１を形成し得る。また本実施形態は、例えば、種々の物質を用いて形成可能であり埋め込み受動構造で実現され得るインターポーザ１１０を含む半導体デバイス１００の製造方法及び半導体デバイス１００を含む半導体デバイス２００を提供し得る。

【0059】

図４Ａ〜４Ｄは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の前部を製造する方法の断面図である。図５Ａ〜５Ｅは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の後部を製造する方法の断面図である。

【0060】

図４Ａ〜４Ｄ及び５Ａ〜５Ｅに示すように、インターポーザ１１０の形成方法において、シード層３１１をダミー基板３１０上に形成し、再分配層１１１をパターニングし、シード層３１１をエッチングし、誘電体層１１２を形成し、ダミー基板３１０を除去し、シード層３１１を除去する。以下に詳細に説明する。

【0061】

図４Ａに示すように、シード層３１１のダミー基板３１０上への形成において、例えばチタン層３１１ａ／銅層３１１ｂ又はチタン／タングステン層３１１ａ／銅層３１１ｂをダミー基板３１０の上面全体に形成することにより、後に再分配層１１１をめっきするために用いるシード層３１１を提供してもよい。

【0062】

図４Ｂに示すように、再分配層１１１のパターニングにおいて、再分配層１１１をシード層３１１上にパターニングし形成する。即ち、シード層３１１の上面全体に銅層又はアルミニウム層をめっきした後、フォトリソグラフィープロセスを行って所定パターンの再分配層１１１を形成する。ここで、再分配層１１１の外側に形成されているシード層３１１は未除去である。

【0063】

図４Ｃに示すように、シード層３１１のエッチングにおいて、例えば再分配層１１１の外側に形成されているシード層３１１の銅層３１１ｂをエッチングして除去する。つまり、チタン層又はチタン／タングステン層３１１ａはそのまま残る。

【0064】

図４Ｄに示すように、誘電体層１１２の形成において、誘電体層１１２を再分配層１１１の周りに形成する。さらに、再分配層１１１及び誘電体層１１２の形成を数回行ってもよい。即ち、再分配層１１１及び誘電体層１１２をダミー基板３１０上に数回積み重ねてもよい。一方、例えば再分配層１１１及び誘電体層１１２を交互に積み重ねて所望の再分配層１１１を形成してもよい。このようなインターポーザ１１０は、サイズが小さく、薄い。加えて、受動構造をインターポーザ１１０に埋め込んでもよい。

【0065】

ここで、例えば、誘電体層１１２の最上部と最下部とのそれぞれに形成される再分配層１１１は、比較的幅が大きい（パッド又はランド）。

【0066】

図５Ａ〜５Ｃに示すように、ダミー基板３１０の除去において、その上にインターポーザ１１０を搭載したダミー基板３１０を除去する。即ち、図５Ａ及び５Ｂに示すように、比較的厚いダミー基板３１０の部分を研削プロセスで除去してから、比較的薄い残りの部分をエッチングプロセスで除去する。その結果、図５Ｃに示すように、シード層３１１のチタン層又はチタン／タングステン層３１１ａが外部に露出する。

【0067】

図５Ｄに示すように、シード層３１１の除去において、インターポーザ１１０上に残存しているシード層３１１、即ち、チタン層又はチタン／タングステン層３１１ａ、を除去する。こうして、インターポーザ１１０において比較的幅の大きい再分配層１１１が、誘電体層１１２を介して外部に露出する。

【0068】

さらに、図５Ｅに示すように、シード層３１１を除去した後、アンダーバンプメタル１１３を誘電体層１１２を介して露出する再分配層１１１上に形成してから、バンプ１５０をアンダーバンプメタル１１３に接続してもよい。こうして、アンダーバンプメタル１１３は誘電体層１１２から突出し、バンプ１５０がアンダーバンプメタル１１３を略取り囲む。

【0069】

図６Ａ〜６Ｄは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の前部を製造する方法の断面図である。図７Ａ〜７Ｅは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の後部を製造する方法の断面図である。

【0070】

図６Ａ〜６Ｄ及び７Ａ〜７Ｅに示すように、インターポーザ１１０の形成方法において、シード層３１１をダミー基板３１０上に形成し、アンダーバンプメタル１１３をシード層３１１上に形成し、シード層３１１をエッチングし、再分配層１１１を形成し、誘電体層１１２を形成し、ダミー基板３１０を除去し、シード層３１１を除去する。以下に詳細に説明する。

【0071】

図６Ａに示すように、シード層３１１のダミー基板３１０上への形成において、例えばチタン層３１１ａ／銅層３１１ｂ又はチタン−タングステン層３１１ａ／銅層３１１ｂをダミー基板３１０の上面全体に形成することにより、シード層３１１を提供してもよい。

【0072】

図６Ｂに示すように、アンダーバンプメタル１１３のシード層３１１上への形成において、例えば金層１１３ａ、ニッケル層１１３ｂ、及び銅層又はアルミニウム層１１３ｃを順にシード層３１１上に形成してアンダーバンプメタル１１３を形成する。

【0073】

図６Ｃに示すように、シード層３１１のエッチングにおいて、例えばアンダーバンプメタル１１３の外側に残存しているシード層３１１の銅層をエッチングして除去する。つまり、チタン層又はチタン‐タングステン層３１１ａはそのまま残る。

【0074】

図６Ｄに示すように、再分配層１１１の形成及び誘電体層１１２の形成において、再分配層１１１をアンダーバンプメタル１１３上にパターニングし、その周りに誘電体層１１２を形成する。即ち、銅層又はアルミニウム層をアンダーバンプメタル１１３上にめっきした後、フォトリソグラフィープロセスを行って所定パターンの再分配層１１１を形成する。また、誘電体層１１２を再分配層１１１の周りに形成する。再分配層１１１及び誘電体層１１２の形成は、数回行ってもよい。即ち、上記の積み重ねプロセスを行ってもよい。

【0075】

インターポーザ１１０の最上面に形成された比較的幅の大きい再分配層１１１は、例えばパッド又はランドと定義され得る。

【0076】

図７Ａ〜７Ｃに示すように、ダミー基板３１０の除去において、その上にインターポーザ１１０を搭載したダミー基板３１０を除去する。即ち、図７Ａ及び７Ｂに示すように、比較的厚いダミー基板３１０の部分を研削プロセスで除去してから、比較的薄い残りの部分をエッチングプロセスで除去する。その結果、図７Ｃに示すように、シード層３１１のチタン層又はチタン／タングステン層３１１ａが外部に露出する。

【0077】

図７Ｄに示すように、シード層３１１の除去において、インターポーザ１１０上に残存しているシード層３１１、即ち、チタン層又はチタン／タングステン層３１１ａを除去する。こうして、アンダーバンプメタル１１３が誘電体層１１２を介して外部に露出する。即ち、アンダーバンプメタル１１３の底面及び側面が誘電体層１１２内に配され、アンダーバンプメタル１１３の上面のみが誘電体層１１２を介して外部に露出する。アンダーバンプメタル１１３の露出面は、誘電体層１１２の露出面と面一である。

【0078】

さらに、図７Ｅに示すように、シード層３１１を除去した後、バンプ１５０を誘電体層１１２を介して露出したアンダーバンプメタル１１３に接続する。例えば、インターポーザ１１０の形成においてアンダーバンプメタル１１３を形成済みであるため、後にバンプ１５０を接続するための別のプロセスによりアンダーバンプメタル１１３を形成する必要がない。あるいは、これらのプロセス特性により、アンダーバンプメタル１１３をバンプ１５０内に配置しない。

【0079】

図８Ａ〜８Ｄは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の前部を製造する方法の断面図である。図９Ａ〜９Ｅは、他の実施形態に係る半導体デバイス１００の製造方法におけるインターポーザ１１０の後部を製造する方法の断面図である。

【0080】

図８Ａ〜８Ｄ及び９Ａ〜９Ｅに示すように、本実施形態に係るインターポーザ１１０の製造方法は、前述の実施形態に係る方法と類似する。但し、図８Ｃに示すように、アンダーバンプメタル１１３の外側に形成されているシード層３１１をシード層３１１のエッチングにおいて完全に除去するという点において、本実施形態に係るインターポーザ１１０の製造方法は前述の実施形態と異なる。即ち、図８Ｃに示すように、シード層３１１はアンダーバンプメタル１１３の外側に残らない。また、図９Ｃ及び９Ｄに示すように、はんだをバンプに接続する前に、アンダーバンプメタル１１３上に形成されたシード層３１１を除去してもよい。この場合、アンダーバンプメタル１１３の露出面は、誘電体層１１２の露出面と面一でない。つまり、アンダーバンプメタル１１３の露出面は、誘電体層１１２の露出面より低い位置になる。こうして、バンプ１５０の側部は誘電体層１１２と接触する。

【0081】

実施形態は、貫通シリコンビアがなく比較的薄いインターポーザを含む半導体デバイス及びその製造方法を提供する。

【0082】

例えばインターポーザをシリコン又はガラスからなるダミー基板上に形成することから、サブミクロン単位の微細ピッチの再分配層を形成可能である。また、実施形態は、種々の物質を用いて形成可能でありまた埋め込み受動構造で実現可能であるインターポーザを含む半導体デバイスの製造方法、及びそれを含む半導体デバイスを提供する。

【0083】

以上、実施形態を開示した。特定の用語を使用したが、これら用語は一般的且つ記述的な意味で使用され解釈されるべきものであり、限定を目的としない。よって、当業者は、以下の請求項で定義される本開示の精神及び範囲を逸脱しない限り、形式および詳細に関する種々の変更が可能であるということが理解できるだろう。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図6A】

【図6B】

【図6C】

【図6D】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図8A】

【図8B】

【図8C】

【図8D】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【手続補正書】

【提出日】2015年7月13日

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体デバイスの製造方法であって、
再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、
半導体ダイを前記インターポーザの上部に対向する前記再分配層に接続し、
前記半導体ダイを封入材中に封入し、
前記インターポーザから前記ダミー基板を除去し、
前記封入材を薄厚化する、方法。

【請求項2】

前記ダミー基板は、シリコン及び／又はガラスのうちの少なくとも一つを備える、請求項１に記載の方法。

【請求項3】

前記誘電体層は、酸化シリコン層、窒化シリコン層、及び／又はポリマー層のうちの少なくとも一つを備える、請求項１に記載の方法。

【請求項4】

はんだを前記インターポーザの上部に対向する前記再分配層上に形成し、
前記半導体ダイの接続において、前記半導体ダイを前記はんだに接続する、請求項１に記載の方法。

【請求項5】

前記半導体ダイの接続の後、アンダーフィルを前記半導体ダイと前記インターポーザとの間に充填する、請求項１に記載の方法。

【請求項6】

前記封入材の薄厚化において、前記封入材を研削して前記半導体ダイの上面を露出する、請求項１に記載の方法。

【請求項7】

前記ダミー基板の除去において、前記ダミー基板を研削及びエッチングして前記インターポーザの下部に対向する前記再分配層の一部を露出する、請求項１に記載の方法。

【請求項8】

バンプを前記インターポーザの下部に対向する前記再分配層に接続し、
前記バンプの接続において、アンダーバンプメタルを前記インターポーザの下部に対向する前記再分配層上に形成し、前記バンプを前記アンダーバンプメタルに接続する、請求項１に記載の方法。

【請求項9】

前記インターポーザの形成において、その上に少なくとも前記再分配層の一部が形成されるアンダーバンプメタルを形成する、請求項１に記載の方法。

【請求項10】

接続したバンプを回路基板に搭載する、請求項８に記載の方法。

【請求項11】

アンダーフィルを前記インターポーザと前記回路基板との間に充填する、請求項１０に記載の方法。

【請求項12】

カバーを前記回路基板に取り付けて前記半導体ダイを覆う、請求項１０に記載の方法。

【請求項13】

前記インターポーザの形成において、
シード層を前記ダミー基板の直上に形成し、
前記再分配層を前記シード層上に形成及びパターニングし、
前記誘電体層を前記再分配層の外側に形成し、
前記シード層を除去する、請求項１に記載の方法。

【請求項14】

前記インターポーザの形成において、
シード層を前記ダミー基板上に形成し、
アンダーバンプメタルを前記シード層の少なくとも一部の直上に形成し、
前記再分配層を前記アンダーバンプメタル上に形成及びパターニングし、
前記誘電体層を前記再分配層の外側に形成し、
直上に前記アンダーバンプメタルが形成された、前記シード層の少なくとも一部を除去する、請求項１に記載の方法。

【請求項15】

前記シード層の少なくとも一部の除去は、前記ダミー基板を除去した後に行う、請求項１４に記載の方法。

【請求項16】

半導体デバイスの製造方法であって、
再分配層と誘電体層とを備えるインターポーザをダミー基板上に形成し、
前記インターポーザから前記ダミー基板を除去し、
前記ダミー基板の除去において、前記ダミー基板を研削する、方法。

【請求項17】

前記ダミー基板の除去において、前記ダミー基板を研削及びエッチングして前記再分配層の一部を露出する、請求項１６に記載の方法。

【請求項18】

前記インターポーザの形成において、その上に少なくとも前記再分配層の一部が形成されるアンダーバンプメタルを形成する、請求項１６に記載の方法。

【請求項19】

半導体デバイスの製造方法であって、
再分配層と誘電体層とその上に少なくとも前記再分配層の一部が形成されるアンダーバンプメタルとを備えるインターポーザを形成し、
半導体ダイを前記インターポーザの上部に対向する前記再分配層に接続し、
封入材を用いて前記半導体ダイを封入し、
前記封入材を薄厚化して前記半導体ダイの上面を露出し、
バンプを前記アンダーバンプメタルに接続する、方法。

【請求項20】

前記形成において、ダミー基板上の前記再分配層及び前記誘電体層を除去し、
少なくとも一部、前記ダミー基板を研削及びエッチングして前記インターポーザの下部に対抗する前記再分配層の一部を露出することにより、前記ダミー基板を前記インターポーザから除去する、方法。

【国際調査報告】