特表2015-536581(P2015-536581A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特表2015-536581FinFET構造物およびFinFET構造物を形成する方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2015-536581(P2015-536581A)
(43)【公表日】2015年12月21日
(54)【発明の名称】FinFET構造物およびFinFET構造物を形成する方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20151124BHJP
   H01L 29/786 20060101ALI20151124BHJP
【FI】
   H01L29/78 616L
   H01L29/78 618C
   H01L29/78 617K
   H01L29/78 617T
   H01L29/78 616T
【審査請求】未請求
【予備審査請求】未請求
【全頁数】17
(21)【出願番号】特願2015-545872(P2015-545872)
(86)(22)【出願日】2013年12月6日
(85)【翻訳文提出日】2015年5月26日
(86)【国際出願番号】US2013073590
(87)【国際公開番号】WO2014089438
(87)【国際公開日】20140612
(31)【優先権主張番号】14/017,488
(32)【優先日】2013年9月4日
(33)【優先権主張国】US
(31)【優先権主張番号】13/708,126
(32)【優先日】2012年12月7日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【復代理人】
【識別番号】100110607
【弁理士】
【氏名又は名称】間山 進也
(72)【発明者】
【氏名】バスカー、ヴィーララガヴァン、エス
(72)【発明者】
【氏名】レオバンドゥン、エフェンディ
(72)【発明者】
【氏名】山下 典洪
(72)【発明者】
【氏名】イェ、チュン−チェン
【テーマコード(参考)】
5F110
【Fターム(参考)】
5F110AA02
5F110AA07
5F110CC10
5F110DD01
5F110EE09
5F110EE29
5F110EE32
5F110FF01
5F110GG28
5F110GG29
5F110HJ13
5F110HJ23
5F110HK32
5F110HM02
5F110HM04
(57)【要約】
【課題】絶縁層上にシリコン含有層を含む基板上にハードマスク層を形成することにより形成されるFinFET構造物を提供すること。
【解決手段】ハードマスク層は、シリコン含有層上に第1、第2および第3の層を含む。フィンの配列は、ハードマスク層およびシリコン含有層から形成される。ゲートは、フィンの配列の各々の長さの、部分は覆うが全体は覆わずに形成される。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース/ドレイン領域を画定する。スペーサは、ゲートの各側部上に形成され、スペーサを形成するステップが、ソース/ドレイン領域内のフィンの部分から第3の層を除去するために実施される。ハードマスク層の第2の層は、ソース/ドレイン領域内のフィンの部分から除去され、ソース/ドレイン領域内のフィンがマージされる。
【選択図】図7
【特許請求の範囲】
【請求項1】
FinFET構造物を形成する方法であって、
基板上にハードマスク層を形成するステップであって、前記基板が絶縁層上にシリコン含有層を備え、前記ハードマスク層が第1、第2および第3の層を備え、前記第1の層が前記シリコン含有層上に形成され、前記第2の層が前記第1の層上に形成され、前記第3の層が前記第2の層上に形成される、前記ハードマスク層を形成する前記ステップと、
前記ハードマスク層および前記シリコン含有層からフィンの配列を形成するステップと、
フィンの前記配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートが前記ゲートの両方の側部上にソース/ドレイン領域を画定する、前記ゲートを形成する前記ステップと、
前記ゲートの各側部上にスペーサを形成するステップであって、前記ソース/ドレイン領域内の前記フィンの部分から前記第3の層を除去するために実施される、前記スペーサを形成する前記ステップと、
前記ソース/ドレイン領域内の前記フィンの前記部分から前記ハードマスク層の前記第2の層を除去するステップと、
前記ソース/ドレイン領域内の前記フィンをマージして、前記ソース/ドレイン領域内にマージしたフィンを作り出すステップと
を含む方法。
【請求項2】
フィンの前記配列を形成する前記ステップが、シリコン含有反射防止被覆および光学的分散層処理を実施して、非デバイス区域内の過剰なフィンを除去し、残りのフィンを長さに切断するステップをさらに含む、請求項1に記載の方法。
【請求項3】
前記長さが500ナノメートルと1マイクロメートルの間である、請求項2に記載の方法。
【請求項4】
前記ゲートを形成する前記ステップが、フィンの前記配列を覆う高k金属ゲート層を形成するステップと、前記高k金属ゲート層を覆うゲート材料を形成するステップと、前記ソース/ドレイン領域内の前記フィンの前記部分から前記高k金属ゲート層および前記ゲート材料を除去するステップとをさらに含む、請求項1に記載の方法。
【請求項5】
前記ゲート材料がポリシリコンを含む、請求項4に記載の方法。
【請求項6】
前記高k金属ゲート層が、HfO、Al、またはLaのうちの1つまたは複数を含む高k誘電体を含む、請求項5に記載の方法。
【請求項7】
前記高k金属ゲート層が、TiN、TaN、TaAlN、TiCのうちの1つまたは複数を含む金属層を含む、請求項6に記載の方法。
【請求項8】
前記ゲートを形成する前記ステップが、約18nmと約22nmの間の幅を有するよう前記ゲートを形成する、請求項1ないし7のいずれか一項に記載の方法。
【請求項9】
前記第2の層を除去する前記ステップが、ウェット・エッチングを実施して、前記ソース/ドレイン領域内の前記フィンの部分から前記ハードマスク層の前記第2の層を除去するステップをさらに含む、請求項1ないし8のいずれか一項に記載の方法。
【請求項10】
前記ウェット・エッチングを実施して前記第2の層を除去する前記ステップが、前記フィンをマージする前に前洗浄も実施する、請求項9に記載の方法。
【請求項11】
前記フィンがマージする前に約8nmと約12nmの間の幅を有する、請求項1ないし10のいずれか一項に記載の方法。
【請求項12】
前記フィンをマージして前記マージしたフィンを作り出す前記ステップが、インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施するステップをさらに含む、請求項1ないし11のいずれか一項に記載の方法。
【請求項13】
前記シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施する前記ステップが、n型ドーパントを使用し、
前記FinFET構造物がNFET構造物である、
請求項12に記載の方法。
【請求項14】
前記結晶性シリコン層がp型ドーパントでドープされる、請求項13に記載の方法。
【請求項15】
シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施する前記ステップが、p型ドーパントを使用し、
前記FinFET構造物がPFET構造物である、
請求項12に記載の方法。
【請求項16】
前記結晶性シリコン層がn型ドーパントでドープされる、請求項15に記載の方法。
【請求項17】
前記スペーサが第1のスペーサであり、前記第1のスペーサの各々の露出した側部上に第2のスペーサを形成するステップをさらに含む、請求項1ないし16のいずれか一項に記載の方法。
【請求項18】
前記第1のスペーサの各々の露出した側部上に前記第2のスペーサを形成する前記ステップが、前記フィンから前記ソース/ドレイン領域内の前記第1の層を除去するステップをさらに含む、請求項17に記載の方法。
【請求項19】
前記第2のスペーサを形成する前記ステップに続けて、少なくとも1回のアニールを実施するステップをさらに含む、請求項17に記載の方法。
【請求項20】
前記少なくとも1回のアニールがスパイク・アニールまたはレーザ・アニールのうちの一方または両方を含む、請求項19に記載の方法。
【請求項21】
前記フィンの直立部が、埋込酸化物から始まり、距離で分離される、請求項1ないし20のいずれか一項に記載の方法。
【請求項22】
前記第1および第3の層がシリコン窒化物を含み、前記第2の層がシリコン酸化物を含む、請求項1ないし21のいずれか一項に記載の方法。
【請求項23】
FinFET構造物であって、
絶縁層上にシリコン含有層を備える基板と、
前記シリコン含有層を備えるように形成されるフィンの配列と、
フィンの前記配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートの両方の側部上にソース/ドレイン領域を画定する、前記ゲートと、
前記ゲートの各側部上のスペーサであって、前記スペーサおよび前記ゲートが、前記配列内の前記フィン上に形成されるハードマスク層を覆い、前記ハードマスク層が前記シリコン含有層上に第1、第2および第3の層を備え、前記第1の層が前記シリコン含有層上に形成され、前記第2の層が前記第1の層上に形成され、前記第3の層が前記第2の層上に形成される、前記スペーサと、
前記ソース/ドレイン領域内のマージしたフィンであって、前記ハードマスク層の少なくとも前記第2および第3の層が、前記ソース/ドレイン領域内の前記フィンの部分を覆わない、前記マージしたフィンと
を備える、構造物。
【請求項24】
前記マージしたフィンが、前記ゲートの長手軸に垂直に、500ナノメートルと1マイクロメートルの間の長さを有する、請求項23に記載の構造物。
【請求項25】
前記ゲートが、フィンの前記配列を覆う高k金属ゲート層と、前記高k金属ゲート層を覆うゲート材料とをさらに備える、請求項23に記載の構造物。
【請求項26】
前記ゲート材料がポリシリコンを含む、請求項25に記載の構造物。
【請求項27】
前記高k金属ゲート層が、HfO、Al、またはLaのうちの1つまたは複数を含む高k誘電体を含む、請求項26に記載の構造物。
【請求項28】
前記高k金属ゲート層が、TiN、TaN、TaAlN、TiCのうちの1つまたは複数を含む金属層を含む、請求項27に記載の構造物。
【請求項29】
前記ゲートが、長手軸に垂直に、約18nmと約22nmの間の幅を有する、請求項23ないし28のいずれか一項に記載の構造物。
【請求項30】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがn型ドーパントでドープされ、
前記FinFET構造物がNFET構造物である、
請求項23ないし29のいずれか一項に記載の構造物。
【請求項31】
シリコン含有層が、p型ドーパントを含む結晶性シリコン層を備える、請求項30に記載の構造物。
【請求項32】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがp型ドーパントでドープされ、
前記FinFET構造物がPFET構造物である、
請求項23ないし26のいずれか一項に記載の構造物。
【請求項33】
前記結晶性シリコン層がn型ドーパントでドープされる、請求項32に記載の構造物。
【請求項34】
前記スペーサが第1のスペーサであり、前記第1のスペーサの各々の露出した側部上に形成される第2のスペーサをさらに備える、請求項23ないし33のいずれか一項に記載の構造物。
【請求項35】
前記第1および第3の層がシリコン窒化物を含み、前記第2の層がシリコン酸化物を含む、請求項23ないし34のいずれか一項に記載の構造物。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的にFinFET(フィンを有する電界効果トランジスタ、FET)に関し、より詳細には、FinFETで、フィン侵食(fin erosion)を防止することおよびEPI(エピタキシャル)オーバーバーデン(overburden)を制限することに関する。
【0002】
本開示の最後に略称のリストが提示される。このリストは、本明細書および図面に使用される略称の多くを含む。
【背景技術】
【0003】
FinFETのゲート上に第1の組のスペーサ(「スペーサ1」)を形成するためのRIE期間のフィン侵食は、SOI FinFETにおける主要な問題の1つである。スペーサ・プルダウン(spacer pull down)期間のフィン攻撃(fin attack)は、活性なキャリア量の減少およびアクセス抵抗の増加をもたらす。すなわち、スペーサ・プルダウンとは、スペーサ材料がゲートの側部上にスペーサとして残されるような、スペーサ材料の(例えば、RIEを介した)除去である。RIEは等方性であり、そのためスペーサ・プルダウンは、一定の区域をオーバー・エッチする可能性がある。したがって、このプルダウンのためのRIEは、典型的には、Siフィンも攻撃し、そのため、(フィンは、少なくともゲート領域内のゲート材料により保護されるので)S/D区域内のフィン高は、ゲート領域内のフィン高よりも低い。S/D領域内のSiフィンからの材料の除去は、活性なキャリア量の減少およびアクセス抵抗の増加をもたらす。ハードウェアのデータは、ソース/ドレイン領域内のフィンへのSi損失を最小化することによって、Rext(外部抵抗)減少でIeff(有効スイッチング電流)が改善することを示唆する。
【0004】
さらに、SD領域内のフィンの頂部上の、エピタキシャル過成長を減少させることが重要である。マージしたフィンを作り出すための、フィンの側部からのSiの横方向成長が、フィンの頂部からのSiの垂直方向成長も引き起こすとき、過剰なエピタキシャル・オーバーバーデンが起こる。過剰なエピタキシャル・オーバーバーデンは、PC(例えばゲート)からエピタキシャル過成長への周縁容量(fringing capacitance)の増加をもたらす。オーバーバーデンは、ゲート上の第2の組のスペーサ(「スペーサ2」)の形状にも影響を及ぼし、ゲートからS/D領域への短絡をもたらす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、フィン侵食を防止し、およびEPIオーバーバーデンを制限するために、絶縁層上にシリコン含有層を含む基板上にハードマスク層を形成し、形成されるFinFET構造物を提供する。
【課題を解決するための手段】
【0006】
例示的な実施形態では、FinFET構造物を形成するための方法が開示される。方法は、基板上にハードマスク層を形成するステップを含む。基板は、絶縁層上にシリコン含有層を備える。ハードマスク層は、第1、第2および第3の層を備える。第1の層は、シリコン含有層上に形成され、第2の層は、第1の層上に形成され、第3の層は、第2の層上に形成される。方法は、ハードマスク層およびシリコン含有層からフィンの配列を形成するステップと、フィンの配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップとを含む。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース/ドレイン領域を画定する。方法は、ゲートの各側部上にスペーサを形成するステップであって、ソース/ドレイン領域内のフィンの部分から第3の層を除去するために実施される、スペーサを形成するステップと、ソース/ドレイン領域内のフィンの部分からハードマスク層の第2の層を除去するステップと、ソース/ドレイン領域内にマージしたフィンを作り出すためにソース/ドレイン領域内のフィンをマージするステップとを含む。
【0007】
別の例示的な実施形態では、FinFET構造物が開示される。FinFET構造物は、絶縁層上にシリコン含有層を含む基板と、シリコン含有層を含むように形成されるフィンの配列とを含む。FinFET構造物は、フィンの配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートを含む。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース/ドレイン領域を画定する。FinFET構造物は、ゲートの各側部上にスペーサを含み、スペーサおよびゲートは、配列内のフィン上に形成されるハードマスク層を覆う。ハードマスク層は、シリコン含有層上に第1、第2および第3の層を含む。第1の層は、シリコン含有層上に形成される。第2の層は、第1の層上に形成される。第3の層は、第2の層上に形成される。FinFET構造物は、ソース/ドレイン領域内にマージしたフィンを含み、少なくともハードマスク層の第2および第3の層は、ソース/ドレイン領域内のフィンの部分を覆わない。
【図面の簡単な説明】
【0008】
図1】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図2】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図3】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図4】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図5】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図6】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の側面図である。
図7】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図である。
図8】例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の側面図である。
【発明を実施するための形態】
【0009】
本発明では、スペーサ・プルダウン期間のフィン侵食を防止し、EPIオーバーバーデンを制限する技法が提案される。これらは、例示的な実施形態では、フィンの頂部上に窒化物−酸化物−窒化物(NON)複合ハードマスクを形成することにより達成される。頂部SiNおよび酸化物のキャップがPC/スペーサ1RIEからのフィン侵食を防止する。また、底部SiN HMが、フィンの頂部からのエピタキシャル成長を制限し、したがって、エピタキシャル・オーバーバーデンを最小化する助けとなる。
【0010】
図1から図4は、例示的な実施形態による、FinFET構造物形成の様々なステージにおける半導体材料100の斜視図である。図1は、FinFET構造物形成の初期のステージを図示する。詳細には、図1は、a−SiマンドレルおよびMLD(分子層堆積)SITスペーサ形成の前の、NONキャップ堆積を図示する。MLDを使用するのは、他の技法よりも良好な共形性を達成するためである。MLDの例示的な実施形態は、シリコン窒化物(SiN)の薄い層を堆積するために、ミニバッチ炉で使用される、ジクロロシラン(DCS)およびアンモニア(NH3)の交番処理を含む。図1では、半導体材料100の基板105は、絶縁するBOX層110を含む。結晶形態のSiを含有するSOI層120が、BOX層110上に、BOX層110と接触して形成される。SOI層120は、ドープされても、ドープされなくてもよい。例えば、いくつかの低閾値電圧(Vt)デバイスは、ドープされなくてよく、一方いくつかの高閾値デバイスは、ドープされてよい。SOI層120の例示的な厚さは、25nm以上である。ドーパントとしては、例えば、NFET用にホウ素、または例えば、PFET用にリンが挙げられる。NON層(例えば、「NONキャップ」)130は、SOI層120上に、SOI層120と接触して形成される。NON層130は、多層ハードマスクである。NON層130内の層についての、例示的な層および例示的な理由は、下でより詳細に記載される。例では、NON層130は、SOI層120上に、SOI層120と接触して形成される第1の層(例えば、第1のSiN層)140、第1のSiN層140上に、第1のSiN層140と接触して形成される第2の層(例えば、酸化物層)150、酸化物層150上に、酸化物層150と接触して形成される第3の層(例えば、第2のSiN層)160を備える。例示的な実施形態では、層140、150、160の各々は、10nm(ナノメートル)以下であるが、層は、より厚くてもよい。
【0011】
図2は、FinFET構造物処理の、図1に図示されるステージの後のステージを図示する。詳細には、この例は、SITスペーサ・エッチングおよびマンドレル・プル(mandrel pull)、その後に続くFHリソグラフィを図示する。FHは、マンドレルを画定するために使用されるマスク層のことをいう。すなわち、半導体材料100は、a−Si層230を形成した後、それに続いて、a−Siのマンドレル210を形成するために(例えばエッチングを介した)除去して示されており、a−Siのマンドレル210のうちの2つ(210−1および210−2)が示される。a−Siのマンドレル210の形成は、本明細書では、マンドレル・プルと呼ばれる。SITスペーサ220−1および220−2は、各マンドレル210上に形成される。各SITスペーサは、およそピッチ240離れて形成される。形成は、スペーサ層の堆積と(SITスペーサ220は、SiNで作られてよい)、それに続くRIEなどのSITスペーサ・エッチングを含む。BOX層110の表面111(図3参照)に対するNON層130およびSOI層120のエッチングを含む、フィンを形成するのに使用されるSITスペーサ・エッチングがSITスペーサ220を除去してフィン310を形成することが可能であるように、厚さ221は、(SITスペーサRIEのように)規定される。例では、厚さ221は、約20nmである。
【0012】
FHリソグラフィは、少なくとも、マンドレル210および対応するSITスペーサ220を長さ(「L1」)に切断するように実施される。SITスペーサ220は、フィンの範囲を(少なくとも部分的に)規定する(図3参照)。
【0013】
図3は、例えばRIEを介したマンドレル210の除去後の半導体材料100を図示する。NON層130の除去およびSITスペーサ220の除去のように、SOI層120内のSiの除去が起こるように、RIEが設計される。RIEは、BOX層110上で、例えば表面111において停止する。したがって、SITスペーサ220は、少なくとも部分的に、SITスペーサ220が対応するフィン310の範囲およびフィンの配列340を画定する。すなわち、マンドレル210−1のSITスペーサ220−1は、少なくとも部分的にフィン310−1の範囲を画定し、マンドレル210−1のSITスペーサ220−2は、少なくとも部分的にフィン310−2の範囲を画定し、マンドレル210−2のSITスペーサ220−1は、少なくとも部分的にフィン310−3の範囲を画定し、マンドレル210−2のSITスペーサ220−2は、少なくとも部分的にフィン310−4の範囲を画定する。デバイス区域外の区域に生じるフィンもあってよい。したがって、Si−ARCおよびODL処理は、過剰なフィンを除去し、また残りのフィンを正しい長さに切断するように実施されうる。
【0014】
この例では、フィンの配列340は、第1の軸(Y)に沿って互いに平行であり、第2の軸(X)に沿って(例えば、中心から中心が)フィンのピッチ240、距離dだけ離れた4つのフィン310を有する。各フィン310は、幅W1および長さL2を有し、長さL2は、W1よりもはるかに大きい。W1は、8〜12nmの範囲である。L2は500nmから1μmの範囲にある。フィン310の各々は、長軸および各フィンに対して平行な側部370を有し、フィン310の長手方向端部に側部380を有する。
【0015】
配列340は、FinFET構造物300の部分を形成する。フィン310の各々は、フィンの頂部330を覆うNON層130を依然として有する。
【0016】
図4は、PC/HKMG層410を形成した後、それに続けて、ゲート420を形成する、またS/D領域440を画定する、ゲート材料層425のゲート・パターン形成をした半導体材料100を図示する。HKMG層410が形成され、次いで(例えば、ポリシリコンを含む)ゲート材料層425が形成される。HKMG層410は、HfO、Al、Laであってよい高k誘電体を含んでよく、金属層の候補は、例として、TiN、TaN、TaAlN、TiCが挙げられる。(HKMG層410およびゲート420をパターン形成するための)PC RIEは、BOX層110の表面11上およびSiNキャップ(すなわち、第2のSiN層160)上で停止して、フィンの酸化物層150の侵食を防止する。すなわち、第2のSiN層160は、ゲート420のパターン形成期間に、フィン侵食を防止する。PC RIEは、例えば、側部445がS/D領域440に面し、側部450がフィンの側部に平行であるようにゲート420を形成することにより、ゲート420の範囲を画定する。ゲート420は、幅W2を有し、ゲート領域460に形成される。W2は、およそ18〜22nmであってよい。ゲート420は、典型的には、軸475が、W2/2およびL2/2に(例えば、Y軸に沿って)位置するように配置される。言い換えると、軸475がY軸上のゼロに位置する場合、ゲート420は、+Y方向および−Y方向の各々にW2/2延び、各フィン310は、+Y方向および−Y方向の各々にL2/2延びる。
【0017】
図5および図6を参照すると、図5は、例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の斜視図であり、図6は例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料の(図5に示される矢印6により表示される)側面図である。FinFET構造物300は、ゲート材料層425の側部445上へのiRADのスペーサ510の形成後が示される。iRADのスペーサ510(例えば、「スペーサ1」)は、スペーサ510が形成されるスペーサ層用に非常に共形な層および高密度なフィルムを作り出す、iRADプロセスを介して(例えば、SiN)層を形成することにより形成される。スペーサ510は、各々が表面530を有しており、スペーサ・プルダウンのため、およびS/D領域540内の頂部SiNキャップ(すなわち、例では第2のSiN層である第3の層160)を除去するためのスペーサRIEを実施し、その後ISDエピタキシャル成長することにより形成される。スペーサRIEは、酸化物層150の上面550上で終了し、第2のSiN層160がS/D領域540で除去される。LPCVDなど、iRAD以外の技法をスペーサ510を作り出すために使用することができる。しかし、第2のSiN層160は、ゲート材料層425の両方の側部445上、およびHKMG層410の下に形成されるiRADのスペーサ510の下に残る。
【0018】
ここで、図7および図8を参照すると、図7は、例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料100の斜視図であり、図8は、例示的な実施形態による、FinFET構造物形成の一ステージにおける半導体材料100の側面図である。第2の層150は、マージしたエピタキシャル成長のためのエピタキシ前洗浄(epitaxy preclean)の期間に除去される。第2の層150は、例えばHFウェット・エッチングを使用して除去されうる酸化物層150であってよい。BOX層110に(例えば、酸化物層150の厚さについてといった)何らかの影響がある可能性があるが、BOX層110上の酸化物層150の典型的な厚さ(例えば、10nm)の損失の影響は小さいはずである。マージしたエピタキシャル成長は、S/D領域440内にマージしたフィン区域610および元々のフィン310(例えば、元々のフィン310のSOI層120)を含む、マージしたフィン620を作り出す。マージしたエピタキシャル成長のための例示的な技法は、インサイチュ・ドープされるSiエピタキシャル成長プロセスである。マージしたエピタキシャル成長は、拡張ドライブイン(extension drive-in)および接合形成のためのドーパント源の目的に役立つ。使用されるドーパントは、例えばNFET用のリン、または例えばPFET用のホウ素であってよい。マージしたフィン区域610は、フィン310の側部370から水平に成長することにより生じる。第1のSiN層140は、フィン310の頂部330からのエピタキシャル成長を防止し、したがって、エピタキシャル・オーバーバーデンを最小化する助けをする。構成に応じて、フィン310の側部380上に、何らかのエピタキシャル成長がある可能性があることに留意されたい。しかし、このエピタキシャル成長は、問題があるとは予想されない(第1のSiN層140なしでも生じることになる)。
【0019】
第1の(例えば、SiN)層140は、除去されてもよく、除去されなくてもよいが、典型的には、この層は除去されることになる。例えば、典型的には、第2のスペーサ(「スペーサ2」)形成(例えば、堆積およびエッチング)があり、このエッチング・プロセスを、第1のSiN層140を除去するために使用することができる。第2のスペーサは、SiNからなってよい。S/D注入があってよい。拡張部オーバーラップのために、S/D領域440からチャネル領域621に向かってドーパントをドライブすること、またはフィン310のSOI層120の中にドーパントをドライブすること、あるいはその両方のため、S/D熱処理(例えば、スパイク・アニール)もあってよく、ドーパントの活性化のためのレーザ・アニールもあってよい。典型的には、インサイチュ・ドープされるエピタキシャル・プロセスおよびその後のS/D注入の両方が使用される。
【0020】
本発明は、本発明の好ましい実施形態に関して具体的に示され、記載されてきたが、当業者であれば、本発明の精神および範囲から逸脱することなく、形状および詳細において、上記および他の変更がなされうることが理解されよう。したがって、本発明は、記載され図示された正確な形状および詳細に限定されるべきではなく、添付の特許請求の範囲に含まれることが意図される。
【0021】
本明細書または図面あるいはその両方に見いだされうる以下の略称は、以下のように規定される。
ARC 反射防止被覆
a−Si アモルファス・シリコン
BOX 埋込酸化物
EPI または epi エピタキシャル
FET 電界効果トランジスタ
HF フッ化水素酸
HKMG 高k金属ゲート
Ieff 有効スイッチング電流
iRAD インサイチュ・ラジカル・アシスト堆積
LPCVD 低圧化学気相堆積
MLD 多層堆積
NFET n型(例えば、負チャネル)FET
NON 窒化物酸化物窒化物
ODL 光学的分散層
PFET p型(例えば、正チャネル)FET
iRAD インサイチュ・ラジカル・アシスト堆積
Rext 外部抵抗
RIE 反応性イオン・エッチング
S/D ソース/ドレイン
Si−ARC シリコン含有ARC
SIT 側壁像転写
SOI シリコン・オン・インシュレータ
図1
図2
図3
図4
図5
図6
図7
図8
【手続補正書】
【提出日】2015年6月30日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
FinFET構造物を形成する方法であって、
基板上にハードマスク層を形成するステップであって、前記基板が絶縁層上にシリコン含有層を備え、前記ハードマスク層が第1、第2および第3の層を備え、前記第1の層が前記シリコン含有層上に形成され、前記第2の層が前記第1の層上に形成され、前記第3の層が前記第2の層上に形成される、前記ハードマスク層を形成する前記ステップと、
前記ハードマスク層および前記シリコン含有層からフィンの配列を形成するステップと、
フィンの前記配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートが前記ゲートの両方の側部上にソース/ドレイン領域を画定する、前記ゲートを形成する前記ステップと、
前記ゲートの各側部上にスペーサを形成するステップであって、前記ソース/ドレイン領域内の前記フィンの部分から前記第3の層を除去するために実施される、前記スペーサを形成する前記ステップと、
前記ソース/ドレイン領域内の前記フィンの前記部分から前記ハードマスク層の前記第2の層を除去するステップと、
前記ソース/ドレイン領域内の前記フィンをマージして、前記ソース/ドレイン領域内にマージしたフィンを作り出すステップと
を含む方法。
【請求項2】
フィンの前記配列を形成する前記ステップが、シリコン含有反射防止被覆および光学的分散層処理を実施して、非デバイス区域内の過剰なフィンを除去し、残りのフィンを長さに切断するステップをさらに含む、請求項1に記載の方法。
【請求項3】
前記長さが500ナノメートルと1マイクロメートルの間である、請求項2に記載の方法。
【請求項4】
前記ゲートを形成する前記ステップが、フィンの前記配列を覆う高k金属ゲート層を形成するステップと、前記高k金属ゲート層を覆うゲート材料を形成するステップと、前記ソース/ドレイン領域内の前記フィンの前記部分から前記高k金属ゲート層および前記ゲート材料を除去するステップとをさらに含む、請求項1に記載の方法。
【請求項5】
前記ゲート材料がポリシリコンを含む、請求項4に記載の方法。
【請求項6】
前記高k金属ゲート層が、HfO、Al、またはLaのうちの1つまたは複数を含む高k誘電体を含む、請求項5に記載の方法。
【請求項7】
前記高k金属ゲート層が、TiN、TaN、TaAlN、TiCのうちの1つまたは複数を含む金属層を含む、請求項6に記載の方法。
【請求項8】
前記ゲートを形成する前記ステップが、約18nmと約22nmの間の幅を有するよう前記ゲートを形成する、請求項1ないし7のいずれか一項に記載の方法。
【請求項9】
前記第2の層を除去する前記ステップが、ウェット・エッチングを実施して、前記ソース/ドレイン領域内の前記フィンの部分から前記ハードマスク層の前記第2の層を除去するステップをさらに含む、請求項1ないし8のいずれか一項に記載の方法。
【請求項10】
前記ウェット・エッチングを実施して前記第2の層を除去する前記ステップが、前記フィンをマージする前に前洗浄も実施する、請求項9に記載の方法。
【請求項11】
前記フィンがマージする前に約8nmと約12nmの間の幅を有する、請求項1ないし10のいずれか一項に記載の方法。
【請求項12】
前記フィンをマージして前記マージしたフィンを作り出す前記ステップが、インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施するステップをさらに含む、請求項1ないし11のいずれか一項に記載の方法。
【請求項13】
前記シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施する前記ステップが、n型ドーパントを使用し、
前記FinFET構造物がNFET構造物である、
請求項12に記載の方法。
【請求項14】
前記結晶性シリコン層がp型ドーパントでドープされる、請求項13に記載の方法。
【請求項15】
シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるSiエピタキシャル成長プロセスを実施する前記ステップが、p型ドーパントを使用し、
前記FinFET構造物がPFET構造物である、
請求項12に記載の方法。
【請求項16】
前記結晶性シリコン層がn型ドーパントでドープされる、請求項15に記載の方法。
【請求項17】
前記スペーサが第1のスペーサであり、前記第1のスペーサの各々の露出した側部上に第2のスペーサを形成するステップをさらに含む、請求項1ないし16のいずれか一項に記載の方法。
【請求項18】
前記第1のスペーサの各々の露出した側部上に前記第2のスペーサを形成する前記ステップが、前記フィンから前記ソース/ドレイン領域内の前記第1の層を除去するステップをさらに含む、請求項17に記載の方法。
【請求項19】
前記第2のスペーサを形成する前記ステップに続けて、少なくとも1回のアニールを実施するステップをさらに含む、請求項17に記載の方法。
【請求項20】
前記少なくとも1回のアニールがスパイク・アニールまたはレーザ・アニールのうちの一方または両方を含む、請求項19に記載の方法。
【請求項21】
前記フィンの直立部が、埋込酸化物から始まり、距離で分離される、請求項1ないし20のいずれか一項に記載の方法。
【請求項22】
前記第1および第3の層がシリコン窒化物を含み、前記第2の層がシリコン酸化物を含む、請求項1ないし21のいずれか一項に記載の方法。
【請求項23】
FinFET構造物であって、
絶縁層上にシリコン含有層を備える基板と、
前記シリコン含有層を備えるように形成されるフィンの配列と、
フィンの前記配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートの両方の側部上にソース/ドレイン領域を画定する、前記ゲートと、
前記ゲートの各側部上のスペーサであって、前記スペーサおよび前記ゲートが、前記配列内の前記フィン上に形成されるハードマスク層を覆い、前記ハードマスク層が前記シリコン含有層上に第1、第2および第3の層を備え、前記第1の層が前記シリコン含有層上に形成され、前記第2の層が前記第1の層上に形成され、前記第3の層が前記第2の層上に形成される、前記スペーサと、
前記ソース/ドレイン領域内のマージしたフィンであって、前記ハードマスク層の少なくとも前記第2および第3の層が、前記ソース/ドレイン領域内の前記フィンの部分を覆わない、前記マージしたフィンと
を備える、構造物。
【請求項24】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがn型ドーパントでドープされ、
前記FinFET構造物がNFET構造物である、
請求項23に記載の構造物。
【請求項25】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがp型ドーパントでドープされ、
前記FinFET構造物がPFET構造物である、
請求項23又は24に記載の構造物。
【請求項26】
前記スペーサが第1のスペーサであり、前記第1のスペーサの各々の露出した側部上に形成される第2のスペーサをさらに備える、請求項23ないし25のいずれか一項に記載の構造物。
【請求項27】
前記第1および第3の層がシリコン窒化物を含み、前記第2の層がシリコン酸化物を含む、請求項23ないし26のいずれか一項に記載の構造物。
【国際調査報告】