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▶ コリアント・アドヴァンスド・テクノロジー・エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2016-524722(P2016-524722A)
(43)【公表日】2016年8月18日
(54)【発明の名称】空乏モードシリコン変調器のための超応答移相器
(51)【国際特許分類】
G02F 1/025 20060101AFI20160722BHJP
【ＦＩ】
G02F1/025
【審査請求】未請求
【予備審査請求】未請求
【全頁数】24
(21)【出願番号】特願2016-513918(P2016-513918)
(86)(22)【出願日】2013年10月22日
(85)【翻訳文提出日】2015年12月16日
(86)【国際出願番号】US2013066134
(87)【国際公開番号】WO2014185951
(87)【国際公開日】20141120
(31)【優先権主張番号】61/823,344
(32)【優先日】2013年5月14日
(33)【優先権主張国】US
(81)【指定国】
AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｌｉｎｕｘ
(71)【出願人】
【識別番号】515318186
【氏名又は名称】コリアント・アドヴァンスド・テクノロジー・エルエルシー
(74)【代理人】
【識別番号】100140109
【弁理士】
【氏名又は名称】小野 新次郎
(74)【代理人】
【識別番号】100075270
【弁理士】
【氏名又は名称】小林 泰
(74)【代理人】
【識別番号】100101373
【弁理士】
【氏名又は名称】竹内 茂雄
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100119781
【弁理士】
【氏名又は名称】中村 彰吾
(72)【発明者】
【氏名】リウ，ヤーン
(72)【発明者】
【氏名】バエルジョーンズ，トム
【テーマコード（参考）】
2K102
【Ｆターム（参考）】
2K102AA17
2K102BA02
2K102BB01
2K102BB04
2K102BC04
2K102CA28
2K102DA02
2K102DA05
2K102DB02
2K102DB04
2K102DD03
2K102DD09
2K102EA02
(57)【要約】
キャリア空乏化に基づくシリコン変調器の新奇な移相器設計について、実験的に確認されたモデルに基づいて、記載される。以前は無視されていた不完全なイオン化の効果が超応答移相器に著しい影響を及ぼすと思われる。２０ｄＢ／ｃｍの低い伝搬損失に関連付けられた０．３Ｖ．ｃｍの低いＶπＬ積が観察されると予想される。移相器は、注入ステップをオーバラップさせることに基づき、ドーズ量およびエネルギーがカウンタドーピングを利用してＳ字形の接合を生成するように注意深く選ばれる。この接合は、特に魅力的なＶπＬ性能指数を有し、一方で魅力的に低い静電容量および光損失を同時に達成する。この改善によって、著しく小さくできるにもかかわらず低駆動電圧を有し、挿入損失が実質的に低下したマッハ−ツェンダー変調器を構築することができる。記載された作製プロセスは、最低限の複雑さであり、特に、高解像度のリソグラフィステップを必要としない。
【特許請求の範囲】
【請求項1】
３を超える屈折率を有する半導体を備える光導波路と、
前記光導波路内に作製され、ｐ型コンタクト端子を有する半導体材料のｐ型領域と、
前記光導波路内に作製され、ｎ型コンタクト端子を有する半導体材料のｎ型領域と、
を備え、
前記ｎ型領域および前記ｐ型領域が長さ寸法(length dimension)を有する非平面(non-planar)の接合界面(junction interface)を有し、前記非平面の共通の接合が、前記光変調器半導体デバイスが動作しているときに前記光導波路における光学モードと前記接合領域の間のオーバラップを向上させる(enhance)ように、前記接合の前記長さ寸法の単位長当たりの、前記ｎ型領域と前記ｐ型領域の間の接合領域を増加させるように構成されている、光変調器半導体デバイス。
前記光導波路内に作製され、ｐ型コンタクト端子を有する半導体材料のｐ型領域と、
前記光導波路内に作製され、ｎ型コンタクト端子を有する半導体材料のｎ型領域と、
を備え、
前記ｎ型領域および前記ｐ型領域が長さ寸法(length dimension)を有する非平面(non-planar)の接合界面(junction interface)を有し、前記非平面の共通の接合が、前記光変調器半導体デバイスが動作しているときに前記光導波路における光学モードと前記接合領域の間のオーバラップを向上させる(enhance)ように、前記接合の前記長さ寸法の単位長当たりの、前記ｎ型領域と前記ｐ型領域の間の接合領域を増加させるように構成されている、光変調器半導体デバイス。
【請求項2】
前記非平面の接合界面が凸面側および凹面側を有する湾曲面(curved surface)を備える、請求項１に記載の光変調器半導体デバイス。
【請求項3】
前記湾曲面が英文字「Ｕ」、「Ｃ」および「Ｓ」の１つに似ている、請求項２に記載の光変調器半導体デバイス。
【請求項4】
前記ｐ型領域が前記非平面の接合界面の前記凹面側にあり、前記ｎ型領域が前記非平面の接合界面の前記凸面側にある、請求項２に記載の光変調器半導体デバイス。
【請求項5】
前記ｎ型領域が前記非平面の接合界面の前記凹面側にあり、前記ｐ型領域が前記非平面の接合界面の前記凸面側にある、請求項２に記載の光変調器半導体デバイス。
【請求項6】
光変調器半導体デバイスを作製する方法であって、
平面形態の半導体材料を用意するステップと、
異方性(anisotropic)エッチングによって前記半導体材料からスラブ導波路構造を形成するステップと、
前記スラブ(slab)導波路の上に絶縁体の薄層を共形的に(conformally)堆積させるステップと、
ｎ型およびｐ型の領域をそれぞれ生成するために複数の注入ステップで前記スラブ導波路にｎ型およびｐ型のドーパントを注入するステップと、
前記注入されたスラブ導波路構造をアニールするステップと、
を含み、
それによって、前記スラブ導波路構造内部に長さ寸法を有する非平面の接合界面を有するｐ型領域およびｎ型領域を形成し、前記非平面の共通の接合が、前記光変調器半導体デバイスが動作しているときに前記光導波路の光学モードと前記接合領域の間のオーバラップを向上させるように、前記接合の前記長さ寸法の単位長当たりの、前記ｎ型領域と前記ｐ型領域の間の接合領域を増加させるように構成されている、方法。
平面形態の半導体材料を用意するステップと、
異方性(anisotropic)エッチングによって前記半導体材料からスラブ導波路構造を形成するステップと、
前記スラブ(slab)導波路の上に絶縁体の薄層を共形的に(conformally)堆積させるステップと、
ｎ型およびｐ型の領域をそれぞれ生成するために複数の注入ステップで前記スラブ導波路にｎ型およびｐ型のドーパントを注入するステップと、
前記注入されたスラブ導波路構造をアニールするステップと、
を含み、
それによって、前記スラブ導波路構造内部に長さ寸法を有する非平面の接合界面を有するｐ型領域およびｎ型領域を形成し、前記非平面の共通の接合が、前記光変調器半導体デバイスが動作しているときに前記光導波路の光学モードと前記接合領域の間のオーバラップを向上させるように、前記接合の前記長さ寸法の単位長当たりの、前記ｎ型領域と前記ｐ型領域の間の接合領域を増加させるように構成されている、方法。
【請求項7】
前記平面形態の半導体材料がシリコン・オン・インシュレータ・ウェーハである、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項8】
複数の注入ステップで前記スラブ導波路にｎ型およびｐ型のドーパントを注入する前記ステップが、表１のパラメータにより行われる、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項9】
前記アニールステップが急速熱アニール（ＲＴＡ: rapid thermal annealing）を使用して行われる、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項10】
前記ｎ型領域および前記ｐ型領域の少なくとも１つに隣接する領域を、前記領域と同じ型のドーパントを用いて多量にドープすることによって、前記ｎ型領域および前記ｐ型領域の前記少なくとも１つにコンタクトが設けられる、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項11】
光変調を達成するために、カウンタドーピング(counter-doping)技法が適用され、いくつかの注入が線形に(linear fashion)組み合わさってシリコン内に非線形の形状を有するｐｎ接合を生成することを可能にする、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項12】
前記非平面の接合界面が英文字「Ｕ」、「Ｃ」および「Ｓ」の１つに形状が類似する幾何学形状を有する、請求項１１に記載の光変調器半導体デバイスを作製する方法。
【請求項13】
複数の注入ステップで前記スラブ導波路にｎ型およびｐ型のドーパントを注入する前記ステップが表２のパラメータによって行われる、請求項６に記載の光変調器半導体デバイスを作製する方法。
【請求項14】
３を超える屈折率を有する半導体を備える光導波路と、前記光導波路内に作製され、ｐ型のコンタクト端子を有する半導体材料のｐ型領域と、前記光導波路内に作製され、ｎ型のコンタクト端子を有する半導体材料のｎ型領域と、を有し、前記ｎ型領域および前記ｐ型領域が長さ寸法を有する非平面の接合界面を有する、光変調器半導体デバイスにおいて光搬送波を変調する方法であって、
前記光変調器半導体デバイスの入力ポートにおいて光搬送波を提供するステップと、
前記ｎ型コンタクト端子と前記ｐ型コンタクト端子の両端間に、前記ｐｎ接合を逆バイアスして前記ｐｎ接合の空乏領域のサイズを変えるように動作する電気信号を提供し、それによって前記光搬送波を変調する、ステップと、
前記光変調器半導体デバイスの出力ポートにおいて前記変調された光搬送波を出力信号として受信するステップと、
を含む方法。
前記光変調器半導体デバイスの入力ポートにおいて光搬送波を提供するステップと、
前記ｎ型コンタクト端子と前記ｐ型コンタクト端子の両端間に、前記ｐｎ接合を逆バイアスして前記ｐｎ接合の空乏領域のサイズを変えるように動作する電気信号を提供し、それによって前記光搬送波を変調する、ステップと、
前記光変調器半導体デバイスの出力ポートにおいて前記変調された光搬送波を出力信号として受信するステップと、
を含む方法。
【請求項15】
前記非平面の接合界面が英文字「Ｕ」、「Ｃ」および「Ｓ」の１つに形状が類似する幾何学形状を有する、請求項１４に記載の光変調器半導体デバイスにおいて光搬送波を変調する方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年５月１４日に出願した同時係属中の米国仮特許出願第６１／８２３，３４４号の優先権および利点を主張する。
【0002】
[0002]本発明は、一般に移相器、詳細には光移相器に関する。
【背景技術】
【0003】
[0003]過去十年間、高性能コンピューティングおよびデータセンタから通信帯域幅が急速に求められている（例えば、Ｇ．Ｔ．Ｒｅｅｄ，Ｇ．Ｍａｓｈａｎｏｖｉｃｈ，Ｆ．Ｙ．Ｇａｒｄｅｓ，ａｎｄ Ｄ．Ｊ．Ｔｈｏｍｓｏｎ，”Ｓｉｌｉｃｏｎ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒｓ，”Ｎａｔ．Ｐｈｏｔｏｎｉｃｓ ４（８），５１８−５２６（２０１０）参照）。シリコンフォトニクス技術は、ＣＭＯＳ技術との両立性により次世代相互接続のための低コストで信頼性のある解決策になる大きな可能性を示した（例えば、Ｙ．Ａ．Ｖｌａｓｏｖ，”Ｓｉｌｉｃｏｎ ＣＭＯＳ−ｉｎｔｅｇｒａｔｅｄ ｎａｎｏ−ｐｈｏｔｏｎｉｃｓ ｆｏｒ ｃｏｍｐｕｔｅｒ ａｎｄ ｄａｔａ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ｂｅｙｏｎｄ １００Ｇ，”ＩＥＥＥ Ｃｏｍｍｕｎ．Ｍａｇ．５０（２），６７−７２（２０１２）参照）。しかしながら、シリコンフォトニクス技術が広く採用されるために、取り組む必要のある重要な課題は、シリコンで効率的かつ高速の変調を達成する一方で、ダイ面積の消費を最小量にすることである。光学的および電気的なパワー消費量を最小化するために、シリコン変調器が低い挿入損失および駆動電圧を有する一方で、高いデータレートで動作することが期待される（例えば、Ｍｉｌｌｅｒ，Ｄ．”Ｄｅｖｉｃｅ ｒｅｑｕｉｒｅｍｅｎｔｓ ｆｏｒ ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｓ ｔｏ ｓｉｌｉｃｏｎ ｃｈｉｐｓ”．Ｐｒｏｃ．ＩＥＥＥ ９７，１１６６−１１８５（２００９）参照）。
【0004】
[0004]今日、キャリア空乏化に基づく変調器は、比較的簡単な作製プロセスおよび速い動作速度のために、データ通信用途にとって最も競争力のある手法の１つである。この手法では、注入によってＰＮ接合がリブシリコン導波路内部に形成される。ＰＮ接合の自由キャリアを激減させることによるキャリア分散効果を介して、光変調が得られる（例えば、Ｒ．Ａ．Ｓｏｒｅｆ，ａｎｄ Ｂ．Ｒ．Ｂｅｎｎｅｔｔ，”Ｅｌｅｃｔｒｏｏｐｔｉｃａｌ ｅｆｆｅｃｔｓ ｉｎ ｓｉｌｉｃｏｎ，”ＩＥＥＥ Ｊ．Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎ．２３（１），１２３−１２９（１９８７）参照）。光位相変調は、マッハツェンダー干渉計およびリング共振器などの構造によって輝度変調に変換することができる。この考え方に基づいて、２５Ｇｂ／ｓ以上で動作するシリコン変調器がいくつかのグループによって実証された（例えば、Ｌ．Ｌｉａｏ，Ａ．Ｌｉｕ，Ｄ．Ｒｕｂｉｎ，Ｊ．Ｂａｓａｋ，Ｙ．Ｃｈｅｔｒｉｔ，Ｈ．Ｎｇｕｙｅｎ，Ｒ．Ｃｏｈｅｎ，Ｎ．Ｉｚｈａｋｙ，ａｎｄ Ｍ．Ｐａｎｉｃｃｉａ，”４０ Ｇｂｉｔ／ｓ ｓｉｌｉｃｏｎ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ ｆｏｒ ｈｉｇｈ−ｓｐｅｅｄ ａｐｐｌｉｃａｔｉｏｎｓ，”Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．４３（２２），１１９６−１１９７（２００７）、Ｔ．Ｂａｅｈｒ−Ｊｏｎｅｓ，Ｒ．Ｄｉｎｇ，Ｙ．Ｌｉｕ，Ａ．Ａｙａｚｉ，Ｔ．Ｐｉｎｇｕｅｔ，Ｎ．Ｃ．Ｈａｒｒｉｓ，Ｍ．Ｓｔｒｅｓｈｉｎｓｋｙ，Ｐ．Ｌｅｅ，Ｙ．Ｚｈａｎｇ，Ａ．Ｅ．Ｌｉｍ，Ｔ．Ｙ．Ｌｉｏｗ，Ｓ．Ｈ．Ｔｅｏ，Ｇ．Ｑ．Ｌｏ，ａｎｄ Ｍ．Ｈｏｃｈｂｅｒｇ，”Ｕｌｔｒａｌｏｗ ｄｒｉｖｅ ｖｏｌｔａｇｅ ｓｉｌｉｃｏｎ ｔｒａｖｅｌｉｎｇ−ｗａｖｅ ｍｏｄｕｌａｔｏｒ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０（１１），１２０１４−１２０２０（２０１２）、Ｍ．Ｚｉｅｂｅｌｌ，Ｄ．Ｍａｒｒｉｓ−Ｍｏｒｉｎｉ，Ｇ．Ｒａｓｉｇａｄｅ，Ｊ．−Ｍ．Ｆｅｄｅｌｉ，Ｐ．Ｃｒｏｚａｔ，Ｅ．Ｃａｓｓａｎ，Ｄ．Ｂｏｕｖｉｌｌｅ，ａｎｄ Ｌ．Ｖｉｖｉｅｎ，”４０Ｇｂｉｔ／ｓ ｌｏｗ−ｌｏｓｓ ｓｉｌｉｃｏｎ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ ｂａｓｅｄ ｏｎ ａ ｐｉｐｉｎ ｄｉｏｄｅ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０（１０），１０５９１−１０５９６（２０１２）、Ｄ．Ｊ．Ｔｈｏｍｓｏｎ，Ｆ．Ｙ．Ｇａｒｄｅｓ，Ｙ．Ｈｕ，Ｇ．Ｍａｓｈａｎｏｖｉｃｈ，Ｍ．Ｆｏｕｒｎｉｅｒ，Ｐ．Ｇｒｏｓｓｅ，Ｊ．−Ｍ．Ｆｅｄｅｌｉ，ａｎｄ Ｇ．Ｔ．Ｒｅｅｄ，”Ｈｉｇｈ ｃｏｎｔｒａｓｔ ４０Ｇｂｉｔ／ｓ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｉｏｎ ｉｎ ｓｉｌｉｃｏｎ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ１９（１２），１１５０７−１１５１６（２０１１）、Ｊ．Ｄｉｎｇ，Ｈ．Ｃｈｅｎ，Ｌ．Ｙａｎｇ，Ｌ．Ｚｈａｎｇ，Ｒ．Ｊｉ，Ｙ．Ｔｉａｎ，Ｗ．Ｚｈｕ，Ｙ．Ｌｕ，Ｐ．Ｚｈｏｕ，Ｒ．Ｍｉｎ，ａｎｄ Ｍ．Ｙｕ，”Ｕｌｔｒａ−ｌｏｗ−ｐｏｗｅｒｃａｒｒｉｅｒ−ｄｅｐｌｅｔｉｏｎ Ｍａｃｈ−Ｚｅｈｎｄｅｒ ｓｉｌｉｃｏｎ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０（７），７０８１−７０８７（２０１２）、Ｌｏｎｇ Ｃｈｅｎ，Ｃｈｒｉｓｔｏｐｈｅｒ Ｒ．Ｄｏｅｒｒ，Ｐｏ Ｄｏｎｇ，ａｎｄ Ｙｏｕｎｇ−ｋａｉ Ｃｈｅｎ，”Ｍｏｎｏｌｉｔｈｉｃ ｓｉｌｉｃｏｎ ｃｈｉｐ ｗｉｔｈ １０ ｍｏｄｕｌａｔｏｒ ｃｈａｎｎｅｌｓ ａｔ ２５ Ｇｂｐｓ ａｎｄ １００−ＧＨｚ ｓｐａｃｉｎｇ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ １９，Ｂ９４６−Ｂ９５１（２０１１）、Ｊ．Ｃ．Ｒｏｓｅｎｂｅｒｇ，Ｗ．Ｍ．Ｊ．Ｇｒｅｅｎ，Ｓ．Ａｓｓｅｆａ，Ｄ．Ｍ．Ｇｉｌｌ，Ｔ．Ｂａｒｗｉｃｚ，Ｍ．Ｙａｎｇ，Ｓ．Ｍ．Ｓｈａｎｋ，ａｎｄ Ｙ．Ａ．Ｖｌａｓｏｖ，”Ａ ２５ Ｇｂｐｓ ｓｉｌｉｃｏｎ ｍｉｃｒｏｒｉｎｇ ｍｏｄｕｌａｔｏｒ ｂａｓｅｄ ｏｎ ａｎ ｉｎｔｅｒｌｅａｖｅｄ ｊｕｎｃｔｉｏｎ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０，２６４１１−２６４２３（２０１２）、Ｘｉ Ｘｉａｏ，Ｈａｏ Ｘｕ，Ｘｉａｎｙａｏ Ｌｉ，Ｙｉｎｇｔａｏ Ｈｕ，Ｋａｎｇ Ｘｉｏｎｇ，Ｚｈｉｙｏｎｇ Ｌｉ，Ｔａｏ Ｃｈｕ，Ｙｕｄｅ Ｙｕ，ａｎｄ Ｊｉｎｚｈｏｎｇ Ｙｕ，”２５ Ｇｂｉｔ／ｓ ｓｉｌｉｃｏｎ ｍｉｃｒｏｒｉｎｇ ｍｏｄｕｌａｔｏｒ ｂａｓｅｄ ｏｎ ｍｉｓａｌｉｇｎｍｅｎｔ−ｔｏｌｅｒａｎｔ ｉｎｔｅｒｌｅａｖｅｄ ＰＮ ｊｕｎｃｔｉｏｎｓ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０，２５０７−２５１５（２０１２）、およびＧｕｏｌｉａｎｇ Ｌｉ，Ｘｕｅｚｈｅ Ｚｈｅｎｇ，Ｊｉｎ Ｙａｏ，Ｈｉｒｅｎ Ｔｈａｃｋｅｒ，Ｉｖａｎ Ｓｈｕｂｉｎ，Ｙｉｎｇ Ｌｕｏ，Ｋａｎｎａｎ Ｒａｊ，Ｊｏｈｎ Ｅ．Ｃｕｎｎｉｎｇｈａｍ，ａｎｄ Ａｓｈｏｋ Ｖ．Ｋｒｉｓｈｎａｍｏｏｒｔｈｙ，”２５Ｇｂ／ｓ ｌＶ−ｄｒｉｖｉｎｇ ＣＭＯＳ ｒｉｎｇ ｍｏｄｕｌａｔｏｒ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ ｔｈｅｒｍａｌ ｔｕｎｉｎｇ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ １９，２０４３５−２０４４３（２０１１）参照）。これらの結果の大部分は、導波路内部に横方向または縦方向の簡単なＰＮ接合幾何学形状を有する移相器に基づく。
【0005】
[0005]現在一般に行われている手法に関して留意すべき重要な１つの事実は、進行波デバイスが長く、しばしば数ｍｍ以上になる傾向があるということである。これは、シリコンにおけるかなり弱い電気光学効果による。シリコンｐｎ接合に関連付けられた単位電圧当たりの位相偏移（ＦＯＭ ＶπＬによって特徴づけられる）を増加させることは可能であるが、ドーパント濃度を増加させることによってのみ可能であり、これは後で導波路損失を増加させる。この基本的なトレードオフは、他で観察され（例えば、Ｈｕｉ Ｙｕ，Ｍａｒｉａｎｎａ Ｐａｎｔｏｕｖａｋｉ，Ｊｏｒｉｓ Ｖａｎ Ｃａｍｐｅｎｈｏｕｔ，Ｄｉｅｔｍａｒ Ｋｏｒｎ，Ｋａｔａｒｚｙｎａ Ｋｏｍｏｒｏｗｓｋａ，Ｐｉｅｔｅｒ Ｄｕｍｏｎ，Ｙａｎｌｕ Ｌｉ，Ｐｅｔｅｒ Ｖｅｒｈｅｙｅｎ，Ｐｈｉｌｉｐｐｅ Ａｂｓｉｌ，Ｌｕｃａ Ａｌｌｏａｔｔｉ，Ｄａｖｉｄ Ｈｉｌｌｅｒｋｕｓｓ，Ｊｕｅｒｇ Ｌｅｕｔｈｏｌｄ，Ｒｏｅｌ Ｂａｅｔｓ，ａｎｄ Ｗｉｍ Ｂｏｇａｅｒｔｓ，”Ｐｅｒｆｏｒｍａｎｃｅ ｔｒａｄｅｏｆｆ ｂｅｔｗｅｅｎ ｌａｔｅｒａｌ ａｎｄ ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ｄｏｐｉｎｇ ｐａｔｔｅｒｎｓ ｆｏｒ ｈｉｇｈ ｓｐｅｅｄ ｃａｒｒｉｅｒ−ｄｅｐｌｅｔｉｏｎ ｂａｓｅｄ ｓｉｌｉｃｏｎ ｍｏｄｕｌａｔｏｒｓ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０，１２９２６−１２９３８（２０１２）、およびＨｕｉ Ｙｕ；Ｂｏｇａｅｒｔｓ，Ｗ．；Ｄｅ Ｋｅｅｒｓｇｉｅｔｅｒ，Ａ．，”Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｃｏｎｄｉｔｉｏｎ ｆｏｒ Ｄｅｐｌｅｔｉｏｎ−Ｔｙｐｅ Ｓｉｌｉｃｏｎ Ｏｐｔｉｃａｌ Ｍｏｄｕｌａｔｏｒｓ，”Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ，ｖｏｌ．４６，ｎｏ．１２，ｐｐ．１７６３，１７６８，Ｄｅｃ．２０１０参照）、損失・効率性能指数（例えば、Ｘｉａｏｇｕａｎｇ Ｔｕ，Ｔｓｕｎｇ−Ｙａｎｇ Ｌｉｏｗ，Ｊｕｎｆｅｎｇ Ｓｏｎｇ，Ｍｉｎｇｂｉｎ Ｙｕ，，ａｎｄ Ｇｕｏ Ｑｉａｎｇ Ｌｏ，”Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｌｏｗ ｌｏｓｓ ａｎｄ ｈｉｇｈ ｓｐｅｅｄ ｓｉｌｉｃｏｎ ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ ｕｓｉｎｇ ｄｏｐｉｎｇ ｃｏｍｐｅｎｓａｔｉｏｎ ｍｅｔｈｏｄ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ １９，１８０２９−１８０３５（２０１１）参照）（Ｆ値）が移相器の損失とＶπＬのトレードオフを特徴づけるために導入された。より低いＦ値を有する移相器は、より低い光挿入損失で同一のＶπを達成することができ、これが大いに望ましい。したがって、Ｆ値がより低い方がよい。これまでのところ、文献では、高解像度のインターディジテーションを必要としない簡単な接合幾何学形状に対するＦ値は、典型的には１０〜３０であり、（例えば、Ｗａｔｔｓ，Ｍ．Ｒ．；Ｚｏｒｔｍａｎ，Ｗ．Ａ．；Ｔｒｏｔｔｅｒ，Ｄ．Ｃ．；Ｙｏｕｎｇ，Ｒ．Ｗ．；Ｌｅｎｔｉｎｅ，Ａ．Ｌ．，”Ｌｏｗ−Ｖｏｌｔａｇｅ，Ｃｏｍｐａｃｔ，Ｄｅｐｌｅｔｉｏｎ−Ｍｏｄｅ，Ｓｉｌｉｃｏｎ Ｍａｃｈ−Ｚｅｈｎｄｅｒ Ｍｏｄｕｌａｔｏｒ，”Ｓｅｌｅｃｔｅｄ Ｔｏｐｉｃｓ ｉｎ Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ，ｖｏｌ．１６，ｎｏ．１，ｐｐ．１５９，１６４，Ｊａｎ．−Ｆｅｂ．２０１０参照）、報告された最も低いＦ値は、１．５Ｖ．ｃｍのＶπＬで１０．５ｄＢＶである（例えば、Ｘｉ Ｘｉａｏ，Ｈａｏ Ｘｕ，Ｘｉａｎｙａｏ Ｌｉ，Ｚｈｉｙｏｎｇ Ｌｉ，Ｔａｏ Ｃｈｕ，Ｙｕｄｅ Ｙｕ，ａｎｄ Ｊｉｎｚｈｏｎｇ Ｙｕ，”Ｈｉｇｈ−ｓｐｅｅｄ，ｌｏｗ−ｌｏｓｓ ｓｉｌｉｃｏｎ Ｍａｃｈ−Ｚｅｈｎｄｅｒ ｍｏｄｕｌａｔｏｒｓ ｗｉｔｈ ｄｏｐｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２１，４１１６−４１２５（２０１３）参照）。
【0006】
[0006]単純にドーパント濃度を上げることは、実際にそれほど好ましいＦメトリックにつながらない。しかしながら、交互配置された接合および「ジグザグ」接合などのより複雑な接合幾何学形状（例えば、Ｘｉ Ｘｉａｏ；Ｘｉａｎｙａｏ Ｌｉ；Ｈａｏ Ｘｕ；Ｙｉｎｇｔａｏ Ｈｕ；Ｋａｎｇ Ｘｉｏｎｇ；Ｚｈｉｙｏｎｇ Ｌｉ；Ｔａｏ Ｃｈｕ；Ｊｉｎｚｈｏｎｇ Ｙｕ；Ｙｕｄｅ Ｙｕ，”４４−Ｇｂ／ｓ Ｓｉｌｉｃｏｎ Ｍｉｃｒｏｒｉｎｇ Ｍｏｄｕｌａｔｏｒｓ Ｂａｓｅｄ ｏｎ Ｚｉｇｚａｇ ＰＮ Ｊｕｎｃｔｉｏｎｓ，”Ｐｈｏｔｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ，ＩＥＥＥ，ｖｏｌ．２４，ｎｏ．１９，ｐｐ．１７１２，１７１４，Ｏｃｔ．１，２０１２）参照）は、より好ましいＦ値を示す。これらの設計では、キャリアと光の相互作用を向上させるために単位長当たりの接合領域を意図的に増加させている。この手段によって、１６ｄＢ／ｃｍの光損失で０．２４Ｖ．ｃｍのＶπＬが理論的に予測されている（例えば、Ｚｈｉ−Ｙｏｎｇ Ｌｉ，Ｄａｎ−Ｘｉａ Ｘｕ，Ｗ．Ｒｏｓｓ ＭｃＫｉｎｎｏｎ，Ｓｉｅｇｆｒｉｅｄ Ｊａｎｚ，Ｊｅｎｓ Ｈ．Ｓｃｈｍｉｄ，Ｐａｖｅｌ Ｃｈｅｂｅｎ，ａｎｄ Ｊｉｎ−Ｚｈｏｎｇ Ｙｕ，”Ｓｉｌｉｃｏｎ ｗａｖｅｇｕｉｄｅ ｍｏｄｕｌａｔｏｒ ｂａｓｅｄ ｏｎ ｃａｒｒｉｅｒ ｄｅｐｌｅｔｉｏｎ ｉｎ ｐｅｒｉｏｄｉｃａｌｌｙ ｉｎｔｅｒｌｅａｖｅｄ ＰＮ ｊｕｎｃｔｉｏｎｓ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ １７，１５９４７−１５９５８（２００９）参照）（Ｆ＝３．８４ｄＢＶ）。これらは有望な結果であるが、この極めて低いＶπＬを達成するためには、２００ｎｍのインターディジテーション周期が必要であり、現在、ほとんどのシリコンフォトニクス注入層が比較的低い解像度のマスクによって作製されているため、これは困難を呈するであろう。これまでのところ、１９３ｎｍのリソグラフィプロセスでさえも実験的に達成された最良のＶπＬは、３５ｄＢ／ｃｍの光損失に関連付けられた０．６２Ｖ．ｃｍである（Ｆ＝２１．７ｄＢＶ）。また、光損失を低減させるために補償ドーピングおよびＰＩＰＩＮ接合幾何学形状のような他の方法が検討されたが、報告されたＶπＬは、なお比較的高く、Ｆ値は、典型的には１９ｄＢＶ以上である。
【発明の概要】
【発明が解決しようとする課題】
【0007】
[0007]光変調器の作製のために高解像度のリソグラフィを必要としない光変調器が必要である。
【課題を解決するための手段】
【0008】
[0008]一態様によれば、本発明は、光変調器半導体デバイスを主に扱う。光変調器半導体デバイスは、３を超える屈折率を有する半導体を備える光導波路と、光導波路内に作製され、ｐ型コンタクト端子を有する半導体材料のｐ型領域と、光導波路内に作製され、ｎ型コンタクト端子を有する半導体材料のｎ型領域と、を備え、ｎ型領域およびｐ型領域が長さ寸法を有する非平面の接合界面を有し、非平面の共通の接合が、光変調器半導体デバイスが動作しているときに光導波路における光学モードと接合領域の間のオーバラップを向上させるように、接合の長さ寸法の単位長当たりの、ｎ型領域とｐ型領域の間の接合領域を増加させるように構成されている。
【0009】
[0009]一実施形態において、非平面の接合界面は、凸面側および凹面側を有する湾曲面を備える。[0010]別の実施形態では、湾曲面は、英文字「Ｃ」に似ている。
【0010】
[0011]さらに別の実施形態では、湾曲面は、英文字「Ｕ」に似ている。[0012]さらに別の実施形態では、湾曲面は、英文字「Ｓ」に似ている。
[0013]さらなる実施形態では、ｐ型領域は、非平面の接合界面の凹面側にあり、ｎ型領域は、非平面の接合界面の凸面側にある。
【0011】
[0014]さらなる実施形態では、ｎ型領域は、非平面の接合界面の凹面側にあり、ｐ型領域は、非平面の接合界面の凸面側にある。[0015]別の態様によれば、本発明は、光変調器半導体デバイスを作製する方法に関する。本方法は、平面形態の半導体材料を用意するステップと、異方性エッチングによって半導体材料からスラブ導波路構造を形成するステップと、スラブ導波路の上に絶縁体の薄層を共形的に堆積させるステップと、ｎ型およびｐ型の領域をそれぞれ生成するために複数の注入ステップでスラブ導波路にｎ型およびｐ型のドーパントを注入するステップと、注入されたスラブ導波路構造をアニールするステップと、を含み、それによって、スラブ導波路構造内部に長さ寸法を有する非平面の接合界面を有するｐ型領域およびｎ型領域を形成し、非平面の共通の接合が、光変調器半導体デバイスが動作しているときに光導波路の光学モードと接合領域の間のオーバラップを向上させるように、接合の長さ寸法の単位長当たりの、ｎ型領域とｐ型領域の間の接合領域を増加させるように構成されている。
【0012】
[0016]一実施形態において、平面形態の半導体材料は、シリコン・オン・インシュレータ・ウェーハである。[0017]別の実施形態では、複数の注入ステップでスラブ導波路にｎ型およびｐ型のドーパントを注入するステップは、表１のパラメータにより行われる。
【0013】
[0018]さらに別の実施形態では、アニールステップは、急速熱アニール（ＲＴＡ）を使用して行われる。[0019]さらに別の実施形態では、ｎ型領域およびｐ型領域の少なくとも１つに隣接する領域を、この領域と同じ型のドーパントを用いて多量にドープすることによって、ｎ型領域およびｐ型領域の少なくとも１つにコンタクトが設けられる。
【0014】
[0020]さらなる実施形態では、光変調を達成するために、カウンタドーピング技法が適用され、いくつかの注入が線形に組み合わさってシリコン内に非線形の形状を有するｐｎ接合を生成することを可能にする。
【0015】
[0021]さらなる実施形態では、非平面の接合界面は、英文字「Ｕ」、「Ｃ」および「Ｓ」の１つに形状が類似する幾何学形状を有する。[0022]さらなる実施形態では、複数の注入ステップでスラブ導波路にｎ型およびｐ型のドーパントを注入するステップは、表２のパラメータにより行われる。
【0016】
[0023]別の態様によれば、本発明は、３を超える屈折率を有する半導体を備える光導波路と、光導波路内に作製され、ｐ型コンタクト端子を有する半導体材料のｐ型領域と、光導波路内に作製され、ｎ型コンタクト端子を有する半導体材料のｎ型領域と、を有し、ｎ型領域およびｐ型領域が長さ寸法を有する非平面の接合界面を有する、光変調器半導体デバイスにおいて光搬送波を変調する方法に関し、本方法は、光変調器半導体デバイスの入力ポートにおいて光搬送波を提供するステップと、ｎ型コンタクト端子とｐ型コンタクト端子の両端間に、ｐｎ接合を逆バイアスしてｐｎ接合の空乏領域のサイズを変えるように動作する電気信号を提供し、それによって光搬送波を変調するステップと、光変調器半導体デバイスの出力ポートにおいて変調された光搬送波を出力信号として受信するステップと、を含む。
【0017】
[0024]一実施形態において、非平面の接合界面は、英文字「Ｕ」、「Ｃ」および「Ｓ」の１つに形状が類似する幾何学形状を有する。[0025]本発明の前述のならびに他の目的、態様、特徴および利点は、以下の説明から、および特許請求の範囲からより明らかになるだろう。
【0018】
[0026]本発明の目的および特徴は、以下に記載された図面および特許請求の範囲を参照することによって一層よく理解され得る。図面は、必ずしも縮尺通りではなく、その代りに、全体的に、本発明の原理を示すことに重点が置かれている。図面において、様々な図全体を通して同様の部分を指すために同様の数字が使用される。
【図面の簡単な説明】
【0019】
【図1A】[0027]表１にリストされた注入およびアニール条件の後の、移相器の断面のシミュレートされたドーパント分布を示す概略図である。
【図2A】[0029]ＳＩＭＳによって測定されたボロン（三角形）およびリン（四角形）の濃度を深さの関数として示すグラフである。複数のピークのガウス関数を使用してデータポイントをフィッティングしている。
【図2B】[0030]測定された、および設計された正味のドーピングプロファイルのグラフである。
【図3A】[0031]横方向接合移相器の断面の非平面のドーピングプロファイルを示す図面である。
【図3B】[0032]測定された、およびシミュレートされた位相偏移をバイアス電圧の関数として示すグラフである。
【図3C】[0033]測定された、およびシミュレートされた接合容量をバイアス電圧の関数として示すグラフである。
【図3D】[0034]測定された、およびシミュレートされた動的損失をバイアス電圧の関数として示すグラフである。
【図4A】[0035]記載される移相器の構成を示す図面である。白線は、３Ｖの逆バイアスでの空乏領域を示す。
【図4B】[0036]推定されたＶπＬを導波路幅およびオーバラップ比の関数として示すグラフである。
【図4C】[0037]光損失を導波路幅およびオーバラップ比の関数として示すグラフである。
【図4D】[0038]接合容量を導波路幅およびオーバラップ比の関数として示すグラフである。
【図4E】[0039]固有の帯域幅を導波路幅およびオーバラップ比の関数として示すグラフである。
【図5ABC】[0040] 図５Ａは本発明の原理により作製されたデバイスを使用して構築されたマッハツェンダー干渉計の図である。 [0041] 図５ＢはＮおよびＰの注入が導波路の中心でオーバラップする、移相器用の詳細なドーピングマスクを示す図面である。 [0042] 図５Ｃは図５Ｂのドーピングマスクの一部についてのより詳細な図を示す図面である。
【図5D】[0043]導波路の中心における層の寸法を示す図面である。
【図6】[0044]本発明の原理により作製されたデバイスを使用して構築されたリング変調器の図である。
【発明を実施するための形態】
【0020】
[0045]わずか２０ｄＢ／ｃｍの光損失（Ｆ＝６ｄＢＶ）に関連付けられた０．３Ｖ．ｃｍの極めて低いＶπＬを提供するＳ字形接合幾何学形状に関する新奇な移相器の設計について記載する。接合幾何学形状の微細構造は、リソグラフィではなく注入条件によって制御され、解像度に対する要求、したがって注入マスクのコストを最小にする。
【0021】
[0046]Ｓ字形幾何学形状は、最終のアニールされたシリコン中のドーパントのその形状構成に大きく依存する。ドーパント濃度が高いため、注入の設計において一般には無視されるいくつかの効果を考慮に入れなければならない。特に、表面偏析によりもたらされるドーズ量の損失（例えば、Ｐ．Ｂ．Ｇｒｉｆｆｉｎ，Ｓ．Ｗ．Ｃｒｏｗｄｅｒ，ａｎｄ Ｊ．Ｍ．Ｋｎｉｇｈｔ ”Ｄｏｓｅ ｌｏｓｓ ｉｎ ｐｈｏｓｐｈｏｒｕｓ ｉｍｐｌａｎｔｓ ｄｕｅ ｔｏ ｔｒａｎｓｉｅｎｔ ｄｉｆｆｕｓｉｏｎ ａｎｄ ｉｎｔｅｒｆａｃｅ ｓｅｇｒｅｇａｔｉｏｎ”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６７，４８２（１９９５）参照）、および注入に基づくダメージを考慮しなければならない。表面偏析の重要性を立証し、我々の注入レシピを較正して所望の目標を達成することができるＳＩＭＳデータを示す。さらに、不完全なイオン化、すなわち高ドーズ量レベルの半導体においてよく知られている効果（例えば、Ｗｉｅｓｌａｗ Ｋｕｚｍｉｃｚ，Ｉｏｎｉｚａｔｉｏｎ ｏｆ ｉｍｐｕｒｉｔｉｅｓ ｉｎ ｓｉｌｉｃｏｎ，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌｕｍｅ ２９，Ｉｓｓｕｅ １２，Ｄｅｃｅｍｂｅｒ １９８６，Ｐａｇｅｓ １２２３−１２２７、およびＳ．Ｍ．Ｓｚｅ ａｎｄ Ｋ．Ｋ．Ｎｇ，Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ．Ｎｅｗ Ｙｏｒｋ：Ｗｉｌｅｙ，２００７，ｐｐ．７９−９０参照）を考慮しなければならないことに言及する。不完全なイオン化の効果が測定され、他の方法では以下で提示する実験データと比較して、何が著しい食い違いとなるかを説明するのに役立つ。この効果は、シリコン空乏変調器設計において、影響が小さいとして今まで無視されてきた。しかしながら、より複雑な注入構造を有するさらに高度な接合では、我々が議論する効果のすべてについての完全な理解が重要になる可能性が高まる。動作原理
[0047]以前に論じたように、高い光損失をこうむることなくシリコン移相器の変調効率を改善するための重要な考慮すべき点は、適度なドーピングレベルを維持しながら、光学モードと空乏領域の間のオーバラップを増加させることである。我々の設計では、この目標は、導波路において接合線がＳ字形のように取り巻く新奇な接合幾何学形状を実施することによって達成される。他の実施形態では、接合は、英文字の「Ｃ」または「Ｕ」に類似したやり方で成形されてもよい。従来の横方向の接合と比較して、Ｓ字形の接合幾何学形状は、単位長当たり実質的により大きな表面積を有する。このようにして、高い変調効率および比較的低い光損失を同時に達成することができる。空乏領域のサイズを変えるようにｐｎ接合を逆バイアスすることによってこの変調を起こし、したがって変調を達成することが予想される。最初に、フォトニクスファウンドリにおいてこのＳ接合をどのように作製することができるかについて述べ、次に、作製ステップについて詳細に説明する。
【0022】
[0048]光変調は、自由キャリアのプラズマ分散効果およびｐｎ界面固有のｐｎ接合ダイオードの逆バイアスに基づいて、１５５０ｎｍ〜１３１０ｎｍ近辺の自由空間の波長を有する放射に対して達成される。図１Ａに示すように、変調効果は、導波路の光学モードと接合幾何学形状間のオーバラップを最大化することによって増強される。
【0023】
[0049]図１Ａは、表１にリストされた注入およびアニール条件の後の、移相器の断面のシミュレートされたドーパント分布を示す概略図である。[0050]図１Ｂは、図１Ａの領域Ｉを通る断面でのボロン（曲線１１０）、リン（曲線１２０）の深さプロファイル、および正味のプロファイル（曲線１３０）を示すグラフである。
【0024】
[0051]作製は、２２０ｎｍの上部シリコン層および２μｍの埋込み酸化物層（ＢＯＸ）を有するＳＯＩウェーハから開始する。シリコンスラブ導波路構造は、１３０ｎｍの異方性エッチングによって画成される。結果として生じるスラブ導波路は、５００ｎｍの幅、２２０ｎｍのリブ高さ、および９０ｎｍのスラブ高さを有する。エッチング後、後続の注入ステップでのチャネリング効果を最小化するために、ＳｉＯ２の薄層（１０ｎｍ）をシリコン面の上に共形的に堆積させる。次いで、複数の注入ステップが表１にリストされた注入条件で行われる。ボロンおよびリンのビームは、４つの基本方向から異なる傾斜角でウェーハに注入される。ステップ１〜４では、７°の傾斜角を使用してイオンチャネリング効果を最小化する。ステップ５で、４５°の傾斜角を使用して、側壁に沿った電気的な接続性を保証するためにリンを導波路の右側壁に注入する。注入後、１０３０℃で５秒の急速熱アニール（ＲＴＡ）ステップを使用してドーパントを活性化する。移相器の断面のドーパントの分布は、半導体プロセスシミュレータＳｅｎｔａｕｒｕｓ Ｐｒｏｃｅｓｓを用いてシミュレートされ、図１Ｂにプロットされている。特定の注入エネルギーが表１にリストされているが、注入を、他の、わずかに修正されたエネルギーによって行い、それでもなお、有用な結果を得ることができることが知られている。例えば、表１にリストされた３２ｋｅＶのエネルギーではなく３３ｋｅＶでステップ２を行うことができる。
【0025】
【表1】
【0026】
[0052]上記のレシピでは、シリコン導波路のリブ高さおよびスラブ高さは、簡単にするため今日のフォトニクスファウンドリによって提供される典型的な値に選ばれている（例えば、Ｒ．Ｄｉｎｇ，Ｔ．Ｂａｅｈｒ−Ｊｏｎｅｓ，Ｔ．Ｐｉｎｇｕｅｔ，Ｊ．Ｌｉ，Ｎ．Ｃ．Ｈａｒｒｉｓ，Ｍ．Ｓｔｒｅｓｈｉｎｓｋｙ，Ｌ．Ｈｅ，Ａ．Ｎｏｖａｃｋ，Ｅ．Ｌｉｍ，Ｔ．Ｌｉｏｗ，Ｈ．Ｔｅｏ，Ｇ．Ｌｏ，ａｎｄ Ｍ．Ｈｏｃｈｂｅｒｇ，”Ａ Ｓｉｌｉｃｏｎ Ｐｌａｔｆｏｒｍ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｐｈｏｔｏｎｉｃｓ Ｓｙｓｔｅｍｓ，”ｉｎ Ｏｐｔｉｃａｌ Ｆｉｂｅｒ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ，ＯＳＡ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ（Ｏｐｔｉｃａｌ Ｓｏｃｉｅｔｙ ｏｆ Ａｍｅｒｉｃａ，２０１２），ｐａｐｅｒ ＯＭ２Ｅ．６参照）。導波路のＳ字形の接合幾何学形状は、注意深く制御された注入条件によって達成される。まず第１に、ボロンおよびリンの深さ（導波路の垂直方向の）プロファイルは、以下のように設計される。リンは、プロファイルが２つのピークを、すなわち一方が導波路の上部近くに、もう一方が底部近くに有するように高いエネルギーステップおよび低いエネルギーステップによって注入される。ボロンの主たるドーズ量は、プロファイルが導波路の真中に１つのピークのみを示すように単一のエネルギーによって注入される。第２に、横方向には、ボロンおよびリンの注入窓が、導波路のコアにおいてオーバラップ領域を有するように設計される。
【0027】
[0053]カウンタドーピング（例えば、Ｊ．Ｄ．Ｐｌｕｍｍｅｒ，Ｍｉｃｈａｅｌ Ｄｅａｌ，ａｎｄ Ｐ．Ｄ Ｇｒｉｆｆｉｎ ”Ｓｉｌｉｃｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ：Ｆｕｎｄａｍｅｎｔａｌｓ，Ｐｒａｃｔｉｃｅ，ａｎｄ Ｍｏｄｅｌｉｎｇ”，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，２０００参照）として知られている技法を我々の接合において利用する。この技法では、アクセプタ（ボロン）およびドナー（リンまたはヒ素）の両方がシリコンへ注入され、シリコンの極性は、アクセプタ濃度とドナー濃度との差によって最終的に決定される。シリコンは、アクセプタ濃度がドナー濃度を上回る場合は、ｐ型のように見え、ドナー濃度がアクセプタ濃度を上回る場合は、ｎ型のように見える。光学デバイスにこの技法を適用する場合、導波路の単結晶特性を維持することが重要である。これには、注入プロセスにおいて蓄積されたダメージが５×１０２１欠陥／ｃｍ３の非晶質しきい値未満であることが必要である。
【0028】
[0054]Ｓ字形接合幾何学形状の形成は、以下のように理解することができる。図１Ａに関して、横方向（ｘ方向）に、スラブ移相器は、ボロンおよびリンの注入マスクによって３つの領域に分割される。領域Ｉは、ボロンおよびリン注入の両方にさらされる。図１Ｂに示されるように、垂直方向において、リン濃度（曲線１２０）は、導波路の上部および底部近くでボロン（曲線１１０）を上回り、一方ボロン濃度は、導波路の真中近くでリンを上回るため、導波路の真中部分はＰ型のように見え、一方導波路の上部および底部はＮ型となる。移相器の左側エッジおよびシリコンスラブの左側を含む領域ＩＩは、ボロン注入にのみさらされるため、Ｐ型ドープされる。一方、導波路コアの右側エッジおよびシリコンスラブの右側を含む領域ＩＩＩは、リン注入にのみさらされるため、Ｎ型ドープされる。領域ＩＩおよびＩＩＩは、接合領域と電極を接続する電気経路として働く。アニール後、接合線は、Ｎ型ドープ領域とＰ型ドープ領域の間に形成され、導波路の中心を取り巻く。
【0029】
[0055]注入の設計では、いくつかの重要な事実が考慮に入れられる。まず第１に、ＲＴＡステップにおいて、リン原子が表面偏析によりＳｉ／ＳｉＯ２表面にトラップされ得ることが報告されている。この効果は、リンドーズ量の損失、したがって導波路の上部近くでリン濃度の減少を引き起こす。我々の設計では、低エネルギーのリン注入ステップのドーズ量を意図的に増加させて表面偏析を補償し、シリコンリブの上部が確実にＮ型になるようにする。第２に、Ｐ／Ｎのオーバラップした領域のために、ボロンおよびリンの注入によるダメージが蓄積する。注入ステップ後の蓄積されたダメージをシリコン非結晶質しきい値の５×１０２１／ｃｍ３未満に維持することが重要である。そうでなければ、シリコン層は非晶質化され、アニールステップで治すのが困難となり、余分な光損失を引き起こす。
【0030】
[0056]前述の議論から、ボロンおよびリンの深さ分布は、この設計を実施するために重要な考慮すべき点である。Ｓ字形の接合線を確実にするために、ボロンおよびリンの注入がオーバラップする領域に異なる深さの２つのＰＮ接合を形成しなければならない。注入実験を行ってプロファイル設計を確認した。注入実験では、ボロンおよびリンは、いかなるマスクを行うこともなく２２０ｎｍの厚さの上部シリコン層および１０ｎｍの厚さのスクリーニングＳｉＯ２層を有するＳＯＩウェーハに均一に注入された。エッチングステップを行わずに導波路構造を画成し、深さドーピングプロファイルの測定をより容易にした。注入およびアニールステップは、表１にリストされるものと同一である。アニール後、１０ｎｍのスクリーニングＳｉＯ２層を除去した。二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）解析を行い、ボロンおよびリンの濃度を深さの関数として特徴づけた。ボロンおよびリンのプロファイルは、ＳＩＭＳデータを図２Ａに示すような複数のピークのガウス関数でフィッティングすることによって抽出された。急速に変わる表面の化学作用が不安定なイオン収率をもたらすため、シリコンの上面近く（約２０ｎｍ）のＳＩＭＳデータは不正確である。そのため、これらのデータポイントは、フィッティングから除外された。ＳＩＭＳ測定された正味のドーピングプロファイルおよび設計されたプロファイルが、図２Ｂに示されている。見てはっきりとわかるように、２つのＰＮ接合が表面から約３５ｎｍおよび１４０ｎｍのシリコン中に形成されている。上部領域（０〜３５ｎｍ）および底部領域（１４０〜２２０ｎｍ）は、Ｎ型ドープされ、一方中間の領域（３５〜１４０ｎｍ）は、Ｐ型ドープされている。図２Ｂに示すように、測定されたドーピングプロファイルおよびシミュレートされたドーピングプロファイルは、よく一致している。この深さプロファイルによって、設計されたマスキング窓を有するスラブ導波路に同一の注入レシピが適用されると、所望のＳ接合幾何学形状を首尾よく形成することができることが期待される。移相器の性能
[0057]ここでＳ接合移相器設計の性能の分析について提示する。移相器にとっての重要なメトリックには、変調効率（ＶπＬ）、光損失、ならびに接合容量および抵抗など電気的特性が含まれる。ここで、半導体プロセスシミュレーション、電気デバイスシミュレーション、および光学モード解法を組み合わせることによってシリコン移相器の性能を正確に予測するシミュレーション技法を提示する。モデルは、初めに横方向接合シリコン移相器に関して実験的に較正され、次に、Ｓ接合移相器設計の性能およびトレードオフを分析するために使用される。
シミュレーション方法
[0058]シミュレーションフローは、半導体プロセスシミュレーションから開始する。Ｓｅｎｔａｕｒｕｓ Ｐｒｏｃｅｓｓ（Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．，７００ Ｅａｓｔ Ｍｉｄｄｌｅｆｉｅｌｄ Ｒｄ．，Ｍｏｕｎｔａｉｎ Ｖｉｅｗ，Ｃａｌｉｆｏｒｎｉａ ９４０４３−４０３３ Ｕ．Ｓ．Ａ．から入手可能なモデリングツール）を使用して、移相器作製のエッチング、注入、およびアニールステップをモデリングする。プロセスシミュレーションの最後に、導波路幾何学形状およびドーパントの空間的分布に関する情報を含む仮想移相器モデルを作成する。次に、仮想移相器モデルが、異なるバイアス電圧の下で有限要素半導体デバイスソルバＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅ（Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．，７００ Ｅａｓｔ Ｍｉｄｄｌｅｆｉｅｌｄ Ｒｄ．，Ｍｏｕｎｔａｉｎ Ｖｉｅｗ，Ｃａｌｉｆｏｒｎｉａ ９４０４３−４０３３ Ｕ．Ｓ．Ａ．から入手可能なモデリングツール）を使用して解かれる。自由電子および正孔の分布は、電子および正孔の電流連続の方程式に完全に結合されたポアソン方程式を解くことによって得られる。小信号ＡＣシミュレーションを行い、各バイアス電圧で構造の静電容量を抽出する。デバイスシミュレーション中に、以下の物理モデルが使用される。
【0031】
１．ドーピング依存および高電界飽和を含む移動度モデル、２．ドーピング依存寿命を伴うショックレー・リード・ホール再結合、および
３．不完全なイオン化モデル。
【0032】
[0059]デバイスシミュレーションが完了した後、接合容量および寄生抵抗などの電気的特性が完全に求められる。仮想移相器の変調効率および光学伝搬損を計算するために、光学モードソルバを用いて導波路の横光学モードを計算する。モードソルバは、入力としてシミュレートされた導波路幾何学形状を取り込み、自由キャリアが導波路中に存在しないと仮定する。シリコンの屈折率と比較して、自由キャリアによって引き起こされる屈折率の変化は小さいため（＜０．１％）、これはよい近似である。自由キャリアが存在する状態で、１．５５μｍの波長での屈折率の局所的な変化は、プラズマ分散公式によって予測される。
【0033】
Δｎ（ｘ、ｙ）＝−８．８×１０−２２ΔＮｅ（ｘ、ｙ）−８．５×１０−１８ΔＮｈ（ｘ、ｙ）０．８Δα（ｘ、ｙ）＝８．５×１０−１８ΔＮｅ（ｘ、ｙ）＋６．０×１０−１８ΔＮｈ（ｘ、ｙ） （１）
ここでΔＮｅ（ｘ、ｙ）およびΔＮｈ（ｘ、ｙ）は、デバイスシミュレーションから得られる自由電子および正孔の寄与である。導波路の断面の屈折率および光損失の局所的な変化がわかると、導波路の実効屈折率および光損失の全体的な変化を、モード摂動理論を適用することによって導き出すことができる（例えば、Ｂａｅｈｒ−Ｊｏｎｅｓ，Ｔ．；Ｈｏｃｈｂｅｒｇ，Ｍ．；Ｗａｌｋｅｒ，Ｃ；Ｅｒｉｃ Ｃｈａｎ；Ｋｏｓｈｉｎｚ，Ｄ．；Ｋｒｕｇ，Ｗ．；Ｓｃｈｅｒｅｒ，Ａｘｅｌ，”Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ ｔｕｎｉｎｇ ｓｅｎｓｉｔｉｖｉｔｙ ｏｆ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｏｐｔｉｃａｌ ｒｉｎｇ ｒｅｓｏｎａｔｏｒｓ，”Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ，Ｊｏｕｒｎａｌ ｏｆ，ｖｏｌ．２３，ｎｏ．１２，ｐｐ．４２１５，４２２１参照）。結果として、次式が得られる。
【0034】
【数1】
【0035】
[0060]ここで、ｎｓｉ＝３．４８は、１．５５μｍでの結晶シリコンの屈折率を表わし、Ｚ０＝３７７Ωは、自由空間のインピーダンスを表わす。Ｅ（ｘ、ｙ）およびＨ（ｘ、ｙ）は、摂動を受けてない導波路の横モデルプロファイルである。重なり積分（２）を実行した後、実効屈折率および光損失の変化は、電極に印加されたバイアス電圧の関数のみであり、このことは、自由電子および正孔の分布に暗黙に含まれていることに留意されたい。実効屈折率の変化は、移相器の変調効率の性能指数ＶπＬに容易に変換され得る。−０．５Ｖ〜０．５Ｖの小信号ＶπＬの定義に従う。
【0036】
[0061]移相器のモデリングにおいて、不完全なイオン化（Ｉ．Ｉ）が重要な役割を果たすことに言及する価値がある。室温では、ドーパントのほとんど１００％が注入後に電気的に活性化されても、ドーパント原子のごく一部分はイオン化されない。これは、フェルミ統計の結果である。基本的に、シリコンが多量にドープされ、フェルミ準位が不純物エネルギー準位に近くなると、ドナー／アクセプタのステートの一部は、電子／正孔によってそれぞれ占有され、その結果、それらのステートは、もはやドナー／アクセプタとして働かない。１Ｅ１８（１×１０１８）に近いドーピングレベルに対しては、ドーパントの約８０％のみが室温でイオン化され、（例えば、Ａｌｔｅｒｍａｔｔ，Ｐ．Ｐ．；Ｓｃｈｅｎｋ，Ａ．；Ｓｃｈｍｉｔｈｕｓｅｎ，Ｂ．；Ｈｅｉｓｅｒ，Ｇ．，”Ａ ｓｉｍｕｌａｔｉｏｎ ｍｏｄｅｌ ｆｏｒ ｔｈｅ ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅｓ ａｎｄ ｆｏｒ ｉｎｃｏｍｐｌｅｔｅ ｉｏｎｉｚａｔｉｏｎ ｉｎ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ．ＩＩ．Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｓｉ：Ａｓ ａｎｄ Ｓｉ：Ｂ ａｎｄ ｕｓａｇｅ ｉｎ ｄｅｖｉｃｅ ｓｉｍｕｌａｔｉｏｎ，”Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ，ｖｏｌ．１００，ｎｏ．１１，ｐｐ．１１３７１５，１１３７１５−７，Ｄｅｃ．２００６参照）、このことは、自由キャリア濃度が、通常仮定されるもの（１００％のイオン化）よりも２０％低い可能性があり、その結果Ｉ．Ｉのないモデルが実験から逸脱する原因となることを意味する。
【0037】
[0062]興味深いことに、ドープされたシリコンのＰＮ接合静電容量および導電率などの一部の電気的性質は、Ｉ．Ｉによって影響を受けない。接合容量については、空乏領域のフェルミ準位が不純物準位からはるか遠くにあるため、本質的に、１００％のイオン化が起こる。したがって、空乏幅はＩ．Ｉ．によって影響を受けない。導電率については、Ｉ．Ｉの効果は、測定される移動度の値に吸収され、したがって、キャリア濃度に対する補正は必要でない。シミュレーションモデルの較正
[0063]上で提示されたモデリング技法の精度を確認するために、横方向ＰＮ接合に基づいたシリコン移相器を作製した。ＶπＬ、光損失、および接合容量が、実験的に測定され、シミュレーションモデルと比較される。
【0038】
[0064]移相器は、２２０ｎｍの上部シリコンおよび２μｍのＢＯＸを有するＳＯＩウェーハ上に作製された。５００ｎｍ幅の導波路が、帯状荷重領域に９０ｎｍ厚のシリコン層を残して、異方性の部分シリコンエッチングによってパターニングされ、形成された。次いで、右半分をフォトレジストによってカバーした状態で導波路にボロンが注入された。同様に、左半分をカバーした状態で導波路の右半分にリンが注入された。横方向ＰＮ接合は、Ｐ側に２×１０１８／ｃｍ３およびＮ側に３×１０１８／ｃｍ３のほぼ均一のドーピング濃度を有するように設計される。次いで、全体構造が以前に述べたものと同様のＲＴＡステップでアニールされた。注入ステップおよびＲＴＡステップの詳細は、表２にリストされている。
【0039】
【表2】
【0040】
[0065]移相器の性能について２つのタイプの構造に基づいて実験的に特徴づけられた。第１に、移相器が両方のアームに装荷された不平衡マッハツェンダー干渉計を使用して、移相器のＶπＬおよび接合容量を測定した。ＤＣ位相偏移は、ＭＺの一方のアームにバイアス電圧を印加し、透過スペクトルの変化を記録することによって測定される。移相器の接合容量は、Ｔ．Ｂａｅｈｒ−Ｊｏｎｅｓ，Ｒ．Ｄｉｎｇ，Ｙ．Ｌｉｕ，Ａ．Ａｙａｚｉ，Ｔ．Ｐｉｎｇｕｅｔ，Ｎ．Ｃ．Ｈａｒｒｉｓ，Ｍ．Ｓｔｒｅｓｈｉｎｓｋｙ，Ｐ．Ｌｅｅ，Ｙ．Ｚｈａｎｇ，Ａ．Ｅ．Ｌｉｍ，Ｔ．Ｙ．Ｌｉｏｗ，Ｓ．Ｈ．Ｔｅｏ，Ｇ．Ｑ．Ｌｏ，ａｎｄ Ｍ．Ｈｏｃｈｂｅｒｇ，”Ｕｌｔｒａｌｏｗ ｄｒｉｖｅ ｖｏｌｔａｇｅ ｓｉｌｉｃｏｎ ｔｒａｖｅｌｉｎｇ−ｗａｖｅ ｍｏｄｕｌａｔｏｒ，”Ｏｐｔ．Ｅｘｐｒｅｓｓ ２０（１１），１２０１４−１２０２０（２０１２）に記載された方法と同様に、ＭＺＩおよび金属非埋込み構造に関するＳ１１パラメータの位相によって決定される。電極を有する単一の移相器構造を作製し、異なるバイアス電圧で光損失を特徴づけた。同一の導波路長を有するがＰ／Ｎ注入のない制御構造がリファレンスとして同時に測定される。
【0041】
[0066]テスト結果およびシミュレーションモデルとの比較が図３Ａ〜図３Ｄに提示されている。図３Ａに示される例は、図１Ａおよび図４Ａに描かれるような数１００ナノメートルではなく数１０ナノメートルのオーバラップを有する非平面の領域を有したテストプロファイルである。モデリングが測定されたデータとどのくらいよく合うかを決定するために、測定することができ、モデリングすることができるサンプルを提供するためにこのテスト構造が作製された。
【0042】
[0067]図３Ｂは、測定された、およびシミュレートされた位相偏移をバイアス電圧の関数として示すグラフである。[0068]図３Ｃは、測定された、およびシミュレートされた接合容量をバイアス電圧の関数として示すグラフである。
【0043】
[0069]図３Ｄは、測定された、およびシミュレートされた動的損失をバイアス電圧の関数として示すグラフである。[0070]ＰＮ接合は、プロットでは正バイアス電圧に対して逆バイアスされている。見てわかるように、予測された位相偏移効率は、実験データと非常によく一致している。我々のモデルでは、不完全なイオン化のため、予測された位相偏移が１５％だけ低いことに気付く。この予測された位相偏移は、この補正の結果、測定されたデータとほぼ完全に一致する。わずかな食い違いは、他のメトリックにおいて見られ、光損失（動的および静的の両方）は、予想を約２２％上回り、静電容量は、予想を１８％下回る。
Ｓ接合性能分析
[0071]移相器の性能は、較正されたモデルに基づいて分析される。我々の調査は、移相器のメトリックに対する導波路幅およびオーバラップ比の影響に焦点を当てた。導波路幅および注入オーバラップ比を調整することによって、移相器のＶπＬ、損失、および帯域幅は、異なるタイプのデバイスの要求を満たすように容易に調整され得ることを示す。ここで報告される最終的な接合性能は、観察データと比較されたシミュレーション結果から較正されるように、モデルよりも光損失が２２％高く、静電容量が１８％低いと仮定することによって、上で提示されたモデルから推定される。
【0044】
[0072]移相器の構成は、図４Ａに示されている。リブ導波路の幅は、Ｗであり、スラブ高さは、９０ｎｍである。異なる実施形態において、Ｗは、５００ｎｍ、６００ｎｍ、７００ｎｍおよび８００ｎｍであった。注入のオーバラップは、Ｄ（ボロンおよびリンの注入マスクによって画成される）である。Ｄは、Ｗよりも少なくとも１００ｎｍ小さくなるように維持され、導波路では少なくとも５０ｎｍの、Ｐ型およびＮ型がドープされるマージンを確保する。１．５Ｅ１９の濃度をターゲットとする中程度の注入Ｐ＋およびＮ＋が導電率を改善するためにスラブシリコンに施される。Ｐ＋およびＮ＋注入は、余分な光損失を低減させるために導波路のエッジから２００ｎｍ離れて配置される。電極は、導波路から７００ｎｍ離れて配置される。
【0045】
[0073]図４Ｂ〜図４Ｅは、異なる導波路幅Ｗおよびオーバラップ比Ｄ／Ｗについて移相器のシミュレートされた性能を示す。それぞれの導波路幅について、変調効率ＶπＬおよび光損失は、オーバラップする割合が増加するとともに減少する。６００ｎｍの導波路については、０．８のオーバラップ比に対して０．３Ｖ．ｃｍのＶπＬおよび２０ｄＢ／ｃｍの損失が達成されている。注入のオーバラップする長さが長いほど、結果としてＰＮ接合領域が大きくなり、したがって光学モードとのより強い相互作用が生じるため、これは予想通りである。同じオーバラップ比に対しては、光学モードが導波路のコアにより集中されるため、導波路の幅が広いほどより低いＶπＬ値を有するように見える。光損失は、オーバラップ比が増加するとともに、減少する。これは、オーバラップ領域では、Ｐ型およびＮ型のドーパントが互いに補償し合い、結果として実効的なドーピングレベルが低くなり、光損失が低減するためである。図４Ａに見られるように、オーバラップ領域または非平面の接合界面は、英文字「Ｃ」または英文字「Ｕ」のように見えてもよい。図４Ａでは、ｐ型領域は、非平面の接合界面の凹面側にあり、ｎ型領域は、非平面の接合界面の凸面側にある。ｎ型領域が非平面の接合の凹面側にあり、ｐ型領域が非平面の接合の凸面側にある同様のｐｎ接合、例えば、図４Ａに示されるものと反対方向に湾曲した非平面の接合界面を構築することも可能であると思われる。他の実施形態では、英文字「Ｓ」の形状を有する非平面の接合を作製することができる。
【0046】
[0074]移相器の固有の帯域幅は、接合容量および直列抵抗によって推定され、ｆ３ｄＢ＝ｌ／（２πＲＣ）である。接合容量は、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅにおいて小信号ＡＣシミュレーションによって得られ、直列抵抗は、シリコンスラブおよび導波路コアの周縁領域の抵抗を加えることによって推定される。結果として得られた固有の帯域幅が、図４Ｅにプロットされている。図４Ｄで見てわかるように、導波路幅およびオーバラップ比が増加するとともに、帯域幅は、主として静電容量の増加のため、相当減少する。６００ｎｍの導波路幅および０．８のオーバラップ比に対して、４２ＧＨｚの注目すべき固有の帯域幅をなおも得ることができる。必要な場合は、より高い帯域幅を容易に達成することができる。
【0047】
[0075]図４Ｂおよび図４Ｃにそれぞれ目を向けると、推定された０．３Ｖ．ｃｍの低いＶπＬ、および２０ｄＢ／ｃｍの光損失は、極めて高解像度のインターディジテーションを必要としない幾何学形状に対して、現在の記録０．６２Ｖ．ｃｍ、３６ｄＢ／ｃｍを両方の面で超える著しい改善である。
【0048】
[0076]Ｓ接合形状に基づいた新しいシリコン変調幾何学形状について説明した。表面偏析および不完全なイオン化などの二次効果を含めることによって、ドーパント分布における高ドーパント濃度および微細構造を有する領域において完全に正確となるように、シリコンｐｎ接合幾何学形状のモデリングに対する典型的な手法を較正する必要があることを示した。我々の説明した幾何学形状およびモデリングの手法は両方とも当業者に役に立つと思われる。応用例
[0077]図５Ａは、本発明の原理によって作製されたデバイスを使用して構築されたマッハツェンダー干渉計の図である。図５Ａにおいて、説明した移相器を使用するマッハツェンダー干渉計（ＭＺＩ）変調器は、左の導波路からの光入力部（光学入力部５１０）および右からの出力部（光学出力部５３０）を有する。移相器５２０は、両方のアームに装荷されている。
【0049】
[0078]図５Ｂは、ＮおよびＰの注入が導波路の中心でオーバラップする移相器に対する詳細なドーピングマスクを示す図面である。[0079]図５Ｃは、図５Ｂのドーピングマスクの一部についてのより詳細な図を示す図面である。
【0050】
[0080]図５Ｄは、導波路の中心における層の寸法を示す図面である。本図面に提示された寸法は、好ましい実施形態における典型的な寸法である。[0081]図６は、本発明の原理により作製されたデバイスを使用して構築されたリング変調器の図である。図６では、（図示される実施形態では円形の形状構成を有する）移相器に電気信号を伝えるための電気パッドが示されている。移相器内を循環する光は、電気パッドにおいて提供される電気信号によって変調され得る。移相器と光通信する光導波路の両端部に光入力ポートおよび光出力ポートが示されている。光学入力ポートに入った光は移相器を通過し、エバネッセント波によって移相器内を循環する変調された光と相互作用し、それによって、光学入力ポートから入った光を変調するする。変調された光は、光学出力ポートから出て、送信され、さもなければ変調器の外部で使用されてもよい。
定義
[0082]本明細書においてその他の方法で明示的に列挙されていない限り、電子信号または電磁信号（またはそれらの均等物）に対するいかなる言及も、非一時的な電子信号または非一時的な電磁信号を指すものと理解されるべきである。
【0051】
[0083]動作またはデータ収集の結果を記録すること、例えば、特定の周波数または波長で記録することなどは、本明細書では記憶素子、機械可読記憶媒体、または記憶装置に非一時的なやり方で出力データを書き込むことを意味すると理解され、規定される。本発明で使用することができる非一時的な機械可読記憶媒体は、電子、磁気および／または光記憶媒体、例えば、磁気フロッピー（登録商標）ディスクおよびハードディスク、一部の実施形態ではＤＶＤディスク、ＣＤ−ＲＯＭディスク（すなわち、読出し専用光記憶ディスク）、ＣＤ−Ｒディスク（すなわち、一回書込み、多数回読出し光記憶ディスク）およびＣＤ−ＲＷディスク（すなわち、書き換え可能光記憶ディスク）のいずれかを用いることができるＤＶＤ駆動装置、ＣＤ駆動装置、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、コンパクトフラッシュ（登録商標）カード、ＰＣＭＣＩＡカードまたは代替としてＳＤもしくはＳＤＩＯメモリなどの電子記憶媒体、ならびに記憶媒体を収容し、記憶媒体を読み取るおよび／または記憶媒体に書き込む電子構成部品（例えば、フロッピー（登録商標）ディスク駆動装置、ＤＶＤ駆動装置、ＣＤ／ＣＤ−Ｒ／ＣＤ−ＲＷ駆動装置もしくはコンパクトフラッシュ（登録商標）／ＰＣＭＣＩＡ／ＳＤアダプター）を含む。その他の方法で明示的に列挙されない限り、「記録」または「記録する」に対する本明細書におけるいかなる言及も、非一時的な記録または非一時的に記録することを指すものと理解される。
【0052】
[0084]機械可読記憶媒体の当業者には知られているように、データ記憶のための新しい媒体およびフォーマットは、絶えず考案されており、特に、より大きな記憶容量、より速いアクセス速度、より小さなサイズ、および記憶される情報の単位ビット当たりのより低いコストのいずれかが提供される場合、将来利用可能になる可能性のある任意の都合のよい市販の記憶媒体および対応する読み書きデバイスが、使用するのに適切になると思われる。よく知られている、より古い機械可読媒体、例えば、穿孔紙テープもしくはカード、テープもしくはワイヤへの磁気記録、印刷された文字（例えば、ＯＣＲおよび磁気的にコード化された記号）ならびに一次元および二次元バーコードなどの機械可読記号の光学または磁気読み取りも、ある一定の条件の下で使用するのに利用可能である。後で使用するために画像データの記録（例えば、メモリまたはディジタルメモリへの画像の書込み）を行うことができ、記録情報を出力として、ユーザへの表示用データとして、または後で使用するために利用可能になるデータとして使用することができる。そのようなディジタルメモリ素子またはチップは、スタンドアロンのメモリデバイスであってもよく、または対象とするデバイス内部に組み込まれてもよい。「出力データの書込み」または「メモリへの画像の書込み」は、本明細書ではマイクロコンピュータ内部のレジスタに変換されたデータを書き込むことを含むとして規定される。
【0053】
[0085]「マイクロコンピュータ」は、本明細書ではマイクロプロセッサ、マイクロコントローラおよびディジタル信号プロセッサ（「ＤＳＰ」）と同義なものとして、規定される。例えば、「ファームウェア」としてコード化されたデータ処理のための命令を含む、マイクロコンピュータによって使用されるメモリは、マイクロコンピュータチップの内部のメモリに物理的に、マイクロコンピュータ外部のメモリに、または内部および外部のメモリを組み合わせたものに存在することができると理解される。同様に、アナログ信号は、スタンドアロンのアナログディジタル変換器（「ＡＤＣ」）または１つまたは複数のＡＤＣによってディジタル化されてもよく、あるいは多重化されたＡＤＣチャネルがマイクロコンピュータパッケージ内部に存在してもよい。また、フィールド・プログラマブル・アレイ（「ＦＰＧＡ」）チップまたは特定用途向け集積回路（「ＡＳＩＣ」）チップは、ハードウェアロジック、マイクロコンピュータのソフトウェアエミュレーションにおいて、またはこの２つの組合せによって、マイクロコンピュータの機能を行うことができると理解される。本明細書に記載された発明性のある特徴のいずれかを有する装置は、完全に１つのマイクロコンピュータ上で動作することができ、または２つ以上のマイクロコンピュータを含むことができる。
【0054】
[0086]本明細書による計測の制御、信号の記録、および信号またはデータの分析に有用な汎用のプログラマブルコンピュータは、パーソナルコンピュータ（ＰＣ）、マイクロプロセッサベースのコンピュータ、ポータブルコンピュータ、または他のタイプの処理デバイスのいずれかであってもよい。汎用のプログラマブルコンピュータは、典型的には、中央処理ユニット、機械可読記憶媒体を使用して、情報およびプログラムを記録し読み取ることができる記録またはメモリユニット、有線通信デバイスまたは無線通信デバイスなどの通信端末、ディスプレイ端末など出力デバイス、ならびにキーボードなどの入力デバイスを備える。ディスプレイ端末は、タッチスクリーンディスプレイであってもよく、その場合、ディスプレイ端末はディスプレイデバイスおよび入力デバイスの両方として機能することができる。マウスもしくはジョイスティックといったポインティングデバイスなどの異なるおよび／または追加の入力デバイスが存在してもよく、発音装置、例えばスピーカ、第２のディスプレイ、もしくはプリンタなどの異なるまたは追加の出力デバイスが存在してもよい。コンピュータは、様々なオペレーティングシステムのいずれか１つ、例えば、いくつかのバージョンのＷｉｎｄｏｗｓ（登録商標）、ＭａｃＯＳ、またはＵＮＩＸ（登録商標）、あるいはＬｉｎｕｘのいずれか１つを実行することができる。汎用コンピュータの動作で得られた計算結果は、後で使用するために記憶されてもよく、および／またはユーザに表示されてもよい。少なくとも、マイクロプロセッサに基づく汎用コンピュータそれぞれは、マイクロプロセッサ内部にそれぞれの計算ステップの結果を記憶するレジスタを有し、その場合、これらの結果は、後で使用するためにキャッシュメモリに通常記憶され、それによって結果が表示され、不揮発性メモリに記録され、またはさらなるデータ処理もしくは分析において使用されることがある。
【0055】
[0087]電気および電子装置の多くの機能は、ハードウェア（例えば、ハードワイヤードロジック）で、ソフトウェア（例えば、汎用プロセッサ上で動作するプログラムにコード化されたロジック）で、およびファームウェア（例えば、必要に応じてプロセッサ上で動作するために呼び出される不揮発性メモリにコード化されたロジック）で実施されてもよい。本発明は、ハードウェア、ファームウェアおよびソフトウェアの１つの実施態様を、ハードウェア、ファームウェアおよびソフトウェアの別の１つを使用する等価な機能性の別の実施態様の代替とすることが意図されている。実施態様を伝達関数によって数学的に表わすことができる、すなわち、伝達関数を表わす「ブラックボックス」の入力端子に印加された特定の刺激に対して指定された応答が出力端子で生成される限り、伝達関数の一部もしくはセグメントを実施するハードウェア、ファームウェアおよびソフトウェアの任意の組合せを含む、伝達関数の任意の実施態様が、実施態様の少なくとも一部がハードウェアで行われる限り、本明細書で意図されている。理論的な議論
[0088]本明細書で提供される理論的な説明は正確であると思われるが、本明細書に記載され、特許請求されるデバイスの動作は、理論的な説明の正確さまたは妥当性に依存しない。すなわち、観察された結果を、本明細書に提示された理論と異なる根拠に基づいて説明することができる将来の理論的な展開は、本明細書に記載される本発明を損ねることはないであろう。
【0056】
[0089]いかなる特許、特許出願、特許出願公開、雑誌記事、本、出版された論文、または本明細書で識別される他の公に利用可能な資料も、その全体が参照により本明細書に組み込まれる。参照により本明細書に組み込まれているとは言うものの、本明細書に明示的に述べられている既存の定義、記述、または他の開示資料と矛盾するいかなる資料、またはその一部も、組み込まれている資料と本開示資料との間に矛盾が生じない限り、単に組み込まれる。矛盾する場合は、その矛盾は、本開示を優先して好ましい開示として解決されるものとする。
【0057】
[0090]図面で示されるような好ましいモードを参照して本発明について具体的に示し説明したが、特許請求の範囲によって規定されるような本発明の趣旨および範囲から逸脱せずに細部における様々な変更がなされてもよいことが当業者には理解されるだろう。
【国際調査報告】