特表2016-536781IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2016-536781(P2016-536781A)
(43)【公表日】2016年11月24日
(54)【発明の名称】インテグレートされたパワー技術における垂直トレンチＭＯＳＦＥＴデバイス
(51)【国際特許分類】
   H01L 29/78 20060101AFI20161028BHJP
   H01L 21/336 20060101ALI20161028BHJP
   H01L 27/088 20060101ALI20161028BHJP
   H01L 29/06 20060101ALI20161028BHJP
【ＦＩ】
   H01L29/78 652G
   H01L29/78 653A
   H01L29/78 658F
   H01L29/78 656D
   H01L29/78 652Z
   H01L29/78 652K
   H01L29/78 652H
   H01L29/06 301D
   H01L29/06 301V
   H01L29/78 652D
【審査請求】未請求
【予備審査請求】未請求
【全頁数】15
(21)【出願番号】特願2016-520001(P2016-520001)
(86)(22)【出願日】2014年9月26日
(85)【翻訳文提出日】2016年6月3日
(86)【国際出願番号】US2014057804
(87)【国際公開番号】WO2015050792
(87)【国際公開日】20150409
(31)【優先権主張番号】14/044,926
(32)【優先日】2013年10月3日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】グル マートゥル
(72)【発明者】
【氏名】マリー デニソン
(72)【発明者】
【氏名】サミール ペンハルカル
(57)【要約】
記載される例において、垂直のドレイン拡張されたＭＯＳトランジスタ（１１０）を有する半導体デバイス（１００）が、ディープトレンチ構造（１０４）により少なくとも２つの対向する側部で区分される少なくとも一つの垂直ドリフト領域（１０８）を画定するようにディープトレンチ構造を形成することによって形成され得る。ディープトレンチ構造は誘電性ライナー（１２４）を含む。ディープトレンチ構造は、ドリフト領域のためのＲＥＳＵＲＦ領域を形成するように空間が空けられる。垂直ゲート（１１４）が、垂直ドリフト領域（１０８）に隣接して、ディープトレンチ構造の誘電体ライナーにおいて垂直に向けられるゲートトレンチに形成される。トランジスタボディ（１１８）のためのドーパントを注入するためのボディインプラントマスクが、垂直に向けられるゲートトレンチを誘電体ライナー（１２４）に形成するためのエッチングマスクとしても用いられる。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
第１の導電型を有する半導体を含む基板、及び
垂直のドレイン拡張された金属酸化物半導体（ＭＯＳ）トランジスタ、
を含み、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、
少なくとも１ミクロンの深さの、前記基板に配置される複数のディープトレンチ構造であって、前記複数のディープトレンチ構造の各々が、前記基板に隣接する誘電体ライナーを有し、前記複数のディープトレンチ構造が実質的に等しい深さを有する、前記複数のディープトレンチ構造と、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直ドレインコンタクト領域と、
前記基板に配置される前記第２の導電型を有する垂直に向けられるドリフト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直に向けられるドリフト領域と、
前記複数のディープトレンチ構造の第１のディープトレンチ構造の前記誘電体ライナーにおいて垂直に向けられるゲートトレンチに配置されるゲート誘電体層上の垂直ゲートと、
前記垂直ゲートが前記ボディ領域より下に延在するように、前記垂直に向けられるドリフト領域の上に配置される前記第１の導電型を有し、且つ、前記ゲート誘電体層に接する、ボディ領域と、
を含む、半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、前記垂直のドレイン拡張されたＭＯＳトランジスタが更に、前記基板に配置される前記第２の導電型を有する埋め込み層を含み、前記埋め込み層が、前記垂直に向けられるドリフト領域の下に延在し、且つ、前記垂直ドレインコンタクト領域への電気的接続を成す、半導体デバイス。
【請求項5】
請求項１に記載の半導体デバイスであって、前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造の底部に近接する前記垂直ドレインコンタクト領域への電気的接続を成し、前記第１のディープトレンチ構造が、前記垂直に向けられるドリフト領域を前記垂直ドレインコンタクト領域から分離する、半導体デバイス。
【請求項6】
請求項１に記載の半導体デバイスであって、前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造により横方向に囲まれ、前記第１のディープトレンチ構造が閉ループ構成を有する、半導体デバイス。
【請求項7】
請求項６に記載の半導体デバイスであって、前記垂直ゲートが、前記垂直に向けられるドリフト領域を横方向に囲む、半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、
前記垂直に向けられるドリフト領域が第１の垂直に向けられるドリフト領域であり、
前記垂直ゲートが第１の垂直ゲートであり、
前記ゲート誘電体層が第１のゲート誘電体層であり、
前記垂直に向けられるゲートトレンチが、第１の垂直に向けられるゲートトレンチであり、
前記垂直のドレイン拡張されたＭＯＳトランジスタが更に、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造によって前記第１の垂直に向けられるドリフト領域から分離される、第２の垂直に向けられるドリフト領域を含み、第２のゲート誘電体層上の第２の垂直ゲートが、前記第１のディープトレンチ構造の前記誘電体ライナーにおける第２の垂直に向けられるゲートトレンチに配置される、
半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、半導体デバイス。
【請求項10】
請求項１に記載の半導体デバイスであって、前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、半導体デバイス。
【請求項11】
半導体デバイスを形成する方法であって、前記方法が、
第１の導電型を有する半導体を含む基板を提供すること、及び
垂直のドレイン拡張されたＭＯＳトランジスタを形成すること、
を含み、
前記垂直のドレイン拡張されたＭＯＳトランジスタを形成することが、
前記基板に、少なくとも１ミクロンの深さの実質的に等しい深さを有する複数のディープ隔離トレンチを形成することと、
複数のディープトレンチ構造を形成するために、前記基板に接する誘電体ライナーを前記ディープ隔離トレンチに形成することと、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域を形成することであって、前記垂直ドレインコンタクト領域が、前記ディープトレンチ構造の一部に隣接し、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分されることと、
前記基板に配置される前記第２の導電型を有し、前記ディープトレンチ構造の一部に隣接し、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、垂直に向けられるドリフト領域を形成することと、
前記垂直のドレイン拡張されたＭＯＳトランジスタのボディ領域のために画定される前記垂直に向けられるドリフト領域のエリアを露出させるように前記基板の上にボディインプラントマスクを形成することであって、前記ボディインプラントマスクにより露出された前記エリアが、前記ボディ領域のために画定された前記エリアに隣接する前記誘電体ライナーの上に延在することと、
ボディ領域を形成するために、前記ボディインプラントマスクにより露出された前記エリアにおける前記基板に前記第１の導電型のドーパントを注入することと、
垂直に向けられるゲートトレンチを形成するために、前記ボディインプラントマスクにより露出された前記エリアにおける前記誘電体ライナーから誘電性材料を取り除くことと、
前記垂直に向けられるゲートトレンチにゲート誘電体層を形成することと、
前記ボディ領域に近接して前記垂直に向けられるゲートトレンチに配置される前記ゲート誘電体層上に垂直ゲートを形成することと、
を含むプロセスによる、
方法。
【請求項12】
請求項１１に記載の方法であって、前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、方法。
【請求項13】
請求項１１に記載の方法であって、前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、方法。
【請求項14】
請求項１１に記載の方法であって、前記垂直のドレイン拡張されたＭＯＳトランジスタが更に、前記基板に配置される前記第２の導電型を有する埋め込み層を含み、前記埋め込み層が、前記垂直に向けられるドリフト領域の下に延在し、且つ、前記垂直ドレインコンタクト領域への電気的接続を成す、方法。
【請求項15】
請求項１１に記載の方法であって、前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造の底部に近接する前記垂直ドレインコンタクト領域への電気的接続を成し、前記第１のディープトレンチ構造が、前記垂直に向けられるドリフト領域を前記垂直ドレインコンタクト領域から分離する、方法。
【請求項16】
請求項１１に記載の方法であって、前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造により横方向に囲まれ、前記第１のディープトレンチ構造が閉ループ構成を有する、方法。
【請求項17】
請求項１６に記載の方法であって、前記垂直ゲートが、前記垂直に向けられるドリフト領域を横方向に囲む、方法。
【請求項18】
請求項１１に記載の方法であって、前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、方法。
【請求項19】
請求項１１に記載の方法であって、前記垂直ゲートが、プラナーＭＯＳトランジスタのゲートと同時に形成される、方法。
【請求項20】
請求項１１に記載の方法であって、前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して半導体デバイスに関し、特に、半導体デバイスにおけるドレイン拡張されたトランジスタに関連する。
【背景技術】
【0002】
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタは、オン状態でのトランジスタの抵抗と、トランジスタを含む基板の頂部表面においてトランジスタが占める横方向のエリアと、トランジスタの最大動作電位を制限する、トランジスタのドレインノードとソースノードとの間のブレークダウン電位とにより特徴付けられ得る。オン状態抵抗及びブレークダウン電位の所与の値のためトランジスタのエリアを低減することが望ましい場合がある。そのエリアを低減するための一つの手法は、ドリフト領域におけるドレイン電流が基板の頂部表面へ垂直に流れるように、拡張されたドレインにおいて垂直の方位にドリフト領域を構成することである。プラナープロセスを用いて半導体デバイスにおいて垂直に向けられるドリフト領域をインテグレートする一方で、製造コスト及び複雑度を所望のレベルまで制限することが課題となり得る。
【発明の概要】
【0003】
記載される例において、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスが、ディープトレンチ構造により少なくとも２つの対向する側部で区分される少なくとも一つの垂直ドリフト領域を画定するようにディープトレンチ構造を形成することによって形成され得る。ディープトレンチ構造は誘電性ライナーを含む。ディープトレンチ構造は、ドリフト領域のためのＲＥＳＵＲＦ領域を形成するように空間が空けられる。垂直ゲートが、垂直ドリフト領域に隣接して、ディープトレンチ構造の誘電体ライナーにおいて垂直に向けられるゲートトレンチに形成される。トランジスタボディのためのドーパントを注入するためのボディインプラントマスクが、垂直に向けられるゲートトレンチを誘電体ライナーに形成するためのエッチングマスクとしても用いられる。
【図面の簡単な説明】
【0004】
【図1】垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。
【0005】
【図2】垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。
【0006】
【図3A】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3B】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3C】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3D】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3E】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3F】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【図3G】製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。
【0007】
【図4】コンタクトの例示の構成を備えた半導体デバイスの断面図である。
【0008】
【図5】垂直のドレイン拡張されたＭＯＳトランジスタとプラナーＭＯＳトランジスタとを含む半導体デバイスの断面図である。
【発明を実施するための形態】
【0009】
下記の同時係属中の特許出願が参照により本願に組み込まれる。
【特許文献1】米国特許出願番号ＵＳ１４／０４４，９０９
【特許文献2】米国特許出願番号ＵＳ１４／０４４，９１５
【0010】
垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスが、トランジスタの少なくとも一つの垂直ドリフト領域を画定するようにディープトレンチ構造を形成することにより形成され得る。ディープトレンチ構造は誘電性ライナーを含む。垂直ドリフト領域は、ディープトレンチ構造により少なくとも２つの対向する側部で区分される。ディープトレンチ構造は、ドリフト領域のためのＲＥＳＵＲＦ領域を形成するために空間が空けられる。垂直ゲートが、垂直ドリフト領域に隣接して、ディープトレンチ構造の誘電体ライナーにおけるトレンチに形成される。トランジスタのボディ領域のためのドーパントを注入するためのボディインプラントマスクが、誘電体ライナーにおいて垂直に向けられるゲートトレンチを形成するためのエッチングマスクとしても用いられる。任意選択の埋め込みドレインコンタクト層が、ドレイン接続を提供するために垂直ドリフト領域に接続し得、又は垂直ドレインコンタクト領域（垂直ドリフト領域に近接する）がドレイン接続を提供し得る。少なくとも一つの例において、半導体デバイスは、垂直のドレイン拡張されたＭＯＳトランジスタとその他のトランジスタとを含む集積回路であり得る。半導体デバイスは、別の例において、垂直のドレイン拡張されたＭＯＳトランジスタが唯一のトランジスタであるディスクリートデバイスであり得る。垂直ドレインコンタクト領域は場合によっては、ディープトレンチ構造の隣り合う部分間に配置されてもよい。
【0011】
この説明の目的のため、「ＲＥＳＵＲＦ」という用語は、近傍の半導体領域における電界を低減する材料を指す。例えば、ＲＥＳＵＲＦ領域は、近傍の半導体領域とは反対の導電型の半導体領域であり得る。ＲＥＳＵＲＦ構造は、アペルらの「薄層高電圧デバイス」Philips J, Res. 35 1-13, 1980に記載されている。
【非特許文献1】Appels, et al, "Thin Layer High Voltage Devices" Philips J, Res. 35 1-13, 1980
【0012】
本開示に記載される例は、ｎチャネルデバイスを説明する。対応するｐチャネルデバイスが、ドーピング極性の適切な変更により形成され得る。図１は、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。半導体デバイス１００が、ｐ型半導体基板１０２内及び上に形成される。垂直のドレイン拡張されたＭＯＳトランジスタ１１０が、少なくとも一つのｎ型垂直ドレインコンタクト領域１０６と、ディープトレンチ構造１０４のインスタンスにより分離される近傍のｎ型の垂直に向けられるドリフト領域１０８とを画定するように基板１０２に配置されるディープトレンチ構造１０４を含む。この例では、図１に示すように、垂直に向けられるドリフト領域１０８を分離するディープトレンチ構造１０４の幾つかのインスタンスが線形構成を有し得、線形構成は閉ループトポロジーを有さない。少なくとも一つの垂直ドレインコンタクト領域１０６及び垂直に向けられるドリフト領域１０８は、基板１０２に配置されるｎ型埋め込み層１１２に接する。
【0013】
ディープトレンチ構造１０４は、１〜５ミクロンの深さ及び０．５〜１．５ミクロン幅であり得る。ディープトレンチ構造１０４は全て深さが実質的に等しい。ディープトレンチ構造１０４は、誘電体ライナー１２４を有し、任意選択の導電性中央部材１２６を有し得る。垂直に向けられるドリフト領域１０８は、ディープトレンチ構造１０４により少なくとも２つの対向する側部で区分され、ディープトレンチ構造１０４は、垂直に向けられるドリフト領域１０８のためのＲＥＳＵＲＦ領域を提供するために０．５〜２ミクロン離れて配置される。垂直ドレインコンタクト領域１０６は、ディープトレンチ構造１０４により少なくとも２つの対向する側部で区分され、ディープトレンチ構造１０４は、０．５〜２．５ミクロン離れるなど、空間が空けられ得る。
【0014】
垂直ゲート１１４及び対応するゲート誘電体層１１６が、ディープトレンチ構造１０４の誘電体ライナー１２４におけるトレンチに配置される。この例では、垂直ゲート１１４は、誘電体ライナー１２４の湾曲した部分へ横方向に延在しない。少なくとも一つのｐ型ボディ領域１１８が、垂直に向けられるドリフト領域１０８の上でゲート誘電体層１１６に接して、基板１０２に配置される。垂直ゲート１１４は、垂直に向けられるドリフト領域１０８までボディ領域１１８より下に延在する。ｎ型ソース領域１２０が、ｐ型ボディ領域１１８及びゲート誘電体層１１６に接して基板１０２に配置される。任意選択のｐ型ボディコンタクト領域が、ボディ領域１１８に接して基板１０２に配置され得る。
【0015】
ディープトレンチ構造１０４の深さは、垂直のドレイン拡張されたＭＯＳトランジスタ１１０のための所望のオペレーション電圧を提供するように調節され得る。例えば、２．５ミクロンの深さのディープトレンチ構造１０４は、３０ボルトオペレーションを提供し得る。４ミクロンの深さのディープトレンチ構造１０４は、５０ボルトオペレーションを提供し得る。垂直のドレイン拡張されたＭＯＳトランジスタ１１０のオペレーションの間、存在する場合、導電性中央部材１２６が、垂直に向けられるドリフト領域１０８におけるピーク電界を低減するように電気的にバイアスされ得る。例えば、導電性中央部材１２６は、ソース領域１２０に、ゲート１１４に、又は所望の電位を有するバイアスソースに接続され得る。垂直に向けられるドリフト領域１０８の平行するドリフト領域１０８に、垂直に向けられるドリフト領域１０８に隣接するディープトレンチ構造１０４の各誘電性ライナー１２４における垂直ゲート１１４を有する垂直のドレイン拡張されたＭＯＳトランジスタ１１０を構成することが、特定の抵抗率の所望の値を提供し得る。これは、垂直のドレイン拡張されたＭＯＳトランジスタ１１０のための、オン状態抵抗及びトランジスタエリアの積である。
【0016】
図２は、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。半導体デバイス２００が、ｐ型半導体基板２０２内及び上に形成される。垂直のドレイン拡張されたＭＯＳトランジスタ２１０が、基板２０２に配置されるディープトレンチ構造２０４を有する。ディープトレンチ構造２０４は、誘電体ライナー２２４、及び任意選択の導電性中央部材２２６を有する。ディープトレンチ構造２０４は、垂直ドレインコンタクト領域２０６を少なくとも２つの対向する側部で区分することにより少なくとも一つの垂直ドレインコンタクト領域２０６を画定し、垂直ドレインコンタクト領域２０６に近接する少なくとも一つの垂直に向けられるドリフト領域２０８を囲む。ディープトレンチ構造２０４は、垂直に向けられるドリフト領域２０８のためのＲＥＳＵＲＦ領域を提供する。図２に示すように、各垂直に向けられるドリフト領域２０８は２つのディープトレンチ構造２０４に近接する。垂直ドレインコンタクト領域２０６は、ｎ型であり、ディープトレンチ構造２０４の底部に近接する垂直ドレインコンタクト領域２０６への電気的接続を成すために、ディープトレンチ構造２０４の底部より下に延在する。ディープトレンチ構造２０４は、図２に示すように垂直のドレイン拡張されたＭＯＳトランジスタ２１０を囲み得る。ディープトレンチ構造２０４は、図１を参照して説明されたものと同じ深さ及びスペーシングを有する。
【0017】
垂直ゲート２１４及び対応するゲート誘電体層２１６が、ディープトレンチ構造２０４の誘電体ライナー２２４におけるトレンチに配置される。この例では、垂直ゲート２１４は、図２に示すように、垂直に向けられるドリフト領域２０８を横方向に囲むように誘電体ライナー２２４の湾曲した部分へ横方向に延在する。ｐ型ボディ領域２１８が、垂直に向けられるドリフト領域２０８の上でゲート誘電体層２１６に接して、基板２０２に配置される。垂直ゲート２１４は、垂直に向けられるドリフト領域２０８までボディ領域２１８より下に延在する。ｎ型ソース領域２２０が、ｐ型ボディ領域２１８及びゲート誘電体層２１６に接して基板２０２に配置される。
【0018】
垂直のドレイン拡張されたＭＯＳトランジスタ２１０のオペレーションは、図１を参照して説明したものに類似する。垂直に向けられるドリフト領域２０８をディープトレンチ構造２０４が囲むように、及び垂直に向けられるドリフト領域２０８の周りで垂直ゲート２１４が横方向に延在するように、垂直のドレイン拡張されたＭＯＳトランジスタ２１０を構成することが、垂直のドレイン拡張されたＭＯＳトランジスタ２１０のための特定の抵抗率の所望の値を提供し得る。
【0019】
図３Ａ〜図３Ｇは、製造の継続的段階における、図１又は図２の半導体デバイスなどの半導体デバイスの断面図である。図３Ａを参照すると、半導体デバイス３００が、ｐ型半導体基板３０２内及び上に形成される。基板においてディープ隔離トレンチをエッチングすること、誘電体ライナー３２４を形成すること、及び続いて任意選択で誘電体ライナー３２４上に導電性中央部材３２６を形成することにより、垂直のドレイン拡張されたＭＯＳトランジスタ３１０のディープトレンチ構造３０４が基板３０２に形成される。例えば、ディープ隔離トレンチは、基板３０２の頂部表面の上にハードマスク材料の層を形成することで始まるプロセスによって形成され得る。フォトリソグラフィによりエッチングマスクを形成することによりハードマスクが形成され得、その後、反応性イオンエッチング（ＲＩＥ）プロセスを用いてディープ隔離トレンチのために画定された領域の上のハードマスク材料を取り除くことが続く。ハードマスクをパターニングした後、ＢｏｓｃｈディープＲＩＥプロセス又は連続的ディープＲＩＥプロセスなどの異方性エッチプロセスを用いて、ディープ隔離トレンチにおける基板３０２から材料が取り除かれる。
【0020】
一例において、誘電体ライナー３２４は、熱成長された二酸化シリコンを含み得る。誘電体ライナー３２４はまた、化学気相成長（ＣＶＤ）プロセスによって形成される、二酸化シリコン、シリコン窒化物、及び／又はシリコンオキシナイトライドなどの誘電性材料の一つ又はそれ以上の層を含み得る。一例において、導電性中央部材３２６が、ＳｉＨ４ガスを５８０℃〜６５０℃の温度で低圧力リアクター内で熱分解させることによって形成される、通常はポリシリコンと称される、多結晶シリコンを含み得る。ポリシリコンは、所望の電気抵抗を提供するために形成の間ドープされ得る。充填されるディープ隔離トレンチが、ディープトレンチ構造３０４を形成する。誘電体ライナー３２４の形成からの基板３０２の頂部表面の上の不要な誘電体材料、及び導電性中央部材３２６の形成からの基板３０２の頂部表面の上の不要な導電性材料は、エッチバック及び／又は化学機械研磨（ＣＭＰ）プロセスを用いることなどによって、取り除かれ得る。
【0021】
垂直のドレイン拡張されたＭＯＳトランジスタ３１０は、図３Ａ〜図３Ｇには示していない垂直ドレインコンタクト領域、及び基板３０２に形成される垂直に向けられるドリフト領域３０８を含む。ドレインコンタクトイオン注入プロセスが実施され、このプロセスは、ドレインコンタクト注入された領域を形成するために、垂直ドレインコンタクト領域のために画定されるエリアにおける基板３０２にリンなどのｎ型ドーパントを注入する。例えば、ドレインコンタクトイオン注入プロセスのドーズ量は１×１０１６ｃｍ−２〜３×１０１６ｃｍ−２であり得る。ドリフト領域イオン注入プロセスが実施され、このプロセスは、ドリフト注入された領域を形成するために、垂直に向けられるドリフト領域３０８のために画定されるエリアにおける及びそのエリアの上の基板３０２にリンなどのｎ型ドーパントを注入する。ドレインコンタクトイオン注入プロセスのドーズ量は、ドリフト領域イオン注入ドーズ量より少なくとも１０倍高い。
【0022】
続いて、熱駆動オペレーションが実施される。このオペレーションは、ドレインコンタクト注入された領域及びドリフト注入された領域における注入されたドーパントを活性化及び拡散するように、及びそれにより、それぞれ、垂直ドレインコンタクト領域及び垂直に向けられるドリフト領域３０８を形成するように、基板３０２を加熱する。熱駆動オペレーションの条件は、ディープトレンチ構造３０４の深さ、及びディープトレンチ構造３０４の底部における垂直ドレインコンタクト領域の所望の横方向範囲に依存する。例えば、２．５ミクロンの深さのディープトレンチ構造３０４を備えた垂直のドレイン拡張されたＭＯＳトランジスタ３１０は、１１００℃で３．５〜４時間、或いは、１１２５℃で２時間又は１０５０℃で１２時間などの同等のアニール条件で、基板３０２を加熱する、熱駆動オペレーションを有し得る。
【0023】
続いて、ボディインプラントマスク３２８が、垂直のドレイン拡張されたＭＯＳトランジスタ３１０のボディ領域のために画定された垂直に向けられるドリフト領域３０８のエリアを露出させるように、基板３０２の上に形成される。例えば、ボディインプラントマスク３２８は、主としてフォトレジストを含み得、又は、シリコン窒化物などのハードマスク材料を含み得る。ボディインプラントマスク３２８により露出されたエリアは、ボディ領域のために画定されたエリアに隣接する誘電体ライナー３２４の上に延在する。
【0024】
図３Ｂを参照すると、ボディ注入プロセスが実施され、このプロセスは、ボディ注入された領域３３０を形成するためにボディインプラントマスク３２８により露出されたエリアにおける基板３０２にボロンなどのｐ型ドーパントを注入する。例えば、ボディ注入プロセスのドーズ量を１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２とし得る。
【0025】
図３Ｃを参照すると、ゲートトレンチエッチングオペレーションが実施され、このオペレーションは、ボディインプラントマスク３２８をエッチングマスクとして用いる。ボディ注入された領域３３０近傍の及びそれより下に延在する、垂直に向けられるゲートトレンチ３３２を形成するために、ゲートトレンチエッチングオペレーションにより誘電体ライナー３２４から誘電性材料が取り除かれる。ゲートトレンチエッチングオペレーションは、タイムドエッチングとし得る。垂直に向けられるゲートトレンチ３３２の側部から残留物を取り除くためにゲートトレンチエッチングオペレーションの後、フッ化水素酸の希釈水溶液を含むなどの、ウェット洗浄オペレーションが実施され得る。ボディインプラントマスク３２８は、ゲートトレンチエッチングオペレーション完了した後取り除かれ得る。
【0026】
図３Ｄを参照すると、ゲート誘電体層３１６が、垂直に向けられるゲートトレンチ３３２における基板３０２上、及び場合によっては基板３０２の他の露出された半導体表面上に形成される。例えば、ゲート誘電体層３１６は、二酸化シリコン、シリコンオキシナイトライド、アルミニウム酸化物、アルミニウムオキシナイトライド、ハフニウム酸化物、ハフニウムシリケート、ハフニウムシリコンオキシナイトライド、ジルコニウム酸化物、ジルコニウムシリケート、及び／又はジルコニウムシリコンオキシナイトライドの一つ又は複数の層であり得る。ゲート誘電体層３１６は、５０℃〜８００℃の温度の窒素含有プラズマ又は窒素含有雰囲気ガスに曝された結果、窒素を含み得る。ゲート誘電体層３１６は、熱酸化、酸化物層のプラズマ窒化、及び／又は原子層堆積（ＡＬＤ）による誘電性材料堆積などの、種々のゲート誘電体形成プロセスのうちの任意のものにより形成され得る。ゲート誘電体層３１６の厚みは、垂直のドレイン拡張されたＭＯＳトランジスタ３１０上のゲート・ソースバイアスのボルト当り２．５〜３．３ナノメートルであり得る。例えば、３０ボルトのゲート・ソースバイアスで動作する垂直のドレイン拡張されたＭＯＳトランジスタ３１０のインスタンスは、７５〜１００ナノメートルの厚みのゲート誘電体層３１６を有し得る。
【0027】
ゲート誘電体層３１６の形成は、ｐ型ボディ領域３１８を形成するために図３Ｃのボディ注入された領域３３０におけるｐ型ドーパントが、拡散し、活性化されるように、基板３０２を加熱することに関与し得る。例えば、ゲート誘電体層３１６のために熱的酸化物を成長させることが、ボディ注入された領域３３０におけるｐ型ドーパントを拡散するために充分な熱的プロファイルを提供し得、そのためボディ領域３１８が基板３０２において所望の深さまで延在するようにする。代替として、ボディ領域３１８のための所望の深さを提供するためにアニールなどの熱的プロセスが実施され得る。
【0028】
図３Ｅを参照すると、ゲート材料３３４の層が、垂直に向けられるゲートトレンチ３３２におけるゲート誘電体層３１６上、及び場合によっては半導体デバイス３００の他のエリア上に形成される。例えば、ゲート材料３３４の層は、ポリシリコンであり得、又は、金属ケイ化物又はチタン窒化物などの他の導電性材料の一つ又は複数の層であり得る。
【0029】
図３Ｆを参照すると、図３Ｅのゲート材料３３４の層は、垂直ゲート３１４を形成するために、垂直に向けられるゲートトレンチにおいてゲート材料を残すようにパターニングされる。垂直ゲート３１４はボディ領域３１８より下に延在する。この例の一つのバージョンにおいて、垂直ゲート３１４は、誘電性材料により導電性中央部材３２６から電気的に隔離され得る。
【0030】
図３Ｇを参照すると、ｎ型ソース領域３２０が、ゲート３１４に近接して及び垂直に向けられるドリフト領域３０８とは反対のボディ領域３１８に隣接して、基板３０２に形成される。一つ又は複数の任意選択のｐ型ボディコンタクト領域３２２が、ボディ領域３１８に隣接して、基板３０２に配置され得る。
【0031】
図４は、コンタクトの例示の構成を備えた半導体デバイスの断面図である。半導体デバイス３００は、ｐ型半導体基板３０２内及び上に形成される。誘電体ライナー３２４及び導電性中央部材３２６を含む、垂直のドレイン拡張されたＭＯＳトランジスタ３１０のディープトレンチ構造３０４が、基板３０２に配置される。ｎ型の垂直に向けられるドリフト領域３０８が、少なくとも２つの側部でディープトレンチ構造３０４により隣接される基板３０２に配置され、これが、垂直に向けられるドリフト領域３０８のためのＲＥＳＵＲＦ領域を提供する。ｐ型ボディ領域３１８が、垂直に向けられるドリフト領域３０８の上の基板３０２に配置される。ｎ型ソース領域３２０が、ボディ領域３１８上方の基板３０２に配置される。垂直ゲート３１４及びゲート誘電体層３１６が、図１を参照して説明されるようにディープトレンチ構造３０４に配置される。
【0032】
この例では、垂直ゲート３１４は、導電性中央部材３２６に重なるようにパターニングされる。例えば、垂直ゲート３１４は、フォトリソグラフィックに生成されたエッチングマスクを用いてパターニングされ得、その後ＲＩＥプロセスが続く。ゲートコンタクト３３６が、導電性中央部材３２６の上の重なったエリア上で垂直ゲート３１４への電気的接続を成すように形成される。任意選択のコンタクト３２８が、導電性中央部材３２６への電気的接続を成すように形成され得る。
【0033】
図５は、垂直のドレイン拡張されたＭＯＳトランジスタとプラナーＭＯＳトランジスタとを含む半導体デバイスの断面図である。垂直のドレイン拡張されたＭＯＳトランジスタ３１０は、半導体デバイス３００の基板３０２に配置されるディープトレンチ構造の誘電体ライナー３２４に形成される、垂直ゲート３１４及びゲート誘電体層３１６を含む。ゲート誘電体層３１６及び垂直ゲート３１４は、基板３０２の頂部表面に重なり、これは、トレンチゲート３１４の製造を簡略化し得る。トレンチゲート３１４は、フォトリソグラフィックに画定されるエッチングマスクを用いてＲＩＥプロセスにより形成され得る。ゲート誘電体層３１６及びトレンチゲート３１４は、プラナーＭＯＳトランジスタ３４４のトランジスタゲート誘電体層３４０及びトランジスタゲート３４２と同時に形成され得る。
【0034】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4】
【図5】
【国際調査報告】

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