特表2016-541077IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2016-541077(P2016-541077A)
(43)【公表日】2016年12月28日
(54)【発明の名称】適応ゲインを持ったデジタル合成可能な低ドロップアウトレギュレータ
(51)【国際特許分類】
   G06F 1/26 20060101AFI20161205BHJP
   G05F 1/56 20060101ALI20161205BHJP
【ＦＩ】
   G06F1/26 A
   G05F1/56 310F
【審査請求】有
【予備審査請求】未請求
【全頁数】24
(21)【出願番号】特願2016-550452(P2016-550452)
(86)(22)【出願日】2013年12月18日
(85)【翻訳文提出日】2016年4月26日
(86)【国際出願番号】US2013076298
(87)【国際公開番号】WO2015094252
(87)【国際公開日】20150625
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＨＤＭＩ
(71)【出願人】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】ムトゥカルッパン，ラムナラヤナン
(72)【発明者】
【氏名】パトラ，プラディプタ
(72)【発明者】
【氏名】ゴエル，ガウラヴ
(72)【発明者】
【氏名】カダリ，ウダイ バスカール
【テーマコード（参考）】
5B011
5H430
【Ｆターム（参考）】
5B011DB05
5B011DC02
5H430BB01
5H430BB09
5H430BB11
5H430EE04
5H430EE13
5H430FF01
5H430FF13
5H430GG01
5H430HH01
(57)【要約】
適応ゲインを持った電圧レギュレータであって、デジタルバスによって制御可能であり、第１電力供給を負荷へ供給し且つ第２電力供給を入力として受けるよう動作する複数のパワーゲートトランジスタと、第１電力供給を受け、第１電力供給を表すデジタル出力を生成するアナログ−デジタルコンバータ（ＡＤＣ）と、第１電力供給を表すデジタル出力を受け、複数のパワーゲートトランジスタを制御するためにデジタルバスを生成して、複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにするコントローラとを有する電圧レギュレータが記載される。
【特許請求の範囲】
【請求項1】
デジタルバスによって制御される複数のパワーゲートトランジスタであって、第１電力供給を負荷へ供給し、第２電力供給を入力として受けるよう動作する前記複数のパワーゲートトランジスタと、
前記第１電力供給を受け、該第１電力供給を表すデジタル出力を生成するアナログ−デジタルコンバータ（ＡＤＣ）と、
前記第１電力供給を表す前記デジタル出力を受け、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成して、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにするコントローラと
を有する装置。
【請求項2】
前記コントローラは、前記複数のパワーゲートトランジスタ、前記ＡＤＣ、及び前記コントローラによって形成されるループのゲインを変更するよう動作し、
前記コントローラは、動作点の関数として前記ループのゲインを変更するよう動作する、
請求項１に記載の装置。
【請求項3】
前記コントローラは、
直列につなぎ合わされた第１の複数の遅延ユニットであって、該第１の複数の遅延ユニットの中の１つの遅延ユニットが前記第１電力供給を表す前記デジタル出力を受ける、前記第１の複数の遅延ユニットと、
前記第１の複数の遅延ユニットの夫々の出力のゲインを増幅する第１の複数のゲイン段と、
加算された出力を生成するよう前記増幅された出力を加算する加算器と
を有する、
請求項２に記載の装置。
【請求項4】
前記コントローラは、
前記ループのゲインを変更するよう前記加算された出力に係数を乗じて、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにする乗算器
を有する、
請求項３に記載の装置。
【請求項5】
前記コントローラは、
前記加算された出力の符号を検出し、該検出された符号が前記係数を決定する符号検出器
を有する、
請求項４に記載の装置。
【請求項6】
前記コントローラは、
直列につなぎ合わされた第２の複数の遅延ユニットであって、該第２の複数の遅延ユニットの中の１つの遅延ユニットが前記コントローラの出力を受ける、前記第２の複数の遅延ユニットと、
前記第２の複数の遅延ユニットの夫々の出力のゲインを増幅する第２の複数のゲイン段と
を有する、
請求項４に記載の装置。
【請求項7】
前記コントローラは、
前記第２の複数の遅延ユニットの夫々の増幅された出力及び前記乗算器の出力を積分して、前記コントローラの出力を生成する積分器
を有する、
請求項６に記載の装置。
【請求項8】
前記複数のパワーゲートトランジスタはｐ形トランジスタである、
請求項１に記載の装置。
【請求項9】
電圧識別信号（ＶＩＤ）を前記ＡＤＣのための複数のアナログ信号に変換するデジタル−アナログコンバータ（ＤＡＣ）を更に有する
請求項１に記載の装置。
【請求項10】
前記ＶＩＤは電力制御ユニット（ＰＣＵ）によって生成される、
請求項９に記載の装置。
【請求項11】
前記コントローラの出力を復号して、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成するデコーダを更に有する
請求項１に記載の装置。
【請求項12】
前記デコーダは、前記複数のパワーゲートトランジスタの略全てをオンすることによって、当該装置をバイパスモードにおいて作動させるよう動作する、
請求項１１に記載の装置。
【請求項13】
前記デコーダは、全ての前記複数のパワーゲートトランジスタをオフさせる前記デジタルバスを生成するよう動作する、
請求項１１に記載の装置。
【請求項14】
第１電力供給を表すデジタル出力を受け、複数のパワーゲートトランジスタを制御するためのデジタルバスを生成して、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにするコントローラと、
前記コントローラの出力を復号して、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成するデコーダと
を有する装置。
【請求項15】
前記コントローラは、前記複数のパワーゲートトランジスタ、アナログ−デジタルコンバータ（ＡＤＣ）、及び前記コントローラによって形成されるループのゲインを変更するよう動作し、
前記コントローラは、動作点の関数として前記ループのゲインを変更するよう動作する、
請求項１４に記載の装置。
【請求項16】
前記コントローラは、
直列につなぎ合わされた第１の複数の遅延ユニットであって、該第１の複数の遅延ユニットの中の１つの遅延ユニットが前記第１電力供給を表す前記デジタル出力を受ける、前記第１の複数の遅延ユニットと、
前記第１の複数の遅延ユニットの夫々の出力のゲインを増幅する第１の複数のゲイン段と、
加算された出力を生成するよう前記増幅された出力を積分する加算器と
を有する、
請求項１５に記載の装置。
【請求項17】
前記コントローラは、
前記ループのゲインを変更するよう前記加算された出力に係数を乗じて、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにする乗算器
を有する、
請求項１６に記載の装置。
【請求項18】
前記コントローラは、
前記加算された出力の符号を検出し、該検出された符号が前記係数を決定する符号検出器
を有する、
請求項１７に記載の装置。
【請求項19】
前記コントローラは、
直列につなぎ合わされた第２の複数の遅延ユニットであって、該第２の複数の遅延ユニットの中の１つの遅延ユニットが前記コントローラの出力を受ける、前記第２の複数の遅延ユニットと、
前記第２の複数の遅延ユニットの夫々の出力のゲインを増幅する第２の複数のゲイン段と
を有する、
請求項１７に記載の装置。
【請求項20】
前記コントローラは、
前記第２の複数の遅延ユニットの夫々の増幅された出力及び前記乗算器の出力を積分して、前記コントローラの出力を生成する積分器
を有する、
請求項１９に記載の装置。
【請求項21】
メモリユニットと、
前記メモリユニットへ結合され、請求項１乃至１３のうちいずれか一項に記載の装置に従う電圧レギュレータを備えるプロセッサと、
前記プロセッサがアンテナを通じて他のデバイスと通信することを可能にする無線インターフェイスと
を有するシステム。
【請求項22】
表示ユニットを更に有する請求項２１に記載のシステム。
【請求項23】
前記表示ユニットはタッチスクリーンである、
請求項２２に記載のシステム。
【請求項24】
メモリユニットと、
前記メモリユニットへ結合され、請求項１４乃至２０のうちいずれか一項に記載の装置に従う電圧レギュレータを備えるプロセッサと、
前記プロセッサがアンテナを通じて他のデバイスと通信することを可能にする無線インターフェイスと
を有するシステム。
【請求項25】
表示ユニットを更に有する請求項２４に記載のシステム。
【請求項26】
前記表示ユニットはタッチスクリーンである、
請求項２５に記載のシステム。
【発明の詳細な説明】
【背景技術】
【0001】
既存の低ドロップアウト（ＬＤＯ；low dropout）レギュレータアーキテクチャは、ＬＤＯレギュレータに対するゲート駆動を制御するためにアナログ電圧を使用する。アナログ電圧を生成することは、アナログ回路を生成する回路の注意深い設計を必要とし得る。一般に、そのような回路は、プロセステクノロジを用いて適切に拡張又は縮小しない。ＬＤＯの出力電圧をレギュレートするよう、ヘッドルーム（約５０ｍＶから１２０ｍＶ）がＬＤＯレギュレータの入力電源電圧と出力電圧との間に必要とされ得る。アナログＬＤＯレギュレータアプローチに関して、多くの課題がある。
【0002】
例えば、アナログＬＤＯレギュレータのフィードバックループの安定性は、パッケージ寄生及び出力極に極めて依存し得る。結果として、フィードバックループの安定性を得るよう、バンド幅における不利益が起こり得る。アナログＬＤＯレギュレータはまた、ＬＤＯレギュレータの通常の動作について、その出力ノードで最小のドロップアウトを示し得る（例えば、５０ｍＶから１２０ｍＶ）。入力電源が小さくなる場合に、そのような最小ドロップアウトは課題になる。アナログＬＤＯレギュレータはまた、ＤＣセットポイントの精度に影響を及ぼすゲイン制限に起因して、有限な直流（ＤＣ；direct-current）オフセットエラーを示し得る。アナログ設計、特に、デュアルループアーキテクチャを使用するものにおいては更に複数の集積及び設計の課題がある。
【0003】
パワーＦＥＴ（Field Effect Transistor）アレイは、ＬＤＯレギュレータが電力を出力ノードへ供給するために使用されてよく、それによりアレイは並列バンクとして接続される。このＦＥＴアレイの伝達関数は非線形である。図１Ａは、ＦＥＴアレイの並列バンクの非線形伝達関数を示すプロット１００を表す。ここで、ｘ軸はコードである。コードが高くなればなるほど、オンされる並列バンク内のトランジスタはますます多くなる。ｙ軸は、トランジスタの並列バンクの抵抗である。より多くのトランジスタがオンされる（すなわち、コード数が増える）につれて、並列バンクの抵抗は非線形に下がる。伝達関数は非線形なゲインを有するので、コード‘Ｎ’の値が高いＬＤＯ電圧レギュレータ（ＶＲ；voltage regulator）の動作点に関して、システムのゲインは低く、コード‘Ｎ’が低い場合に、システムのゲインは高い。これは、過渡応答を‘Ｎ’が低い場合に鋭くし、‘Ｎ’が高い場合に鈍くする。ＬＤＯ ＶＲのそのような非線形応答は、ＬＤＯ ＶＲの出力が、例えば、負荷需要の突然の変化に起因して、電圧ドループに見舞われる場合に、課題である。
【図面の簡単な説明】
【0004】
本開示の以下で与えられる詳細な説明から、及び本開示の様々な実施形態の添付の図面から、より完全に理解されるであろう。なお、本開示を具体的な実施形態に制限するものと解されるべきではなく、単に説明及び理解のためである。
【0005】
【図1A】ＦＥＴの並列バンクの非線形伝達関数を示すプロットを表す。
【0006】
【図1B】本開示の一実施形態に従って、１つ以上のデジタル低ドロップアウト（ＤＬＤＯ）電圧レギュレータ（ＶＲ）を備えた電力アーキテクチャを表す。
【0007】
【図2】本開示の一実施形態に従うＤＬＤＯ ＶＲを表す。
【0008】
【図3】本開示の一実施形態に従って、ＤＬＤＯ ＶＲのコントローラを実装する数学モデルを表す。
【0009】
【図4】本開示の一実施形態に従って、コントローラの技術的効果を示すプロットを表す。
【0010】
【図5】本開示の一実施形態に従って、ＤＬＤＯ ＶＲを備えたスマートデバイス又はコンピュータシステム又はＳｏＣ（System-on-Chip）を表す。
【発明を実施するための形態】
【0011】
装置、例えば、デジタル低ドロップアウト（ＤＬＤＯ）ＶＲ（電圧レギュレータ）であって、デジタルバスによって制御可能であり、第１電力供給をプロセッシングコアへ供給し且つ第２電力供給を入力として受ける複数のパワーゲートトランジスタと、前記第１電力供給を受け、該第１電力供給を表すデジタル出力を生成するアナログ−デジタルコンバータ（ＡＤＣ；analog to digital converter）と、前記第１電力供給を表す前記デジタル出力を受け、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成するコントローラとを有する装置について説明する。
【0012】
ＤＬＤＯ ＶＲの幾つかの技術的効果がある。幾つかの制限されない技術的効果は、全ての動作点について応答を速くするようＤＬＤＯ ＶＲの動作範囲にわたって一様なゲインを有する。一実施形態において、動作範囲にわたって一様なゲインは、動作点の関数である余得係数をフィルタ伝達関数に加えることによって達成される。
【0013】
他の例となる技術的効果は、ＤＬＤＯ ＶＲのコントローラがスタンバイモードにおいて自己消費電流が低い合成ロジックであることから、ＤＬＤＯ ＶＲのコントローラにおけるＤＣ（直流）電流経路のおおよその削除を含む。一実施形態において、ＤＬＤＯ ＶＲコントローラの係数は再プログラム可能であり、これは、ＳｏＣ（System-on-Chip；システムオンチップ）が製造された後でさえ、ＤＬＤＯ ＶＲにおけるループが調整されることを可能にする。一実施形態において、ＤＬＤＯ ＶＲのコントローラは、ＤＬＤＯ ＶＲの出力ノードでの極を補償し、故に、ＤＬＤＯ ＶＲループに存在するＤＣゲインエラーは略零である。実施形態のＤＬＤＯ ＶＲは、デジタル制御によりパワーゲートのソフトスタートを可能にする。ＤＬＤＯ ＶＲのアーキテクチャは、設計者が、（ＤＬＤＯ ＶＲによって駆動される）負荷の全ての部分への一様な電力供給を確かにするよう同様の重みを持ったパワーゲートの分布にわたる制御を有することを可能にする。
【0014】
ＤＬＤＯ ＶＲのＤＬＤＯ ＶＲのドループ応答を改善するために非対称／非線形なゲイン関数のような非線形制御機能を用いることを可能にする。ＤＬＤＯ ＶＲのデジタルＶＩＤ（電圧識別；voltage identification）コードによって定義される入力電圧を可能にする。これは、デジタル領域において実施することが（アナログ回路と比較して）より簡単である。ＤＬＤＯ ＶＲの（通常のＬＤＯと比較して）ＤＬＤＯ ＶＲのより多くの回路がデジタルであるので、より簡単なテスト容易化設計（ＤＦＴ；Design-for-Test）を集積することを可能にする。そのようなＤＦＴは、大量製造（ＨＶＭ；High Volume Manufacturing）試験を可能にすることができる。
【0015】
以下の記載において、多数の詳細は、本開示の実施形態のより完全な説明を与えるために論じられる。なお、当業者に当然ながら、本開示のそれらの具体的な詳細によらずに実施されてよい。他の事例では、よく知られている構造及びデバイスは、本開示の実施形態を不明りょうにしないように、詳細にではなく、ブロック図形式において示される。
【0016】
実施形態の対応する図面において、信号は線を用いて表される点に留意されたい。幾つかの線は、より多くの構成信号経路を示すようより太く、且つ／あるいは、主要な情報フロー方向を示すよう１つ以上の端部で矢印を有してよい。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう１つ以上の例となる実施形態に関連して使用される。如何なる表されている信号も、設計ニーズ又は好みによって影響されるように、どちらか一方の方向において進むことができる１つ以上の信号を実際には有してよく、如何なる適切なタイプの信号スキームによっても実施されてよい。
【0017】
明細書を通して、更には特許請求の範囲において、語「接続される（connected）」は、如何なる中間デバイスもなしで接続される物の間の直接的な電気接続を意味する。語「結合される（coupled）」は、接続される物の間の直接的な電気接続、又は１つ以上の受動的若しくは能動的な中間デバイスを通じた間接的な接続のいずれかを意味する。語「回路（circuit）」は、所望の機能を提供するよう互いと協働するよう構成されている１つ以上の受動的な及び／又は能動的なコンポーネントを意味する。語「信号（signal）」は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。「１つの（a又はan）」及び「前記（the）」の意味は、複数参照を含む。“〜において（in）”の意味は、「〜の中に（in）」及び「〜の上に（on）」を含む。
【0018】
語「スケーリング（scaling）」は、一般に、１つのプロセステクノロジから他のプロセステクノロジへ設計（回路図及びレイアウト）を変換することを言う。語「スケーリング」は、一般に、同じテクノロジノード内でレイアウト及びデバイスをダウンサイジングすることも言う。語「略（substantially）」、「近くに（close）」、「近似的に（approximately）」、「おおよそ（near）」、「約（about）」は、一般に、目標値の±２０％内にあることを言う。
【0019】
特段示されない限り、共通のオブジェクトを示すための序数形容詞「第１（first）」、「第２（second）」及び「第３（third」などの使用は、同じオブジェクトの異なるインスタンスが言及されていることを単に示すのであって、そのように記載されているオブジェクトが時間的に、空間的に、順位付けにおいて、又は何らかの他の方法において所与の順序になければならないことを示すよう意図されない。
【0020】
実施形態のために、トランジスタは、ドレイン、ソース、ゲート、及びバルク端子を有する金属酸化膜半導体（ＭＯＳ；metal oxide semiconductor）トランジスタである。トランジスタには、更に、トライゲート及びＦｉｎＦＥＴトランジスタが含まれる。ソース及びドレイン端子は、同じ端子であってよく、ここでは同義的に使用される。当業者に明らかなように、他のトランジスタ、例えば、バイポーラ接合トランジスタ、すなわち、ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ、などは、本開示の適用範囲から逸脱することなしに使用されてよい。語「ＭＮ」は、ｎ形トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴ、など）を示し、語「ＭＰ」は、ｐ形トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴ、など）を示す。
【0021】
語「電力状態」又は「電力モード」は、一般に、プロセッサ又はＳｏＣ（System-on-Chip）の性能レベルを言う。電力状態は、２０１１年１１月２３日付けで公開されたアドバンスド・コンフィグレーション・アンド・パワー・インターフェイス（ＡＣＰＩ；Advanced Configuration and Power Interface）規格の改訂５．０によって定義されてよい。なお、ＡＣＰＩ電力状態に制限されない。電力状態を定義する他の標準又は非標準も使用されてよい。
【0022】
図１Ｂは、本開示の一実施形態に従って、１つ以上のＤＬＤＯ ＶＲを備えた電力アーキテクチャ１２０を表す。一実施形態において、電力アーキテクチャ１２０は、プロセッサ１２１、電力モジュール集積回路（ＰＭＩＣ；power module integrated circuit）１２２、及びオペレーティングシステム１２３を有する。
【0023】
一実施形態において、プロセッサ１２１は、Ｎが１よりも大きい整数であるとして、１つ以上のプロセッシングコア１２５１〜Ｎを有する。一実施形態において、制御ユニット１２４（例えば、電力制御ユニット（ＰＣＵ；power control unit））は、プロセッサ１２１の様々なコンポーネントへ電源を供給するように少なくとも２つのＶＩＤ（電圧識別）コードを生成するよう動作する。
【0024】
一実施形態において、ＰＣＵ１２４は、ＶＩＤ１２７（外部ＶＩＤ又は第１ＶＩＤとも呼ばれる。）をＰＭＩＣ１２２へ送出する。一実施形態において、ＰＭＩＣ１２２はオフダイＶＲであり、すなわち、プロセッサ１２１と同じダイに集積されていない。一実施形態において、ＰＭＩＣ１２２は、プロセッサ１２１のためのパッケージと同じパッケージに位置してよい。一実施形態において、ＰＭＩＣ１２２は、プロセッサ１２１と完全に一体化される（すなわち、ＰＭＩＣ１２２はプロセッサ１２１と同じダイにある。）。
【0025】
一実施形態において、ＶＩＤ１２７は、７ビットのＶＩＤコードである。他の実施形態では、より少ない又はより多いビットのコードが、ＶＩＤを表すために使用されてよい。一実施形態において、ＶＩＤ１２７は、ＶＩＤ１２７に対応する電力供給を提供するようＰＭＩＣ１２２に要求するためのリクエストコードである。一実施形態において、ＰＭＩＣ１２２は、外部電源１２６を（例えば、電源出力、コンピュータバッテリ、などから）受け、ＶＩＤ１２７に対応するレギュレートされた第１電力供給１２８を生成する。例えば、ＶＩＤ１２７は、１．１５Ｖが電力プロセッサ１２１に必要とされることをＰＭＩＣ１２２に示す。次いで、ＰＭＩＣ１２２は、レギュレートされた１．１５Ｖ電源を第１電力供給として生成する。一実施形態において、幾つか又は全てのプロセッシングコア１２５１〜Ｎは、第１電力供給１２８を受ける。
【0026】
一実施形態において、ＰＣＵ１２４は、第２ＶＩＤ１２９（内部ＶＩＤとも呼ばれる。）を幾つか又は全てのプロセッサコア１２５１〜Ｎへ送出する。一実施形態において、夫々のプロセッサコアは、独立したＶＩＤ（簡単のために単一の信号バス１２９として示される。）を受ける。そのような実施形態において、夫々の独立したＶＩＤ１２９は、個々のプロセッサコアのための電力供給設定を提供する。一実施形態において、夫々のプロセッシングコアは、ＤＬＤＯ ＶＲ、例えば、‘Ｎ’が整数であるとして、１３０１〜Ｎを有する。ＤＬＤＯ ＶＲは図２を参照して説明される。
【0027】
図１Ｂを参照し直すと、一実施形態において、夫々のＤＬＤＯ ＶＲは、第１電力供給１２８を入力電源として受け、そのＶＩＤ１２９を更に受ける。ＶＩＤ１２９は、そのコアのための特定のレベルの出力電源を生成するようＤＬＤＯ ＶＲに指示するために使用される。例えば、ＤＬＤＯ ＶＲ１３０１は、ＶＩＤ１２９を受け、コア−１ １２５１のために１．１５Ｖの第１電力供給１２８を用いて０．９Ｖのレギュレートされた電力供給を生成する。他の例では、ＤＬＤＯ ＶＲ１３０２は、その対応するＶＩＤ１２９を受け、コア−２ １２５２のために１．１５Ｖの第１電力供給１２８を用いて０．９Ｖのレギュレートされた電力供給を生成する。の例を用いると、一実施形態において、ＤＬＤＯ ＶＲ１３０１は、第１電力供給１２８が外部ＶＩＤによって１．０Ｖに下げられる場合でさえ、前の１．１５Ｖから、０．９Ｖのレギュレートされた電力供給をシームレス（すなわち、その負荷に対してシームレス）に提供することができる。
【0028】
一実施形態において、個々のプロセッサコア１２５１〜Ｎは、集積ＶＲ（例えば、ＤＬＤＯ ＶＲ１３０１〜Ｎ）を介して第１電力供給１２８へ結合され、それらの集積ＶＲの出力電圧は、内部ＶＩＤ１２９によって定義される。一実施形態において、内部ＶＩＤ１２９も、外部ＶＩＤ１２７のように７ビットのコードである。他の実施形態において、内部ＶＩＤ１２９及び外部ＶＩＤ１２７は、異なるビット数を有する。
【0029】
一実施形態において、外部ＶＩＤ１２７の設定は、最高の性能（例えば、高出力及び高周波数のターボモード）により動作したいと望むプロセッサコア（プロセッサコア１２５１〜Ｎの中のプロセッサコア）によって必要とされる電圧によって定義される。一実施形態において、そのプロセッサコアのＤＬＤＯ ＶＲは、バイパスモードにおいて動作し、内部ＶＩＤ１２９を受けて、ＤＬＤＯ ＶＲのコントローラに、ＤＬＤＯ ＶＲの全てのパワーゲートをオンさせる。そのような実施形態において、より低い性能要件を有する全ての他のプロセッサコアに関して、それらのプロセッシングコアのための内部ＶＩＤ１２９は、対応するＤＬＤＯ ＶＲ（又は集積ＶＲ）が、必要とされる性能のための要件に適合するようより低い出力電圧を有するように、設定される。
【0030】
一実施形態において、最高の性能で動作するプロセッシングコアにおいて、その集積ＶＲ（すなわち、ＤＬＤＯ ＶＲ）はバイパスモードにおいて動作する（すなわち、全て又はほとんどのパワーゲートはオンされるので、２つ以上のＶＲのカスケーディング効果により電力損失はない（又は略零である）。そのような実施形態において、より低い性能モードで動作する全ての他のプロセッシングコアについて、対応するＶＲ（すなわち、より低い性能モードで動作するそれらのプロセッサのＤＬＤＯ ＶＲ）のための入力供給電圧はスケールダウンされるので、電力はセーブされる。一実施形態において、全てのプロセッシングコア１２５１〜Ｎが同じ性能モードにおいて動作している場合には、全ての集積ＶＲはバイパスモードにあり、プロセッシングコア１２５１〜Ｎの電圧は、外部ＶＩＤ１２７によって設定される。一実施形態において、異なるプロセッシングコアは、異なる電力状態へとシームレスに遷移することができ、内部及び外部ＶＩＤ（１２９及び１２７）は、様々なシナリオに必要とされるように変更され得る。
【0031】
一実施形態において、夫々のＤＬＤＯ ＶＲは、全ての動作点について応答を高速化するようＤＬＤＯ ＶＲの動作範囲にわたって一様なゲインを提供するコントローラを有する。一実施形態において、動作範囲にわたる一様なゲインは、動作範囲の関数である余得係数をフィルタ伝達関数に加えることによって達成される。
【0032】
図２は、本開示の一実施形態に従って、ＤＬＤＯ ＶＲ２００（例えば、ＤＬＤＯ ＶＲ１３０１）を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を有する図２の要素は、記載されているのと同様の何らかの方法において動作又は機能することができるが、そのように制限されないことが指摘される。
【0033】
一実施形態において、ＤＬＤＯ ＶＲ２００は、ロジック２０１及びパワーゲート２０２を有して、ゲート電力供給２１３を負荷２０３へ供給する。一実施形態において、ロジック２０１は、制御ユニット２０４、アナログ−デジタルコンバータ（ＡＤＣ）２０５、及びデジタル−アナログコンバータ（ＤＡＣ）２０６を有する。一実施形態において、制御ユニット２０４は、コントローラ２０４ａ及びデコーダ２０４ｂを有する。一実施形態において、コントローラ２０４ａは、ＡＤＣ２０５の出力２１０を受けて、パワーゲート２０２の強さを表す信号２１１を生成する。
【0034】
一実施形態において、コントローラ２０４ａは、ＤＬＤＯ ＶＲ２００の動作範囲にわたって一様なゲインを引き起こして、全ての動作点について応答を高速化する。一実施形態において、動作範囲にわたる一様なゲインは、動作点の関数である余得係数をフィルタ伝達関数に加えることによって達成される。
【0035】
一実施形態において、デコーダ２０４ｂは、信号２１１を受信し、それをデジタルコード２１２へと復号して、パワーゲート２０２をオン／オフする。一実施形態において、デコーダ２０４ｂは、バイナリ符号化されたデジタルコード２１２を生成する。一実施形態において、デコーダ２０４ｂは、サーモメータ符号化されたデジタルコード２１２を生成する。他の実施形態では、デコーダ２０４ｂは、デジタルコード２１２を生成するために他の形式の符号化スキームを用いる。
【0036】
一実施形態において、デコーダ２０４ｂは、ＤＬＤＯ ＶＲ２００にバイパスモードにおいて動作するよう指示するＰＣＵ１２４からのバイパス信号を受信する。一実施形態において、デコーダ２０４ｂは、バイパス信号がバイパスモードを示す場合に全ての（又は略全ての）パワーゲートをオンさせるデジタルコード２１２を生成する。そのような実施形態において、ＡＤＣ２０５の出力及びコントローラ２０４ａはバイパスされる。一実施形態において、全ての（又は略全ての）パワーゲート２０２がオンされる場合に、ゲート電力供給２１３は、非ゲート電力供給１２８（第１電力供給１２８と同じ。）と（電圧レベル及び電流ドライブにおいて）略同じである。一実施形態において、ＤＬＤＯ ＶＲ２００が通常モード（すなわち、ＬＤＯモード）において動作すべきことをバイパス信号が示す場合に、デコーダ２０４ｂは、コントローラ２０４ａからの信号２１１を復号する。そのような実施形態において、ＡＤＣ２０５はバイパスされず、２０８から２１２のフィードバックループが機能する。
【0037】
一実施形態において、デコーダ２０４ｂは、パワーゲート２０２を有効又は無効にするｐｇｔ＿ｅｎ信号（パワーゲート・イネーブル）を受信する。例えば、プロセッサモジュールがより低い又は最低の電力状態において動作する場合に、パワーゲート２０２はオフされて、ゲート電力供給２１３は浮いている。この例では、ｐｇｔ＿ｅｎ信号は、デコーダ２０４ｂに、パワーゲート２０２における全てのパワーゲートデバイスをオフするデジタルコード２１２を生成するよう指示する。一実施形態において、ｐｇｔ＿ｅｎ信号が有効にされる場合に、デコーダ２０４ｂは、通常（すなわち、ＬＤＯモード）又はバイパスモードにおいて動作する。
【0038】
一実施形態において、コントローラ２０４ａは、ゲート電力供給２１３のデジタル表現を受け、ゲート電力供給２１３を上げるべきか、それとも下げるべきかを決定する。一実施形態において、ＬＤＯモードの間、制御ユニット２０４は、パワーゲート２０２のデバイスをオン又はオフさせて、（負荷２０３の）所与の負荷電流のためのゲート電力供給２１３を達成するようパワーゲート２０２の実効抵抗を調節する。そのような実施形態において、パワーゲート２０２は、広い動作範囲を持った線形電圧レギュレータのように動作する。一実施形態において、コントローラ２０４ａは、ＤＬＤＯ ＶＲ２００における如何なる支配極（dominant pole）も補償する。
【0039】
一実施形態において、コントローラ２０４ａは、全ての動作範囲について応答を高速化するようＤＬＤＯ ＶＲ２００の動作範囲にわたって一様なゲインを提供する。一実施形態において、動作範囲にわたる一様なゲインは、動作点の関数である余得係数をフィルタ伝達関数に加えることによって達成される。
【0040】
実施形態において、パワーゲート２０２は、非ゲート電力供給１２８とゲート電力供給２１３との間に結合されているソース及びドレイン端子を有するｐ形デバイス（‘Ｎ’が１よりも大きい整数であるとして、ＭＰ１〜ＭＰＮ）を有する。そのような実施形態において、ｐ形デバイスのゲート端子は、デジタルコード２１２によって駆動される。一実施形態において、パワーゲート２０２は、非ゲート電力供給１２８とゲート電力供給２１３との間に結合されているソース及びドレイン端子を有するｎ形デバイス（図示せず。）を有する。そのような実施形態において、ｎ形デバイスのゲート端子は、デジタルコード２１２の逆数によって駆動される。一実施形態において、パワーゲート２０２は、非ゲート電力供給１２８とゲート電力供給２１３との間に結合されているｎ形及びｐ形デバイスの組み合わせを有する。そのような実施形態において、ｐ形デバイスのゲート端子は、デジタルコード２１２によって駆動され、一方、ｎ形デバイスのゲート端子は、デジタルコード２１２の逆数によって駆動される。
【0041】
一実施形態において、抵抗は、ｎ形及び／又はｐ形デバイスに直列に結合される。このとき、抵抗の一方の端部は、ｎ形及び／又はｐ形デバイスのソース／ドレイン端子へ結合され、一方で、抵抗の他方の端部は、ゲート電力供給２１３へ結合される。他の実施形態において、トランジスタと能動／受動デバイスとの他の組み合わせは、デジタルコード２１２（及び／又はデジタルコード２１２の逆数）によって制御されるパワーゲート２０２を実装するために使用されてよい。一実施形態において、パワーゲート２０２のデバイスは、トライオード領域（又は線形領域）において動作し、ゲート電力供給２１３は、パワーゲート２０２のデバイスをオン及び／又はオフすることによって（制御ユニット２０４によって）変調される。
【0042】
一実施形態において、ＤＬＤＯ ＶＲ２００は２極システムである。第１の極は、ゲート電力供給２１３と関連した極であって、負荷２０３のインピーダンス及びパワーゲート２０２の出力インピーダンスによって定義される。第２の極は、定常状態エラーを零に減らすよう原点においてコントローラ２０４によって導入される積分極である。一実施形態において、制御ユニット２０４は、負荷２０３のインピーダンス及び（負荷２０３から見た）パワーゲート２０２の出力インピーダンスによって定義される、ゲート電力供給２１３と関連した極を補償する。そのような実施形態において、ゲート電力供給２１３と関連した極は、零を導入することによって、ループゲイン及びバンド幅を下げることなしに補償される。制御ユニット２０４によって実行されるリード補償は、ＤＬＤＯ ＶＲ２００のバンド幅及びゲインを改善する。リード補償を実行するコントローラ２０４ａの数学モデルは、図３を参照して説明される。
【0043】
図２を参照し直すと、一実施形態において、ＡＤＣ２０５はフラッシュ型ＡＤＣである。一実施形態において、ＡＤＣ２０５は窓化フラッシュ型ＡＤＣである。一実施形態において、ＡＤＣ２０５はシグマ・デルタ型ＡＤＣである。他の実施形態において、ＡＤＣ２０５はフルフラッシュ型ＡＤＣである。一実施形態において、ＡＤＣ２０５は、‘Ｎ’が１よりも大きい整数であるとして、複数の補償器２０７−１〜２０７−Ｎを有する。この例では、Ｎ＝６であり、故に、ＡＤＣ２０５は、６つの補償器２０７−１〜２０７−６を有する６ビットＡＤＣである。一実施形態において、補償器２０７−１は、ＤＡＣ２０６からの入力及びゲート電力供給２１３からの他の入力を受ける差動補償器である。補償器２０７−１の出力は、ゲート電力供給２１３が、基準電圧バス２０９の基準電圧の１つであるＤＡＣ２０６からの入力よりも高いか又は低いかを示すデジタル信号である。
【0044】
一実施形態において、ＤＡＣ２０６は、内部ＶＩＤ１２９を受け、それを、内部ＶＩＤ１２９のアナログ表現である基準信号２０９のバスへ変換する。一実施形態において、ＤＡＣ２０６は、基準信号２０９のバスを生成し、基準信号の夫々は電圧（例えば、１２ｍＶ）で分けられる。他の実施形態では、他の細かさのレベルが基準信号２０９のために使用されてよい。一実施形態において、ＤＡＣ２０６は、直列につなぎ合わされた抵抗の列により実装されてよい。一実施形態において、ＤＡＣ２０６はカレントステアリング型ＤＡＣである。他の実施形態において、ＤＡＣ２０６は、バイナリ重み付け入力型ＤＡＣの代わりであるＲ／２Ｒ ＤＡＣである。
【0045】
一実施形態において、補償器２０７−６は、基準信号２０９のバスから第１基準電圧を受ける。一実施形態において、補償器２０７−６は、基準信号のバスから第２基準電圧を受ける。第２基準電圧は、‘Ｘ’が数字であるとして、第１基準電圧よりも大きい‘Ｘ’ｍＶである。一実施形態において、補償器２０７−１は、基準信号２０９のバスから第６基準電圧を受ける。第６基準電圧は、第１基準電圧よりも６倍大きい‘Ｘ’ｍＶである。他の実施形態において、ＡＤＣ２０５の補償器への基準信号２０９の割り当ての順序は、逆であってよい。
【0046】
一実施形態において、ＡＤＣ２０５の出力２１０は、ゲート電力供給２１３のデジタル表現を示す。一実施形態において、出力２１０は、サーモメータ符号化されたコードであって、サーモメータ−バイナリコンバータ（図示せず。）によってバイナリコードに変換される。バイナリコードは、制御ユニット２０４へ与えられる。他の実施形態において、ＡＤＣ２０５の出力２１０は、サーモメータコードからバイナリコードへ変換する必要なしに直接に制御ユニット２０４によって受け取られる。
【0047】
一実施形態において、制御ユニット２０４は、制御ユニット２０４のコンポーネントがデジタルであることから、ＲＴＬ（レジスタハードウェア言語；resister hardware language）を用いて合成され得る。ＤＬＤＯ ＶＲ２００においてデジタル制御ユニット２０４を用いる幾つかの技術的効果がある。特に制御ユニット２０４及び一般にＤＬＤＯ ＶＲ２００の幾つかの制限されない技術的効果には、ＤＬＤＯ ＶＲ２００の制御ユニット２０４がスタンバイモードにおいて自己消費電流が低い合成ロジックであることから、制御ユニット２０４におけるＤＣ（直流）電流経路のおおよその削除がある。
【0048】
一実施形態において、コントローラ２０４ａの係数はプログラム可能であって、ＤＬＤＯ ＶＲ２００におけるループが、ＳｏＣが製造された後でさえ、後に調整されることを可能にする。一実施形態において、コントローラ２０４ａは、ＤＬＤＯ ＶＲ２００の出力ノードにおいて極を補償し、故に、ＤＬＤＯ ＶＲループにおいて存在するＤＣゲインエラーは略零である。一実施形態において、ＤＬＤＯ ＶＲ２００は、デジタルコード２１２を用いてパワーゲート２０２のソフトスタートを可能にする。ＤＬＤＯ ＶＲ２００は、設計者が、負荷２０３の全ての部分への一様な電力供給を確かにするよう同様の重みを持ったパワーゲートデバイス（例えば、ＭＰ１〜ＭＯＮ）の分布にわたって制御を有することを可能にする。これは、例えば、負荷ラインが非一様な電圧降下を引き起こさないことを確かにする。なお、そのような非一様な電圧降下に基づき、負荷の部分は電流を引き込む。
【0049】
一実施形態において、ＤＬＤＯ ＶＲ２００は、ＶＲのドループ応答を改善するよう非対称／非線形なゲイン関数のような非線形制御機能を用いることを可能にする。例えば、ＡＤＣ２０５へのエラー電圧が窓化ＡＤＣの範囲を超えるほど十分に高い場合に、エラーは、ＤＬＤＯ ＶＲ２００を線形ゲイン制御から脱せさせるほど十分に高い（すなわち、区域外である）と考えられる。この条件において、パワーゲート２０２における多数（プログラム可能な数）のＦＥＴは、追加の電荷を負荷２０３へ供給するよう１クロック周期において即座にオンされる。そのような非線形制御機能は、一実施形態に従って、供給電圧２０８におけるドループを補償するために使用される。
【0050】
一実施形態において、ＤＬＤＯ ＶＲ２００は、デジタル内部ＶＩＤコード１２９によって定義される入力電圧（例えば、基準信号２０９）を可能にする。これは、デジタル領域において実施するのが（アナログ回路と比較して）より容易である。一実施形態において、ＤＬＤＯ ＶＲ２００は、（通常のＬＤＯと比較して）ＤＬＤＯ ＶＲ２００のより多くの回路がデジタルであるので、より簡単なＤＦＴ（Design-for-Test）を集積することを可能にする。そのようなＤＦＴは、ＨＶＭ（High Volume Manufacturing）試験を可能にすることができる。
【0051】
ＤＬＤＯ ＶＲ２００を使用する１つの動機は、プロセッサ又はＳｏＣのプロセッサコア（又はモジュール）が小さいステップ（例えば、１２ｍＶ）においてバイパスからレギュレーションモード（すなわち、ＬＤＯモード）へ滑らかに遷移することができることである。これは、電力状態の動的変化を伴ったプロセッサ又はＳｏＣ性能に基づきゲート電力供給２１３の変調を可能にする。一実施形態において、ＤＬＤＯ ＶＲ２００はまた、同程度の性能である夫々のプロセッサコア（又はモジュール）へのゲート電力供給２１３の微調整を可能にする（例えば、ターボモード２０２、ＨＦＭ２０３、など）。
【0052】
プロセス変動に起因して、同じ性能レベルで機能することに関してさえ、異なるプロセッサコア（例えば、１２５１〜Ｎ）は異なる電圧を必要としてよい。例えば、より遅いプロセッサコアは、同じ性能を生み出すために、より高い供給電圧を必要としてよく、より速いプロセッサコアは、より遅いプロセッサと同じ性能を生み出すために、より低い供給電圧を必要としてよい。一実施形態において、内部ＶＩＤ１２９は、入出力ロジックにおいて電圧レベルシフタを必要とすることなしに所定の（又はプログラム可能な）量だけ夫々のプロセッサコアへの供給電圧を調整する能力を提供する。一実施形態において、所定の（又はプログラム可能な）量は±５０ｍＶである。他の実施形態では、他の電圧レベルが所定の（又はプログラム可能な）量のために使用されてよい。（内部ＶＩＤ１２９を介した）この機能は、個々のプロセッサコアが適切な電圧へと調整され得るので、更なる電力節約をシステムに与える。
【0053】
図３は、本開示の一実施形態に従って、ＤＬＤＯ ＶＲ２００のコントローラ（例えば、２０４ａ）を実装する論理モデル３００を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を有する図３の要素は、記載されているのと同様の何らかの方法において動作又は機能することができるが、そのように制限されないことが指摘される。
【0054】
一実施形態において、論理モデル３００は、ＡＤＣ２０５から入力２１０を受ける第１遅延段３０１（Ｚ−１）を有する。一実施形態において、遅延段３０１の出力は、第２遅延段３０２（Ｚ−１）によって受け取られる。一実施形態において、入力２１０並びに遅延段３０１及び３０２からのその遅延されたバージョンは、ゲイン段３０３（ゲイン１）、３０４（ゲイン２）及び３０５（ゲイン３）によって夫々増幅される。ここで、‘Ｋ’はゲイン量を示す。一実施形態において、ゲイン段３０３、３０４及び３０５の出力は、加算ユニット３０６によって加算される。
【0055】
一実施形態において、加算ユニット３０６の出力は、乗算器３１２によって受け取られる。一実施形態において、加算ユニット３０６の出力は、符号検出器３１３によって受け取られる“加算出力”である。一実施形態において、符号検出器３１３は、前の段からのバイナリコードが正又は負であるかどうかを判定するロジックとして実装される。符号検出器３１３は、加算出力の符号を決定する。一実施形態において、加算出力の正の符号は、ループゲインを低減する方向を示し、一方、負の符号は、ループゲインを増大させる方向を示す。一実施形態において、符号の方向に依存して、係数がマルチプレクサ３１５によって選択される。一実施形態において、この係数（すなわち、マルチプレクサ３１５の出力）は、乗算器３１２によって、加算ユニット３０６からの加算出力に乗じられる。一実施形態において、マルチプレクサ３１５の出力は、論理ユニット３０７（積分器ともここでは称される。）へ供給される。
【0056】
一実施形態において、論理ユニット３０７は、出力を出力の前の値と加算し、（ゲインユニット３１０及び３１１からの）２つの信号を減じる。一実施形態において、コントローラ２０４ａの出力２１１（積分出力とも呼ばれる。）は、第３遅延段３０８（Ｚ−１）によって遅延される。一実施形態において、第３遅延段３０８の出力は、第４遅延段３０９（Ｚ−１）によって更に遅延される。一実施形態において、第３及び第４遅延段（夫々３０８及び３０９）の出力は、ゲインユニット３１０（ゲイン４）及び３１１（ゲイン５）によって夫々増幅される。一実施形態において、ゲインユニット３１０及び３１１の出力は、論理ユニット３０７によって受け取られる。一実施形態において、論理ユニット３０７は、ゲインユニット３１０及び３１１の出力を加算ユニット３０６の出力から減じて出力２１１を生成する。一実施形態において、出力２１１は、パワーゲート２０２を制御するデジタルコード２１２を生成するようデコーダ２０４ｂによって復号される。
【0057】
一実施形態において、第３遅延段３０８の出力は、それをスカラー係数へと変換する論理ユニット３１３及び３１４へ供給される。一実施形態において、係数１は、加算出力がゲインの正方向を有する場合に（符号を介して）マルチプレクサ３１５によって選択される大きい正の係数である。一実施形態において、係数２は、加算出力がゲインの負方向を有する場合に（符号を介して）マルチプレクサ３１５によって選択される、より低い係数又は１である。
【0058】
実施形態において、ループのゲインは、動作点の関数として変更される。一実施形態において、ゲインは、係数Ｙ（すなわち、マルチプレクサ３１５の出力）を伝達関数の分子、すなわち、加算ユニット３０６からの加算出力に乗じることによって、変更される。分子‘Ｎ’は、Ｎ＝Ｎ１×Ｖｉｎ（ｎ−２）＋Ｎ２×Ｖｉｎ（ｎ−１）＋Ｎ３×Ｖｉｎ（ｎ）によって定義される。ここで、“Ｎ１”は段３０５のゲイン３であり、“Ｎ２”は段３０４のゲイン２であり、“Ｎ３”は段３０３のゲイン１であり、Ｖｉｎ（ｎ）は入力２１０であり、Ｖｉｎ（ｎ−１）は遅延段３０１の出力であり、Ｖｉｎ（ｎ−２）は遅延段３０２の出力である。
【0059】
一実施形態において、分子値‘Ｎ’は、伝達関数の出力状態によって決定されるゲイン係数‘Ｙ’を乗じられる。一実施形態において、パワーＦＥＴへのＶｏｕｔコードが高い場合に、システムのゲインは低い。この低ゲインは、より高い値を分子‘Ｎ’に乗じることによって補償される。そのような実施形態において、伝達関数のゲインは、全ての動作点について平らにされる。
【0060】
ゲインは、コードが大きくなる場合（ゲインを低減する方向）及びコードが小さくなる場合（ゲインを増大させる方向）において異なるので、一実施形態に従って、分子値（すなわち、加算出力の符号）が正である場合及び負である場合において異なる乗率が分子に適用される。一実施形態において、‘Ｎ’が正味正の値を有する場合に、マルチプレクサ（すなわち、Ｍｕｘ）３１５は、ループゲインを増大させるよう係数１を選択する。一実施形態において、‘Ｎ’が正味負の値を有する場合に、マルチプレクサ３１５は、ループゲインを下げるよう係数２を選択する。
【0061】
一実施形態において、理想的に、‘Ｎ’に乗じられるべきゲイン係数（３１３及び３１４の出力のうちの一方）は、その出力自体の値である。上述されたように、分子‘Ｎ’は、Ｎ＝Ｎ１×Ｖｉｎ（ｎ−２）＋Ｎ２×Ｖｉｎ（ｎ−１）＋Ｎ３×Ｖｉｎ（ｎ）によって定義される。例えば、積分器の出力が１のバイナリコードである場合に、‘Ｎ’はそのままで使用され、積分器の出力が２のバイナリコードである場合に、システムのゲインは、出力値の係数だけ減り、出力に比例するゲインによって補償される。一実施形態において、より高い負荷電流に関して、様々な実施形態によって記載される適応ゲインによれば、ＡＤＣ２０５の分解能はパワーＦＥＴ２０２の細かさよりも高いことが可能である。この場合に、リップルが電圧出力２０８において引き起こされ得る。このリップルを回避するよう、１に満たない値を持ったゲイン係数が使用される。
【0062】
一実施形態において、論理ユニット３０７は、ゲインをエラー信号に加え、積分関数を加えてＤＣエラーを零（又は零近く）に減らし、更には、極及び零を加えて負荷極を補償する。エラー信号は、レギュレータ（例えば、２００）の出力ノード（例えば、２０８）及び基準ノード（例えば、２０９）の間の電圧差である。一実施形態において、加えられた零は、負荷極の影響を補償し、加えられた極は、ゲインがある周波数を超えて０ｄＢより低く減衰されることを確かにする。
【0063】
図４は、本開示の一実施形態に従って、コントローラ２０４ａの技術的効果を示すプロット４００を表す。ここで、ｘ軸はマイクロ秒（μｓ）における時間であり、ｙ軸は電圧（Ｖ）である。プロット４００は２つの波形を示す。上側の波形４０１は、乗算効果を備えたコントローラ２０４ａを使用する過渡応答時間を示す。波形４０１の下側にある波形４０２は、乗算効果がコントローラにおいて使用されない場合の過渡応答である。
【0064】
図５は、本開示の一実施形態に従って、ＤＬＤＯ ＶＲを備えたスマートデバイス又はコンピュータシステム又はＳｏＣを表す。図５は、フラット・サーフェス・インターフェイス・コネクタが使用され得るモバイルデバイスの実施形態のブロック図を表す。一実施形態において、コンピュータデバイス１６００は、例えば、コンピュータタブレット、携帯電話機若しくはスマートフォン、無線対応電子リーダー、又は他の無線モバイルデバイスのような、モバイルコンピュータデバイスを表す。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがコンピュータデバイス１６００において示されているわけでないことが理解されるであろう。
【0065】
一実施形態において、コンピュータデバイス１６００は、実施形態に従うＤＬＤＯ ＶＲを備えた第１プロセッサ１６１０を有する。一実施形態において、コンピュータデバイス１６００は、ここで論じられている実施形態に従うＤＬＤＯ ＶＲを備えた第２プロセッサ１６９０を有する。一実施形態において、第２プロセッサ１６９０は任意である。Ｉ／Ｏデバイスを備えたコンピュータデバイス１６００の他のブロックも、実施形態のＤＬＤＯ ＶＲを有してよい。本開示の様々な例えば、無線インターフェイスのような、１６７０内のネットワークインターフェイスを更に有してよく、それにより、システム無線デバイス、例えば、携帯電話機又はパーソナルデジタルアシスタントに組み込まれてよい。
【0066】
一実施形態において、プロセッサ１６１０は、例えば、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、又は他のプロセッシング手段のような、１つ以上の物理デバイスを有することができる。プロセッサ１６１０によって実行されるプロセッシング動作には、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行が含まれる。プロセッシング動作には、人間のユーザによる若しくは他のデバイスによるＩ／Ｏ（入出力：input/output）に関する動作、電力管理に関する動作、及び／又はコンピュータデバイス１６００を他のデバイスへ接続することに関する動作が含まれる。プロセッシング動作には、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関する動作も含まれてよい。
【0067】
一実施形態において、コンピュータデバイス１６００は、オーディオサブシステム１６２０を有する。オーディオサブシステム１６２０は、オーディオ機能をコンピュータデバイスに提供することに関連したハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表す。オーディオ機能には、スピーカ及び／又はヘッドホン出力並びにマイクロホン入力が含まれ得る。そのような機能のためのデバイスは、コンピュータデバイス１６００と一体化されるか、あるいは、コンピュータデバイス１６００へ接続され得る。一実施形態において、ユーザは、プロセッサ１６１０によって受け取られて処理されるオーディオコマンドを与えることによって、コンピュータデバイス１６００と対話する。
【0068】
ディスプレイサブシステム１６３０は、ユーザがコンピュータデバイス１６００と対話するための視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、表示デバイス）及びソフトウェア（例えば、ドライバ）を表す。ディスプレイサブシステム１６３０は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェアデバイスを含む表示インターフェイス１６３２を有する。一実施形態において、表示インターフェイス１６３２は、表示に関する少なくとも何らかの処理を実行する、プロセッサ１６１０とは別個のロジックを有する。一実施形態において、ディスプレイサブシステム１６３０は、ユーザへ出力及び入力の両方を提供するタッチスクリーン（又はタッチパッド）デバイスを有する。
【0069】
Ｉ／Ｏコントローラ１６４０は、ユーザとのインタラクションに関するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０の部分であるハードウェアを管理するよう動作する。加えて、Ｉ／Ｏコントローラ１６４０は、コンピュータデバイス１６００へ接続する追加のデバイスのための接続点を表し、それを通じてユーザはシステムと対話し得る。例えば、コンピュータデバイス１６００に取り付けられ得るデバイスには、マイクロホンデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他の表示デバイス、キーボード若しくはキーパッドデバイス、又はカードリーダ若しくは他のデバイスのような特定の用途により使用される他のＩ／Ｏデバイスが含まれ得る。
【0070】
上述されたように、Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０と相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、コンピュータデバイス１６００の１つ以上のアプリケーション又は機能のための入力又はコマンドを与えることができる。加えて、オーディオ出力は、ディスプレイ出力の代わりに、又はそれに加えて供給され得る。他の例では、ディスプレイサブシステム１６３０がタッチスクリーンを有する場合には、表示デバイスは入力デバイスとしても働き、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理され得る。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するようコンピュータデバイス１６００には更なるボタン又はスイッチも存在することができる。
【0071】
一実施形態において、Ｉ／Ｏコントローラ１６４０は、例えば、加速度計、カメラ、光センサ若しくは他の環境センサ、又はコンピュータデバイス１６００に含まれ得る他のハードウェアのような、デバイスを管理する。入力は、直接的なユーザインタラクションの部分であることができるとともに、環境入力をシステムに与えてその動作（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能）に影響を及ぼすことができる。
【0072】
一実施形態において、コンピュータデバイス１６００は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関する機能を管理するパワーマネージメント１６５０を有する。メモリサブシステム１６６０は、情報をコンピュータデバイス１６００において記憶するためのメモリデバイスを有する。メモリは、不揮発性（メモリデバイスへの電力が中断される場合に状態が変化しない。）及び／又は揮発性（メモリデバイスへの電力が中断される場合に状態が不定である。）メモリデバイスを有することができる。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、又は他のデータとともに、コンピュータデバイス１６００のアプリケーション及び機能の実行に関するシステムデータ（長期又は一時に関わらず。）を記憶することができる。
【0073】
実施形態の要素は、コンピュータ実行可能命令（例えば、ここで論じられている如何なる他のプロセスも実施する命令）を記憶するための機械可読媒体（例えば、メモリ１６６０）としても提供される。機械可読媒体（例えば、メモリ１６６０）には、制限なしに、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、相変化メモリ（ＰＣＭ；phase change memory）、又は電子若しくはコンピュータ実行可能命令を記憶するのに適した他のタイプの機械可読媒体が含まれてよい。例えば、本開示の遠隔のコンピュータ（例えば、サーバ）から要求元のコンピュータ（例えば、クライアント）へデータ信号によって通信リンク（例えば、モデム又はネットワーク接続）を介して転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。
【0074】
コネクティビティ１６７０は、コンピュータデバイス１６００が外部のデバイスと通信することを可能にするハードウェアデバイス（例えば、無線及び／又は有線コネクタ並びに通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を有する。コンピュータデバイス１６００は、他のコンピュータデバイス、無線アクセスポイント又は基地局のような別個デバイス、並びにヘッドセット、プリンタ又は他のデバイスのような周辺機器であってよい。
【0075】
コネクティビティ１６７０は、多種多様なタイプのコネクティビティを有することができる。一般的に言えば、コンピュータデバイス１６００は、セルラーコネクティビティ１６７２及び無線コネクティビティ１６７４により表されている。セルラーコネクティビティ１６７２は、例えば、ＧＳＭ（global system for mobile communications）又は変形若しくは派生、ＣＤＭＡ（code division multiple access）又は変形若しくは派生、ＴＤＭ（time division multiplexing）又は変形若しくは派生、あるいは他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルラーネットワークコネクティビティを言う。無線コネクティビティ（又は無線インターフェイス）１６７４は、セルラーではない無線コネクティビティを言い、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離通信、など）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ（登録商標））、及び／又はワイドエリアネットワーク（例えば、ＷｉＭＡＸ（登録商標））、あるいは、他の無線通信を有することができる。
【0076】
周辺接続１６８０は、終戦接続を行うハードウェアインターフェイス及びコネクタ並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を有する。コンピュータデバイス１６００は、他のコンピュータデバイスへの周辺機器であってよく（“ｔｏ”１６８２）、更には、周辺機器を自身に接続されることも可能である（“ｆｒｏｍ”１６８４）。コンピュータデバイス１６００は、例えば、コンピュータデバイス１６００においてコンテンツを管理すること（例えば、ダウンロード及び／又はアップロード、変更、同期化）のような目的のために、他のコンピュータデバイスへ接続するための“ドッキング”コネクタを一般的に備える。加えて、ドッキングコネクタは、コンピュータデバイス１６００が、例えば、オーディオビジュアル又は他のシステムへ出力されるコンテンツを制御することを可能にする特定の周辺機器へ、コンピュータデバイス１６００が接続することを可能にすることができる。
【0077】
独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、コンピュータデバイス１６００は、一般的な又は標準規格に基づいたコネクタを介して周辺機器接続１６８０を行うことができる。一般的なタイプには、ユニバーサル・シリアル・バス（ＵＳＢ；Universal Serial Bus）コネクタ（多種多様なハードウェアインターフェイスのいずれかを含むことができる。）、ミニディスプレイポート（ＭＤＰ；ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ）を含むディスプレイポート、高精細マルチメディアインターフェイス（ＨＤＭＩ；High Definition Multimedia Interface）、ファイアワイヤ、又は他のタイプが含まれ得る。
【0078】
「実施形態」、「一実施形態」、「幾つかの実施形態」又は「他の実施形態」との明細書中の言及は、実施形態に関連して記載される特定の機能、構造、又は特性が、必ずしも全ての実施形態ではなく、少なくとも幾つかの実施形態に含まれることを意味する。「実施形態」、「一実施形態」又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。コンポーネント、機能、構造、又は特性が“含まれ得る”、“含まれてよい”、又は“含まれることがある”と明細書において述べられる場合に、その特定のコンポーネント、機能、構造、又は特性は含まれる必要はない。明細書又は特許請求の範囲において要素を単称形で呼ぶ場合に、それは、その要素がただ１つしか存在しないことを意味するわけではない。明細書及び特許請求の範囲において“更なる”要素と言及する場合に、それは、更なる要素が１つよりも多く存在していることを除外しない。
【0079】
更に、特定の特徴、構造、機能、又は特性は、１つ以上の実施形態において如何なる適切な方法においても組み合わされてよい。例えば、第１及び第２の実施形態に関連する特定の特徴、構造、機能、又は特性が相互排他的でない場合には、第１の実施形態は第２の実施形態と組み合わされてよい。
【0080】
その具体的な実施形態と関連して記載されてきたが、そのような実施形態の多くの代替、改良及び変形は、の記載を鑑みて当業者に明らかであろう。例えば、他のメモリアーキテクチャ、例えば、動的ＲＡＭ（ＤＲＡＭ）は、論じられている実施形態を使用してよい。本開示の添付の特許請求の範囲の広範な適用範囲内に入るように全てのそのような代替、改良及び変形を包含するよう意図される。
【0081】
加えて、集積回路（ＩＣ；integrated circuit）チップ及び他のコンポーネントへのよく知られている電力／接地接続は、本開示を不明りょうにしないように、例示及び議論の簡単のために、提示されている図において図示されてもされなくてもよい。更に、配置は、本開示を不明りょうにしないように、更には、そのようなブロック図配置の実施に関する仕様が、本開示が実装されるプラットフォームに大いに依存するという事実を鑑みて（すなわち、そのような仕様は、当業者の範囲内に十分あるべきである。）、ブロック図形式において示されてよい。具体的な詳細（例えば、回路）が本開示の例となる実施形態を記載するために示される場合に、当業者に当然に、そのような具体的な詳細によらずに、又はその変形により実施され得る。よって、記載は、制限ではない例示と見なされるべきである。
【0082】
以下の例は、更なる実施形態に関連する。例における細部は、１つ以上の実施形態においてどこでも使用されてよい。ここで記載される装置の全ての任意の特徴は、方法又はプロセスに関しても実装されてよい。
【0083】
例えば、デジタルバスによって制御される複数のパワーゲートトランジスタであって、第１電力供給を負荷へ供給し、第２電力供給を入力として受けるよう動作する前記複数のパワーゲートトランジスタと、前記第１電力供給を受け、該第１電力供給を表すデジタル出力を生成するアナログ−デジタルコンバータ（ＡＤＣ）と、前記第１電力供給を表す前記デジタル出力を受け、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成して、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにするコントローラとを有する装置が提供される。
【0084】
一実施形態において、前記コントローラは、前記複数のパワーゲートトランジスタ、前記ＡＤＣ、及び前記コントローラによって形成されるループのゲインを変更するよう動作し、前記コントローラは、動作点の関数として前記ループのゲインを変更するよう動作する。一実施形態において、前記コントローラは、直列につなぎ合わされた第１の複数の遅延ユニットであって、該第１の複数の遅延ユニットの中の１つの遅延ユニットが前記第１電力供給を表す前記デジタル出力を受ける、前記第１の複数の遅延ユニットと、前記第１の複数の遅延ユニットの夫々の出力のゲインを増幅する第１の複数のゲイン段と、加算された出力を生成するよう前記増幅された出力を加算する加算器とを有する。
【0085】
一実施形態において、前記コントローラは、前記ループのゲインを変更するよう前記加算された出力に係数を乗じて、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにする乗算器を有する。一実施形態において、前記コントローラは、前記加算された出力の符号を検出し、該検出された符号が前記係数を決定する符号検出器を有する。一実施形態において、前記コントローラは、直列につなぎ合わされた第２の複数の遅延ユニットであって、該第２の複数の遅延ユニットの中の１つの遅延ユニットが前記コントローラの出力を受ける、前記第２の複数の遅延ユニットと、前記第２の複数の遅延ユニットの夫々の出力のゲインを増幅する第２の複数のゲイン段とを有する。
【0086】
一実施形態において、前記コントローラは、前記第２の複数の遅延ユニットの夫々の増幅された出力及び前記乗算器の出力を積分して、前記コントローラの出力を生成する積分器を有する。一実施形態において、前記複数のパワーゲートトランジスタはｐ形トランジスタである。一実施形態において、当該装置は、電圧識別信号（ＶＩＤ）を前記ＡＤＣのための複数のアナログ信号に変換するデジタル−アナログコンバータ（ＤＡＣ）を更に有する。一実施形態において、前記ＶＩＤは電力制御ユニット（ＰＣＵ）によって生成される。
【0087】
一実施形態において、当該装置は、前記コントローラの出力を復号して、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成するデコーダを更に有する。一実施形態において、前記デコーダは、前記複数のパワーゲートトランジスタの略全てをオンすることによって、当該装置をバイパスモードにおいて作動させるよう動作する。一実施形態において、前記デコーダは、全ての前記複数のパワーゲートトランジスタをオフさせる前記デジタルバスを生成するよう動作する。
【0088】
他の例では、メモリユニットと、該メモリユニットへ結合され、の装置に従う電圧レギュレータを備えるプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサがアンテナを通じて他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムは表示ユニットを更に有する。一実施形態において、前記表示ユニットはタッチスクリーンである。
【0089】
他の例では、第１電力供給を表すデジタル出力を受け、複数のパワーゲートトランジスタを制御するためのデジタルバスを生成して、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにするコントローラと、前記コントローラの出力を復号して、前記複数のパワーゲートトランジスタを制御するための前記デジタルバスを生成するデコーダとを有する装置が提供される。
【0090】
一実施形態において、前記コントローラは、前記複数のパワーゲートトランジスタ、アナログ−デジタルコンバータ（ＡＤＣ）、及び前記コントローラによって形成されるループのゲインを変更するよう動作し、前記コントローラは、動作点の関数として前記ループのゲインを変更するよう動作する。一実施形態において、前記コントローラは、直列につなぎ合わされた第１の複数の遅延ユニットであって、該第１の複数の遅延ユニットの中の１つの遅延ユニットが前記第１電力供給を表す前記デジタル出力を受ける、前記第１の複数の遅延ユニットと、前記第１の複数の遅延ユニットの夫々の出力のゲインを増幅する第１の複数のゲイン段と、加算された出力を生成するよう前記増幅された出力を積分する加算器とを有する。
【0091】
一実施形態において、前記コントローラは、前記ループのゲインを変更するよう前記加算された出力に係数を乗じて、前記複数のパワーゲートトランジスタの伝達関数が動作範囲にわたって略線形であるようにする乗算器を有する。一実施形態において、前記コントローラは、前記加算された出力の符号を検出し、該検出された符号が前記係数を決定する符号検出器を有する。一実施形態において、前記コントローラは、直列につなぎ合わされた第２の複数の遅延ユニットであって、該第２の複数の遅延ユニットの中の１つの遅延ユニットが前記コントローラの出力を受ける、前記第２の複数の遅延ユニットと、前記第２の複数の遅延ユニットの夫々の出力のゲインを増幅する第２の複数のゲイン段とを有する。一実施形態において、前記コントローラは、前記第２の複数の遅延ユニットの夫々の増幅された出力及び前記乗算器の出力を積分して、前記コントローラの出力を生成する積分器を有する。
【0092】
他の例では、メモリユニットと、該メモリユニットへ結合され、の装置に従う電圧レギュレータを備えるプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサがアンテナを通じて他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムは表示ユニットを更に有する。一実施形態において、前記表示ユニットはタッチスクリーンである。
【0093】
要約は、読者が技術的開示の本質及び要点を確かめることを可能にするよう与えられている。要約は、それが特許請求の範囲の適用範囲及び意義を制限するために使用されないとの理解の下で提出される。特許請求の範囲は、これをもって詳細な説明に組み込まれる。夫々の請求項は、別個の実施形態として自立している。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【国際調査報告】

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