特表 2017-507482 幅狭半導体構造のイオン注入技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2017-507482(P2017-507482A)

(43)【公表日】2017年3月16日

(54)【発明の名称】幅狭半導体構造のイオン注入技術

(51)【国際特許分類】

   H01L 21/265 20060101AFI20170224BHJP

   H01L 21/336 20060101ALI20170224BHJP

   H01L 29/78 20060101ALI20170224BHJP

【ＦＩ】

   H01L21/265 F

   H01L29/78 301X

   H01L29/78 301S

   H01L21/265 V

   H01L21/265 602B

【審査請求】未請求

【予備審査請求】未請求

【全頁数】17

(21)【出願番号】特願2016-547942(P2016-547942)

(86)(22)【出願日】2015年1月13日

(85)【翻訳文提出日】2016年9月16日

(86)【国際出願番号】US2015011079

(87)【国際公開番号】WO2015112367

(87)【国際公開日】20150730

(31)【優先権主張番号】14/163,739

(32)【優先日】2014年1月24日

(33)【優先権主張国】US

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US

(71)【出願人】

【識別番号】500239188

【氏名又は名称】ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】100161148

【弁理士】

【氏名又は名称】福尾 誠

(74)【代理人】

【識別番号】100134577

【弁理士】

【氏名又は名称】石川 雅章

(72)【発明者】

【氏名】アンドリュー エム ワイト

(72)【発明者】

【氏名】カリパツナン バイヴェック ラオ

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140BB05

5F140BC07

5F140BC15

5F140BH22

5F140BH49

5F140BK10

5F140BK14

5F140BK20

5F140BK21

5F140CB01

5F140CB04

(57)【要約】

半導体装置を加工処理する方法は、第１イオンを有する第１イオン注入を薄い結晶半導体構造内に実施し、前記第１イオン注入が前記薄い結晶半導体構造の第１領域を非晶質化するステップと、ドーパント種のドーパントイオンを有する第２イオン注入を前記薄い結晶半導体構造の少なくとも第１領域内に実施するステップと、前記第１注入後に前記半導体装置に対して少なくとも１回のアニールを実施するアニールステップであって、前記第１および第２の注入並びに前記少なくとも１回のアニールの後には、前記薄い結晶半導体構造が欠損のない単結晶領域を形成する、該アニールステップと、を有する。

【特許請求の範囲】

【請求項1】

半導体装置を加工処理する方法において、
第１イオンを有する第１イオン注入を薄い結晶半導体構造内に実施し、前記第１イオン注入が前記薄い結晶半導体構造の第１領域を非晶質化するステップと、
ドーパント種のドーパントイオンを有する第２イオン注入を前記薄い結晶半導体構造の少なくとも前記第１領域内に実施するステップと、
前記第１注入後に前記半導体装置に対して少なくとも１回のアニールを実施するアニールステップであって、前記第１および前記第２の注入並びに前記少なくとも１回のアニール後には、前記薄い結晶半導体構造が欠損のない単結晶領域を形成する、該アニールステップと、
を有する、方法。

【請求項2】

請求項１の方法において、前記第１イオンは、前記半導体装置に対してドーパントとして作用しない非ドーパントイオンを有する、方法。

【請求項3】

請求項１の方法において、前記第２注入の注入温度は４００℃またはそれより高い温度とする、方法。

【請求項4】

請求項１の方法において、前記第１イオンは、ＧｅまたはＸｅ、またはその両方であり、また前記ドーパントイオンはヒ素の種を有する、方法。

【請求項5】

請求項１の方法において、前記第１イオンは、５ｋｅＶ未満のイオンエネルギーを有する、方法。

【請求項6】

請求項１の方法において、前記薄い結晶半導体構造は、前記半導体装置の基板平面から垂直方向に突出するフィン構造を有し、該フィン構造は、前記基板平面に平行な方向に５０ｎｍ未満のフィン厚さを有する、方法。

【請求項7】

請求項１の方法において、前記薄い結晶半導体構造は、５０ｎm未満の厚さを有する絶縁体上半導体層を有する、方法。

【請求項8】

請求項１の方法において、前記第２注入は、Ａｓイオンによる５×１０^１４／ｃｍ^２〜２×１０^１５／ｃｍ^２のイオン線量を有する、方法。

【請求項9】

請求項１の方法において、前記アニールのアニール温度は８００℃より高い温度とする、方法。

【請求項10】

請求項１の方法において、前記第１イオンはドーパントイオンを有し、前記第１注入は、３００℃またはそれ未満の注入温度とし、前記第２注入は、４００℃またはそれより高い注入温度とする、方法。

【請求項11】

請求項１の方法において、前記第１注入は、２５０℃〜３００℃の間の注入温度で第１線量のドーパアントイオンを注入するステップを有し、また前記アニールは、第１アニールであり、前記第２注入の前に実施するものとし、また前記第２注入は、２５０℃〜３００℃の間の注入温度で第２線量の前記ドーパアントイオンを注入するステップを有し、前記方法は、さらに、前記第２注入後の第２アニールを実施するステップを有する、方法。

【請求項12】

請求項６の方法において、前記第１注入は、前記フィン構造の第１側壁内に第１線量のドーパントイオンを注入するステップを有し、また前記アニールは、第１アニールであり、前記第２注入の前に実施するものとし、また前記第２注入は、前記第１側壁の反対側における前記フィン構造の第２側壁内に第２線量の前記ドーパントイオンを注入するステップを有し、前記方法は、さらに、前記第２注入後の第２アニールを実施するステップを有する、方法。

【請求項13】

フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）を形成する方法において、
基板に直交する方向に突出するようにフィン構造を前記基板上に設ける準備ステップであって、前記フィン構造は５０ｎｍ未満のフィン厚さを有する単結晶半導体を備える、該準備ステップと、
第１イオンを有する第１イオン注入をフィン構造内に実施し、前記第１イオン注入は、前記フィン構造の第１領域を非晶質化するステップと、
ドーパント種のドーパントイオンを有する第２イオン注入を前記フィン構造の少なくとも前記第１領域内に３００℃より高い注入温度で実施するステップと、
前記第１注入後に前記基板に対して少なくとも１回のアニールを実施するアニールステップであって、前記第１および第２の注入並びに前記少なくとも１回のアニール後には、前記フィン構造が欠損のない単結晶領域を形成する、該アニールステップと、
を有する、方法。

【請求項14】

請求項１３の方法において、前記第１イオンは、前記基板に対してドーパントとして作用しない非ドーパントイオンを有する、方法。

【請求項15】

請求項１３の方法において、前記注入温度は４００℃またはそれより高い温度とする、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、電界効果トランジスタの加工処理を行うこと（プロセッシング）に関し、特に、イオン注入電界効果トランジスタに関する。

【背景技術】

【0002】

半導体装置をより小さい寸法にすると、非平面状トランジスタが、平面的トランジスタのジオメトリに課される拡縮性（スケーラビリティ）における限界に起因して、平面状トランジスタの代替物としてますます魅力的になっている。例えば、いわゆるフィン電界効果トランジスタ（ｆｉｎＦＥＴ）は、２２ｎｍ装置を生成する相補型金属酸化物半導体（ＣＭＯＳ）技術において開発された。ｆｉｎＦＥＴは、三次元（３-Ｄ）トランジスタ型であり、基板主表面から垂直方向に突出する半導体材料の幅狭い細条を使用して、トランジスタのソース／ドレイン（Ｓ／Ｄ）およびチャネル領域を形成する。その後、トランジスタゲートをフィンの両側の側面周りを覆うように配置し、これにより、チャネルの複数側面を区切るゲート構造を形成する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

半導体基板をエッチングしてフィン構造を画定した後に従来のｆｉｎＦＥＴを形成する処理中、フィン構造内への様々な注入ステップを実施して、ソース／ドレイン（Ｓ／Ｄ）領域、ソース／ドレイン拡張（ＳＤＥ）領域、閾値電圧調整注入、等々を形成する。Ｓ／Ｄ注入およびＳＤＥ注入のような若干の注入はとくに、１×１０^１５／ｃｍ^２のようなフィン構造内への必要なドーピングレベルを達成するのに要する比較的高い線量（ドース）の注入種を必要とする。ヒ素（Ａｓ）注入の場合、注入種の大きい原子質量に起因して、注入中にフィン構造が十分に損傷し、注入後アニーリングの後に多結晶フィン構造となることがしばしば見られる。

【0004】

高温、例えば、３００℃より高い温度での注入は、Ａｓ注入中に非晶質材料を減少または排除することができ、とくに注入温度が３００℃を超えるとき、注入後アニーリングの後に結晶欠損が見られる。これら欠損は、装置性能の低下に関与する。したがって、注入中の結晶質半導体フィンの非晶質化を避けるために単に基板温度を上げると、望ましい電気特性を有するフィン構造をもたらすことはない。これらおよび他の考察に鑑みて、本発明による改良が必要となる。

【0005】

この概要は、詳細な説明で以下にさらに説明する単純化形態における概念の選択を紹介するために提供する。この概要は、特許請求した主題の重要な特徴または本質的な特徴を同定することを意図せず、特許請求した主題の範囲を決定する補助とすることも意図しない。

【課題を解決するための手段】

【0006】

一実施形態において、半導体装置を加工処理する方法は、第１イオンを有する第１イオン注入を薄い結晶半導体構造内に実施し、前記第１イオン注入が前記薄い結晶半導体構造の第１領域を非晶質化するステップと、ドーパント種のドーパントイオンを有する第２イオン注入を前記薄い結晶半導体構造の少なくとも第１領域内に実施するステップと、前記第１注入後に前記半導体装置に対して少なくとも１回のアニールを実施するアニールステップであって、前記第１および前記第２の注入並びに前記少なくとも１回のアニール後には、前記薄い結晶半導体構造が欠損のない単結晶領域を形成する、該アニールステップと、を有する。

【0007】

他の実施形態において、基板に直交する方向に突出するようにフィン構造を前記基板上に設ける準備ステップであって、前記フィン構造は５０ｎｍ未満のフィン厚さを有する単結晶半導体を備える、該準備ステップと、第１イオンを有する第１イオン注入をフィン構造内に実施し、前記第１イオン注入は、前記薄い結晶半導体構造の第１領域を非晶質化するステップと、ドーパント種のドーパントイオンを有する第２イオン注入を前記フィン構造の少なくとも第１領域内に３００℃より高い注入温度で実施するステップと、前記第１注入後に前記半導体装置に対して少なくとも１回のアニールを実施するアニールステップであって、前記第１および第２の注入並びに前記少なくとも１回のアニール後には、前記フィン構造が欠損のない単結晶領域を形成する、該アニールステップと、を有する。

【図面の簡単な説明】

【0008】

【図1A】様々な実施形態による装置のイオン注入の例示的ジオメトリの等角図である。

【図1B】様々な実施形態による装置のイオン注入の例示的ジオメトリの頂面図である。

【図1C】様々な実施形態による装置のイオン注入の例示的ジオメトリの側面図である。

【図2A】本発明の実施形態による注入プロセスに含まれる操作段階を示す。

【図2B】本発明の実施形態による注入プロセスに含まれる操作段階を示す。

【図2C】本発明の実施形態による注入プロセスに含まれる操作段階を示す。

【図3A】本発明の他の実施形態による他の注入プロセスに含まれる操作段階を示す。

【図3B】本発明の他の実施形態による他の注入プロセスに含まれる操作段階を示す。

【図3C】本発明の他の実施形態による他の注入プロセスに含まれる操作段階を示す。

【図4A】本発明のさらに他の実施形態による別の注入プロセスに含まれる操作段階を示す。

【図4B】本発明のさらに他の実施形態による別の注入プロセスに含まれる操作段階を示す。

【図4C】本発明のさらに他の実施形態による別の注入プロセスに含まれる操作段階を示す。

【図4D】本発明のさらに他の実施形態による別の注入プロセスに含まれる操作段階を示す。

【図5A】本発明のさらに別の実施形態によるさらに別の注入プロセスに含まれる操作段階を示す。

【図5B】本発明のさらに別の実施形態によるさらに別の注入プロセスに含まれる操作段階を示す。

【図5C】本発明のさらに別の実施形態によるさらに別の注入プロセスに含まれる操作段階を示す。

【図5D】本発明のさらに別の実施形態によるさらに別の注入プロセスに含まれる操作段階を示す。

【発明の詳細な説明】

【0009】

本発明の実施形態は、添付図面を参照して以下で完全に説明し、これら図面にはいつかの実施形態を示す。しかし、本明細書の開示による本発明の主題は、多くの異なる形態で実施することができ、本明細書に示す実施形態に限定すると解すべきでない。むしろ、これら実施形態は、本発明を徹底的かつ完璧のものにする、また、当業者に発明要旨の範囲を十分に伝えるように提示する。図面において、類似参照符号は、本明細書全体にわたり類似の要素に言及する。

【0010】

前述の注入プロセスにおけるいくつかの欠陥に対処するため、実施形態を本明細書で示し、これら実施形態は、ｆｉｎＦＥＴ装置のような薄いまたは幅狭い半導体層または構造を有する装置を形成する改良した技術を提供する。とくに本発明の実施形態は、有害な欠損を生ずることなく薄い単結晶半導体領域のドーピングを促進する新規なイオン注入操作を提供する。

【0011】

様々な実施形態において、複数の注入操作を薄い半導体構造内に実施し、この場合、少なくとも１回の注入プロセス（本明細書において「注入（インプラント）」とも称する）により非晶質領域を生成する。１つのまたはそれ以上の追加注入を実施し、この追加注入は、大気温度（２５℃）より高い高温で実施する。複数注入によれば、上述した単一注入プロセスの結果生ずる問題を回避する。

【0012】

説明目的のため、図１Ａ〜１Ｃは、様々な実施形態によるｆｉｎＦＥＴ装置のイオン注入プロセスのジオメトリ（幾何学的形状）を説明する異なる図を示す。ｆｉｎＦＥＴ装置１００は、単結晶半導体材料であるベース部分１０２を有する。ベース部分１０２は、デカルト座標系のＸ-Ｙ平面に平行な基板平面上に延在（延びて存在）する。フィン構造１０４は、通常の方法で形成し、基板平面（Ｘ-Ｙ平面）に直交する方向に（デカルト座標系のＺ軸に沿って）ベース部分１０２から突出する一体構造として形成する。フィン構造１０４は、酸化被膜１０６によって部分的に横付け配置され、この酸化被膜１０６は既知の技術により形成することができる。酸化被膜１０６は、フィン構造１０４が酸化被膜１０６の上方に高さＨまで突出して、側面１１４、側面１１４と反対側の側面１１２、および頂面１１０を露出させるまで後退させる。フィン部分は厚さｔであり、この厚さｔは、様々な実施形態において５０ｎｍまたはそれ未満である。望ましくない結晶質欠損を生ずることなく適切にフィン部分１０４をドーピングするために、多重（複数回）注入操作を実施し、これら操作をイオン１２０で示す。以下に説明する異なる実施形態において、イオン１２０は、フィンの少なくとも一つの側面、例えば、側面１１２、１１４のうちの一方、およびフィン構造１０４における頂部１１０に指向させることができる。イオン１２０の入射角αは、所望の注入深さおよびドーパント密度プロファイル並びに損傷プロファイルを生ずるように選択することができる。いくつかの実施形態において、イオン１２０は、０〜４５゜の間における基板平面の垂直線（Ｚ方向）に対する角度をなすことができる。実施形態はこの点に限定されない。

【0013】

以下図面につき詳細に説明する様々な実施形態によれば、多重注入のうち少なくとも１回を実施して、少なくともフィン構造の少なくとも或る領域、例えば、フィン構造１０４を非晶質化する。さらに、非晶質領域を生成する注入に加えて少なくとも１回の追加注入を実施する。様々な実施形態において、追加注入を高温の注入温度で実施し、この追加注入は、非晶質化注入と組み合わせて、および注入後アニーリングを行った後に、単結晶であり、視認可能な欠損がなく、かつ望ましい密度の活性ドーパントを含むフィン構造を生ずるように行う。本明細書で使用する用語「視認可能な欠損がない」は、３ｎｍまたはそれ以上の欠損に対して１×１０^７／ｃｍ^２より低い欠損レベルを意味し、どちらも現在の透過電子顕微鏡法において観察できる限界を示す。

【0014】

図２Ａ〜２Ｃは、本発明の実施形態による注入プロセスに関与する様々な操作を示す。図２Ａにおいて、Ｘ-Ｙ平面に平行な平面上に延在する半導体ベース２０２を有する基板２００であって、この半導体ベース２０２からフィン構造２０４がＺ方向に沿って垂直方向に突出する、該基板２００を示す。本発明の様々な実施形態において、フィン構造２０４および半導体ベース２０２は、シリコン、シリコン-ゲルマニウム合金、化合物半導体材料、または他の半導体のような、一体型単結晶半導体材料を形成する。

【0015】

一つの実施形態において、イオン２２０を基板２００内に注入し、特に、フィン構造２０４の露出部分２０４Ａに注入する。イオン２２０は、イオンを基板に指向させる任意の都合のよい装置によって発生することができる。イオン２２０を発生するのに適切なシステムには、操作が既知の通常のビームライン注入機があり、これを使用してイオンビームを発生し、このイオンビームを基板２００に到着するときにコリメートする。いくつかの場合において、基板またはビームを相対移動することができ、この相対移動は、基板若しくはビームの傾動、回転、並進移動又はこれら運動の組合せによって行い、異なる場所または異なる指向方向に沿って基板を被曝させることができるようにする。図２Ａおよびそれに続く図の実施形態において、イオンは、基板平面（Ｘ-Ｙ）の垂線（Ｚ軸に沿う）に対してゼロではない角度に指向させ、その結果、イオン２２０は側壁２１０，２１２内に注入する。イオン２２０を側壁２１０、２１２の両方に注入するため、基板２００はＺ軸に平行な軸線周りに回転するとともに、イオン２２０を含むイオンビームは安定状態を維持することができる。

【0016】

他の実施形態において、イオン２２０は基板２００に近接するプラズマ室から抽出することができる。イオン２２０は、既知の装置によるプラズマ室に近接配置した開孔プレートから抽出することができ、この既知の装置において、イオン２２０は或る角度範囲にわたって抽出される。このようにして、イオン２２０は、側壁２１０，２１２双方で同時にフィン構造２０４に衝突する。

【0017】

一実施形態において、図２Ａに示すように、イオン注入は、側壁２０１、２１２双方にイオン２２０線量（ドース）を注入することによって実施することができる。このことは、さらに、フィン構造２０４の頂部へも注入することとなる。しかし、他の実施形態において、これに続く面で詳述するように、イオン注入は、フィン構造の単に片側の側壁にのみ注入することができる。図２Ａの実施形態において、基板２００は注入中に所望温度まで加熱され、この所望温度は「注入温度」と称する。いくつかの実施形態において、フィン構造２０４の露出部分２０４Ａ内へのイオン２２０の注入は、注入温度、イオンエネルギー、およびフィン構造２０４を非晶質領域にするイオン線量で実施する。フィン構造２０４が単結晶シリコンである特別な実施形態においては、イオン２２０に適切な種には、２つの例としてＧｅまたはＸｅがある。イオン２２０の適切なイオンエネルギーは５ｋｅＶまたはそれ未満であり、イオン２２０がＧｅまたはＸｅであるとき単一結晶の（単結晶）シリコンを非晶質化するのに効果的である。非晶質化した領域を図２Ａにおいて非晶質層２２２として示し、フィン構造２０４の露出部分２０４ａの周りに延在する。層２３２は、いくつかの実施例において、フィン構造の外面から内方へ広がり、これにより、表面層を構成する。層２３２を非晶質領域として生成するのに適当な条件は、３００℃またはそれ未満の注入温度である。Ｘ方向に沿うフィン構造の厚さｔ（図１Ａを参照）が５０ｎｍ未満である実施例において、層２３２の厚さは同一方向に沿って１０ｎｍまたはそれ未満である。

【0018】

次に図２Ｂにつき説明すると、これは、図２Ａに示した注入に続いて実施した操作を示す。この実施例において、イオン２３０は、フィン構造２０４内に注入される。イオン２３０は、ドーパントイオンであり、フィン構造２０４内にドーパントを導入し、フィン構造を構成するよりも、半導体材料内におけるドーパントを所望密度にする。基板２００を使用してｎＦＥＴを形成する実施例において、イオン２３０は、Ａｓ等のヒ素系の種であり、異なる実施形態において５×１０^１４／ｃｍ^２〜２×１０^１５／ｃｍ^２の線量で注入することができる。図２Ｂの実施例において、注入温度は、イオン２３０の注入中に３５０℃またはそれより高く設定することができる。注入層の層２３２は、このようにして形成され、非晶質層２２２にオーバーラップすることができる。いくつかの実施形態において、注入温度は、４００℃またはそれより高く、例えば、４５０℃とすることができる。高温の注入温度は、イオン２３０の注入によって引き起こされるフィン構造２０４の露出部分２０４Ａに対するいかなる損傷をも減少させるように作用する。

【0019】

次に、注入後アニール（焼きなまし）処理を実施し、イオン２３０によって導入されたドーパントを活性化し、並びに図２Ａまたは２Ｂに示す注入中に損傷したフィン構造１０４における領域を再結晶化する。様々な既知のアニール処理が、急速熱アニーリングまたは「スパイク」アニーリングのような注入後アニーリングにとって好適であり、基板２００の基板温度は、数秒間ですぐに高温となる。いくつかの場合、アニール処理におけるアニール温度は８００℃より高いものとする。例えば、スパイクアニールを使用して基板をアニーリングする高温は、いくつかの実施形態において８００℃〜１０５０℃の範囲にわたるものとすることができる。しかし、他のアニーリング処理も好適であり、実施形態はこの点に限定されない。

【0020】

次に図２Ｃにつき説明すると、これは、図２Ａおよび２Ｂに示したイオン注入後、及び注入後アニール処理を実施した後における、結果として生じた基板２００の構造を概略的に示す。フィン構造２０４は、単結晶であり、また視認可能な欠損がないドープ領域２４０を有する。本発明の発明者は、例えば、図２Ｂが示すような、４５０℃でのＡｓのドーパント注入の前に、図２Ａが示すような１×１０^１５／ｃｍ^２の範囲でＧｅイオンを含む「非晶質化前」注入をシリコンに行うとき、注入後アニーリングの後に結果として生ずる構造は、視認可能な欠損のないドープした単結晶シリコン材料となる。限定しないが、この構造は、イオン２３０のドーパント注入と関連して、注入後アニーリング中における非晶質層２２２の存在が果たした有益な役割からくるものと考えられ、このことは、イオン２３０の注入中にフィン構造１０４に付加的損傷を生ずることがないように十分に高い温度で行われる。注入後アニーリングを行うとき、アニーリングの初期段階中、非晶質層２２２はとくに、イオン２３０の注入中に生ずる欠損に対するシンクとして作用する。従来の高温注入スキームにおいて観察される拡張ループのような伝播の代わりに、これら欠損は非晶質層によって沈み込む。アニーリングの後段において、非晶質層２２２は徐々に内部領域２３４を使用して再結晶化し、この再結晶化は成長テンプレートとして単結晶であり、その結果、観測可能な欠損のない図２Ｃの単結晶構造となる。ドーパントイオンであるイオン２３０の注入は十分高い温度で実施するため、フィン構造１０４の非晶質または損傷した領域の量は、注入後のアニーリングが、フィン構造１０４全体にわたり単結晶微細構造を完全に修復するのに効果的なレベルに維持される。

【0021】

図３Ａ〜３Ｃは、他の実施形態による他の注入プロセスに含まれる例示的な操作を示す。図３Ａにおいて、基板３００は、半導体ベース３０２およびフィン構造３０４を有し、それらは上述した実施形態における、半導体ベース２０２およびフィン構造２０４に対応する。この実施形態において、イオン３２０の注入は、室温より高いが４００℃未満の注入温度で露出部分３０４Ａに指向させる。イオン３２０は、フィン構造３０４内にドーパント種を第１線量（ドース）で導入するドーパントイオンとすることができる。注入温度は、非晶質層３２４が少なくとも露出部分３０４Ａに生ずるように調整することができる。いくつかの実施形態において、イオン３２０の注入は、ビームライン装置から２つの個別のサブ注入（サブインプラント）により構成し、各側壁３１０、３１２に個別に注入するとともに、他の実施形態においては、イオン３２０を側壁３１０、３１２に同時に指向させる。非晶質層３２４に加えて、イオン３２０はイオン３２０の注入種を含むドーパント層３２６を生成することができる。ドーパント層３２６は、図示のように非晶質層３２４にオーバーラップすることができる。

【0022】

特定の実施形態において、２５０℃〜３５０℃の注入温度を使用して、フィン構造３０４内にイオン３２０を導入する。このことは、非晶質層３２４の厚さを制限し、この制限は、いくつかの実施形態において１０ｎｍ未満とすることができる。

【0023】

次に図３Ｂにつき説明すると、これは、図３Ａに示した注入に続いて実施する操作を示す。この実施例において、イオン３３０はフィン構造３０４内に注入する。イオン３３０は、ドーパントイオンであり、フィン構造３０４内に追加ドーパントを導入するために使用して、フィン構造３０４を構成するよりも半導体材料に対するドーパントの所望密度を生成する。様々な実施形態において、イオン３２０およびイオン３３０はＡｓのような同一種である。イオン３２０、３３０は相応的にフィン構造３０４内に誘導され、注入されるイオン３２０およびイオン３３０合計は、ドーパントの所望密度を生成する。イオン３３０は、フィン構造３０４においてドーパント層３３２を生ずる。イオン３３０は、４００℃またはそれより高い、例えば、４５０℃の注入温度で導入し、イオン３３０の注入によって引き起こされるフィン構造３０４の露出部分３０４Ａに対する損傷を減少するように作用する。しかし、イオン３３０の注入プロセスは、依然として非晶質層３３４を保存し、非晶質層３２４とある程度類似する、またはそれより大きい、またはそれより小さいものとすることができる。

【0024】

イオン３３０を４００℃またはそれより高い温度で注入を実施する利点は、非晶質層３３４の全厚が、それを超えると単結晶フィンがアニーリングによって修復可能でなくなる閾値厚さ以下に維持し得ることである。同時に、イオン３３０の注入温度は十分に低くし、非晶質層３２４のような予め存在する非晶質材料が、イオン３３０の注入の中に完全に結晶化されないようにすることができる。このことは、上述したように注入後アニーリング中に欠損シンクとして作用することができる層、すなわち、非晶質層３３４を保存する。

【0025】

次に図３Ｃにつき説明すると、これは、図３Ａおよび３Ｂに示したイオン注入後および注入後のアニール処理を実施した後の結果としてできた基板３００の構造を概略的に示す。このとき、フィン構造３０４は、単結晶でありかつ視認可能な欠損のないドープ領域３４０を有する。これは、図２Ｃにつき詳述したプロセスの結果である。

【0026】

様々な実施形態において、イオン３２０および３３０の間に割り当てられたドーパントイオンの分率は、非晶質層のサイズを調整するように、またドーパント種のタイプに従うように調整することができる。いくつかの実施形態において、フィン構造３０４内に注入するイオン３２０は、イオン３２０および３３０の全ドーパントイオン線量の１／３〜１／２の線量分率を構成する。例えば、イオン３２０は４×１０^１４Ｅ１４／ｃｍ^２のＡｓイオン線量を構成するとともに、イオン３３０は６×１０^１４／ｃｍ^２のＡｓイオン線量を構成し、これによって、フィン構造３０４内に１×１０^１５／ｃｍ^２に等しいドーパント種の全イオン線量を導入する。

【0027】

図４Ａ〜４Ｄは、本発明の他の実施形態による注入プロセスに含まれる様々な操作を示す。図４Ａにおいて、基板４００は、半導体ベース４０２およびフィン構造４０４を有し、それらは対応する半導体ベース２０２およびフィン構造２０４につき上述したのと同様のものとすることができる。図４Ａ〜４Ｄに示したシナリオにおいて、ドーパント注入およびアニーリングは、注入後アニーリングを行った後に残存するまたは進行する欠損を生じないように策定した注入温度で相互作用的に行う。これには、ドーパントイオンの第１線量注入に続いて第１注入後アニーリングを行うステップ、ドーパントイオンの第２線量注入に続いて第２注入後アニーリングを行うステップ、等々を含むことができる。

【0028】

次に図４Ａにつき説明すると、イオン４２０は、ドーパントイオンであり、また図２Ａにつき説明したのと同様の方法で、フィン構造４０４内に注入することができる。とりわけ、非ドーパント原子の同時注入も、イオン４２０の注入と連動して実施することができる。このような非ドーパントイオンには、例えば、炭素、窒素、およびフッ素があり得る。いくつかの実施例において、注入温度は２５０℃〜３５０℃であり、この温度により結果として非晶質層４２２を形成する。

【0029】

次に、図４Ｂに示すように、基板４００は詳述したように注入後アニールを施し、その結果として、単結晶でありかつ視認可能な欠損がないドープ領域４２４を有するフィン構造４０４となる。様々な実施形態によれば、イオン４２０の注入線量を制限し、この制限は、非晶質層４２２が、多結晶領域または他の欠損がない単結晶領域となるように完全に再結晶化するように行う。例えば、Ａsイオンの３×１０^１４／ｃｍ^２の最大線量を、３００℃の注入温度で、注入後アニールを行った後に多結晶材料または他の欠損を生ずることなく特定のフィン構造内に注入するよう決定することができる。従って、イオン４２０の線量は、３×１０^１４／ｃｍ^２Ａｓまたはそれ未満に制限することができる。さらに、所望の全イオン線量をフィン構造４０４内に導入するため、１つまたはそれ以上の追加注入を実施し、これに続いてそれぞれに対応する１つまたはそれ以上の追加アニールを行うことができる。これを図４Ｃ〜４Ｄに示す。

【0030】

次に図４Ｃにつき説明すると、これは、結果を図４Ｂに示すアニールに続いて実施する注入を示す。この実施例において、イオン４３０をフィン構造４０４内に注入する。イオン４３０は、追加ドーパントイオンであり、フィン構造４０４内に追加ドーパントを導入するのに使用する。いくつかの実施形態において、注入温度は２５０℃〜３５０℃であり、この温度の結果として非晶質層４３４を形成する。様々な実施形態において、イオン４３０の線量は、その前の注入において注入された先行線量、並びにフィン構造４０４内に注入された目標全イオン線量に従って、決定することができる。このようにして、イオン４２０を使用して３×１０^１４／ｃｍ^２の線量でＡｓを注入した前述した実施例に続いて、所望ドーパント密度を達成するために５×１０^１４／ｃｍ^２の全線量となるようにＡｓを注入することが望ましい。したがって、イオン４３０の線量は、２×１０^１４／ｃｍ^２Ａｓに設定することができる。続いて、図４Ｄに示すように、第２注入後アニールを行い、その結果、単結晶で視認可能な欠損がなく、また所望の活性ドーパント密度を有するドープ領域からなる、フィン構造４０４となる。

【0031】

様々な実施形態において、ドーパントイオンの複数の注入／アニールサイクルは、目標イオン線量に到達するまで実施する。より大まかには、正確な注入温度およびイオン線量は、非晶質層がドーパントイオンによって生じ、また各注入後アニールを実施した後に、非晶質層が単結晶領域として完全に再結晶化されるように選択する。さらに、ドーパントイオンの注入温度は、アニーリング後の拡張ループのような結晶欠陥が存在する結果となる欠損を生じないように選択する。

【0032】

図５Ａ〜５Ｄは、本発明のさらに別の実施形態による注入プロセスに含まれる操作を示す。図５Ａにおいて、基板５００は半導体ベース５０２およびフィン構造５０４を有し、それらは対応する半導体ベース２０２およびフィン構造２０４につき上述したのと同様のものとすることができる。図５Ａ〜５Ｄに示したシナリオにおいて、側壁５１０のドーパント注入およびアニーリングは、側壁５１２のドーパント注入およびアニーリングとは別個に行う。

【0033】

次に図５Ａにつき説明すると、イオン５２０はドーパントイオンであり、図示のように側壁５１２を通過してフィン構造５０４内に注入することができる。注入層５２２は、フィン構造５０４の頂部５２３上に延在するよう形成することができる。様々な実施形態において、注入温度は３５０℃またはそれ未満とし注入層５２２の少なくとも一部を非晶質にすることができる。同様の注入を、図５Ｃにつき以下で説明するように、側壁５１０に対する注入を実施する。ドーパントイオンは、２つの異なる注入において別個に注入することになるため、イオン５２０の線量は、フィン構造５０４内に注入すべき所望の全ドーパント線量の半分とすることができる。

【0034】

それに続く操作において、基板５００に注入後アニールを施し、これにより注入層５２２の非晶質部分を再結晶化する。図５Ｂにおいて、その結果としての構造である、フィン構造５０４を示し、それは、単結晶であり、また欠損のないドープ済みフィン部分５２４を有する。

【0035】

フィン構造５０４におけるドーパントレベルを高くするため、図５Ｃに示すように他の注入を実施する。この場合において、イオン５３０はフィン構造５０４の側壁５１０に指向させ、注入層５２６を形成する。イオン５３０の注入条件は、必須ではないが、いくつかの実施形態におけるイオン５２０を注入するための条件と同一であり、ドーパント種、イオン線量、イオンエネルギーを含めた同一条件とすることができる。その後に第２注入後アニールを実施し、その結果、単結晶で欠損のない、ドープ済み領域５２８となる。全ドーパント線量を、２つの個別注入で２つの異なる側壁、つまり側壁５１０、５１２内に注入し、アニーリングは、順次の注入相互間に実施されるため、フィン構造５０４の単結晶構造は、全ドーパント線量を１回の注入で導入する場合よりもより容易に保存される。

【0036】

図面はフィン構造内に注入する実施形態を示したが、他の実施形態において、上述した注入およびアニーリングのプロセスは、平面状基板を使用して実施し、薄い半導体層には、注入後アニーリングを行った後に残留欠陥または多結晶半導体領域を生ずることなくドーパントを注入することができる。例えば、予非晶質化注入は、半導体層の厚さが３ｎｍまたはそれ未満の薄いＳＯＩ層内に実施することができる。これに続いて、例えば、４５０℃でドーパント注入を行うことができる。

【0037】

要約すると、薄いまたは幅狭の単結晶半導体構造内にドーパント注入する本発明の実施形態で開示した本発明の方法は、２回またはそれ以上の注入を必要とし、少なくとも１回の注入は非晶質層に導く。この層は、例えば、ドーパントを半導体構造内に導入する注入中に生じたいかなる欠損に対しても注入後アニーリング中における欠損シンクとして作用することができる。非晶質層および他の損傷の厚さは調整され、この調整は、非晶質層および他の損傷が元の半導体構造の残りの部分と一致する単結晶微小構造として完全に再結晶化されるように行うことができる。これは、非晶質層の厚さを制限するのに適切な注入温度およびイオン線量を選択することによって達成することができる。したがって、本発明の実施形態は、注入後に注入によって生ずる非晶質領域を再結晶化するためのテンプレートとして作用する半導体構造の薄いまたは幅狭の単結晶部分を保存することと、注入中に単結晶半導体領域内内に生じた欠損のための欠損シンクとして作用するに十分な非晶質層を保存することとの間でバランスを取る。非晶質層がないと、欠損ループ等のような欠陥が注入後アニール中に形成され、その結果劣ったデバイス特性となり得る。

【0038】

本発明は、本明細書で説明した特定実施形態によって範囲を限定されるべきではない。実際、本発明の他の様々な実施形態および変更例は、本明細書で説明したものに加えて、上述の説明および添付図面から当業者には明らかであろう。したがって、このような他の実施形態および変更例は、本発明の範囲内にある。さらに、本発明は、特定目的に対する特定環境における特定実施形態に関連して本明細書で説明したが、当業者は、本発明の有用性がそれら実施形態に限定されないこと、および本発明が任意の環境において任意の目的のために有益に実現できることは理解できるであろう。したがって、特許請求の範囲の請求項は、本明細書で説明した本発明の全容および精神を考慮して解すべきである。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図5C】

【図5D】

【国際調査報告】