特表2017-529546(P2017-529546A)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特表2017-529546パラメトリックピン測定ユニットの高電圧拡張
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2017-529546(P2017-529546A)
(43)【公表日】2017年10月5日
(54)【発明の名称】パラメトリックピン測定ユニットの高電圧拡張
(51)【国際特許分類】
   G01R 19/00 20060101AFI20170908BHJP
   G01R 31/28 20060101ALI20170908BHJP
【FI】
   G01R19/00 B
   G01R19/00 T
   G01R31/28 M
【審査請求】未請求
【予備審査請求】未請求
【全頁数】11
(21)【出願番号】特願2017-535618(P2017-535618)
(86)(22)【出願日】2015年9月21日
(85)【翻訳文提出日】2017年4月7日
(86)【国際出願番号】US2015051272
(87)【国際公開番号】WO2016044849
(87)【国際公開日】20160324
(31)【優先権主張番号】62/052,958
(32)【優先日】2014年9月19日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】517095560
【氏名又は名称】エレヴェイト セミコンダクター,インク.
【氏名又は名称原語表記】ELEVATE SEMICONDUCTOR,INC.
(74)【代理人】
【識別番号】100079980
【弁理士】
【氏名又は名称】飯田 伸行
(74)【代理人】
【識別番号】100167139
【弁理士】
【氏名又は名称】飯田 和彦
(72)【発明者】
【氏名】サリヴァン,パトリック,ジー.
【テーマコード(参考)】
2G035
2G132
【Fターム(参考)】
2G035AA17
2G035AC01
2G035AC02
2G035AD03
2G035AD11
2G035AD20
2G035AD54
2G132AD01
2G132AD02
2G132AE08
2G132AF18
2G132AL24
2G132AL33
(57)【要約】
【課題】本発明の信号測定集積回路は、強制印加信号を送り、第1増幅器を有し、かつ出力端子が共通抵抗器を介して第1増幅器の入力端子に接続された第2増幅器を有するパラメトリックピン測定ユニット(PPMU)、PPMU出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、電圧/電流コンバーターの第1出力に接続されたnチャネルMOSFET、電圧/電流コンバーターの第2出力に接続されたpチャネルMOSFET、nチャネルMOSFETとpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、およびバッファリングされた増幅器の出力に接続された抵抗デバイダーを有する。
【選択図】図1
【特許請求の範囲】
【請求項1】
信号を測定する集積回路(IC)において、
印加された信号を送信する構成で、第1増幅器および第2増幅器を有し、第2増幅器の出力端子を共通な抵抗器を介して第1増幅器の入力端子に接続したパラメトリックピン測定ユニット、
前記パラメトリック測定ユニットの出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第1出力に接続された複数のnチャネルMOSFET、
前記電圧/電流コンバーターの第2出力に接続された複数のpチャネルMOSFET、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続され、第1抵抗器および第2抵抗器を有する抵抗デバイダーを有し、
前記パラメトリックピン測定ユニットの前記第2増幅器の前記入力端子および前記第1増幅器の前記出力端子での接続に応じて、前記信号のより低い、またはより高い電圧および電流を測定できることを特徴とする集積回路(IC)。
【請求項2】
前記第2増幅器の前記正端子に印加電圧が与えられ、かつ前記第2増幅器の負端子に前記のバッファリングされた増幅器の出力が印加されたときに、前記パラメトリックピン測定ユニットが印加電圧モードになる請求項1に記載の集積回路(IC)。
【請求項3】
印加電流を表す電圧が前記第2増幅器の正端子に与えられ、かつ前記第2増幅器の前記負端子に前記第1増幅器からの出力が印加されたときに、前記パラメトリックピン測定ユニットが印加電流モードになる請求項1に記載の集積回路(IC)。
【請求項4】
前記複数のnチャネルMOSFETおよび前記複数のpチャネルMOSFETが、カレントミラーとして作用する請求項1に記載の集積回路(IC)。
【請求項5】
前記複数のnチャネルMOSFETのうちの少なくとも一つ、および前記複数のpチャネルMOSFETのうちの少なくとも一つがゲート‐ドレーン接続されている請求項1に記載の集積回路(IC)。
【請求項6】
高電流範囲を測定する集積回路(IC)において、
第1増幅器および第2増幅器を有し、第2増幅器の出力端子を共通な抵抗器を介して第1増幅器の入力端子に印加したパラメトリックピン測定ユニット、
前記パラメトリックピン測定ユニットの出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第1出力に接続された複数のnチャネルMOSFET、
前記電圧/電流コンバーターの第2出力に接続された複数のpチャネルMOSFET、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続された第1抵抗器および第2抵抗器を有し、前記第2増幅器の負端子にフィードバック信号を与える抵抗デバイダーを有し、
前記第2増幅器の正端子に強制印加電圧(VFORCE)が印加されたときに、前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の前記出力ポートから電流を測定できることを特徴とする集積回路(IC)。
【請求項7】
前記第2増幅器の前記正端子に加えられた前記強制印加電圧(VFORCE)を前記抵抗デバイダーからのフィードバック電圧から決定する請求項6に記載の集積回路(IC)。
【請求項8】
前記バッファリングされた増幅器によってバッファリングされてから、前記抵抗器デバイダーによって分割された前記出力ポートの電圧によって前記抵抗デバイダーからのフィードバック電圧を決定する請求項6に記載の集積回路(IC)。
【請求項9】
前記複数のnチャネルMOSFETおよび前記複数のpチャネルMOSFETがカレントミラー回路として作用する請求項6に記載の集積回路(IC)。
【請求項10】
前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第1出力を介して前記複数のnチャネルMOSFETに流れる第1電流および前記第2出力を介して前記複数のpチャネルMOSFETに流れる第2電流に転換する請求項6に記載の集積回路(IC)。
【請求項11】
前記複数のnチャネルMOSFETのうちの少なくとも一つ、および前記複数のpチャネルMOSFETのうちの少なくとも一つがゲート‐ドレーン接続されている請求項6に記載の集積回路(IC)。
【請求項12】
前記パラメトリックピン測定ユニットの出力からの電圧が高くなるに従って、前記第1電流が増加し、前記出力ポートの電圧を高く駆動する請求項6に記載の集積回路(IC)。
【請求項13】
前記パラメトリックピン測定ユニットの出力からの電圧が低くなるに従って、前記第2電流が減少し、前記出力ポートの電圧を低く駆動する請求項6に記載の集積回路(IC)。
【請求項14】
パラメトリックピン測定ユニットを使用して集積回路(IC)の高電流を測定する方法において、
a)第1増幅器および第2増幅器を有し、第2増幅器の出力端子を共通な抵抗器を介して第1増幅器の入力端子に印加したパラメトリックピン測定ユニット、前記パラメトリックピン測定ユニットの出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、前記電圧/電流コンバーターの第1出力に接続された複数のnチャネルMOSFET、前記電圧/電流コンバーターの第2出力に接続された複数のpチャネルMOSFET、前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、および前記バッファリングされた増幅器の出力に接続された第1抵抗器および第2抵抗器を有し、前記第2増幅器の負端子にフィーバック信号を与える抵抗デバイダーで前記集積回路(IC)を構成し、
b)前記第2増幅器の正端子に強制印加電圧VFORCEを印加し、強制印加出力電圧DOUTを与え、
c)前記パラメトリックピン測定ユニットの前記第1増幅器の前記出力端子における電圧MI_OUTを測定し、
d)前記パラメトリックピン測定ユニットの出力電流IOUTを計算し、
e)前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の前記出力ポートにおける電圧DOUT_HVを測定し、そして
f)MI_OUTで測定された電圧から前記出力ポートにおける電流IOUT_HVを計算する(但しMI_OUTについてはI_DOUTによって決定する)ことを特徴とする測定方法。
【請求項15】
前記抵抗デバイダーからのフィードバック電圧EXT_SENSEによって前記強制印加出力電圧DOUTを決定する請求項14に記載の測定方法。
【請求項16】
前記フィードバック電圧EX_TSENSEが、次式: EXT_SENSE=DOUT_HVR1/(R1+R2)によって与えられる請求項14に記載の測定方法。
【請求項17】
VFORCE=EXT_SENSEになるまで、前記第2増幅器が前記強制印加出力電圧DOUTを与える請求項14に記載の測定方法。
【請求項18】
前記電圧DOUT_HVが、次式:DOUT_HV=VFORCE(R1+R2)/R1によって与えられる請求項14に記載の測定方法。
【請求項19】
前記第1増幅器の出力端子電圧MI_OUTが、次式:MI_OUT=IRSENSERSENSE(なおRSENSEは共通抵抗器、そしてIRSENSEは共通抵抗器RSENSEに流れる電流である)によって与えられる請求項14に記載の測定方法。
【請求項20】
前記出力ポートにおける電流IOUT_HVが、次式:IOUT_HV=MI_OUT/RSENSEによって与えられる請求項14に記載の測定方法。
【請求項21】
DOUTに流れるIOUT_HVをMI_OUTにおいてRSENSEおよび計測増幅器によって測定し、そしてIOUT_HVが測定された電流の倍数になるようにQ3P/Q4PおよびQ3N/Q3Pがスケールされることによりスケーリングする請求項14に記載の測定方法。
【請求項22】
高電圧測定範囲を対象とする集積回路(IC)において、
第1増幅器および第2増幅器を有し、共通な抵抗器を介して第1増幅器の出力端子を第2増幅器の負端子に接続し、かつ第2増幅器の出力端子を第1増幅器の入力端子に接続したパラメトリックピン測定ユニット、
前記パラメトリックピン測定ユニットの出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、
前記電圧/電流コンバーターの第1出力に接続された複数のnチャネルMOSFET、
前記電圧/電流コンバーターの第2出力に接続された複数のpチャネルMOSFET、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、および
前記バッファリングされた増幅器の出力に接続された第1抵抗器および第2抵抗器を有する抵抗デバイダーを有し、
目的の出力電流(IFORCE)を表す電圧を前記第2増幅器の正端子に加え、前記パラメトリックピン測定ユニットの出力に強制印加電流を発生し、そして前記複数のnチャネルMOSFETおよび前記pチャネルMOSFETの間の前記出力ポートから出力電圧を測定できるようにしたことを特徴とする集積回路(IC)。
【請求項23】
強制印加電流を発生するために加えた前記電圧(IFORCE)が、前記第1増幅器の前記出力端子からの前記フィードバック電圧MI_OUTに依存する請求項22に記載の集積回路(IC)。
【請求項24】
前記バッファリングされた増幅器によってバッファリングされ、抵抗器デバイダーによって分割される前記出力ポートにおける前記電圧によって、前記抵抗デバイダーからの前記フィードバック電圧EXT_SENSEを決定する請求項22に記載の集積回路(IC)。
【請求項25】
前記フィードバック電圧EXT_SENSEを開放しておく請求項22に記載の集積回路(IC)。
【請求項26】
前記複数のnチャネルMOSFETおよび前記複数のpチャネルMOSFETがカレントミラーミラー回路として作用する請求項22に記載の集積回路 (IC)。
【請求項27】
前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第1出力を介して前記複数のnチャネルMOSFETに流れる第1電流および前記第2出力を介して前記複数のpチャネルMOSFETに流れる第2電流に転換する請求項22に記載の集積回路(IC)。
【請求項28】
前記複数のnチャネルMOSFETのうちの少なくとも一つ、および前記複数のpチャネルMOSFETのうちの少なくとも一つがゲート‐ドレーン接続されている請求項22に記載の集積回路(IC)。
【請求項29】
前記パラメトリックピン測定ユニットの出力からの電圧が高くなるに従って、前記第1電流が増加し、前記複数のnチャネルMOSFETに流れる電流が増加する請求項22に記載の集積回路(IC)。
【請求項30】
前記パラメトリックピン測定ユニットの出力からの電圧が低くなるに従って、前記第2電流が増加し、前記複数のpチャネルMOSFETに流れる電流が増加する請求項22に記載の集積回路(IC)。
【請求項31】
パラメトリックピン測定ユニットを使用して、集積回路(IC)に電流を強制印加し、電圧を測定する方法において、
a)第1増幅器および第2増幅器を有し、第2増幅器の出力端子を共通な抵抗器を介して第1増幅器の入力端子に与え、かつ第1増幅器の出力端子を第2増幅器の負端子へ接続したパラメトリックピン測定ユニット、前記パラメトリックピン測定ユニットの出力に接続され、第1出力および第2出力を有する電圧/電流コンバーター、前記電圧/電流コンバーターの第1出力に接続された複数のnチャネルMOSFET、前記電圧/電流コンバーターの第2出力に接続された複数のpチャネルMOSFET、前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETとの間の出力ポートに接続され、バッファリングされた増幅器、および前記バッファリングされた増幅器の出力に接続された第1抵抗器および第2抵抗器を有する抵抗デバイダーで前記集積回路(IC)を構成するステップ、
b)前記第2増幅器の正端子に強制印加電圧IFORCEを与えて、共通抵抗器RSENSEを介して強制印加出力電流を流すステップ、
c)前記パラメトリックピン測定ユニットの前記第1増幅器の前記出力端子における電圧MI_OUTを測定するステップ、
d)IFORCEを変更して、強制印加出力電流IOUT_HVを得、RSENSEによってMI_OUTを強制的にIFORCEに等しくするステップ、
e)前記パラメトリックピン測定ユニットの出力電流IOUTを計算するステップ、
f)前記抵抗デバイダーから前記フィードバック電圧EXT_SENSEを測定するステップ、そして
g)EXT_SENSEから電圧DOUT_HVを計算するステップを有することを特徴とする測定方法。
【請求項32】
前記強制印加電流IOUTが、前記第1増幅器の出力端子における前記電圧MI_OUTに依存する請求項31に記載の測定方法。
【請求項33】
前記フィードバック電圧EXT_SENSEを開放しておく請求項31に記載の測定方法。
【請求項34】
前記第2増幅器が、MI_OUT=IFORCEのときに強制印加出力電流IOUTを与える請求項31に記載の測定方法。
【請求項35】
等価電流が、前記複数のnチャネルMOSFETおよび前記複数のpチャネルMOSFETから前記出力ポートDOUT_HVに流れる請求項31に記載の測定方法。
【請求項36】
前記フィードバック電圧EXT_SENSEが、次式:EXT_SENSE=DOUT_HVR1/(R1+R2)で与えられる請求項31に記載の測定方法。
【請求項37】
前記パラメトリックピン測定ユニットの出力における強制印加電流IOUTが、次式:IOUT=IFORCE/RSENSEによって与えられる請求項31に記載の測定方法。
【請求項38】
前記出力端子電圧DOUT_HVが、次式:DOUT_HV=EXT_SENSE(R1+R2)/R1によって与えられる請求項31に記載の測定方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全体としては、自動試験装置に使用する集積回路(IC)に関し、より具体的には、自動試験装置およびASIC検証のためにデジタルサポート機能とともに各種のアナログ機能を組み込んだ集積度の高いシステム・オン・チップ・ピンエレクトロニクスIC(highly integrated sysem−on−chip pin electronics ICs)に使用するパラメトリックピン測定ユニットの高電圧拡張(parametric pin me-asurement unit high voltage extension)に関する。
【背景技術】
【0002】
従来の自動試験装置集積チップのメーカーの場合、DAC、タイミング素子、駆動素子、比較素子、負荷素子およびPPMUを一つのチップに集積化することによって回路の高密度化を追い求めてきた。限界は、多くの用途では高電圧機能が必要であり、従ってきわめて大きな高電圧素子が必要なことである。これら大型装置の場合、通常標準的な低電圧CMOSプロセスでは利用できず、利用できる装置ではダイサイズが大きくなり、また歩留まりを押し下げ、装置によって実現できる集積度に一般に限界が生じる。例えば、5VのPPMUの場合、低電圧プロセスでは複雑な設計に集積できるが、120+VのPPMUの場合には集積することはできない。理由はプロセス限界か、あるいはコスト限界のいずれかである。
【発明の概要】
【0003】
本発明は従来の低電圧であるにもかかわらず、高集積度PPMUを利用する。この集積度は、他の自動試験装置チップでは実現できている。自動試験装置などの自動試験装置チップで現在管理可能な場合よりも高い電圧を必要とする用途での使用を目的として、本発明は、最小源の回路を付加して、限られた個数のピンに高電圧PPMU機能を付与する作用効果を実現するものである。この高電圧PPMUの場合、電圧を正確に強制印加し(force)、電流を測定する必要があり、また逆に電流を正確に強制印加し、電圧を測定する必要がある。
【0004】
所定のプロセスで開発されたPPMUの場合、プロセス降伏電圧があるため、これによって電圧範囲に制限が生じるため、本発明では、低電圧PPMUの作用効果をフルに保持した状態で、素子の最小限の付加によって電圧範囲を拡張する。このPPUMの作用効果には、プログラム可能な電圧および電流レベル、電流制限および電圧制限が含まれる。
【0005】
操作体系および操作方法に関する本発明の特徴である他の新規な作用効果については、他の目的および利点などともに、添付図面を参照して行う以下の説明からよく理解できるはずである。なお、添付図面には例示を目的として本発明の好ましい実施態様を示す。また、添付図面は例示および概要のみを目的とし、本発明の範囲を定義するものではないことを明白にしておく。本発明を特徴づける新規性の各態様については、特に特許請求の範囲および開示部分に記載した通りである。または、本発明はこれら特徴が単独で存在するものではなく、特定の機能に対する構造すべての具体的な組み合わせに存在する。
【0006】
以下本発明を詳しく説明するが、上記以外の本発明の特徴、作用効果なども明瞭に理解できるはずである。以下の説明は、添付図面を参照して行う。
【図面の簡単な説明】
【0007】
図1】本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電圧(force voltage)”モードを示す概略図である。
図2】本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電流(force current)”モードを示す概略図である。
【発明を実施するための形態】
【0008】
図1および図2に新規なおよび改良されたピン式のパラメトリック測定ユニット集積回路を示す。なお、図1の参照符号100は全体として強制印加電圧モード(force voltage mode)を示し、図2の参照符号200は全体として強制印加電流モード(force current mode)を示す。
【0009】
図1について説明する。“集積PPMU”と表記したボックスの回路は、現在利用可能な集積製品に実装されたパラメトリック測定ユニット(“PPMU”)を示す図である。以下に示すように、高電圧PPMU機能を満たすためには4つの機能が必要である。
【0010】
電圧印加
まず、Amplifier_A1を使用して電圧をDOUTに強制印加する。DOUTに印加した電圧はフィードバックノードEXT_SENSEによって求める。EXT_SENSEについては、Amplifier_A2によってバファリングした出力ノードDOUT_HVによって求め、次にR1およびR2からなる抵抗器デバイダーによって分割する。EXT_SENSEの値については、次式によって求める。
【0011】
EXT_SENSE=DOUT_HVR1/(R1+R2)
【0012】
V/I(V to I)コンバーター
電圧/電流コンバーター(V/Iコンバーター)は、集積PPMUの電圧出力DOUTを取得し、これを一対の電流I1およびI2に転換する。電流については、以下のようにDOUTによって定義する
DOUT<=0V、I1=IQ(なお、IQは最小零入力電流(minimal quiescent current)である)
I2=DOUT/R+IQ
DOUT>=0、I2=IQ
I1=DOUT/R+IQ(なお、Rについては、最大目的出力電流を与えるように設定する)
【0013】
カレントミラーおよび測定
Q2P、Q3P、Q4Pがカレントミラー(current mirror)を構成し、この場合Q2Pに流れる電流はQ3PおよびQ4Pで反射する。同様に、Q2N、Q3N、Q4Nがカレントミラーを構成し、この場合Q2Nに流れる電流はQ3NおよびQ4Nで反射する。回路は対称的で、DOUT電圧上昇/降下に対して同様に振る舞う。Q2Pはゲート‐ドレーン(gate‐drain)接続で、上記電圧/電流コンバーターV/IコンバーターのI1にも接続する。電流I1が増大すると、Q4Pの電流が増大し、出力DOUT_HVを駆動し、高出力にする。同様に、Q2Nはゲートドレーン接続し、電圧/電流コンバーターV/IコンバーターのI2に接続する。DOUT電圧が降下すると、Q2NおよびQ4Nに流れる電流が増大し、DOUT_HVノードを引き下げる。DOUTは、VForce=Ext_SenseになるまでAmplifier_A1によって駆動されることになる。式1を代入することによって、
VForce=DOUT_HVR1/R1+R2、あるいは
【0014】
DOUT_HV=VForce(R1+R2)/R1が成立する。
【0015】
測定電流
従来技術では、測定電流機能については、計測増幅器を備えた公知の抵抗器Rsense両端の電圧を測定することによって行っている。出力MI_OUTについては、IrsenseRsenseによって取得し、次にIOUTをIOUT=IRSENSE=MI_OUT/RSENSEとして算出する。この場合には、必ずしもDOUTピンである必要はないDOUT_HV出力に流れる電流を測定する。DOUT_HVピンに流れる電流を測定するためには、同様な電流がQ3PおよびQ3Nに流れるため、Q3NおよびQ3Pの電流の合計がQ4PおよびQ4Nに流れる電流の合計を正確に表すことになることに留意すべきである。IOUTはIQ4P−IQ4Nによって求める。DOUTはQ3PおよびQ3Nのドレーンに結合し、低インピーダンスであるため、DOUTに流れる電流がDOUT_HVに流れる電流を表すことになる。この電流がRSENSEに流れるため、MI計測増幅器MI_Instrument_AMPによって測定できる。即ち、IOUT_HV=IRSENSE=MI_OUT/RSENSE。
【0016】
強制印加電流
強制印加電流は、集積PPMUの場合と同じように拡張PPMUに設定する。Amplifier_A1に対するEXT_SENSEフィードバックが開く。Amplifier_A1の負入力にMI_OUT信号をフィードバックする。これについては、図2に示す。IFORCEについては、目的の出力電流を表す電圧に設定する。DOUTは電圧が増減し、I1における電流が増減するとともに、I2における電流が増減する。このため、RSENSEの電流がMI_OUT=IFORCEになるまで、Q3Pをソースとする電流が増減し、Q3Nの電流が増減する。Q3P/Q4P=1およびQ3N/Q4N=1のスケーリングを考慮すると、DOUT_HV出力に等価電流が流れることになる。IOUT=MI_OUT/RSENSEであり、また上記のようにMI_OUT=IFORCEであるため、MI_OUTの代わりにIFORCEを代入すると、IOUT=IFORCE/RSENSEになる。EXT_SENSE=DOUT_HVR1/(R1+R2)であるため、EXT_SENSEにおける電圧を測定することによって電圧を測定できる。
【0017】
従って、DOUT_HV=EXT_SENSE(R1+R2)1R1を算出することが可能になる。
【0018】
高Z
また、HVPPMUの場合、HiZまたはHiインピーダンス状態になることが望ましい。これは、V/Iコンバーターをオフし、ダイオードQ3P、Q3NがQ4PおよびQ4NのゲートをそれぞれVPOSおよびVNEGレールに引っ張ることによって実施できる。これによって出力素子Q4PおよびQ4Nがオフ状態になり、DOUT_HVがHiインピーダンスノードに残ったままになる。
【0019】
以上の説明で、当業者ならば本発明を十分実施できるはずであり、また以上の説明は、本発明者が意図している発明の最良の実施態様を説明するものである。本発明の一つの好適な実施態様について十全かつ完全に説明したが、本発明は添付図面に示し、かつ説明してきた正確な構成、寸法関係および操作に限定を受けるものではない。当業者ならば、各種の一部変更、代替構成、改変や等価物を得ることが容易なはずであり、また本発明の精神および範囲から逸脱しなくても適宜実施できるはずである。このような改変などは、代替的な素材、構成成分、構造的な構成、大きさ、形状、形態、機能、操作上の特徴などを包含するものである。
【0020】
従って、以上の記載および説明は特許請求の範囲に記載の本発明の範囲を制限するものではない。
【符号の説明】
【0021】
100:強制印加電圧モード
200:強制印加電流モード
図1
図2
【国際調査報告】