【実施例】
【0063】
(実施例1)
1.4 実施例1:未ドープ及びドープナノキューブの作成
金属酸化物又はドープ金属酸化物のナノ結晶、例えば、CeO
2ナノキューブ又はInドープCeO2ナノキューブは、当該技術分野において既知の方法(例えば、Younis, A.、Chu, D.、Mihail, I.、及びLi, S.、「Interface-Engineered Resistive Switching: CeO
2 nanocubes as High-Performance Memory Cells」、ACS Appl. Mater. Interfaces、2013年、5、9429−9434;及びYounis, A.、Chu, D.、Kaneti, Y. V.、及びLi, S.、「Tuning the surface oxygen concentration of {111} surrounded ceria nanocrystals for enhanced photocatalytic activities」、Nanoscale、2016年、8、378に記載の各方法)により作成することができる。
【0064】
CeO
2ナノキューブは、水溶液環境中でセリウム前駆体を用いた熱水作用を用いて作成してもよい。
【0065】
熱水作用とは、一般に、常温常圧(<100℃、1atm)において不溶性の物質を高温高圧水条件下において結晶成長させるプロセスと定義される。これは、高純度、高分散、及び狭小粒度分布の形態制御ナノ粒子を合成する最も有効な方法の1つと考えられる。結晶成長は、オートクレーブと呼ばれるスチール圧力容器からなる装置内で行う。
【0066】
セリウム前駆体は、例えば、硝酸セリウム(III)、塩化セリウム(III)、又は硫酸セリウム(III)等の水溶性セリウム(III)塩とすることができる。好ましい実施形態において、セリウム前駆体は、硝酸セリウム(III)である。
【0067】
CeO
2ナノキューブの一般的な作成方法としては、一般に、水溶性硝酸セリウム(III)をオートクレーブに添加し、その後トルエンとオレイン酸(OLA)の混合物を添加する。続いて、周囲雰囲気下で、tert−ブチルアミンをオートクレーブに添加する。封止したオートクレーブを、約10時間〜40時間、例えば30時間〜36時間にわたって、100℃〜250℃、好ましくは190℃〜210℃、より好ましくは200℃の温度で加熱し、その後室温に冷却する。結果として生じる生成物の上部有機未加工層を遠心分離してCeO
2ナノキューブを取り出す。CeO
2ナノキューブは、有機溶媒(例えばエタノール)及び/又は脱イオン水で洗浄してもよい。ナノキューブを洗浄することにより、吸収された有機物質の量が減少する。
【0068】
InドープCeO2ナノキューブは、CeO
2ナノキューブについて説明した上記方法と同様の方法を用いて作成してもよいが、インジウム含有試薬の使用を組み込む。インジウム含有試薬は、硝酸インジウム水和物又は塩化インジウムとすればよく、使用する量が異なれば、結果として、インジウムのレベルが異なるInドープCeO
2ナノキューブが得られる。
【0069】
一般的な作成において、硝酸セリウム(III)水溶液及び硝酸インジウム水和物水溶液をオートクレーブに添加し、その後トルエンとオレイン酸の溶液を添加する。続いて、周囲雰囲気下でtert−ブチルアミンをオートクレーブに添加する。封止したオートクレーブを、約30時間〜36時間にわたり、180℃〜200℃の温度、例えば約200℃で加熱し、その後室温に冷却する。結果として生じる生成物の上部有機未加工層を遠心分離してInドープCeO
2ナノキューブを取り出す。InドープCeO
2ナノキューブは、有機溶媒(例えばエタノール)及び/又は脱イオン水で洗浄してもよい。InドープCeO
2ナノキューブを昇温(例えば、約80℃)で約24時間にわたり乾燥する。生成物を空気中で約1時間にわたり約180℃で焼成することにより、InドープCeO
2の固溶体が得られる。
【0070】
1.4.1 熱水作用を用いた、5重量%インジウムでドープしたCeO
2ナノキューブの作成
出発物質は全てSigmaから購入したものであり、さらなる精製をすることなく用いた。
【0071】
15mLの16.7ミリモルl
−1硝酸セリウム(III)六水和物水溶液(0.10g硝酸セリウム(III)六水和物)及び硝酸インジウム水和物水溶液を50mLオートクレーブに添加し、その後トルエンとオレイン酸の混合水溶液(OLA、0.6mL;OLA:Ce8:1モル/モル)を15mL添加した。続いて、tert−ブチルアミン(0.15mL)を、周囲雰囲気下でオートクレーブに添加した。封止したオートクレーブを36時間200℃で加熱し、その後室温に冷却した。結果として生じる生成物を遠心分離(16,000RPMで約4〜6分)により取り出し、エタノール及び脱イオン水で3回洗浄した後、80℃で24時間乾燥した。生成物を空気中において180℃で1時間焼成することにより、5重量%InドープCeO
2の固溶体を得た(ナノキューブの大きさは2nm〜13nmと様々であったが、ほとんどのナノキューブは約8nm〜10nmであった)。
【0072】
10重量%InドープCeO2ナノキューブ及び15重量%InドープCeO
2ナノキューブの作成は、硝酸セリウム(III)及び硝酸インジウム水和物のそれぞれ好適な重量百分率で、上記と同様の手順を用いて行った。
【0073】
(実施例2)
1.5 実施例2:未ドープ又はドープCeO
2ナノキューブの分散液の作成
一般に、自己集合したCeO
2ナノキューブの層又は自己集合したInドープCeO
2ナノキューブを電極上又は前層若しくは基板上に形成するため、ナノチューブを分散可能な液状媒体中にナノチューブを分散させることにより、安定分散液を作成する。液状媒体は、任意の好適な液体、例えば溶媒又は溶媒の混合物から作成することができる。
【0074】
有利には、安定分散液によりナノキューブの自己集合を促進することができる。いくつかの実施形態において、液状溶媒は有機溶媒又は有機溶媒の混合物である。有機溶媒は、例えば、トルエン、エタノール、又はn−ヘキサンとすればよい。好ましい実施形態において、有機溶媒はトルエンである。安定分散液は、例えば、オレイン酸等の界面活性剤を含んでもよい。界面活性剤を用いれば、ナノキューブの自己集合の度合いをチューニングすることができる。
【0075】
一般に、ナノキューブを有機溶媒に添加した後、完全に混合する。ナノキューブの混合と均一分散は動揺により行えばよく、又は、好ましくは、数分間の音波処理により行えばよい。
【0076】
いくつかの実施形態において、分散液はインクであり、例えば印刷可能なインク等である。
【0077】
一実施形態において、分散液は、溶液プロセス法(例えば、スピンコーティング、スプレーコーティング、印刷)により用いて、メモリ構造を形成することができる。分散液のレオロジー的性質、可溶性、及び湿潤性といった特性を変更して、特定の溶液プロセス法に適合させることができる。例えば、インクジェット印刷の場合、界面活性剤(例えばオレイン酸)及び/又は溶媒(例えば、トルエン、エタノール、n−ヘキサン)の添加により、ジェッティング特性を調整することができる。当業者であれば、本明細書の趣旨及び範囲内において、分散液についてのその他の変更を容易に予測するであろう。
【0078】
1.6 未ドープナノキューブ及びドープナノキューブの2層を備えるメモリ構造の作成
各層を備えるメモリ構造は、前層に隣接して各層を形成することにより作成すればよい。メモリデバイス用の基板上に金属酸化物層を堆積するには種々の方法がある。例として、スパッタリング、蒸着、化学蒸着(CVD)、物理蒸着(PVD)等の物理的及び化学的堆積法、及びスピンコーティング、スプレーコーティング、滴下コーティング、インクジェット印刷等の溶液プロセス法、及びその他の印刷手法及びグラビア印刷等が挙げられる。
【0079】
積層メモリデバイスは、例えば、限定はしないが、スパッタリング、蒸着、化学蒸着(CVD)、物理蒸着(PVD)等の物理的及び化学的堆積方法、スピンコーティング、スプレーコーティング、滴下コーティング、インクジェット印刷等の液体プロセス法、及び他の印刷手法及びグラビア印刷等の蒸着方法を用いて作製すればよい。
【0080】
1.6.1 滴下コーティング法
金属酸化物層を堆積する方法の1つは、滴下コーティング法によるものである。滴下コーティング法は、未ドープ又はドープナノキューブの分散液を1滴又は2滴(一般に、1滴は約100μLと同等)電極上又は未ドープ又はドープナノキューブの前層上に塗布することを含む。ナノキューブ上に吸収された後のオレイン酸の残存量により、層中においてナノキューブの自己集合が促進される。一般に、層は自然乾燥させた後、約1時間紫外線照射処理を行ってから、次層を形成する。
【0081】
1.6.2 スピンコーティング法
代替的な作製方法において、スピンコーティング手法を用いて自己集合した金属酸化物ナノキューブの層を堆積する。
【0082】
少量の分散液を基板又は前層上に塗布する。そして、コーティング材料を遠心力で塗り広げるため、基板又は前層を高速回転させる。分散液の一部を基板端縁から振り落としつつ、残っている分散液により所望の厚さの膜が形成されるまで、回転を継続する。一般に、層は自然乾燥させた後、約1時間紫外線照射処理を行ってから、次層を形成する。スピンコーティング法により薄く均一な層を生成することができる。
【0083】
1.6.3 インクジェット印刷法
代替的な作製方法において、インクジェット印刷法を用いて、自己集合した金属酸化物ナノキューブの層を堆積する。
【0084】
特定量の分散液をインクジェットプリンタの印刷ヘッド内に注入する。そしてインクジェットノズルを介して分散液を基板又は前層上に堆積させる。一般に、層は自然乾燥させた後、約1時間紫外線照射処理を行ってから、次層を形成する。インクジェット印刷法により薄く均一な層を生成することができる。
【0085】
1.6.4 その他の方法
当業者は、本明細書の趣旨及び範囲内において、金属酸化物層を堆積する他の方法を容易に予測するであろう。例えば、物理的蒸着(PVD)、化学蒸着(CVD)、分子線エピタキシー(MBE)、ナノインプリント、インクジェット印刷、スプレー印刷、凹版印刷、スクリーン印刷、フレキソ印刷、オフセット印刷、スタンプ印刷、グラビア印刷、エアロゾルジェット、及び熱及びレーザー誘起プロセス等である。
【0086】
1.6.5 電極
メモリ構造の実施形態において、各層を基板上に作製するが、該基板上には電極を堆積することができる。
【0087】
電極は、導電性又は半導電性物質であればよく、広範にわたる物理的及び化学的手段により固相又は液相から適用することができる。導電性及び半導電性物質は、懸濁又は溶解させて、例えば、導電性金属(例えばシルバーペースト)、導電性金属合金、導電性金属酸化物類、カーボンブラック、半導体金属酸化物、及び導電性ポリマー(例えば、ポリアニリン、PEDOT)系のインクを形成することができる。
【0088】
電極は、物理的及び化学的堆積方法又は溶液プロセス法により基板/膜上に堆積すればよい。
【0089】
電極の大きさは、対象とする用途に応じて任意の好適な大きさとすればよい。
【0090】
電極厚さは、数十ナノメートル〜数百マイクロメートルの範囲内にあればよい。
【0091】
1.6.6 基板
上記1.6.1〜1.6.4に記載の各方法を用いて作製したメモリ構造は、金属酸化物ナノキューブの層を堆積するのに好適な表面が得られる材料、例えば、ガラス、プラスチック、シリコン、及びその他の材料を含む広範に亘る基板上で用いることができる。
【0092】
基板厚は、用途に応じて、任意の好適な厚さとすればよい。基板厚は、例えば、約25μm〜約5mmとすればよい。
【0093】
当業者であれば、本明細書の趣旨及び範囲内において、メモリ構造を堆積するその他の好適な基板材料を容易に予測するであろう。
【0094】
(実施例3)
1.6.7 実施例3:層及び電極を有するメモリ構造の作製
第1.4節で説明したように作製したナノキューブをトルエンに添加した。その結果生じた分散液を約5分間超音波処理して、トルエン中にナノキューブが均一に分散されるようにした。
【0095】
分散液を何回も滴下塗布して、自己集合した未ドープ及びドープCeO
2ナノキューブ系膜を得た。当該膜は毎滴下塗布後に1時間の紫外線照射処理をして、全ての有機物/余剰OLAを除去した。膜は、最終的に、真空下において200℃で2時間熱的焼鈍した。電極(金、Au)における、直径約250μmの円形パターンを有する小領域をシャドーマスクを介してスパッタリングして、作製プロセスを完了した。
【0096】
2.CeO
2ナノキューブ又はInドープCeO
2ナノキューブ層を用いるメモリ構造及び抵抗特性
以下に示す実施例4〜8は、第1.6.1節で説明した滴下コーティング法を用いてシリコン基板上に作製した、CeO
2ナノキューブの層及びInドープCeO
2ナノキューブの層を含むメモリ構造に関する。以下に示す実施例9は、第1.6.3節で説明したインクジェット印刷法を用いてシリコン基板上に作製した、CeO
2ナノキューブの層及びInドープCeO
2ナノキューブの層を含むメモリ構造に関する。以下に示す実施例10は、第1.6.2節で説明したスピンコーティング法を用いてガラス基板上に作製した、CeO
2ナノキューブの層及びInドープCeO
2ナノキューブの層を含むメモリ構造に関する。以下に示す実施例11及び12は、第1.6.2節で説明したスピンコーティング法を用いてシリコン基板上に作製した、CeO
2ナノキューブの層及びInドープCeO
2ナノキューブの層を含むメモリ構造に関する。ナノキューブの層を用いるメモリ構造は、IV曲線上の正電圧及び負電圧の両方に対する抵抗状態を有する。以下の実施例においては、IV曲線上の正電圧及び負電圧の両方に対する抵抗状態が観察できるが、正電圧に対応するもののみを説明してきた。
【0097】
(実施例4)
2.1 実施例4:メモリデバイス−CeO2単層を有してシリコン上に滴下コートしたもの
2.1.1 CeO
2単層を有するメモリデバイス−メモリ構造
図2に、CeO
2の単層からなるメモリデバイス200の一実施形態の側面投影図を示す。
【0098】
メモリデバイス200は、酸化セリウム(IV)(CeO
2)ナノキューブ202の単層を含む。ナノキューブ層厚は100nm前後である。前述のように、各層は酸化セリウム(IV)ナノキューブのアレイを1つ以上備える。
【0099】
メモリデバイス200は、下部電極204及び上部電極206を含む。各電極は金(Au)電極である。下部金電極204の厚さは50nm前後である。上部電極の厚さは70nm前後である。代替的な実施形態において、その他の好適な電極厚さを用いることができる。
【0100】
一般的な半導体同様、メモリデバイス200も基板208を含む。基板208は、本実施形態においては、シリコン系材料等の硬質材料で作成してシリコンウエハを形成する。しかしながら、メモリデバイス200の代替的な実施形態においては、基板208は、プラスチック等の可撓性材料又はガラス等の他の材料をはじめとする他の好適な材料で作成することができる。
【0101】
基板層208の層厚はマイクロメートル規模であり、用途に適したものであればいかなる厚みとすることもできる。
【0102】
メモリデバイス200の代替的な実施形態において、上部電極206を他の好適な材料で作成可能であることが予測される。下部電極204に関しては、例えば、限定はしないが、白金、イリジウム、銀、金、又はその任意の組み合わせ等を含む、多岐にわたる種々の材料で作成可能である。
【0103】
上部電極206の厚さ及び下部電極204の厚さは、メモリデバイス200の代替的な実施形態において、他の好適な厚さに変更することができる。
【0104】
図3に、自己集合したCeO
2ナノキューブで形成したメモリデバイス200の単層のTEM断面図の一例を示す。本実施例において、自己集合したCeO
2ナノキューブ層厚は約162nmである。
図3において、自己集合したCeO
2ナノキューブ層は、導電性シリコン基板上の金の上部電極と下部電極との間に挟まれる。Au又は他の導電性材料等の層電極を層の上部及び下部、例えば表面上に塗布する。層及び電極は、金属酸化物ナノキューブの層を堆積するのに好適な表面が得られるシリコン、プラスチック、ガラス、又は他の材料等の基板に塗布する。
【0105】
2.1.2 CeO
2単層メモリデバイス−製造方法
滴下コーティング法による製造方法は、第1.6.1節において詳述している。
【0106】
2.1.3 CeO
2単層メモリデバイス−抵抗特性
図4に、多数回のオンオフ周期にわたって種々に異なる電圧でのメモリデバイス200の抵抗状態を示す。各測定は、電極204、206間に電圧を印加することにより行った。電圧は、1秒あたり+/−0.1ボルト(V/s)の速度で、0V〜+3V、そして3V〜0V、続いて0V〜−3V、次に−3V〜0Vと変化させた。電圧を変化させる度に、メモリデバイス200を流れる電流を測定し抵抗を算出した。
【0107】
オフ抵抗状態からオン抵抗状態又はオンからオフ状態へのいずれかの抵抗の変化が観測されたら、電圧を遮断し、読み出し電圧を印加して構造の抵抗を算出することにより、メモリデバイス200を流れる電流を測定することにより、抵抗状態(データ保持能力)をテストする。一般に、読み出し電圧は0.3Vである。
【0108】
この各ステップのシーケンスは、単一スイッチング周期である。多数のそのような周期にわたり繰り返される算出抵抗値は安定であると考えられ、したがって、当該デバイスに固有の抵抗状態であると考えられる。
【0109】
図4に、200回のスイッチング周期にわたるメモリデバイス200の抵抗を示す。多数回(200回)のスイッチングサイクルにわたるオンオフ抵抗状態が示されている。
図4に示す実施例において、オフ抵抗状態は10
7オーム前後であり、オン抵抗状態は10
3オーム前後である。両方の抵抗状態を200回のスイッチング周期にわたり維持した。したがって、単層CeO
2メモリデバイスのオンオフ状態の比率は10
4超である。そのようにマージンが大きいため、デバイス回路の周囲長によりオンオフ状態において記憶した情報を格別に高い精度及び低ノイズで識別することが可能となる。メモリデバイス200は、均一性の高いセット電圧及びリセット電圧(Vset、Vreset)とともに、可逆的かつ再現可能な抵抗スイッチング挙動を呈する。
【0110】
(実施例5)
2.2 実施例5:メモリデバイス−CeO
2/InドープCeO
2/C
3O
2を積層してシリコン上に滴下コーティングしたもの
2.2.1 CeO
2/InドープCeO
2/C
3O
2を積層したメモリデバイス−メモリ構造
図5に、多層メモリデバイス500を示す。メモリデバイス500は、第1のCeO
2ナノキューブ層502、InドープCeO
2ナノキューブ層504、及び第2のCeO
2ナノキューブ層506を含む。InドープCeO
2ナノキューブ層504は、第1及び第2のCeO
2ナノキューブ層502、506との間に挟まれている。
【0111】
メモリデバイス500は下部電極508及び上部電極510を備える。各電極は金(Au)電極である。下部電極はシリコン基板512上に実装する。
【0112】
メモリデバイス500の寸法は約1cm(幅)×1cm(長さ)である。
【0113】
2.2.2 CeO
2/InドープCeO
2/C
3O
2を積層したメモリデバイス−製造方法
滴下コーティング法による製造方法は、第1.6.1節において詳述している。
【0114】
2.2.3 CeO
2/InドープCeO
2/CeO
2を積層したメモリデバイス−抵抗特性
図6に、
図5のメモリデバイス500の電圧−電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス500に流れる電流を測定する。
【0115】
ここで
図6を参照すると、0.1Vの初期電圧をメモリデバイス500に印加し、電流を測定して抵抗値を得る。
図6からわかるように、I−V曲線の勾配は0V〜2.5Vの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス500は10
7オーム前後の高抵抗状態(HRS/OFF)を有する。
【0116】
2.5Vにおいて、メモリデバイス500のI−V曲線の勾配が変化する。印加電圧が2.5Vから4Vまで増加するとき、I−V曲線の勾配は比較的一定に推移する。4V前後で、メモリデバイス500は100オーム前後の低抵抗(LRS/ON)に遷移する。
【0117】
2.5Vの印加電圧がメモリデバイス500の開始電圧であり、
図6においてAとマークする。
【0118】
4Vに達した後、印加電圧を−0.1V/sの速度で徐々に減少させる。この場合も、それぞれの印加電圧ごとにメモリデバイス500を流れる電流を測定し、メモリデバイスの抵抗を算出する。
【0119】
−4V(
図6の点B)において、電流は0アンペアの非常に近くまで降下する。この時点で、メモリデバイスは高抵抗状態に戻っている。これがメモリデバイス500のリセット電圧であり、ここでメモリデバイス500が低電圧から高電圧(HRS/OFF状態)へとリセットされる。
【0120】
図6に示すように、メモリデバイス500は2つの特徴的な抵抗状態、すなわち、2.5V超の電圧印加により起動される低抵抗ON状態及び−4V未満の電圧印加によりリセットされる高抵抗OFF状態を有する。その結果、メモリデバイス500はバイポーラ型の可逆的な抵抗スイッチング特性を呈する。各電極間に電位を印加することにより、メモリデバイス500を高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)に設定することができる。メモリデバイス500の抵抗状態は、LRSからHRSへとリセットされる。メモリデバイス500の設定及びリセットに好適な電圧範囲は−10V〜10Vである。
【0121】
層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現可能である。例えば、
図5のメモリデバイス500は、2つのCeO
2ナノキューブ層の間に、単一のInドープCeO
2ナノキューブ層を有する。Inドープ層により、2×10
5より高いオンオフ比が可能となる。
【0122】
図7に、多数回のスイッチング周期にわたる抵抗状態の安定性を示す。抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0123】
図7に示すように、80オーム前後の抵抗状態においてLRS/ON状態が500回のスイッチング周期にわたり安定して維持された。10
7オーム前後の抵抗状態においてHRS/OFF状態が500回のスイッチング周期にわたり安定して維持された。
【0124】
図5のメモリデバイス500におけるInドープCeO
2ナノキューブに層を追加することにより、
図2のCeO
2ナノキューブ単層のメモリデバイス200よりも高いオンオフ比(10
5オーム)が生成された。
【0125】
(実施例6)
2.3 実施例6:メモリデバイス−2対のCeO
2/InドープCeO
2層をシリコン上に滴下コートしたもの
2.3.1 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−メモリ構造
図8は、別の多層メモリデバイス800を示す図である。このメモリデバイスは、第1のCeO
2ナノキューブ層802、第1のInドープCeO
2ナノキューブ層804、第2のCeO
2ナノキューブ層806層、及び第2のInドープCeO
2ナノキューブ層808を備える。
【0126】
メモリデバイス800は下部電極810及び上部電極812を備える。各電極は金(Au)電極である。下部電極はシリコン基板814上に実装する。
【0127】
メモリデバイス800の寸法は約1cm(幅)×1cm(長さ)である。
【0128】
2.3.2 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第1.6.1節において詳述している。
【0129】
2.3.3 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図9に、
図8のメモリデバイス800の電圧−電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上部下部電極間に印加し、電圧印加中のメモリデバイス800に流れる電流を測定する。
【0130】
ここで
図9を参照すると、0.1Vの初期電圧をメモリデバイス800に印加し、電流を測定して抵抗値を得る。
図9からわかるように、I−V曲線の勾配は0V〜3Vの間で比較的一定に推移する(901で表す)。この電圧範囲内で、メモリデバイス800は107オーム前後の高抵抗状態(HRS/OFF)を有する。
【0131】
3V(901)で、I−V曲線の勾配が変化する。印加電圧が4V(902)に増加するまでI−V曲線の勾配は比較的一定に推移し、メモリデバイス800の抵抗状態は10
5オーム前後に遷移する。
【0132】
4V(902)においてI−V曲線の勾配は再度変化する。I−V曲線の勾配は、印加電圧が4.2V(903)に増加するまで比較的一定に推移し、メモリデバイス800の抵抗は、100オーム前後に遷移している。これがメモリデバイス800の低抵抗状態である。
【0133】
4.2V(903)においてI−V曲線の勾配は再度変化する。I−V曲線の勾配は、印加電圧が5V(904)に増加するまで比較的一定に推移し、メモリデバイス800の抵抗は1000オーム前後に増加する。
【0134】
最大電圧である5Vに到達した後、印加電圧を−0.1V/sの速度で徐々に減少させる。この場合も、それぞれの印加電圧ごとにメモリデバイス800を流れる電流を測定し、メモリデバイス800の抵抗を算出する。
【0135】
−5V(905)において、電流は0アンペアの非常に近くまで降下する。この時点で、メモリデバイス800は高抵抗状態に戻っている。これがメモリデバイス800のリセット電圧であり、ここでメモリデバイス800が低電圧から高電圧(HRS/OFF状態)へとリセットされる。高抵抗OFF状態の抵抗は10
7オーム前後である。
【0136】
図10から明らかなように、メモリデバイス800は4つの特徴的な抵抗状態、すなわち、
・100オーム前後の抵抗を有し、4.0V〜4.2Vの電圧印加により起動する低抵抗ON状態、
・1000オーム前後の抵抗を有し、4.2V〜5Vの電圧印加により起動する第1の中間抵抗状態、
・10
5オーム前後の抵抗を有し、3.0V〜4.0V間の電圧印加により起動する第2の中間抵抗状態、
・−5Vの電圧印加により起動する高抵抗OFF状態、である。メモリデバイス800の高抵抗OFF状態は10
7オーム前後である。
【0137】
中間抵抗状態は、LRS/ON状態のどちらの側にも発生する。
【0138】
メモリデバイス800は可逆的な抵抗スイッチング特性を呈する。メモリデバイス800の各電極間に電位を印加することにより、メモリデバイス800は高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)に設定される。さらに、メモリデバイス800は2つの中間状態を呈する。メモリデバイス800の設定及びリセットに好適な電圧範囲は−10V〜10Vの間である。
【0139】
図10に、多数回のスイッチング周期にわたるメモリデバイス800の抵抗状態の安定性を示す。抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0140】
図10から明らかなように、LRS/ON状態は、100オーム前後の抵抗において1600回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、10
7オーム前後の抵抗において1600回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス800は、100オーム前後及び10
6オーム前後で2つの中間抵抗状態を呈した。両中間抵抗状態は、1600回のスイッチング周期にわたり安定して維持された。
【0141】
ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図8のメモリデバイス800は2対のCeO
2/InドープCeO
2層を備え、
図10における4つの特徴的な抵抗状態を呈する。
【0142】
(実施例7)
2.4 実施例7:メモリデバイス−3対のCeO
2/InドープCeO
2層をシリコン上に滴下コートしたもの
2.4.1 3対のCeO
2/InドープCeO
2層を有するメモリデバイス-メモリ構造
図11に、さらなる多層メモリデバイス1100を示す。メモリデバイス1100は、第1のCeO
2ナノキューブ層1102、第1のInドープCeO
2ナノキューブ層1104、第2のCeO
2ナノキューブ層1106、第2のInドープCeO
2ナノキューブ層1108、第3のCeO
2ナノキューブ層1110、及び第3のInドープCeO
2ナノキューブ層1112を備える。各層は、CeO
2及びInドープCeO
2を交互に構成して相互に隣接配置される。その結果、メモリデバイス1100は3対のCeO
2/InドープCeO
2層を備える。
【0143】
メモリデバイス1100は、下部電極1114及び上部電極1116を備える。各電極は金(Au)電極である。下部電極はシリコン基板1118上に実装する。
【0144】
メモリデバイス1100の寸法は約1cm(幅)×1cm(長さ)である。
【0145】
2.4.2 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第1.6.1節において詳述している。
【0146】
2.4.3 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図12に、
図11のメモリデバイス1100の電圧−対数電流特性を示す。測定方法は上記と同様である。
【0147】
すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス1100に流れる電流を測定する。
【0148】
ここで
図12を参照すると、0.1Vの初期電圧をメモリデバイス1100に印加し、電流を測定して抵抗値を得る。
図12からわかるように、I−V曲線の勾配は0Vと3Vとの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス1100は10
7オーム前後の高抵抗状態(HRS/OFF)を有する。
【0149】
図11のメモリデバイス1100が、
図13に示すような5つの特徴的な抵抗状態を有することは明らかである。
【0150】
メモリデバイス1100は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)へと設定される。さらに、メモリデバイス1100は3つの中間抵抗状態を呈する。メモリデバイス1100の設定及びリセットに好適な電圧範囲は−10V〜10Vである。
【0151】
図13に、多数回のスイッチング周期にわたるメモリデバイス1100の5つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0152】
図13から明らかなように、LRS/ON状態は、10
4オーム前後の抵抗において100,000回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、10
7オーム前後の抵抗において100,000回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス1100は、約100オーム、1000オーム、及び約10
4オーム前後で3つの中間抵抗状態を呈した。両中間抵抗状態は、100,000回のスイッチング周期にわたり安定して維持された。
【0153】
ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図11のメモリデバイス1100は2対のCeO
2/InドープCeO
2層を備え、
図13における5つの特徴的な抵抗状態を呈する。
【0154】
(実施例8)
2.5 実施例8:メモリデバイス−:4対のCeO
2/InドープCeO
2層をシリコン上に滴下コートしたもの
2.5.1 4対のCeO
2/InドープCeO
2層を有するメモリデバイス−メモリ構造
図14に、さらなる多層メモリデバイス1400を示す。メモリデバイス1400は、第1のCeO
2ナノキューブ層1402、第1のInドープCeO
2ナノキューブ層1404、第2のCeO
2ナノキューブ層1406、第2のInドープCeO
2ナノキューブ層1408、第3のCeO
2ナノキューブ層1410、第3のInドープCeO
2ナノキューブ層1412、第4のCeO
2ナノキューブ層1414、及び第4のInドープCeO
2ナノキューブ層1416を備える。各層は、交互に構成して相互に隣接配置される。その結果、メモリデバイス1400は4対のCeO
2/InドープCeO
2層を備える。
【0155】
メモリデバイス1400は、下部電極1418及び上部電極1420を備える。各電極は金(Au)電極である。下部電極はシリコン基板1422上に実装する。
【0156】
メモリデバイス1400の寸法は約1cm(幅)×1cm(長さ)である。
【0157】
2.5.2 4対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第1.6.1節において詳述している。
【0158】
2.5.3 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図15に、
図14のメモリデバイス1400の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス1400に流れる電流を測定する。
【0159】
ここで
図15を参照すると、0.1Vの初期電圧をメモリデバイス1400に印加し、電流を測定して抵抗値を得る。
【0160】
図14のメモリデバイス1400が
図16に示す6つの特徴的な抵抗状態を呈することは明らかである。
【0161】
メモリデバイス1400は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)へと設定される。さらに、メモリデバイス1400は4つの中間抵抗状態を呈する。メモリデバイス1100の設定及びリセットに好適な電圧範囲は−10V〜10Vである。
【0162】
図17に、多数回のスイッチング周期にわたるメモリデバイス1400の6つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0163】
図16に示すように、LRS/ON状態は、50オーム前後の抵抗において450回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、10
7オーム前後の抵抗において450回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス1400は、約1,000オーム、10,000オーム、10
5オーム、及び約10
6オーム前後で4つの中間抵抗状態を呈した。4つの中間抵抗状態は、全て、450回のスイッチング周期にわたり安定して維持された。
【0164】
この場合も、層構造を変化することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図14のメモリデバイス1400は4対のCeO
2/InドープCeO
2層を備え、
図16における6つの特徴的な抵抗状態を呈する。
【0165】
(実施例9)
2.6 実施例9:メモリデバイス−シリコン上に2対のCeO
2/InドープCeO
2層をインクジェット印刷したもの
2.6.1 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−メモリ構造
図17に、さらなる多層メモリデバイス1700を示す。メモリデバイス1700は、第1のCeO
2ナノキューブ層1702、第1のInドープCeO
2ナノキューブ層1704、第2のCeO
2ナノキューブ層1706、第2のInドープCeO
2ナノキューブ層1708を備える。
【0166】
メモリデバイス1700は、下部電極1710及び上部電極1712を備える。各電極は金(Au)電極である。下部電極はシリコン基板1714上に実装する。
【0167】
メモリデバイス1700の寸法は約1cm(幅)×1cm(長さ)である。
【0168】
2.6.2 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
インクジェット印刷法による製造方法は、第1.6.3節において詳述している。
【0169】
2.6.3 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図18に、
図17のメモリデバイス1700の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス1700に流れる電流を測定する。
【0170】
ここで
図18を参照すると、−0.1Vから始まる初期電圧をメモリデバイス1700に印加し、電流を測定して抵抗値を得る。
図18からわかるように、I−V曲線の勾配は0V〜−2Vの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス1700は10
5オーム前後の高抵抗状態(HRS/OFF)を有する。
【0171】
図19によれば、メモリデバイス1700が4つの特徴的な抵抗状態を有することは明らかである。
【0172】
メモリデバイス1700は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)へと設定される。メモリデバイス1700は4つの中間抵抗状態を呈する。メモリデバイス1700の設定及びリセットに好適な電圧範囲は−5V〜5Vである。
【0173】
図19に、10,000回のスイッチング周期にわたるメモリデバイス1700の4つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0174】
図19から明らかなように、LRS/ON状態は、150オーム前後の抵抗において10,000回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、約10
4〜10
5オームの間の抵抗において10,000回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス1700は、1000オーム前後及び5000オーム前後で2つの中間抵抗状態を呈した。2つの中間抵抗状態は、全て、10,000回のスイッチング周期にわたり安定して維持された。
【0175】
ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図17のメモリデバイス1700は2対のCeO
2/InドープCeO
2層を備え、
図19における4つの特徴的な抵抗状態を呈する。
【0176】
(実施例10)
2.7 実施例10:メモリデバイス−2対のCeO
2/InドープCeO
2層をFドープしたSnO
2(FTO)ガラス上にスピンコーティングしたもの
2.7.1 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−メモリ構造
図20に、さらなる多層メモリデバイス2000を示す。メモリデバイス2000は、第1のCeO
2ナノキューブ層2002、第1のInドープCeO2ナノキューブ層2004、第2のCeO
2ナノキューブ層2006、第2のInドープCeO
2ナノキューブ層2008を備える。各層は、CeO
2及びInドープCeO
2を交互に構成して相互に隣接配置される。その結果、メモリデバイス2000は2対のCeO
2/InドープCeO
2層を備える。
【0177】
メモリデバイス2000は下部電極2010及び上部電極2012を備える。各電極は銀(Ag)電極である。下部電極は、シリコン基板2014上に実装したFTOである。
【0178】
メモリデバイス2000の寸法は約1cm(幅)×1cm(長さ)である。
【0179】
2.7.2 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第1.6.2節において詳述している。
【0180】
2.7.3 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図21に、
図20のメモリデバイス2000の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス2000に流れる電流を測定する。
【0181】
ここで
図21を参照すると、0.1Vの初期電圧をメモリデバイス2000に印加し、電流を測定して抵抗値を得る。
図21からわかるように、I−V曲線の勾配は0V〜2.5Vの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス2000は10
7オーム前後の高抵抗状態(HRS/OFF)を有する。
【0182】
図22から明らかなように、メモリデバイス2000は4つの特徴的な抵抗状態を有する。
【0183】
メモリデバイス2000は可逆的な抵抗スイッチング特性を呈する。各電極間に電位を印加することにより、メモリデバイスを高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)に設定することができる。さらに、メモリデバイス2000は2つの中間抵抗状態を呈する。メモリデバイス2000の設定及びリセットに好適な電圧範囲は−6V〜6Vである。
【0184】
図22に、100,000回のスイッチング周期にわたるメモリデバイス2000の4つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験したが、0.5Vの読み込み電圧を用いて行った。
【0185】
図22から明らかなように、70000オーム前後の抵抗状態においてLRS/ON状態が100,000回のスイッチング周期にわたり安定して維持された。10
7オーム前後の抵抗状態においてHRS/OFF状態が10,000回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス2000は、10
5オーム前後及び10
6オーム前後で2つの中間抵抗状態を呈した。両中間抵抗状態は、どちらも、100,000回のスイッチング周期にわたり安定して維持された。
【0186】
ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図20のメモリデバイス2000は2対のCeO
2/InドープCeO
2層を備え、
図22における4つの特徴的な抵抗状態を呈する。
【0187】
(実施例11)
2.8 実施例11:メモリデバイス−2対のCeO
2/InドープCeO
2層をシリコン上にスピンコートしたもの
2.8.1 2対のCeO
2/InドープCeO
2層を備えたメモリデバイス/メモリ構造
図23に、さらなる多層メモリデバイス2300を示す。メモリデバイス1400は、第1のCeO
2ナノキューブ層2302、第1のInドープCeO
2ナノキューブ層2304、第2のCeO
2ナノキューブ層2306、第2のInドープCeO
2ナノキューブ層2308を備える。
【0188】
メモリデバイス2300は、下部電極2310及び上部電極2312を備える。各電極は金(Au)電極である。下部電極はシリコン基板2314上に実装する。
【0189】
メモリデバイス2300の寸法は約1cm(幅)×1cm(長さ)である。
【0190】
2.8.2 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第1.6.2節において詳述している。
【0191】
2.8.3 2対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図24に、
図23のメモリデバイス2300の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス2300に流れる電流を測定する。
【0192】
ここで
図24を参照すると、−0.1Vの初期電圧をメモリデバイス2300に印加し、電流を測定して抵抗値を得る。
図24からわかるように、I−V曲線の勾配は電圧を増加することにより変化する。メモリデバイス2300は、10
5オーム前後の高抵抗状態(HRS/OFF)を有する。
【0193】
メモリデバイス2300が4つの特徴的な抵抗状態を呈することは
図25から明らかである。
【0194】
メモリデバイス2300は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)へと設定される。さらに、メモリデバイス2300は2つの中間抵抗状態を呈する。メモリデバイス2300の設定及びリセットに好適な電圧範囲は−10V〜10Vである。
【0195】
図25に、多数回のスイッチング周期にわたるメモリデバイス2300の4つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0196】
図25から明らかなように、LRS/ON状態は、200オーム前後の抵抗において1,000回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、約10
5の抵抗において1000回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス2300は、1000オーム前後及び9000オーム前後で2つの中間抵抗状態を呈した。2つの中間抵抗状態は、全て、1000回のスイッチング周期にわたり安定して維持された。
【0197】
スピンコーティング法を用いることにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図23のメモリデバイス2300は2対のCeO
2/InドープCeO
2層を備え、
図25における4つの特徴的な抵抗状態を呈する。
【0198】
(実施例12)
2.9 実施例12:メモリデバイス−3対のCeO
2/InドープCeO
2層をシリコン上にスピンコーティングしたもの
2.9.1 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−構造
図26に、さらなる多層メモリデバイス2600を示す。メモリデバイス2600は、第1のCeO
2ナノキューブ層2602、第1のInドープCeO
2ナノキューブ層2604、第2のCeO
2ナノキューブ層2606、第2のInドープCeO
2ナノキューブ層2608、第3のCeO
2ナノキューブ2610、及び第3のInドープCeO
2ナノキューブ層2612を備える。各層は、CeO
2及びInドープCeO
2を交互に構成して相互に隣接配置される。その結果、メモリデバイス2600は3対のCeO
2/InドープCeO
2層を備える。
【0199】
メモリデバイス2600は下部電極2614及び上部電極2616を備える。各電極は銀(Ag)電極である。下部電極はシリコン基板2618上に実装する。
【0200】
メモリデバイス2000の寸法は約1cm(幅)×1cm(長さ)である。
【0201】
2.9.2 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第1.6.2節において詳述している。
【0202】
2.9.3 3対のCeO
2/InドープCeO
2層を有するメモリデバイス−抵抗特性
図27に、
図26のメモリデバイス2600の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス2600に流れる電流を測定する。
【0203】
ここで
図27を参照すると、0.1Vの初期電圧をメモリデバイス2600に印加し、電流を測定して抵抗値を得る。
図27からわかるように、I−V曲線の勾配は0V〜1Vの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス2600は10
7オーム前後の高抵抗状態(HRS/OFF)を有する。
【0204】
図28から明らかなように、メモリデバイス2600は5つの特徴的な抵抗状態を有する。
【0205】
メモリデバイス2600は可逆的な抵抗スイッチング特性を呈する。メモリデバイス2600の各電極間に電位を印加することにより、デバイスは高抵抗状態(HRS/OFF)から低抵抗状態(LRS/ON)に設定される。さらに、メモリデバイス2600は3つの中間状態を呈する。メモリデバイス2600の設定及びリセットに好適な電圧範囲は−10V〜10Vの間である。
【0206】
図28に、多数回のスイッチング周期にわたるメモリデバイス2600の抵抗状態の安定性を示す。抵抗状態の安定性は、実施例4において説明した方法と同様の方法で試験した。
【0207】
図28から明らかなように、LRS/ON状態は、900オーム前後の抵抗において1000回のスイッチング周期にわたり安定して維持された。HRS/OFF状態は、4500オーム前後の抵抗において1000回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス2600は、1500オーム前後、2300オーム前後、及び4000オーム前後で3つの中間抵抗状態を呈した。3つの中間抵抗状態は、全て、1000回のスイッチング周期にわたり安定して維持された。
【0208】
ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、
図26のメモリデバイス2600は3対のCeO
2/InドープCeO
2層を備え、
図28における5つの特徴的な抵抗状態を呈する。
【0209】
3.各層の配置順序
図14に示すメモリデバイスは、4対のCeO
2ナノキューブ層及びInドープCeO
2ナノキューブ層を備える。各層は、また、InドープCeO
2ナノキューブの下部層からCeO
2ナノキューブの上部層まで相互に隣接配置し得る。
【0210】
図29に、
図14に示す実施例の別の構成を示す。構成1において、CeO
2ナノキューブの層が下部電極に隣接している。そして、各層を交互に構成して、上部電極に隣接するInドープCeO
2ナノキューブ層まで相互に隣接配置する。一方、構成2においては、InドープCeO
2ナノキューブ層が下部電極に隣接している。そして、各層を交互に構成して、上部電極に隣接するCeO
2ナノキューブ層まで相互に隣接配置する。
【0211】
さらなる実施形態において、
図2、
図5、
図8、
図11、
図14、
図17、
図20、
図23、又は
図26のいずれかの例示的構造は、下部電極上のInドープCeO
2ナノキューブ層から始まる相互に隣接して交互に構成した配置とし、上部電極に取り付けたCeO
2ナノキューブの層まで相互に隣接配置した交互層とすることができる。
【0212】
4.抵抗特性−動向
前述したように、各実施形態において記載したメモリ構造は、メモリデバイスにおける特定の用途を有する。したがって、メモリ構造がメモリデバイスにおいてどのように用途を有するかについて詳述する。
【0213】
理論に拘束されるものではないが、発明者らが仮定するところによれば、電気的電位(起電力)が上下部電極に印加されると、上部電極からイオンが各層内に移動して上下部電極間にナノスケールのフィラメントを形成する。上下部電極間にフィラメントが存在すると、各電極間は比較的低抵抗となる。
【0214】
上下部電極間のフィラメントを除去するには、電流を反転して、フィラメントを形成しているイオンを上部電極側に後退させる。イオンが上部電極側に後退すれば、フィラメントは除去され上下部電極間に高抵抗が存在する。このようにして、上下部電極間の抵抗を変化させることができるため、当該構造をメモリデバイス内で使用することが可能となる。1と0のバイナリデータは、上下部電極間の高抵抗状態及び低抵抗状態により表すことができる。中間抵抗状態が存在する場合には、これらを用いることにより付加的なデータを単純に符号化した形式で記憶することができる。
【0215】
4.1 抵抗特性−実施例4〜8(シリコン上に滴下コートしたメモリ構造)
実施例4〜8(シリコン上に滴下コートしたもの)の抵抗性能は、CeO
2/InドープCeO
2層対の数の増加に伴い、抵抗状態の数が増加することが判明した。
【0216】
特に、金電極を用いるCeO
2/InドープCeO
2層対について抵抗状態が増加することがわかった。特に、シリコン(Si)基板上に実装した金(Au)電極を用いるCeO
2/InドープCeO
2層対について抵抗状態が増加することがわかった。
【0217】
表1に、実施例4〜8で試験したCeO
2/InドープCeO
2層対の数と抵抗状態の数を示す。
【0218】
【表1】
【0219】
4.2 抵抗特性−実施例9(シリコン上にインクジェット印刷したメモリ構造)
実施例9(シリコン上にインクジェット印刷したもの)の抵抗性能から、2対のCeO
2/InドープCeO
2層において抵抗状態の数が4になることが判明した。
【0220】
特に、金電極を用いる2対のCeO
2/InドープCeO
2層について抵抗状態の数が4となることがわかった。特に、シリコン基板上に実装した金(Au)電極を用いる2対のCeO
2/InドープCeO
2層について抵抗状態の数が4となることがわかった。
【0221】
表2に、実施例9で試験したCeO
2/InドープCeO
2層対の数と抵抗状態の数を示す。
【0222】
【表2】
【0223】
4.3 抵抗特性−実施例10(ガラス上にスピンコーティングしたメモリ構造)
実施例10(ガラス上にスピンコーティングしたもの)の抵抗性能によれば、2対のCeO
2/InドープCeO
2層において抵抗状態の数が4になることが判明した。
【0224】
特に、銀上部電極及びFTO下部電極を用いる2対のCeO
2/InドープCeO
2層について抵抗状態の数が4となることがわかった。特に、ガラス基板上に実装した銀(Ag)上部電極及びFTO下部電極を用いる2対のCeO
2/InドープCeO
2層について抵抗状態の数が4となることがわかった。
【0225】
表3に、実施例10で試験したCeO
2/InドープCeO
2層対の数と抵抗状態の数を示す。
【0226】
【表3】
【0227】
4.4 抵抗特性―実施例11〜12(シリコン上にスピンコーティングしたメモリ構造)
実施例11〜12(シリコン上にスピンコーティングしたもの)の抵抗性能によれば、CeO
2/InドープCeO
2層対の数の増加に伴い抵抗状態の数が増加することが判明した。
【0228】
特に、金電極を用いるCeO
2/InドープCeO
2層対について抵抗状態の数が増加することがわかった。特に、シリコン(Si)基板上に実装した金(Au)電極を用いるCeO
2/InドープCeO
2層対について抵抗状態の数が増加することがわかった。
【0229】
表4に、実施例9で試験したCeO
2/InドープCeO
2層対の数及び抵抗状態の数を示す。
【0230】
【表4】
【0231】
4.5 抵抗状態の概要−実施例4〜12
メモリ構造の変更により酸素空孔が変化することにより、抵抗状態の数が増減する。
【0232】
ドーパントを有する種々の層において、電荷トラップとして機能する酸素空孔の含有量を高く又は低くすることができる。必要とされる特定の電界を印加することにより、メモリデバイスの抵抗を所望の抵抗状態に変更することができる。
【0233】
シリコン上への滴下コーティング法、シリコン上へのインクジェット法、ガラス上へのスピンコーティング法、及びシリコン上へのスピンコーティング法についてのCeO
2/InドープCeO
2層対の数及び抵抗状態の数を、表1、表2、表3、及び表4にそれぞれ示す。表1〜表4からわかるように、ドープ層及び未ドープ層が対で追加されると、付加的なInドープCeO
2層が中間抵抗状態の数を増加させ、それによってマルチレベルメモリ構造を実現することができる。
【0234】
当業者は、例えば、基板材料、層厚、及び電極材料種々の要因、メモリ構造の抵抗性能に影響する場合があることを理解するであろう。しかしながら、上記の各実施例からわかるように、特定のメモリデバイスにおいて、交互層対の数が増加する結果、抵抗状態の数が増加する場合がある。
【0235】
実施例4〜12のそれぞれにおいて、ゼロボルトから漸増する正電圧をサンプルに印加した。最大電圧を印加した後、オフ状態に到達するまで電圧を減少させた。ゼロボルトから漸増する負電圧をサンプルに印加することにより付加的な安定抵抗状態にアクセス可能である。したがって、負電位を用いることにより、メモリ構造の抵抗状態の数を増加することができる。
【0236】
5.用途
メモリ構造の好ましい用途は、多数の抵抗状態を利用して1以上のバイナリビットの(すなわち、単一2進数字よりも多い)データを記憶するメモリデバイス内及び/又はその部品等である。
【0237】
例えば、メモリ構造の一実施形態を用いて、多数のメモリセルを備えるメモリデバイスを製造し得る。この場合において、各セルは多数の抵抗状態を有し、抵抗状態の数に応じて多数のバイナリビットのデータを記憶することができる。
【0238】
マルチレベルメモリデバイスは、2つより多い抵抗状態を有するメモリ構造を必要とする。2つより多い抵抗状態を含むメモリ構造は、マルチレベルであり、メモリ記憶の賦存量が高いと考えられる。実施例8は、シリコン上のマルチレベルメモリ構造であって、6つの抵抗状態を有するものが、1バイナリビットより多くのデータを記憶できることを示している。実施例10は、ガラス上のマルチレベルメモリ構造であって、4つの抵抗状態を有するものが、1バイナリビットより多くのデータを記憶できることを示している。
【0239】
CeO
2/InドープCeO
2層対の数を制御された形で設計すれば、対象とする用途の要件に応じて抵抗状態の数を増減することができる。
【0240】
本発明における金属酸化物層の製造に関しては、主に、物理的及び化学的蒸着法等の種々の技術が用いられる。これらの製造プロセスは、通常、高温真空条件下において行われる(そうすると、金属酸化物薄膜の作製がシリコン基板に制限される場合があり、資本コストの上昇を伴い得る)。
【0241】
しかしながら、物理的及び化学的蒸着方法等の従来の製造方法と共に、溶液プロセス法等を介して、本発明の金属酸化物メモリ構造を作製してもよい。これらの例としては、例えば、スピンコーティング、スプレーコーティング、及び印刷等が挙げられる。これにより、シリコン、プラスチック、ガラスを初めとする種々の基板及び他の好適な基板上に、室温で、メモリ構造を作製することが可能となり、自由度を高め、かつ製造コストを減少することができる。
【0242】
各メモリ構造は互いに積み重ねて積層メモリデバイスを生成することができる。これにより、基板面積を増加させずにメモリデバイスの密度を増加することができる。積層メモリデバイスは、限定はしないが、クロスバ構造等をはじめとする種々の構成中に配置することができる。積層メモリデバイスは、上述したように、物理的蒸着方法、化学的蒸着方法、及び溶液プロセス法等を介して製造することができる。
【0243】
以上より、及び種々の図面を参照することにより、当業者は、本明細書の趣旨および範囲から逸脱することなく、メモリ構造及びその種々の部品について特定の変更をなすことも可能であることを理解するであろう。本明細書において、メモリ構造のいくつかの実施形態について示し説明してきたが、本明細書がそれらに限定されることを意図したものではなく、本明細書はその範囲において当該技術分野において可能な限り広範であり、本明細書がそのように解釈されるべきことを意図している。したがって、本明細書は限定的なものであると解釈するべきでなく、特定の実施形態の例示にすぎないと解すべきである。当業者は、本明細書の趣旨及び範囲により、その他の変更を容易に予測するであろう。
【0244】
6.メモリデバイス
ここで、
図1Aを参照して、メモリデバイス用の構造100の側面投影図について説明する。
図1Aからわかるように、構造100は複数の素子102を備える。各素子102は、金属酸化物材料、特に酸化セリウムで作成される。また、各素子102はナノキューブ状である。一般に、素子102の幅は約10ナノメートルであるが、構造100の他の実施形態等においては異なる幅を有してもよい。各素子102の上下には上部電極104及び下部電極106を配置する。構造100の上部電極104は窒化チタンで作成されるが、構造100の他の実施形態等においては構造100の上部電極104を他の好適な材料で作成することができることが想定される。下部電極106に関し、この電極106は、限定はしないが、白金、イリジウム、金、又はそれらの任意の組み合わせを含む種々の材料から作成することができる。上部電極104の厚さは約70ナノメートルであるが、下部電極106の厚さは約60ナノメートルである。上部電極104の厚さ及び下部電極106の厚さは、しかしながら、構造100の他の実施形態等において他の好適な厚さに変更することができる。
【0245】
一般的な半導体同様、構造100も、また、基板層108を含む。基板層108は、本実施形態においては、シリコン系材料から作成されシリコンウエハを形成する。しかしながら、構造100の他の実施形態等においては、基板層108を他の好適な材料等から作成することができる。基板層108は、用途に適したいかなる厚みとすることもできる。
【0246】
ここで、構造200の別の側面図を示す
図A2を参照する。構造200の記憶容量を増加するため、各素子202を互いに積層し、積層された各素子202は、それぞれが、上述したように、自身の上部電極204及び下部電極206を有する。別の素子202上に積層した素子202は、積層した素子202の下部電極206と上部電極204との間に配置した別の物質210により分離されうる。上下部電極204、206間に配置した物質210は、各素子202を互いに積層した結果として上下部電極204、206の電気的性質の完全性が損なわれることを防止しうる任意の好適な物質である。
【0247】
ここで、構造300の実施形態の上面図を示す
図A3を参照する。
図A3は構造300の上面図であるため、上部電極104のみを示す。しかしながら、
図A3に示す構造300の特に重要な態様は、全ての素子302(及びそれぞれに結合する上下部電極304及び306)が素子の三次元アレイを形成するように配置されていることである。素子302のアレイは、それぞれ、隣接する素子302から均一かつ一定の方式(距離)で離間している。
【0248】
先に述べた通り、ここに記載する本実施形態の構造100は、固体メモリデバイス向けの特定の用途を有する。よって、以下の説明においては、構造100がどのような形で固体メモリデバイス向けの用途を有するかについて詳述する。理論に拘束されるものではないが、発明者らが仮定するところによれば、電圧(起電力)が上下部電極104、106に印加されると、上部電極104からイオンが素子102内に移動して上下部電極104、106間にナノスケールのフィラメントを形成する。上下部電極104、106間にフィラメントが存在すると、各電極104、106間は比較的低抵抗となる。上下部電極104、106間のフィラメントを除去するには、電流を反転して、フィラメントを形成しているイオンを上部電極104側に後退させる。イオンが上部電極104側に後退すれば、フィラメントは除去され、したがって上下部電極104、106間に高抵抗が存在する。このようにして、上下部電極104、106間の抵抗を変化させることができるため、構造100を固体メモリデバイス内で使用することが可能となる。1と0の形式のバイナリデータは、上下部電極104、106間の高抵抗状態及び低抵抗状態により表すことができる。
【0249】
構造100を製造する方法の実施形態に含まれる種々のステップを
図A4のフロー
図400に示す。第1のステップ402は、複数の素子102を作成することを含む。続くステップ404は、各素子102を自己集合させることを含む。これら2つのステップ402、404に続き、本方法は、一部の素子を他の素子の上に載置することにより素子102の積層を形成するステップ406を含む。本方法は、各素子102をシリコンウエハ108に結合させる最終ステップ408を含む。
【0250】
フロー
図400には記載されていないが、同図の各ステップ402〜408はサブステップを含む。例えば、素子102を自己整合させるステップ404はいくつかのサブステップを含む。素子102を自己整合させるステップに含まれるサブステップの1つは、素子102の自己整合を促進するファンデルワールス力を含む。各素子102の自己整合とは、上述したように、素子102が整合すると素子102の三次元アレイを形成することをいう。
【0251】
以上より、及び種々の図面を参照することにより、当業者であれば、本明細書の趣旨および範囲から逸脱することなく、
図A1〜
図A4の構造100及びその種々の部品に特定の変更をなすことが可能であることを理解するであろう。本明細書において、構造100のいくつかの実施形態について示し説明してきたが、本明細書がそれらに限定されることを意図したものではなく、本明細書はその範囲において当該技術分野において可能な限り広範であり、本明細書がそのように解釈されるべきことを意図している。したがって、本明細書は限定的なものであると解釈するべきでなく、特定の実施形態の例示にすぎないと解すべきである。当業者は、本明細書の趣旨及び範囲により、その他の変更を容易に予測するであろう。
【0252】
本明細書には多くの事項を記載している。
1.複数の別個の素子を備え、別個の素子は、それぞれ、当該素子に印加された起電力に応じて変更可能な電気抵抗状態を有する、メモリデバイスに使用可能な構造。
2.各素子のうちの少なくとも第1の素子を、各素子のうちの少なくとも別の素子上に配置することにより、各素子のスタックを形成する、項目1.に記載の構造。
3.各素子のスタックは素子の他のスタックに隣接することにより、素子の三次元アレイを形成する、項目2.に記載の構造。
4.構造の実施形態において、各素子は、金属酸化物基板により作成される、項目1.〜3.のいずれか記載の構造。
5.金属酸化物物質は酸化セリウム物質を含む、項目4.に記載の構造。
6.項目1.〜項目5.のいずれかに記載の構造において、各要素は、それぞれ、ナノキューブ状である、構造。
7.各素子はシリコンウエハに結合される、項目1.〜項目6.のいずれか記載の構造。
8.メモリデバイス用の構造の製造に用いる方法であって、
複数の別個の素子を作成するステップであって、
別個の素子は、それぞれ、当該素子に印加された起電力に応じて変化する電気抵抗状態を有する、作成するステップと、
別個の素子のうちの少なくとも1つを別の素子に対して自己整合させるステップと、を含む、方法。
9.別個の素子のうちの少なくとも1つを別の素子に対して自己整合させるステップは、ファンデルワールス力により別個の素子の少なくとも1つが別の素子に対して自己整合するのを促進することを含む、項目8.に記載の方法。
10.別個の素子のうちの少なくとも1つを別の素子に対して自己整合させるステップは、別個の素子のうちの少なくとも1つを別の素子に対して自己集合させるステップに続いて、別個の素子が素子の三次元アレイを形成するものである、項目7.又は項目8.に記載の方法。
11.少なくとも第1の素子を少なくとも別の素子の上に配置することにより素子のスタックを形成するステップをさらに含む、項目7.〜項目10.のいずれかに記載の方法。
12.各素子はそれぞれ金属酸化物材料から形成される、項目7.〜項目11.のいずれかに記載の方法。
13.金属酸化物材料は酸化セリウム材料を含む、項目12.に記載の方法。
14.各素子は、それぞれ、ナノキューブ状である、項目7.〜項目13.のいずれかに記載の方法。
15.各素子をシリコンウエハに結合するステップをさらに含む、項目7.〜項目14.のいずれかに記載の方法。