2018-520522 抵抗変化型メモリデバイスに用いるメモリ構造及びデータ記憶デバイスの製造に用いる方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2018-520522(P2018-520522A)

(43)【公表日】2018年7月26日

(54)【発明の名称】抵抗変化型メモリデバイスに用いるメモリ構造及びデータ記憶デバイスの製造に用いる方法

(51)【国際特許分類】

   H01L 21/8239 20060101AFI20180629BHJP

   H01L 27/105 20060101ALI20180629BHJP

   H01L 45/00 20060101ALI20180629BHJP

   H01L 49/00 20060101ALI20180629BHJP

【ＦＩ】

   H01L27/105 448

   H01L45/00 Z

   H01L49/00 Z

【審査請求】未請求

【予備審査請求】未請求

【全頁数】44

(21)【出願番号】特願2018-515335(P2018-515335)

(86)(22)【出願日】2016年6月3日

(85)【翻訳文提出日】2018年2月1日

(86)【国際出願番号】AU2016050455

(87)【国際公開番号】WO2016191830

(87)【国際公開日】20161208

(31)【優先権主張番号】2015902109

(32)【優先日】2015年6月5日

(33)【優先権主張国】AU

(31)【優先権主張番号】2015903413

(32)【優先日】2015年8月24日

(33)【優先権主張国】AU

(31)【優先権主張番号】2016901967

(32)【優先日】2016年5月24日

(33)【優先権主張国】AU

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US

(71)【出願人】

【識別番号】517423958

【氏名又は名称】オーストラリアン アドバンスト マテリアルズ ピーティーワイ リミテッド

【氏名又は名称原語表記】ＡＵＳＴＲＡＬＩＡＮ ＡＤＶＡＮＣＥＤ ＭＡＴＥＲＩＡＬＳ ＰＴＹ ＬＴＤ

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100211395

【弁理士】

【氏名又は名称】鈴木 裕貴

(72)【発明者】

【氏名】デウェイ チュー

(72)【発明者】

【氏名】シーン スイシャン リー

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA09

5F083GA10

5F083JA38

5F083JA42

5F083JA60

5F083PR00

5F083PR21

5F083PR22

5F083PR23

5F083PR33

5F083ZA21

(57)【要約】

少なくとも１つの第１の層及び少なくとも１つの第２の層を備えるメモリデバイス用のメモリ構造であって、少なくとも１つの第１の層は複数の第１の素子を含み、少なくとも第２の層は複数の第２の素子を含み、メモリ構造は、当該メモリ構造に印加された起電力に応じて変化し得る電気抵抗状態を有する。

【特許請求の範囲】

【請求項1】

少なくとも１つの第１の層及び少なくとも１つの第２の層を備える、メモリデバイス用のメモリ構造であって、
前記少なくとも１つの第１の層は複数の第１の素子を含み、前記少なくとも１つの第２の層は複数の第２の素子を含み、
前記メモリ構造は、当該メモリ構造に印加された起電力に応じて変化し得る電気抵抗状態を有する、メモリ構造。

【請求項2】

前記各素子は金属酸化物である、請求項１に記載のメモリ構造。

【請求項3】

前記金属酸化物は立方構造を有する結晶粒子状である、請求項１又は２に記載のメモリ構造。

【請求項4】

前記金属酸化物は酸化セリウムである、請求項２又は３に記載のメモリ構造。

【請求項5】

前記第２の素子はドープ金属酸化物である、請求項１から４のいずれか一項に記載のメモリ構造。

【請求項6】

ドーパントは前記金属酸化物よりも酸素空孔が多い金属酸化物である、請求項５に記載のメモリ構造。

【請求項7】

ドーパントイオンの結合価は、好ましくは、金属酸化物イオンの結合価よりも小さい、請求項５又は６に記載のメモリ構造。

【請求項8】

前記ドーパントは、
インジウム（Ｉｎ）；
コバルト（Ｃｏ）；
ガドリニウム（Ｇｄ）；
イッテルビウム（Ｙｂ）；
サマリウム（Ｓｍ）、のうちの１つである、
請求項５から７のいずれか一項に記載のメモリ構造。

【請求項9】

前記素子は、それぞれ、金属酸化物ナノキューブ状である、請求項１から８のいずれか一項に記載のメモリ構造。

【請求項10】

前記ナノキューブは、個々の幅が約２ｎｍ〜約１３ｎｍの範囲内にある、請求項９に記載のメモリ構造。

【請求項11】

前記ナノキューブは、個々の幅が約５ｎｍ〜約９ｎｍの範囲内にある、請求項９又は１０に記載のメモリ構造。

【請求項12】

前記第１の層は前記第１の素子の二次元アレイを１つ以上含み、前記第２の層は前記第２の素子の二次元アレイを１つ以上含む、請求項１から１１のいずれか一項に記載のメモリ構造。

【請求項13】

前記メモリ構造は上部層及び下部層を備え、前記メモリ構造は、前記上部層に電気的に接続された上部電極及び前記下部層に電気的に接続された下部電極を含み、前記電極は、いずれも、前記メモリ構造に起電力を印加するように構成される、請求項１から１１のいずれか一項に記載のメモリ構造。

【請求項14】

少なくとも１つの電極が、電極として動作可能な導電性又は半導電性材料を含む、請求項１２又は１３に記載のメモリ構造。

【請求項15】

前記下部層に電気的に接続された前記電極は基板上に配置される、請求項１２から１４のいずれか一項に記載のメモリ構造。

【請求項16】

前記基板は、金属酸化物ナノキューブの層を堆積するのに好適な材料である、請求項１５に記載のメモリ構造。

【請求項17】

ドープした金属酸化物素子の層に隣接する金属酸化物素子の層を備え、前記隣接する各層は交互層の対を含む、請求項１から１６のいずれか一項に記載のメモリ構造。

【請求項18】

前記メモリ構造は交互層の対を複数備え、前記交互層の対は、それぞれ、第１の対の層の１つが第２の対の層の１つに直接隣接するように配置される、請求項１７に記載のメモリ構造。

【請求項19】

前記メモリ構造は第１の抵抗状態及び第２の抵抗状態を含み、前記第１の抵抗状態は前記第２の抵抗状態よりも高抵抗であり、前記電気抵抗状態は、前記メモリ構造に印加された起電力に応じて前記各抵抗状態の間で変化させることができる、請求項１から１８のいずれか一項に記載のメモリ構造。

【請求項20】

前記メモリ構造は、前記第１の抵抗状態と前記第２の抵抗状態との間の抵抗を有する中間抵抗状態を少なくとも１つ有する、請求項１９に記載のメモリ構造。

【請求項21】

前記中間抵抗状態の数は前記交互層の対の数に応じて定まる、請求項２０に記載のメモリ構造。

【請求項22】

前記メモリ構造の前記中間抵抗状態の数は、前記メモリ構造における前記交互層の対の数の増加に伴い増加する、請求項２１に記載のメモリ構造。

【請求項23】

メモリデバイスの製造方法であって、
前記メモリデバイスは請求項１から２２のいずれか一項に記載のメモリ構造を備え、前記メモリデバイスは化学的蒸着法及び物理的蒸着法を用いて作製される、方法。

【請求項24】

メモリデバイスの製造方法であって、
前記メモリデバイスは請求項１から２２のいずれか一項に記載のメモリ構造を備え、前記メモリデバイスは溶液プロセス法を用いて作製される、方法。

【請求項25】

メモリデバイス用の請求項１から２２のいずれか一項に記載のメモリ構造を製造する方法であって、
複数の別個の素子を含む膜を印刷するステップを含み、
前記別個の素子は、それぞれ、各素子に印加された起電力に応じて変化し得る電気抵抗状態を有する、方法。

【請求項26】

請求項２３、２４、又は２５に記載の製造方法であって、
該方法を少なくとも１回繰り返すことにより、前記上部電極が次のメモリ構造の下部電極を形成することを繰り返して、積層メモリデバイスを実現する、方法。

【請求項27】

メモリデバイスにおける抵抗状態の数を増加させる方法であって、
該方法は金属酸化物とドープ金属酸化物との交互層の対の数を増加するステップを含み、金属酸化物の層及びドープ金属酸化物の層は、それぞれ、各層に印加された起電力に応じて変化し得る電気抵抗状態を有する、方法。

【請求項28】

前記金属酸化物は酸化セリウム（ＩＶ）であり、前記ドープ金属酸化物はインジウムドープ酸化セリウム（ＩＶ）である、請求項２７に記載の方法。

【請求項29】

請求項１に記載のメモリ構造の作成における、酸化セリウム（ＩＶ）ナノキューブの分散及びインジウムドープ酸化セリウム（ＩＶ）ナノキューブの分散液の使用。

【請求項30】

請求項１に記載のメモリ構造用のインクの調製における、酸化セリウム（ＩＶ）ナノキューブの分散液の使用。

【請求項31】

請求項１に記載のメモリ構造用の印刷可能なインクの調製における、インジウムドープ酸化セリウム（ＩＶ）ナノキューブの分散液の使用。

【請求項32】

請求項１から３１のいずれか一項に記載のメモリ構造であって、起電力を除去した後に抵抗状態が維持される、メモリ構造。

【請求項33】

請求項１から３２のいずれか一項に記載のメモリ構造であって、ドープ及び未ドープ金属酸化物ナノキューブの形態（ジオメトリ）により可撓性メモリ構造が得られる、メモリ構造。

【請求項34】

請求項１から３３のいずれか一項に記載のメモリ構造であって、好適な溶媒、界面活性剤、及び金属酸化物の使用により、高透明度のメモリ構造が得られる、メモリ構造。

【請求項35】

ドープナノキューブ又は未ドープナノキューブを含む、請求項１から３４のいずれか一項に記載のメモリ構造の作製に用いるインク。

【請求項36】

前記未ドープナノキューブは酸化セリウム（ＩＶ）ナノキューブであって、前記ドープナノキューブはインジウムドープ酸化セリウム（ＩＶ）である、請求項３５に記載のインク。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、不揮発性データ記憶の分野に関し、より詳細には、金属酸化物抵抗変化型メモリ（metal oxide resistive random access memory（ＲｅＲＡＭ））に関する。

【背景技術】

【0002】

ＲｅＲＡＭは、構成が簡便で、動作速度が速く、電力消費量が少なく、垂直方向の積層が可能であり、現行の相補型金属酸化膜半導体（complementary metal oxide semiconductor （ＣＭＯＳ））技術との間で高い互換性を有することから、不揮発性メモリ用の技術として最も有望なものの１つである。

【0003】

ＲｅＲＡＭ用途に潜在的に用い得る材料として、ペロブスカイト、遷移金属酸化物、カルコゲン化物等、種々の誘電材料が検討されてきた。現在のところ、多数の無機材料及び有機材料が、熱抵抗スイッチング効果又はイオン抵抗スイッチング効果を有することが判っている。

【0004】

ＲｅＲＡＭの抵抗状態は、従来、電圧操作により実現されてきたが、本発明は、金属酸化物層の新規なメモリ構造により抵抗状態を実現及びチューニングできることを実証している。

【発明の概要】

【課題を解決するための手段】

【0005】

第１の態様において、本発明は、メモリデバイスにおいて使用するメモリ構造であって、該メモリ構造は少なくとも１つの第１の層及び少なくとも１つの第２の層を有し、
前記少なくとも１つの第１の層は複数の第１の素子を含み、前記少なくとも１つの第２の層は複数の第２の素子を含み、
前記メモリ構造は、該メモリ構造に印加される起電力に応じて変化し得る電気抵抗状態を有する、メモリ構造を提供する。

【0006】

第２の態様において、本発明は、第１の態様によるメモリ構造を備えるメモリデバイスの製造方法であって、物理的、化学的蒸着プロセスを用いてメモリデバイスを作製する、メモリデバイスの製造方法を提供する。

【0007】

第３の態様において、本発明は、第１の態様によるメモリ構造を備えるメモリデバイスの製造方法であって、溶液プロセス法を用いてメモリデバイスを作製する、メモリデバイスの製造方法を提供する。

【0008】

第４の態様において、本発明は、メモリデバイス用の第１の態様によるメモリ構造の製造方法であって、該方法は、複数の別個の素子を含む膜を印刷することを含み、別個の素子はそれぞれ印加された起電力に応じて変化し得る電気抵抗状態を有する、メモリ構造の製造方法を提供する。

【0009】

第５の態様において、本発明は、メモリデバイスにおける抵抗状態の数を増加させる方法であって、金属酸化物及びドープ金属酸化物の交互層の対の数を増加させることを含み、金属酸化物及びドープ金属酸化物の各層は、印加された起電力に応じて変化し得る電気抵抗状態を有する、メモリデバイスにおける抵抗状態の数を増加させる方法を提供する。

【0010】

第６の態様において、本発明は、メモリデバイスにおける抵抗状態の数を増加させる方法を提供する。本方法は、金属酸化物及びドープ金属酸化物の交互層の対を増加させることを含む方法であって、メモリデバイスは、当該メモリデバイスに印加された起電力に応じて変化し得る電気抵抗状態電気抵抗状態を有する。

【0011】

第７の態様において、本発明は、第１の態様によるメモリ構造の作製において酸化セリウム（ＩＶ）ナノキューブの分散液及びインジウムドープ酸化セリウム（ＩＶ）ナノキューブの分散液を用いるものである。

【0012】

第８の態様において、本発明は、第１の態様によるメモリ構造作製用のインクの調製において酸化セリウム（ＩＶ）ナノキューブの分散液を使用するものである。

【0013】

第９の態様において、本発明は、第１の態様によるメモリ構造の作製において用いるドープ又は未ドープナノキューブを含むインクを提供する。

【0014】

本発明の各実施形態は、金属酸化物ナノ結晶を利用するメモリ構造に関する。好ましくは、そのような各実施形態は、書き換え可能、不揮発性及び／又は可撓性であり、バイナリビットのデータを１つ以上記憶することのできる抵抗変化型ランダムアクセスメモリセル構造を備える。

【0015】

金属酸化物ナノ結晶の層をドープした金属酸化物ナノ結晶と相互に隣接配置することにより、多数の抵抗状態を実現することができる。

【0016】

最も抵抗が高い状態及び最も抵抗が低い状態は、それぞれ、高抵抗状態（ＨＲＳ）及び低抵抗状態（ＬＲＳ）として知られる。ＨＲＳ値とＬＲＳ値との間に存在する抵抗状態はいずれも中間抵抗状態として知られる。金属酸化物ナノ結晶をドープするドーパントとして、（一例として）インジウムを使用することにより、電荷トラップが生じ、中間抵抗状態を実現する。

【0017】

メモリ構造における層数を調整することにより、抵抗状態の数をチューニングすることができる。層構造を調整することにより、チューナブルな抵抗状態を実現することができる。マルチレベルメモリ構造は、交互層の数を増加することにより実現することができる。一旦作製されると、当該メモリ構造において実現可能な抵抗状態の数及び抵抗値は永続的に設定され変化しない。

【0018】

メモリ構造は、抵抗状態を利用してデータを記憶するメモリデバイス等において使用することができる。金属酸化物層をメモリデバイス用の基板上に堆積する方法は多岐にわたる。当該方法の例として、例えば、スパッタリング、蒸着、化学蒸着（chemical vapour deposition（ＣＶＤ））、物理蒸着（physical vapour deposition（ＰＶＤ））等の化学的及び物理的堆積方法、及びスピンコーティング、インクジェット印刷法等の溶液プロセス法、及びその他の印刷法、スプレーコーティング、及びグラビア印刷等が挙げられる。

【0019】

メモリ構造は、金属酸化物ナノ結晶の層を堆積するのに好適な表面が得られる、ガラス、プラスチック、シリコン、及び他の物質を含む種々の基板上で使用することができる。

【図面の簡単な説明】

【0020】

【図1】４配位した酸素（赤い大球で表す）及び８配位したセリウム（青い小球で表す）を有する正規組成のＣｅＯ_２の構造を示す図である。

【図2】シリコン上に滴下コートしたＣｅＯ_２ナノキューブメモリデバイス２００を示す図である。

【図3】シリコン基板上に滴下コートしたＣｅＯ_２ナノキューブで形成したＣｅＯ_２単層であって上部金電極及び下部金電極を有してなるメモリデバイス２００のＴＥＭ断面図の一例を示す図である。

【図4】多数回のオンオフ周期にわたるメモリデバイス２００の電気抵抗状態の安定性を示す図である。

【図5】多層メモリデバイス５００を示す図である。

【図6】図５におけるメモリデバイス５００の電圧−電流特性を示す図である。

【図7】メモリデバイス５００における多数回の開閉サイクルにわたる低抗状態の安定性を示す図である。

【図8】さらなる多層メモリデバイス８００を示す図である。

【図9】図８におけるメモリデバイス８００の電圧−電流特性を示す図である。

【図10】多数回のオンオフ周期にわたる、メモリデバイス８００の電気抵抗状態の安定性を示す図である。

【図11】さらなる多層メモリデバイス１１００を示す図である。

【図12】図１１におけるメモリデバイス１１００の電圧−対数電流特性を示す図である。

【図13】多数回のオンオフ周期にわたる、メモリデバイス１１００の電気抵抗状態の安定性を示す図である。

【図14】さらなる多層メモリデバイス１４００を示す図である。

【図15】図１４におけるメモリデバイス１４００の電圧−対数電流特性を示す図である。

【図16】多数回のオンオフ周期にわたる、メモリデバイス１４００の電気抵抗状態の安定性を示す図である。

【図17】さらなる多層メモリデバイス１７００を示す図である。

【図18】図１７におけるメモリデバイス１７００の電圧−対数電流特性を示す図である。

【図19】多数回のオンオフ周期にわたる、メモリデバイス１７００の電気抵抗状態の安定性を示す図である。

【図20】さらなる多層メモリデバイス２０００を示す図である。

【図21】多数回のオンオフ周期にわたる、メモリデバイス２０００の電圧−対数電流特性を示す図である。

【図22】多数回のオンオフ周期にわたる、メモリデバイス２０００の電気抵抗状態の安定性を示す図である。

【図23】さらなる多層メモリデバイス２３００を示す図である。

【図24】多数回のオンオフ周期にわたる、メモリデバイス２３００の電圧−対数電流特性を示す図である。

【図25】多数回のオンオフ周期にわたる、メモリデバイス２３００の電気抵抗状態の安定性を示す図である。

【図26】さらなる多層メモリデバイス２６００を示す図である。

【図27】メモリデバイス２６００の電圧−電流特性を示す図である。

【図28】多数回のオンオフ周期にわたる、メモリデバイス２６００の電気抵抗状態の安定性を示す図である。

【図29】図１４の例の別の構成を示す図である。

【図30】積層したメモリデバイスを示す図である。

【図A1】メモリデバイス用構造の第１の側面投影図である。

【図A2】メモリデバイス用構造の第２の側面投影図である。

【図A3】図Ａ１に示す構造の上面図である。

【図A4】図Ａ１〜図Ａ２に示す構造の製造に用いる方法のフローチャートである。

【発明を実施するための形態】

【0021】

理解を容易にするため、各図面において共通する部品にはできる限り同様の参照符号を用いた。各図面は原寸に比例せず、各図面における種々の素子の相対的な寸法は概略的なものであり、必ずしも正確な縮尺ではない。添付の図面と共に以下の詳細な説明を考慮すれば、種々の実施形態が容易に理解されよう。

【0022】

以下の説明において、提示された概念を完全に理解できるようにするため、多数の特定の具体的詳細を明記している。提示された概念は、これらの具体的詳細の一部または全部を使用せずに実施してもよい。その他の場合において、記載された概念が必要以上に不明瞭にならないよう、周知のプロセス動作については詳述していない。いくつかの概念について特定の実施形態と関連して説明することになるが、これらの実施形態を限定的なものとすることは意図していないことが理解されよう。

【0023】

第１の態様において、本発明は、少なくとも１つの第１の層及び少なくとも１つの第２の層を有するメモリデバイスにおいて使用するメモリ構造であって、
前記少なくとも１つの第１の層は複数の第１の素子を含み、前記少なくとも１つの第２の層は複数の第２の素子を含み、
前記メモリ構造は、該メモリ構造に印加される起電力に応じて変化し得る電気抵抗状態を有する、メモリ構造を提供する。

【0024】

１．材料
１．１ 素子
いくつかの実施形態において、第１の素子は金属酸化物である。いくつかの実施形態において、第２の素子はドーパントを有する金属酸化物（本明細書において、「ドープ金属酸化物」という）である。いくつかの実施形態において、金属酸化物及びドープ金属酸化物はいずれも結晶質である。よって、いくつかの実施形態において、いくつかの実施形態において、第１の素子は金属酸化物の結晶状粒子であり、第２の素子はドープ金属酸化物の結晶状粒子である。金属酸化物の結晶状粒子又はドープ金属酸化物の結晶状粒子は、金属酸化物の結晶又はドープ金属酸化物の結晶により形成可能な任意の結晶構造、例えば、立方体、正方晶系、六方晶系、斜方晶系、単斜晶系、または三斜晶系とすることができる。

【0025】

好ましくは、第１の素子は、立方構造を有する金属酸化物の結晶状粒子である。

【0026】

金属酸化物は、半導体又は絶縁体であってもよい。金属酸化物は、例えば、酸化セリウム（ＩＶ）（ＣｅＯ_２）、酸化インジウム（ＩＩＩ）（Ｉｎ_２Ｏ_３）、又は酸化ペロブスカイト（例えば、チタン酸カルシウム（ＣａＴｉＯ_３））としてもよい。

【0027】

金属酸化物を用いることの利点は、当該金属酸化物に印加された起電力に応じて変化し得る電気抵抗状態の提供に好適なものとする特性を呈することである。好ましい実施形態において、金属酸化物は酸化セリウム（ＩＶ）（ＣｅＯ_２）である。酸化セリウム（ＩＶ）は、ワイドバンドギャップ半導体であり、その特性は、印加された起電力に応じて電気抵抗状態を変化させるのに好適であるため、メモリデバイスにおける使用に特に有望である。二酸化セリウム（ＩＶ）（ＣｅＯ_２）は、空間群Ｆｍ３ｍを有する蛍石型結晶（fluorite structure （ＦＣＣ））であり、図１に示すように交互キューブ中心を占めるセリウムイオンを有する単純立方の酸素のサブ格子からなる。同図は、４配位した酸素（赤い大球で表す）及び８配位したセリウム（青い小球で表す）を有する正規組成のＣｅＯ_２を有する正規組成のＣｅＯ_２の構造を示す。セリウムは四面体の中央にあり、四面体の各頂点を酸素原子が占有している。

【0028】

本実施形態において、第２の素子は、立方構造を有するドープ金属酸化物の結晶状粒子である。

【0029】

ドープ金属酸化物中のドーパントは、当該ドーパントで置換することになる金属酸化物（ホスト金属）の金属と同様のイオン半径を有する金属であればよい。ホスト金属と同様のイオン半径を有するドーパントの利点の一つは、ドープ金属酸化物の結晶状粒子において格子歪みが少ないことである。

【0030】

ドープ金属酸化物を用いることの利点は、制御された状態で抵抗状態のチューニングが可能となることである。この点に関し、ドーパントの添加により、起電力に応じた金属酸化物の電気抵抗状態の変化の態様が変わる。

【0031】

ドープ金属酸化物中のドーパントの量は、約０．１重量％〜約３０重量％とすることができる。いくつかの実施形態において、ドープ金属酸化物中のドーパントの量は、約１重量％〜約２５重量％である。いくつかの実施形態において、ドープ金属酸化物中のドーパント量は約２重量％〜約２０重量％である。いくつかの実施形態において、ドープ金属酸化物中のドーパントの量は約３重量％〜約１５重量％であり、例えば、３重量％、４重量％、５重量％、６重量％、７重量％、８重量％、９重量％、１０重量％、１１重量％、１２重量％、１３重量％、１４重量％、又は１５重量％である。

【0032】

ドーパントは、例えば、インジウム（Ｉｎ）、コバルト（Ｃｏ）、ガドリニウム（Ｇｄ）、イッテルビウム（Ｙｂ）、またはサマリウム（Ｓｍ）である。好ましい実施形態において、ドーパントはインジウム（Ｉｎ）である。

【0033】

インジウムは、いくつかの理由により、ドーパントとして使用することが有望である。すなわち、
１）インジウムイオンの結合価は＋３である一方、セリウムイオンの結合価は、通常、＋４であるため、より多くの酸素空孔をドープ金属酸化物に導入することができ、
２）ドープ金属酸化物においてインジウムをドーパントとして使用することにより、電荷トラップが生じて中間抵抗状態を実現するが、このことは、メモリ構造内で多数の抵抗状態が実現可能であることを意味し、
３）中間抵抗状態の導入により、高いオンオフ比のみならず、はるかに高い高ＨＲＳ（高抵抗状態）値を生じることができ、
４）インジウムイオンは、通常、移動度が高く、メモリデバイスの応答（すなわち、スイッチング速度）を向上することができるからである。

【0034】

好ましい実施形態において、ドープ金属酸化物は、インジウム（Ｉｎ）ドープ酸化セリウム（ＩＶ）、すなわち「ＩｎドープＣｅＯ_２」である。例えば、ドープ金属酸化物は、５重量％のＩｎドープＣｅＯ_２、１０重量％のＩｎドープＣｅＯ_２、又は１５重量％のＩｎドープＣｅＯ_２とすることができる。

【0035】

好ましい実施形態において、金属酸化物の結晶状粒子は立方晶ナノ結晶、すなわち「未ドープ（又は純）ナノキューブ」状である。好ましい実施形態において、ドープ金属酸化物の結晶状粒子は、立方ナノ結晶、すなわち「ドープナノキューブ」状である。一般に、各立方ナノ結晶の幅は、約２ｎｍ〜約１３ｎｍであり、例えば、２ｎｍ〜１３ｎｍである。例えば、各ナノキューブの幅は、約５ｎｍから約１１ｎｍとすればよく、例えば、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、又は１１ｎｍ等とすればよい。好ましくは、所与の層におけるナノキューブの幅は約８ｎｍ〜１０ｎｍである。好ましくは、各立方ナノ結晶の幅をほぼ同じにして立方ナノ結晶により形成されたアレイにおける均一性を向上させ、その結果マルチレベルの耐久安定性が良好となり、また抵抗スイッチングパラメータ（例えば、高オンオフ比）が均一となり、それによってデバイスの全体的な性能が向上する。さらに、ナノキューブは表面積が大きいためより多くの欠陥を有することもチューナブルな抵抗スイッチング特性に寄与する。

【0036】

１．２ 層１
いくつかの実施形態において、メモリ構造における各層は、それぞれ、１つ又は複数の、ナノキューブの二次元アレイで形成される。よって、１つの層を、隣接配置した２以上の、ナノキューブの二次元アレイから形成することができる。すなわち、１つの層を、ナノキューブの三次元アレイから形成することができる。他の実施形態において、層を形成するナノキューブは不規則に配列される。

【0037】

メモリ構造は、互いに隣接する２以上の層を備えてもよい。そのような実施形態は、二次元アレイの面積、ひいては基盤面積を増加させることなく、メモリ構造に記憶可能なデータ量を増加させる基盤を提供するという利点を有する。例えば、メモリ構造は、２層、３層、４層、５層、６層、７層、８層、９層、又は１０層を備えることができる。メモリ構造は、ドープナノキューブと未ドープナノキューブの交互層を備えることができる。例えば、２層を有するメモリ構造は、未ドープナノキューブの層とドープナノキューブの層を備えることができる。３層を有するメモリ構造は、２つの未ドープナノキューブの層に挟まれたドープナノキューブの層を備えることができ、３層を有するメモリ構造は、２つのドープナノキューブの層に挟まれた未ドープナノキューブの層を備えることができる。４層を有するメモリ構造は、未ドープナノキューブの層とドープナノキューブの層を４つの層を交互に備えることができる。

【0038】

各層は、同じ種類のナノキューブ、すなわちドープ又は未ドープ（又は純）ナノキューブを備える。

【0039】

いくつかの実施形態において、未ドープナノキューブ又はドープナノキューブは、層内において水平方向にクラスタ状に自己集合する。

【0040】

理論に拘束されるものではないが、発明者らが仮定するところによれば、ドープ又は未ドープナノキューブの自己集合は、例えば、ファンデルワールス力その他の分子間力、及び作成中にドープ又は未ドープナノキューブを分散させる液状媒体（好適な有機溶媒及び好適な界面活性剤）の、界面活性剤の介在による表面疎水性により促進される。

【0041】

その結果、各素子は、他の素子に対して自己整合してアレイを形成し、隣接するナノキューブとの間の均一かつ均衡の取れた間隔をとることを促進する。データ記憶用に緻密にパッケージすることが可能な高配位アレイを形成するには、ナノメートルスケールの立方構造及び狭小サイズ分布とすることが好ましい。超小型サイズの未ドープナノキューブ及びドープナノキューブ、及び例えばファンデルワールス力等の分子間力、ナノキューブ間の力により、各層に可撓性を付与することができる（例えば、層は、曲線状物体の曲線に沿うことができる）。未ドープ及びドープナノキューブの特異な形態（ジオメトリ）は、また、マルチレベルの耐久安定性及び良好な不揮発性挙動の要因にもなり、高オンオフ比をもたらす。

【0042】

各層厚は同じでも異なってもよい。一般に、各層厚は約２ｎｍ〜約２μｍである。いくつかの実施形態において、各層厚は、約２０ｎｍ〜約５００ｎｍである。いくつかの実施形態において、各層厚は、約４０ｎｍ〜約４００ｎｍである。いくつかの実施形態において、各層厚は、約５０ｎｍ〜約３００ｎｍである。いくつかの実施形態において、各層厚は、約８０ｎｍ〜約２００ｎｍである。いくつかの実施形態において、各層厚は、約１００ｎｍ〜約１８０ｎｍであり、例えば、約１００ｎｍ、約１１０ｎｍ、約１２０ｎｍ、約１３０ｎｍ、約１４０ｎｍ、約１５０ｎｍ、約１６０ｎｍ、約１７０ｎｍ、又は約１８０ｎｍである。

【0043】

各層の厚みを異ならせると、メモリ構造の抵抗状態に影響し得る。

【0044】

各層は、起電力を除去した後も抵抗状態を維持することが可能である。このことは、各層の不揮発性挙動を示す。

【0045】

ドープ金属酸化物の層は、本明細書において、ドープ層（又は「欠陥層」）と称する場合がある。本明細書において、欠陥とはドーパントを指す。

【0046】

１．３ メモリ構造
メモリ構造において、上記の各層は相互に隣接して位置し、ナノキューブの三次元アレイを形成するが、これは、一般に、各層を隣接配置することにより達成される。

【0047】

２つ以上の二次元アレイを隣接配置して、ナノキューブの三次元アレイを形成することの利点は、二次元アレイの面積、ひいては基盤面積を増加することなく、メモリ構造に記憶可能なデータ量を増加する基盤を提供することである。

【0048】

例えば、メモリ構造は、２層、３層、４層、５層、６層、７層、８層、９層、又は１０層を備えてもよい。各層は、ドープナノキューブ及び未ドープナノキューブの交互層の対を備えてもよい。

【0049】

メモリ構造の好ましい実施形態において、第１の層は、酸化セリウム（ＩＶ）のナノキューブの二次元アレイを１つ以上備え、第２の層は、Ｉｎドープ酸化セリウム（ＩＶ）のナノキューブの二次元アレイを１つ以上備える。Ｉｎドープ酸化セリウム（ＩＶ）の層に隣接する酸化セリウム（ＩＶ）の層を備えるこのメモリ構造を、ドープ金属酸化物及び未ドープ金属酸化物の交互層の対と規定する。

【0050】

メモリ構造は、ドープ及び未ドープ金属酸化物ナノキューブの層を備える。ドープ及び未ドープ金属酸化物ナノキューブの特異な形態（ジオメトリ）、及び、例えばドープ及び未ドープ金属酸化物ナノキューブ間のファンデルワールス力等の分子間力により、可撓性メモリ構造を実現し得る。

【0051】

ドープ及び未ドープ金属酸化物の交互層の対の数を増加することは、結果的にメモリ構造の抵抗状態の数が増加することになる。

【0052】

メモリ構造の別の特性は、起電力を除去した後もなお各抵抗状態をメモリ構造内に維持することができる点である。このことから、メモリ構造は、メモリデバイスに使用可能な不揮発性挙動を示すことがわかる。

【0053】

本発明の一実施形態によるメモリデバイス用メモリ構造は少なくとも１つの第１の層を備え、
・第１の層は、少なくとも複数のＣｅＯ_２ナノキューブを備え、
・メモリ構造は、印加される起電力に応じて変化し得る電気抵抗状態を有する

【0054】

本発明の別の実施形態によるメモリデバイス用メモリ構造は、少なくとも１つの第１の層及び少なくとも１つの第２の層を備え、
・第１の層の少なくとも１つが複数のＣｅＯ_２ナノキューブを備え、第２の層の少なくとも１つが複数のＩｎドープＣｅＯ_２ナノキューブを備え、
・メモリ構造は、印加される起電力に応じて変化し得る電気抵抗状態を有する。

【0055】

本発明の別の実施形態によるメモリデバイス用メモリ構造は３つの層を備え、
・第１の層は複数のＣｅＯ_２ナノキューブを備え、第２の層は複数のＩｎドープＣｅＯ_２ナノキューブを備え、第３の層は複数のＣｅＯ_２ナノキューブを備え、
・メモリ構造は、印加される起電力に応じて変化し得る電気抵抗状態を有する。

【0056】

本発明の別の実施形態によるメモリデバイス用メモリ構造は３つの層を備え、
・第１の層は複数のＩｎドープＣｅＯ_２ナノキューブを備え、第２の層は複数のＣｅＯ_２ナノキューブを備え、第３の層は複数のＩｎドープＣｅＯ_２ナノキューブを備え、
・メモリ構造は、印加される起電力に応じて変化し得る電気抵抗状態を有する。

【0057】

本発明の別の実施形態によるメモリデバイス用メモリ構造は少なくとも２対以上の層を備え、
・層の各対は、それぞれ、複数のＣｅＯ_２ナノキューブを備える層及び複数のＩｎドープＣｅＯ_２ナノキューブを備える層を備え、
・メモリ構造は、印加される起電力に応じて変化し得る電気抵抗状態を有する。

【0058】

例えば、メモリ構造は、３対、４対、５対、又は６対の層を有してもよい。

【0059】

上記の各メモリ構造全てを互いに積み重ねることにより、上部電極が次のメモリ構造の下部電極を形成する等して、積層メモリデバイスを実現し得る。いくつかの実施形態において、積層メモリデバイスは、限定はしないが、クロスバ構造等の種々の構成とすることができる。図３０に、積層メモリデバイスの実施形態の１つを示す。

【0060】

各メモリ構造は、それぞれのメモリ構造の上部電極及び下部電極に起電力を個別に印加することにより起動させてもよい。メモリ構造を積層することにより、データ記憶容量を増大することができる。

【0061】

いくつかの実施形態において、メモリ構造は、可視域において、例えば７０％〜８０％の高い透過率を有するが、そのいくつかの理由は、例えば、以下の通りである。すなわち、
１）酸化セリウムがワイドバンドギャップ材料であり、可視光を透過させ、
２）有機溶媒（トルエン）が透明溶液であり、
３）界面活性剤溶液（オレイン酸）が透明溶液であるからである。

【0062】

この高透過率は、一般に８０％前後であるガラスの透過率に十分に匹敵する。これらの特性により、メモリ構造は潜在的に透明電子機器に非常に好適である。

【実施例】

【0063】

（実施例１）
１．４ 実施例１：未ドープ及びドープナノキューブの作成
金属酸化物又はドープ金属酸化物のナノ結晶、例えば、ＣｅＯ_２ナノキューブ又はＩｎドープＣｅＯ２ナノキューブは、当該技術分野において既知の方法（例えば、Younis, A.、Chu, D.、Mihail, I.、及びLi, S.、「Interface-Engineered Resistive Switching: CeO₂ nanocubes as High-Performance Memory Cells」、ACS Appl. Mater. Interfaces、２０１３年、５、９４２９−９４３４；及びYounis, A.、Chu, D.、Kaneti, Y. V.、及びLi, S.、「Tuning the surface oxygen concentration of {111} surrounded ceria nanocrystals for enhanced photocatalytic activities」、Nanoscale、２０１６年、８、３７８に記載の各方法）により作成することができる。

【0064】

ＣｅＯ_２ナノキューブは、水溶液環境中でセリウム前駆体を用いた熱水作用を用いて作成してもよい。

【0065】

熱水作用とは、一般に、常温常圧（＜１００℃、１ａｔｍ）において不溶性の物質を高温高圧水条件下において結晶成長させるプロセスと定義される。これは、高純度、高分散、及び狭小粒度分布の形態制御ナノ粒子を合成する最も有効な方法の１つと考えられる。結晶成長は、オートクレーブと呼ばれるスチール圧力容器からなる装置内で行う。

【0066】

セリウム前駆体は、例えば、硝酸セリウム（ＩＩＩ）、塩化セリウム（ＩＩＩ）、又は硫酸セリウム（ＩＩＩ）等の水溶性セリウム（ＩＩＩ）塩とすることができる。好ましい実施形態において、セリウム前駆体は、硝酸セリウム（ＩＩＩ）である。

【0067】

ＣｅＯ_２ナノキューブの一般的な作成方法としては、一般に、水溶性硝酸セリウム（ＩＩＩ）をオートクレーブに添加し、その後トルエンとオレイン酸（ＯＬＡ）の混合物を添加する。続いて、周囲雰囲気下で、ｔｅｒｔ−ブチルアミンをオートクレーブに添加する。封止したオートクレーブを、約１０時間〜４０時間、例えば３０時間〜３６時間にわたって、１００℃〜２５０℃、好ましくは１９０℃〜２１０℃、より好ましくは２００℃の温度で加熱し、その後室温に冷却する。結果として生じる生成物の上部有機未加工層を遠心分離してＣｅＯ_２ナノキューブを取り出す。ＣｅＯ_２ナノキューブは、有機溶媒（例えばエタノール）及び／又は脱イオン水で洗浄してもよい。ナノキューブを洗浄することにより、吸収された有機物質の量が減少する。

【0068】

ＩｎドープＣｅＯ２ナノキューブは、ＣｅＯ_２ナノキューブについて説明した上記方法と同様の方法を用いて作成してもよいが、インジウム含有試薬の使用を組み込む。インジウム含有試薬は、硝酸インジウム水和物又は塩化インジウムとすればよく、使用する量が異なれば、結果として、インジウムのレベルが異なるＩｎドープＣｅＯ_２ナノキューブが得られる。

【0069】

一般的な作成において、硝酸セリウム（ＩＩＩ）水溶液及び硝酸インジウム水和物水溶液をオートクレーブに添加し、その後トルエンとオレイン酸の溶液を添加する。続いて、周囲雰囲気下でｔｅｒｔ−ブチルアミンをオートクレーブに添加する。封止したオートクレーブを、約３０時間〜３６時間にわたり、１８０℃〜２００℃の温度、例えば約２００℃で加熱し、その後室温に冷却する。結果として生じる生成物の上部有機未加工層を遠心分離してＩｎドープＣｅＯ_２ナノキューブを取り出す。ＩｎドープＣｅＯ_２ナノキューブは、有機溶媒（例えばエタノール）及び／又は脱イオン水で洗浄してもよい。ＩｎドープＣｅＯ_２ナノキューブを昇温（例えば、約８０℃）で約２４時間にわたり乾燥する。生成物を空気中で約１時間にわたり約１８０℃で焼成することにより、ＩｎドープＣｅＯ_２の固溶体が得られる。

【0070】

１．４．１ 熱水作用を用いた、５重量％インジウムでドープしたＣｅＯ_２ナノキューブの作成
出発物質は全てＳｉｇｍａから購入したものであり、さらなる精製をすることなく用いた。

【0071】

１５ｍＬの１６．７ミリモルｌ^−１硝酸セリウム（ＩＩＩ）六水和物水溶液（０．１０ｇ硝酸セリウム（ＩＩＩ）六水和物）及び硝酸インジウム水和物水溶液を５０ｍＬオートクレーブに添加し、その後トルエンとオレイン酸の混合水溶液（ＯＬＡ、０．６ｍＬ；ＯＬＡ：Ｃｅ８：１モル／モル）を１５ｍＬ添加した。続いて、ｔｅｒｔ−ブチルアミン（０．１５ｍＬ）を、周囲雰囲気下でオートクレーブに添加した。封止したオートクレーブを３６時間２００℃で加熱し、その後室温に冷却した。結果として生じる生成物を遠心分離（１６，０００ＲＰＭで約４〜６分）により取り出し、エタノール及び脱イオン水で３回洗浄した後、８０℃で２４時間乾燥した。生成物を空気中において１８０℃で１時間焼成することにより、５重量％ＩｎドープＣｅＯ_２の固溶体を得た（ナノキューブの大きさは２ｎｍ〜１３ｎｍと様々であったが、ほとんどのナノキューブは約８ｎｍ〜１０ｎｍであった）。

【0072】

１０重量％ＩｎドープＣｅＯ２ナノキューブ及び１５重量％ＩｎドープＣｅＯ_２ナノキューブの作成は、硝酸セリウム（ＩＩＩ）及び硝酸インジウム水和物のそれぞれ好適な重量百分率で、上記と同様の手順を用いて行った。

【0073】

（実施例２）
１．５ 実施例２：未ドープ又はドープＣｅＯ_２ナノキューブの分散液の作成
一般に、自己集合したＣｅＯ_２ナノキューブの層又は自己集合したＩｎドープＣｅＯ_２ナノキューブを電極上又は前層若しくは基板上に形成するため、ナノチューブを分散可能な液状媒体中にナノチューブを分散させることにより、安定分散液を作成する。液状媒体は、任意の好適な液体、例えば溶媒又は溶媒の混合物から作成することができる。

【0074】

有利には、安定分散液によりナノキューブの自己集合を促進することができる。いくつかの実施形態において、液状溶媒は有機溶媒又は有機溶媒の混合物である。有機溶媒は、例えば、トルエン、エタノール、又はｎ−ヘキサンとすればよい。好ましい実施形態において、有機溶媒はトルエンである。安定分散液は、例えば、オレイン酸等の界面活性剤を含んでもよい。界面活性剤を用いれば、ナノキューブの自己集合の度合いをチューニングすることができる。

【0075】

一般に、ナノキューブを有機溶媒に添加した後、完全に混合する。ナノキューブの混合と均一分散は動揺により行えばよく、又は、好ましくは、数分間の音波処理により行えばよい。

【0076】

いくつかの実施形態において、分散液はインクであり、例えば印刷可能なインク等である。

【0077】

一実施形態において、分散液は、溶液プロセス法（例えば、スピンコーティング、スプレーコーティング、印刷）により用いて、メモリ構造を形成することができる。分散液のレオロジー的性質、可溶性、及び湿潤性といった特性を変更して、特定の溶液プロセス法に適合させることができる。例えば、インクジェット印刷の場合、界面活性剤（例えばオレイン酸）及び／又は溶媒（例えば、トルエン、エタノール、ｎ−ヘキサン）の添加により、ジェッティング特性を調整することができる。当業者であれば、本明細書の趣旨及び範囲内において、分散液についてのその他の変更を容易に予測するであろう。

【0078】

１．６ 未ドープナノキューブ及びドープナノキューブの２層を備えるメモリ構造の作成
各層を備えるメモリ構造は、前層に隣接して各層を形成することにより作成すればよい。メモリデバイス用の基板上に金属酸化物層を堆積するには種々の方法がある。例として、スパッタリング、蒸着、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）等の物理的及び化学的堆積法、及びスピンコーティング、スプレーコーティング、滴下コーティング、インクジェット印刷等の溶液プロセス法、及びその他の印刷手法及びグラビア印刷等が挙げられる。

【0079】

積層メモリデバイスは、例えば、限定はしないが、スパッタリング、蒸着、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）等の物理的及び化学的堆積方法、スピンコーティング、スプレーコーティング、滴下コーティング、インクジェット印刷等の液体プロセス法、及び他の印刷手法及びグラビア印刷等の蒸着方法を用いて作製すればよい。

【0080】

１．６．１ 滴下コーティング法
金属酸化物層を堆積する方法の１つは、滴下コーティング法によるものである。滴下コーティング法は、未ドープ又はドープナノキューブの分散液を１滴又は２滴（一般に、１滴は約１００μＬと同等）電極上又は未ドープ又はドープナノキューブの前層上に塗布することを含む。ナノキューブ上に吸収された後のオレイン酸の残存量により、層中においてナノキューブの自己集合が促進される。一般に、層は自然乾燥させた後、約１時間紫外線照射処理を行ってから、次層を形成する。

【0081】

１．６．２ スピンコーティング法
代替的な作製方法において、スピンコーティング手法を用いて自己集合した金属酸化物ナノキューブの層を堆積する。

【0082】

少量の分散液を基板又は前層上に塗布する。そして、コーティング材料を遠心力で塗り広げるため、基板又は前層を高速回転させる。分散液の一部を基板端縁から振り落としつつ、残っている分散液により所望の厚さの膜が形成されるまで、回転を継続する。一般に、層は自然乾燥させた後、約１時間紫外線照射処理を行ってから、次層を形成する。スピンコーティング法により薄く均一な層を生成することができる。

【0083】

１．６．３ インクジェット印刷法
代替的な作製方法において、インクジェット印刷法を用いて、自己集合した金属酸化物ナノキューブの層を堆積する。

【0084】

特定量の分散液をインクジェットプリンタの印刷ヘッド内に注入する。そしてインクジェットノズルを介して分散液を基板又は前層上に堆積させる。一般に、層は自然乾燥させた後、約１時間紫外線照射処理を行ってから、次層を形成する。インクジェット印刷法により薄く均一な層を生成することができる。

【0085】

１．６．４ その他の方法
当業者は、本明細書の趣旨及び範囲内において、金属酸化物層を堆積する他の方法を容易に予測するであろう。例えば、物理的蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、分子線エピタキシー（ＭＢＥ）、ナノインプリント、インクジェット印刷、スプレー印刷、凹版印刷、スクリーン印刷、フレキソ印刷、オフセット印刷、スタンプ印刷、グラビア印刷、エアロゾルジェット、及び熱及びレーザー誘起プロセス等である。

【0086】

１．６．５ 電極
メモリ構造の実施形態において、各層を基板上に作製するが、該基板上には電極を堆積することができる。

【0087】

電極は、導電性又は半導電性物質であればよく、広範にわたる物理的及び化学的手段により固相又は液相から適用することができる。導電性及び半導電性物質は、懸濁又は溶解させて、例えば、導電性金属（例えばシルバーペースト）、導電性金属合金、導電性金属酸化物類、カーボンブラック、半導体金属酸化物、及び導電性ポリマー（例えば、ポリアニリン、ＰＥＤＯＴ）系のインクを形成することができる。

【0088】

電極は、物理的及び化学的堆積方法又は溶液プロセス法により基板／膜上に堆積すればよい。

【0089】

電極の大きさは、対象とする用途に応じて任意の好適な大きさとすればよい。

【0090】

電極厚さは、数十ナノメートル〜数百マイクロメートルの範囲内にあればよい。

【0091】

１．６．６ 基板
上記１．６．１〜１．６．４に記載の各方法を用いて作製したメモリ構造は、金属酸化物ナノキューブの層を堆積するのに好適な表面が得られる材料、例えば、ガラス、プラスチック、シリコン、及びその他の材料を含む広範に亘る基板上で用いることができる。

【0092】

基板厚は、用途に応じて、任意の好適な厚さとすればよい。基板厚は、例えば、約２５μｍ〜約５ｍｍとすればよい。

【0093】

当業者であれば、本明細書の趣旨及び範囲内において、メモリ構造を堆積するその他の好適な基板材料を容易に予測するであろう。

【0094】

（実施例３）
１．６．７ 実施例３：層及び電極を有するメモリ構造の作製
第１．４節で説明したように作製したナノキューブをトルエンに添加した。その結果生じた分散液を約５分間超音波処理して、トルエン中にナノキューブが均一に分散されるようにした。

【0095】

分散液を何回も滴下塗布して、自己集合した未ドープ及びドープＣｅＯ_２ナノキューブ系膜を得た。当該膜は毎滴下塗布後に１時間の紫外線照射処理をして、全ての有機物／余剰ＯＬＡを除去した。膜は、最終的に、真空下において２００℃で２時間熱的焼鈍した。電極（金、Ａｕ）における、直径約２５０μｍの円形パターンを有する小領域をシャドーマスクを介してスパッタリングして、作製プロセスを完了した。

【0096】

２．ＣｅＯ_２ナノキューブ又はＩｎドープＣｅＯ_２ナノキューブ層を用いるメモリ構造及び抵抗特性
以下に示す実施例４〜８は、第１．６．１節で説明した滴下コーティング法を用いてシリコン基板上に作製した、ＣｅＯ_２ナノキューブの層及びＩｎドープＣｅＯ_２ナノキューブの層を含むメモリ構造に関する。以下に示す実施例９は、第１．６．３節で説明したインクジェット印刷法を用いてシリコン基板上に作製した、ＣｅＯ_２ナノキューブの層及びＩｎドープＣｅＯ_２ナノキューブの層を含むメモリ構造に関する。以下に示す実施例１０は、第１．６．２節で説明したスピンコーティング法を用いてガラス基板上に作製した、ＣｅＯ_２ナノキューブの層及びＩｎドープＣｅＯ_２ナノキューブの層を含むメモリ構造に関する。以下に示す実施例１１及び１２は、第１．６．２節で説明したスピンコーティング法を用いてシリコン基板上に作製した、ＣｅＯ_２ナノキューブの層及びＩｎドープＣｅＯ_２ナノキューブの層を含むメモリ構造に関する。ナノキューブの層を用いるメモリ構造は、ＩＶ曲線上の正電圧及び負電圧の両方に対する抵抗状態を有する。以下の実施例においては、ＩＶ曲線上の正電圧及び負電圧の両方に対する抵抗状態が観察できるが、正電圧に対応するもののみを説明してきた。

【0097】

（実施例４）
２．１ 実施例４：メモリデバイス−ＣｅＯ２単層を有してシリコン上に滴下コートしたもの
２．１．１ ＣｅＯ_２単層を有するメモリデバイス−メモリ構造
図２に、ＣｅＯ_２の単層からなるメモリデバイス２００の一実施形態の側面投影図を示す。

【0098】

メモリデバイス２００は、酸化セリウム（ＩＶ）（ＣｅＯ_２）ナノキューブ２０２の単層を含む。ナノキューブ層厚は１００ｎｍ前後である。前述のように、各層は酸化セリウム（ＩＶ）ナノキューブのアレイを１つ以上備える。

【0099】

メモリデバイス２００は、下部電極２０４及び上部電極２０６を含む。各電極は金（Ａｕ）電極である。下部金電極２０４の厚さは５０ｎｍ前後である。上部電極の厚さは７０ｎｍ前後である。代替的な実施形態において、その他の好適な電極厚さを用いることができる。

【0100】

一般的な半導体同様、メモリデバイス２００も基板２０８を含む。基板２０８は、本実施形態においては、シリコン系材料等の硬質材料で作成してシリコンウエハを形成する。しかしながら、メモリデバイス２００の代替的な実施形態においては、基板２０８は、プラスチック等の可撓性材料又はガラス等の他の材料をはじめとする他の好適な材料で作成することができる。

【0101】

基板層２０８の層厚はマイクロメートル規模であり、用途に適したものであればいかなる厚みとすることもできる。

【0102】

メモリデバイス２００の代替的な実施形態において、上部電極２０６を他の好適な材料で作成可能であることが予測される。下部電極２０４に関しては、例えば、限定はしないが、白金、イリジウム、銀、金、又はその任意の組み合わせ等を含む、多岐にわたる種々の材料で作成可能である。

【0103】

上部電極２０６の厚さ及び下部電極２０４の厚さは、メモリデバイス２００の代替的な実施形態において、他の好適な厚さに変更することができる。

【0104】

図３に、自己集合したＣｅＯ_２ナノキューブで形成したメモリデバイス２００の単層のＴＥＭ断面図の一例を示す。本実施例において、自己集合したＣｅＯ_２ナノキューブ層厚は約１６２ｎｍである。図３において、自己集合したＣｅＯ_２ナノキューブ層は、導電性シリコン基板上の金の上部電極と下部電極との間に挟まれる。Ａｕ又は他の導電性材料等の層電極を層の上部及び下部、例えば表面上に塗布する。層及び電極は、金属酸化物ナノキューブの層を堆積するのに好適な表面が得られるシリコン、プラスチック、ガラス、又は他の材料等の基板に塗布する。

【0105】

２．１．２ ＣｅＯ_２単層メモリデバイス−製造方法
滴下コーティング法による製造方法は、第１．６．１節において詳述している。

【0106】

２．１．３ ＣｅＯ_２単層メモリデバイス−抵抗特性
図４に、多数回のオンオフ周期にわたって種々に異なる電圧でのメモリデバイス２００の抵抗状態を示す。各測定は、電極２０４、２０６間に電圧を印加することにより行った。電圧は、１秒あたり＋／−０．１ボルト（Ｖ／ｓ）の速度で、０Ｖ〜＋３Ｖ、そして３Ｖ〜０Ｖ、続いて０Ｖ〜−３Ｖ、次に−３Ｖ〜０Ｖと変化させた。電圧を変化させる度に、メモリデバイス２００を流れる電流を測定し抵抗を算出した。

【0107】

オフ抵抗状態からオン抵抗状態又はオンからオフ状態へのいずれかの抵抗の変化が観測されたら、電圧を遮断し、読み出し電圧を印加して構造の抵抗を算出することにより、メモリデバイス２００を流れる電流を測定することにより、抵抗状態（データ保持能力）をテストする。一般に、読み出し電圧は０．３Ｖである。

【0108】

この各ステップのシーケンスは、単一スイッチング周期である。多数のそのような周期にわたり繰り返される算出抵抗値は安定であると考えられ、したがって、当該デバイスに固有の抵抗状態であると考えられる。

【0109】

図４に、２００回のスイッチング周期にわたるメモリデバイス２００の抵抗を示す。多数回（２００回）のスイッチングサイクルにわたるオンオフ抵抗状態が示されている。図４に示す実施例において、オフ抵抗状態は１０^７オーム前後であり、オン抵抗状態は１０^３オーム前後である。両方の抵抗状態を２００回のスイッチング周期にわたり維持した。したがって、単層ＣｅＯ_２メモリデバイスのオンオフ状態の比率は１０^４超である。そのようにマージンが大きいため、デバイス回路の周囲長によりオンオフ状態において記憶した情報を格別に高い精度及び低ノイズで識別することが可能となる。メモリデバイス２００は、均一性の高いセット電圧及びリセット電圧（Ｖｓｅｔ、Ｖｒｅｓｅｔ）とともに、可逆的かつ再現可能な抵抗スイッチング挙動を呈する。

【0110】

（実施例５）
２．２ 実施例５：メモリデバイス−ＣｅＯ_２／ＩｎドープＣｅＯ_２／Ｃ_３Ｏ_２を積層してシリコン上に滴下コーティングしたもの
２．２．１ ＣｅＯ_２／ＩｎドープＣｅＯ_２／Ｃ_３Ｏ_２を積層したメモリデバイス−メモリ構造
図５に、多層メモリデバイス５００を示す。メモリデバイス５００は、第１のＣｅＯ_２ナノキューブ層５０２、ＩｎドープＣｅＯ_２ナノキューブ層５０４、及び第２のＣｅＯ_２ナノキューブ層５０６を含む。ＩｎドープＣｅＯ_２ナノキューブ層５０４は、第１及び第２のＣｅＯ_２ナノキューブ層５０２、５０６との間に挟まれている。

【0111】

メモリデバイス５００は下部電極５０８及び上部電極５１０を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板５１２上に実装する。

【0112】

メモリデバイス５００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0113】

２．２．２ ＣｅＯ_２／ＩｎドープＣｅＯ_２／Ｃ_３Ｏ_２を積層したメモリデバイス−製造方法
滴下コーティング法による製造方法は、第１．６．１節において詳述している。

【0114】

２．２．３ ＣｅＯ_２／ＩｎドープＣｅＯ_２／ＣｅＯ_２を積層したメモリデバイス−抵抗特性
図６に、図５のメモリデバイス５００の電圧−電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス５００に流れる電流を測定する。

【0115】

ここで図６を参照すると、０．１Ｖの初期電圧をメモリデバイス５００に印加し、電流を測定して抵抗値を得る。図６からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖ〜２．５Ｖの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス５００は１０^７オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0116】

２．５Ｖにおいて、メモリデバイス５００のＩ−Ｖ曲線の勾配が変化する。印加電圧が２．５Ｖから４Ｖまで増加するとき、Ｉ−Ｖ曲線の勾配は比較的一定に推移する。４Ｖ前後で、メモリデバイス５００は１００オーム前後の低抵抗（ＬＲＳ／ＯＮ）に遷移する。

【0117】

２．５Ｖの印加電圧がメモリデバイス５００の開始電圧であり、図６においてＡとマークする。

【0118】

４Ｖに達した後、印加電圧を−０．１Ｖ／ｓの速度で徐々に減少させる。この場合も、それぞれの印加電圧ごとにメモリデバイス５００を流れる電流を測定し、メモリデバイスの抵抗を算出する。

【0119】

−４Ｖ（図６の点Ｂ）において、電流は０アンペアの非常に近くまで降下する。この時点で、メモリデバイスは高抵抗状態に戻っている。これがメモリデバイス５００のリセット電圧であり、ここでメモリデバイス５００が低電圧から高電圧（ＨＲＳ／ＯＦＦ状態）へとリセットされる。

【0120】

図６に示すように、メモリデバイス５００は２つの特徴的な抵抗状態、すなわち、２．５Ｖ超の電圧印加により起動される低抵抗ＯＮ状態及び−４Ｖ未満の電圧印加によりリセットされる高抵抗ＯＦＦ状態を有する。その結果、メモリデバイス５００はバイポーラ型の可逆的な抵抗スイッチング特性を呈する。各電極間に電位を印加することにより、メモリデバイス５００を高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）に設定することができる。メモリデバイス５００の抵抗状態は、ＬＲＳからＨＲＳへとリセットされる。メモリデバイス５００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖである。

【0121】

層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現可能である。例えば、図５のメモリデバイス５００は、２つのＣｅＯ_２ナノキューブ層の間に、単一のＩｎドープＣｅＯ_２ナノキューブ層を有する。Ｉｎドープ層により、２×１０^５より高いオンオフ比が可能となる。

【0122】

図７に、多数回のスイッチング周期にわたる抵抗状態の安定性を示す。抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0123】

図７に示すように、８０オーム前後の抵抗状態においてＬＲＳ／ＯＮ状態が５００回のスイッチング周期にわたり安定して維持された。１０^７オーム前後の抵抗状態においてＨＲＳ／ＯＦＦ状態が５００回のスイッチング周期にわたり安定して維持された。

【0124】

図５のメモリデバイス５００におけるＩｎドープＣｅＯ_２ナノキューブに層を追加することにより、図２のＣｅＯ_２ナノキューブ単層のメモリデバイス２００よりも高いオンオフ比（１０^５オーム）が生成された。

【0125】

（実施例６）
２．３ 実施例６：メモリデバイス−２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をシリコン上に滴下コートしたもの
２．３．１ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−メモリ構造
図８は、別の多層メモリデバイス８００を示す図である。このメモリデバイスは、第１のＣｅＯ_２ナノキューブ層８０２、第１のＩｎドープＣｅＯ_２ナノキューブ層８０４、第２のＣｅＯ_２ナノキューブ層８０６層、及び第２のＩｎドープＣｅＯ_２ナノキューブ層８０８を備える。

【0126】

メモリデバイス８００は下部電極８１０及び上部電極８１２を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板８１４上に実装する。

【0127】

メモリデバイス８００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0128】

２．３．２ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第１．６．１節において詳述している。

【0129】

２．３．３ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図９に、図８のメモリデバイス８００の電圧−電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上部下部電極間に印加し、電圧印加中のメモリデバイス８００に流れる電流を測定する。

【0130】

ここで図９を参照すると、０．１Ｖの初期電圧をメモリデバイス８００に印加し、電流を測定して抵抗値を得る。図９からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖ〜３Ｖの間で比較的一定に推移する（９０１で表す）。この電圧範囲内で、メモリデバイス８００は１０７オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0131】

３Ｖ（９０１）で、Ｉ−Ｖ曲線の勾配が変化する。印加電圧が４Ｖ（９０２）に増加するまでＩ−Ｖ曲線の勾配は比較的一定に推移し、メモリデバイス８００の抵抗状態は１０^５オーム前後に遷移する。

【0132】

４Ｖ（９０２）においてＩ−Ｖ曲線の勾配は再度変化する。Ｉ−Ｖ曲線の勾配は、印加電圧が４．２Ｖ（９０３）に増加するまで比較的一定に推移し、メモリデバイス８００の抵抗は、１００オーム前後に遷移している。これがメモリデバイス８００の低抵抗状態である。

【0133】

４．２Ｖ（９０３）においてＩ−Ｖ曲線の勾配は再度変化する。Ｉ−Ｖ曲線の勾配は、印加電圧が５Ｖ（９０４）に増加するまで比較的一定に推移し、メモリデバイス８００の抵抗は１０００オーム前後に増加する。

【0134】

最大電圧である５Ｖに到達した後、印加電圧を−０．１Ｖ／ｓの速度で徐々に減少させる。この場合も、それぞれの印加電圧ごとにメモリデバイス８００を流れる電流を測定し、メモリデバイス８００の抵抗を算出する。

【0135】

−５Ｖ（９０５）において、電流は０アンペアの非常に近くまで降下する。この時点で、メモリデバイス８００は高抵抗状態に戻っている。これがメモリデバイス８００のリセット電圧であり、ここでメモリデバイス８００が低電圧から高電圧（ＨＲＳ／ＯＦＦ状態）へとリセットされる。高抵抗ＯＦＦ状態の抵抗は１０^７オーム前後である。

【0136】

図１０から明らかなように、メモリデバイス８００は４つの特徴的な抵抗状態、すなわち、
・１００オーム前後の抵抗を有し、４．０Ｖ〜４．２Ｖの電圧印加により起動する低抵抗ＯＮ状態、
・１０００オーム前後の抵抗を有し、４．２Ｖ〜５Ｖの電圧印加により起動する第１の中間抵抗状態、
・１０^５オーム前後の抵抗を有し、３．０Ｖ〜４．０Ｖ間の電圧印加により起動する第２の中間抵抗状態、
・−５Ｖの電圧印加により起動する高抵抗ＯＦＦ状態、である。メモリデバイス８００の高抵抗ＯＦＦ状態は１０^７オーム前後である。

【0137】

中間抵抗状態は、ＬＲＳ／ＯＮ状態のどちらの側にも発生する。

【0138】

メモリデバイス８００は可逆的な抵抗スイッチング特性を呈する。メモリデバイス８００の各電極間に電位を印加することにより、メモリデバイス８００は高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）に設定される。さらに、メモリデバイス８００は２つの中間状態を呈する。メモリデバイス８００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖの間である。

【0139】

図１０に、多数回のスイッチング周期にわたるメモリデバイス８００の抵抗状態の安定性を示す。抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0140】

図１０から明らかなように、ＬＲＳ／ＯＮ状態は、１００オーム前後の抵抗において１６００回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、１０^７オーム前後の抵抗において１６００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス８００は、１００オーム前後及び１０^６オーム前後で２つの中間抵抗状態を呈した。両中間抵抗状態は、１６００回のスイッチング周期にわたり安定して維持された。

【0141】

ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図８のメモリデバイス８００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図１０における４つの特徴的な抵抗状態を呈する。

【0142】

（実施例７）
２．４ 実施例７：メモリデバイス−３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をシリコン上に滴下コートしたもの
２．４．１ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス-メモリ構造
図１１に、さらなる多層メモリデバイス１１００を示す。メモリデバイス１１００は、第１のＣｅＯ_２ナノキューブ層１１０２、第１のＩｎドープＣｅＯ_２ナノキューブ層１１０４、第２のＣｅＯ_２ナノキューブ層１１０６、第２のＩｎドープＣｅＯ_２ナノキューブ層１１０８、第３のＣｅＯ_２ナノキューブ層１１１０、及び第３のＩｎドープＣｅＯ_２ナノキューブ層１１１２を備える。各層は、ＣｅＯ_２及びＩｎドープＣｅＯ_２を交互に構成して相互に隣接配置される。その結果、メモリデバイス１１００は３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備える。

【0143】

メモリデバイス１１００は、下部電極１１１４及び上部電極１１１６を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板１１１８上に実装する。

【0144】

メモリデバイス１１００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0145】

２．４．２ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第１．６．１節において詳述している。

【0146】

２．４．３ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図１２に、図１１のメモリデバイス１１００の電圧−対数電流特性を示す。測定方法は上記と同様である。

【0147】

すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス１１００に流れる電流を測定する。

【0148】

ここで図１２を参照すると、０．１Ｖの初期電圧をメモリデバイス１１００に印加し、電流を測定して抵抗値を得る。図１２からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖと３Ｖとの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス１１００は１０^７オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0149】

図１１のメモリデバイス１１００が、図１３に示すような５つの特徴的な抵抗状態を有することは明らかである。

【0150】

メモリデバイス１１００は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）へと設定される。さらに、メモリデバイス１１００は３つの中間抵抗状態を呈する。メモリデバイス１１００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖである。

【0151】

図１３に、多数回のスイッチング周期にわたるメモリデバイス１１００の５つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0152】

図１３から明らかなように、ＬＲＳ／ＯＮ状態は、１０^４オーム前後の抵抗において１００，０００回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、１０^７オーム前後の抵抗において１００，０００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス１１００は、約１００オーム、１０００オーム、及び約１０^４オーム前後で３つの中間抵抗状態を呈した。両中間抵抗状態は、１００，０００回のスイッチング周期にわたり安定して維持された。

【0153】

ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図１１のメモリデバイス１１００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図１３における５つの特徴的な抵抗状態を呈する。

【0154】

（実施例８）
２．５ 実施例８：メモリデバイス−：４対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をシリコン上に滴下コートしたもの
２．５．１ ４対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−メモリ構造
図１４に、さらなる多層メモリデバイス１４００を示す。メモリデバイス１４００は、第１のＣｅＯ_２ナノキューブ層１４０２、第１のＩｎドープＣｅＯ_２ナノキューブ層１４０４、第２のＣｅＯ_２ナノキューブ層１４０６、第２のＩｎドープＣｅＯ_２ナノキューブ層１４０８、第３のＣｅＯ_２ナノキューブ層１４１０、第３のＩｎドープＣｅＯ_２ナノキューブ層１４１２、第４のＣｅＯ_２ナノキューブ層１４１４、及び第４のＩｎドープＣｅＯ_２ナノキューブ層１４１６を備える。各層は、交互に構成して相互に隣接配置される。その結果、メモリデバイス１４００は４対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備える。

【0155】

メモリデバイス１４００は、下部電極１４１８及び上部電極１４２０を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板１４２２上に実装する。

【0156】

メモリデバイス１４００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0157】

２．５．２ ４対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
滴下コーティング法による製造方法は、第１．６．１節において詳述している。

【0158】

２．５．３ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図１５に、図１４のメモリデバイス１４００の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス１４００に流れる電流を測定する。

【0159】

ここで図１５を参照すると、０．１Ｖの初期電圧をメモリデバイス１４００に印加し、電流を測定して抵抗値を得る。

【0160】

図１４のメモリデバイス１４００が図１６に示す６つの特徴的な抵抗状態を呈することは明らかである。

【0161】

メモリデバイス１４００は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）へと設定される。さらに、メモリデバイス１４００は４つの中間抵抗状態を呈する。メモリデバイス１１００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖである。

【0162】

図１７に、多数回のスイッチング周期にわたるメモリデバイス１４００の６つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0163】

図１６に示すように、ＬＲＳ／ＯＮ状態は、５０オーム前後の抵抗において４５０回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、１０^７オーム前後の抵抗において４５０回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス１４００は、約１，０００オーム、１０，０００オーム、１０^５オーム、及び約１０^６オーム前後で４つの中間抵抗状態を呈した。４つの中間抵抗状態は、全て、４５０回のスイッチング周期にわたり安定して維持された。

【0164】

この場合も、層構造を変化することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図１４のメモリデバイス１４００は４対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図１６における６つの特徴的な抵抗状態を呈する。

【0165】

（実施例９）
２．６ 実施例９：メモリデバイス−シリコン上に２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をインクジェット印刷したもの
２．６．１ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−メモリ構造
図１７に、さらなる多層メモリデバイス１７００を示す。メモリデバイス１７００は、第１のＣｅＯ_２ナノキューブ層１７０２、第１のＩｎドープＣｅＯ_２ナノキューブ層１７０４、第２のＣｅＯ_２ナノキューブ層１７０６、第２のＩｎドープＣｅＯ_２ナノキューブ層１７０８を備える。

【0166】

メモリデバイス１７００は、下部電極１７１０及び上部電極１７１２を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板１７１４上に実装する。

【0167】

メモリデバイス１７００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0168】

２．６．２ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
インクジェット印刷法による製造方法は、第１．６．３節において詳述している。

【0169】

２．６．３ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図１８に、図１７のメモリデバイス１７００の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス１７００に流れる電流を測定する。

【0170】

ここで図１８を参照すると、−０．１Ｖから始まる初期電圧をメモリデバイス１７００に印加し、電流を測定して抵抗値を得る。図１８からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖ〜−２Ｖの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス１７００は１０^５オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0171】

図１９によれば、メモリデバイス１７００が４つの特徴的な抵抗状態を有することは明らかである。

【0172】

メモリデバイス１７００は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）へと設定される。メモリデバイス１７００は４つの中間抵抗状態を呈する。メモリデバイス１７００の設定及びリセットに好適な電圧範囲は−５Ｖ〜５Ｖである。

【0173】

図１９に、１０，０００回のスイッチング周期にわたるメモリデバイス１７００の４つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0174】

図１９から明らかなように、ＬＲＳ／ＯＮ状態は、１５０オーム前後の抵抗において１０，０００回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、約１０^４〜１０^５オームの間の抵抗において１０，０００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス１７００は、１０００オーム前後及び５０００オーム前後で２つの中間抵抗状態を呈した。２つの中間抵抗状態は、全て、１０，０００回のスイッチング周期にわたり安定して維持された。

【0175】

ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図１７のメモリデバイス１７００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図１９における４つの特徴的な抵抗状態を呈する。

【0176】

（実施例１０）
２．７ 実施例１０：メモリデバイス−２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をＦドープしたＳｎＯ_２（ＦＴＯ）ガラス上にスピンコーティングしたもの
２．７．１ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−メモリ構造
図２０に、さらなる多層メモリデバイス２０００を示す。メモリデバイス２０００は、第１のＣｅＯ_２ナノキューブ層２００２、第１のＩｎドープＣｅＯ２ナノキューブ層２００４、第２のＣｅＯ_２ナノキューブ層２００６、第２のＩｎドープＣｅＯ_２ナノキューブ層２００８を備える。各層は、ＣｅＯ_２及びＩｎドープＣｅＯ_２を交互に構成して相互に隣接配置される。その結果、メモリデバイス２０００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備える。

【0177】

メモリデバイス２０００は下部電極２０１０及び上部電極２０１２を備える。各電極は銀（Ａｇ）電極である。下部電極は、シリコン基板２０１４上に実装したＦＴＯである。

【0178】

メモリデバイス２０００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0179】

２．７．２ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第１．６．２節において詳述している。

【0180】

２．７．３ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図２１に、図２０のメモリデバイス２０００の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス２０００に流れる電流を測定する。

【0181】

ここで図２１を参照すると、０．１Ｖの初期電圧をメモリデバイス２０００に印加し、電流を測定して抵抗値を得る。図２１からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖ〜２．５Ｖの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス２０００は１０^７オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0182】

図２２から明らかなように、メモリデバイス２０００は４つの特徴的な抵抗状態を有する。

【0183】

メモリデバイス２０００は可逆的な抵抗スイッチング特性を呈する。各電極間に電位を印加することにより、メモリデバイスを高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）に設定することができる。さらに、メモリデバイス２０００は２つの中間抵抗状態を呈する。メモリデバイス２０００の設定及びリセットに好適な電圧範囲は−６Ｖ〜６Ｖである。

【0184】

図２２に、１００，０００回のスイッチング周期にわたるメモリデバイス２０００の４つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験したが、０．５Ｖの読み込み電圧を用いて行った。

【0185】

図２２から明らかなように、７００００オーム前後の抵抗状態においてＬＲＳ／ＯＮ状態が１００，０００回のスイッチング周期にわたり安定して維持された。１０^７オーム前後の抵抗状態においてＨＲＳ／ＯＦＦ状態が１０，０００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス２０００は、１０^５オーム前後及び１０^６オーム前後で２つの中間抵抗状態を呈した。両中間抵抗状態は、どちらも、１００，０００回のスイッチング周期にわたり安定して維持された。

【0186】

ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図２０のメモリデバイス２０００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図２２における４つの特徴的な抵抗状態を呈する。

【0187】

（実施例１１）
２．８ 実施例１１：メモリデバイス−２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をシリコン上にスピンコートしたもの
２．８．１ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備えたメモリデバイス／メモリ構造
図２３に、さらなる多層メモリデバイス２３００を示す。メモリデバイス１４００は、第１のＣｅＯ_２ナノキューブ層２３０２、第１のＩｎドープＣｅＯ_２ナノキューブ層２３０４、第２のＣｅＯ_２ナノキューブ層２３０６、第２のＩｎドープＣｅＯ_２ナノキューブ層２３０８を備える。

【0188】

メモリデバイス２３００は、下部電極２３１０及び上部電極２３１２を備える。各電極は金（Ａｕ）電極である。下部電極はシリコン基板２３１４上に実装する。

【0189】

メモリデバイス２３００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0190】

２．８．２ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第１．６．２節において詳述している。

【0191】

２．８．３ ２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図２４に、図２３のメモリデバイス２３００の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、上下部電極間に電圧を印加し、電圧印加中のメモリデバイス２３００に流れる電流を測定する。

【0192】

ここで図２４を参照すると、−０．１Ｖの初期電圧をメモリデバイス２３００に印加し、電流を測定して抵抗値を得る。図２４からわかるように、Ｉ−Ｖ曲線の勾配は電圧を増加することにより変化する。メモリデバイス２３００は、１０^５オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0193】

メモリデバイス２３００が４つの特徴的な抵抗状態を呈することは図２５から明らかである。

【0194】

メモリデバイス２３００は可逆的な抵抗スイッチング特性を呈する。電極間に電位を印加することにより、デバイスは高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）へと設定される。さらに、メモリデバイス２３００は２つの中間抵抗状態を呈する。メモリデバイス２３００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖである。

【0195】

図２５に、多数回のスイッチング周期にわたるメモリデバイス２３００の４つの抵抗状態の安定性を示す。各抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0196】

図２５から明らかなように、ＬＲＳ／ＯＮ状態は、２００オーム前後の抵抗において１，０００回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、約１０^５の抵抗において１０００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス２３００は、１０００オーム前後及び９０００オーム前後で２つの中間抵抗状態を呈した。２つの中間抵抗状態は、全て、１０００回のスイッチング周期にわたり安定して維持された。

【0197】

スピンコーティング法を用いることにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図２３のメモリデバイス２３００は２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図２５における４つの特徴的な抵抗状態を呈する。

【0198】

（実施例１２）
２．９ 実施例１２：メモリデバイス−３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層をシリコン上にスピンコーティングしたもの
２．９．１ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−構造
図２６に、さらなる多層メモリデバイス２６００を示す。メモリデバイス２６００は、第１のＣｅＯ_２ナノキューブ層２６０２、第１のＩｎドープＣｅＯ_２ナノキューブ層２６０４、第２のＣｅＯ_２ナノキューブ層２６０６、第２のＩｎドープＣｅＯ_２ナノキューブ層２６０８、第３のＣｅＯ_２ナノキューブ２６１０、及び第３のＩｎドープＣｅＯ_２ナノキューブ層２６１２を備える。各層は、ＣｅＯ_２及びＩｎドープＣｅＯ_２を交互に構成して相互に隣接配置される。その結果、メモリデバイス２６００は３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備える。

【0199】

メモリデバイス２６００は下部電極２６１４及び上部電極２６１６を備える。各電極は銀（Ａｇ）電極である。下部電極はシリコン基板２６１８上に実装する。

【0200】

メモリデバイス２０００の寸法は約１ｃｍ（幅）×１ｃｍ（長さ）である。

【0201】

２．９．２ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−製造方法
スピンコーティング法による製造方法は、第１．６．２節において詳述している。

【0202】

２．９．３ ３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を有するメモリデバイス−抵抗特性
図２７に、図２６のメモリデバイス２６００の電圧−対数電流特性を示す。測定方法は上記と同様である。すなわち、電圧を上下部電極間に印加し、電圧印加中のメモリデバイス２６００に流れる電流を測定する。

【0203】

ここで図２７を参照すると、０．１Ｖの初期電圧をメモリデバイス２６００に印加し、電流を測定して抵抗値を得る。図２７からわかるように、Ｉ−Ｖ曲線の勾配は０Ｖ〜１Ｖの間で比較的一定に推移する。この電圧範囲内で、メモリデバイス２６００は１０^７オーム前後の高抵抗状態（ＨＲＳ／ＯＦＦ）を有する。

【0204】

図２８から明らかなように、メモリデバイス２６００は５つの特徴的な抵抗状態を有する。

【0205】

メモリデバイス２６００は可逆的な抵抗スイッチング特性を呈する。メモリデバイス２６００の各電極間に電位を印加することにより、デバイスは高抵抗状態（ＨＲＳ／ＯＦＦ）から低抵抗状態（ＬＲＳ／ＯＮ）に設定される。さらに、メモリデバイス２６００は３つの中間状態を呈する。メモリデバイス２６００の設定及びリセットに好適な電圧範囲は−１０Ｖ〜１０Ｖの間である。

【0206】

図２８に、多数回のスイッチング周期にわたるメモリデバイス２６００の抵抗状態の安定性を示す。抵抗状態の安定性は、実施例４において説明した方法と同様の方法で試験した。

【0207】

図２８から明らかなように、ＬＲＳ／ＯＮ状態は、９００オーム前後の抵抗において１０００回のスイッチング周期にわたり安定して維持された。ＨＲＳ／ＯＦＦ状態は、４５００オーム前後の抵抗において１０００回のスイッチング周期にわたり安定して維持された。さらに、メモリデバイス２６００は、１５００オーム前後、２３００オーム前後、及び４０００オーム前後で３つの中間抵抗状態を呈した。３つの中間抵抗状態は、全て、１０００回のスイッチング周期にわたり安定して維持された。

【0208】

ここでも、層構造を変更することにより、チューナブルな抵抗スイッチング特性を実現することができる。例えば、図２６のメモリデバイス２６００は３対のＣｅＯ_２／ＩｎドープＣｅＯ_２層を備え、図２８における５つの特徴的な抵抗状態を呈する。

【0209】

３．各層の配置順序
図１４に示すメモリデバイスは、４対のＣｅＯ_２ナノキューブ層及びＩｎドープＣｅＯ_２ナノキューブ層を備える。各層は、また、ＩｎドープＣｅＯ_２ナノキューブの下部層からＣｅＯ_２ナノキューブの上部層まで相互に隣接配置し得る。

【0210】

図２９に、図１４に示す実施例の別の構成を示す。構成１において、ＣｅＯ_２ナノキューブの層が下部電極に隣接している。そして、各層を交互に構成して、上部電極に隣接するＩｎドープＣｅＯ_２ナノキューブ層まで相互に隣接配置する。一方、構成２においては、ＩｎドープＣｅＯ_２ナノキューブ層が下部電極に隣接している。そして、各層を交互に構成して、上部電極に隣接するＣｅＯ_２ナノキューブ層まで相互に隣接配置する。

【0211】

さらなる実施形態において、図２、図５、図８、図１１、図１４、図１７、図２０、図２３、又は図２６のいずれかの例示的構造は、下部電極上のＩｎドープＣｅＯ_２ナノキューブ層から始まる相互に隣接して交互に構成した配置とし、上部電極に取り付けたＣｅＯ_２ナノキューブの層まで相互に隣接配置した交互層とすることができる。

【0212】

４．抵抗特性−動向
前述したように、各実施形態において記載したメモリ構造は、メモリデバイスにおける特定の用途を有する。したがって、メモリ構造がメモリデバイスにおいてどのように用途を有するかについて詳述する。

【0213】

理論に拘束されるものではないが、発明者らが仮定するところによれば、電気的電位（起電力）が上下部電極に印加されると、上部電極からイオンが各層内に移動して上下部電極間にナノスケールのフィラメントを形成する。上下部電極間にフィラメントが存在すると、各電極間は比較的低抵抗となる。

【0214】

上下部電極間のフィラメントを除去するには、電流を反転して、フィラメントを形成しているイオンを上部電極側に後退させる。イオンが上部電極側に後退すれば、フィラメントは除去され上下部電極間に高抵抗が存在する。このようにして、上下部電極間の抵抗を変化させることができるため、当該構造をメモリデバイス内で使用することが可能となる。１と０のバイナリデータは、上下部電極間の高抵抗状態及び低抵抗状態により表すことができる。中間抵抗状態が存在する場合には、これらを用いることにより付加的なデータを単純に符号化した形式で記憶することができる。

【0215】

４．１ 抵抗特性−実施例４〜８（シリコン上に滴下コートしたメモリ構造）
実施例４〜８（シリコン上に滴下コートしたもの）の抵抗性能は、ＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数の増加に伴い、抵抗状態の数が増加することが判明した。

【0216】

特に、金電極を用いるＣｅＯ_２／ＩｎドープＣｅＯ_２層対について抵抗状態が増加することがわかった。特に、シリコン（Ｓｉ）基板上に実装した金（Ａｕ）電極を用いるＣｅＯ_２／ＩｎドープＣｅＯ_２層対について抵抗状態が増加することがわかった。

【0217】

表１に、実施例４〜８で試験したＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数と抵抗状態の数を示す。

【0218】

【表1】

【0219】

４．２ 抵抗特性−実施例９（シリコン上にインクジェット印刷したメモリ構造）
実施例９（シリコン上にインクジェット印刷したもの）の抵抗性能から、２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層において抵抗状態の数が４になることが判明した。

【0220】

特に、金電極を用いる２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層について抵抗状態の数が４となることがわかった。特に、シリコン基板上に実装した金（Ａｕ）電極を用いる２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層について抵抗状態の数が４となることがわかった。

【0221】

表２に、実施例９で試験したＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数と抵抗状態の数を示す。

【0222】

【表2】

【0223】

４．３ 抵抗特性−実施例１０（ガラス上にスピンコーティングしたメモリ構造）
実施例１０（ガラス上にスピンコーティングしたもの）の抵抗性能によれば、２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層において抵抗状態の数が４になることが判明した。

【0224】

特に、銀上部電極及びＦＴＯ下部電極を用いる２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層について抵抗状態の数が４となることがわかった。特に、ガラス基板上に実装した銀（Ａｇ）上部電極及びＦＴＯ下部電極を用いる２対のＣｅＯ_２／ＩｎドープＣｅＯ_２層について抵抗状態の数が４となることがわかった。

【0225】

表３に、実施例１０で試験したＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数と抵抗状態の数を示す。

【0226】

【表3】

【0227】

４．４ 抵抗特性―実施例１１〜１２（シリコン上にスピンコーティングしたメモリ構造）
実施例１１〜１２（シリコン上にスピンコーティングしたもの）の抵抗性能によれば、ＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数の増加に伴い抵抗状態の数が増加することが判明した。

【0228】

特に、金電極を用いるＣｅＯ_２／ＩｎドープＣｅＯ_２層対について抵抗状態の数が増加することがわかった。特に、シリコン（Ｓｉ）基板上に実装した金（Ａｕ）電極を用いるＣｅＯ_２／ＩｎドープＣｅＯ_２層対について抵抗状態の数が増加することがわかった。

【0229】

表４に、実施例９で試験したＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数及び抵抗状態の数を示す。

【0230】

【表4】

【0231】

４．５ 抵抗状態の概要−実施例４〜１２
メモリ構造の変更により酸素空孔が変化することにより、抵抗状態の数が増減する。

【0232】

ドーパントを有する種々の層において、電荷トラップとして機能する酸素空孔の含有量を高く又は低くすることができる。必要とされる特定の電界を印加することにより、メモリデバイスの抵抗を所望の抵抗状態に変更することができる。

【0233】

シリコン上への滴下コーティング法、シリコン上へのインクジェット法、ガラス上へのスピンコーティング法、及びシリコン上へのスピンコーティング法についてのＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数及び抵抗状態の数を、表１、表２、表３、及び表４にそれぞれ示す。表１〜表４からわかるように、ドープ層及び未ドープ層が対で追加されると、付加的なＩｎドープＣｅＯ_２層が中間抵抗状態の数を増加させ、それによってマルチレベルメモリ構造を実現することができる。

【0234】

当業者は、例えば、基板材料、層厚、及び電極材料種々の要因、メモリ構造の抵抗性能に影響する場合があることを理解するであろう。しかしながら、上記の各実施例からわかるように、特定のメモリデバイスにおいて、交互層対の数が増加する結果、抵抗状態の数が増加する場合がある。

【0235】

実施例４〜１２のそれぞれにおいて、ゼロボルトから漸増する正電圧をサンプルに印加した。最大電圧を印加した後、オフ状態に到達するまで電圧を減少させた。ゼロボルトから漸増する負電圧をサンプルに印加することにより付加的な安定抵抗状態にアクセス可能である。したがって、負電位を用いることにより、メモリ構造の抵抗状態の数を増加することができる。

【0236】

５．用途
メモリ構造の好ましい用途は、多数の抵抗状態を利用して１以上のバイナリビットの（すなわち、単一２進数字よりも多い）データを記憶するメモリデバイス内及び／又はその部品等である。

【0237】

例えば、メモリ構造の一実施形態を用いて、多数のメモリセルを備えるメモリデバイスを製造し得る。この場合において、各セルは多数の抵抗状態を有し、抵抗状態の数に応じて多数のバイナリビットのデータを記憶することができる。

【0238】

マルチレベルメモリデバイスは、２つより多い抵抗状態を有するメモリ構造を必要とする。２つより多い抵抗状態を含むメモリ構造は、マルチレベルであり、メモリ記憶の賦存量が高いと考えられる。実施例８は、シリコン上のマルチレベルメモリ構造であって、６つの抵抗状態を有するものが、１バイナリビットより多くのデータを記憶できることを示している。実施例１０は、ガラス上のマルチレベルメモリ構造であって、４つの抵抗状態を有するものが、１バイナリビットより多くのデータを記憶できることを示している。

【0239】

ＣｅＯ_２／ＩｎドープＣｅＯ_２層対の数を制御された形で設計すれば、対象とする用途の要件に応じて抵抗状態の数を増減することができる。

【0240】

本発明における金属酸化物層の製造に関しては、主に、物理的及び化学的蒸着法等の種々の技術が用いられる。これらの製造プロセスは、通常、高温真空条件下において行われる（そうすると、金属酸化物薄膜の作製がシリコン基板に制限される場合があり、資本コストの上昇を伴い得る）。

【0241】

しかしながら、物理的及び化学的蒸着方法等の従来の製造方法と共に、溶液プロセス法等を介して、本発明の金属酸化物メモリ構造を作製してもよい。これらの例としては、例えば、スピンコーティング、スプレーコーティング、及び印刷等が挙げられる。これにより、シリコン、プラスチック、ガラスを初めとする種々の基板及び他の好適な基板上に、室温で、メモリ構造を作製することが可能となり、自由度を高め、かつ製造コストを減少することができる。

【0242】

各メモリ構造は互いに積み重ねて積層メモリデバイスを生成することができる。これにより、基板面積を増加させずにメモリデバイスの密度を増加することができる。積層メモリデバイスは、限定はしないが、クロスバ構造等をはじめとする種々の構成中に配置することができる。積層メモリデバイスは、上述したように、物理的蒸着方法、化学的蒸着方法、及び溶液プロセス法等を介して製造することができる。

【0243】

以上より、及び種々の図面を参照することにより、当業者は、本明細書の趣旨および範囲から逸脱することなく、メモリ構造及びその種々の部品について特定の変更をなすことも可能であることを理解するであろう。本明細書において、メモリ構造のいくつかの実施形態について示し説明してきたが、本明細書がそれらに限定されることを意図したものではなく、本明細書はその範囲において当該技術分野において可能な限り広範であり、本明細書がそのように解釈されるべきことを意図している。したがって、本明細書は限定的なものであると解釈するべきでなく、特定の実施形態の例示にすぎないと解すべきである。当業者は、本明細書の趣旨及び範囲により、その他の変更を容易に予測するであろう。

【0244】

６．メモリデバイス
ここで、図１Ａを参照して、メモリデバイス用の構造１００の側面投影図について説明する。図１Ａからわかるように、構造１００は複数の素子１０２を備える。各素子１０２は、金属酸化物材料、特に酸化セリウムで作成される。また、各素子１０２はナノキューブ状である。一般に、素子１０２の幅は約１０ナノメートルであるが、構造１００の他の実施形態等においては異なる幅を有してもよい。各素子１０２の上下には上部電極１０４及び下部電極１０６を配置する。構造１００の上部電極１０４は窒化チタンで作成されるが、構造１００の他の実施形態等においては構造１００の上部電極１０４を他の好適な材料で作成することができることが想定される。下部電極１０６に関し、この電極１０６は、限定はしないが、白金、イリジウム、金、又はそれらの任意の組み合わせを含む種々の材料から作成することができる。上部電極１０４の厚さは約７０ナノメートルであるが、下部電極１０６の厚さは約６０ナノメートルである。上部電極１０４の厚さ及び下部電極１０６の厚さは、しかしながら、構造１００の他の実施形態等において他の好適な厚さに変更することができる。

【0245】

一般的な半導体同様、構造１００も、また、基板層１０８を含む。基板層１０８は、本実施形態においては、シリコン系材料から作成されシリコンウエハを形成する。しかしながら、構造１００の他の実施形態等においては、基板層１０８を他の好適な材料等から作成することができる。基板層１０８は、用途に適したいかなる厚みとすることもできる。

【0246】

ここで、構造２００の別の側面図を示す図Ａ２を参照する。構造２００の記憶容量を増加するため、各素子２０２を互いに積層し、積層された各素子２０２は、それぞれが、上述したように、自身の上部電極２０４及び下部電極２０６を有する。別の素子２０２上に積層した素子２０２は、積層した素子２０２の下部電極２０６と上部電極２０４との間に配置した別の物質２１０により分離されうる。上下部電極２０４、２０６間に配置した物質２１０は、各素子２０２を互いに積層した結果として上下部電極２０４、２０６の電気的性質の完全性が損なわれることを防止しうる任意の好適な物質である。

【0247】

ここで、構造３００の実施形態の上面図を示す図Ａ３を参照する。図Ａ３は構造３００の上面図であるため、上部電極１０４のみを示す。しかしながら、図Ａ３に示す構造３００の特に重要な態様は、全ての素子３０２（及びそれぞれに結合する上下部電極３０４及び３０６）が素子の三次元アレイを形成するように配置されていることである。素子３０２のアレイは、それぞれ、隣接する素子３０２から均一かつ一定の方式（距離）で離間している。

【0248】

先に述べた通り、ここに記載する本実施形態の構造１００は、固体メモリデバイス向けの特定の用途を有する。よって、以下の説明においては、構造１００がどのような形で固体メモリデバイス向けの用途を有するかについて詳述する。理論に拘束されるものではないが、発明者らが仮定するところによれば、電圧（起電力）が上下部電極１０４、１０６に印加されると、上部電極１０４からイオンが素子１０２内に移動して上下部電極１０４、１０６間にナノスケールのフィラメントを形成する。上下部電極１０４、１０６間にフィラメントが存在すると、各電極１０４、１０６間は比較的低抵抗となる。上下部電極１０４、１０６間のフィラメントを除去するには、電流を反転して、フィラメントを形成しているイオンを上部電極１０４側に後退させる。イオンが上部電極１０４側に後退すれば、フィラメントは除去され、したがって上下部電極１０４、１０６間に高抵抗が存在する。このようにして、上下部電極１０４、１０６間の抵抗を変化させることができるため、構造１００を固体メモリデバイス内で使用することが可能となる。１と０の形式のバイナリデータは、上下部電極１０４、１０６間の高抵抗状態及び低抵抗状態により表すことができる。

【0249】

構造１００を製造する方法の実施形態に含まれる種々のステップを図Ａ４のフロー図４００に示す。第１のステップ４０２は、複数の素子１０２を作成することを含む。続くステップ４０４は、各素子１０２を自己集合させることを含む。これら２つのステップ４０２、４０４に続き、本方法は、一部の素子を他の素子の上に載置することにより素子１０２の積層を形成するステップ４０６を含む。本方法は、各素子１０２をシリコンウエハ１０８に結合させる最終ステップ４０８を含む。

【0250】

フロー図４００には記載されていないが、同図の各ステップ４０２〜４０８はサブステップを含む。例えば、素子１０２を自己整合させるステップ４０４はいくつかのサブステップを含む。素子１０２を自己整合させるステップに含まれるサブステップの１つは、素子１０２の自己整合を促進するファンデルワールス力を含む。各素子１０２の自己整合とは、上述したように、素子１０２が整合すると素子１０２の三次元アレイを形成することをいう。

【0251】

以上より、及び種々の図面を参照することにより、当業者であれば、本明細書の趣旨および範囲から逸脱することなく、図Ａ１〜図Ａ４の構造１００及びその種々の部品に特定の変更をなすことが可能であることを理解するであろう。本明細書において、構造１００のいくつかの実施形態について示し説明してきたが、本明細書がそれらに限定されることを意図したものではなく、本明細書はその範囲において当該技術分野において可能な限り広範であり、本明細書がそのように解釈されるべきことを意図している。したがって、本明細書は限定的なものであると解釈するべきでなく、特定の実施形態の例示にすぎないと解すべきである。当業者は、本明細書の趣旨及び範囲により、その他の変更を容易に予測するであろう。

【0252】

本明細書には多くの事項を記載している。
１．複数の別個の素子を備え、別個の素子は、それぞれ、当該素子に印加された起電力に応じて変更可能な電気抵抗状態を有する、メモリデバイスに使用可能な構造。
２．各素子のうちの少なくとも第１の素子を、各素子のうちの少なくとも別の素子上に配置することにより、各素子のスタックを形成する、項目１．に記載の構造。
３．各素子のスタックは素子の他のスタックに隣接することにより、素子の三次元アレイを形成する、項目２．に記載の構造。
４．構造の実施形態において、各素子は、金属酸化物基板により作成される、項目１．〜３．のいずれか記載の構造。
５．金属酸化物物質は酸化セリウム物質を含む、項目４．に記載の構造。
６．項目１．〜項目５．のいずれかに記載の構造において、各要素は、それぞれ、ナノキューブ状である、構造。
７．各素子はシリコンウエハに結合される、項目１．〜項目６．のいずれか記載の構造。
８．メモリデバイス用の構造の製造に用いる方法であって、
複数の別個の素子を作成するステップであって、
別個の素子は、それぞれ、当該素子に印加された起電力に応じて変化する電気抵抗状態を有する、作成するステップと、
別個の素子のうちの少なくとも１つを別の素子に対して自己整合させるステップと、を含む、方法。
９．別個の素子のうちの少なくとも１つを別の素子に対して自己整合させるステップは、ファンデルワールス力により別個の素子の少なくとも１つが別の素子に対して自己整合するのを促進することを含む、項目８．に記載の方法。
１０．別個の素子のうちの少なくとも１つを別の素子に対して自己整合させるステップは、別個の素子のうちの少なくとも１つを別の素子に対して自己集合させるステップに続いて、別個の素子が素子の三次元アレイを形成するものである、項目７．又は項目８．に記載の方法。
１１．少なくとも第１の素子を少なくとも別の素子の上に配置することにより素子のスタックを形成するステップをさらに含む、項目７．〜項目１０．のいずれかに記載の方法。
１２．各素子はそれぞれ金属酸化物材料から形成される、項目７．〜項目１１．のいずれかに記載の方法。
１３．金属酸化物材料は酸化セリウム材料を含む、項目１２．に記載の方法。
１４．各素子は、それぞれ、ナノキューブ状である、項目７．〜項目１３．のいずれかに記載の方法。
１５．各素子をシリコンウエハに結合するステップをさらに含む、項目７．〜項目１４．のいずれかに記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図A1】

【図A2】

【図A3】

【図A4】

【国際調査報告】