特表2018-532218(P2018-532218A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特表2018-532218SRAM用途のためのシングル・エンド型ビット線電流検知増幅器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2018-532218(P2018-532218A)
(43)【公表日】2018年11月1日
(54)【発明の名称】SRAM用途のためのシングル・エンド型ビット線電流検知増幅器
(51)【国際特許分類】
   G11C 11/419 20060101AFI20181005BHJP
   G11C 7/06 20060101ALI20181005BHJP
【FI】
   G11C11/419 100
   G11C7/06 130
【審査請求】未請求
【予備審査請求】未請求
【全頁数】16
(21)【出願番号】特願2018-501197(P2018-501197)
(86)(22)【出願日】2016年9月1日
(85)【翻訳文提出日】2018年1月12日
(86)【国際出願番号】IB2016055219
(87)【国際公開番号】WO2017046671
(87)【国際公開日】20170323
(31)【優先権主張番号】14/856,638
(32)【優先日】2015年9月17日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】フリッチュ、アレキサンダー
(72)【発明者】
【氏名】カリヤンサンダラム、シャンカー
(72)【発明者】
【氏名】クーゲル、マイケル、ビー
(72)【発明者】
【氏名】ピレ、ユルゲン
【テーマコード(参考)】
5B015
【Fターム(参考)】
5B015HH01
5B015JJ03
5B015KA09
5B015KA33
5B015KA38
5B015KB23
5B015KB74
5B015KB92
5B015NN02
5B015QQ01
5B015QQ11
(57)【要約】
【課題】 消費電力が削減された、電流検知読出し増幅器、及び検知読出し増幅器を含むメモリ回路を提供する。
【解決手段】 SRAM用途のためのシングル・エンド型ビット線電流検知増幅器。本開示は、メモリセルグループのメモリ配置における読出し増幅器として使用するための電流検知増幅器に関し、ここでメモリセルグループの各々において、セルは、ビット線によって読出し増幅器に接続された少なくとも1つの読出しポートを含み、読出し増幅器は、データ出力に接続される。電流検知読出し増幅器は、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、入力信号における高電流値及び低電流値を検出するための測定回路と、高電流値入力が検出されたときに高電圧レベル出力信号を発生し、低電流レベル値が検出されたときに低電圧レベル出力信号を発生するための発生器とを含む。
【選択図】 図6
【特許請求の範囲】
【請求項1】
メモリセルグループのメモリ配置における読出し増幅器としての使用のための電流検知読出し増幅器であって、前記メモリセルグループの各々において、セルは、ビット線によって読出し増幅器に接続された少なくとも1つの読出しポートを含み、前記読出し増幅器は、データ出力に接続され、前記電流検知読出し増幅器は、
ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、
入力信号における高電流値及び低電流値を検出するための測定回路と、
前記高電流値が検出されたときに高電圧レベル出力信号を発生し、前記低電流値が検出されたときに低電圧レベル出力信号を発生するための発生器と、
を含む、
電流検知読出し増幅器。
【請求項2】
前記測定回路をイネーブル又はディスエーブルにするための構成回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項3】
前記定電圧レベルを調整するための調整回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項4】
前記測定回路の漏れ電流耐性を調整するための調整回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項5】
前記測定回路の動作点を調整するための調整回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項6】
前記測定回路をリセットするためのリセット回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項7】
前記高電圧レベル出力信号を記憶するため又は前記低電圧レベル出力信号を記憶するためのメモリ回路をさらに含む、請求項1に記載の電流検知読出し増幅器。
【請求項8】
前記メモリ回路をリセットするためのリセット回路をさらに含む、請求項7に記載の電流検知読出し増幅器。
【請求項9】
少なくとも1つの読出しポートを含む少なくとも1つのメモリセルと、
電流検知読出し増幅器と、
を含むメモリ回路であって、
前記少なくとも1つのメモリセルは、前記少なくとも1つの読出しポートによって前記電流検知読出し増幅器に接続され、
前記電流検知読出し増幅器は、
ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、
入力信号における高電流値及び低電流値を検出するための測定回路と、
前記高電流値が検出されたときに高電圧レベル出力信号を発生し、前記低電流値が検出されたときに低電圧レベル出力信号を発生するための発生器と、
を含む、
メモリ回路。
【請求項10】
前記電流検知読出し増幅器は、前記測定回路をイネーブル又はディスエーブルにするための構成回路をさらに含む、請求項9に記載のメモリ回路。
【請求項11】
前記電流検知読出し増幅器は、前記定電圧レベルを調整するための調整回路をさらに含む、請求項9に記載のメモリ回路。
【請求項12】
前記電流検知読出し増幅器は、前記測定回路の漏れ電流耐性を調整するための調整回路をさらに含む、請求項9に記載のメモリ回路。
【請求項13】
前記電流検知読出し増幅器は、前記測定回路の動作点を調整するための調整回路をさらに含む、請求項9に記載のメモリ回路。
【請求項14】
前記電流検知読出し増幅器は、前記測定回路をリセットするためのリセット回路をさらに含む、請求項9に記載のメモリ回路。
【請求項15】
前記電流検知読出し増幅器は、前記高電圧レベル出力信号を記憶するため又は前記低電圧レベル出力信号を記憶するためのメモリ回路をさらに含む、請求項9に記載のメモリ回路。
【請求項16】
前記電流検知読出し増幅器は、前記メモリ回路をリセットするためのリセット回路をさらに含む、請求項15に記載のメモリ回路。
【請求項17】
前記少なくとも1つのメモリセルは、静的ランダムアクセスメモリ(SRAM)セルである、請求項9に記載のメモリ回路。
【請求項18】
前記SRAMセルは、8T SRAMセルである、請求項17に記載のメモリ回路。
【請求項19】
前記SRAMセルは、6T SRAMセルである、請求項17に記載のメモリ回路。
【請求項20】
前記少なくとも1つのメモリセルは、動的ランダムアクセスメモリ(DRAM)セルである、請求項16に記載のメモリ回路。
【請求項21】
少なくとも1つのプロセッサコアと、
メモリ回路と、
を含むプロセッサチップであって、
前記メモリ回路は、
少なくとも1つの読出しポートを含む少なくとも1つのメモリセルと、
電流検知読出し増幅器と、
を含み、前記少なくとも1つのメモリセルは、前記少なくとも1つの読出しポートによって前記電流検知読出し増幅器に接続され、
前記電流検知読出し増幅器は、
ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、
入力信号における高電流値又は低電流値を検出するための測定回路と、
前記高電流値が検出されたときに高電圧レベル出力信号を発生し、前記低電流値が検出されたときに低電圧レベル出力信号を発生するための発生器と、
を含む、
プロセッサチップ。
【請求項22】
前記メモリセルが8T SRAMセルである、請求項21に記載のプロセッサチップ。
【請求項23】
前記メモリセルが6T SRAMセルである、請求項21に記載のプロセッサチップ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に電流検知読出し増幅器、及び電流検知読出し増幅器を含むメモリ回路に関し、より具体的にはメモリ回路を含むプロセッサ、及びビット線上のデータ信号を増幅するための方法に関する。
【背景技術】
【0002】
集積回路は、腕時計のような単純なデバイスから複雑なコンピュータシステムまでの多数の電子用途に用いられる。より低い電力消費が望まれていることから、低電力回路がますます普及してきている。特に、電力損失は、ディープサブマイクロメートル技術で作製される高性能回路設計(1ギガヘルツ以上の周波数で動作する)の歩留まりに関して制限的な要因になっている。低電力設計はまた、より少ない電力供給ノイズを呈示し、製造の変動に関してより良い許容差をもたらすので、好ましい。そのうえ、ユーザは、より大型且つより高速なメモリを要求しており、それは電力消費を増大させる。
【0003】
動的ランダムアクセスメモリ(DRAM)又は静的ランダムアクセスメモリ(SRAM)などの半導体メモリデバイスにおいて、読出し動作において読み出されたデータは、複数の検知増幅器を逐次的に通過し、次いで出力される。メモリセルは、低い信号駆動能力を有するので、データ信号は、最終的にメモリ出力に達するまで、1つ又は複数のビット線読出し増幅器によって増幅される。
【0004】
最近の傾向は、半導体メモリデバイスの集積密度の増大及びその電圧の低減を見せている。密度の増大は、メモリデバイスの読出し速度を低減する、データ線間の負荷キャパシタンスの増大をもたらす。
【0005】
この問題に対処するために、特許文献1は、複数のメモリセルアレイブロック、ビット線検知増幅器、オン又はオフになるように制御することができるローカル検知増幅器、データ検知増幅器、及びコントローラを含む半導体メモリデバイスを提案する。技術が進歩し、14ナノメートル半導体デバイス作製ノードに近づくにつれて、電力消費における更なる改善が望ましいものとなり得る。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第2011/0069568号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、消費電力が削減された、電流検知読出し増幅器、及び電流検知読出し増幅器を含むメモリ回路を提供する。
【課題を解決するための手段】
【0008】
更なる態様及び/又は利点は、一部には以下の説明において記述され、一部には説明から明らかになり、又は本発明の実施によって学ぶことができる。
【0009】
一態様によれば、本発明は、メモリセルグループのメモリ配置における読出し増幅器として使用するための電流検知増幅器に関し、ここでメモリセルグループの各々において、セルは、ビット線によって読出し増幅器に接続された少なくとも1つの読出しポートを含み、読出し増幅器は、データ出力に接続される。電流検知読出し増幅器は、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、入力信号における高電流値及び低電流値を検出するための測定回路と、高電流値入力が検出されたときに高電圧レベル出力信号を発生し、低電流レベル値が検出されたときに低電圧レベル出力信号を発生するための発生器とを含む。
【0010】
例示的な実施形態の利点は、ビット線上で生じる電圧スイングの削減を可能にし、それゆえ、キャパシタンスは、より低い電力消費を有するようになる。さらに、例示的な実施形態を実装することによって、SRAMセルの内容に対応する電流を特に迅速に検出することができる。
【0011】
本発明の特定の例示的な実施形態の上記及び他の態様、特徴及び利点は、添付の図面と併せて解釈される以下の説明からより明らかになる。
【図面の簡単な説明】
【0012】
図1】電圧読出しスキームを用いたメモリ回路を示す。
図2】電圧検知スキームにおける時間に対するグローバルビット線電圧の進展を示す。
図3】電流読出しスキームを用いたメモリ回路を示す。
図4】電流検知読出し増幅器を用いたメモリ回路を示す。
図5】(A)及び(B)は、それぞれ、電圧読出しスキーム及び電流読出しスキームの比較を示す。
図6】電流検知読出し増幅器を示す。
図7】電流センサを示す。
図8図7の電流センサの特性を示す。
図9】平均電流消費をSRAMエントリの数に対して示す。
図10】基板表面消費を示す。
【発明を実施するための形態】
【0013】
添付図面を参照する以下の説明は、特許請求の範囲及びその均等の範囲として定義される本発明の例示的な実施形態の広範な理解を助けるために提供される。これは、その理解を助けるために種々の特定の詳細を含むが、それらは単なる例示と見なすべきである。従って、本明細書で説明する実施形態の種々の変更及び修正は、本発明の範囲及び思想から逸脱することなく行うことができることを、当業者は認識するであろう。加えて、周知の機能及び構成の説明は、明瞭さ及び簡潔さのために省略される場合がある。
【0014】
以下の説明及び請求項において使用される用語及び語句は、辞書的意味に限定されず、本発明の明瞭且つ一貫した理解を可能にするために本発明者によって使用されたものに過ぎない。従って、以下の本発明の例示的な実施形態の説明は、単に例証的な目的で提供されるものであり、添付の特許請求の範囲及びその均等の範囲によって定義される本発明を制限することを目的としたものでないことは、当業者には明らかなはずである。
【0015】
単数形「a」、「an」及び「the」は、文脈が明らかにそうでないことを規定しない限り、複数の指示物を包含する。それゆえ、例えば、「構成要素表面」への言及は、1つ又は複数のかかる表面への言及を包含する。
【0016】
ここで、その例が添付の図面に示されている本発明の実施形態を詳細に言及し、図中、全体を通して、同様の符号は同様の要素を指す。
【0017】
図1は、グローバルビット線に接続された静的ランダムアクセスメモリ(SRAM)セルの内容を電圧読出しスキームを用いて読み出すための、単純化された電子回路101、特にメモリ回路を示す。多数の個別のSRAMセルであるメモリセルグループが、ローカル読出し増幅器を介してグローバルビット線102に接続されている。例えば、32個のSRAMセルSC1からSC32が、ローカルビット線を介して、それ自体はグローバルビット線102に接続された第1のローカル読出し増幅器LE1に接続され得る。全部で4つのローカル読出し増幅器LE1からLE4をグローバルビット線102に接続することができ、その結果、4掛ける32個のSRAMセル、例えば、各々が32メモリセルを含む4つのメモリセルグループのメモリ配置が、(間接的に)グローバルビット線102に電気的に結合される。
【0018】
電子回路は、グローバルビット線102を予備充電するための予備充電回路103を含む。予備充電回路103は、電界効果型トランジスタ(FET)104を含み、そのソースは供給電圧VDDに接続され、そのドレインはグローバルビット線102に接続されている。FET104のゲートに印加される予備充電信号は、グローバルビット線102を本質的に供給電圧VDDで予備充電するために用いることができる。図1の例示的な電子回路101においてFET104はPFETであるが、逆の予備充電信号を伴うNFETを使用することもできる。
【0019】
予備充電回路103は、漏れ補償ユニット105をさらに含むことができる。漏れ補償ユニット105は、小さい漏れ電流を補償することができる。漏れ補償ユニット105は、さらに、グローバルビット線102がVDDに直接接続されていない場合、すなわち電界効果型トランジスタ104が導通していないときに、グローバルビット線102を本質的に電圧レベルVDDに保持する。グローバルビット線102(及びローカルビット線)は、実質的なキャパシタンス106を表すことができる。
【0020】
図2は、時間tに対するグローバルビット線電圧Vの進展を示す(破線)。SRAMセルの内容を読み出す前に、グローバルビット線102は、予備充電信号を高レベルから低レベルへ切り替えること(実線)によって予備充電される。グローバルビット線102は、瞬時に高電圧レベルを呈することはないが、明確な(articulated)キャパシタンスの充電挙動を示す。グローバルビット線102の予備充電の後、予備充電信号は、高レベルに戻り、グローバルビット線102に接続されたSRAMセルの内容が読み出される。
グローバルビット線がゼロに戻ることは、読出しSRAMセルに格納された論理「1」を示し、他方、グローバルビット線が本質的にVDDに留まっていることは、読出しSRAMセルに格納された論理「0」に対応する。
【0021】
グローバル及びローカルビット線102を本質的にVDDまで予備充電することは、かなりの電力を消費し得る。さらに、多くのSRAMコアを同時に切り換えることは、巨大な過渡的な電流ピークを発生させ得る。
【0022】
図3は、電流検知スキームを用いてSRAMセルSC1からSCnまでを読み出すための別の電子回路301を示す。SRAMセルSC1からSCnは、いかなるローカルビット線及び/又はローカル増幅器も相互接続されることなく、ビット線302に接続される。
【0023】
ビット線中を流れる電流を検出するために電流検知読出し増幅器304を設ける。図1に示す電子回路101と比べて、ビット線の階層構造を除去することができる。検知の間のビット線電圧レベルがほぼ一定であるので、ビット線のキャパシタンス303は、電力消費に実質的な影響を及ぼさない。それゆえ、検知の間のビット線電圧レベルがほぼ一定であるので、実効キャパシタンスを図1に示す電子回路101と比べて低減することができる。
【0024】
図4において、SRAMセル402の内容を読み出すための電子回路401は、電流検知読出し増幅器403を使用している。SRAMセル402は、8T−SRAMセルであり得る。8T−SRAMセルは、8つのFETから成るように設計されている。2つのFETは、SRAMセル402のインバータの各々のために用いられ、2つの更なるFETは、SRAMセル402の内容を読み出すために用いられる。具体的には、SRAMセル402の内容は、ワード線404に信号を印加することによって読み出すことができる。
SRAMセル402へ書き込むためのトランジスタは、図4には示されていない。
【0025】
図4は8T−SRAMセルに関するものであるが、本開示は8T−SRAMセルに限定されない。具体的には、本質的に同じ電子回路を6T−SRAMセルを読み出すためにも使用することができる。
【0026】
SRAMセル402がワード線404を介してアドレス指定されるとき、SRAMセル402の内容は、ビット線405の電気的挙動によって判断することができる。ビット線405が接地よりも高い電圧まで駆動され且つ選択されたSRAMセル402が論理「1」を格納していれば、電流は、SRAMセル402の内容を読み出すための2つのトランジスタを介してビット線405から接地まで流れる。
【0027】
電流検知読出し増幅器403は、ビット線電圧410を固定するための電圧源408の形態の電圧調整器を含むことができる。さらに、測定回路を含むことができ、例えば、ビット線405から接地へ流れる電流を検出するために電流検出器407を設けることができる。測定回路の電流検出器407は、入力の電流が高電流レベル入力又は低電流レベル入力の場合に検出する。発生器、例えば、増幅器409は、測定回路の電流検出器407によって検出された電流入力に基づいて、高電圧レベル出力信号又は低電圧レベル出力信号を出力する。電流検出器407の出力は、増幅器409によって増幅することができ、電圧信号411として提供される。
【0028】
ビット線405上で本質的に電圧スイングは生じず、そのキャパシタンス406は実質的な電力消費に至らない。さらに、SRAMセル402の内容に対応する電流を特に迅速に検出することができる。
【0029】
図5は、SRAMセルが論理「1」を格納している場合において、例えば図4に示す電子回路を用いた電流検知スキーム(下のグラフ)について、電圧検知スキーム(上のグラフ)と比較して、ワード線電圧(点線)、ビット線電圧(破線)及び出力電圧(実線)の定性的な進展を示す。
【0030】
上述のように、電圧検知スキームは、予備充電を必要とする。従って、ビット線電圧は、ワード線信号を印加することによってSRAMセルを読み出す前であっても、VDDに近い電圧まで上昇する。論理「1」を格納しているSRAMセルにワード線信号を印加すると、ビット線の放電をもたらし、これは接地レベルまで降下する。それゆえ、SRAMセルの読出しのたびに、ビット線上で実質的な電圧スイングVVが引き起こされる。
【0031】
図5(B)は、ビット線が本質的に定電圧レベルに維持され、予備充電が必要とされない、電流検知スキームを示す。ビット線に接続された「1」を格納したSRAMセルがそれぞれのワード線信号によってアドレス指定されると、ビット線から接地まで電流が流れる。この電流は、電流検出器によって検出され、更なる処理のために出力電圧として伝送される。実質的に定電圧レベルで保持されているビット線は、わずかな電圧スイングVCしか経験しない。
【0032】
そのうえ、幾つかのビット線を同時に予備充電することは、大きいピーク電流を導き得る。大きいピーク電流は、電子回路の寿命の間にワイヤの損耗を生じさせる場合がある。さらに、大きいピーク電流は、供給レールの安定性を維持するため、特に供給レールの電圧を維持するために、高度のデカップリングを必要とし得る。
【0033】
電流検知スキームを用いると、信号電流のみが流れ、ピーク電流を、50パーセントを超えて、好ましくは65パーセントを超えて削減することができる。
【0034】
図6は、電流検知読出し増幅器613を詳細に示す。電流検知読出し増幅器613は、ビット線電圧を設定して電流を検知するための電流センサ610、電流−電圧変換器611、及び出力値を格納するための出力ラッチ612を含む。
【0035】
電流検知読出し増幅器613は、例えば第1のリセット入力605を含む第1のリセット回路と、例えば第2のリセット入力607及び第3のリセット入力609を含む第2のリセット回路とを含み、これらは電流検知読出し増幅器613を所定の状態にするためにそれぞれのリセット信号を受信することができる。第1のリセット入力605のためのリセット信号は、反転信号として提供する必要がある。
【0036】
ビット線は、電流センサ610の入力606に接続される。第1の調整回路を設けて、定電圧レベル、例えば、ビット線電圧のバイアス電圧を調整することができる。例えば、トランジスタNFET1の入力602を用いて、ビット線電圧のバイアス電圧を調整することができる。トランジスタPFET1、NFET2及びNFET4に接続された更に2つの入力601及び604を設けて、電流センサ610及び電流−電圧変換器611の動作点を決定することができる。これは、漏れ電流及びビット線のバイアス電圧を調整するために必要なバイアス電流を補償することを可能にする。従って、入力601及び604は、それぞれ、漏れ電流耐性、及び、測定回路、例えば電流センサ610の動作点を調整するための、第2及び第3の調整回路と考えることができる。
【0037】
読出し電流がビット線を通って流れると、これはトランジスタPFET4のゲートを制御し、その結果、点615において、電圧が、読出しSRAMセルに格納されている論理「1」を示すVDDになる。
【0038】
論理「1」は、出力ラッチ612をイネーブルにする信号が入力603において提供された場合にのみ出力ラッチ612に伝送される。出力ラッチ612の入力603は、例えば、SRAMセルの読出しのための同じ(又は反転)ワード線信号により作動することができる。
【0039】
従って、入力603は、測定回路をイネーブル又はディスエーブルにする構成回路として作用することができる。
【0040】
論理「1」は、出力ラッチ612に格納され、ラッチの反転出力608によって更なる処理のために提供され得る。従って、出力ラッチ612は、例えば、メモリ回路として作用し、発生器からの出力信号を格納する。
【0041】
読出しサイクルは、入力607及び609上の高パルス、並びに対応する入力605上の低パルスで開始することができる。パルスは、NFET5をオンにし、PFET6をオフにし、出力608を初期化してVDDにする。入力605上のパルスは、PFET3をオンにし、614における電位を初期化してVDDにする。リセット相の後、入力603が高から低へ切り替わり、PFET5をオンにする。これは電流−電圧変換器611をイネーブルにする。反転ワード線信号を、この目的で入力603に印加することができる。
【0042】
NFET4は、電流シンクであり、入力604は、NFET4を通って流れることができる最大電流を定める。SRAMセル内容が「0」であれば、SRAMセルに流入する電流Iread(図7参照)は、「0」になる。従って、PFET4を通る電流は「0」になり、NFET4は、617における電位を接地に保つ。SRAMセル内容が「1」であれば、PFET2を通る電流は、NFET2を通る最大電流よりも大きくなり、617における電圧レベルは、VDDまで上昇する。
【0043】
617における電圧がインバータINVの切換え閾値に達したとき、出力ラッチ612の正帰還ループがイネーブルにされる。617における電位が上昇すると、出力608が接地に切り替わり、NFET3をオフにし、PFET7をオンにする。
【0044】
最終的に、603における電位は、切り替わって高に戻り、PFET5をオフにする。617における電位及び出力608における電位は、次の読出しサイクルが開始するまでラッチされる。
【0045】
図6による電流検知読出し増幅器は、付加的な読出しポートトランジスタが追加されるならば、8T SRAMセルによる多重読出しポート設計(>=2)を可能にすることができ、及び、6T SRAMセルを用いた二重読出しポート設計を可能にすることができる。具体的には、標準的な6T SRAMセルで、二重読出しポート設計を実装することができる。典型的には、6T SRAMセルの両方のビット線を差動電圧検知増幅器で評価しなければならない。本開示による電流検知読出し増幅器を用いると、6T SRAMセルの内容を1つのビット線のみを評価することによって読み出すことが可能であり得る。従って、各ビット線に独立した電流検知読出し増幅器を設けることができる、二重読出しポート設計が可能であり得る。6T SRAMセルに、2つの電流検知読出し増幅器のための2つの独立したワード線を設けることができる。具体的には、二重読出しポート設計は、SRAMコアの動作周波数を維持することを可能にし得る。動作周波数は、1GHzを上回ることができ、特に3GHzを上回ることができる。例えば、SRAMコアは、4GHzで動作することができる。
【0046】
図7は、ビット線に接続された電流センサを示す。少なくとも1つのSRAMセル720がビット線に接続される。ワード線721を用いて、SRAMセル720の内容を読み出すことができる。SRAMセル720が論理「1」を格納しているならば、電流Ireadは、SRAMセル720の読出しトランジスタを通ってビット線から接地まで流れる。必然的に、漏れ電流IleakがIread電流に付加されることになる。
【0047】
ビット線バイアス電圧を調整するために、電流IbiasがNFET7を通って流れる必要がある。それゆえ、検知電流Isenseは、Iread、Ileak及びIbiasの合計になる。
【0048】
入力701、702、703は、トランジスタPFET8、NFET7及びNFET8の動作点を調整するために用いられる。これは、一方でビット線のバイアス電圧を設定することを可能にする。他方で、電流IreadがSRAMセル720の読出しトランジスタを通って流れるならば、電流のみが出力722を介して伝送されることを保証することができる。具体的には、電流Ileakが電流Ireadとして間違われることを回避することができる。
【0049】
PFET8は、電流源として働くことができ、電圧はその入力701において、PFET8を通って流れる最大電流を定めることができる。NFET7は、ソースフォロワとして働くことができる。NFET7の入力702は、ビット線のバイアス電圧を定めることができる。ビット線は、NFET7のソースに接続される。NFET8は、電流シンクとして働き、703における電位は、小さい定電流Ibiasを定める。Ibiasは、VGS,NFET7を所定の値に設定する役割を果たすことができる。電流検知読出し増幅器の電流閾値は、入力701によって設定することができる。IsenseがIPFET9,maxを下回ると、電圧VPFET9は、VDDに近くなる。IsenseがImax,PFET9に達すると、電圧VPFET9は、降下してPFET9をオンにし、PFET9は、ビット線電圧をバイアス電圧にて保持するのに必要とされる電流を提供する。平衡電流Ireadは、PFET10にミラリングされる。PFET10のドレインは、出力722において提供される電流センサの電流出力である。
【0050】
図8は、上の図において、VDS,PFET8に応答したIsenseの進展の例を示す。インピーダンスは、IsenseがITHを超えたときに、rDS,linからrDS,satに切り替わる。ITHは、VGS,PFET8を介して、すなわち適切な電圧を入力701に印加することによって、調整することができる。下の図において、VPFET9がIsenseに対してプロットされる。(VDD−VPFET9)がVTH,PFET9に達したときに、トランジスタPFET9及びトランジスタPFET10は、オンになり、SRAMセルに格納されている論理「1」を示す電流が出力722において提供される。
【0051】
図9は、電圧読出しスキーム(破線)及び1つの実施形態による電流検知読出しスキーム(実線)について、SRAMエントリの数に対する平均電流消費Aを示す。
【0052】
SRAMエントリの数がn1=64ワードの場合、平均電流消費は、約40μAから約30μAまで、すなわちおよそ29パーセント削減することができる。SRAMエントリの数がn2=128ワードの場合、平均電流消費は、約50μAの上から30μAのわずか上まで、すなわちおよそ39パーセント削減することができる。SRAMエントリの数がn3=256ワードの場合、平均電流消費は、約70μAのわずか下から30μAの少し上まで、すなわちおよそ53パーセント削減することができる。SRAMエントリの数が高いほど、ビット線読出し電力を削減することができる。ビット線電力は、SRAMコアのサイズとはほぼ無関係であり得る。従って、電流検知スキームは、大型の高密度SRAMコアにとって魅力的であり得る。
【0053】
図10において、電流検知読出しスキーム(1001)を用いたSRAMコアのために必要とされる基板表面を、階層的電圧検知読出しスキーム(1002)を用いたSRAMコアと比較する。寸法Lは、例えば、10μmとすることができる。使用するSRAMコアの個々のSRAMセルは、電流検知読出しスキームが提供される場合、1つの均一な、例えば128×4ビットの、SRAMセルのブロック(横縞)として配置することができる。階層的電圧検知読出しスキーム(1002)が適用される場合、要求性能でのSRAMセルの適正な読出しを保証するために、ローカル読出し増幅器(市松模様)がSRAMコア領域内に必要とされ得る。1つのローカル読出し増幅器は、例えば32個のSRAMセルを受け持つ。
【0054】
ローカル読出し増幅器の実装は、SRAMセルとは異なるレイアウト規則に応じなければならない場合がある。例えば、提示(exposition)のためのより大きい安全マージンが必要であり得る。
【0055】
従って、SRAMセルとローカル読出し増幅器との間のインタフェースにおいて、付加的な表面の消費に至るインタフェースセル(薄い網掛け)が必要になり得る。
【0056】
付加的なインタフェースセルを排除することで、SRAMコアの歩留まり及び/又は性能を改善することができる。
【0057】
電圧検知スキームの代わりに電流検知読出しスキームを使用することで、SRAMコアのSRAMセル密度、すなわち所与の表面ユニット当たりの基板上のSRAMセルの数を、SRAMコアが8T SRAMセルに基づく場合には、15パーセントを超えて、好ましくは20パーセントを超えて増大することができ、SRAMコアが6T SRAMセルに基づく場合には、好ましくは25パーセントを超えて、より好ましくは30パーセントを超えて、より好ましくは35パーセントを超えて、増大させることができる。
【0058】
本発明の種々の実施形態の説明を、例証を目的として提示してきたが、網羅的であることも又は開示された実施形態に限定されることも意図していない。説明された実施形態の範囲及び思想から逸脱することなく、多くの修正及び変形が当業者には明らかとなるであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、若しくは市場で見いだされる技術に対する技術的改善を最も良く説明するために、又は当業者が本明細書で開示された実施形態を理解することを可能にするために、選択した。本発明をその特定の例示的な実施形態を参照して示し且つ説明したが、そこで形態及び詳細における種々の変更を添付の特許請求の範囲及びその均等の範囲によって定義された本発明の思想及び範囲から逸脱することなく行うことができることが、当業者には理解されるであろう。
【符号の説明】
【0059】
101、301、401:電子回路
102:グローバルビット線
103:予備充電回路
104:電界効果型トランジスタ(FET)
105:漏れ補償ユニット
106、303、406:キャパシタンス
302、405:ビット線
402、720:SRAMセル
304、403、613:電流検知読出し増幅器
404、721:ワード線
407:電流検出器
408:電圧源
409:増幅器
410:ビット線電圧
411:電圧信号
601、602、603、604、606、701、702、703:入力
605、607、609:リセット入力
608、722:出力
610:電流センサ
611:電流−電圧変換器
612:出力ラッチ
1001:電流検知読出しスキーム
1002:階層的電圧検知読出しスキーム
SC:SRAMセル
LE:ローカル読出し増幅器
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
【国際調査報告】