特表2018-537860(P2018-537860A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特表2018-537860可変ゲート長の垂直電界効果トランジスタ構造及びその製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2018-537860(P2018-537860A)
(43)【公表日】2018年12月20日
(54)【発明の名称】可変ゲート長の垂直電界効果トランジスタ構造及びその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20181122BHJP
   H01L 29/78 20060101ALI20181122BHJP
   H01L 21/8234 20060101ALI20181122BHJP
   H01L 27/088 20060101ALI20181122BHJP
【FI】
   H01L29/78 301X
   H01L29/78 301C
   H01L27/088 C
   H01L27/088 E
   H01L27/088 B
【審査請求】未請求
【予備審査請求】未請求
【全頁数】20
(21)【出願番号】特願2018-529045(P2018-529045)
(86)(22)【出願日】2016年12月9日
(85)【翻訳文提出日】2018年6月4日
(86)【国際出願番号】IB2016057484
(87)【国際公開番号】WO2017103752
(87)【国際公開日】20170622
(31)【優先権主張番号】14/970,624
(32)【優先日】2015年12月16日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】アンダーソン、ブレント、アラン
(72)【発明者】
【氏名】ノヴァク、エドワード
【テーマコード(参考)】
5F048
5F140
【Fターム(参考)】
5F048AC01
5F048BB01
5F048BB03
5F048BB09
5F048BB11
5F048BC18
5F048BD07
5F140AA00
5F140AB01
5F140AC01
5F140BA01
5F140BA05
5F140BA06
5F140BA07
5F140BA09
5F140BB04
5F140BD01
5F140BD07
5F140BD11
5F140BD13
5F140BE09
5F140BE10
5F140BF01
5F140BF05
5F140BF07
5F140BF10
5F140BF54
5F140BG08
5F140BG09
5F140BG11
5F140BG12
5F140BG14
5F140CC03
5F140CC08
(57)【要約】
【課題】電界効果トランジスタ(FET)構造体の作製方法を提供する。
【解決手段】垂直FET構造体の作製方法は、半導体基板上の第一垂直FETの上にゲートを堆積する前に、該半導体基板上の第一垂直FETの上に第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直FETの上にゲートを堆積する前に、該半導体基板上の第二垂直FETの上に第二層を堆積するステップをさらに含む。本方法は、第一垂直FET上の第一層を、第二垂直FET上の第二層よりも低い高さにエッチングするステップをさらに含む。本方法は、第一垂直FETおよび第二垂直FET両方の上にゲート材料を堆積するステップをさらに含む。本方法は、第一垂直FETおよび第二垂直FET両方の上のゲート材料を同一平面内の高さにエッチングするステップをさらに含む。
【選択図】図2
【特許請求の範囲】
【請求項1】
半導体基板上に形成された第一垂直電解効果トランジスタ(FET)と、前記半導体基板上に形成された第二垂直FETとを含む、
半導体構造体であって、
前記第一垂直FETは、前記第二垂直FETのゲート高さと同一平面内にあるゲート高さを有し、
前記第一垂直FETは、前記第一垂直FET上のゲートの下方に第一層を含み、
前記第二垂直FETは、前記第二垂直FET上のゲートの下方に第二層を含み、
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、第一半導体材料から成り、
前記第二垂直FET上の前記ゲートの下方の前記層は、前記第一垂直FET上の前記ゲートの下方の前記層と同一平面内にはなく、
前記第一垂直FET上の前記ゲートの底面は、前記第二垂直FET上の前記ゲートの底面と同一平面内にはない、
構造体。
【請求項2】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、ソースを含み、前記第一垂直FETの前記ゲートの下の前記ソースの最上面と前記第二垂直FETの前記ゲートの下の前記ソースの最上面とは同一平面内にはない、請求項1に記載の構造体。
【請求項3】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下の前記第二層は、ドレインを含み、前記第一垂直FETの前記ゲートの下の前記ドレインの最上面と前記第二垂直FETの前記ゲートの下の前記ドレインの最上面とは同一平面内にはない、請求項1に記載の構造体。
【請求項4】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、スペーサを含み、前記第一垂直FETの前記スペーサと前記第二垂直FETの前記スペーサとは厚さが異なる、請求項1に記載の構造体。
【請求項5】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、高K誘電体を含み、前記第一垂直FETの前記高K誘電体と前記第二垂直FET上の前記高K誘電体とは厚さが異なる、請求項1に記載の構造体。
【請求項6】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、高K誘電体を含み、前記第一垂直FETの前記高K誘電体は垂直部分と水平部分とを含み、前記第二垂直FET上の前記高K誘電体は垂直部分を含む、請求項1に記載の構造体。
【請求項7】
半導体基板上に形成された第一垂直電解効果トランジスタ(FET)と、前記半導体基板上に形成された第二垂直FETとを含む、
半導体構造体であって、
前記第一垂直FETは、前記第二垂直FETのゲート高さと同一平面内にはないゲート高さを有し、
前記第一垂直FETは、前記第一垂直FET上のゲートの上方に第一層を含み、
前記第二垂直FETは、前記第二垂直FET上のゲートの上方に第二層を含み、
前記第一垂直FET上の前記ゲートの底面は、前記第二垂直FET上の前記ゲートの底面と同一平面内にある、
構造体。
【請求項8】
前記第一垂直FET上の前記ゲートの上方の前記第一層および前記第二垂直FET上の前記ゲートの上方の前記第二層は、スペーサを含み、前記第一垂直FETの前記スペーサと前記第二垂直FETの前記スペーサとは厚さが異なる、請求項7に記載の構造体。
【請求項9】
垂直電解効果トランジスタ(FET)構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直FETの上にゲートを堆積する前に、前記半導体基板上の前記第一垂直FETの上に第一層を堆積するステップと、
前記半導体基板上の第二垂直FETの上にゲートを堆積する前に、前記半導体基板上の前記第二垂直FETの上に第二層を堆積するステップと、
前記第一垂直FET上の前記第一層を、前記第二垂直FET上の前記第二層よりも低い高さにエッチングするステップと、
前記第一垂直FETおよび前記第二垂直FET両方の上にゲート材料を堆積するステップと、
前記第一垂直FETおよび前記第二垂直FET両方の前記ゲート材料を同一平面内の高さにエッチングするステップと、
を含む、方法。
【請求項10】
前記第一層および前記第二層がソースを含む、請求項9に記載の方法。
【請求項11】
前記第一層および前記第二層がドレインを含む、請求項9に記載の方法。
【請求項12】
前記第一層および前記第二層がスペーサを含む、請求項9に記載の方法。
【請求項13】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第一層を除去するために前記第一層をエッチングするステップを含む、請求項12に記載の方法。
【請求項14】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第二層と対照して、スペーサ層の一部を除去するために前記第一層をエッチングするステップを含む、請求項12に記載の方法。
【請求項15】
前記第一層および前記第二層が、高Kゲート誘電体を含む、請求項9に記載の方法。
【請求項16】
前記第一層および前記第二層が、垂直部分および水平部分を含む、請求項15に記載の方法。
【請求項17】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第一層の前記水平部分を除去するために前記第一層をエッチングするステップを含む、請求項16に記載の方法。
【請求項18】
前記第一垂直FET上の前記層をエッチングするステップが、前記第一層の前記水平部分の一部を除去するため前記層をエッチングするステップを含む、請求項16に記載の方法。
【請求項19】
垂直電解効果トランジスタ(FET)構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直FETの上にゲート材料の第一層を堆積するステップと、
前記半導体基板上の第二垂直FETの上にゲート材料の第二層を堆積するステップと、
前記第一垂直FET上のゲート材料の前記第一層をエッチングするステップと、
前記第二垂直FET上のゲート材料の前記第二層をエッチングするステップと、
を含み、
前記第一層の底面と前記第二層の前記底面とは同一平面内にあり、
前記第一層のゲート材料の最上面と前記第二層のゲート材料の最上面とは同一平面内にはない、
方法。
【請求項20】
前記第一垂直FET上に第一スペーサ、および前記第二垂直FET上に第二スペーサを堆積するステップと、
前記第一スペーサおよび前記第二スペーサを同一平面内の高さにエッチングするステップと、
をさらに含む、請求項19に記載の方法。
【請求項21】
第一層および第二層を堆積するステップが、ゲート仕事関数金属およびゲート金属を堆積するステップを含む、請求項19に記載の方法。
【請求項22】
前記第一層をエッチングするステップが、前記ゲート金属の少なくとも一部をエッチングするステップを含む、請求項21に記載の方法。
【請求項23】
前記第一層をエッチングするステップおよび前記第二層をエッチングするステップが、前記ゲート仕事関数金属の少なくとも一部をエッチングするステップを含む、請求項21に記載の方法。
【請求項24】
前記第一層をエッチングするステップおよび前記第二層をエッチングするステップが、前記ゲート金属および前記ゲート仕事関数金属の少なくとも一部をエッチングするステップを含む、請求項21に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に半導体デバイスの分野に関し、さらに具体的には修正ゲート長の形成に関する。
【0002】
半導体デバイスの作製は、シリコン・ウエハなどの半導体基板中および基板上に電子部品を形成することを伴う。これらの電子部品は、1つ以上の導電層、1つ以上の絶縁層、および、特定の電気特性を達成するために半導体基板の部分の中に様々なドーパントを注入することによって形成されたドープ領域を含み得る。半導体デバイスは、誘電材料によって分離され、様々なレベルで介在し重なり合っているメタライズパターンとともに、トランジスタ、抵抗、コンデンサなどを含み、これらは半導体デバイスを相互接続して集積回路を形成する。
【0003】
金属酸化膜半導体電解効果トランジスタ(MOSFET:metal−oxide−semiconductor FET)などの電解効果トランジスタ(FET:field−effect transistor)は、広く使われている半導体デバイスである。一般に、FETは3つの電極(terminal)、すなわち、ゲート構造体(またはゲート・スタック)、ソース領域、およびドレイン領域を有する。いくつかの例において、半導体の本体を第四の電極(terminal)と見なしてよい。ゲート・スタックは、出力電流、すなわち、FETのチャネル部分中のキャリアの流れを、電場または磁場を介して制御するために使われる構造体である。基板のこのチャネル部分は、半導体デバイスがオンにされると導電性になる、半導体デバイスのソース領域とドレイン領域との間の領域である。ソース領域は、半導体デバイス中のドープされた領域で、ここから大多数のキャリアがチャネル部分の中に流入する。ドレイン領域は、このチャネル部分の終端に所在する、半導体デバイス中のドープされた領域であり、この中にソース領域からチャネル部分を通ってキャリアが流入し、このドレイン領域を通って半導体デバイスの外部に流出する。各電極(terminal)には、導電プラグまたはコンタクトが電気的に連結される。1つのコンタクトはソース領域に作られ、1つのコンタクトはドレイン領域に作られ、1つのコンタクトはゲート・スタックに作られる。
【0004】
多ゲート・デバイス、または複数ゲート電解効果トランジスタ(MuGFET:multiple gate field−effect transistor)とは、MOSFET(金属酸化膜半導体電解効果トランジスタ)を指し、これは単一のデバイス中に1つ以上のゲートを組み込んでいる。これら複数のゲートは、複数のゲート面が電気的に単一のゲートとしてふるまう単一のゲート電極によって、または独立したゲート電極によって制御されてよい。独立したゲート電極を用いる多ゲート・デバイスは、時として、多重独立ゲート電界効果トランジスタ(MIGFET:Multiple Independent Gate Field Effect Transistor)と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の諸実施形態は、複数のゲート長は、異なるIon(オン電流)対Ioff(オフ電流)のデバイスポイントを可能にする一般的な機能であると認識する。本発明の諸実施形態は、横方向トランジスタでは、より短いゲートによる不十分なIoffおよびより長いゲートによる接触抵抗の増加に起因して、7nmおよびそれを超えるノードで複数のゲート長をサポートするのは極めて困難であると認識する。本発明の諸実施形態は、垂直トランジスタへの移行が複数のゲート長をサポートする余地を可能にすると認識する。
【課題を解決するための手段】
【0006】
本発明の一態様は、電界効果トランジスタ(FET)構造体の作製方法を開示する。本方法は、半導体基板上の第一垂直FETの上にゲートを堆積する前に、該半導体基板上の第一垂直FETの上に第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直FETの上にゲートを堆積する前に、該半導体基板上の第二垂直FETの上に第二層を堆積するステップをさらに含む。本方法は、第一垂直FET上の第一層を、第二垂直FET上の第二層よりも低い高さにエッチングするステップをさらに含む。本方法は、第一垂直FETおよび第二垂直FET両方の上にゲート材料を堆積するステップをさらに含む。本方法は、第一垂直FETおよび第二垂直FET両方の上のゲート材料を同一平面内の高さにエッチングするステップをさらに含む。
【0007】
本発明の別の態様は、電界効果トランジスタ(FET)構造体の作製方法を開示する。本方法は、半導体基板上の第一垂直FETの上にゲート材料の第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直FETの上にゲート材料の第二層を堆積するステップをさらに含む。本方法は、該第一層の底面と第二層の底面とが同一平面内にあることをさらに含む。本方法は、第一垂直FET上のゲート材料の第一層をエッチングするステップをさらに含む。本方法は、第二垂直FET上のゲート材料の第二層をエッチングするステップをさらに含む。本方法は、該ゲート材料の第一層の最上面とゲート材料の第二層の最上面とが同一平面内にはないことをさらに含む。
【0008】
本発明の別の態様は、電界効果トランジスタ(FET)構造体を開示する。本FET構造体は、半導体基板上に形成された第一垂直電解効果トランジスタ(FET)および該半導体基板上に形成された第二垂直FETを含む。本構造体は、第二垂直FETのゲート高さと同一平面内のゲート高さを有する第一垂直FETをさらに含む。本構造体は、第一垂直FET上のゲートの下方に第一層を包含する該第一垂直FETをさらに含む。本構造体は、第二垂直FET上のゲートの下方に第二層を包含する該第二垂直FETをさらに含む。本構造体は、第一垂直FET上のゲートの下方の第一層および第二垂直FET上のゲートの下方の第二層が第一半導体材料から成ることをさらに含む。本構造体は、第二垂直FET上のゲートの下方の該層が、第一垂直FET上のゲートの下方の該層と同一平面内にはないことをさらに含む。本構造体は、第一垂直FET上のゲートの底面が、第二垂直FET上のゲートの底面と同一平面内にはないことをさらに含む。
【0009】
本発明の別の態様は、電界効果トランジスタ(FET)構造体を開示する。本FET構造体は、半導体基板上に形成された第一垂直電解効果トランジスタ(FET)および該半導体基板上に形成された第二垂直FETを含む。本構造体は、第二垂直FETのゲート高さと同一平面内にはないゲート高さを有する第一垂直FETをさらに含む。本構造体は、第一垂直FET上のゲートの上方に第一層を包含する第一垂直FETをさらに含む。本構造体は、第二垂直FET上のゲートの上方に第二層を包含する第二垂直FETをさらに含む。本構造体は、第一垂直FET上のゲートの底面が、第二垂直FET上のゲートの底面と同一平面内にあることをさらに含む。
【0010】
以下の詳細な説明は、例として示すものでありこれらだけに限定することは意図されていないが、添付の図面と組み合わせにおいて最善に理解されよう。
【図面の簡単な説明】
【0011】
図1】本発明の諸実施形態による、垂直トランジスタの断面図を表す。
図2図2Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図2Bは、本発明の諸実施形態による、底部S/Dがより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。
図3図3Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図3Bは、本発明の諸実施形態による、底部スペーサがより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。
図4図4Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図4Bは、本発明の諸実施形態による、HiKフットもしくはWF金属またはその両方がより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。
図5図5Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図5Bは、本発明の諸実施形態による、ゲート最上部もしくはWF金属またはその両方がより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。
【発明を実施するための形態】
【0012】
本明細書において請求対象の構造体および方法の詳細な実施形態を開示するが、但し、開示する実施形態は、様々な形態に具現化することが可能である請求対象の構造体および方法の単なる例示あることが理解されるものである。加えて、様々な実施形態に関連して示される諸例の各々も例示を意図したもので限定ではない。さらに、これらの図は必ずしも一定縮尺でなく、一部の特徴は特定の構成要素の細部を示すために誇張されることがある。したがって、本明細書で開示する特定の構造的および機能的な詳細は、限定としてではなく、単に、当業者が本開示の方法および構造体を様々に利用するための教示のための代表的なベースとして解釈されるべきである。
【0013】
本明細書中の「一実施形態」、「或る実施形態」、「例示の実施形態」などへの言及は、説明される実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が、必ずしもその特定の特徴、構造、または特性を含むわけではない。その上、かかる語句は必ずしも同一の実施形態に言及してはいない。さらに、或る実施形態に関連して特定の特徴、構造、または特性が説明される場合、明示で述べるかどうかにかかわらず、他の実施形態に関してもかかる特徴、構造、または特性が影響することは当業者の知識内であることを前提としている。
【0014】
以降で説明の目的で、用語「上部の」、「下部の」、「右の」、「左の」、「垂直な」、「水平な」、「最上部の」、「底部の」およびこれらの派生語は、描写図中の方位として本開示の構造体および方法に関係することになろう。用語「上に重なる」、「頂上に」、「上に」、「上に位置する」、または「頂上に位置する」は、第一構造体などの第一要素が、第二構造体などの第二要素の上に存在することを意味し、界面構造体などの介在要素が第一要素と第二要素との間に存在してもよい。用語「直接接触」は、第一要素と第二要素とが、これら2つの要素の界面に、いかなる導電層、絶縁層、または半導体層の介在もなく接続されていることを意味する。
【0015】
本発明の諸実施形態は、複数のゲート長は、異なるIon(オン電流)対Ioff(オフ電流)のデバイスポイントを可能にする一般的な機能であると認識する。本発明の諸実施形態は、横方向トランジスタでは、より短いゲートによる不十分なIoffおよびより長いゲートによる接触抵抗の増加に起因して、7nmおよびそれを超えるノードで複数のゲート長をサポートするのは極めて困難であると認識する。本発明の諸実施形態は、垂直トランジスタへの移行が複数のゲート長をサポートする余地を可能にすると認識する。
【0016】
本発明の諸実施形態の実装は様々な形態を取ることが可能で、例示的な実装の詳細を、図面を参照しながら以降に説明する。
【0017】
図1は、本発明による、垂直トランジスタ100の或る実施形態の断面図を表す。垂直トランジスタ100は、図示されているよりも多いまたは少ない層を含んでもよく、当該技術分野で知られた一般的な垂直トランジスタを代表して示されている。いくつかの実施形態において、垂直トランジスタ100は、単一ゲート設計、複数ゲート設計、またはラップアラウンド・ゲート設計を含んでよい。層102は、構造体の基部を表す。いくつかの実施形態では、層102は、シリコン・ウエハまたは当該技術分野で既知の任意の他の基部構造体であってよい。層104は、垂直トランジスタ100の底部ソースまたはドレインに相当する。いくつかの実施形態では、チャネル(例えばチャネル114)を横切る流れの所望の方向の如何によって、垂直トランジスタ100の設計者は、垂直トランジスタ100の底部にソースもしくはドレインを必要とし得る。或る実施形態において、層104は、高濃度にドープされたソースもしくはドレインであってよい。層120は、デバイスの極性と同じドーピング極性を有する第一半導体層材料で構成することが可能である。いくつかの例において、ソース/ドレイン層(例えば層120)は、いくつかのベース半導体材料およびドーパントを含んでよい。例えば、層120は、シリコン、テルル、セレン、または他のn型ドーピング材料を含んでよい。別の例では、層120は、p型ドーピング材料を含むことが可能である。さらに別の例では、層120は、イオン注入などの従来式の方法、または当業者に既知の任意の他の方法を使ってドーピングしてよい。
【0018】
層106は、短絡を防止するために、ゲートを底部ソースもしくはドレインから絶縁するために用いられる底部スペーサであってよい。或る例において、スペーサは、SiN(窒化ケイ素)、窒化化合物誘電材料、またはSiOなどの酸化物などの誘電材料とすることができる。いくつかの実施形態において、層106は、より薄小にエッチングすること、または堆積しないことが可能で、これにより、ゲート長(例えばゲート112)の増長が可能になり得る。いくつかの実施形態では、層108は、HiK(高K)誘電体(例えば、高K誘電体は、化学的気相堆積(CVD:chemical vapor deposition)、原子層堆積(ALD:atomic layer deposition)、物理的気相堆積(PVD:physical vapor deposition)、または他の同様な堆積方法によって堆積することができる)であってよい。HiK材料のいくつかの例には、HfO、ZrO、AL、TiO、LaAlO、HfSiO、Yなどが含まれてよい。いくつかの実施形態では、層108は、層108の底部部分を低減または除去するためにエッチングされてよい。いくつかの実施形態では、垂直トランジスタ100は、層108とチャネル114との間に、例えば層110などの追加ゲート誘電体を含めることが可能である。或る例では、層110は、SiN(窒化ケイ素)、窒化化合物誘電材料、またはSiOなどの酸化物などの誘電材料を含んでよい。
【0019】
いくつかの実施形態において、ゲート112は、仕事関数金属および低抵抗金属を含むことができる。或る例において、仕事関数金属は、ゲート112の内部表面を構成することができ、ゲート112は、108のHiK層に接触している。いくつかの実施形態では、ゲート112は、望ましいゲート高さに達するまでエッチングされてよい。ゲート112中で利用される材料のいくつかの例には、TiN、W、Ta、TaN、Auなどが含まれてよい。ゲート112中で用いられる仕事関数金属の例には、TiN、TiC、TiAlCなどが含まれてよい。
【0020】
いくつかの実施形態において、チャネル114は、垂直トランジスタ100のソースとドレインと(例えば、層104と層120と)の間の高導電性の領域である。いくつかの実施形態では、チャネル114は、SiGe、GaAs、InAs、もしくはInGaAsなどの合金、または当該技術分野で広く使われる別のIV族半導体などの材料を用いた低バンドギャップチャネルとすることができる。様々な実施形態において、層116は、層106と類似の最上部スペーサである。或る例において、層116は、SiN(窒化ケイ素)、窒化化合物誘電材料、またはSiOのような酸化物などの誘電材料を含んでよい。いくつかの実施形態では、層120は、高濃度にドープされたソースまたはドレインなどの最上部ソースもしくはドレインである。層120は、デバイスの極性と同じドーピング極性の第一半導体層材料で構成することが可能である。例えば、層120は、シリコン、テルル、セレン、または他のn型ドーピング材料を含んでよい。別の例では、層120はp型ドーピング材料を含むことが可能である。さらに別の例では、層120は、イオン注入などの従来式の方法、または当業者に既知の任意の他の方法を使ってドープされてよい。或る例において、層104はソースであり、したがって、層120はドレインである。別の例では、層104はドレインであり、したがって、層120はソースである。様々な実施形態において、層122は、垂直トランジスタ100中で、ソースを、ゲート(例えばゲート112)およびチャネル(例えばチャネル114)の上方に包含できるようにする、SiNまたはSi0などの誘電材料である。
【0021】
図2Aおよび2Bは、同一のウエハ上に配置されたデバイス200および250を表す。図2Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図2Bは、本発明の諸実施形態による、底部S/Dがより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング(RIE:reactive ion etching)、または当業者に既知の他の方法を用いて行えばよい。
【0022】
図2Aは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図2Aは、垂直トランジスタ100の一般的表現であり得る。図2Aは、基部202を含み、これは垂直トランジスタがその上に構築される(例えばシリコン)半導体基板である。また、図2Aは、垂直トランジスタ204内に配置された底部ソースもしくはドレイン、および最上層206中に配置された最上部ソースもしくはドレインを含む。図2Aは、図1の層106に対応する底部スペーサ208を含む。図2Aは、図1中の層108に対応するHiKゲート誘電材料210、図1中のゲート112に対応するゲートWF(work function(仕事関数))金属212およびゲート金属214、ならびに、図1中の層116に対応する最上部スペーサ216をさらに含む。
【0023】
図2Bは、標準的な垂直トランジスタ(例えば、図2Aの200)と、ゲート長を調整するために修正された垂直トランジスタ(例えば、図2Bの250)との間の違いを示す断面図を表す。図2Bでは、垂直トランジスタ254の底部部分に示され、また図1の層104に対応する、底部ソースもしくはドレインは、いろいろな長さにエッチングすることが可能である。或る例において、図2Aのデバイス200はマスクされて、図2Bのデバイス250が選択的にエッチングされる。選択的エッチングの前に、図2Aのデバイス200をマスクすることによって、デバイス250がエッチングされる一方で、デバイス200は変わらない。底部ソースもしくはドレイン(例えば、垂直トランジスタ254の低部部分)をエッチングすることによって、図2Bに対する全体的高さを図2Aと同じに保ちながら(例えば、ゲート金属の最上面214と264の最上面とを同一平面内にして)、ゲート長を延長することが可能である。或る実施形態において、デバイス250の底部ソースもしくはドレインが選択的にエッチングされる。スペーサおよびHiKゲート誘電体が加えられた後、次いで、デバイス200および250両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス250に対しより長いゲートをもたらす。
【0024】
或る例において、垂直トランジスタ254の底部ソースもしくはドレインは、垂直トランジスタ204の底部ソースもしくはドレインに比べより低背にエッチングされている。底部スペーサ258が、PVD、CVDなど、材料をウエハ上に成長させる、塗布する、または別途に移送する工程を介して、図2A中の底部スペーサ208と同じ量で加えられる。HiKゲート誘電体260が、図2A中のHiKゲート誘電体210と同様に加えられるが、但し、HiKゲート誘電体260およびHiKゲート誘電体210は同一平面レベルにエッチングされる。或る例では、HiKゲート誘電体210およびHiKゲート誘電体260は、デバイス200および250に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。ゲートWF金属262およびゲート金属264が、図2A中のゲートWF金属212およびゲート金属214と同じ仕方で加えられるが、但し、ゲートWF金属212とゲートWF金属262とは同一平面レベルにエッチングされる。或る例では、ゲートWF金属212およびゲートWF金属262は、デバイス200および250に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ266が、図2A中の最上部スペーサ216におけるように、ゲートの最上部を覆うために加えられるが、但し、最上部スペーサ216と最上部スペーサ266とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ216および最上部スペーサ266は、デバイス200および250に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層256は、図2B中の最上部ソースもしくはドレインを示し、この層は図2A中の最上層206と同じサイズである。
【0025】
図3Aおよび3Bは、同一のウエハ上に配置されたデバイス300および350を表す。図3Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図3Bは、本発明の諸実施形態による、底部スペーサがより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング(RIE)または当業者に既知の他の方法を用いて行えばよい。
【0026】
図3Aは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図3Aは、垂直トランジスタ100の一般的表現であり得る。図3Aは、基部302を含み、これは垂直トランジスタがその上に構築される(例えばシリコン)半導体基板である。また、図3Aは、垂直トランジスタ304内に配置された底部ソースもしくはドレイン、および最上層306中に配置された最上部ソースもしくはドレインを含む。図3Aは、図1の層106に対応する底部スペーサ308を含む。図3Aは、図1中の層108に対応するHiKゲート誘電体310、図1中のゲート112に対応するゲートWF(仕事関数)金属312およびゲート金属314、ならびに、図1中の層116に対応する最上部スペーサ316をさらに含む。
【0027】
図3Bは、標準的な垂直トランジスタ(例えば、図3Aのデバイス300)と、ゲート長を調整するために修正された垂直トランジスタ(例えば、図3Bのデバイス350)との間の違いを示す断面図を表す。図3Bにおいて、垂直トランジスタ354の底部部分に示され、また図1の層104に対応する底部ソースもしくはドレインは、図3Aにおけるのと同じサイズに維持される。或る実施形態において、底部スペーサをエッチングすることによって(例えば、図3B中のスペーサまたは図1中の層106を完全に除去するように、底部スペーサがエッチングされてしまっているので該スペーサが図示されていない)、図3Bに対する全体的高さを図3Aと同じに保ちながら、ゲート長を延長することが可能である。或る実施形態では、図3B中のデバイス350の底部スペーサはより多くエッチングされる。或る例において、図3Aのデバイス300の底部スペーサ(例えば、底部スペーサ308)はマスクされて、図3Bのデバイス350が選択的にエッチングされる。選択的エッチングの前に、図3Aのデバイス300をマスクすることによって、デバイス350がエッチングされる一方、デバイス300は変わらない。底部スペーサ(例えば、底部スペーサ358)をエッチングすることによって、図3Bに対する全体的高さを図3Aと同じに保ちながら(例えば、ゲート金属314と364との最上部とを同一平面内にして)、ゲート長を延長することが可能である。或る実施形態において、図3B、デバイス350の底部スペーサは選択的にエッチングされる。次いで、デバイス300および350両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス350に対しより長いゲートをもたらす。
【0028】
或る例において、底部スペーサ358は、底部スペーサ308と比べより低背にエッチングされている。別の例では、底部スペーサ358を加えなくてもよく、または底部スペーサ358は、底部スペーサ358が完全に除去されるように(例えばRIEエッチングで)エッチングされる。HiKゲート誘電体360が、図3A中のHiKゲート誘電体310と同じ様に加えられるが、但し、HiKゲート誘電体360とHiKゲート誘電体310とは同一平面レベルにエッチングされる。或る例では、HiKゲート誘電体310およびHiKゲート誘電体360は、デバイス300および350に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。ゲートWF金属362およびゲート金属364が、図3A中のゲートWF金属312およびゲート金属314と同じ仕方で加えられるが、但し、ゲートWF金属312とゲートWF金属362とは同一平面レベルにエッチングされる。或る例では、ゲートWF金属312およびゲートWF金属362は、デバイス300および350に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ366が、ゲートの最上部を覆うために、図3A中の最上部スペーサ316におけるのと同じ方法で加えられるが、但し、最上部スペーサ316と最上部スペーサ366とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ316および最上部スペーサ366は、デバイス300および350に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層356は、図3B中の最上部ソースもしくはドレインを示し、該層は図3A中の最上層306と同じサイズである。
【0029】
図4Aおよび4Bは、同一のウエハ上に配置されたデバイス400および450を表す。図4Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図4Bは、本発明の諸実施形態による、HiKゲート誘電体がより長い期間エッチングされた垂直トランジスタの4分の1の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング(RIE)、または当業者に既知の他の方法を用いて行えばよい。
【0030】
図4Aは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図4Aは、垂直トランジスタ100の一般的表現であり得る。図4Aは、基部402を含み、これは垂直トランジスタがその上に構築される(例えばシリコン)半導体基板である。また、図4Aは、垂直トランジスタ404内に配置された底部ソースもしくはドレイン、および最上層406中に配置された最上部ソースもしくはドレインを含む。図4Aは、図1の層106に対応する底部スペーサ408を含む。図4Aは、図1中の層108に対応するHiKゲート誘電体410、図1中のゲート112に対応するゲートWF(仕事関数)金属412およびゲート金属414、ならびに、図1中の層116に対応する最上部スペーサ416をさらに含む。
【0031】
図4Bは、標準的な垂直トランジスタ(例えば、図4Aのデバイス400)と、ゲート長を調整するために修正されたトランジスタ(例えば、図4Bのデバイス450)との間の違いを示す断面図を表す。図4Bにおいて、垂直トランジスタ454の底部部分に示され、また図1の層104に対応する底部ソースもしくはドレインは、図4Aにおけるのと同じサイズに維持される。底部スペーサ458が、図4A中の底部スペーサ408と同じ量で加えられる。或る実施形態において、HiKゲート誘電体(例えば、図4B中のHiKゲート誘電体460または図1中の層108)をエッチングすることによって、図4Bに対する全体的高さを図4Aと同じに保ちながらゲート長を延長することが可能である。或る実施形態では、図4BのHiKゲート誘電体はより多くエッチングされる。或る例において、図4Aのデバイス400のHiK誘電体(例えばHiK誘電材料410)はマスクされて、図4Bのデバイス450が選択的にエッチングされる。選択的エッチングの前に、図4Aのデバイス400をマスクすることによって、デバイス450がエッチングされる一方で、デバイス400は変わらない。HiKゲート誘電体(例えばHiKゲート誘電体460)をエッチングすることによって、図4Bに対する全体的高さを図4Aと同じに保ちながら(例えば、ゲート金属414と464との最上部を同一平面内にして)、ゲート長を延長することが可能である。或る実施形態において、図4Bのデバイス450のHiKゲート誘電体は選択的にエッチングされる。次いで、デバイス400および450両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス450に対しより長いゲートをもたらす。
【0032】
或る例において、HiKゲート誘電体460は、HiKゲート誘電体410と比べより低背にエッチングされている。別の例では、HiKゲート誘電体460は加えなくてもよく、またはHiKゲート誘電体460の底部部分が完全に除去されるようにエッチングされてもよい。ゲートWF金属462およびゲート金属464が、図4A中のゲートWF金属412およびゲート金属414と同じ仕方で加えられるが、但し、ゲートWF金属412とゲートWF金属462とは同一平面レベルにエッチングされる。或る例では、ゲートWF金属412およびゲートWF金属462は、デバイス400および450に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ466が、ゲートの最上部を覆うために、図4A中の最上部スペーサ416におけるのと同じ方法で加えられるが、但し、最上部スペーサ416と最上部スペーサ466とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ416および最上部スペーサ466は、デバイス400および450に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層456は、図4B中の最上部ソースもしくはドレインを示し、該層は図4A中の最上層406と同じサイズである。
【0033】
図5Aおよび5Bは、同一のウエハ上に配置されたデバイス500および550を表す。図5Aは、本発明の或る実施形態による、垂直トランジスタの4分の1の断面図を表す。図5Bは、本発明の諸実施形態による、ゲート金属がより長い時間エッチングされた垂直トランジスタの4分の1の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング(RIE)、または当業者に既知の他の方法を用いて行えばよい。
【0034】
図5Aは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図5Aは、垂直トランジスタ100の一般的表現であり得る。図5Aは、基部502を含み、これは垂直トランジスタがその上に構築される(例えばシリコン)半導体基板である。また、図5Aは、垂直トランジスタ504内に配置された底部ソースもしくはドレイン、および最上層506中に配置された最上部ソースもしくはドレインを含む。図5Aは、図1の層106に対応する底部スペーサ508を含む。図5Aは、図1中の層108に対応するHiKゲート誘電体510、図1中のゲート112に対応するゲートWF(仕事関数)金属512およびゲート金属514、ならびに、図1中の層116に対応する最上部スペーサ516をさらに含む。
【0035】
図5Bは、標準的な垂直トランジスタ(例えば、図5Aのデバイス500)と、ゲート長を調整するために修正されたトランジスタ(例えば、図5Bのデバイス550)との間の違いを示す断面図を表す。図5Bでは、垂直トランジスタ554の底部部分に示され、また図1の層104に対応する底部ソースもしくはドレインは、図5Aにおけるのと同じサイズに維持される。底部スペーサ558が、図5A中の底部スペーサ508と同じ量で加えられる。HiKゲート誘電体560が、図5A中のHiKゲート誘電体510と同じ様に加えられる。或る実施形態において、ゲートWF金属(例えば、図5B中のゲートWF金属562または図1中のゲート112)もしくはゲート金属(例えば、図5B中のゲート金属564または図1中のゲート112)またはその両方をエッチングすることによって、図5Bに対する全体的高さを図5Aと同じに保ちながら、ゲート長を短縮することができる。或る実施形態では、図5BのゲートWF金属562もしくはゲート金属564またはその両方はより多くエッチングされる。或る例において、図5Aのデバイス500のゲートWF金属もしくはゲート金属またはその両方(例えば、ゲートWF金属512もしくはゲート金属514またはその両方)はマスクされて、図5Bのデバイス550が選択的にエッチングされる。選択的エッチングの前に、図5Aのデバイス500をマスクすることによって、デバイス550がエッチングされる一方、デバイス500は変わらない。ゲートWF金属もしくはゲート金属またはその両方(例えば、ゲートWF金属562もしくはゲート金属564またはその両方)をエッチングすることによって、図5Bに対する全体的高さを図5Aと同じに保ちながら(例えば、ゲート金属514と564との最上部を同一平面内にして)、ゲート長を短縮することが可能である。
【0036】
或る例において、ゲート金属564は、ゲート金属514と比べより低背にエッチングされている。別の例では、ゲートWF金属562は、ゲートWF金属512と比べより低背にエッチングされている。さらに別の例では、ゲート金属564およびゲートWF金属562の両方がより低背にエッチングされている。最上部スペーサ566が、ゲートの最上部を覆うために、図5A中の最上部スペーサ516におけるのと同じ方法で加えられるが、但し、最上部スペーサ516と最上部スペーサ566とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ516および最上部スペーサ566は、デバイス500および550に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層556は、図5B中の最上部ソースもしくはドレインを示し、該層は図5A中の最上層506と同じサイズである。
【0037】
本発明の様々な実施形態の説明は例示の目的で提示されたものであり、網羅的であることも、または開示された実施形態に限定することも意図されていない。当業者には、本発明の範囲および趣旨から逸脱することのない多くの変更および変形が明白であろう。本明細書で使われた用語は、諸実施形態の原理、実際上の応用、または市販の技術に対する技術的な改良を最善に説明し、他の当業者が本明細書に開示された諸実施形態を理解できるように、選択されたものである。
図1
図2
図3
図4
図5
【手続補正書】
【提出日】2018年8月23日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上に形成された第一垂直電解効果トランジスタ(FET)と、前記半導体基板上に形成された第二垂直FETとを含む、
半導体構造体であって、
前記第一垂直FETは、前記第二垂直FETのゲート高さと同一平面内にあるゲート高さを有し、
前記第一垂直FETは、前記第一垂直FET上のゲートの下方に第一層を含み、
前記第二垂直FETは、前記第二垂直FET上のゲートの下方に第二層を含み、
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、第一半導体材料から成り、
前記第二垂直FET上の前記ゲートの下方の前記層は、前記第一垂直FET上の前記ゲートの下方の前記層と同一平面内にはなく、
前記第一垂直FET上の前記ゲートの底面は、前記第二垂直FET上の前記ゲートの底面と同一平面内にはない、
構造体。
【請求項2】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、ソースを含み、前記第一垂直FETの前記ゲートの下の前記ソースの最上面と前記第二垂直FETの前記ゲートの下の前記ソースの最上面とは同一平面内にはない、請求項1に記載の構造体。
【請求項3】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下の前記第二層は、ドレインを含み、前記第一垂直FETの前記ゲートの下の前記ドレインの最上面と前記第二垂直FETの前記ゲートの下の前記ドレインの最上面とは同一平面内にはない、請求項1に記載の構造体。
【請求項4】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、スペーサを含み、前記第一垂直FETの前記スペーサと前記第二垂直FETの前記スペーサとは厚さが異なる、請求項1に記載の構造体。
【請求項5】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、高K誘電体を含み、前記第一垂直FETの前記高K誘電体と前記第二垂直FET上の前記高K誘電体とは厚さが異なる、請求項1に記載の構造体。
【請求項6】
前記第一垂直FET上の前記ゲートの下方の前記第一層および前記第二垂直FET上の前記ゲートの下方の前記第二層は、高K誘電体を含み、前記第一垂直FETの前記高K誘電体は垂直部分と水平部分とを含み、前記第二垂直FET上の前記高K誘電体は垂直部分を含む、請求項1に記載の構造体。
【請求項7】
半導体基板上に形成された第一垂直電解効果トランジスタ(FET)と、前記半導体基板上に形成された第二垂直FETとを含む、
半導体構造体であって、
前記第一垂直FETは、前記第二垂直FETのゲート高さと同一平面内にはないゲート高さを有し、
前記第一垂直FETは、前記第一垂直FET上のゲートの上方に第一層を含み、
前記第二垂直FETは、前記第二垂直FET上のゲートの上方に第二層を含み、
前記第一垂直FET上の前記ゲートの底面は、前記第二垂直FET上の前記ゲートの底面と同一平面内にある、
構造体。
【請求項8】
前記第一垂直FET上の前記ゲートの上方の前記第一層および前記第二垂直FET上の前記ゲートの上方の前記第二層は、スペーサを含み、前記第一垂直FETの前記スペーサと前記第二垂直FETの前記スペーサとは厚さが異なる、請求項7に記載の構造体。
【請求項9】
垂直電解効果トランジスタ(FET)構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直FETの上にゲートを堆積する前に、前記半導体基板上の前記第一垂直FETの上に第一層を堆積するステップと、
前記半導体基板上の第二垂直FETの上にゲートを堆積する前に、前記半導体基板上の前記第二垂直FETの上に第二層を堆積するステップと、
前記第一垂直FET上の前記第一層を、前記第二垂直FET上の前記第二層よりも低い高さにエッチングするステップと、
前記第一垂直FETおよび前記第二垂直FET両方の上にゲート材料を堆積するステップと、
前記第一垂直FETおよび前記第二垂直FET両方の前記ゲート材料を同一平面内の高さにエッチングするステップと、
を含む、方法。
【請求項10】
前記第一層および前記第二層がソースを含む、請求項9に記載の方法。
【請求項11】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第一層を除去するために前記第一層をエッチングするステップを含む、請求項10に記載の方法。
【請求項12】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第二層と対照して、スペーサ層の一部を除去するために前記第一層をエッチングするステップを含む、請求項10に記載の方法。
【請求項13】
前記第一層および前記第二層が、高Kゲート誘電体を含む、請求項9に記載の方法。
【請求項14】
前記第一層および前記第二層が、垂直部分および水平部分を含む、請求項13に記載の方法。
【請求項15】
前記第一垂直FET上の前記第一層をエッチングするステップが、前記第一層の前記水平部分を除去するために前記第一層をエッチングするステップを含む、請求項14に記載の方法。
【請求項16】
前記第一垂直FET上の前記層をエッチングするステップが、前記第一層の前記水平部分の一部を除去するため前記層をエッチングするステップを含む、請求項14に記載の方法。
【請求項17】
垂直電解効果トランジスタ(FET)構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直FETの上にゲート材料の第一層を堆積するステップと、
前記半導体基板上の第二垂直FETの上にゲート材料の第二層を堆積するステップと、
前記第一垂直FET上のゲート材料の前記第一層をエッチングするステップと、
前記第二垂直FET上のゲート材料の前記第二層をエッチングするステップと、
を含み、
前記第一層の底面と前記第二層の前記底面とは同一平面内にあり、
前記第一層のゲート材料の最上面と前記第二層のゲート材料の最上面とは同一平面内にはない、
方法。
【国際調査報告】