特表 2021-502949 転写可能薄膜層を製造するためのプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2021-502949(P2021-502949A)

(43)【公表日】2021年2月4日

(54)【発明の名称】転写可能薄膜層を製造するためのプロセス

(51)【国際特許分類】

   C30B 29/06 20060101AFI20210108BHJP

   C30B 25/20 20060101ALI20210108BHJP

   C30B 33/06 20060101ALI20210108BHJP

   C30B 25/16 20060101ALI20210108BHJP

   C23C 16/01 20060101ALI20210108BHJP

   C23C 16/24 20060101ALI20210108BHJP

   C23C 16/50 20060101ALI20210108BHJP

   C23C 16/02 20060101ALI20210108BHJP

   H01L 21/205 20060101ALI20210108BHJP

   H01L 21/20 20060101ALI20210108BHJP

   H01L 21/02 20060101ALI20210108BHJP

【ＦＩ】

   C30B29/06 504K

   C30B25/20

   C30B33/06

   C30B25/16

   C23C16/01

   C23C16/24

   C23C16/50

   C23C16/02

   H01L21/205

   H01L21/20

   H01L21/02 C

【審査請求】未請求

【予備審査請求】未請求

【全頁数】19

(21)【出願番号】特願2020-545445(P2020-545445)

(86)(22)【出願日】2018年11月15日

(85)【翻訳文提出日】2020年7月9日

(86)【国際出願番号】EP2018081461

(87)【国際公開番号】WO2019096947

(87)【国際公開日】20190523

(31)【優先権主張番号】1760749

(32)【優先日】2017年11月15日

(33)【優先権主張国】FR

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT

(71)【出願人】

【識別番号】506316557

【氏名又は名称】サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィック

(71)【出願人】

【識別番号】520167760

【氏名又は名称】アンスティテュ・フォトヴォルタイク・イル・ド・フランス・（イペヴェエフ）

(71)【出願人】

【識別番号】513008384

【氏名又は名称】エコール ポリテクニック

(71)【出願人】

【識別番号】509004859

【氏名又は名称】レール・リキード・ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード

(71)【出願人】

【識別番号】508013548

【氏名又は名称】トタル エス アー

(71)【出願人】

【識別番号】504462489

【氏名又は名称】エレクトリシテ・ドゥ・フランス

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ペレ・ロカ・イ・カバロッカス

(72)【発明者】

【氏名】ワンファ・チェン

(72)【発明者】

【氏名】ロメイン・カリオウ

【テーマコード（参考）】

4G077

4K030

5F045

5F152

【Ｆターム（参考）】

4G077AA03

4G077AB01

4G077AB08

4G077AB10

4G077BA04

4G077DB04

4G077DB16

4G077EA02

4G077EB01

4G077ED06

4G077EE02

4G077FF01

4G077FF07

4G077HA06

4G077HA12

4G077TA04

4G077TA07

4G077TB02

4G077TB07

4G077TC06

4G077TC16

4G077TC19

4G077TJ03

4G077TK01

4G077TK10

4G077TK11

4K030AA06

4K030AA17

4K030BA29

4K030BB02

4K030CA04

4K030CA12

4K030DA04

4K030FA01

4K030JA10

4K030LA16

5F045AA08

5F045AB01

5F045AB02

5F045AB05

5F045AC01

5F045AC17

5F045AD05

5F045AD06

5F045AD07

5F045AE21

5F045AF02

5F045AF03

5F045AF04

5F045BB08

5F045CA13

5F045DA57

5F045EE12

5F045EH20

5F045HA16

5F152LL03

5F152LL04

5F152LL09

5F152LM08

5F152LN10

5F152LP04

5F152LP07

5F152LP09

5F152MM18

5F152NN01

5F152NN03

5F152NN04

5F152NN06

5F152NN10

5F152NP03

5F152NP04

5F152NP30

5F152NQ03

5F152NQ04

(57)【要約】

本発明は、少なくとも１つの全体的に単結晶の半導体層を含む半導体材料の作製のためのプロセスに関するものであり、前記プロセスは、
（ｉ）単結晶シリコン層を受け入れるための第１の基材の表面の作製のステップと、
（ｉｉ）ステップ（ｉ）で取得されたシリコン層単結晶上の成長速度勾配を用いるエピタキシャル成長による単結晶シリコンの層のプラズマ励起化学気相成長（ＰＥＣＶＤ）による堆積のステップと、
（ｉｉｉ）ステップ（ｉｉ）で取得された単結晶シリコン層上の半導体材料の単結晶層のエピタキシャル成長のステップであって、それによって少なくとも１つの全体的に単結晶の半導体層を含む材料を取得する、ステップとを含む。
本発明は、半導体材料の単結晶層を含む多層材料にも関する。

【特許請求の範囲】

【請求項1】

少なくとも１つの全体的に単結晶の半導体層を含む半導体材料の作製のためのプロセスであって、
（ｉ）単結晶シリコンの層を受け入れるための第１の基材の表面の作製のステップと、
（ｉｉ）ステップ（ｉ）で作製された前記第１の基材上の成長速度勾配を用いるエピタキシャル成長による単結晶シリコンの層のプラズマ励起化学気相成長（ＰＥＣＶＤ）による堆積のステップと、
（ｉｉｉ）ステップ（ｉｉ）で取得された前記単結晶シリコン層上の半導体材料の単結晶層のエピタキシャル成長のステップであって、それによって少なくとも１つの全体的に単結晶の半導体層を含む材料を取得する、ステップとを含むプロセス。

【請求項2】

前記プロセスは、ステップ（ｉｉｉ）における前記エピタキシャル成長の後に、前記第１の基材からの物理的分離に対してステップ（ｉｉｉ）におけるエピタキシャル成長によって形成される半導体材料の少なくとも前記層を脱離するステップ（ｉｖ）と、第２の基材上へのエピタキシャル成長によって形成される半導体材料の少なくとも前記層の転写のステップ（ｖ）とを含むことを特徴とする請求項１に記載のプロセス。

【請求項3】

第１の基材の前記表面の前記作製（ｉ）は、前記シリコン層を受け入れることを意図されている前記第１の基材の前記表面上に存在している酸化物の除去を含むことを特徴とする請求項１または２に記載のプロセス。

【請求項4】

ＰＥＣＶＤによる前記堆積ステップ（ｉｉ）は、ＳｉＨ_３ラジカルを形成するプラズマ、次いで、シリコンクラスタを形成するプラズマの形成のために実装されることを特徴とする請求項１から３のいずれか一項に記載のプロセス。

【請求項5】

ＰＥＣＶＤによる前記堆積ステップ（ｉｉ）および前記エピタキシャル成長ステップ（ｉｉｉ）の温度は、４００℃未満であることを特徴とする請求項１から４のいずれか一項に記載のプロセス。

【請求項6】

前記エピタキシャル成長ステップ（ｉｉｉ）は、Ｓｉ、Ｇｅ、ＳｉＧｅのうちから選択される１つまたは複数の元素で実装されることを特徴とする請求項１から５のいずれか一項に記載のプロセス。

【請求項7】

前記エピタキシャル成長ステップ（ｉｉｉ）は、ＰＥＣＶＤ、ＣＶＤ、ＭＢＥ、またはこれらの組合せのどれかのうちから選択された技術で実装されることを特徴とする請求項１から６のいずれか一項に記載のプロセス。

【請求項8】

前記第２の基材上での前記堆積技術ステップ（ｖ）は、陽極接合、またはシリコーン、ポリイミドテープ、もしくは高温グルー（たとえば、Ｏｒｍｏｓｔａｍｐ（登録商標））、もしくはこれらの任意の組合せの使用を含む、技術から選択されることを特徴とする請求項２に記載のプロセス。

【請求項9】

半導体材料の前記層の前記脱離ステップ（ｉｖ）は、機械的処理または熱処理によって、またはそれらの組合せのうちのいずれか１つによって実行されることを特徴とする請求項２に記載のプロセス。

【請求項10】

請求項１から９のいずれか一項に記載のプロセスによって取得されることが可能である全体的に単結晶の多層半導体材料であって、前記材料は単結晶シリコンの層が堆積される第１の基材を含み、前記全体的に単結晶である材料は１×１０^２１原子／ｃｍ^３より大きい、および好ましくは、２×１０^２１原子／ｃｍ^３より大きいピーク水素原子濃度を有する基材／シリコン層界面を有する全体的に単結晶の多層半導体材料。

【請求項11】

請求項１から９のいずれか一項に記載のプロセスによって取得されることが可能である全体的に単結晶の多層半導体材料であって、前記材料は単結晶シリコンの層が堆積される第１の基材を含み、前記全体的に単結晶である材料は分光偏光解析法によって１．５から３ｅＶの光子エネルギー範囲、および好ましくは、１．５から２．５ｅＶの光子エネルギー範囲内で、０．２εより大きい、好ましくは０．５εより大きい発振を有する基材／シリコン層界面を有する全体的に単結晶の多層半導体材料。

【請求項12】

前記シリコン層は、前記第１の基材に対向する面に単結晶半導体材料の層を有することを特徴とする請求項１０または１１に記載の全体的に結晶質の多層半導体材料。

【請求項13】

請求項１から９のいずれか一項に記載のプロセスによって取得されることが可能であることを特徴とする半導体材料であって、前記半導体材料は少なくとも１つの全体的に単結晶の半導体層を含む半導体材料。

【請求項14】

請求項１から９のいずれか一項に記載のプロセスによって取得されることが可能である多層半導体材料であって、前記材料は厚さ１ナノメートル（ｎｍ）から１０マイクロメートル（μｍ）の半導体材料の単結晶層、および１つまたは複数の他の材料の１つまたは複数の層が堆積されている基材を含む多層半導体材料。

【請求項15】

前記基材は、ガラス、金属もしくは金属合金、コポリマーのうちから選択されたものを含むポリマー、可撓性材料、エラストマー、または熱可塑性エラストマーのうちから選択されることを特徴とする請求項１４に記載の多層半導体材料。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、多層材料とも称される、１つまたは複数の薄膜層を含むデバイス、電子または光電子デバイス、および特に、半導体デバイス、ならびに特に、光電池の分野に関するものである。本発明は、ナノテクノロジー、オプトエレクトロニクス、および太陽光発電の分野にも関する。

【背景技術】

【0002】

従来技術から、薄膜層を含むデバイスを製造するための様々なプロセスが知られている。特に知られているのは、半導体デバイスを作製するための、特に光電池の製造のための様々なプロセスである。これらの技術のうち、我々が見つけたのはエピタキシーによる薄膜層の作製である。薄膜層がエピタキシャル化された後、この層をその基材から剥離するか、または脱離し、それを対象の、またはたとえば、より安価な、別の基材に転写することが可能である。この剥離または脱離について、次のプロセスが例として言及され得る。
− 供与体基材から支持基材に薄膜結晶層を転写するためのＳＯＩＴＥＣ Ｓｍａｒｔｃｕｔ（商標）プロセス。この技術は、一方の基材から他方の基材に超微細単結晶層（ｕｌｔｒａｆｉｎｅ ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｌａｙｅｒ）を転写するために、軽イオン、特に水素の注入の会合（ａｓｓｏｃｉａｔｉｏｎ ｏｆ ｔｈｅ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｌｉｇｈｔ ｉｏｎｓ）、および分子付着による結合に基づく。
− 多孔質シリコンの使用に基づくプロセス：異なる多孔率を有する少なくとも２つの領域が、エピタキシーの前に、ＨＦ溶液中の電気化学エッチングにより基材の表面下に形成される。高温でのアニーリング処理は、多孔質領域を壊して対象の部分を脱離することを可能にする。
− エピタキシャル成長のための、堆積後にエッチングされるか、または取り除かれ得る、結晶バッファとして働く犠牲層プロセス。このプロセスは、もっぱら、エピタキシャルＩＩＩ−Ｖ族半導体に使用される。

【0003】

しかしながら、これらのプロセスは費用が高くつき、実装しにくく、または応用が限定される。これらのプロセスの不利点は、Ｈ＋イオンを注入するためのステップ、および／または高温（＞７００℃）での熱処理のステップを伴うことであり、前記ステップは、実装が複雑であり、コストがかかる。高温アニーリングもまた、これらのプロセスをアニーリング温度に耐えることができる結晶シリコン基材または耐火材に限定する。エピタキシャル成長は、超微細単結晶層の生産に適した手段として、特にそれが層の厚さおよびドーピングを完全に制御することを可能にするという点で、すでに実証済みである。それに加えて、成長は低温（＜２００℃）で実施されるものとしてよく、したがってエピタキシーは低コストプロセスとなる。しかしながら、このタイプのプロセスでは、エピタキシャル層の低コスト基材への転写は極めて重要なステップである。そこで、既存の技術的問題に対応できる革新的なプロセスを開発することが必要である。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】Ｐｅｒｅ Ｒｏｃａ ｉ Ｃａｂａｒｒｏｃａｓ、Ｒｏｍａｉｎ Ｃａｒｉｏｕ、Ｍａｒｔｉｎ Ｌａｂｒｕｎｅ。Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｌａｓｍａ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ ｔｈｉｎ ｆｉｌｍｓ： Ｆｒｏｍ ａｍｏｒｐｈｏｕｓ ｔｏ ｃｒｙｓｔａｌｌｉｎｅ． Ｊｏｕｒｎａｌ ｏｆ Ｎｏｎ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｏｌｉｄｓ、Ｅｌｓｅｖｉｅｒ、２０１２年、３５８（１７）、２０００〜２００３頁。＜１０．１０１６／ｊ．ｊｎｏｎｃｒｙｓｏｌ．２０１１．１２．１１３＞． ＜ｈａｌ−００８０６４５０＞

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、半導体層が作製される基材から容易に脱離可能である少なくとも１つの完全に単結晶の半導体層を含む結晶半導体材料を、特に半導体層を別の基材、好ましくは低コストであるか、または対象の特性を有する基材に転写することを目的として、製造するためのプロセスを提供するという技術的問題を解決することを目標とする。特に、たとえば、第１の基材より低コストである第２の基材、または可撓性基材を使用することが望ましい。本発明は、第１の基材がリサイクルされ得るプロセスを提供するという技術的問題を解決することを目標とする。

【0006】

本発明は、安価な多層半導体材料を製造するプロセスを提供するという技術的問題を解決することも目標とする。

【0007】

本発明は、また、特に様々な産業用途のために、実装しやすい多層半導体材料を製造するためのプロセスを提供するという技術的問題を解決することも目標とする。

【0008】

本発明は、光電池を作製するためのプロセスを提供するという技術的問題を解決することも目標とする。

【0009】

本発明は、たとえば、光電池用途、特に基材が成長の基材でない光電池に対する新しい多層半導体材料を提供するという技術的問題を解決することも目標とする。

【0010】

本発明は、しなやかな、または可撓性の基材上に堆積された１つまたは複数の半導体層を含む材料を提供するという技術的問題を解決することも目標とする。

【課題を解決するための手段】

【0011】

本発明者らは、上で述べた技術的問題のうちの１つまたは複数を解決することを可能にする新しい作製プロセスを発見した。このプロセスは、上で述べた技術的問題のうちの１つまたは複数を解決するための半導体材料の作製を可能にする。

【0012】

本発明は、特に、少なくとも１つの全体的に単結晶の半導体層を含む半導体材料の作製のためのプロセスに関するものであり、前記プロセスは、
（ｉ）単結晶シリコンの層を受け入れるための第１の基材の表面の作製のステップと、
（ｉｉ）ステップ（ｉ）で取得された単結晶シリコン層上の成長速度勾配を用いるエピタキシャル成長による単結晶シリコンの層のプラズマ励起化学気相成長（ＰＥＣＶＤ）による堆積のステップと、
（ｉｉｉ）ステップ（ｉｉ）で取得された単結晶シリコン層上の半導体材料の単結晶層のエピタキシャル成長のステップであって、それによって少なくとも１つの完全に単結晶の半導体層を含む材料を取得する、ステップとを含む。

【0013】

ＰＥＣＶＤによる単結晶シリコンの極薄の（または超微細の）層の堆積は、たとえば、Ｒｏｃａ Ｉ Ｃａｂａｒｒｏｃａｓら、２０１２年（Ｐｅｒｅ Ｒｏｃａ ｉ Ｃａｂａｒｒｏｃａｓ、Ｒｏｍａｉｎ Ｃａｒｉｏｕ、Ｍａｒｔｉｎ Ｌａｂｒｕｎｅ。Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｌａｓｍａ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ ｔｈｉｎ ｆｉｌｍｓ： Ｆｒｏｍ ａｍｏｒｐｈｏｕｓ ｔｏ ｃｒｙｓｔａｌｌｉｎｅ． Ｊｏｕｒｎａｌ ｏｆ Ｎｏｎ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｏｌｉｄｓ、Ｅｌｓｅｖｉｅｒ、２０１２年、３５８（１７）、２０００〜２００３頁。＜１０．１０１６／ｊ．ｊｎｏｎｃｒｙｓｏｌ．２０１１．１２．１１３＞． ＜ｈａｌ−００８０６４５０＞）においてすでに説明されている。しかしながら、従来技術によるＰＥＣＶＤ堆積では、条件は固定されている、すなわち、プラズマを発生するための条件は変化しない。しかしながら、本発明者らによって、エピタキシャル成長速度勾配が、単結晶シリコンの脆い領域のいずれかの側の接触する層を分離するために壊すことができる単結晶シリコンの層内に脆弱な領域を生成することを可能にすることが実証されている。我々は、こうして、第１の基材から、単結晶シリコンと第１の基材と反対側の面に堆積された層とを容易に脱離し得る。

【0014】

「エピタキシャル成長速度勾配」という用語は、ナノメートルの厚さの層に対して異なる堆積速度を課すＰＥＣＶＤ条件を意味すると理解される。これらのＰＥＣＶＤ条件は、ＰＥＣＶＤを実行することができ、ＰＥＣＶＤ段階において変化する、装置の動作パラメータによって、ならびに／またはこうして堆積された層の機械的特性および／もしくは化学組成（特に、水素中の含有量）の変化によって、容易に確認され得る。

【0015】

好ましくは、本発明のプロセスは、ステップ（ｉｉｉ）におけるエピタキシャル成長の後に、第１の基材からの物理的分離に対してステップ（ｉｉｉ）におけるエピタキシャル成長によって形成される半導体材料の層を少なくとも脱離するためのステップ（ｉｖ）と、第２の基材上のエピタキシャル成長によって形成される半導体材料の少なくとも層の転写のためのステップ（ｖ）とを含む。

【0016】

一変更形態により、第１の基材の表面の作製（ｉ）は、シリコンの層を受け入れることを意図されている第１の基材の表面上に存在している酸化物の除去を含む。

【0017】

当業者に知られている洗浄プロセスはどれも、第１の基材の表面上に存在する酸化物の除去に使用され得る。

【0018】

一実施形態により、第１の基材の表面上に存在する酸化物の除去は、フッ化水素酸もしくはアルカリ酸に基づく１つもしくは複数の化学溶液および／またはフッ化物（ＳＦ_６、ＳｉＦ_４、ＮＦ_３、Ｆ_２）に基づくプラズマの使用を含む洗浄プロセスによって実行され得る。

【0019】

シリコンの層をエピタキシャル成長によって表面上に堆積することが可能である限り第１の基材に関して特定の制限はない。一実施形態により、第１の基材は、Ｓｉ、Ｇｅ、ＳｉＧｅ、またはたとえば、ＩＩＩ−Ｖ族半導体材料などの別の半導体材料のうちから選択される。

【0020】

ＩＩＩ−Ｖ族半導体材料として、我々は、メンデレーエフ周期表のＩＩＩ族（ホウ素、ガリウム、アルミニウム、インジウム、など）およびＶ族（ヒ素、アンチモン、リン、など）の１つまたは複数の元素の化合物、たとえば、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＢＮ、ＢＰ、Ｂａｓ、ＡｌＮ、ＡｌＰ、またはたとえば、Ｉｎ_ｘＧａ_１−ｘＡｓ、Ａｌ_ｘＧａ_１−ｘＡｓなどの三元合金などに言及し得る。我々は、また、たとえば、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＺｎＯ、ＺｎＳ、ＺｎＴｅ、ＣｄＺｎＴｅ（ＣＺＴ）、またはセレン化銅インジウムガリウム（ＣＩＧＳ）などの、第１２族に属する元素とカルコゲンとの半導体合金にも言及し得る。

【0021】

典型的には、第１の基材は、シリコン「ウェハ」、すなわち、シリコンの「スライス」または「ウェハ」である。シリコンウェハは様々なサイズのものがあり得、一般的に、１００ｍｍから３００ｍｍの直径を有する円板、または２０ｍｍから５００ｍｍの側部を有する矩形の形態をとる。厚さは、一般的に、０．１から１ｍｍのオーダーであり、典型的には、０．３ｍｍのオーダーである。

【0022】

有利には、１つまたは複数の半導体層を含む材料の脱離後に、第１の基材は新規の用途のためにリサイクルされる。典型的には、基材は、たとえば本発明のプロセスに従って、エピタキシャルシリコン層を取り除き、それによりたとえば、ＰＥＣＶＤによって堆積されるシリコンの新しい層を受け入れることを意図されている結晶シリコン表面を提供するための洗浄処理を受ける。したがって、我々は、本発明によるプロセスの背景状況においてシリコンウェハをリサイクルし得る。

【0023】

ＰＥＣＶＤは、気体（気相）状態から基材上に薄膜層を堆積するために典型的に使用されるプロセスである。

【0024】

有利には、ＰＥＣＶＤによる堆積は、エピタキシャル領域と微結晶領域との間の中間領域内に実装される。したがって、本発明によるＰＥＣＶＤによる堆積は、少なくとも１つの脆い層を高濃度の水素原子を組み込んだ単結晶シリコンの層内に形成することを可能にする。

【0025】

有利には、ＰＥＣＶＤによる堆積（ｉｉ）は、ＳｉＨ_３ラジカルを形成するプラズマ、次いで、シリコンクラスタを形成するプラズマの形成のために実装される。

【0026】

したがって、本発明は、有利には、堆積条件の結果としてＰＥＣＶＤによるシリコンの同じエピタキシャル成長ステップで脆さのある領域を形成することを可能にする。

【0027】

特に、ＰＥＣＶＤによる堆積は、シリコンの単結晶層の成長速度勾配を含む。特に、この勾配は、異なる成長速度によって生み出され得る。これは、たとえば、２つもしくは３つの異なる堆積速度による堆積速度の不連続変動、または堆積速度の連続変動であってよい。ＰＥＣＶＤによる成長速度は、たとえば、装置の構成、および／または堆積条件によって決定される。そこで、我々は、たとえば、異なる密度のプラズマ出力、圧力、ガス流量、または基材の温度を使用して、成長速度勾配およびしたがって異なる成長速度を取得し得る。

【0028】

様々な可能な実施形態において、本発明は、また、分離して、またはすべてのそれらの技術的に実現可能な組合せに従って考察され得る、次に示す特徴にも関し、各々ＰＥＣＶＤのステップ（ｉｉ）および／またはステップ（ｉｉｉ）について、特定の利点をもたらす。
− 持続時間は、たとえば、１０秒から１０分の間であってよい。
− 高周波プラズマの電力密度は、たとえば、１０から２５０ｍＷ／ｃｍ^２であってよい。
− ガス混合気の圧力は、たとえば、２００から４００Ｐａであるものとしてよい。
− 堆積温度は、たとえば、１００から４００℃であるものとしてよい。
− ＳｉＨ_４のガス流量は、たとえば、０．５から５ｓｃｃｍ（温度および圧力の標準条件で表される「標準立方センチメートル毎分」またはｃｍ^３／分を意味する）であってよい。
− 水素ガス流量は、たとえば、１０から５００Ｎｃｍ^３／分（温度および圧力の標準条件で表される）であってよい。

【0029】

代替的に、ヘリウムは、シリコン層を弱めるために使用され得る。

【0030】

好ましい一変更形態により、水素は、Ｓｉ層を弱めるために使用され得る。

【0031】

水素の存在は、堆積層の安定性および力学的応力に著しく影響を及ぼす。本発明により、この特性は、ＰＥＣＶＤによって取得される単結晶シリコンの層上に堆積された層を非常に容易に脱離させることを後から可能にするために使用される。

【0032】

有利には、ＰＥＣＶＤによる堆積（ｉｉ）およびエピタキシャル成長（ｉｉｉ）の温度は、４００℃未満である。そのような温度は、有利には、製造プロセスの運転コストを低減することを可能にする。有利には、ＰＥＣＶＤによる堆積およびエピタキシャル成長の温度は、２５０℃未満である。典型的には、この温度は２００℃である。

【0033】

有利には、ＰＥＣＶＤによるエピタキシャル成長によって取得されるシリコン層は、組成勾配を有する。組成勾配とは、たとえば、ＰＥＣＶＤによって取得されるシリコン層の厚さが変動する、水素原子の濃度を有する組成を意味する。典型的には、本発明により、ＰＥＣＶＤによって取得されるシリコン層は、ピーク水素濃度を有する。このピーク水素濃度は、一般的に、基材と第１のエピタキシャル層との間の界面のところの濃度である。ピーク水素濃度は、１×１０^２１原子／ｃｍ^３を超えることがあり、たとえば、２×１０^２１原子／ｃｍ^３を超え得る。水素濃度は、たとえば、表面分析プロセスである、二次イオン質量分析法（ＳＩＭＳ）によって測定され得る。我々は、また、水素原子によって持ち込まれるシリコンの結晶性欠陥によるこのシリコン層に対する結晶化度勾配にも言及し得る。我々は、また、密度勾配にも言及し得る。

【0034】

一実施形態により、我々は、分光偏光解析法を使用することによって基材／シリコン層界面が０．７から３ｅＶの光子エネルギー範囲、および好ましくは、１．５から２．５ｅＶの光子エネルギー範囲内の発振（干渉）を示しているので、全体的に単結晶の材料中に脆さのある領域が存在することを観察し得る。

【0035】

有利には、ＰＥＣＶＤによる堆積は、堆積層の厚さを制御することを可能にする。この層は、たとえば、１ｎｍから１０μｍの厚さを有し得る。

【0036】

シリコン層がＰＥＣＶＤによって堆積された後、１つまたは複数の半導体材料の１つまたは複数の単結晶層は、シリコン上で成長させられ得る。一実施形態により、材料の単結晶層は同一でなく、たとえば、一方の層と他方の層とで異なる半導体材料を含み得る。一実施形態により、材料の単結晶層は使用される半導体材料の化学的性質が同一であってよいが、材料は、ドーピングまたは物理的構造化を通じて場合によっては異なり得る。

【0037】

成長勾配によりＰＥＣＶＤによってシリコン層上に堆積された半導体材料の層について、上で述べた半導体材料が参照され得る。

【0038】

一変更形態により、エピタキシャル成長（ｉｉｉ）は、Ｓｉ、Ｇｅ、ＳｉＧｅのうちから選択される１つまたは複数の元素で実装され得る。

【0039】

一変更形態により、エピタキシャル成長（ｉｉｉ）は、ＰＥＣＶＤ、ＣＶＤ、ＭＢＥ、またはこれらの組合せのどれかから選択された技術で実装され得る。

【0040】

エピタキシャル層の成長条件（ステップ（ｉｉｉ））は、たとえば、次のように（ＰＥＣＶＤ）、温度：２００℃、圧力：３０７Ｐａ、電力：３５ｍＷ／ｃｍ^２、ＳｉＨ_４：４ｓｃｃｍ（Ｎｃｍ^３．ｍｉｎ^−１）、Ｈ_２：２００ｓｃｃｍ（Ｎｃｍ^３．ｍｉｎ^−１）、堆積時間：１８００秒であってよい。

【0041】

典型的には、第２の基材上での転写技術（ｖ）は、陽極接合、またはシリコーン、ポリイミドテープ、もしくは高温グルー（たとえば、Ｏｒｍｏｓｔａｍｐ（登録商標））、もしくはこれらの任意の組合せの使用を含む、技術から選択される。

【0042】

ＯｒｍｏＳｔａｍｐ（登録商標）は、石英または亜鉛メッキスタンプの経済的な代替品としてナノインプリントリソグラフィ（ＮＩＬ）において使用される透明作業用スタンプの製造のための無機−有機ハイブリッドポリマーである。これは、熱ＮＩＬおよび／またはＵＶ ＮＩＬで応用され得る。

【0043】

本発明は、ドープおよび／または非ドープ層の積層体を作製して、Ｐ−Ｎ、Ｎ−Ｐ、ＰＩＮ、もしくはＮＩＰ接合、またはそのような接合の組合せを形成することも可能にする。ドーピングは、たとえば、リンおよび／またはホウ素ドーピングであって、ドーピング濃度がたとえば＜１×１０^２０ａｔ．／ｃｍ^３であるものとしてよい。

【0044】

半導体材料の層が本発明によりＰＥＣＶＤによって取得される単結晶シリコンの層上に堆積された後、第１の基材から半導体材料の層を容易に脱離することが可能であり、これにより第１の基材から半導体材料の層を物理的に分離させる。我々は、たとえば、加熱ステップ（アニーリングと一般的に称される）を使用して、たとえば２５０から４００℃の温度にするものとしてよい。この加熱ステップは、有利には、基材と、ＰＥＣＶＤによってエピタキシャル化されたシリコンの層との間の界面をさらに弱めることを可能にし、試料を２つの別個の部分に分離し、一方に第１の基材を、他方に半導体材料の層を含めることを可能にする。

【0045】

有利には、材料のいくつかの層は、ＰＥＣＶＤによってエピタキシャル化されたシリコン上に堆積され得る。これは、有利には、第１の基材から多層材料を脱離することを可能にする。したがって、光電池で動作することができる半導体のいくつかの層を事前形成することが可能である。

【0046】

代替的に、ヘテロ接合は、第１の基材上に直接形成され得る。我々は、たとえば、このヘテロ接合を第２の基材に転写するものとしてよい。

【0047】

したがって、第１の基材から脱離された半導体材料の層は、第２の基材上に堆積され得る。

【0048】

一変更形態により、半導体材料の層の脱離（ｉｖ）は、機械的処理または熱処理によって、またはそれらの組合せのうちのいずれか１つによって実行され、たとえば、機械的応力、超音波、および／またはウォータージェットを施すことによって多孔質界面での劈開により実行される。こうして、我々は、自立多層膜を取得する。次いで、多層膜は第２の基材に転写され、可撓性または剛性機械的支持体、たとえば、非結晶質を形成し得、第１の結晶基材は再利用され得る。

【0049】

有利には、第１の基材はリサイクルされ得る。我々は、たとえば、第１の基材を、その表面を洗浄することによってリサイクルし得る。第１の基材を洗浄するための条件は、当業者に知られており、たとえば、Ｓｍａｒｔｃｕｔ（商標）技術をリサイクルするための条件であってよい。

【0050】

一変更形態により、第２の基材は、ガラス、金属もしくは金属合金、コポリマーから選択されたものを含むポリマー、可撓性材料、エラストマー、または熱可塑性エラストマーのうちから選択され得る。

【0051】

一実施形態により、第２の基材はしなやかであるかまたは可撓性を有していてよい、すなわち、基材の機械的特性は、基材を壊すことなく力を使うことによって（たとえば、曲げることによって）物理的形態を実質的に修正するようにそれを物理的に操作することを可能にする。

【0052】

本発明は、本発明によるプロセスによって取得されることが可能である材料に関するものである。

【0053】

別の態様により、本発明は、単結晶シリコンの層が堆積される第１の基材を含む全体的に単結晶である多層材料に関するものであり、前記全体的に単結晶である材料は１×１０^２１原子／ｃｍ^３より大きい、および好ましくは、２×１０^２１原子／ｃｍ^３より大きい水素のピーク原子濃度を有する基材／シリコン層界面を有する。

【0054】

本発明は、特に、非常に薄い（いわゆる超薄）、すなわち、非常に薄い厚さの、シリコン層を使用することを可能にする。この厚さは、典型的には、１ナノメートル（ｎｍ）から１０マイクロメートル（μｍ）、たとえば、１ｎｍから５００ｎｍ、１ｎｍから２００ｎｍ、またはさらには１μｍから１０μｍである。

【0055】

別の態様により、本発明は、また、単結晶シリコンの層が堆積される第１の基材を含む全体的に単結晶である多層材料に関するものであり、前記全体的に単結晶である材料は分光偏光解析法によって１．５から３ｅＶの光子エネルギー範囲、および好ましくは、１．５から２．５ｅＶの光子エネルギー範囲内で、０．２εより大きい、好ましくは０．５εより大きい発振を有する基材／シリコン層界面を有する。

【0056】

本発明による多層材料は、また、多層半導体膜として指定される。多層材料は、層の積層体を形成するいくつかの重ね合わされた層を含むか、それらからなる。

【0057】

典型的には、全体的に結晶質の多層材料において、シリコン層は、第１の基材と接触する面に対向する面に、単結晶半導体材料の層を有する。

【0058】

さらに別の態様により、本発明は、厚さ１ナノメートル（ｎｍ）から１０マイクロメートル（μｍ）の半導体材料の単結晶層、および１つまたは複数の他の材料の１つまたは複数の層が堆積されている基材を含む多層材料に関するものである。

【0059】

別の態様により、本発明は、また、基材が、ガラス、金属もしくは金属合金、コポリマーから選択されたものを含むポリマー、可撓性材料、エラストマー、または熱可塑性エラストマーのうちから選択される多層材料にも関するものである。特に、本発明は、全体的に結晶質の多層材料に関するものである。

【0060】

一変更形態により、基材は、ガラス、金属もしくは金属合金、コポリマーのうちから選択されたものを含むポリマー、可撓性材料、エラストマー、または熱可塑性エラストマーのうちから選択され得る。

【0061】

本発明による１つまたは複数の材料を含むデバイスの例のうち、我々は、特に、
− Ｐ−Ｎ接合、
− Ｐ−Ｉ−Ｎ接合、
− Ｐ−Ｎ／Ｐ−ＮまたはＰ−Ｉ−Ｎ／Ｐ−Ｉ−Ｎタンデム構造、
− ヘテロ接合、
− 前の積層体の任意の組合せ、および
− ３Ｄ電気回路
を列挙し得る。

【0062】

たとえば、我々は、たとえば厚さ５から１０μｍのチップを有する３Ｄ集積回路に言及し得る。そのような３Ｄ回路は、たとえば、３Ｄ積層体内の層として使用され得る。たとえば、我々は、また、ガラス／ＩＴＯ／ｃ−Ｓｉ／ＺｎＯ／Ａｇの層を含み、Ｓｉは単結晶（ｃ−Ｓｉ）である、多層材料にも言及し得る。

【0063】

有利には、本発明は、異なる用途に使用されるべき半導体材料の１つまたは複数の層を転写することを可能にする。

【0064】

我々は、たとえば、シリコンオンインシュレータ（ＳＯＩ）プレートの製造に本発明による多層半導体材料を使用し得る。

【0065】

薄い多層単結晶半導体材料（薄膜、これは「薄膜層」または非常に薄い場合に「超薄膜層」としても知られる）の製造は、低コストおよび／または可撓性電子または光電池デバイスの開発のための重要なステップである。本発明は、そのようなデバイスを提供することを可能にする。

【0066】

本発明は、第１の基材がリサイクル可能であるプロセス、安価な多層半導体材料を製造するプロセス、特に様々な産業用途のために、実装しやすい多層半導体材料の層を製造するプロセス、および光電池を作製するためのプロセスに関するものである。

【0067】

本発明は、また、新しい多層半導体材料、たとえば、光電池用途のための、特に基材が成長のものでない光電池のための、材料、またはさもなければ、しなやかなもしくは可撓性を有する材料上に堆積された１つまたは複数の半導体層を含む材料を提供することに関するものである。

【0068】

本発明による多層材料は、特に、１つまたは複数の薄膜層を含むデバイス、電子、光電子デバイス、および特に、半導体デバイス、ならびに特に、光電池において使用され得る。本発明は、ナノテクノロジーおよびオプトエレクトロニクスの分野にも関する。

【図面の簡単な説明】

【0069】

【図1】実施例１の条件の下での分光偏光解析法による測定を示す図である。

【図2】実施例１の条件の下でのＳＩＭＳによる測定を示す図である。

【発明を実施するための形態】

【0070】

（実施例）
（実施例１）
２つの多層材料が作製され、一方は単結晶シリコン層のエピタキシャル成長速度勾配を有する本発明によるプロセスによる材料であり、他方はＰＥＣＶＤによって一定のエピタキシャル成長速度を有する比較材料であった。

【0071】

こうして、厚さ６００ｎｍのシリコンの薄膜層がこれら２つのＰＥＣＶＤプロセスに従って作製された。

【0072】

２つの試料（比較試料および本発明による試料）について、ＰＥＣＶＤによって堆積されたシリコン層は、洗浄されたシリコンウェハ（自然酸化物が付いていない）上の直接成長によって堆積される。

【0073】

本発明による例では、３つのＰＥＣＶＤプラズマ条件が使用された。

【0074】

第１のＰＥＣＶＤ堆積条件は次のとおりである。
温度：２００℃、
圧力：２４０Ｐａ、
出力：３５ｍＷ／ｃｍ^２、
ＳｉＨ_４流量：２ｓｃｃｍ、
Ｈ_２流量：２００ｓｃｃｍ、
持続時間：６０秒。

【0075】

第２のＰＥＣＶＤ堆積条件は次のとおりである。
温度：２００℃、
圧力：２２７Ｐａ、
出力：１７ｍＷ／ｃｍ^２、
ＳｉＨ_４流量：１ｓｃｃｍ、
Ｈ_２流量：２００ｓｃｃｍ、
持続時間：６０秒。

【0076】

第３のＰＥＣＶＤ堆積条件は次のとおりである。
温度：２００℃、
圧力：３０７Ｐａ、
出力：３５ｍＷ／ｃｍ^２、
ＳｉＨ_４流量：４ｓｃｃｍ、
Ｈ_２流量：２００ｓｃｃｍ、
持続時間：１８００秒。

【0077】

比較試料に対して、シリコン層は、第３のＰＥＣＶＤ堆積条件にのみ従ってエピタキシャル成長速度勾配なしでＰＥＣＶＤによって堆積された。

【0078】

分光偏光解析測定の結果は、図１に例示されている。低エネルギーにおいて、擬誘電関数εｉの虚部は、基材（単結晶シリコンウェハ）とＰＥＣＶＤによって堆積されたシリコン層との間の界面の多孔率に特徴的な発振を示すことに留意されたい。この界面の高い多孔率は、低エネルギー発振の高い振幅によって例示されているように本発明により試料について検出される。発振振幅は、比較試料と比較して著しい。エネルギー部分が高いほど（３ｅＶを超える）、スペクトルはシリコンウェハに非常によく似たものとなり、それにより、本発明による材料の結晶品質を明確にすることに留意されたい。

【0079】

図２では、ＳＩＭＳによって特徴付けられる水素濃度プロファイルは、２つの試料について注目すべきである。本発明による試料については、界面は、シリコンウェハと接触している表面上に水素の強い蓄積（最大２．５×１０^２１原子／ｃｍ^３まで）のある非常に高い多孔率を有する。そのような濃度ピークは比較試料中には観察されず、その水素濃度は約３×１０^２０原子／ｃｍ^３であった。

【0080】

次いで、本発明による材料について、シリコン層の転写は、たとえば、２００℃で１０分間陽極接合し、次いで２００℃で５分間アニーリングすることによって、ガラス上で実施し成功した。その反対に、比較試料については、同じ条件の下で、ＰＥＣＶＤによって堆積された層を脱離することは可能でない。５５０℃で５分間のアニーリングであっても、またはシリコンウェハが壊れたときであっても脱離は観察されない。

【0081】

したがって、本発明によるプロセスは、シリコンに比べてあまり費用がかかり得ない基材上で半導体材料の低コストの単純転写を可能にする。

【0082】

（実施例２）
実施例１と同じ条件の下で、シリコンの薄膜層は可撓性基材に転写された。

【0083】

これにより、可撓性基材上で結晶半導体材料を取得することが可能である。

【図1】

【図2】

【国際調査報告】