特表 2021-526308 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2021-526308(P2021-526308A)

(43)【公表日】2021年9月30日

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20210903BHJP

   H01L 29/812 20060101ALI20210903BHJP

   H01L 29/778 20060101ALI20210903BHJP

   H01L 21/336 20060101ALI20210903BHJP

   H01L 29/78 20060101ALI20210903BHJP

   H01L 21/337 20060101ALI20210903BHJP

   H01L 29/808 20060101ALI20210903BHJP

   H01L 29/47 20060101ALI20210903BHJP

   H01L 29/872 20060101ALI20210903BHJP

【ＦＩ】

   H01L29/80 F

   H01L29/80 H

   H01L29/78 301B

   H01L29/78 301V

   H01L29/80 C

   H01L29/48 D

【審査請求】有

【予備審査請求】未請求

【全頁数】26

(21)【出願番号】特願2020-544290(P2020-544290)

(86)(22)【出願日】2019年12月31日

(85)【翻訳文提出日】2020年8月20日

(86)【国際出願番号】CN2019130362

(87)【国際公開番号】WO2020228352

(87)【国際公開日】20201119

(31)【優先権主張番号】201910388910.4

(32)【優先日】2019年5月10日

(33)【優先権主張国】CN

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT

(71)【出願人】

【識別番号】516082763

【氏名又は名称】中国科学院蘇州納米技術与納米▲ファン▼生研究所

(74)【代理人】

【識別番号】100095407

【弁理士】

【氏名又は名称】木村 満

(74)【代理人】

【識別番号】100132883

【弁理士】

【氏名又は名称】森川 泰司

(74)【代理人】

【識別番号】100148633

【弁理士】

【氏名又は名称】桜田 圭

(74)【代理人】

【識別番号】100147924

【弁理士】

【氏名又は名称】美恵 英樹

(72)【発明者】

【氏名】孫 銭

(72)【発明者】

【氏名】蘇 帥

(72)【発明者】

【氏名】周 宇

(72)【発明者】

【氏名】鐘 耀宗

(72)【発明者】

【氏名】高 宏偉

(72)【発明者】

【氏名】劉 建▲シュン▼

(72)【発明者】

【氏名】▲ヂャン▼ 暁寧

(72)【発明者】

【氏名】馮 美▲シン▼

(72)【発明者】

【氏名】楊 輝

【テーマコード（参考）】

4M104

5F102

5F140

【Ｆターム（参考）】

4M104AA04

4M104BB05

4M104BB06

4M104BB09

4M104BB36

4M104CC01

4M104CC03

4M104CC05

5F102GA02

5F102GB01

5F102GC01

5F102GD04

5F102GD10

5F102GJ04

5F102GL04

5F102GM04

5F102GM08

5F102GQ01

5F102GR04

5F102GR09

5F102GS01

5F102GS04

5F102GV05

5F102GV07

5F102GV08

5F102HC01

5F102HC10

5F102HC15

5F102HC21

5F140AA26

5F140BA06

5F140BB02

5F140BB06

5F140BB18

5F140BD01

5F140BD04

5F140BD11

5F140BF05

5F140BF11

5F140BF15

5F140BF43

5F140BJ05

5F140BJ11

5F140BJ15

5F140BK38

5F140CC08

5F140CC12

(57)【要約】

本願は、半導体デバイス及びその製造方法を開示する。前記製造方法は、エッチング変換層がその間に設けられた、積層して設けられる２つの半導体層を含む半導体材料層を製作するステップと、そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップと、を含む。本願は、半導体材料におけるミゾのエッチング深さに対する正確な制御を実現できるとともに、エッチングによる表面の損傷を徹底的に回避でき、高温で下バリア層の表面を十分にクリーニングし、ダングリングボンドを十分に開くことができ、それにより、後続プロセスで高品質の界面を得て、さらにデバイスの電気的特性がエッチングプロセスの変動による影響を受けないことを確保する。
【選択図】図４

【特許請求の範囲】

【請求項1】

エッチング変換層がその間に設けられた、積層して設けられる２つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達するか又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む、半導体デバイスの製造方法。

【請求項2】

具体的には、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層の表面で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップを含む、ことを特徴とする請求項１に記載の製造方法。

【請求項3】

第１半導体層及び第２半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法であって
第１半導体層上に第３半導体層、第４半導体層を順に成長させることにより、第２半導体層を形成し、第３半導体層と第４半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも１つに対応する所定領域内の前記第４半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも１つと嵌合するミゾ構造を少なくとも第２半導体層内に形成するステップと、をさらに含む、ことを特徴とする半導体デバイスの製造方法。

【請求項4】

ゲートと嵌合するミゾ構造を前記第２半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第３半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする請求項３に記載の製造方法。

【請求項5】

ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
ソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含む、ことを特徴とする請求項４に記載の製造方法。

【請求項6】

ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第５半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含む、ことを特徴とする請求項３に記載の製造方法。

【請求項7】

ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第５半導体層を成長させ、その後、ゲートと第３半導体層との間に第５半導体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする請求項６に記載の製造方法。

【請求項8】

ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
第５半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第５半導体層を成長させて形成するステップと、
前記第５半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第５半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第２半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むことを特徴とする請求項７に記載の製造方法。

【請求項9】

ソース、ドレイン及び第３半導体層にオーミックコンタクトを形成させるステップをさらに含む、ことを特徴とする請求項３乃至８のいずれか１項に記載の製造方法。

【請求項10】

前記半導体材料層は、第４半導体層上に形成されるキャップ層をさらに含む、ことを特徴とする請求項３乃至８のいずれか１項に記載の製造方法。

【請求項11】

請求項１乃至１０のいずれか１項に記載の方法で製造される半導体デバイス。

【請求項12】

トレンチゲート構造を含むデバイスの製造における、請求項１乃至１０のいずれか１項に記載の方法の使用。

【請求項13】

請求項１１に記載の半導体デバイスを備える、ことを特徴とするデバイス。

【請求項14】

ＭＩＳ構造、ｐ−ＧａＮゲートに基づくエンハンスメント型ＨＥＭＴデバイス、ディプリーション型ＨＥＭＴとエンハンスメント型ＨＥＭＴのモノリシック集積デバイス、ハイブリッド陽極に基づくＭＩＳ型ダイオード、ｐ−ＧａＮゲートに基づくダイオード、垂直構造ダイオード、ジャンクションダバリアショットキーダイオード、エンハンスメント型ＲＦ／ミリ波デバイス、垂直型Ｔｒｅｎｃｈ ＭＯＳＦＥＴ又は水平型Ｔｒｅｎｃｈ ＭＯＳＦＥＴを含み、前記垂直構造ダイオードは、好ましくはショットキーダイオード又はｐ−ｎダイオードである、ことを特徴とする請求項１３に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、半導体デバイスの製造プロセス、特にトレンチゲート技術に基づく半導体デバイス及びその製造方法に関する。

【背景技術】

【0002】

従来のシリコンベースのＭＯＳＦＥＴに比べて、ＡＧａＮ／ＧａＮヘテロ接合に基づく高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）は、低いオン抵抗、高い絶縁破壊電圧、高いオンオフ周波数などのユニークな利点を有するので、様々な電力変換システムでコアデバイスとして用いることができ、省エネルギー・消費削減の点で応用の将来性が期待できる。しかしながら、ＩＩＩ族窒素化物材料系の分極効果のため、一般的には、ＡｌＧａＮ／ＧａＮヘテロ接合に基づくＨＥＭＴは、いずれもディプリーション型（常開）であり、このタイプのデバイスが回路レベルのシステムに適用されると、デバイスに対するオンオフ制御を実現するように、陰極性ゲート駆動回路を設計する必要があり、その結果、回路の複雑さ及びコストを大幅に増大してしまう。さらに、ディプリーション型デバイスはフェイルセーフ能力に欠陥が存在し、従って、本格的な商業的用途を実現できない。

【0003】

トレンチゲート技術に基づいてエンハンスメント型ＨＥＭＴを製造することは、簡単な解決策であり、すなわち、図１に示すように、従来のＨＥＭＴエピタキシャル構造をもとに、デバイスプロセスにおいてゲートの下方の領域のＡｌＧａＮバリア層の一部をエッチングし、バリア層が所定の程度まで薄くなると、ゲート領域の二次元電子ガスが消耗し尽くされ、一方、ゲートソース、ゲートドレインの間の領域の二次元電子ガスの濃度が既存のレベルに維持される。しかし、トレンチゲートエッチングを行う過程で、エッチング深さに対する正確な制御を実現しにくく、プロセスの再現性が低い。エンハンスメント型ＨＥＭＴの重要なパラメータである閾値電圧がエッチングされていないバリア層の厚さに密接に関連しているので、その直接の結果として、閾値電圧の制御可能性及び均一性がともに悪くなる。さらに、エッチングプロセスでは、トレンチゲート領域のバリア層の表面に不可避的なエッチング損傷（たとえば、窒素空孔、ダングリングボンドなど）を引き起こし、大量の表面／界面準位が生じ、ゲートのリークが増大するため、ゲート制御能力が低下してしまう。他の実現可能な解決策は、ｐ型ゲート技術に基づくことであり、すなわち、従来のＨＥＭＴエピタキシャル構造をもとに、ゲート領域のｐ型層によってゲート領域のエネルギーバンド構造を変更し、チャネルにおける二次元電子ガスを効果的に消耗し尽くし、その代表的なデバイス構造は、図２に示される。しかし、ｐ型ゲート技術は、トレンチゲートエッチングという重要なプロセスを必要とするので、トレンチゲートのエッチング深さを制御しにくく、表面のエッチング損傷が生じるなどの問題に直面している。

【0004】

前記のように、前述した２種の従来技術でエンハンスメント型ＨＥＭＴを製造すると、バリア層のエッチング深さの制御が高く要求され、それにより実施の難度が増大し、該技術の再現性（ウエハとウエハとの間）、均一性（ウエハ内の各領域の間）、安定性（各ロットのプロセスの間）が確保されにくく、一方、エッチング損傷がゲートの信頼性に関する一連の問題を引き起こす。

【0005】

エッチング深さを正確に制御にくいという難問を解決するために、デジタル酸化／ウェットエッチング技術が提案されており、すなわち、バリア層を酸化し、酸化層を酸溶液でエッチングすることを繰り返すことにより、バリア層に対する高精度なエッチングを実現する。各サイクルのエッチング深さがほぼ単原子層であるので、エッチングプロセス全体が完了するまでに複数のサイクルが必要とされ、従って、効率が非常に低く、量産に不利である。他の簡単な方法は、たとえばＲＦ Ｐｏｗｅｒ、Ｓｏｕｒｃｅ Ｐｏｗｅｒを低下させるなどとともに、エッチング時間を制御することでトレンチゲートのエッチング深さを制御する低速エッチングであり、ただし、エッチング時間が長くなり、そしてエッチング装置の状態に対する依存性が高くなり、その結果、エッチングレートのドリフトによる異常がよく発生する。さらに、適切なエッチングガスを用いてエッチングプロセスにおいて表面に耐エッチング層を誘導して形成することでエッチングを終了させることも実現可能な手段である。しかしながら、表面エッチング損傷を避けることができず、エッチング損傷層を除去するために後続の表面処理が必要とされる。

【0006】

トレンチゲートのエッチング深さの悪い制御可能性による影響を低減させるために、通常、デバイスの構造についていくつかの改良が必要である。ＭＩＳチャネルＨＥＭＴは、重要なトレンチゲートエンハンスメント型デバイス構造の１つであり、トレンチゲートをＧａＮチャネル層までエッチングし、金属−誘電体−半導体構造としてエンハンスメント型ＭＩＳ電界効果トランジスタの特性を実現するとともに、ゲート金属が誘電体層上にトレンチゲート外のバリア層／チャネル層のヘテロ接合の上方まで延びて、エンハンスメント型ＭＩＳ電界効果トランジスタと集積されたディプリーション型ＨＥＭＴとなり、それによって、デバイスの出力電流を増大させる。しかしながら、該技術も、バリア層を正確にエッチングしにくいという難問を避けることができず、エッチングによって引き起こされるチャネル層の表面損傷がチャネル電子移動度を低下させ、さらにデバイスのオン状態の抵抗特性に悪影響を与える。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本願は、従来技術の欠陥を解決するために、トレンチゲート技術に基づく半導体デバイス、その製造方法及び応用を提供することを主な目的とする。

【課題を解決するための手段】

【0008】

前述した発明目的を実現するために、本願の用いる技術案は、以下を含む。
いくつかの実施例では、以下のステップを含む半導体デバイスの製造方法を提供し、
半導体デバイスの製造方法であって、
エッチング変換層がその間に設けられた、積層して設けられる２つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む。

【0009】

いくつかの実施例では、
第１半導体層及び第２半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法をさらに提供し、
さらに、前記製造方法は、
第１半導体層上に第３半導体層、第４半導体層を順に成長させることにより、第２半導体層を形成し、第３半導体層と第４半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも１つに対応する所定領域内の前記第４半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも１つと嵌合するミゾ構造を少なくとも第２半導体層内に形成するステップと、をさらに含む。

【0010】

またさらに、前記製造方法は、具体的には、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、ゲート、ソース、ドレインのうちの少なくとも１つと嵌合するミゾ構造を少なくとも第２半導体層内に形成するステップを含む。前記第３半導体層には、高い熱安定性を有することが必要である。

【0011】

いくつかの実施形態では、前記製造方法は、ゲートと嵌合するミゾ構造を前記第２半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第３半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含むようにしてもよい。

【0012】

いくつかの実施形態では、前記製造方法は、ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第５半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含むようにしてもよい。

【0013】

いくつかのさらに具体的な実施形態では、前記製造方法は、ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第５半導体層を成長させ、その後、ゲートと第３半導体層との間に第５半導体層が介在しているようにゲートを製作するステップをさらに含むようにしてもよい。

【0014】

いくつかの実施例では、本願のいずれか１項に記載の方法で製造される半導体デバイスをさらに提供する。

【発明の効果】

【0015】

従来技術に比べて、本願の利点は、少なくとも以下のとおりである。半導体材料におけるミゾのエッチング深さに対する正確な制御を実現でき、一方、エッチングによる表面損傷を徹底的に回避でき、高温で下バリア層の表面を十分にクリーニングし、ダングリングボンドを十分に開くことができ、それにより、後続プロセスで高品質の界面を得て、さらにデバイスの電気的特性がエッチングプロセスの変動による影響を受けないことを確保する。

【図面の簡単な説明】

【0016】

【図1】従来技術におけるトレンチゲート技術に基づくエンハンスメント型ＨＥＭＴの製造の原理図である。

【図2】従来技術におけるＰ型ゲート技術に基づくエンハンスメント型ＨＥＭＴの製造の原理図である。

【図3】本願の一代表実施例におけるＨＥＭＴのエピタキシャル構造模式図である。

【図4】本願の一代表実施例におけるＨＥＭＴの製作原理の模式図である。

【図5】本願の実施例１における複合バリア層に基づくＨＥＭＴのエピタキシャル構造模式図である。

【図6】図１に示すエピタキシャル構造のゲート、ソース、ドレイン領域をエッチング変換層までＩＣＰエッチングしたときの模式図である。

【図7A】図６に示すデバイス構造をＭＯＣＶＤ熱分解により処理したときの模式図である。

【図7B】図７Ａに示すデバイス構造の熱分解終了後にミゾの表面が明瞭に回復されたステップフローの形態である。

【図7C】図７Ａに示すデバイス構造をエッチングして熱分解した後のゲート領域のミゾの深さ及び均一性の模式図である。

【図7D】図７Ａに示すデバイス構造をエッチングして熱分解した後のゲート領域のミゾの深さ及び均一性の模式図である。

【図8】図７Ａに示すデバイス構造にゲート誘電体が堆積されたときの模式図である。

【図9】図８に示すデバイス構造にゲート金属が堆積されたときの模式図である。

【図10】図９に示すデバイス構造にソース／ドレイン・オーミックコンタクトクコンタクトの窓開けを行ったときの模式図である。

【図11】図１０に示すデバイス構造にソース、ドレインのオーミックコンタクトを製造したときの模式図である。

【図12】図１１に示すデバイス構造に活性化領域分離を行ったときの模式図である。

【図13】本願の実施例２における複合バリア層に基づくＨＥＭＴエピタキシャル構造の模式図である。

【図14A】図１３に示すエピタキシャル構造をＩＣＰエッチング及びＭＯＣＶＤ熱分解してトレンチゲート構造を形成したときの模式図である。

【図14B】図１４Ａに示すデバイス構造の熱分解終了後にミゾの表面が明瞭に回復されたステップフローの形態である。

【図14C】図１４Ａに示すデバイス構造をエッチング及び熱分解した後のゲート領域のミゾの深さ及び均一性の模式図である。

【図14D】図１４Ａに示すデバイス構造をエッチング及び熱分解した後のゲート領域のミゾの深さ及び均一性の模式図である。

【図15】図１４Ａに示すデバイス構造をＭＯＣＶＤ熱分解してトレンチゲート構造を形成した後、ｐ型層を直接二次エピタキシャルしたときの模式図である。

【図16】図１５に示すデバイス構造の非ゲート領域のｐ型層をエッチングしたときの模式図である。

【図17】図１６に示すデバイス構造に不活性化層が堆積されたときの模式図である。

【図18】図１７に示すデバイス構造上の不活性化層に窓を開設したときの模式図である。

【図19】図１８に示すデバイス構造に対して活性化領域分離を行ったときの模式図である。

【図20】図１９に示すデバイス構造にミゾ型ソース／ドレイン・オーミックコンタクトを製造したときの模式図である。

【図21】図２０に示すデバイス構造にゲート金属が堆積されたときの模式図である。

【発明を実施するための形態】

【0017】

前述した通り、従来技術の欠陥に鑑みて、本願の発明者は、大量の研究及び実践を行ったところ、本願の技術案を提案し、主に半導体デバイスにミゾ構造を正確かつ損傷なしに形成する方法を提供する。概ね、本願の実施例による技術案は、エピタキシャル構造（半導体材料層）に少なくとも一層のエッチング変換層を成長させ、ドライエッチング等のプロセスによって前記エッチング変換層までエッチングし、その後、前記エッチング変換層を熱処理プロセスにより完全に除去することであり、エッチング変換層の下方の半導体材料構造層がより良好な熱安定性を有するので、適切な条件及び雰囲気下で熱分解過程が該半導体材料構造層の表面で停止し、それにより、一連の有益な効果が実現される。たとえば、本願の実施例の技術案をＧａＮベースのエンハンスメント型ＨＥＭＴ等のデバイスのコア構造の製造に適用する場合、トレンチゲートを制御可能に製造できるとともに、ミゾ型ソース／ドレイン・オーミックコンタクト構造を制御可能に製造することができ、それにより、オーミックコンタクトの製造が低温アニーリング条件で実施できるようになり、デバイスの製造プロセスの互換性が高まり、一方、エッチングによる表面損傷を徹底的に回避でき、高温で下バリア層の表面を十分にクリーニングし、ダングリングボンドを十分に開くことができ、それにより、後続プロセスで高品質の界面を得て、最終的にゲート領域のプロセスの安定性を確保し、できるだけ閾値電圧、ゲート電流などを含むデバイスの電気的特性がエッチングプロセス変動による影響を受けないようにし、トレンチゲート構造を制御可能に製造することを実現し、それにより、プロセスの再現性、均一性、安定性を確保し、量産に適用できる。

【0018】

また、本願の実施例による技術案は、トレンチゲート、プロセスの互換性がより高いミゾ型低温オーミックコンタクトの製造に限られず、プロセスの互換性を確保する上に、エッチングの自動終了を必要とする場合にも適用でき、たとえば、ＭＩＳ構造、ｐ−ＧａＮゲートに基づくエンハンスメント型ＨＥＭＴ、及びディプリーション型ＨＥＭＴとエンハンスメント型ＨＥＭＴのモノリシック集積、又は他のダイオード構造（ハイブリッド陽極に基づくＭＩＳ型ダイオード、ｐ−ＧａＮゲートに基づくダイオード、垂直構造ダイオード（ショットキーダイオード、ｐ−ｎダイオード）及びジャンクションダバリアショットキーダイオード（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ，ＪＢＳ）等を含むが、これらに限られない）、及びミゾ構造とエッチング終了プロセスを用いる必要がある他のデバイス（エンハンスメント型ＲＦ／ミリ波デバイス、垂直型及び水平型Ｔｒｅｎｃｈ ＭＯＳＦＥＴ等を含むが、これらに限られない）の製造に用いることができる。

【0019】

本願の実施例の一態様による半導体デバイスの製造方法は、
エッチング変換層がその間に設けられた、積層して設けられる２つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む。

【0020】

さらに、前記製造方法は、具体的には、
前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層の表面で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップを含む。

【0021】

前記他方の半導体層には、高い熱安定性を有することが必要である。

【0022】

本願の実施例の他の態様による半導体デバイスの製造方法は、
第１半導体層及び第２半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含み、
前記製造方法は、
第１半導体層上に第３半導体層、第４半導体層を順に成長させることにより、第２半導体層を形成し、第３半導体層と第４半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも１つに対応する所定領域内の前記第４半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、ゲート、ソース、ドレインのうちの少なくとも１つと嵌合するミゾ構造を少なくとも第２半導体層内に形成するステップと、をさらに含む、ことを特徴とする。

【0023】

いくつかの具体的な実施形態では、前記製造方法は、ゲートと嵌合するミゾ構造を前記第２半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第３半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含むようにしてもよい。

【0024】

いくつかのさらに具体的な実施形態では、前記製造方法は、
ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
前記誘電体層がソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むようにしてもよい。

【0025】

いくつかの具体的な実施形態では、前記製造方法は、ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第５半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含むようにしてもよい。

【0026】

いくつかの具体的な実施形態では、前記製造方法は、ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第５半導体層を成長させ、その後、ゲートと第３半導体層との間に第５半導体層が介在しているようにゲートを製作するステップをさらに含むようにしてもよい。

【0027】

いくつかのさらに具体的な実施形態では、前記製造方法は、
ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
第５半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第５半導体層を成長させて形成するステップと、
前記第５半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第５半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第２半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むようにしてもよい。

【0028】

前記第３半導体層には、高い熱安定性を有することが必要である。

【0029】

いくつかの具体的な実施形態では、前記製造方法は、ソース、ドレイン及び第３半導体層にオーミックコンタクトを形成させるステップをさらに含むようにしてもよい。

【0030】

さらに、前記半導体材料層は、第４半導体層上に形成されるキャップ層をさらに含む。

【0031】

たとえば、一代表実施形態では、エピタキシャル構造が基板上に形成されるバッファ層、チャネル層、複合バリア層等を含み、そのうちの複合バリア層構造にエッチング変換層が挿入された（従って、図３に示すように、複合バリア層の構造は上バリア層／エッチング変換層／下バリア層である）ＨＥＭＴデバイスが製造され、該エッチング変換層（たとえばＧａＮ等の材質）までドライエッチングし、さらに該エッチング変換層を熱処理プロセスにより完全に除去し、下バリア層がより高い熱安定性を有するので、図４に示すように、適切な条件及び雰囲気下で熱分解過程が下バリア層の表面で停止する。そのうち、下バリア層は、通常、Ａｌを含むＡｌＧａＮ又はＡｌＮ等であり、Ａｌ−Ｎ結合エネルギーがＧａ−Ｎ結合エネルギーより大幅に大きいことから、適切な条件及び雰囲気下で該下バリア層は良好な熱安定性を有する。このように、トレンチゲートの深さに対する正確な制御を実現できるとともに、エッチングによる表面損傷を徹底的に回避でき、高温で下バリア層の表面を十分にクリーニングし、ダングリングボンドを十分に開くことができ、それにより、後続プロセスで高品質の界面を得て、ゲート領域のプロセス安定性を確保し、さらに閾値電圧、ゲート電流等を含むデバイスの電気的特性がエッチングプロセス変動による影響を受けないことを確保し、トレンチゲート構造の制御可能な製造を実現する。

【0032】

本願の実施例の他の態様は、本願の前記いずれか１項に記載の方法で製造される半導体デバイスをさらに提供する。

【0033】

本願の実施例では、前述したエッチング変換層の材質は、ＧａＮ及びドライエッチングにより熱分解し得る他の材料、たとえばＩｎＧａＮ、ＩｎＮ、又はＡｌ成分含有量の低いＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ等を含むが、これらに限られない。

【0034】

本願の実施例では、前述した半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）等であってもよく、他の半導体デバイスであってもよい。ＨＥＭＴである場合、そのヘテロ接合バリア層の材質は、ＡｌＧａＮ系材料、ＡｌＩｎＮ系材料、ＡｌＩｎＧａＮ系材料等を含むことができるが、これらに限られない。さらに、ＨＥＭＴである場合、二次元電子ガスが優れた電気的特性と広いエッチングプロセス窓を有することを確保する上に、その複合バリア層（すなわち前述した第２半導体層）内の各層の厚さが調整可能であり、そして、Ａｌ、Ｉｎ、Ｇａ成分がエピタキシャル成長方向の各種の関数であり得る。

【0035】

本願の実施例では、熱分解過程の自動終了を実現できる上に、熱処理を実施するための装置は、ＭＯＣＶＤ装置を用いることができるが、他の各種の加熱装置、加熱方法や加熱条件も適用できる。

【0036】

本願の実施例では、前述した半導体デバイスの製造プロセスは他の可能なプロセスのステップを含んでもよく、不活性化層、フィールドプレート構造を厚くしたり、相互接続電極を厚くしたりすること等を含むが、これらに限られない。

【0037】

本願の実施例では、熱処理工程は、熱分解過程の自動終了を実現することに限られず、熱分解過程の自動終了後、二次エピタキシャルを直接行うプロセスにも適用でき、たとえば、薄層ＧａＮ、ＡｌＧａＮ、ＡｌＮ等をエピタキシャル成長させることで、高品質の界面と表面を得て、ただし、薄層ＧａＮ、ＡｌＧａＮ、ＡｌＮ等に限られない。

【0038】

本願の実施例では、前述した不活性化層の材質は、Ａｌ_２Ｏ_３、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＡｌＯＮ（酸窒化アルミニウム）等を含むが、これらに限られない。

【0039】

本願の実施例では、トレンチゲートのエッチング、ミゾ型オーミックコンタクトのエッチング等を行うために使用されるエッチング技術は、たとえばＩＣＰエッチング技術又は他のドライエッチング技術などのドライエッチング技術であってもよい。

【0040】

本願の実施例では、半導体デバイスは、基板をさらに含んでもよく、基板の材質がシリコン、サファイア、炭化ケイ素、窒化ガリウム、窒化アルミニウム等であり得るが、これらに限られない。

【0041】

以下、いくつかの実施例及び図面を参照しながら、本願の技術案についてより具体的に解釈し説明する。以下の実施例は、有機金属化学気相成長法（Ｍｅｔａｌ−ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＭＯＣＶＤ）等のシステムを用いて、制御可能な熱分解技術によってトレンチゲート構造を製造し、すなわちバリア層を成長させるときに、エッチング変換層を含むエピタキシャル構造をエピタキシャル成長させ、ドライエッチングプロセスと組み合わせて、トレンチゲート構造のエッチングを効果的かつ確実に終了し、それにより、トレンチゲートのエッチング深さを正確に制御するとともに、ドライエッチングによるエッチング損傷等を回避する。しかし、以下の実施例では、用いる各種の製品の構造パラメータ、各種の反応物及びプロセス条件は、いずれも代表例であり、本案の発明者による大量の試験によれば、以上に記載の他の異なる構造パラメータ、他のタイプの反応物及び他のプロセス条件も適用でき、いずれも本願で主張されている技術的効果を実現できる。

【0042】

(実施例１)
該実施例によるＭＩＳ構造に基づくエンハンスメント型ＨＥＭＴの製造方法は、以下のステップを含む。
１）複合バリア層ヘテロ接合に基づくＨＥＭＴをＭＯＣＶＤエピタキシャル成長させる。そのうち、上バリア層は、厚さ約３５ｎｍのＡｌ_０．２Ｇａ_０．８Ｎであり、エッチング変換層は、厚さ約１０ｎｍのＧａＮであり、下バリア層は、厚さ約２〜４ｎｍのＡｌ_０．３Ｇａ_０．７Ｎであり、ＧａＮキャップ層は、約２ｎｍであり、ＡｌＮ挿入層は、約１ｎｍであり、ＧａＮチャネル層は、５０〜２００ｎｍである。ＨＥＭＴエピタキシャル構造は、図５に示される。

【0043】

２）ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、誘導結合プラズマ）エッチング技術を用い、フォトレジストＡＺ５２１４をマスクとして、ゲート、ソース、ドレインの上バリア層及びエッチング変換層を、エッチングレートを１〜２０ｎｍ／ｍｉｎに制御しながらエッチングする（又はゲート領域の上バリア層及びエッチング変換層のみをエッチングする）。ＧａＮエッチング変換層までエッチングするとエッチングを停止し、すなわち、エッチング時間を制御することによって、エッチング過程がＧａＮエッチング変換層まで行われるようにし、一定のエッチング時間のウィンドウを利用してＧａＮエッチング変換層が完全にエッチングされていないことを確保する。図６に示される。

【0044】

３）図７Ａに示されるように、ゲート、ソース及びドレイン領域（又はゲート領域のみ）がＩＣＰエッチングされたエピタキシャルウエハ（フォトレジストが除去された）を、ＭＯＣＶＤチャンバに入れ、表面エッチングを行われた残りのＧａＮエッチング変換層を加熱処理によって完全に熱分解し、熱分解過程をＡｌ_０．３Ｇａ_０．７Ｎ下バリア層で終了させる。図７Ｂに示すように、熱分解終了後、ミゾの表面が明瞭なステップフローの形態に回復され、エッチング後及び熱分解後のゲート領域のミゾ深さ及び均一性が図７Ｃ及び図７Ｄに示される。熱処理には、雰囲気がＮ_２／ＮＨ_３混合雰囲気、温度範囲が５００〜１２００℃、熱処理時間が１〜１５ｍｉｎとされる。ＧａＮエッチング変換層が完全に熱分解した後、後続の誘電体堆積を直接行ってもよく、必要に応じて薄層ＧａＮ、ＡｌＧａＮ又はＡｌＮ等の薄層を二次エピタキシャル成長させ、界面を下方に埋めるようにしてもよい。

【0045】

４）ゲート誘電体を堆積する。図８に示されるように、ＡＬＤ（Ａｔｏｍ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層成長）技術を用い、複合ゲート誘電体Ａｌ_２Ｏ_３／ＡｌＮの堆積を行い、ここで、ＡｌＮの厚さは、１〜１０ｎｍであり、Ａｌ_２Ｏ_３の厚さは、２〜５０ｎｍである。さらに、Ｎ_２雰囲気でポストアニーリングを温度６００℃で３ｍｉｎ行う。

【0046】

５）ゲート金属を堆積する。図９に示されるように、電子ビーム蒸着技術が使用され、製造条件は、金属Ｎｉ／Ａｕ、厚さ５０ｎｍ／２５０ｎｍである。

【0047】

６）ソース／ドレイン・オーミックコンタクトの窓開けを行う。図１０に示されるように、フォトレジストＡＺ５２１４をマスク（１〜２μｍ）として、プラズマエッチング（本実施例では、塩素を含むプラズマで複合ゲート誘電体Ａｌ_２Ｏ_３／ＡｌＮをエッチングする）によって、ソース／ドレイン・オーミックコンタクトの窓開けを行う。

【0048】

７）ソース／ドレイン・オーミックコンタクト。電子ビーム蒸着技術が使用され、製造条件は、金属Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、厚さ６ｎｍ／１２０ｎｍ／２０ｎｍ／３０ｎｍである。図１１に示されるように、アニーリング条件は、５５０℃、３ｍｉｎ、窒素雰囲気である。

【0049】

８）活性化領域分離を行う。図１２に示されるように、Ｎイオン注入技術で分離させ、イオン注入エネルギーは、１５０〜４００ＫｅＶイオン注入であり、注入イオン用量は、１０^１２〜１０^１４／ｃｍ^２であり、注入深さは、バッファ層より５０〜２５０ｎｍほど深い。

【0050】

（実施例２）
該実施例によるｐ型ゲート構造に基づくエンハンスメント型ＨＥＭＴの製造方法は、以下のステップを含む。
１）複合バリア層ヘテロ接合に基づくＨＥＭＴをＭＯＣＶＤエピタキシャル成長させる。そのうち、上バリア層は、厚さ約３５ｎｍのＡｌ_０．２Ｇａ_０．８Ｎであり、エッチング変換層は、厚さ約１０ｎｍのＧａＮであり、下バリア層は、厚さ約１５ｎｍのＡｌ_０．２５Ｇａ_０．７５Ｎであり、ＧａＮキャップ層は、約２ｎｍであり、ＡｌＮ挿入層は、約１ｎｍであり、ＧａＮチャネル層は、５０〜２００ｎｍである。ＨＥＭＴエピタキシャル構造は、図１３に示される。

【0051】

２）実施例１のステップ２）〜３）と同様である。図１４Ａに示されるように、ゲート領域のＡｌ_０．２Ｇａ_０．８Ｎ上バリア層及びＧａＮエッチング変換層のみをＩＣＰエッチングし、ゲート領域の残りのＧａＮエッチング変換層をＭＯＣＶＤ熱分解し、Ａｌ_０．２５Ｇａ_０．７５Ｎ下バリア層で終了させる。図１４Ｂに示すように、熱分解終了後、ミゾの表面が明瞭なステップフローの形態に回復され、エッチング後及び熱分解後のゲート領域のミゾの深さ及び均一性は、図１４Ｃ及び図１４Ｄに示される。

【0052】

３）ｐ型層を二次成長させる。ｐ型層をＭＯＣＶＤエピタキシャル成長させ、ｐ−ＧａＮの厚さは、５〜３００ｎｍ、マグネシウムドーピング濃度範囲は、１０^１８〜１０^２１／ｃｍ^３スケールである。図１５に示される。

【0053】

４）非ゲート領域のｐ型層をエッチングする。図１６に示されるように、ＩＣＰエッチング技術を用い、非ゲート領域のｐ型層をエッチングする。

【0054】

５）不活性化層を堆積する。図１７に示されるように、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，低圧化学気相堆積）誘電体層堆積技術によって、厚さ１０〜５００ｎｍのＳｉＮ_ｘ不活性化層を堆積する。

【0055】

６）不活性化層に窓を開設する。図１８に示されるように、フッ素ベースのＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ、反応イオンエッチング）によってＳｉＮ_ｘをエッチングすることで、ソース／ドレイン・オーミックコンタクト及びゲートの窓開けを行う。さらに、表面エッチングによる損傷に対する湿式処理プロセス、及び７００〜９５０℃、１〜５ｍｉｎ、窒素雰囲気というアニーリング条件での高温アニーリングプロセスを行う。

【0056】

７）活性化領域分離を行う。図１９に示されるように、Ｎイオン注入技術を用いて分離させ、イオン注入エネルギーは、１５０〜４００ＫｅＶイオン注入であり、注入イオン用量は、１０^１２〜１０^１４／ｃｍ^２であり、注入深さは、バッファ層より５０〜２５０ｎｍほど深い。

【0057】

８）ミゾ型ソース／ドレイン・オーミックコンタクト。ＩＣＰエッチングを用い、フォトレジストＡＺ５２１４をマスクとして、ソース、ドレイン領域に対してエッチングレートを１〜２０ｎｍ／ｍｉｎに制御しながらミゾエッチングを行う。エッチング時間を制御することによって、下バリア層を０〜６ｎｍ残す。図２０に示されるように、厚さ２０ｎｍ／１３０ｎｍ／５０ｎｍ／１５０ｎｍの金属Ｔｉ／Ａｌ／Ｎｉ／Ａｕを堆積し、アニーリング条件は、５００〜９００℃、０．５〜５ｍｉｎ、窒素雰囲気である。

【0058】

９）ゲート金属を堆積する。図２１に示されるように、マグネトロンスパッタリングを用いて厚さ３０ｎｍ／３０ｎｍ／５０ｎｍのＰｄ／Ｐｔ／Ａｕを堆積し、ポストアニーリング条件は、５００℃、１ｍｉｎ、窒素雰囲気である。

【0059】

本願の前述した実施例は、エッチング変換層を含む複合エピタキシャル構造をエピタキシャル成長させることによって、ドライエッチングと熱処理プロセスとを有機的に結合することで、トレンチゲート構造の製造、ミゾ型ソース／ドレイン・オーミックコンタクトの製造等を含む半導体デバイスの製造プロセスでのエッチング自動終了の難問を効果的に解決でき、ウエハのミゾの深さ均一性を大幅に向上でき、さらに、従来のドライエッチングによる損傷等の問題を完全に回避し、それにより、エンハンスメント型ＨＥＭＴ等のデバイスの性能及びデバイスの均一性を顕著に向上できる。

【0060】

なお、本明細書では、「含む」、「備える」という用語又はそれらの変形は、排他的な包含を意図するものであり、それにより、一連の要素を含むプロセス、方法、物品、又は装置は、それらの要素だけでなく、明確に列挙されていない他の要素をさらに含み、又はこのプロセス、方法、物品又は装置の固有の要素を含む。さらなる制限がない限り、「…を含む」という文によって限定される要素は、前記要素を含むプロセス、方法、物品、又は装置にさらに他の同じ要素が存在する場合を排除しない。

【0061】

以上は、本願の具体的な実施形態に過ぎず、当業者にとって、本願の原理を逸脱することなくいくつかの改良や修飾を行うことができ、これらの改良や修飾は、本願の特許範囲に包含されるものである。

【0062】

［付記］
［付記１］
エッチング変換層がその間に設けられた、積層して設けられる２つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達するか又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む、半導体デバイスの製造方法。

【0063】

［付記２］
具体的には、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層の表面で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップを含む、ことを特徴とする付記１に記載の製造方法。

【0064】

［付記３］
第１半導体層及び第２半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法であって
第１半導体層上に第３半導体層、第４半導体層を順に成長させることにより、第２半導体層を形成し、第３半導体層と第４半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも１つに対応する所定領域内の前記第４半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも１つと嵌合するミゾ構造を少なくとも第２半導体層内に形成するステップと、をさらに含む、ことを特徴とする半導体デバイスの製造方法。

【0065】

［付記４］
ゲートと嵌合するミゾ構造を前記第２半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第３半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする付記３に記載の製造方法。

【0066】

［付記５］
ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
ソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含む、ことを特徴とする付記４に記載の製造方法。

【0067】

［付記６］
ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第５半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含む、ことを特徴とする付記３に記載の製造方法。

【0068】

［付記７］
ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第５半導体層を成長させ、その後、ゲートと第３半導体層との間に第５半導体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする付記６に記載の製造方法。

【0069】

［付記８］
ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第２半導体層内に形成するステップと、
第５半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第５半導体層を成長させて形成するステップと、
前記第５半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第５半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第３半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第２半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むことを特徴とする付記７に記載の製造方法。

【0070】

［付記９］
ソース、ドレイン及び第３半導体層にオーミックコンタクトを形成させるステップをさらに含む、ことを特徴とする付記３乃至８のいずれか１つに記載の製造方法。

【0071】

［付記１０］
前記半導体材料層は、第４半導体層上に形成されるキャップ層をさらに含む、ことを特徴とする付記３乃至８のいずれか１つに記載の製造方法。

【0072】

［付記１１］
付記１乃至１０のいずれか１つに記載の方法で製造される半導体デバイス。

【0073】

［付記１２］
トレンチゲート構造を含むデバイスの製造における、付記１乃至１０のいずれか１つに記載の方法の使用。

【0074】

［付記１３］
付記１１に記載の半導体デバイスを備える、ことを特徴とするデバイス。

【0075】

［付記１４］
ＭＩＳ構造、ｐ−ＧａＮゲートに基づくエンハンスメント型ＨＥＭＴデバイス、ディプリーション型ＨＥＭＴとエンハンスメント型ＨＥＭＴのモノリシック集積デバイス、ハイブリッド陽極に基づくＭＩＳ型ダイオード、ｐ−ＧａＮゲートに基づくダイオード、垂直構造ダイオード、ジャンクションダバリアショットキーダイオード、エンハンスメント型ＲＦ／ミリ波デバイス、垂直型Ｔｒｅｎｃｈ ＭＯＳＦＥＴ又は水平型Ｔｒｅｎｃｈ ＭＯＳＦＥＴを含み、前記垂直構造ダイオードは、好ましくはショットキーダイオード又はｐ−ｎダイオードである、ことを特徴とする付記１３に記載のデバイス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図14C】

【図14D】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【国際調査報告】