特表 2021-532607 三次元強誘電体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】特表2021-532607(P2021-532607A)

(43)【公表日】2021年11月25日

(54)【発明の名称】三次元強誘電体メモリ装置

(51)【国際特許分類】

   H01L 27/11507 20170101AFI20211029BHJP

   H01L 27/11509 20170101ALI20211029BHJP

   G11C 11/22 20060101ALI20211029BHJP

【ＦＩ】

   H01L27/11507

   H01L27/11509

   G11C11/22 240

【審査請求】有

【予備審査請求】未請求

【全頁数】57

(21)【出願番号】特願2021-527272(P2021-527272)

(86)(22)【出願日】2019年7月22日

(85)【翻訳文提出日】2021年1月26日

(86)【国際出願番号】CN2019096974

(87)【国際公開番号】WO2020034809

(87)【国際公開日】20200220

(31)【優先権主張番号】16/102,667

(32)【優先日】2018年8月13日

(33)【優先権主張国】US

(31)【優先権主張番号】16/450,973

(32)【優先日】2019年6月24日

(33)【優先権主張国】US

(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT

(71)【出願人】

【識別番号】521038784

【氏名又は名称】ウーシー ペタバイト テクノロジ カンパニー リミテッド

【氏名又は名称原語表記】ＷＵＸＩ ＰＥＴＡＢＹＴＥ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．， ＬＴＤ．

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際特許業務法人

(72)【発明者】

【氏名】ル ゼンウィ

(72)【発明者】

【氏名】フ ウィシ

(72)【発明者】

【氏名】タウ チェン

(72)【発明者】

【氏名】パン フォン

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FR02

5F083GA01

5F083GA05

5F083HA02

5F083HA06

5F083JA02

5F083JA03

5F083JA06

5F083JA19

5F083JA32

5F083JA35

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA17

5F083MA18

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR36

5F083PR40

(57)【要約】

三次元（３Ｄ）強誘電体メモリ装置及び強誘電体メモリ装置を形成する方法の実施形態が開示される。一例では、３Ｄ強誘電体メモリ装置は、基板と、それぞれが上記の基板の上方で垂直に延びる複数の強誘電体メモリセルとを含む。強誘電体メモリセルのそれぞれは、キャパシタと、キャパシタに電気的に接続されたトランジスタとを含む。キャパシタは、第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。トランジスタは、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【特許請求の範囲】

【請求項1】

三次元（３Ｄ）強誘電体メモリ装置であって、
基板と、
それぞれが前記基板の上方で垂直に延びる複数の強誘電体メモリセルとを含み、前記強誘電体メモリセルは、
第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含むキャパシタと、
前記キャパシタに電気的に接続され、チャンネル構造、ゲート導体、及び前記チャネル構造と前記ゲート導体の間に横方向に配置されたゲート誘電体層を含むトランジスタとを含む、３Ｄ強誘電体メモリ装置。

【請求項2】

前記トランジスタは、キャパシタの上方に配置される、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項3】

前記チャネル構造は、前記第１電極の上方で前記第１電極に電気的に接続される、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項4】

キャパシタゲートスタックをさらに含み、前記キャパシタが前記キャパシタゲートスタックを通って垂直に延び、前記キャパシタゲートスタックは、
横方向に延びて前記第２電極と接触する導体層と、
前記導体層の下方に配置された第１誘電体層と、
前記導体層の上方に配置された第２誘電体層とを含む、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項5】

キャパシタゲートスタックの下方に配置された停止層をさらに含み、前記キャパシタの下部は、前記停止層と接触する、請求項４に記載の３Ｄ強誘電体メモリ装置。

【請求項6】

複数のビット線及び複数のビット線コンタクトをさらに含み、前記ビット線コンタクトのそれぞれは、前記ビット線の１つ、及び前記トランジスタの１つのソース／ドレイン領域と接触する、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項7】

前記強誘電体メモリセルのそれぞれは、平面図において実質的に円形である、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項8】

前記強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つとを含む、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項9】

前記第１電極は、シリコン（Ｓｉ）、透明導電性酸化物（ＴＣＯ）、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮｘ）、窒化チタンアルミニウム（ＴｉＡｌＮｘ）、炭窒化チタン（ＴｉＣＮｘ）、窒化タンタル（ＴａＮｘ）、窒化タンタルシリコン（ＴａＳｉＮｘ）、窒化タンタルアルミニウム（ＴａＡｌＮｘ）、窒化タングステン（ＷＮｘ）、ケイ化タングステン（ＷＳｉｘ）、炭窒化タングステン（ＷＣＮｘ）、ルテニウム（Ｒｕ）、及び酸化ルテニウム（ＲｕＯｘ）の少なくとも１つを含む、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項10】

前記強誘電体メモリセルの下方に配置された周辺装置をさらに含む、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項11】

横方向に延びて前記第２電極と接触する導体層をさらに含み、前記導体層は、前記第２電極とは異なる垂直寸法を有し、前記第２電極は、前記導体層と前記強誘電体層の間に横方向に配置される、請求項１に記載の３Ｄ強誘電体メモリ装置。

【請求項12】

三次元（３Ｄ）強誘電体メモリ装置であって、
基板と、
前記基板の上方で垂直に伸びる強誘電体メモリセルとを含み、前記強誘電体メモリセルは、
それぞれが第１電極、第２電極、及び前記第１電極と前記第２電極の間に横方向に配置された強誘電体層を含む、垂直にスタックされた複数のキャパシタと、
前記キャパシタに電気的に接続され、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含むトランジスタとを含む、３Ｄ強誘電体メモリ装置。

【請求項13】

前記強誘電体メモリセルのそれぞれにおける第１電極は、連続電極の一部である、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項14】

前記チャネル構造は、前記連続電極の上方で前記連続電極に電気的に接続される、請求項１３に記載の３Ｄ強誘電体メモリ装置。

【請求項15】

前記キャパシタのそれぞれにおける強誘電体層は、連続強誘電体層の一部である、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項16】

前記キャパシタのそれぞれにおける第２電極は、互いに電気的に絶縁される、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項17】

複数のキャパシタゲートスタックをさらに含み、前記キャパシタが前記複数のキャパシタゲートスタックを通って垂直に延び、前記キャパシタゲートスタックのそれぞれは、
横方向に延び、前記第２電極の１つと接触する導体層と、
前記導体層の下方に配置された第１誘電体層と、
前記導体層の上方に配置された第２誘電体層とを含む、請求項１６に記載の３Ｄ強誘電体メモリ装置。

【請求項18】

キャパシタゲートスタックの下方に配置された停止層をさらに含み、前記キャパシタの下部は、前記停止層と接触する、請求項１６に記載の３Ｄ強誘電体メモリ装置。

【請求項19】

複数のビット線及び複数のビット線コンタクトをさらに含み、前記ビット線コンタクトのそれぞれは、前記ビット線の１つ、及び前記トランジスタの１つのソース／ドレイン領域と接触する、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項20】

前記強誘電体層は、前記キャパシタのうちの少なくとも２つに跨る連続層の一部である、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項21】

前記強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つとを含む、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項22】

前記第２電極のうちの少なくとも２つの垂直寸法は同じではない、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項23】

横方向に延び、前記第２電極のうちの１つと接触する導体層をさらに含み、前記導体層は、前記第２電極とは異なる垂直寸法を有する、請求項１２に記載の３Ｄ強誘電体メモリ装置。

【請求項24】

三次元（３Ｄ）強誘電体メモリ装置であって、
基板と、
前記基板の上方で垂直に伸び、且つ第１強誘電体キャパシタ、及び前記第１強誘電体キャパシタの上方に配置され前記第１強誘電体キャパシタに電気的に接続された第１トランジスタを含む第１強誘電体メモリセルと、
前記第１強誘電体メモリセルの上方に垂直に延び、且つ第２トランジスタ、及び前記第２トランジスタの上方に配置され前記第２トランジスタに電気的に接続された第２強誘電体キャパシタを含む第２強誘電体メモリセルと、
前記第１トランジスタと前記第２トランジスタの間に垂直に配置され、前記第１トランジスタと前記第２トランジスタに電気的に接続されたビット線とを含む、３Ｄ強誘電体メモリ装置。

【請求項25】

前記第１及び第２強誘電体キャパシタのそれぞれは、第１電極、第２電極、及び前記第１電極と前記第２電極の間に横方向に配置された強誘電体層を含む、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項26】

前記第１及び第２トランジスタのそれぞれは、チャンネル構造、ゲート導体、及び前記チャネル構造と前記ゲート導体の間に横方向に配置されたゲート誘電体層を含む、請求項２５に記載の３Ｄ強誘電体メモリ装置。

【請求項27】

前記第１強誘電体メモリセルの場合、対応するチャネル構造は、対応する第１電極の上方で該第１電極に電気的に接続され、
且つ、
前記第２強誘電体メモリセルの場合、対応するチャネル構造は、対応する第１電極の下方で該第１電極に電気的に接続される、請求項２６に記載の３Ｄ強誘電体メモリ装置。

【請求項28】

ビット線及び第１トランジスタのソース／ドレイン領域と接触する第１ビット線コンタクトと、
ビット線及び第２トランジスタのソース／ドレイン領域と接触する第２ビットとをさらに含む、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項29】

前記第１及び第２強誘電体メモリセルのそれぞれは、平面図において実質的に円形である、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項30】

前記強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つとを含む、請求項２５に記載の３Ｄ強誘電体メモリ装置。

【請求項31】

前記第２強誘電体メモリセルの上方で垂直に延び、且つ第３強誘電体キャパシタ、及び前記第３強誘電体キャパシタの上方に配置され前記第３強誘電体キャパシタに電気的に接続された第３トランジスタを含む第３強誘電体メモリセルと、
前記第３強誘電体メモリセルの上方に垂直に延び、且つ第４トランジスタ、及び前記第４トランジスタの上方に配置され前記第４トランジスタに電気的に接続された第４強誘電体キャパシタを含む第４強誘電体メモリセルと、
前記第３トランジスタと前記第４トランジスタの間に垂直に配置され、前記第３トランジスタと前記第４トランジスタに電気的に接続された別のビット線とを含む、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項32】

前記第１及び第２強誘電体メモリセルのそれぞれは、垂直にスタックされた複数の強誘電体キャパシタを含む、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項33】

横方向に延び、前記第１強誘電体キャパシタの前記第２電極と接触する導体層をさらに含み、前記導体層は、前記第１強誘電体キャパシタの前記第２電極とは異なる垂直寸法を有し、前記第２電極は、導体層と前記強誘電体層の間に横方向に配置される、請求項２４に記載の３Ｄ強誘電体メモリ装置。

【請求項34】

トランジスタとＮ個のキャパシタを含む強誘電体メモリセルを書き込む方法であって、Ｎは１より大きい正の整数であり、前記トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、前記Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続され、前記方法は、
プレート線時系列に従って、０Ｖと前記強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化されたプレート線信号を前記Ｎ本のプレート線のそれぞれに印加するステップと、
ビット線時系列に従って、０ＶとＶｄｄとの間でパルス化されたビット線信号を前記ビット線に印加して、前記Ｎ個のキャパシタにデータの有効な状態を書き込むステップとを含み、
前記データは、前記Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成され、
前記データの前記有効な状態は、前記プレート線時系列に基づいて決定され、且つ、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、方法。

【請求項35】

前記ビット線時系列は、前記プレート線時系列とは異なる、ことを特徴とする請求項３４に記載の方法。

【請求項36】

前記データは、前記Ｎ個のキャパシタに書き込むことができない２^Ｎ−（Ｎ＋１）個の無効な状態で構成される、請求項３４に記載の方法。

【請求項37】

前記無効な状態のそれぞれは、前記ビット線時系列が前記プレート線時系列と同じである場合に対応する、請求項３６に記載の方法。

【請求項38】

前記強誘電体メモリセルを選択するために、前記Ｖｄｄよりも大きいワード線信号を前記ワード線に印加するステップをさらに含む、請求項３４に記載の方法。

【請求項39】

前記ビット線信号、前記ワード線信号、及び前記プレート線信号は、同じ書き込みサイクルで印加される、請求項３８に記載の方法。

【請求項40】

前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に対応する複数の候補ビット線時系列から選択することによって決定される、請求項３４に記載の方法。

【請求項41】

前記Ｎ個のキャパシタは、垂直にスタックされ、それぞれが第１電極、第２電極、及び前記第１電極と前記第２電極の間に横方向に配置された強誘電体層を含み、
前記トランジスタは、前記Ｎ個のキャパシタに電気的に接続され、チャンネル構造、ゲート導体、及び前記チャネル構造と前記ゲート導体の間に横方向に配置されたゲート誘電体層を含む、請求項３４に記載の方法。

【請求項42】

前記ビット線信号及び前記プレート線信号は、前記ビット線及びプレート線を介して前記強誘電体メモリセルに電気的に接続された周辺装置によって印加される、請求項３４に記載の方法。

【請求項43】

前記周辺装置は、前記強誘電体メモリセルの下方に配置される、請求項４２に記載の方法。

【請求項44】

トランジスタとＮ個のキャパシタを含む強誘電体メモリセルを書き込む方法であって、Ｎは１より大きい正の整数であり、前記トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、前記Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続され、前記方法は、
プレート線時系列に従って、０Ｖと前記強誘電体メモリセルの供給電圧（Ｖｄｄ）よりも大きいバイアス電圧の間でパルス化されたプレート線信号を前記Ｎ本のプレート線のそれぞれに印加するステップと、
ビット線時系列に従って、０ＶとＶｄｄとの間でパルス化されたビット線信号を前記ビット線に印加して、前記Ｎ個のキャパシタにデータの有効な状態を書き込むステップとを含み、
前記データは、前記Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成され、且つ、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、方法。

【請求項45】

前記バイアス電圧が、前記Ｖｄｄの約４／３である、請求項４４に記載の方法。

【請求項46】

データの前記有効な状態が前記Ｎ個のキャパシタに書き込まれるとき、前記ビット線信号は、前記プレート線信号のそれぞれとは異なる、請求項４４に記載の方法。

【請求項47】

前記強誘電体メモリセルを選択するために、前記Ｖｄｄよりも大きいワード線信号を前記ワード線に印加するステップをさらに含む、請求項４４に記載の方法。

【請求項48】

前記ビット線信号、前記ワード線信号、及び前記プレート線信号は、同じ書き込みサイクルで印加される、請求項４７に記載の方法。

【請求項49】

前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に対応する複数の候補ビット線時系列から選択することによって決定される、請求項４４に記載の方法。

【請求項50】

前記Ｎ個のキャパシタは、垂直にスタックされ、それぞれが第１電極、第２電極、及び前記第１電極と前記第２電極の間に横方向に配置された強誘電体層を含み且つ、
前記トランジスタは、前記Ｎ個のキャパシタに電気的に接続され、チャンネル構造、ゲート導体、及び前記チャネル構造と前記ゲート導体の間に横方向に配置されたゲート誘電体層を含む、請求項４４に記載の方法。

【請求項51】

前記ビット線信号及び前記プレート線信号は、前記ビット線及びプレート線を介して前記強誘電体メモリセルに電気的に接続された周辺装置によって印加される、請求項４４に記載の方法。

【請求項52】

前記周辺装置は、前記強誘電体メモリセルの下方に配置される、請求項５１に記載の方法。

【請求項53】

トランジスタとＮ個のキャパシタを含む強誘電体メモリセルを読み出す方法であって、Ｎは１より大きい正の整数であり、前記トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、前記Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続され、前記方法は、
０Ｖからバイアス電圧にパルス化されたプレート線信号を、前記Ｎ本のプレート線のそれぞれに順番に印加するステップと、
前記バイアス電圧の前記プレート線信号を前記Ｎ本のプレート線のそれぞれに印加した後、前記Ｎ個のキャパシタから読み出した前記ビット線のビット線信号をＮ個の基準電圧と同時に比較して、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態を決定するステップとを含む、方法。

【請求項54】

前記データの有効な状態を決定した後、前記データの前記有効な状態を前記Ｎ個のキャパシタに書き戻すステップをさらに含む、請求項５３に記載の方法。

【請求項55】

前記データの前記有効な状態を前記Ｎ個のキャパシタに書き戻すステップは、
プレート線時系列に従って、０Ｖと前記バイアス電圧との間でパルス化された別のプレート線信号を、前記Ｎ本のプレート線のそれぞれに印加するステップと、
前記データの前記有効な状態を前記Ｎ個のキャパシタに書き込むために、ビット線時系列に従って、０Ｖと前記強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化された別のビット線信号をビット線に印加するステップとを含む、請求項５４に記載の方法。

【請求項56】

前記バイアス電圧は前記Ｖｄｄであり、
前記データは、前記Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成され、
前記データの前記Ｎ＋１個の有効な状態は、前記プレート線時系列に基づいて決定され、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、請求項５５に記載の方法。

【請求項57】

前記バイアス電圧は前記Ｖｄｄよりも大きく、
前記データは、前記Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成され、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、請求項５５に記載の方法。

【請求項58】

前記強誘電体メモリセルを選択するために、前記Ｖｄｄよりも大きいワード線信号を前記ワード線に印加するステップをさらに含み、
前記ワード線信号及び前記プレート線信号は、前記ビット線信号が読み出されるのと同じ読み出しサイクルで印加される、請求項５４に記載の方法。

【請求項59】

トランジスタとＮ個のキャパシタを含む強誘電体メモリセルを読み出す方法であって、Ｎは１より大きい正の整数であり、前記トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、前記Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続され、前記方法は、
０Ｖからバイアス電圧にパルス化されたプレート線信号を、前記Ｎ本のプレート線のそれぞれに順番に印加するステップと、
前記バイアス電圧の前記プレート線信号のそれぞれを前記Ｎ本のプレート線のそれぞれ１つに印加した後、前記Ｎ個のキャパシタのそれぞれ１つから読み出した前記ビット線の各ビット線信号を基準電圧と比較して、前記データの複数の有効な状態から前記Ｎ個のキャパシタに格納されたデータの有効な状態を決定するステップとを含む、方法。

【請求項60】

前記データの有効な状態を決定した後、前記データの前記有効な状態を前記Ｎ個のキャパシタに書き戻すステップをさらに含む、請求項５９に記載の方法。

【請求項61】

前記データの前記有効な状態を前記Ｎ個のキャパシタに書き戻すステップは、
プレート線時系列に従って、０Ｖと前記バイアス電圧との間でパルス化された別のプレート線信号を、前記Ｎ本のプレート線のそれぞれに印加するステップと、
前記データの前記有効な状態を前記Ｎ個のキャパシタに書き込むために、ビット線時系列に従って、０Ｖと前記強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化された別のビット線信号をビット線に印加するステップとを含む、請求項６０に記載の方法。

【請求項62】

前記バイアス電圧は前記Ｖｄｄであり、
前記データは、前記Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成され、
前記データの前記Ｎ＋１個の有効な状態は、前記プレート線時系列に基づいて決定され、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、請求項６１に記載の方法。

【請求項63】

前記バイアス電圧は前記Ｖｄｄよりも大きく、
前記データは、前記Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成され、
前記ビット線時系列は、前記Ｎ個のキャパシタに書き込まれた前記データの前記有効な状態に基づいて決定される、請求項６１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０１８年８月１３日に出願された米国特許出願第１６／１０２、６６７号、及び２０１９年６月２４日に出願された米国特許出願第１６／４５０、９７３号の優先権の利益を主張し、両方ともその全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

本開示の実施形態は、強誘電体メモリ装置及びその製造と操作方法に関する。

【0003】

強誘電性ＲＡＭ（ＦｅＲＡＭ又はＦＲＡＭ（登録商標））などの強誘電体メモリは、強誘電体材料層を使用して不揮発性を実現する。強誘電体材料は、印加された電界と見かけの蓄積電荷との間に非線形の関係があるため、電界内の極性を切り替えることができる。強誘電体メモリの利点は、低消費電力、高速書き込みパフォーマンス、及び優れた最大読み出し／書き込み耐性を含む。

【発明の概要】

【0004】

三次元（３Ｄ）強誘電体メモリ装置、それらの製造方法、及び強誘電体メモリセルを操作するための方法の実施形態は、本明細書に開示される。

【0005】

一例では、３Ｄ強誘電体メモリ装置は、基板と、それぞれが上記の基板の上方で垂直に延びる複数の強誘電体メモリセルとを含む。強誘電体メモリセルのそれぞれは、キャパシタと、キャパシタに電気的に接続されたトランジスタとを含む。キャパシタは、第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。トランジスタは、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【0006】

幾つかの実施形態では、トランジスタは、キャパシタの上方に配置される。幾つかの実施形態では、チャネル構造は、第１電極の上方で第１電極に電気的に接続される。

【0007】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、キャパシタゲートスタックをさらに含む。キャパシタがキャパシタゲートスタックを通って垂直に延びる。キャパシタゲートスタックは、横方向に延び第２電極と接触する導体層、導体層の下方に配置された第１誘電体層、及び導体層の上方に配置された第２誘電体層を含む。幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、キャパシタゲートスタックの下方に配置された停止層をさらに含む。キャパシタの下部は、停止層と接触する。

【0008】

幾つかの実施形態では、３Ｄ強誘電体メモリは、複数のビット線及び複数のビット線コンタクトをさらに含む。ビット線コンタクトのそれぞれは、ビット線の１つ、及びトランジスタの１つのソース／ドレイン領域と接触する。

【0009】

幾つかの実施形態では、強誘電体メモリセルのそれぞれは、平面図において実質的に円形である。幾つかの実施形態では、チャンネル構造、ゲート誘電体層、及びゲート導体は、この順序で強誘電体メモリセルの中心から半径方向に配置される。

【0010】

幾つかの実施形態では、強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つを含む。幾つかの実施形態では、第１電極は、シリコン（Ｓｉ）、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮｘ）、窒化チタンアルミニウム（ＴｉＡｌＮｘ）、炭窒化チタン（ＴｉＣＮｘ）、窒化タンタル（ＴａＮｘ）、窒化タンタルシリコン（ＴａＳｉＮｘ）、窒化タンタルアルミニウム（ＴａＡｌＮｘ）、窒化タングステン（ＷＮｘ）、ケイ化タングステン（ＷＳｉｘ）、炭窒化タングステン（ＷＣＮｘ）、ルテニウム（Ｒｕ）、及び酸化ルテニウム（ＲｕＯｘ）を含む。

【0011】

幾つかの実施形態では、第１又は第２電極は、透明導電性酸化物（ＴＣＯ）を含む。ＴＣＯは、ドープされたＺｎＯベースのＴＣＯ、ドープされたＴｉＯ_２ベースのＴＣＯ、ドープされたＳｎＯ_２ベースのＴＣＯ、及びペロブスカイトＴＣＯを含むが、それらに限定されない。

【0012】

幾つかの実施形態では、３Ｄ強誘電体メモリは、強誘電体メモリセルの下方に配置された周辺装置をさらに含む。

【0013】

幾つかの実施形態では、３Ｄ強誘電体メモリは、横方向に延びて前記第２電極と接触する導体層をさらに含む。前記導体層は、前記第２電極とは異なる垂直寸法を有し、前記第２電極は、前記導体層と前記強誘電体層の間に横方向に配置される。

【0014】

別の例では、３Ｄ強誘電体メモリ装置は、基板と、基板の上方で垂直に延びる強誘電体メモリセルとを含む。強誘電体メモリセルは、垂直にスタックされた複数のキャパシタ、及びキャパシタに電気的に接続されたトランジスタを含む。キャパシタのそれぞれは、第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。トランジスタは、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【0015】

幾つかの実施形態では、強誘電体メモリセルのそれぞれにおける第１電極は、連続電極の一部である。チャネル構造は、連続電極の上方で連続電極に電気的に接続することができる。幾つかの実施形態では、キャパシタのそれぞれにおける強誘電体層は、連続強誘電体層の一部である。幾つかの実施形態では、キャパシタのそれぞれにおける第２電極は、互いに電気的に絶縁される。

【0016】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、複数のキャパシタゲートスタックをさらに含む。キャパシタが複数のキャパシタゲートスタックを通って垂直に延びる。キャパシタゲートスタックのそれぞれは、横方向に延びる導体層を含み、該導体層は、第２電極、導体層の下方に配置された第１誘電体層、及び導体層の上方に配置された第２誘電体層のうちの１つと接触する。幾つかの実施形態では、３Ｄ強誘電体メモリは、キャパシタゲートスタックの下方に配置された停止層をさらに含む。キャパシタの下部は、停止層と接触する。

【0017】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、複数のビット線及び複数のビット線コンタクトをさらに含む。ビット線コンタクトのそれぞれは、ビット線の１つ、及びトランジスタの１つのソース／ドレイン領域と接触する。

【0018】

幾つかの実施形態では、強誘電体メモリセルは、平面図において実質的に円形である。幾つかの実施形態では、チャンネル構造、ゲート誘電体層、及びゲート導体は、この順序で強誘電体メモリセルの中心から半径方向に配置される。幾つかの実施形態によれば、強誘電体層は、キャパシタのうちの少なくとも２つを跨る連続層の一部である。

【0019】

幾つかの実施形態では、強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つとを含む。幾つかの実施形態では、第１電極は、シリコン（Ｓｉ）、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮｘ）、窒化チタンアルミニウム（ＴｉＡｌＮｘ）、炭窒化チタン（ＴｉＣＮｘ）、窒化タンタル（ＴａＮｘ）、窒化タンタルシリコン（ＴａＳｉＮｘ）、窒化タンタルアルミニウム（ＴａＡｌＮｘ）、窒化タングステン（ＷＮｘ）、ケイ化タングステン（ＷＳｉｘ）、炭窒化タングステン（ＷＣＮｘ）、ルテニウム（Ｒｕ）、及び酸化ルテニウム（ＲｕＯｘ）を含む。

【0020】

幾つかの実施形態では、第１又は第２電極は、透明導電性酸化物（ＴＣＯ）を含む。ＴＣＯは、ドープされたＺｎＯベースのＴＣＯ、ドープされたＴｉＯ_２ベースのＴＣＯ、ドープされたＳｎＯ_２ベースのＴＣＯ、及びペロブスカイトＴＣＯを含むが、それらに限定されない。

【0021】

幾つかの実施形態では、第２電極のうちの少なくとも２つの垂直寸法は同じではない。

【0022】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、強誘電体メモリセルの下方に配置された周辺装置をさらに含む。

【0023】

幾つかの実施形態では、３Ｄ強誘電体メモリは、横方向に延びて第２電極のうちの１つと接触する導体層をさらに含む。導体層は、第２電極とは異なる垂直寸法を有する。

【0024】

更に別の例では、３Ｄ強誘電体メモリ装置は、基板、基板の上方で垂直に延びる第１強誘電体メモリセル、第１強誘電体メモリセルの上方で垂直に延びる第２強誘電体メモリセル、及び第１トランジスタと第２トランジスタの間に配置され電気的に接続されたビット線を含む。第１強誘電体メモリセルは、第１強誘電体キャパシタ、及び第１強誘電体キャパシタの上方に配置され且つ第１強誘電体キャパシタに電気的に接続された第１トランジスタを含む。第２強誘電体メモリセルは、第２トランジスタ、及び第２トランジスタの上方に配置され且つ第２トランジスタに電気的に接続された第２強誘電体キャパシタを含む。

【0025】

幾つかの実施形態では、第１及び第２強誘電体キャパシタのそれぞれは、第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。幾つかの実施形態では、第１及び第２トランジスタのそれぞれは、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【0026】

幾つかの実施形態では、第１強誘電体メモリセルの場合、対応するチャネル構造は、第１電極の上方で第１電極に電気的に接続される。第２強誘電体メモリセルの場合、対応するチャネル構造は、第１電極の下方で第１電極に電気的に接続される。

【0027】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、第１キャパシタゲートスタック及び第２キャパシタゲートスタックを含む。第１強誘電体キャパシタが第１キャパシタゲートスタックを通って垂直に延び、第２強誘電体キャパシタが第２キャパシタゲートスタックを通って垂直に延びる。第２キャパシタは、第１キャパシタゲートスタックの上方に配置される。第１及び第２キャパシタゲートスタックのそれぞれは、横方向に延びる導体層を含み、該導体層は、対応する第２電極、導体層の下方に配置された第１誘電体層、及び導体層の上方に配置された第２誘電体層と接触する。幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、第１キャパシタゲートスタックの下方に配置された停止層をさらに含む。第１強誘電体キャパシタの下部は、停止層と接触する。

【0028】

幾つかの実施形態では、第１ビット線コンタクトは、ビット線及び第１トランジスタのソース／ドレイン領域と接触し、第２ビット線コンタクトは、ビット線及び第２トランジスタのソース／ドレイン領域と接触する。

【0029】

幾つかの実施形態では、第１及び第２強誘電体メモリセルのそれぞれは、平面図において実質的に円形である。幾つかの実施形態では、チャンネル構造、ゲート誘電体層、及びゲート導体は、この順序で強誘電体メモリセルの中心から半径方向に配置される。

【0030】

幾つかの実施形態では、強誘電体層は、酸素と、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）の少なくとも１つとを含む。幾つかの実施形態では、第１電極は、シリコン（Ｓｉ）、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮｘ）、窒化チタンアルミニウム（ＴｉＡｌＮｘ）、炭窒化チタン（ＴｉＣＮｘ）、窒化タンタル（ＴａＮｘ）、窒化タンタルシリコン（ＴａＳｉＮｘ）、窒化タンタルアルミニウム（ＴａＡｌＮｘ）、窒化タングステン（ＷＮｘ）、ケイ化タングステン（ＷＳｉｘ）、炭窒化タングステン（ＷＣＮｘ）、ルテニウム（Ｒｕ）、及び酸化ルテニウム（ＲｕＯｘ）を含む。

【0031】

幾つかの実施形態では、第１又は第２電極は、透明導電性酸化物（ＴＣＯ）を含む。ＴＣＯは、ドープされたＺｎＯベースのＴＣＯ、ドープされたＴｉＯ_２ベースのＴＣＯ、ドープされたＳｎＯ_２ベースのＴＣＯ、及びペロブスカイトＴＣＯを含む。

【0032】

幾つかの実施形態では、第１及び第２強誘電体メモリセルのそれぞれは、垂直にスタックされた複数の強誘電体キャパシタを含む。

【0033】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、第１強誘電体メモリセルの下方に配置された周辺装置をさらに含む。

【0034】

幾つかの実施形態では、３Ｄ強誘電体メモリ装置は、第２強誘電体メモリセルの上方で垂直に延びる第３強誘電体メモリセル、第３強誘電体メモリセルの上方で垂直に延びる第４強誘電体メモリセル、及び第３トランジスタと第４トランジスタの間に垂直に配置され電気的に接続された別のビット線を含む。第３強誘電体メモリセルは、第３強誘電体キャパシタ、及び第３強誘電体キャパシタの上方に配置され且つ第３強誘電体キャパシタに電気的に接続された第３トランジスタを含む。第４強誘電体メモリセルは、第４トランジスタ、及び第４トランジスタの上方に配置され且つ第４トランジスタに電気的に接続された第４強誘電体キャパシタを含む。

【0035】

幾つかの実施形態では、３Ｄ強誘電体メモリは、横方向に延びて第１強誘電体キャパシタの第２電極と接触する導体層をさらに含む。該導体層は、第１強誘電体キャパシタの第２電極とは異なる垂直寸法を有する。第２電極は、導体層と強誘電体層の間に横方向に配置される。

【0036】

更に別の例では、３Ｄ強誘電体メモリ装置を形成する方法が提供される。キャパシタゲートスタックは、基板の上方に形成される。キャパシタゲートスタックは、横方向に延びる導体層、導体層の下方に配置された第１誘電体層、及び導体層の上方に配置された第２誘電体層を含む。キャパシタゲートスタックを通って垂直に延びる１つ以上のキャパシタが形成される。各キャパシタは、第１電極、第２電極、及び第１電極と第２電極の間に垂直に形成された強誘電体層を含むことができる。トランジスタは、キャパシタの上方に形成され、且つキャパシタに電気的に接続される。トランジスタは、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に形成されたゲート誘電体層を含むことができる。トランジスタの上方には、ビット線コンタクト及びビット線が形成される。ビット線コンタクトは、ビット線、及びトランジスタのソース／ドレイン領域と接触することができる。

【0037】

更に別の例では、３Ｄ強誘電体メモリ装置を形成する方法が提供される。垂直に延びる第１強誘電体メモリセルが基板の上方に形成される。第１強誘電体メモリセルは、第１強誘電体キャパシタ、及び第１強誘電体キャパシタの上方に形成され且つ第１強誘電体キャパシタに電気的に接続された第１トランジスタを含むことができる。ビット線が第１強誘電体メモリセルの上方に形成され、且つ第１強誘電体メモリセルに電気的に接続される。垂直に延びる第２強誘電体メモリセルがビット線の上方に形成され、且つビット線に電気的に接続される。第２強誘電体メモリセルは、第２トランジスタ、及び第２トランジスタの上方に形成され且つ第２トランジスタに電気的に接続された第２強誘電体キャパシタを含む。

【0038】

更に別の例では、強誘電体メモリセルを書き込む方法が提供される。強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含み、Ｎは、１より大きい正の整数である。トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。０Ｖと強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化されたプレート線信号が、プレート線時系列に従って、Ｎ本のプレート線のそれぞれに印加される。０ＶとＶｄｄとの間でパルス化されたビット線信号が、ビット線時系列に従ってビット線に印加されて、Ｎ個のキャパシタにデータの有効な状態が書き込まれる。データは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。データの有効な状態は、プレート線時系列に基づいて決定される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0039】

幾つかの実施形態では、ビット線時系列は、プレート線時系列とは異なる。

【0040】

幾つかの実施形態では、データは、Ｎ個のキャパシタに書き込むことができない２^Ｎ−（Ｎ＋１）個の無効な状態で構成される。

【0041】

幾つかの実施形態では、無効な状態のそれぞれは、ビット線時系列がプレート線時系列と同じである場合に対応する。

【0042】

幾つかの実施形態では、強誘電体メモリセルを選択するために、Ｖｄｄよりも大きいワード線信号がワード線に印加される。

【0043】

幾つかの実施形態では、ビット線信号、ワード線信号、及びプレート線信号は、同じ書き込みサイクルで印加される。

【0044】

幾つかの実施形態では、ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に対応する複数の候補ビット線時系列から選択することによって決定される。

【0045】

幾つかの実施形態では、Ｎ個のキャパシタは垂直にスタックされ、それぞれが第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。トランジスタは、Ｎ個のキャパシタに電気的に接続され、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【0046】

幾つかの実施形態では、ビット線信号及びプレート線信号は、ビット線及びプレート線を介して強誘電体メモリセルに電気的に接続された周辺装置によって印加される。

【0047】

幾つかの実施形態では、周辺装置は、強誘電体メモリセルの下方に配置される。

【0048】

更に別の例では、強誘電体メモリセルを書き込む方法が提供される。強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含み、Ｎは、１より大きい正の整数である。トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。０Ｖと強誘電体メモリセルの供給電圧（Ｖｄｄ）よりも大きいバイアス電圧との間でパルス化されたプレート線信号が、プレート線時系列に従って、前記Ｎ本のプレート線のそれぞれに印加される。０ＶとＶｄｄとの間でパルス化されたビット線信号が、ビット線時系列に従ってビット線に印加されて、Ｎ個のキャパシタにデータの有効な状態が書き込まれる。データは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0049】

幾つかの実施形態では、バイアス電圧は、Ｖｄｄの約４／３である。

【0050】

幾つかの実施形態では、データの有効な状態がＮ個のキャパシタに書き込まれるとき、ビット線信号はプレート線信号のそれぞれとは異なる。

【0051】

幾つかの実施形態では、強誘電体メモリセルを選択するために、Ｖｄｄよりも大きいワード線信号がワード線に印加される。

【0052】

幾つかの実施形態では、ビット線信号、ワード線信号、及びプレート線信号は、同じ書き込みサイクルで印加される。

【0053】

幾つかの実施形態では、ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に対応する複数の候補ビット線時系列から選択することによって決定される。

【0054】

幾つかの実施形態では、Ｎ個のキャパシタは垂直にスタックされ、それぞれが第１電極、第２電極、及び第１電極と第２電極の間に横方向に配置された強誘電体層を含む。トランジスタは、Ｎ個のキャパシタに電気的に接続され、チャンネル構造、ゲート導体、及びチャネル構造とゲート導体の間に横方向に配置されたゲート誘電体層を含む。

【0055】

幾つかの実施形態では、ビット線信号及びプレート線信号は、ビット線及びプレート線を介して強誘電体メモリセルに電気的に接続された周辺装置によって印加される。

【0056】

幾つかの実施形態では、周辺装置は、強誘電体メモリセルの下方に配置される。

【0057】

更に別の例では、強誘電体メモリセルを読み出す方法が提供される。強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含み、Ｎは、１より大きい正の整数である。トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。０Ｖからバイアス電圧にパルス化されたプレート線信号が、Ｎ本のプレート線のそれぞれに順番に印加される。バイアス電圧のプレート線信号がＮ本のプレート線のそれぞれに印加された後、Ｎ個のキャパシタから読み出されたビット線のビット線信号がＮ個の基準電圧と同時に比較されて、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態が決定される。

【0058】

幾つかの実施形態では、データの有効な状態が決定された後、データの有効な状態がＮ個のキャパシタに書き戻される。幾つかの実施形態では、データの有効な状態をＮ個のキャパシタに書き戻すために、０Ｖとバイアス電圧との間でパルス化された別のプレート線信号が、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加され、０Ｖと強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化された別のビット線信号が、ビット線時系列に従ってビット線に印加され、それにより、データの有効な状態がＮ個のキャパシタに書き込まれる。

【0059】

幾つかの実施形態では、バイアス電圧はＶｄｄであり、データは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。データのＮ＋１個の有効な状態は、プレート線時系列に基づいて決定される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0060】

幾つかの実施形態では、バイアス電圧はＶｄｄよりも大きい。データは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0061】

幾つかの実施形態では、強誘電体メモリセルを選択するために、Ｖｄｄよりも大きいワード線信号がワード線に印加される。ワード線信号及びプレート線信号は、ビット線信号が読み出されるのと同じ読み出しサイクルで印加される。

【0062】

更に別の例では、強誘電体メモリセルを読み出す方法が提供される。強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含み、Ｎは、１より大きい正の整数である。トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。０Ｖからバイアス電圧にパルス化されたプレート線信号が、Ｎ本のプレート線のそれぞれに順番に印加される。バイアス電圧のプレート線信号のそれぞれがＮ本のプレート線のそれぞれ１つに印加された後、Ｎ個のキャパシタのそれぞれ１つから読み出されたビット線の各ビット線信号が基準電圧と比較されて、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態が決定される。

【0063】

幾つかの実施形態では、データの有効な状態が決定された後、データの有効な状態がＮ個のキャパシタに書き戻される。幾つかの実施形態では、データの有効な状態をＮ個のキャパシタに書き戻すために、０Ｖとバイアス電圧との間でパルス化された別のプレート線信号が、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加され、０Ｖと強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化された別のビット線信号が、ビット線時系列に従ってビット線に印加され、それにより、データの有効な状態がＮ個のキャパシタに書き込まれる。

【0064】

幾つかの実施形態では、バイアス電圧はＶｄｄであり、データは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。データのＮ＋１個の有効な状態は、プレート線時系列に基づいて決定される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0065】

幾つかの実施形態では、バイアス電圧はＶｄｄよりも大きい。データは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0066】

幾つかの実施形態では、強誘電体メモリセルを選択するために、Ｖｄｄよりも大きいワード線信号がワード線に印加される。ワード線信号及びプレート線信号は、ビット線信号が読み出されるのと同じ読み出しサイクルで印加される。

【0067】

更に別の例では、強誘電体メモリセルを読み出す方法が提供される。強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含み、Ｎは、１より大きい正の整数である。トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。０Ｖからバイアス電圧にパルス化されたプレート線信号が、Ｎ本のプレート線のそれぞれに順番に印加される。バイアス電圧のプレート線信号のそれぞれがＮ本のプレート線のそれぞれ１つに印加された後、Ｎ個のキャパシタのそれぞれ１つから読み出されたビット線の各ビット線信号が基準電圧と比較されて、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態が決定される。

【0068】

幾つかの実施形態では、データの有効な状態が決定された後、データの有効な状態がＮ個のキャパシタに書き戻される。幾つかの実施形態では、データの有効な状態をＮ個のキャパシタに書き戻すために、０Ｖとバイアス電圧との間でパルス化された別のプレート線信号が、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加され、０Ｖと強誘電体メモリセルの供給電圧（Ｖｄｄ）との間でパルス化された別のビット線信号が、ビット線時系列に従ってビット線に印加され、それにより、データの有効な状態がＮ個のキャパシタに書き込まれる。

【0069】

幾つかの実施形態では、バイアス電圧はＶｄｄであり、データは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。データのＮ＋１個の有効な状態は、プレート線時系列に基づいて決定される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【0070】

幾つかの実施形態では、バイアス電圧はＶｄｄよりも大きい。データは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。

【図面の簡単な説明】

【0071】

ここに組み込まれ、明細書の一部を形成する添付の図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用できるようにするのにさらに役立つ。

【図1A】本開示の幾つかの実施形態による例示的な３Ｄ強誘電体メモリ装置の平面図を示す。

【図1B】本開示の幾つかの実施形態による図１Ａの例示的な３Ｄ強誘電体メモリ装置の断面を示す。

【図1C】本開示の幾つかの実施形態による図１Ａの例示的な３Ｄ強誘電体メモリ装置の別の断面を示す。

【図1D】本開示の幾つかの実施形態による図１Ａの別の例示的な３Ｄ強誘電体メモリ装置の断面を示す。

【図1E】本開示の幾つかの実施形態による図１Ａの別の例示的な３Ｄ強誘電体メモリ装置の断面を示す。

【図2】本開示の幾つかの実施形態による別の例示的な３Ｄ強誘電体メモリ装置の断面を示す。

【図3】本開示の幾つかの実施形態による更に別の例示的な３Ｄ強誘電体メモリ装置の断面を示す。

【図4A-4F】本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための例示的な製造プロセスを示す。

【図5A-5C】本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための別の例示的な製造プロセスを示す。

【図6A-6H】本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための更に別の例示的な製造プロセスを示す。

【図7】本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための例示的な方法のフローチャートである。

【図8】本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための別の例示的な方法のフローチャートである。

【図9】本開示の幾つかの実施形態による、それぞれが複数のキャパシタを有する複数の強誘電体メモリ装置を有する例示的な強誘電体メモリ装置の回路図を示す。

【図10】本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを書き込む例示的なタイミング図を示す。

【図11A】本開示の幾つかの実施形態による、データの例示的な状態、ならびに対応するプレート線時系列及びビット線時系列を示すチャートである。

【図11B】本開示の幾つかの実施形態による、データの例示的な状態、ならびに対応するプレート線時系列及びビット線時系列を示す別のチャートである。

【図12A】本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを書き込むための例示的な方法のフローチャートである。

【図12B】本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを書き込むための別の例示的な方法のフローチャートである。

【図13】本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを読み出す例示的なタイミング図を示す。

【図14】本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを読み出すための例示的な方法のフローチャートである。

【図15】本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを読み出す別の例示的なタイミング図を示す。

【図16】本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを読み出すための別の例示的な方法のフローチャートである。

【発明を実施するための形態】

【0072】

特定の構成及び配置について説明しているが、これは説明のみを目的として行われていることを理解されたい。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が他の様々な用途にも使用できることは、当業者には明らかであろう。

【0073】

本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」、「幾つかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態は、必ずしも特定の特徴、構造、又は特性を含むとは限らない。また、そのようなフレーズは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記述されている場合、明示的に説明されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造又は特性を達成することは、当業者の知識の範囲内である。

【0074】

一般に、用語は、文脈での使用法から少なくとも部分的に理解することができる。例えば、本明細書で使用される「１つ又は複数」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、又は特性を単数の意味で説明するために使用され得るか、あるいは、特徴、構造又は特性の組み合わせを複数の意味で説明するために使用され得る。同様に、「一（ａ）」、「一（ａｎ）」、「前記（ｔｈｅ）」などの用語は、少なくとも部分的には文脈に応じて、単数の使用法を伝えるか、または複数形の使用法を伝えると理解され得る。

【0075】

本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味は、「上」が何かの「直接上」を意味するだけでなく、中間の特徴又は層を間に備えた「上」の意味も含み、「上方（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」を意味するだけでなく、中間の特徴又は層が間にない場合の何かの「上方（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」（即ち、何かの直接上）の意味も含み得るように、最も広い意味で解釈されるべきであることは容易に理解されるべきである。

【0076】

また、「下」、「下方」、「下部」、「上方」、「上部」などの空間的に相対的な用語は、ここでは、図に示されているある要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は操作中の装置の様々な方向を含むことを目的としている。装置は、他の方法で方向付けられてもよく（９０度又は他の方向に回転される）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。

【0077】

本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターン化することができる。基板の上に追加される材料は、パターン化することも、パターン化しないままにすることもできる。さらに、基板には、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの幅広い半導体材料を含むことができる。または、基板は、ガラス、プラスチック、サファイアウェーハなどの非導電性材料で作成することもできる。

【0078】

本明細書で使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にある又は上にある構造全体に広がることができ、あるいは、下にある又は上にある構造の範囲よりも小さい範囲を有することができる。また、層は、連続構造の厚さよりも薄い厚さを有する均質又は不均質の連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、又は連続構造の上面と底面での水平面の任意の対の間に配置することができる。層は、水平方向、垂直方向、及び／又はテーパー面に沿って延びることができる。基板は、層であることができ、その中に１つ以上の層を含むことができ、且つ／又はその上、その上方、及び／又はその間に１つ以上の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つ以上の導体層及び接触層（コンタクト、相互接続線、及び／又はビアが形成される）及び１つ以上の誘電体層を含むことができる。

【0079】

本明細書で使用される場合、「名目的な／名目的に」という用語は、製品又はプロセスの設計段階中に設定される、コンポーネント又はプロセス操作の特性又はパラメータの所望の、又は目標の値、ならびに所望の値より上及び／又は下の値の範囲を指す。値の範囲は、製造プロセス又は公差のわずかな変動が原因である可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体装置に関連する特定のテクノロジーノードに基づいて変化し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、例えば、値の１０〜３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の数量の値を示すことができる。

【0080】

本明細書で使用されているように、「３Ｄメモリ装置」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横方向に配向された基板上に垂直配向メモリセル（本明細書では「メモリストリング」と呼ばれる）を有する半導体装置を指す。本明細書で使用されているように、「垂直な／垂直に」という用語は、基板の側面に名目上垂直であることを意味する。

【0081】

既存の強誘電体メモリ装置の主な制限の１つは、他のタイプのメモリ装置と比較してメモリセル密度が比較的小さいことである。平面型強誘電体メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改善することにより、より小さなサイズにスケーリングできる。しかしながら、強誘電体メモリセルの特徴サイズが下限に近付くと、プレーナープロセスと製造技術が困難になり、コストがかかる。その結果、平面型強誘電体メモリ装置の記憶密度は、上限に近づく。

【0082】

本開示による様々な実施形態は、平面型強誘電体メモリ装置の密度制限に対処することができる３Ｄ強誘電体メモリアーキテクチャを提供し、それによって、パフォーマンスと面積比の向上及びストレージのバイト当たりのコストの削減を達成する。

【0083】

図１Ａは、本開示の幾つかの実施形態による例示的な３Ｄ強誘電体メモリ装置１００の平面図を示す。図１Ａに示すように、３Ｄ強誘電体メモリ装置１００は、強誘電体メモリセル１０２のアレイ及び複数のスリット構造１０４を含むことができる。各強誘電体メモリセル１０２は、平面図において実質的に円形であることができる。平面図における強誘電体メモリセル１０２の形状は、円形に限定されず、長方形、正方形、楕円形などの他の任意の形状であり得ることが理解される。スリット構造１０４は、３Ｄ強誘電体メモリ装置１００を、メモリブロック及び／又は複数のメモリフィンガーなどの複数の領域に分割することができ、各領域は、複数の強誘電体メモリセル１０２を含む。なお、図１Ａには、３Ｄ強誘電体メモリ装置１００におけるコンポーネントの空間的関係をさらに説明するために、ｘ軸及びｙ軸が含まれる。なお、ｘ軸及びｙ軸は、３Ｄ強誘電体メモリ装置１００の側面を規定し、その中で、スリット構造１０４がｘ方向に沿って延びる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置１００のワード線もｘ方向沿って延び、３Ｄ強誘電体メモリ装置１００のビット線は、ｘ方向に垂直なｙ方向に沿って延びる。空間的関係を説明するための同じ概念が、本開示全体に適用される。幾つかの実施形態では、ビット線の延びる方向とワード線の延びる方向は、互いに垂直ではない。

【0084】

図１Ｂは、本開示の幾つかの実施形態による、ｘ−方向に沿った図１Ａの３Ｄ強誘電体メモリ装置１００の断面図を示す。図１Ｂに示すように、３Ｄ強誘電体メモリ装置１００は、基板１０６を含むことができる。基板１０６は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又はその他の適切な材料を含むことができる。

【0085】

幾つかの実施形態では、１つ以上の周辺装置（図示せず）は、基板１０６上及び／又は基板１０６内に形成される。周辺装置は、３Ｄ強誘電体メモリ装置１００の操作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号周辺回路を含むことができる。例えば、周辺装置は、データバッファ、デコーダ（例えば、行デコーダと列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流又は電圧リファレンスの１つ以上、あるいは回路の任意の能動コンポーネント又は受動コンポーネント（例えば、トランジスタ、ダイオード、抵抗、又はキャパシタ）を含むことができる。

【0086】

図１Ｂに示すように、３Ｄ強誘電体メモリ装置１００は、周辺装置との間で電気信号を転送するために、周辺装置の上方に相互接続層１０７（本明細書では「周辺相互接続層」と呼ばれる）を含むことができる。なお、図１Ｂには、３Ｄ強誘電体メモリ装置１００におけるコンポーネントの空間的関係をさらに説明するために、追加されたｘ軸及びｚ軸が含まれる。基板１０６は、ｘ方向（即ち、横方向のうちの１つ）に横方向に延びる２つの横面（例えば、上面及び底面）を含む。本明細書で使用されているように、半導体装置（例えば、３Ｄ強誘電体メモリ装置１００）の１つのコンポーネント（例えば、層又は装置）が別のコンポーネント（例えば、層又は装置）の「上」、「上方」、又は「下方」にあるか否かは、基板が半導体装置のｚ方向の最も低い平面に配置される場合、半導体装置の基板（例えば、基板１０６）に対して、ｚ方向（即ち、垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示全体に適用される。

【0087】

周辺相互接続層１０７は、横方向相互接続線及び垂直相互接続アクセス（ビア）コンタクトを含む、複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用されているように、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続やバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。周辺相互接続層１０７は、相互接続線及びビアコンタクトが形成され得る１つ以上の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。即ち、周辺相互接続層１０７は、１つ以上のＩＬＤ層における相互接続線及びビアコンタクトを含むことができる。周辺相互接続層１０７における相互接続線及びビアコンタクトは、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、ドープされたシリコン、ＴＣＯ、又はこれらの任意の組み合わせを含むがそれらに限定されない導電性材料を含むことができる。相互接続層１０７におけるＩＬＤ層は、誘電体材料を含むことができる。該誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（低ｋ）誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0088】

図１Ｂに示すように、３Ｄ強誘電体メモリ装置１００は、周辺相互接続層１０７の上方の停止層１０８及び停止層１０８の上方のキャパシタゲートスタック１１０を含むことができる。幾つかの実施形態では、停止層１０８は、アレイ内の強誘電体メモリセル１０２の形成中にエッチングプロセスを停止するのを助けるためにアレイに配置される（図１Ａの平面図に示される）。幾つかの実施形態では、停止層１０８は、ビット線及びコンタクトが強誘電体メモリセル１０２の下の周辺装置に到着するように、強誘電体メモリセル１０２のアレイの周辺またはエッジで除去される（図１Ａの平面図に示される）。図１Ｂに示すように、停止層１０８は、キャパシタゲートスタック１１０を介して少なくとも部分的に垂直に延びる強誘電体メモリセル１０２の底部位置を定義することができる。

【0089】

幾つかの実施形態では、キャパシタゲートスタック１１０は、この順序で底から上に配置された第１誘電体層１１２、導体層１１４、及び第２誘電体層１１６を含む。即ち、導体層１１４は、それぞれ導体層１１４の下方と上方に配置された第１誘電体層１１２と第２誘電体層１１６の間に垂直に形成することができる。導体層１１４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、ドープされたシリコン、ＴＣＯ、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。第１及び第２誘電体層１１２及び１１６は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料で形成することができる。停止層１０８は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ジルコニウム（ＺｒＯ_２）、酸化チタン（ＴｉＯ_２）、又はそれらの任意の組み合わせなどの高誘電率（高ｋ）誘電体を含むが、それらに限定されない、第１誘電体層１１２に使用される誘電体材料とは異なる誘電体材料を含むことができる。

【0090】

図１Ｂに示すように、３Ｄ強誘電体メモリ装置１００は、それぞれが基板１０６上の周辺装置の上方で垂直に延びる強誘電体メモリセル１０２のアレイを含むことができる。幾つかの実施形態では、強誘電体メモリセル１０２は、キャパシタ１１８、及びキャパシタ１１８の上方でキャパシタ１１８に電気的に接続されたトランジスタ１２０を含む「１Ｔ−１Ｃ」セルである。即ち、３Ｄ強誘電体メモリ装置１００は、周辺装置、キャパシタ１１８、及びトランジスタ１２０がこの順序で底から上に配置された「周辺−キャパシタトランジスタ」アーキテクチャを含むことができる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置１００は、周辺装置、トランジスタ、及びキャパシタがこの順序で底から上に配置された「周辺−トランジスタキャパシタ」アーキテクチャを含むことができる。強誘電体メモリセル１０２のキャパシタ１１８は、キャパシタゲートスタック１１０を通って垂直に延び、且つその下部で停止層１０８と接触することができる。

【0091】

幾つかの実施形態では、キャパシタ１１８は、第１電極１２２、第２電極１２６、及び第１電極１２２と第２電極１２６との間に横方向に配置された強誘電体層１２４を含む。第２電極１２６は、横方向に延びて強誘電体メモリセル１０２のキャパシタ１１８のゲート線として機能することができる導体層１１４（キャパシタゲートスタック１１０内）と接触することができる。幾つかの実施形態では、各強誘電体メモリセル１０２（及びそのキャパシタ１１８）は、実質的に円筒形（例えば、柱形）を有することができる。第１電極１２２、強誘電体層１２４、及び第２電極１２６は、この順序で強誘電体メモリセル１０２の中心から半径方向に配置することができる。強誘電体メモリセル１０２（及びそのキャパシタ１１８）の形状は、円筒形に限定されず、トレンチ形状などの任意の他の適切な形状であり得ることが理解される。幾つかの実施形態では、強誘電体層１２４は、複数のキャパシタ１１８をわたって延び、それらによって共有される連続的なフィルムである。

【0092】

第１電極１２２及び第２電極１２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリコン、ＴＣＯ、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。幾つかの実施形態では、第１電極１２２は、ポリシリコンなどのシリコンを含む。幾つかの実施形態では、第２電極１２６及びキャパシタ１１８の導体層１１４は、Ｗなどの同じ導電性材料を含む。第１電極１２２及び第２電極１２６の材料は、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮｘ）、窒化チタンアルミニウム（ＴｉＡｌＮｘ）、炭窒化チタン（ＴｉＣＮｘ）、窒化タンタル（ＴａＮｘ）、窒化タンタルシリコン（ＴａＳｉＮｘ）、窒化タンタルアルミニウム（ＴａＡｌＮｘ）、窒化タングステン（ＷＮｘ）、ケイ化タングステン（ＷＳｉｘ）、炭窒化タングステン（ＷＣＮｘ）、ルテニウム（Ｒｕ）、及び酸化ルテニウム（ＲｕＯｘ）のうちの少なくとも１つをさらに含むが、それらに限定されない。幾つかの実施形態では、第１電極１２２及び第２電極１２６は、同じ材料を含む。幾つかの実施形態では、第１電極１２２及び第２電極１２６は、異なる材料を含む。

【0093】

幾つかの実施形態では、第１又は第２電極は、透明導電性酸化物（ＴＣＯ）を含む。ＴＣＯは、ドープされたＺｎＯベースのＴＣＯ、ドープされたＴｉＯ_２ベースのＴＣＯ、ドープされたＳｎＯ_２ベースのＴＣＯ、及びペロブスカイトＴＣＯを含むが、それらに限定されない。

【0094】

強誘電体層１２４は、強誘電体二元複合酸化物を含むことができる。幾つかの実施形態では、強誘電体層１２４は、酸素及び少なくとも１つの強誘電体金属を含む。強誘電体金属は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ドブニウム（Ｄｂ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びイッテルビウム（Ｙｂ）を含むが、それらに限定されない。幾つかの実施形態では、強誘電体層１２４は、酸素及び２つ以上の強誘電体金属を含む。２つの強誘電体金属の間のモル比は０．１〜１０（例えば、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、１、２、３、４、５、６、７、８、９、１０、これらの値のいずれかで下限が区切られた範囲、またはこれらの値のいずれか２つで定義された範囲）であり得る。一例では、強誘電体層１２４はＺｒＨｆＯｘを含み、ＺｒとＨｆの間のモル比は１である。別の例では、強誘電体層１２４はＴｉＨｆＯｘを含み、ＴｉとＨｆの間のモル比は１である。幾つかの実施形態では、強誘電体層１２４は、複数の副層を含む複合層であり、その少なくとも幾つかは、強誘電体金属を含む。

【0095】

幾つかの実施形態では、トランジスタ１２０は、チャネル構造１２８、ゲート導体１３２、及びチャネル構造１２８とゲート導体１３２の間に横方向に配置されたゲート誘電体層１３０を含む。チャネル構造１２８は、その下部及び上部にソース／ドレイン領域と、ソース／ドレイン領域の間に垂直方向のチャネルとを含むことができる。図１Ｂに示すように、チャネル構造１２８は、第１電極１２２の上方に配置し、且つその下部のソース／ドレイン領域によって、第１電極１２２に電気的に接続することができる。ゲート導体１３２は、横方向に延び、トランジスタ１２０のゲート線として、ならびに強誘電体メモリセル１０２のワード線として機能することができる。ゲート導体１３２及びゲート誘電体層１３０（例えば、ゲート酸化物）は、チャネル構造１２８内のチャネルの電気的特性を制御するためのゲートスタックを形成することができる。幾つかの実施形態では、各強誘電体メモリセル１０２（及びそのトランジスタ１２０）は、実質的に円筒形（例えば、柱形）を有することができる。チャネル構造１２８、ゲート誘電体層１３０、及びゲート導体１３２は、この順序で強誘電体メモリセル１０２の中心から半径方向に配置することができる。強誘電体メモリセル１０２（及びそのトランジスタ１２０）の形状は、円筒形に限定されず、トレンチ形状などの任意の他の適切な形状であり得ることが理解される。

【0096】

幾つかの実施形態では、チャネル構造１２８は、単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、任意の他の半導体材料、又はそれらの任意の組み合わせなどの半導体材料を含む。チャネル構造１２８のソース／ドレイン領域は、所望なドーピングレベルでｎ型又はｐ型ドーパントでドープすることができる。幾つかの実施形態では、ゲート誘電体層１３０は、酸化シリコン、窒化シリコンなどの誘電体材料、あるいは、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＴｉＯ_２、又はそれらの任意の組み合わせを含むがこれらに限定されない高ｋ誘電体材料を含む。幾つかの実施形態では、ゲート導体１３２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含む。幾つかの実施形態では、バリア／接着層（図示せず）は、接着を増加させるため、及び／又はゲート導体１３２とゲート誘電体層１３０との間の金属拡散を防止するための１つ以上の層を含むことができる。バリア／接着層の材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0097】

図１Ｂに示すように、３Ｄ強誘電体メモリ装置１００は、強誘電体メモリセル１０２との間で電気信号を転送するために、強誘電体メモリセル１０２の上方に相互接続層１３４（本明細書では、「ＢＥＯＬ相互接続層」と呼ばれる）を含むことができる。ＢＥＯＬ相互接続層１３４は、１つ以上のＩＬＤ層に形成され、ワード線（例えば、ゲート導体１３２）及び強誘電体メモリセル１０２などの３Ｄ強誘電体メモリ装置１００におけるコンポーネントと接触するローカル相互接続を含むことができる。相互接続は、ファンアウトのために３Ｄ強誘電体メモリ装置１００におけるコンポーネントと直接接触するため、本明細書では「ローカル相互接続」と呼ばれる。各ローカル相互接続は、導電性材料で埋められた開口（例えば、ビアホール又はトレンチ）を含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせを含むが、これらに限定されないローカル相互接続は、ビット線コンタクト１３６を含むことができる。幾つかの実施形態では、ビット線コンタクト１３６は、チャネル構造１２８の上部でトランジスタ１２０のソース／ドレイン領域と接触する。

【0098】

ＢＥＯＬ相互接続層１３４は、ローカル相互接続の上方に他の相互接続線及びビアコンタクト、例えば、１つ以上のＩＬＤ層に形成されたビット線１３８を更に含むことができる。幾つかの実施形態では、ビット線コンタクト１３６は、ビット線１３８と接触し、ビット線１３８を強誘電体メモリセル１０２のトランジスタ１２０に電気的に接続する。ビット線１３８は、導電性材料を含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせを含むが、これらに限定されない。ＩＬＤ層は、誘電体材料で形成することができる。該誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0099】

図１Ｃは、本開示の幾つかの実施形態による、ｙ−方向に沿った図１Ａの３Ｄ強誘電体メモリ装置１００の別の断面図を示す。図１Ｂとは異なり、図１Ｃは、スリット構造１０４の断面も示す。図１Ｃに示すように、スリット構造１０４は、ゲート導体１３２、強誘電体層１２４、キャパシタゲートスタック１１０、及び停止層１０８を通して形成することができる。スリット構造１０４は、ウェットエッチング及び／又はドライエッチングによってパターン化及びエッチングされてトレンチを形成することができる。トレンチは、誘電体材料で埋めることができる。該誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない。結果として、ｙ方向に沿って（例えば、図１Ａの平面図においてスリット構造１０４に垂直に）延びるキャパシタ１１８及びトランジスタ１２０（例えば、導体層１１４及びゲート導体１３２）のゲート線は、電気的に絶縁されて、個別のメモリブロック及び／又はメモリフィンガーを形成する。図１Ｂ及び１Ｃにおける３Ｄ強誘電体メモリ装置１００（例えば、強誘電体メモリセル１０２）の他の同様の構造の詳細（例えば、材料、寸法、機能など）は、以下では繰り返されないことが理解される。

【0100】

図１Ｄは、本開示の幾つかの実施形態による、別の３Ｄ強誘電体メモリ装置１０１の断面を示す。図１Ｂに示される３Ｄ強誘電体メモリ装置１００とは異なり、図１Ｄの３Ｄ強誘電体メモリ装置１０１は、複数の電極１２２−１及び１２２−２から構成される複合第１電極１２２を有するキャパシタ１１９を含むことができる。半導体材料（例えば、シリコン）を含む電極１２２−１に加えて、複合第１電極１２２は、導電性材料を含む別の電極１２２−２を含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせを含むが、これらに限定されない。電極１２２−２は、電極１２２−１と強誘電体層１２４との間に横方向（例えば、半径方向）に配置することができる。図１Ｂ及び１Ｃにおける３Ｄ強誘電体メモリ装置１００（例えば、強誘電体メモリセル１０２）の他の同様の構造の詳細（例えば、材料、寸法、機能など）は、以下では繰り返されないことが理解される。

【0101】

図１Ｅは、本開示の幾つかの実施形態による、更に別の３Ｄ強誘電体メモリ装置１０３の断面を示す。図１Ｂに示される３Ｄ強誘電体メモリ装置１００とは異なり、図１Ｄの３Ｄ強誘電体メモリ装置１０３は、中空のチャンネル１２８−１及び中空コア１２８−２を有する中空のチャネル構造１２８を含むことができる。中空のチャンネル１２８−１は、図１Ｅの断面図において中空コア１２８−２を取り囲むように形成することができ、つまり、中空コア１２８−２の上面と下面及び側壁を覆う。幾つかの実施形態では、中空のチャンネル１２８−１は、単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、任意の他の半導体材料、又はそれらの任意の組み合わせなどの半導体材料を含む。幾つかの実施形態では、中空コア１２８−２は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含む。中空コア１２８−２は、部分的又は完全に空気で埋めることもできる。図１Ｂ及び１Ｃにおける３Ｄ強誘電体メモリ装置１００（例えば、強誘電体メモリセル１０２）の他の同様の構造の詳細（例えば、材料、寸法、機能など）は、以下では繰り返されないことが理解される。

【0102】

図２は、本開示の幾つかの実施形態による別の例示的な３Ｄ強誘電体メモリ装置２００の断面図を示す。図１Ａ〜１Ｄに示される３Ｄ強誘電体メモリ装置１００又は１０１とは異なり、図２の３Ｄ強誘電体メモリ装置２００は、それぞれが垂直にスタックされた複数のキャパシタ２０４−１及び２０４−２を含む強誘電体メモリセル２０２のアレイを含む。各強誘電体メモリセル１０２は、単一ビットの情報を記憶することができるシングルレベルセル（ＳＬＣ）であり得るが、強誘電体メモリセル２０２は、複数ビットの情報を複数のキャパシタ２０４−１及び２０４−２に記憶することができるマルチレベルセル（ＭＬＣ）であり得る。しかしながら、各メモリセルに使用されるトランジスタの数は、強誘電体メモリセル１０２及び２０２の両方について同じであることができる。図２に示すように、強誘電体メモリセル２０２は、「１Ｔ−２Ｃ」であり得る。なお、強誘電体メモリセル２０２に垂直にスタックされたキャパシタ２０４の数は、２つに限定されず、３つ、４つ、又はそれ以上であり得る。例えば、強誘電体メモリセル２０２は「１Ｔ−３Ｃ」セル、即ち、トリプルレベルセル（ＴＬＣ）であり得る。幾つかの実施形態では、複数のトランジスタは、「ｎＴ−ｍＣ」セルを形成するように強誘電体メモリセル２０２に含むことができ、ｎ及びｍのそれぞれは整数である。このような「ｎＴ−ｍＣ」セルには、ｎ個のトランジスタ及びｍ個のキャパシタがセルに含まれる。図１Ｂ及び図２における３Ｄ強誘電体メモリ装置１００及び２００の他の同様の構造の詳細（例えば、材料、寸法、機能など）は、以下では繰り返されないことが理解される。

【0103】

図２に示すように、３Ｄ強誘電体メモリ装置２００は、基板２０６、基板２０６上及び／又は基板２０６内に形成された１つ以上の周辺装置（図示せず）、及び周辺装置の上方の相互接続層２０７（本明細書では、「周辺相互接続層」と呼ばれる）を含むことができる。

【0104】

図２に示すように、３Ｄ強誘電体メモリ装置２００は、周辺相互接続層２０７の上方の停止層２０８、停止層２０８の上方の下部キャパシタゲートスタック２１０、及び下部キャパシタゲートスタック２１０の上方の上部キャパシタゲートスタック２１１を含むこともできる。単一のキャパシタゲートスタック１１０を含む３Ｄ強誘電体メモリ装置１００とは異なり、強誘電体メモリ装置２００は、それぞれ２つのキャパシタ２０４−１及び２０４−２に対応する２つのキャパシタゲートスタック２１０及び２１１を含むことができる。

【0105】

幾つかの実施形態では、下部キャパシタゲートスタック２１０は、この順序で底から上に配置された第１下部誘電体層２１２、下部導体層２１４、及び第２下部誘電体層２１６を含む。上部キャパシタゲートスタック２１１は、この順序で底から上に配置された第１上部誘電体層２１３、上部導体層２１５、及び第２上部誘電体層２１７を含む。下部及び上部導体層２１４及び２１５は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。上部及び下部誘電体層２１２、２１３、２１６、及び２１７は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料で形成することができる。

【0106】

図２に示すように、３Ｄ強誘電体メモリ装置２００は、それぞれが基板２０６上の周辺装置の上方で垂直に延びる強誘電体メモリセル２０２のアレイを含むことができる。幾つかの実施形態では、強誘電体メモリセル２０２は、下部キャパシタ２０４−１、上部キャパシタ２０４−２、及び上部キャパシタ２０４−２と下部電極２０４−１の上方で上部キャパシタ２０４−２と下部電極２０４−１に電気的に接続されたトランジスタ２２０を含む「１Ｔ−２Ｃ」セルである。即ち、３Ｄ強誘電体メモリ装置２００は、周辺装置、下部キャパシタ２０４−１、上部キャパシタ２０４−２、及びトランジスタ２２０がこの順序で底から上に配置された「周辺−キャパシタキャパシタトランジスタ」アーキテクチャを含むことができる。下部キャパシタ２０４−１は、下部キャパシタゲートスタック２１０を通って垂直に延び、その下部で停止層２０８と接触することができる。上部キャパシタ２０４−２は、上部キャパシタゲートスタック２１１を通って垂直にのび、その下部で下部キャパシタ２０４−１の上部と接触することができる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置２００は、２つを超えるキャパシタを含むことができる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置２００は、複数のトランジスタを含むことができる。装置２００は、「ｎ」個のキャパシタ及び「ｍ」個のトランジスタを含むことができ、ｎ及びｍの両方は整数である。

【0107】

幾つかの実施形態では、下部キャパシタ２０４−１は、第１下部電極２２２−１、第２下部電極２２６−１、及び第１下部電極２２２−１と第２下部電極２２６−１との間に横方向に配置された下部強誘電体層２２４−１を含む。第２下部電極２２６−１は、横方向に延びて下部キャパシタ２０４−１のゲート線として機能することができる下部導体層２１４（下部キャパシタゲートスタック２１０内）と接触することができる。幾つかの実施形態では、上部キャパシタ２０４−２は、第１上部電極２２２−２、第２上部電極２２６−２、及び第１上部電極２２２−２と第２上部電極２２６−２との間に横方向に配置された上部強誘電体層２２４−２を含む。第２上部電極２２６−２は、横方向に延びて上部キャパシタ２０４−２のゲート線として機能することができる上部導体層２１５（上部キャパシタゲートスタック２１１内）と接触することができる。

【0108】

幾つかの実施形態では、各強誘電体メモリセル２０２（及びそのキャパシタ２０４−１と２０４−２）は、実質的に円筒形（例えば、柱形）を有することができる。第１下部電極２２２−１、下部強誘電体層２２４−１、及び第２下部電極２２６−１は、この順序で強誘電体メモリセル２０２の中心から半径方向に配置することができる。第１上部電極２２２−２、上部強誘電体層２２４−２、及び第２上部電極２２６−２は、この順序で強誘電体メモリセル２０２の中心から半径方向に配置することができる。強誘電体メモリセル２０２（及びそのキャパシタ２０４−１と２０４−２）の形状は、円筒形に限定されず、トレンチ形状などの任意の他の適切な形状であり得ることが理解される。

【0109】

幾つかの実施形態では、各強誘電体メモリセル２０２における第１下部電極２２２−１及び第１上部電極２２２−２は、下部及び上部キャパシタ２０４−１及び２０４−２に跨って延び且つ下部及び上部キャパシタ２０４−１及び２０４−２によって共有される連続電極の一部である。同様に、幾つかの実施形態では、各強誘電体メモリセル２０２における下部強誘電体層２２４−１及び上部強誘電体層２２４−２は、下部及び上部キャパシタ２０４−１及び２０４−２に跨って延び且つ下部及び上部キャパシタ２０４−１及び２０４−２によって共有される連続強誘電体層の一部である。連続強誘電体層は、幾つかの実施形態によれば、複数の強誘電体メモリセル２０２に跨って延び且つ複数の強誘電体メモリセル２０２によって共有される連続膜である。

【0110】

図２に示すように、各強誘電体メモリセル２０２における第２下部電極２２６−１及び第２上部電極２２６−２は、例えば、誘電体層によって、互いに電気的に絶縁することができる。第２下部電極２２６−１及び第２上部電極２２６−２のそれぞれは、下部導体層２１４（下部キャパシタ２０４−１のゲート線）及び上部導体層２１５（上部キャパシタ２０４−２のゲート線）にそれぞれ個別に電気的に接続することができ、これにより、下部キャパシタ２０４−１及び上部キャパシタ２０４−２のぞれぞれは、独立して制御され、ビットの情報を記憶することができる。幾つかの実施形態では、ＭＬＣ電荷分布を生成するために、第２下部電極２２６−１及び第２上部電極２２６−２の垂直寸法（例えば、ｚ方向）は同じではない。例えば、第２下部電極２２６−１の垂直方向は、第２上部電極２２６−２の垂直方向よりも大きい場合があり、その逆の場合もある。従って、第２下部電極２２６−１及び第２上部電極２２６−２の面積も同じではなく、これは、ＭＬＣセルの様々な状態を引き起こすことができる。一例では、第２下部電極２２６−１の面積が第２上部電極２２６−２の面積の２倍である場合、又はその逆の場合、ＭＬＣセルは、４つの状態であるＱ_Ｌ０＋Ｑ_Ｕ０、Ｑ_Ｌ１＋Ｑ_Ｕ０、Ｑ_Ｌ０＋Ｑ_Ｕ１、及びＱ_Ｌ１＋Ｑ_Ｕ１を有することができる。Ｑ_Ｌ０及びＱ_Ｌ１は、それぞれ状態０と１の下部キャパシタに蓄積された電荷を表し、Ｑ_Ｕ０及びＱ_Ｕ１は、それぞれ状態０と１の上部キャパシタに蓄積された電荷を表す。

【0111】

第１電極２２２−１及び２２２−２並びに第２電極２２６−１及び２２６−２は、導電性材料を含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、第１電極２２２−１及び２２２−２は、ポリシリコンなどのシリコンを含む。幾つかの実施形態では、第２電極２２６−１及び２２６−２並びに導体層２１４及び２１５は、Ｗなどの同じ導電性材料を含む。第１電極２２２−１及び２２２−２並びに第２電極２２６−１及び２２６−２の材料は、ドープされたシリコン、ＴＣＯ、ＴｉＮ、ＴｉＳｉＮｘ、ＴｉＡｌＮｘ、ＴｉＣＮｘ、ＴａＮｘ、ＴａＳｉＮｘ、ＴａＡｌＮｘ、ＷＮｘ、ＷＳｉｘ、ＷＣＮｘ、Ｒｕ、及びＲｕＯｘのうちの少なくとも１つを更に含むことができるが、これらに限定されない。幾つかの実施形態では、第１電極２２２−１及び２２２−２並びに第２電極２２６−１及び２２６−２は、同じ材料を含む。幾つかの実施形態では、第１電極２２２−１及び２２２−２と第２電極２２６−１及び２２６−２は異なる材料を含む。

【0112】

幾つかの実施形態では、第１又は第２電極は、透明導電性酸化物（ＴＣＯ）を含む。ＴＣＯは、ドープされたＺｎＯベースのＴＣＯ、ドープされたＴｉＯ_２ベースのＴＣＯ、ドープされたＳｎＯ_２ベースのＴＣＯ、及びペロブスカイトＴＣＯを含むが、それらに限定されない。

【0113】

強誘電体層２２４−１及び２２４−２は、強誘電体二元複合酸化物を含むこともできる。幾つかの実施形態では、強誘電体層２２４−１及び２２４−２は、酸素と、Ｚｒ、Ｈｒ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｖ、Ｎｂ、Ｔａ、Ｄｂ、Ｌａ、Ｃｅ、Ｇｄ、Ｄｙ、Ｅｒ、及びＹｂなどの少なくとも１つの強誘電体金属とを含む。幾つかの実施形態では、強誘電体層２２４−１及び２２４−２は、酸素及び２つ以上の強誘電体金属を含む。２つの強誘電体金属間のモル比は、０．１〜１０であり得る。

【0114】

幾つかの実施形態では、トランジスタ２２０は、チャネル構造２２８、ゲート導体２３２、及びチャネル構造２２８とゲート導体２３２の間に横方向に配置されたゲート誘電体層２３０を含む。チャネル構造２２８は、その下部及び上部にソース／ドレイン領域、及びソース／ドレイン領域の間に垂直方向のチャネルを含むことができる。図２に示すように、チャネル構造２２８は、第１電極２２２−２及び２２２−１を含む連続電極の上方に配置し、且つその下部のソース／ドレイン領域によって、連続電極に電気的に接続することができる。幾つかの実施形態では、チャネル構造２２８は、第１電極２２２−２及び２２２−１を含む連続電極の下方に配置し、且つそのソース／ドレイン領域によって、連続電極に電気的に接続することもできる。ゲート導体２３２は、横方向に延び、トランジスタ２２０のゲート線として、ならびに強誘電体メモリセル２０２のワード線として機能することができる。ゲート導体２３２及びゲート誘電体層２３０（例えば、ゲート酸化物）は、チャネル構造２２８内のチャネルの電気的特性を制御するためのゲートスタックを形成することができる。幾つかの実施形態では、各強誘電体メモリセル２０２（及びそのトランジスタ２２０）は、実質的に円筒形（例えば、柱形）を有することができる。チャネル構造２２８、ゲート誘電体層２３０、及びゲート導体２３２は、この順序で強誘電体メモリセル１０２の中心から半径方向に配置することができる。強誘電体メモリセル２０２（及びそのトランジスタ２２０）の形状は、円筒形に限定されず、トレンチ形状などの任意の他の適切な形状であり得ることが理解される。

【0115】

図３は、本開示の幾つかの実施形態による更に別の例示的な３Ｄ強誘電体メモリ装置３００の断面を示す。図２に示される３Ｄ強誘電体メモリ装置２００とは異なり、図３の３Ｄ強誘電体メモリ装置３００は、異なる平面に配置され且つそれらの間に垂直に配置されたビット線を共有する強誘電体メモリセル３０４及び３０６の複数のアレイを含む。言い換えれば、各ビット線は、下部強誘電体メモリセル３０４と上部強誘電体メモリセル３０６．との間に垂直に配置され、且つ下部強誘電体メモリセル３０４と上部強誘電体メモリセル３０６を電気的に接続することができる。このような構造は、横方向（ｘ方向及び／又はｙ方向）及び垂直方向（ｚ方向）に繰り返すことができる。図２及び図３における３Ｄ強誘電体メモリ装置２００及び３００の他の同様の構造の詳細（例えば、材料、寸法、機能など）は、以下では繰り返されないことが理解される。

【0116】

図３に示すように、３Ｄ強誘電体メモリ装置３００は、それぞれが基板３０２の上方で垂直に延びる下部強誘電体メモリセル３０４を含むこともできる。３Ｄ強誘電体メモリ装置３００は、下部強誘電体メモリセル３０４の上方に配置されたビット線３０８と、ビット線３０８並びに下部強誘電体メモリセル３０４におけるトランジスタのソース／ドレイン領域と接触する下部ビット線コンタクト３１０とを含むこともできる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置３００は、ビット線３０８の上方に上部ビット線コンタクト３１２をさらに含む。上部ビット線コンタクト３１２は、導電性材料を含む相互接続線及びビアコンタクトを含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、上部ビット線コンタクト３１２は、ポリシリコンなどのシリコンを含む。下部強誘電体メモリセル３０４は、図３においてＭＬＣセルとして示されているが、幾つかの実施形態によれば、下部強誘電体メモリセル３０４は、ＳＬＣセルであり得る（例えば、図１Ｂ〜１Ｄに関して説明されるように）ことが理解される。

【0117】

図３に示すように、強誘電体メモリ装置３００は、それぞれが下部強誘電体メモリセル３０４のアレイ及びビット線３０８の上方で垂直に延びる上部強誘電体メモリセル３０６のアレイをさらに含むことができる。上部強誘電体メモリセル３０６は、トランジスタ３１４と、トランジスタ３１４の上方でトランジスタ３１４に電気的に接続された１つ以上のキャパシタ３１６とをさらに含むことができる。上部強誘電体メモリセル３０６は、図３においてＭＬＣセルとして示されているが、幾つかの実施形態によれば、上部強誘電体メモリセル３０６は、ＳＬＣセルであり得る（例えば、図１Ｂ〜１Ｄに関して説明されるように）ことが理解される。

【0118】

幾つかの実施形態では、トランジスタ３１４は、チャネル構造３１８、ゲート導体３２２、及びチャネル構造３１８とゲート導体３２２の間に横方向に配置されたゲート誘電体層３２０を含む。チャネル構造３１８は、その下部及び上部にソース／ドレイン領域、及びソース／ドレイン領域の間に垂直方向のチャネルを含むことができる。図３に示すように、チャネル構造３１８は、上部ビット線コンタクト３１２の上方に配置し、且つその下部のソース／ドレイン領域によって、上部ビット線コンタクト３１２に電気的に接続することができる。ゲート導体３２２は、横方向に延び、トランジスタ３１４のゲート線として、ならびに上部強誘電体メモリセル３０６のワード線として機能することができる。ゲート導体３２２及びゲート誘電体層３２０（例えば、ゲート酸化物）は、チャネル構造３１８内のチャネルの電気的特性を制御するためのゲートスタックを形成することができる。幾つかの実施形態では、各上部強誘電体メモリセル３０６（及びそのトランジスタ３１４）は、実質的に円筒形（例えば、柱形）を有することができる。チャネル構造３１８、ゲート誘電体層３２０、及びゲート導体３２２は、この順序で上部強誘電体メモリセル３０６の中心から半径方向に配置することができる。上部強誘電体メモリセル３０６（及びそのトランジスタ３１４）の形状は、円筒形に限定されず、トレンチ形状などの任意の他の適切な形状であり得ることが理解される。

【0119】

図３に示すように、３Ｄ強誘電体メモリ装置３００は、トランジスタ３１４の上方の下部キャパシタゲートスタック３２４、及び下部キャパシタゲートスタック３２４の上方の上部キャパシタゲートスタック３２５を含むこともできる。幾つかの実施形態では、下部キャパシタゲートスタック３２４は、この順序で底から上に配置された第１下部誘電体層３２６、下部導体層３２８、及び第２下部誘電体層３３０を含む。上部キャパシタゲートスタック３２５は、この順序で底から上に配置された第１上部誘電体層３２７、上部導体層３２９、及び第２上部誘電体層３３１を含む。

【0120】

図３に示すように、各上部強誘電体メモリセル３０６は、下部キャパシタゲートスタック３２４を通って垂直に延びる下部キャパシタ３１６−２、及び上部キャパシタゲートスタック３２５を通って垂直に延びる上部キャパシタ３１６−１をさらに含むことができる。トランジスタ３１４、下部キャパシタ３１６−２、及び上部キャパシタ３１６−１は、この順序で垂直にスタックすることができる。幾つかの実施形態では、下部キャパシタ３１６−２は、第１電極３３２、第２下部電極３３６−２、及び第１電極３３２と第２下部電極３３６−２との間に横方向に配置された強誘電体層３３４を含む。第２下部電極３３６−２は、横方向に延びて下部キャパシタ３１６−２のゲート線として機能することができる下部導体層３２８（下部キャパシタゲートスタック３２４内）と接触することができる。幾つかの実施形態では、上部キャパシタ３１６−１は、第１電極３３２、第２上部電極３３６−１、及び第１電極３３２と第２上部電極３３６−１との間に横方向に配置された強誘電体層３３４を含む。第２上部電極３３６−１は、横方向に延びて上部キャパシタ３１６−１のゲート線として機能することができる上部導体層３２９（上部キャパシタゲートスタック３２５内）と接触することができる。

【0121】

幾つかの実施形態では、第１電極３３２は、下部及び上部キャパシタ３１６−２及び３１６−１に跨って延び且つ下部及び上部キャパシタ３１６−２及び３１６−１によって共有される連続電極である。同様に、幾つかの実施形態では、強誘電体層３３４は、下部及び上部キャパシタ３１６−２及び３１６−１に跨って延び且つ下部及び上部キャパシタ３１６−２及び３１６−１によって共有される連続強誘電体層である。図３に示すように、下部キャパシタ３１６の底において、第１電極３３２の下部は、強誘電体層３３４を通って突出し、トランジスタ３１４のチャネル構造３１８の上部のソース／ドレイン領域と接触することができる。従って、チャネル構造３１８は、第１電極３３２の下方で第１電極３３２に電気的に接続することができる。

【0122】

図３に示すように、各上部強誘電体メモリセル３０６における第２下部電極３３６−２及び第２上部電極３３６−１は、例えば、誘電体層によって、互いに電気的に絶縁することができる。第２下部電極３３６−２及び第２上部電極３３６−１のそれぞれは、下部導体層３２８（下部キャパシタ３１６−２のゲート線）及び上部導体層３２９（上部キャパシタ３１６−１のゲート線）にそれぞれ個別に電気的に接続することができ、これにより、下部キャパシタ３１６−２及び上部キャパシタ３１６−１のぞれぞれは、独立して制御され、ビットの情報を記憶することができる。

【0123】

図３に示すように、３Ｄ強誘電体メモリ装置３００は、キャパシタのゲート線（例えば、キャパシタ３１６−２及び３１６−１の導体層３２８及び３２９）及びワード線（例えば、トランジスタ３１４のゲート導体３２２）をファンアウトするためのゲート線キャパシタ３３８及びワード線コンタクト３４０などのローカル相互接続をさらに含むことができる。幾つかの実施形態では、３Ｄ強誘電体メモリ装置３００は、強誘電体メモリセル３０４及び３０６のアレイが形成されたコア領域と、コア領域を取り囲む階段領域とを含む。ゲート線コンタクト３３８及びワード線コンタクト３４０など、ローカル相互接続の少なくとも一部は、階段領域におけるゲート線及びワード線に到着することができる。ゲート線コンタクト３３８及びワード線コンタクト３４０のそれぞれは、導電性材料で埋められた開口（例えば、ビアホール又はトレンチ）を含むことができる。該導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0124】

図４Ａ〜４Ｆは、本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための例示的な製造プロセスを示す。図５Ａ〜５Ｃは、本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための別の例示的な製造プロセスを示す。図７は、本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための例示的な方法のフローチャートである。図４Ａ〜４Ｆ、図５Ａ〜５Ｃ、及び図７に描かれている３Ｄ強誘電体メモリ装置の例は、図１〜２に描かれている３Ｄ強誘電体メモリ装置１００及び２００を含む。図４Ａ〜４Ｆ、図５Ａ〜５Ｃ、及び図７をまとめて説明する。方法７００に示される操作は網羅的ではなく、他の操作は、図示される操作のいずれかの前、後、又は間で実行できることを理解されたい。また、これらの操作の幾つかは、同時に、又は図７に示されるものとは異なる順序で実行されてもよい。

【0125】

図７を参照されたい、方法７００は、操作７０２で開始する。操作７０２では、基板の上方にキャパシタゲートスタックが形成される。幾つかの実施形態では、キャパシタゲートスタックを形成する前に、周辺装置が基板上及び／又は基板内に形成され、周辺装置の上方に相互接続層（例えば、周辺相互接続層）が形成される。基板は、シリコン基板であり得る。

【0126】

図４Ａに示すように、周辺相互接続層４０４は、シリコン基板４０２上に形成することができる。周辺相互接続層４０４は、複数のＩＬＤ層における、ＭＥＯＬ及び／又はＢＥＯＬの相互接続線及びビアコンタクトなどの相互接続を含むことができる。幾つかの実施形態では、周辺相互接続層４０４は、複数のＩＬＤ層、及びそれらの中に複数のプロセスによって形成された相互接続を含む。例えば、相互接続は、１つ以上の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。薄膜堆積プロセスは、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、それらに限定されない。相互接続を形成するための製造プロセスは、フォトリソグラフィ、化学機械研磨（ＣＭＰ）、ウェット／ドライエッチング、又は任意の他の適切なプロセスを含むこともできる。ＩＬＤ層は、１つ以上の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0127】

幾つかの実施形態では、周辺相互接続層４０４の形成の前に、周辺装置（図示せず）が、シリコン基板４０２内及び／又はシリコン基板４０２上に形成される。周辺装置は、複数のプロセスによって形成された複数のトランジスタを含むことができる。該プロセスは、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、及び任意の他の適切なプロセスを含むが、これらに限定されない。幾つかの実施形態では、ドープされた領域（図示せず）は、イオン注入及び／又は熱拡散によってシリコン基板４０２に形成され、例えば、トランジスタのソース領域及び／又はドレイン領域として機能する。幾つかの実施形態では、隔離領域（図示せず）も、ウェット／ドライエッチング及び薄膜堆積によって、シリコン基板４０２に形成される。

【0128】

図４Ａに示すように、停止層４０６は、周辺相互接続層４０４の上方に形成することができる。停止層４０６は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＴｉＯ_２、又はそれらの任意の組み合わせなどの高ｋ誘電体を含む誘電体材料を含むことができるがこれらに限定されない。停止層４０６は、１つ以上の薄膜堆積プロセスによって形成することができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、停止層４０６は、フォトリソグラフィ及びウェット／ドライエッチングによってパターン化されて、ビット線及びコンタクトを周辺装置に到着させるために、強誘電体メモリセルアレイの周辺又はエッジで形成される。

【0129】

図４Ａに示すように、キャパシタゲートスタック４０８は、停止層４０６の上方に形成することができる。幾つかの実施形態では、第１誘電体層４１０が、まず、停止層４０６上に形成される。第１誘電体層４１０は、停止層４０６に使用される誘電体材料とは異なる誘電体材料を含むことができる。この異なる誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、導体層４１２が、次いで、第１誘電体層４１０上に形成される。この導体層４１２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、ＴＣＯ、又はそれらの任意の組み合わせなどの導電性材料を含む。幾つかの実施形態では、第２誘電体層４１４が、次に、導体層４１２上に形成される。第２誘電体層４１４は、第１誘電体層４１０のものと同じ誘電体材料を含むことができる。この同じ誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない。第１及び第２誘電体層４１０及び４１４、並びに導体層４１２は、１つ以上の薄膜堆積プロセスによって形成することができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0130】

図７に示すように、方法７００は操作７０４に進む。操作７０４では、キャパシタゲートスタックを通って垂直に延びる１つ以上のキャパシタが形成される。幾つかの実施形態では、キャパシタゲートスタックは、複数のキャパシタゲートスタックを含む。複数のキャパシタは、各キャパシタがそれぞれのキャパシタゲートスタックを通って垂直に延びるように形成される。キャパシタを形成することは、停止層までキャパシタゲートスタックを通して開口をエッチングすること、開口に第２電極を形成すること、第２電極と接触する強誘電体層を形成すること、及び強誘電体層と接触する第１電極を形成することを含むことができる。

【0131】

図４Ｂに示すように、開口４１６は、キャパシタゲートスタック４０８（第１及び第２誘電体層４１０及び４１４及び導体層４１２を含む）を通して、停止層４０６までエッチングされ得る。開口４１６は、停止層４０６で停止される、誘電体材料（例えば、酸化シリコン及び窒化シリコン）及び導電性材料（例えば、Ｗ）のウェットエッチング及び／又はドライエッチングによって形成することができる。開口４１６を形成するためのキャパシタゲートスタック４０８のエッチングは、異なる材料でのエッチング停止によって制御することができる。例えば、Ａｌ_２Ｏ_３を含む停止層４０６は、周辺相互接続層４０４への更なるエッチングを防止することができる。

【0132】

第２電極４１８は、１つ以上の薄膜堆積プロセスを用いて、開口４１６の側壁及び底面に導電性膜（例えば、金属膜）を堆積することによって形成することができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。得られた第２電極４１８の導電性膜は、キャパシタゲートスタック４０８における導体層４１２に電気的に接続することができる。幾つかの実施形態では、第２電極４１８は、キャパシタゲートスタック４０８の上面に形成されていない。キャパシタゲートスタック４０８の上面に形成された導電性膜の任意の部分は、犠牲／保護層のパターン化、並びに犠牲／保護層及び導電性膜のエッチングによって除去することができる。

【0133】

図４Ｃに示すように、強誘電体層４２０が、第２電極４１８に沿ってそれと接触してキャパシタゲートスタック４０８の上面に形成することができる。強誘電体層４２０は、例えば、開口４１６の側壁及び底面上に、開口４１６で形成された第２電極４１８を覆うことができる。強誘電体層４２０は、幾つかの実施形態によれば、複数の開口４１６に跨って延びる連続膜として形成される。強誘電体層４２０は、１つ以上の薄膜堆積プロセスによって堆積された強誘電体二元複合酸化物膜を含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、強誘電体層４２０は、薄膜堆積プロセスを使用して、異なる材料の複数の誘電体膜を順に堆積することによって形成される。

【0134】

図４Ｄに示すように、第１電極４２２は、開口４１６内の残りの空間を埋め且つ強誘電体層４２０と接触するように形成することができる。幾つかの実施形態では、まず、開口４１６内の残りの空間を埋め、且つ開口４１６の内側及び開口４１６の外側（即ち、フィールド領域）の強誘電体層４２０を覆うために、１つ以上の薄膜堆積プロセスを使用して、半導体膜（例えば、シリコン膜）を堆積する。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。次に、開口４１６の外側（即ち、フィールド領域）の少なくとも一部を除去して、図４Ｄに示されるような第１電極４２２を形成するために、半導体膜は、ウェット／ドライエッチング及び／又はＣＭＰなどによってパターン化及びエッチングされる。幾つかの実施形態では、第１電極４２２は、開口４１６内の残りの空間を埋める半導体膜の形成の前に、強誘電体層４２０と接触して開口４１６の内側に形成した導電層（例えば、金属膜）を含む複合電極である。

【0135】

図７に示すように、方法７００は操作７０６に進む。操作７０６では、トランジスタが、１つ以上のキャパシタの上方に形成され、且つ１つ以上のキャパシタに電気的に接続される。トランジスタを形成することは、第１電極に電気的に接続されたチャネル構造を第１電極の上方に形成することと、チャンネル構造と接触するゲート誘電体層を形成することと、ゲート誘電体層と接触するゲート導体を形成することとを含むことができる。

【0136】

図４Ｄに示すように、チャネル構造４２４は、第１電極４２２の上方に形成し、且つ第１電極４２２と位置合わせることができる。幾つかの実施形態では、まず、第１電極４２２を形成する半導体膜上にシリコン膜が形成される。シリコン膜は、１つ以上の薄膜堆積プロセスを使用して堆積されたポリシリコン又はアモルファスシリコンを含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。あるいは、シリコン膜は、第１電極４２２を形成する半導体膜に結合された（例えば、シリコン−シリコン共有結合を形成する）単結晶シリコンを含むことができる。幾つかの実施形態では、単結晶シリコンの第１電極４２２への結合に続いて、結合された単結晶シリコンが薄くされる。幾つかの実施形態では、次に、開口４１６の外側（即ち、フィールド領域）の少なくとも一部を除去して、図４Ｄに示されるようなチャネル構造４２４を形成するために、シリコン膜は、ウェット／ドライエッチング及び／又はＣＭＰなどによってパターン化及びエッチングされる。幾つかの実施形態では、チャネル構造４２４の上部及び／又は及び下部は、ソース／ドレイン領域を形成するために、ｎ型又はｐ型ドーパントでドープされる。

【0137】

図４Ｅに示すように、ゲート誘電体層４２６は、チャネル構造４２４の側壁を覆うように形成することができる。幾つかの実施形態では、ゲート誘電体層４２６は、チャネル構造４２４の上面も覆う。幾つかの実施形態では、チャネル構造４２４は、まず、ウェットエッチング及び／又はドライエッチングによって（例えば、その側壁及び上面で）トリミングされる。幾つかの実施形態では、ゲート誘電体層４２６は、次に、例えば、熱酸化によって、トリミングされたチャネル構造４２４の側壁及び上面の一部を酸化させることで形成される。ゲート導体４２８は、ゲート誘電体層４２６によって覆われたチャンネル構造４２４間の空間を埋め、ゲート誘電体層４２６の上面と同一平面になるように形成することができる。幾つかの実施形態では、まず、１つ以上の薄膜堆積プロセスを使用して、ゲート誘電体層４２６の側壁に沿ってバリア／接着層（例えば、Ｔｉ／ＴｉＮ）が形成される。この薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、次に、１つ以上の薄膜堆積プロセスを使用して、バリア／接着層上に導電性膜が堆積される。この薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。その後、ＣＭＰによって、堆積された導電性膜が平坦化されて、ゲート誘電体層４２６の上面と同一平面になる。

【0138】

図７に示すように、方法７００は操作７０８に進む。操作７０８では、相互接続層（例えば、ＢＥＯＬ相互接続層）がトランジスタの上方にある。ＢＥＯＬ相互接続層を形成することは、トランジスタと接触するビット線コンタクトをトランジスタの上方に形成することと、ビット線コンタクトの上方にビット線コンタクトと接触するビット線を形成することとを含むことができる。

【0139】

図４Ｆに示すように、ＢＥＯＬ相互接続層４３０は、ゲート誘電体層４２６によって覆われたチャネル構造４２４の上方に形成することができる。ＢＥＯＬ相互接続層４３０は、複数のＩＬＤ層に形成されたビット線コンタクト４３２及びビット線４３４などの相互接続を含むことができる。幾つかの実施形態では、ＢＥＯＬ相互接続層４３０は、複数のプロセスによって形成された複数のＩＬＤ層、及び複数のＩＬＤ層内のビット線コンタクト４３２及びビット線４３４を含むことができる。例えば、ビット線コンタクト４３２及びビット線４３４は、１つ以上の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない。ビット線コンタクト４３２及びビット線４３４を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、又は他の任意の適切なプロセスを含む。ＩＬＤ層は、１つ以上の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0140】

図５Ａ〜５Ｃは、図７の操作７０４の別の実施形態を示す。操作７０４では、複数のキャパシタがＭＬＣセルに形成される。図４及び５における他の同様な操作の詳細（例えば、プロセス、材料など）は、以下では繰り返されないことが理解される。図５Ａに示すように、ＭＬＣ強誘電体メモリセル５０１は、シリコン基板５０２の上方で垂直に延びるように形成することができる。周辺相互接続層５０４、停止層５０６、下部キャパシタゲートスタック５０８、犠牲層５１０（例えば、窒化シリコン層又はキャパシタゲートスタック５０８及び５１２における誘電体層とは異なる任意の誘電体）、及び上部キャパシタゲートスタック５１２は、１つ以上の薄膜堆積プロセスによって、この順序で底から上に順次堆積することができる。薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない。図４Ａ〜４Ｆに関して詳細に上述されたように、ＭＬＣ強誘電体メモリセル５０１は、少なくとも部分的に、下部キャパシタゲートスタック５０８、犠牲層５１０、及び上部キャパシタゲートスタック５１２を通って垂直に延びて、停止層５０６で停止するように形成することができる。

【0141】

図５Ｂに示すように、スリット５１６は、停止層５０６、下部キャパシタゲートスタック５０８、犠牲層５１０、及び上部キャパシタゲートスタック５１２を通して垂直にエッチングすることができる。スリット５１６は、誘電体材料（例えば、酸化シリコン、窒化シリコン、及びＡｌ_２Ｏ_３）及び導電性材料（例えば、Ｗ）のウェットエッチング及び／又はドライエッチングを使用して形成することができる。スリット５１６は、犠牲層５１０を除去するための経路として使用される。犠牲層５１０の除去は、キャパシタゲートスタック５０８及び５１２における誘電体層（例えば、酸化シリコン）に対して選択的なウェットエッチング犠牲層５１０（例えば、窒化シリコン）を使用して実行されるその結果、横方向凹部５１８を形成することができる。横方向凹部５１８は、第２電極を２つのキャパシタ用の２つの電気的に絶縁された下部電極及び上部電極にそれぞれ分離する。図５Ｃに示すように、誘電体材料（例えば、酸化シリコン）は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、又はそれらの任意の組み合わせを使用して、スリット５１６及び横方向凹部５１８を埋めることができる。例えば、犠牲層５１０（例えば、窒化シリコン）は、酸化シリコンで置き換えることができる。その結果、各ＭＬＣ強誘電体メモリセル５０１の第２電極の下部電極及び上部電極を電気的に絶縁することができるだけでなく、キャパシタのゲート線及びトランジスタのワード線を誘電体材料で埋められたスリット５１６によって切断することができ、それにより、複数のメモリブロック及び／又はメモリフィンガーを形成することができる。

【0142】

図６Ａ〜６Ｈは、本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための更に別の例示的な製造プロセスを示す。図８は、本開示の幾つかの実施形態による、３Ｄ強誘電体メモリ装置を形成するための別の例示的な方法のフローチャートである。図６Ａ〜６Ｈ及び図８に描かれている３Ｄ強誘電体メモリ装置の例は、図３に描かれている３Ｄ強誘電体メモリ装置３００を含む。図６Ａ〜６Ｈ及び図８をまとめて説明する。方法８００に示される操作は網羅的ではなく、他の操作は、図示される操作のいずれかの前、後、又は間で実行できることを理解されたい。また、これらの操作の幾つかは、同時に、又は図８に示されるものとは異なる順序で実行されてもよい。

【0143】

図８を参照されたい、方法８００は、操作８０２で開始する。操作８０２では、基板の上方で垂直に延びる第１強誘電体メモリセルが形成される。第１強誘電体メモリセルは、図４及び５に関して上述されたように形成することができる。

【0144】

図８に示すように、方法８００は操作８０４に進む。操作８０４では、ビット線が、第１強誘電体メモリセルの上方に形成され、且つ第１強誘電体メモリセルに電気的に接続される。幾つかの実施形態では、ビット線の形成の前に、下部ビット線コンタクトが、第１強誘電体メモリセルの上方に形成され、且つ第１強誘電体メモリセルに電気的に接続されており、ビット線の形成の後に、上部下部ビット線コンタクトが、ビット線の上方に形成され、且つビット線に電気的に接続される。図６Ａに示すように、ビット線６０２は、図４Ｆに関して上述されるように、１つ以上のＩＬＤ層に形成することができる。

【0145】

図６Ａに示すように、上部ビット線コンタクト６０４は、ビット線６０２の上方に形成し、且つビット線６０２と接触することができる。上部ビット線コンタクト６０４は、ＩＬＤ層を通るビアコンタクト、及びＩＬＤ層の上面上の相互接続線を含むことができる。幾つかの実施形態では、まず、ウェットエッチング及び／又はドライエッチングにより、ＩＬＤ層を貫通するビア開口をエッチングしてビット線６０２に到達する。幾つかの実施形態では、１つ以上の薄膜堆積プロセスを使用して、導電性膜（例えば、金属膜）又は半導体膜（例えば、ポリシリコン膜）が、ビア開口の内側及びビア開口の外側（ＩＬＤ層の上面上）に堆積される。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、導電体膜又は半導体膜は、次に、ビア開口の外側の少なくとも一部を除去して図６Ａに示すような上部ビット線コンタクト６０４を形成するために、ウェットエッチング／ドライエッチング及び／又はＣＭＰ等によってパターン化及びエッチングされる。

【0146】

図８に示すように、方法８００は操作８０６に進む。操作８０６では、ビット線の上方で垂直に延び且つビット線に電気的に接続された第２強誘電体メモリセルが形成される。図６Ａに示すように、チャネル構造６０６は、上部ビット線コンタクト６０４の上方に形成し、且つ上部ビット線コンタクト６０４と位置合わせることができる。幾つかの実施形態では、まず、上部ビット線コンタクト６０４を形成する導体膜又は半導体膜上にシリコン膜が形成される。シリコン膜は、１つ以上の薄膜堆積プロセスを使用して堆積されたポリシリコン又はアモルファスシリコンを含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。あるいは、シリコン膜は、単結晶シリコンを含むことができる。この単結晶シリコンは、上部ビット線コンタクト６０４を形成する半導体膜に結合され（例えば、シリコン−シリコン共有結合を形成する）、その後、結合された単結晶シリコンが薄くされる。幾つかの実施形態では、シリコン膜は、次に、ビア開口の外側の少なくとも一部を除去して図６Ａに示すようなチャネル構造６０６を形成するために、ウェットエッチング／ドライエッチング及び／又はＣＭＰなどによってパターン化及びエッチングされる。幾つかの実施形態では、チャネル構造６０６の上部及び／又は及び下部は、ソース／ドレイン領域を形成するために、ｎ型又はｐ型ドーパントでドープされる。

【0147】

図６Ｂに示すように、ゲート誘電体層６０８は、チャネル構造６０６の側壁及び上面を覆うように形成することができる。幾つかの実施形態では、チャネル構造６０６は、まず、ウェットエッチング及び／又はドライエッチングによって（例えば、その側壁及び上面で）トリミングされる。幾つかの実施形態では、ゲート誘電体層６０８は、次に、例えば、熱酸化によって、トリミングされたチャネル構造６０６の側壁及び上面の一部を酸化させることで形成される。ゲート導体６１０は、ゲート誘電体層６０８によって覆われたチャンネル構造６０６間の空間を埋め、ゲート誘電体層６０８の上面と同一平面になるように形成することができる。幾つかの実施形態では、まず、１つ以上の薄膜堆積プロセスを使用して、ゲート誘電体層６０８の側壁に沿ってバリア／接着層（例えば、Ｔｉ／ＴｉＮ）が形成される。この薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない。幾つかの実施形態では、次に、１つ以上の薄膜堆積プロセスを使用して、バリア／接着層上に導電性膜が堆積される。この薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。その後、ＣＭＰによって、堆積された導電性膜が平坦化されて、ゲート誘電体層６０８の上面と同一平面になる。

【0148】

図６Ｃに示すように、分離層６１２（例えば、窒化シリコン層）、下部キャパシタゲートスタック６１４、犠牲層６１６（例えば、窒化シリコン層又はキャパシタゲートスタック６１４及び６１８における誘電体層とは異なる任意の誘電体）、及び上部キャパシタゲートスタック６１８は、１つ以上の薄膜堆積プロセスによって、この順序で底から上に順次堆積することができる。薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0149】

図６Ｄに示すように、開口６２０は、上部キャパシタゲートスタック６１８、犠牲層６１６、下部キャパシタゲートスタック６１４、分離層６１２、及びゲート誘電体層６０８を通して、チャネル構造６０６の上部（即ち、ソース／ドレイン領域）までエッチングされ得る。開口６２０は、誘電体材料（例えば、酸化シリコン、窒化シリコン、及び高ｋ誘電体）及び導電性材料（例えば、Ｗ）のウェットエッチング及び／又はドライエッチングによって形成することができる。第２電極６２２は、１つ以上の薄膜堆積プロセスを用いて、開口６２０の側壁及び底面に導電性膜（例えば、金属膜）を堆積することによって形成することができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。得られた第２電極６２２の導電性膜は、キャパシタゲートスタック６１４及び６１８における導体層に電気的に接続することができる。強誘電体層６２４は、第２電極６２２に沿って且つ接触して形成することができる。強誘電体層６２４は、例えば、開口６２０の側壁及び底面上で、開口６２０に形成された第２電極６２２を覆うことができる。強誘電体層６２４は、１つ以上の薄膜堆積プロセスによって堆積された強誘電体二元複合酸化物膜を含むことができる。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。

【0150】

図６Ｅに示すように、第２電極６２２及び強誘電体層６２４は、上部キャパシタゲートスタック６１８の上面に形成されていない。上部キャパシタゲートスタック６１８の上面に形成された導電性膜及び強誘電体二元複合酸化物膜の任意の部分は、犠牲／保護層のパターン化、並びに犠牲／保護層、導電性膜及び強誘電体二元複合酸化物膜のエッチングによって除去することができる。図６Ｅに示すように、第２電極６２２及び強誘電体層６２４は、開口６２０の底面に形成されていない。開口６２０の底面に形成された導電性膜及び強誘電体二元複合酸化物膜の一部は、ウェットエッチング及び／又はドライエッチングを含むボトムパンチ法によって除去することができる。

【0151】

図６Ｅに示すように、第１電極６２６は、開口６２０内の残りの空間を埋めるように形成することができる。その結果、第１電極６２６の側壁は、強誘電体層６２４と接触することができ、第１電極６２６の底部は、チャネル構造６０６の上部のソース／ドレイン領域と接触することができる。幾つかの実施形態では、まず、開口６２０内の残りの空間を埋め、且つ開口６２０の内側及び開口６２０の外側（即ち、フィールド領域）の強誘電体層６２４を覆うために、１つ以上の薄膜堆積プロセスを使用して、半導体膜（例えば、シリコン膜）を堆積する。該薄膜堆積プロセスは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、又はそれらの任意の組み合わせを含むが、これらに限定されない。次に、開口６２０の外側（即ち、フィールド領域）の一部を除去して、図６Ｅに示されるような第１電極６２６を形成するために、半導体膜は、ウェット／ドライエッチング及び／又はＣＭＰなどによってパターン化及びエッチングされる。

【0152】

図６Ｆに示すように、分離層６１２及び犠牲層６１６は、キャパシタゲートスタック６１４及び６１８における誘電体層（例えば、酸化シリコン）に対して選択的なウェットエッチング分離層６１２及び犠牲層６１６（例えば、窒化シリコン）を使用して、スリット（図示せず）を通して除去されて、横方向凹部６２８を形成することができる。横方向凹部６２８は、第２電極６２２を、２つのキャパシタ用の２つの電気的に絶縁された下部電極６２２−２及び上部電極６２２−１にそれぞれ分離することができる。幾つかの実施形態では、誘電体材料（例えば、酸化シリコン）は、図６Ｈに示すように、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気化学堆積、任意の他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ以上の膜堆積プロセスを使用して、横方向凹部６２８を埋める。幾つかの実施形態では、横方向凹部６２８は、強誘電体層６２４をさらに分離することができるので、強誘電体層６２４を下部と上部に分離することができる。即ち、強誘電体層６２４は不連続になることができる。

【0153】

図６Ｇに示すように、幾つかの実施形態では、第１電極６２６は、開口６２０内の残りの空間を埋める半導体膜６２６−１の形成の前に、強誘電体層６２４と接触して開口６２０の内側に形成した導電層６２６−２（例えば、金属膜）を含む複合電極である。

【0154】

図６Ｈに示すように、ゲート線コンタクト６３０及びワード線コンタクト６３２などのローカル相互接続は、１つ以上のＩＬＤ層を通して、階段領域におけるそれぞれのゲート線及びワード線と接触して形成することができる。幾つかの実施形態では、ビア開口は、まず、パターン化され、ウェットエッチング及び／又はドライエッチングによってエッチングされる。幾つかの実施形態では、ビア開口は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気化学堆積、任意の他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ以上の膜堆積プロセスを使用して、導電性材料で埋めて、ゲート線コンタクト６３０及びワード線コンタクト６３２を形成することができる

【0155】

図２及び３に関して上述したように、３Ｄ強誘電体メモリ装置は、それぞれが複数のキャパシタに複数ビットのデータを記憶することができるＭＬＣ（例えば、「ｎＴ−ｍＣ」セル）のアレイを含むことができる。平面サイズがキャパシタによって支配される平面型強誘電体メモリ装置とは異なり、本明細書に開示される３Ｄ強誘電体メモリ装置では、垂直にスタックされたキャパシタは、平面図における総キャパシタ面積がキャパシタの数に依存しないので、強誘電体メモリセルのサイズを増加させない。以下に詳細に説明するように、本開示による種々の実施形態は、書き込み操作及び読み出し操作など、複数のキャパシタ（例えば、ＭＬＣ）を有する強誘電体メモリセルのための様々な操作方法をさらに提供し、それにより、本明細書に開示される３Ｄ強誘電体メモリ装置を大容量用途に使用することができる。本明細書に開示される操作方法は、図２及び３に関して本明細書に開示される３Ｄ強誘電体メモリ装置などのＭＬＣのアレイを含む任意の強誘電体メモリ装置によって実施されてもよいことが理解される。言い換えれば、３Ｄ強誘電体メモリ装置２００及び３００は、本明細書に開示される任意の書き込み操作又は読み出し操作を実行することができる。

【0156】

図９は、本開示の幾つかの実施形態による、それぞれが複数のキャパシタ９０４を有する複数の強誘電体メモリセル９０２を有する例示的な強誘電体メモリ装置９００の回路図を示す。図９に示すように、３Ｄ強誘電体メモリ装置２００及び３００などの強誘電体メモリ装置９００は、行及び列に配置された強誘電体メモリセル９０２のアレイを含む。各強誘電体メモリセル９０２は、図９に示されるような第１キャパシタＣ００及び第２キャパシタＣ０１などの複数のキャパシタ９０４を含むＭＬＣであり得る。「Ｃ００」は、強誘電体メモリセル９０２の第１キャパシタが第１ビット線ＢＬ［０］及び第１プレート線ＰＬ０に電気的に接続されることを表し、「Ｃ０１」は、強誘電体メモリセル９０２の第２キャパシタが第１ビット線ＢＬ［０］及び第２プレート線ＰＬ１に電気的に接続されることを表す。同様に、「Ｃ１０」は、キャパシタが第２ビット線ＢＬ［１］及び第１プレート線ＰＬ０に電気的に接続されることを表し、「Ｃ１１」は、キャパシタが第２ビット線ＢＬ［１］及び第２プレート線ＰＬ１に電気的に接続されることを表す。各強誘電体メモリセル９０２は、それぞれ第１及び第２キャパシタ９０４のそれぞれに電気的に接続されたトランジスタ９０６をさらに含むことができる。説明を容易にするために、本明細書に開示される様々な操作を実施することができる強誘電体メモリセル９０２は、１つのトランジスタ及びＮ個のキャパシタを含む「１Ｔ−ｎＣ」ＭＬＣとして一般化される。幾つかの実施形態によれば、Ｎ個のキャパシタ（例えば、第１及び第２キャパシタ９０４）は、３Ｄ強誘電体メモリ装置２００及び３００に垂直にスタックされる。一例では、図２に示すように、強誘電体メモリセル９０２は強誘電体メモリセル２０２であってもよく、トランジスタ９０６はトランジスタ２２０であってもよく、第１及び第２キャパシタ９０４はキャパシタ２０４−１及び２０４−２であってもよい。別の例では、図３に示すように強誘電体メモリセル９０２は強誘電体メモリセル３０４又は３０６であってもよく、トランジスタ９０６はトランジスタ３１４であってもよく、第１及び第２キャパシタ９０４はキャパシタ３１６−１及び３１６−２であってもよい。

【0157】

図９に示すように、各ワード線ＷＬ［０］又はＷＬ［１］は、アレイの同じ行にある各強誘電体メモリセル９０２におけるトランジスタ９０６のゲートに電気的に接続され、各ビット線ＢＬ［０］又はＢＬ［１］は、アレイの同じ列にある各強誘電体メモリセル９０２におけるトランジスタ９０６のソース／ドレインに電気的に接続される。Ｎ本のプレート線は、アレイの同じ行にある各強誘電体メモリセル９０２において、並列に配置し、且つそれぞれＮ個のキャパシタ９０４の第１ノードに電気的に接続することができる。例えば、図９に示すように、第１プレート線ＰＬ０は、第１キャパシタＣ００の第１ノードに電気的に接続され、第２プレート線ＰＬ１は、第２キャパシタＣ０１の第１ノードに電気的に接続される。各強誘電体メモリセル９０２において、トランジスタ９０６のドレイン／ソースは、Ｎ個のキャパシタ９０４のそれぞれの第２ノード、例えば、第１及び第２キャパシタＣ００及びＣ０１に電気的に接続される。

【0158】

幾つかの実施形態では、強誘電体メモリ装置９００はまた、ビット線、ワード線、及びプレート線を介して、強誘電体メモリセル９０２に電気的に接続された周辺装置９０８を含む。周辺装置９０８は、ビット線、ワード線、及びプレート線が形成される周辺相互接続層２０７を介して強誘電体メモリセル２０２に電気的に接続された３Ｄ強誘電体メモリ装置２００における周辺装置であってもよい。幾つかの実施形態では、周辺装置９０８は、強誘電体メモリセル９０２の下方に配置される。周辺装置９０８は、強誘電体メモリセル９０２の操作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号回路を含むことができる。例えば、周辺装置９０８は、１つ以上のデータバッファ（例えば、ビット線ページバッファ）、デコーダ（例えば、行デコーダ又は列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流又は電圧基準、あるいは回路の任意の能動コンポーネント又は受動コンポーネント（例えば、トランジスタ、ダイオード、抵抗、又はキャパシタ）を含むことができる。

【0159】

幾つかの実施形態では、周辺装置９０８は、ワード線駆動回路、プレート線駆動回路、及びビット線駆動回路を含む。ワード線駆動回路は、複数のワード線信号を生成し、各ワード線に複数のワード線信号をそれぞれ印加して、ワード線信号が印加されたワード線と同一のワード線（例えば、図９のＷＬ［０］）に電気的に接続された強誘電体メモリセル９０２を選択するように構成することができる。幾つかの実施形態では、ワード線信号は、０Ｖと、強誘電体メモリセル９０２の供給電圧Ｖｄｄよりも大きいバイアス電圧との間でパルス化された電圧信号である。例えば、ワード線信号は、トランジスタ９０６をオンにするために、Ｖｄｄにトランジスタ９０６の閾値電圧Ｖｔｈを加えたものであってもよい。

【0160】

プレート線駆動回路は、Ｎプレート線信号を生成し、プレート線時系列（即ち、プレート線コーディング）に従って、各プレート線信号をＮ本のプレート線（例えば、図９のＰＬ０及びＰＬ１）のそれぞれ１つに印加するように構成することができる。幾つかの実施形態では、各プレート線信号は、０Ｖとバイアス電圧との間でパルス化された電圧信号である。幾つかの実施形態によれば、プレート線信号は、０Ｖ又はバイアス電圧のいずれかのバイナリ信号である。一例では、バイアス電圧はＶｄｄである。別の例では、バイアス電圧は、Ｖｄｄよりも大きく、Ｖｄｄの約４／３などである。各プレート線信号は、それぞれの強誘電体メモリセル９０２を分極させるために、それぞれのプレート線を介してそれぞれのキャパシタ９０４に跨って印加することができる。プレート線時系列は、以下に詳述される、操作のタイプ（例えば、読み出し又は書き込み）、強誘電体メモリセル９０２の配置（例えば、選択されたワード線に対してすべてのビット線が同時にアクセスされるか否か）、キャパシタ９０４に書き込むことができるデータの有効な状態などを含む様々な要因によって決定することができる。

【0161】

図９に示すように、幾つかの実施形態によれば、ワード線及びプレート線は、ページ操作が操作中のセルディスターブを防止するための唯一の動作構成である並列アーキテクチャにある。同じワード線の１ページのすべての強誘電体メモリセル９０２は、読み出し又は書き込み操作で同時にアクセスすることができる。幾つかの実施形態によれば、プレート線は、個々のワード線に関連し、１つのプレート線は、複数のワード線によって共有されない。

【0162】

ビット線駆動回路は、書き込み操作中に、それぞれの強誘電体メモリセル９０２におけるキャパシタ９０４にデータの有効な状態を書き込むために、ビット線信号を生成し、ビット線時系列（即ち、ビット線コーディング）に従って、ビット線信号をそれぞれのビット線（例えば、図９のＢＬ［０］）に印加するように構成することができる。幾つかの実施形態では、各ビット線信号は、０ＶとＶｄｄとの間でパルス化された電圧信号である。幾つかの実施形態によれば、ビット線信号は、０Ｖ又はＶｄｄのいずれかのバイナリ信号である。読み出し操作中に、ビット線信号を、ビット線駆動回路によってそれぞれのビット線（例えば、図９のＢＬ［０］）を介して読み出し、１つ以上の基準電圧と比較して、キャパシタ９０４に格納されたデータの有効な状態を決定することができる。ビット線時系列は、以下に詳述される、操作のタイプ（例えば、読み出し又は書き込み）、強誘電体メモリセル９０２の配置（例えば、選択されたワード線に対してすべてのビット線が同時にアクセスされるか否か）、キャパシタ９０４から読み出されるか又はキャパシタ９０４に書き込まれるデータの有効な状態などを含む様々な要因によって決定することができる。

【0163】

図１０は、本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを書き込む例示的なタイミング図を示す。図１１Ａは、本開示の幾つかの実施形態による、データの例示的な状態、ならびに対応するプレート線時系列及びビット線時系列を示すチャートである。図１２Ａは、本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを書き込むための例示的な方法１２００のフローチャートである。図１０、１１Ａ及び１２Ａに描かれている強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含むことができる。Ｎは、１より大きい正の整数（例えば、２、３、４、５、６など）である。幾つかの実施形態によると、トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。図１０、１１Ａ及び１２Ａに描かれている強誘電体メモリセル（Ｎ＝２）の例は、図９に描かれている強誘電体メモリセル９０２、図２に描かれている強誘電体メモリセル２０２、及び図３に描かれている強誘電体メモリセル３０４及び３０６を含む。図１０、１１Ａ及び１２Ａを一緒に説明する。方法１２００に示される操作は網羅的ではなく、他の操作は、図示される操作のいずれかの前、後、又は間で実行できることを理解されたい。また、これらの操作の幾つかは、同時に、または図１２Ａに示されるものとは異なる順序で実行されてもよい。

【0164】

図１２を参照されたい。方法１２００は操作１２０２で開始する。操作１２０２では、強誘電体メモリセルの供給電圧（Ｖｄｄ）よりも大きいワード線信号がワード線に印加されて、強誘電体メモリセルが選択される。幾つかの実施形態では、ワード線信号は、Ｖｄｄにトランジスタの閾値電圧を加えたものである。例えば、ワード線信号は、書き込み操作のために強誘電体メモリセル９０２を選択するために、第１ワード線ＷＬ［０］を介して周辺装置９０８のワード線駆動回路によってトランジスタ９０６のゲートに印加されてもよい。図１０のタイミング図に示すように、全書き込みサイクル（Ｔ０、Ｔ１、Ｔ２、及びＴ３）を通して、高レベル（例えば、「１」）のワード線信号ＷＬを印加し維持して、対応するワード線に電気的に接続された強誘電体メモリセルを選択することができる。幾つかの実施形態によれば、ワード線信号ＷＬの高レベルは、Ｖｄｄよりも大きい。

【0165】

図１２Ａに示すように、方法１２００は操作１２０４に進む。操作１２０４では、０ＶとＶｄｄとの間でパルス化されたプレート線信号が、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加される。例えば、第１プレート線信号は、第１プレート線ＰＬ０を介して周辺装置９０８のプレート線駆動回路によって第１キャパシタＣ００の１つのノードに印加されてもよく、第２プレート線信号は、第２プレート線ＰＬ１を介して周辺装置９０８のプレート線駆動回路によって第２キャパシタＣ０１の１つのノードに印加されてもよい。第１及び第２プレート線信号のそれぞれは、プレート線時系列に従って印加することができる。幾つかの実施形態では、第１及び第２プレート線信号は、同じ書き込みサイクルで調和される（例えば、同期される）。各プレート線信号は、０ＶとＶｄｄの間でパルス化して、強誘電体メモリセル上の電荷を示すことができる。

【0166】

図１０のタイミング図に示すように、ワード線信号ＷＬが高レベルで維持される書き込みサイクル（Ｔ０、Ｔ１、Ｔ２、及びＴ３）において、低レベル（例えば、「０」）と高レベル（例えば、「１」）との間でパルス化された第１プレート線信号ＰＬ０は、プレート線時系列（例えば、ＰＬ０は、Ｔ０、Ｔ１、Ｔ２、及びＴ３でそれぞれ１、０、０、及び１である）に従って印加することができる。同じ書き込みサイクルにおいて、低レベル（例えば、「０」）と高レベル（例えば、「１」）との間でパルス化された第２プレート線信号ＰＬ１は、プレート線時系列（例えば、ＰＬ１は、Ｔ０、Ｔ１、Ｔ２、及びＴ３でそれぞれ０、０、１、及び１である）に従って印加することができる。言い換えれば、各書き込みサイクルにおけるプレート線コーディングＰＬ［１：０］は、０１、００、１０、１１である。幾つかの実施形態によれば、プレート線信号ＰＬの高レベルＶｄｄである。

【0167】

図１２Ａに示すように、方法１２００は操作１２０６に進む。操作１２０６では、０ＶとＶｄｄとの間でパルス化されたビット線信号が、ビット線時系列に従ってビット線に印加されて、データの有効な状態がＮ個のキャパシタに書き込まれる。データは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。例えば、ビット線信号は、データの有効な状態（例えば、２つのビット）を選択された強誘電体メモリセル９０２の第１及び第２キャパシタＣ００及びＣ０１に書き込むために、第１ビット線ＢＬ［０］を介して周辺装置９０８のビット線駆動回路によってトランジスタ９０６のソース／ドレインに印加されてもよい。ビット線信号は、ビット線時系列に従って印加することができる。幾つかの実施形態では、ビット線信号と第１及び第２プレート線信号は、同じ書き込みサイクルで調和される（例えば、同期される）。

【0168】

図１０のタイミング図に示すように、ワード線信号ＷＬが高レベルで維持される書き込みサイクル（Ｔ０、Ｔ１、Ｔ２、及びＴ３）において、低レベル（例えば、「０」）と高レベル（例えば、「１」）との間でパルス化されたビット線信号ＢＬは、ビット線時系列に従って印加することができる。幾つかの実施形態によれば、ビット線信号ＢＬの高レベルＶｄｄである。ビット線時系列は、プレート線コーディングＰＬ［１：０］と組み合わせて、強誘電体メモリセルの第１及び第２キャパシタＣ００及びＣ０１に書き込まれるデータの状態を決定することができる。Ｎ個のキャパシタに格納された複数のビットの場合、データの合計状態の数は２^Ｎであることが理解される。例えば、２つのキャパシタに格納された２ビットデータは、４つの状態（００、０１、１０、及び１１）を有し得、３つのキャパシタに格納された３ビットデータは、８つの状態（０００、００１、０１０、０１１、１００、１０１、１１０、及び１１１）を有し得る。しかしながら、強誘電体メモリセルに対する書き込み操作の性質のために、データのすべての状態をＮ個のキャパシタに書き込むことができるわけではない。特に、ビット線信号及びプレート線信号のそれぞれが同じレベルの間（例えば、０ＶとＶｄｄの間）でパターン化される場合、ビット線時系列がプレート線時系列（例えば、プレート線信号のいずれか１つのタイミング波形）と同じであるとき、得られた状態は無効となるため、Ｎ個のキャパシタに書き込むことができない。

【0169】

幾つかの実施形態では、Ｎ−ビットデータは、Ｎ個のキャパシタに書き込むことができるＮ＋１個の有効な状態で構成される。例えば、２ビットデータは、２個のキャパシタに書き込むことができる３つの有効な状態で構成され得、３ビットデータは、３個のキャパシタに書き込むことができる４つの有効な状態で構成され得、４ビットデータは、４個のキャパシタに書き込むことができる５つの有効な状態で構成され得る。幾つかの実施形態によれば、データのＮ＋１個の有効な状態のそれぞれは、ビット線時系列がプレート線時系列とは異なるときに発生する。一方、残りの状態は無効な状態である。幾つかの実施形態では、Ｎビットデータは、Ｎ個のキャパシタに書き込むことができない２^Ｎ−（Ｎ＋１）個の無効な状態で構成される。例えば、２ビットデータは、１つの無効な状態で構成され得、３ビットデータは、４つの無効な状態で構成され得、４ビットデータは、１１個の無効な状態で構成され得る。幾つかの実施形態によれば、データの２^Ｎ−（Ｎ＋１）個の無効な状態のそれぞれは、ビット線時系列がプレート線時系列と同じであるときに発生する。

【0170】

図１１Ａに示すように、所与のプレート線時系列（例えば、図１０のプレート線コーディングＰＬ［１：０］）について、書き込みサイクル（Ｔ０、Ｔ１、Ｔ２、及びＴ３）におけるビット線時系列の順列を通じて、２つのキャパシタＣ０１及びＣ００の２ビットデータは、キャパシタＣ０１及びＣ００に書き込むことができる３つの状態（００、０１、及び１１）のみを有する（で構成される）３つの有効な状態は、標準バイアス電圧０Ｖ／Ｖｄｄがプレート線信号及びビット線信号のそれぞれによって使用されると仮定すると、ビット線時系列がプレート線時系列とは異なるときに発生する。対照的に、ビット線系列がプレート線時系列と同じである２つの場合（例えば、ＰＬ１の場合は００１１、ＰＬ０の場合は１００１）、得られたデータの状態は無効になる（例えば、Ｘ１及び０Ｘ）。データの有効な状態（及び無効な状態）はデータビットの数Ｎ（キャパシタの数でもある）によって決定されるが、特定の有効な状態は、特定のプレート線時系列基づいて変化し得ることが理解される。即ち、データの有効な状態は、プレート線系列に基づいて決定することができる。例えば、図１１Ａのデータの３つの有効な状態は００、０１、及び１１であるが、これらは、プレート線時系列が変化した場合に変化され得る。幾つかの実施形態では、プレート線時系列は、強誘電体メモリ装置の書き込み操作のための所与の値（例えば、予め設定されたプレート線コーディング）であるため、データの有効な状態及び特定の有効な状態の数も既知である。

【0171】

データの同じ有効な状態をもたらすことができる複数の候補ビット線時系列があり得ることもさらに理解される。例えば、図１１に示すように、有効な状態００は、２つの候補ビット線時系列（００００及び０００１）によって達成することができ、有効な状態１１は、３つの候補ビット線時系列（０１１１、１０１１、及び１１１１）によって達成することができる。その結果、幾つかの実施形態では、データの各有効な状態に対して、データの有効な状態をＮ個のキャパシタに書き込むために所与のビット線時系列を決定することができる（例えば、複数の候補ビット線時系列から選択される）。言い換えれば、ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に基づいて決定される。例えば、ビット線時系列は、Ｎ個のキャパシタに書き込まれたデータの有効な状態に対応する複数の候補ビット線時系列から選択することによって決定され得る。図１０に戻って、書き込みサイクルにおけるビット線信号ＢＬの特定のビット線時系列は、この書き込みサイクルでキャパシタＣ０１及びＣ００に書き込まれるデータの有効な状態に基づいて決定され、例えば、次の書き込みサイクルでデータの有効な状態が変化するときに変化する。データの同じ有効な状態が異なる書き込みサイクルで書き込まれる場合、これらの書き込みサイクルのそれぞれにおけるビット線信号ＢＬのビット線時系列は同じままである

【0172】

プレート線信号のバイアス電圧を変更する（例えば、Ｖｄｄより大きい）ことで、強誘電体メモリセルのＮ個のキャパシタに書き込むことができるマルチレベルのビットデータ有効な状態の数を増やすことができる。ビット線時系列がプレート線時系列と同じである場合、プレート線信号のバイアス電圧がＶｄｄのままのビット線信号よりも大きくなるため、得られたデータの状態は、強誘電体メモリセルの書き込み操作の性質のためにＮ個のキャパシタ（即ち、有効な状態になる）に書き込むことができる。図１２Ｂは、本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを書き込むための別の例示的な方法１２０１のフローチャートである。図１１Ｂは、本開示の幾つかの実施形態による、データの例示的な状態、ならびに対応するプレート線時系列及びビット線時系列を示す別のチャートである。図１１Ｂ及び１２Ｂを一緒に説明する。方法１２０１は、図１２Ａの１２０４のように０ＶとＶｄｄとの間でパルス化されたプレート線信号を印加する代わりに、１２０５において、０Ｖと強誘電体メモリセルのＶｄｄよりも大きいバイアス電圧との間でパルス化されたプレート線信号をプレート線時系列に従ってＮ本のプレート線のそれぞれに印加することを除いて、方法１２００と同様である。幾つかの実施形態では、バイアス電圧は、Ｖｄｄの約４／３である。

【0173】

図１２Ｂに示すように、方法１２０１は操作１２０７に進む。操作１２０７では、０ＶとＶｄｄとの間でパルス化されたビット線信号が、ビット線時系列に従ってビット線に印加されて、データの有効な状態がＮ個のキャパシタに書き込まれる。データは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。例えば、ビット線信号は、データの有効な状態（例えば、２つのビット）を選択された強誘電体メモリセル９０２の第１及び第２キャパシタＣ００及びＣ０１に書き込むために、第１ビットプレート線ＢＬ［０］を介して周辺装置９０８のビット線駆動回路によってトランジスタ９０６のソース／ドレインに印加されてもよい。ビット線信号は、ビット線時系列に従って印加することができる。幾つかの実施形態では、ビット線信号と第１及び第２プレート線信号は、同じ書き込みサイクルで調和される（例えば、同期される）。ビット線信号のＶｄｄと比較して、プレート線信号への追加のバイアス電圧の結果として、幾つかの実施形態では、Ｎビットデータは、Ｎ個のキャパシタに書き込むことができる２^Ｎ個の有効な状態で構成される。言い換えれば、ビット線時系列がプレート線時系列と同じである場合でも、データのすべての状態は、有効な状態になる。例えば、２ビットデータは、２個のキャパシタに書き込むことができる４つの有効な状態で構成され得、３ビットデータは、３個のキャパシタに書き込むことができる８つの有効な状態で構成され得、４ビットデータは、４個のキャパシタに書き込むことができる１６つの有効な状態で構成され得る。

【0174】

図１１Ｂに示すように、所与のプレート線時系列（例えば、プレート線コーディングＰＬ［１：０］が００、１０、０．６６／１．３３である）は、書き込みサイクル（Ｔ１、Ｔ２、及びＴ３）で提供される。図１１Ａに示される例とは異なる、Ｔ３のバイアス電圧は、ＰＬ１及びＰＬ０について、それぞれ２／３Ｖｄｄ及び４／３Ｖｄｄであり、０及びＶｄｄではない。書き込みサイクル（Ｔ１、Ｔ２、及びＴ３）のビット線時系列の順列により、各強誘電体メモリセルにおける２つのキャパシタ（例えば、Ｃ０１及びＣ００又はＣ１１及びＣ１０）のための２ビットデータは、２つのキャパシタに書き込むことができるすべての２^２（４）個の有効な状態（００、０１、１０、及び１１）を有することができる。ビット線信号ＢＬ［０］及びＢＬ［１］は、０ＶとＶｄｄとの間（例えば、０、１／３Ｖｄｄ、又はＶｄｄ）でパルス化され、これは、プレート線信号がＴ３において４／３Ｖｄｄでパルス化することができるため、Ｔ３におけるプレート線信号ＰＬ０及びＰＬ１とは同じではない。図１１Ｂは、例えば、図９に示すように、同じ２つのプレート線ＰＬ０及びＰＬ１に電気的に接続された４つのキャパシタＣ００、Ｃ０１、Ｃ１０、及びＣ１１を含む、同じ行にある２つの隣接する強誘電体メモリセルに対応する。２つの隣接する強誘電体メモリセルの書き込み操作は、妨害されない。２つの隣接する強誘電体メモリセルにおける４つのキャパシタＣ００、Ｃ０１、Ｃ１０、ａｎｄＣ１１に合計２^４（１６）個の有効な状態を書き込むことができる。

【0175】

図１３は、本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを読み出す例示的なタイミング図を示す。図１４は、本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを読み出すための例示的な方法１４００のフローチャートである。図１３及び１４に描かれている強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含むことができる。Ｎは、１より大きい正の整数である。幾つかの実施形態によると、トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。図１３及び１４に描かれている強誘電体メモリセル（Ｎ＝２）の例は、図９に描かれている強誘電体メモリセル９０２、図２に描かれている強誘電体メモリセル２０２、及び図３に描かれている強誘電体メモリセル３０４及び３０６を含む。図１３及び１４を一緒に説明する。方法１４００に示される操作は網羅的ではなく、他の操作は、図示される操作のいずれかの前、後、又は間で実行できることを理解されたい。また、これらの操作の幾つかは、同時に、または図１４に示されるものとは異なる順序で実行されてもよい。

【0176】

図１３及び１４に関して開示される読み出し操作は、複数の基準電圧を同時に検知に利用することによって高速の読み出し速度を有し、読み出し操作後の書き戻し操作によってデータのすべての状態を強化することによって長期的な妨害が少ないステップ検知方式を実施する。図１４を参照されたい。方法１４００は操作１４０２で開始する。操作１４０２では、Ｖｄｄよりも大きいワード線信号がワード線に印加されて、強誘電体メモリセルが選択される。幾つかの実施形態では、ワード線信号は、Ｖｄｄにトランジスタの閾値電圧を加えたものである。例えば、ワード線信号は、読み出し操作のために強誘電体メモリセル９０２を選択するために、第１ワード線ＷＬ［０］を介して周辺装置９０８のワード線駆動回路によってトランジスタ９０６のゲートに印加されて得る。図１３のタイミング図に示すように、全読み出しサイクル（ｔ０からｔ３）を通して、高レベル（例えば、「１」）のワード線信号ＷＬを印加し維持して、対応するワード線に電気的に接続された強誘電体メモリセルを選択することができる。幾つかの実施形態によれば、ワード線信号ＷＬの高レベルは、Ｖｄｄよりも大きい。

【0177】

図１４に示すように、方法１４００は操作１４０４に進む。操作１４０４では、０Ｖからバイアス電圧にパルス化されたプレート線信号が、Ｎ本のプレート線のそれぞれに順番に印加される。一例では、バイアス電圧はＶｄｄである。別の例では、バイアス電圧は、Ｖｄｄよりも大きく、Ｖｄｄの４／３などである。図１３のタイミング図に示すように、読み出しサイクルの第１部分（ｔ０からｔ１）において、低レベル（例えば、「０」）から高レベル（例えば、「１」）にパルス化された第１プレート線信号ＰＬ０は、第１プレート線に印加することができ、読み出しサイクルの第２部分（ｔ１からｔ２）において、低レベル（例えば、「０」）から高レベル（例えば、「１」）にパルス化された第２プレート線信号ＰＬ１は、第２プレート線に印加することができる。幾つかの実施形態によれば、プレート線信号ＰＬの高レベルは、Ｖｄｄ以上である。幾つかの実施形態では、各プレート線信号は、読み出しサイクルにおいて、ＶからＶｄｄ又はＶｄｄの４／３に順に、Ｎ本のプレート線のそれぞれ１つにパルス化される。第１プレート線信号ＰＬ０は、読み出しサイクル（ｔ１からｔ２）の第２部分において、高レベル（例えば、「１」）で維持することができる。幾つかの実施形態では、第１及び第２プレート線信号はそれぞれ、第１及び第２プレート線ＰＬ０及びＰＬ１を介して周辺装置９０８のプレート線駆動回路によって印加することができる。

【0178】

バイアス電圧（例えば、Ｖｄｄ又は４／３Ｖｄｄ）のプレート線信号がＮ本のプレート線のそれぞれに印加された後、ビット線信号は、Ｎ個のキャパシタに格納されたデータの有効な状態に基づいて、プレート線信号によって、Ｎ＋１レベルの１つにプルアップすることができる。幾つかの実施形態では、ビット線信号が到達できるＮ＋１レベルのそれぞれは、データのＮ＋１個の有効な状態のそれぞれ１つに対応する。例えば、図１３に示すように、第２プレート線信号ＰＬ１が高レベルにパルス化されたｔ３で、ビット線信号ＢＬ［０］は、第１及び第２キャパシタＣ００及びＣ０１に書き込んで格納することができる３つの有効な状態００、０１、及び１１のそれぞれ１つに対応する３つのレベルのいずれかにプルアップすることができる。

【0179】

図１４に示すように、方法１４００は操作１４０６に進む。操作１４０６では、バイアス電圧のプレート線信号がＮ本のプレート線のそれぞれに印加された後、Ｎ個のキャパシタから読み出されたビット線のビット線信号が同時にＮ個の基準電圧と比較されて、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態が決定される。バイアス電圧がＶｄｄである一例では、データは、Ｎ＋１個の有効な状態で構成される。バイアス電圧がＶｄｄよりも大きく、Ｖｄｄの４／３などである別の例では、データは、２^Ｎ個の有効な状態で構成される。図１３のタイミング図に示すように、読み出しサイクルの第３部分（ｔ２からｔ３、即ち、検知周期）において、ビット線信号ＢＬ［０］は、第１及び第２キャパシタＣ００及びＣ０１から同時に読み出され、そのレベルは、データの３つの有効な状態（例えば、００、１０、及び１１）から第１及び第２キャパシタＣ００及びＣ０１に格納されたデータの有効な状態を決定するために、２つの基準電圧と同時に比較される。幾つかの実施形態によれば、有効な状態を比較によって３つの可能な有効な状態から区別するために、２つの基準電圧のうちの第１基準電圧は、ビット線信号の低レベルと中間レベルとの間にあり、２つの基準電圧のうちの第２基準電圧は、ビット線信号の中間レベルと高レベルとの間にある。第１及び第２プレート線信号ＰＬ０及びＰＬ１は、検知周期中に低レベル（例えば、「０」）に戻ることができる。幾つかの実施形態では、ビット線信号は、ビット線ＢＬ（０）を介して周辺装置９０８によって読み出され、２つの基準電圧は、周辺装置９０８によって生成され、ビット線信号は、周辺装置９０８内の２つのセンスアンプを使用して、２つの基準電圧と同時に比較される。

【0180】

上記のように、Ｎ個のキャパシタに格納されたデータの有効な状態の１つを決定するために、ステップ検知方式を適用して、Ｎ個のキャパシタから読み出されたビット線信号をＮ個の基準電圧と同時に比較して、データのＮ＋１個の有効な状態を区別することができる。Ｎ個の基準電圧は、バイアス信号（例えば、Ｖｄｄ）にパルス化されたＮ個のプレート線信号によって検知周期の開始時にビット線信号をプルアップすることができるＮ＋１レベルに基づいて予め設定することができる。

【0181】

幾つかの実施形態では、ワード線信号及びプレート線信号は、ビット線信号が読み出されるのと同じ読み出しサイクルで印加される。幾つかの実施形態では、データの有効な状態が決定された後、データの有効な状態がＮ個のキャパシタに書き戻される。データの有効な状態をＮ個のキャパシタに書き戻すために、０Ｖとバイアス電圧との間でパルス化された別のプレート線信号は、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加することができ、０ＶとＶｄｄとの間でパルス化された別のビット線信号は、ビット線時系列に従ってビット線に印加することができ、それにより、データの有効な状態がＮ個のキャパシタに書き込まれる。例えば、図１３に示すように、読み出しサイクルの後（例えば、ｔ３の後）、書き戻し期間において、データの有効な状態は、第１及び第２キャパシタＣ００及びＣ０１に同時に書き戻されて、第１及び第２キャパシタＣ００及びＣ０１へのデータの有効な状態の格納が強化される。書き戻し操作は、上記の書き込み操作と同じであり得るため、その詳細は繰り返されない。

【0182】

図１５は、本開示の幾つかの実施形態による、複数のキャパシタを有する強誘電体メモリセルを読み出す別の例示的なタイミング図を示す。図１６は、本開示の幾つかの実施形態による、Ｎ個のキャパシタを有する強誘電体メモリセルを読み出すための別の例示的な方法１６００のフローチャートである。図１５及び１６に描かれている強誘電体メモリセルは、トランジスタ及びＮ個のキャパシタを含むことができる。Ｎは、１より大きい正の整数である。幾つかの実施形態によると、トランジスタは、ビット線及びワード線にそれぞれ電気的に接続され、Ｎ個のキャパシタのそれぞれは、Ｎ本のプレート線のそれぞれ１つに並列に電気的に接続される。図１５及び１６に描かれている強誘電体メモリセルの例（ここで、Ｎ＝２）は、図９に描かれている強誘電体メモリセル９０２を含み、図２に描かれている強誘電体メモリセル２０２は、図３に描かれている強誘電体メモリセル３０４及び３０６を含む。図１５及び１６を一緒に説明される。方法１６００に示される操作は網羅的ではなく、他の操作も、図示された操作のいずれかの前、後、又は間で実行できることが理解される。また、これらの操作の幾つかは、同時に、または図１６に示されるものとは異なる順序で実行されてもよい。

【0183】

図１５及び１６で説明された読み出し操作は、パルス化されたプレート線信号を利用することによって逆結合効果を有さないパルス検知方式を実施する。図１６を参照されたい。方法１６００は操作１６０２で開始する。操作１６０２では、Ｖｄｄよりも大きいワード線信号がワード線に印加されて、強誘電体メモリセルが選択される。幾つかの実施形態では、ワード線信号は、Ｖｄｄにトランジスタの閾値電圧を加えたものである。例えば、ワード線信号は、読み出し操作のために強誘電体メモリセル９０２を選択するために、第１ワード線ＷＬ［０］を介して周辺装置９０８のワード線駆動回路によってトランジスタ９０６のゲートに印加されて得る。図１５のタイミング図に示すように、全読み出しサイクル（ｔ０〜ｔ６）を通して、高レベル（例えば、「１」）のワード線信号ＷＬは、対応するワード線に電気的に接続された強誘電体メモリセルを選択するために、印加して維持することができる。幾つかの実施形態によれば、ワード線信号ＷＬの高レベルは、Ｖｄｄよりも大きい。

【0184】

図１６に示すように、方法１６００は操作１６０４に進む。操作１６０４では、０Ｖからバイアス電圧にパルス化されたプレート線信号が、Ｎ本のプレート線のそれぞれに順番に印加される。一例では、バイアス電圧はＶｄｄである。別の例では、バイアス電圧は、Ｖｄｄよりも大きく、Ｖｄｄの４／３などである。図１６に示すように、方法１６００は操作１６０６に進む。操作１６０６では、バイアス電圧のプレート線信号のそれぞれがＮ本のプレート線のそれぞれ１つに印加された後、Ｎ個のキャパシタのそれぞれ１つから読み出されたビット線のそれぞれのビット線信号が基準電圧と比較されて、データの複数の有効な状態からＮ個のキャパシタに格納されたデータの有効な状態が決定される。バイアス電圧がＶｄｄである一例では、データは、Ｎ＋１個の有効な状態で構成される。バイアス電圧がＶｄｄよりも大きく、Ｖｄｄの４／３などである別の例では、データは、２^Ｎ個の有効な状態で構成される。

【0185】

図１５のタイミング図に示すように、読み出しサイクルの第１部分（ｔ０からｔ１）において、低レベル（例えば、「０」）から高レベル（例えば、「１」）にパルス化された第１プレート線信号ＰＬ０は、第１プレート線に印加することができ、低レベル（例えば、「０」）の第２プレート線信号ＰＬ１は、第２プレート線に印加することができる。高レベル（例えば、「１」）の第１プレート線信号ＰＬ０が第１プレート線に印加された後、読み出しサイクルの第２部分（ｔ１〜ｔ２、即ち、第１検知周期）において、第１キャパシタＣ００から読み出された第１ビット線信号ＢＬ［０］は、第１キャパシタＣ００に格納されたデータの有効な状態の第１ビットを決定するために、第１基準電圧と比較することができる。第１検知周期において、第１プレート線信号ＰＬ０は、高レベル（例えば、「１」）で維持することができ、第２プレート線信号ＰＬ１は、低レベル（例えば、「０」）で維持することができる。第１基準電圧は、ｔ１の第１ビット線信号の低レベルと高レベルとの間にあり得る。

【0186】

同じ操作を繰り返して、第２キャパシタＣ１に格納されたデータの有効な状態の第２ビットを読み出すことができる。例えば、第１検知周期の後、及び読み出しサイクルの第４部分（ｔ３〜ｔ４）において、低レベル（例えば、「０」）から高レベル（例えば、「１」）にパルス化された第２プレート線信号ＰＬ１は、第２プレート線に印加することができ、低レベル（例えば、「０」）の第１プレート線信号ＰＬ０は、第１プレート線に印加することができる。高レベル（例えば、「１」）の第２プレート線信号ＰＬ１が第２プレート線に印加された後、読み出しサイクルの第５部分（ｔ４〜ｔ５、即ち、第２検知周期）において、第２キャパシタＣ１から読み出された第２ビット線信号ＢＬ［０］は、第２キャパシタＣ０１に格納されたデータの有効な状態の第２ビットを決定するために、第２基準電圧と比較することができる。第２検知周期において、第２プレート線信号ＰＬ１は、高レベル（例えば、「１」）で維持することができ、第１プレート線信号ＰＬ０は、低レベル（例えば、「０」）で維持することができる。第２基準電圧は、ｔ４の第２ビット線信号の低レベルと高レベルとの間にあり得る。幾つかの実施形態では、第１及び第２プレート線信号はそれぞれ、第１及び第２プレート線ＰＬ０及びＰＬ１を介して周辺装置９０８のプレート線駆動回路によって印加することができる。幾つかの実施形態では、ビット線信号は、第１ビット線ＢＬ（０）を介して周辺装置９０８によって読み出され、第１及び第２基準電圧は、周辺装置９０８によって生成され、ビット線信号のそれぞれは、周辺装置９０８内の１つのセンスアンプを使用して、基準電圧のそれぞれ１つと順に比較される。幾つかの実施形態では、第１基準電圧は、第２基準電圧と同じである。

【0187】

上記のように、Ｎ個のキャパシタに格納されたデータの有効な状態の１つを決定するために、パルス検知方式を適用して、Ｎ個のキャパシタのそれぞれ１つから読み出された各ビット線信号をＮ個の基準電圧のそれぞれ１つと順に比較して、データのＮ＋１個の有効な状態を区別することができる。Ｎ個の基準電圧のそれぞれは、バイアス信号（例えば、Ｖｄｄ）にパルス化されたＮ個のプレート線信号によって、それぞれの検知周期の開始時にそれぞれのビット線信号をプルアップすることができる低レベル及び高レベルに基づいて予め設定することができる。幾つかの実施形態では、Ｎ個の基準電圧は同じである。

【0188】

幾つかの実施形態では、データの有効な状態が決定された後、データの有効な状態がＮ個のキャパシタに書き戻される。データの有効な状態をＮ個のキャパシタに書き戻すために、０Ｖとバイアス電圧との間でパルス化された別のプレート線信号は、プレート線時系列に従ってＮ本のプレート線のそれぞれに印加することができ、０ＶとＶｄｄとの間でパルス化された別のビット線信号は、ビット線時系列に従ってビット線に印加することができ、それにより、データの有効な状態がＮ個のキャパシタに書き込まれる。例えば、図１５に示すように、読み出しサイクルの後（例えば、ｔ６の後）、書き戻し期間において、データの有効な状態は、第１及び第２キャパシタＣ００及びＣ０１に同時に書き戻されて、第１及び第２キャパシタＣ００及びＣ０１へのデータの有効な状態の格納が強化される。書き戻し操作は、上記で詳細に説明した書き込み操作と実質的に類似し、その詳細は繰り返さない。

【0189】

特定の実施形態の前述の説明は、他の者が、当業者の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、このような特定の実施形態を容易に修正及び／又は種々の用途に適応させることができるように、本開示の一般的な性質を十分に明らかにする。従って、そのような適応及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実施形態の等価物の意味及び範囲内にあるように意図される。本明細書の術語又は用語は、本明細書の用語又は術語が教示及びガイダンスに照らして当業者によって解釈されるように、説明のためのものであって、限定のためのものではないことを理解されたい。

【0190】

本開示の実施形態は、特定の機能及びその関係の実装を示す機能的ビルディングブロックを用いて上述されている。これらの機能的ビルディングブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替境界は、特定の機能及びその関係が適切に実行される限り、定義することができる。

【0191】

発明の概要及び要約のセクションは、発明者によって企図される本開示の１つ以上の例示的な実施形態を記載するが、本開示及び添付の特許請求の範囲を限定することを意図しない。

【0192】

本開示の幅及び範囲は、上記の例示的な実施形態のいずれかによって限定されるべきではなく、以下の特許請求の範囲及びそれらの同等物に従ってのみ定義されるべきである。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】