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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-128182(P2015-128182A)
(43)【公開日】2015年7月9日
(54)【発明の名称】過電圧保護回路及び半導体集積回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20150612BHJP
H01L 27/04 20060101ALI20150612BHJP
H01L 27/06 20060101ALI20150612BHJP
【ＦＩ】
H01L27/04 H
H01L27/06 311C
H01L27/06 311A
H01L27/06 311B
【審査請求】有
【請求項の数】11
【出願形態】ＯＬ
【全頁数】19
(21)【出願番号】特願2015-43347(P2015-43347)
(22)【出願日】2015年3月5日
(62)【分割の表示】特願2011-30701(P2011-30701)の分割
【原出願日】2011年2月16日
(71)【出願人】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100083840
【弁理士】
【氏名又は名称】前田 実
(74)【代理人】
【識別番号】100116964
【弁理士】
【氏名又は名称】山形 洋一
(74)【代理人】
【識別番号】100135921
【弁理士】
【氏名又は名称】篠原 昌彦
(72)【発明者】
【氏名】須志原 昭博
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038BH02
5F038BH05
5F038BH06
5F038BH07
5F038BH13
5F038CA02
5F038CD09
5F038CD12
5F038CD13
5F038CD16
5F038EZ20
5F048AA02
5F048BB01
5F048BB02
5F048BC02
5F048BC06
5F048BF15
5F048BF16
5F048BF18
5F048CC01
5F048CC06
5F048CC08
5F048CC09
5F048CC10
5F048CC11
5F048DA23
(57)【要約】
【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。【解決手段】過電圧保護回路２Ａは、入力端子３と、入力端子３と内部回路５との間に配置され、第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ１〜ＮＭｎをそれぞれ有する第１から第ｎの保護回路１０１〜１０ｎと、一端が入力端子３に接続され、他端が第１から第ｎの保護回路１０１〜１０ｎに接続される整流素子Ｄ１０とを備える。第１段から第ｎ段のスイッチング素子ＮＭ１〜ＮＭｎの第１から第ｎの制御端は、整流素子Ｄ１０の他端との配線距離が近い順に配置されており、第１段から第ｎ段のスイッチング素子ＮＭ１〜ＮＭｎの前記第１から第ｎの制御端と入力端子３との間の配線距離のうち、第１段のスイッチング素子ＮＭ１の第１の制御端と入力端子３との間の配線距離が最大である。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力端子と、
前記入力端子と内部回路との間に配置され、第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子をそれぞれ有する第１から第ｎの保護回路と、
一端が前記入力端子に接続され、他端が前記第１から第ｎの保護回路に接続される整流素子と
を備え、
前記第１段から第ｎ段のスイッチング素子の第１から第ｎの制御端は、前記整流素子の前記他端との配線距離が近い順に配置されており、
前記第１段から第ｎ段のスイッチング素子の前記第１から第ｎの制御端と前記入力端子との間の配線距離のうち、前記第１段のスイッチング素子の前記第１の制御端と前記入力端子との間の配線距離が最大である、
ことを特徴とする過電圧保護回路。
前記入力端子と内部回路との間に配置され、第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子をそれぞれ有する第１から第ｎの保護回路と、
一端が前記入力端子に接続され、他端が前記第１から第ｎの保護回路に接続される整流素子と
を備え、
前記第１段から第ｎ段のスイッチング素子の第１から第ｎの制御端は、前記整流素子の前記他端との配線距離が近い順に配置されており、
前記第１段から第ｎ段のスイッチング素子の前記第１から第ｎの制御端と前記入力端子との間の配線距離のうち、前記第１段のスイッチング素子の前記第１の制御端と前記入力端子との間の配線距離が最大である、
ことを特徴とする過電圧保護回路。
【請求項2】
請求項１に記載の過電圧保護回路であって、前記第１から第ｎの制御端のうち第ｋ（ｋは２からｎのうちの任意整数）の制御端と前記整流素子の当該他端との間に接続され、且つ、前記第ｋの制御端と第ｋ−１の制御端との間に接続された第１抵抗素子をさらに備えることを特徴とする過電圧保護回路。
【請求項3】
請求項１または２に記載の過電圧保護回路であって、
前記第１段から第ｎ段のスイッチング素子は、それぞれ第１段から第ｎ段のｎチャネル型のＭＩＳトランジスタを有し、
前記ＭＩＳトランジスタの各々は、
半導体基板上にゲート絶縁膜を介して形成され、前記第１から第ｎの制御端のいずれかを構成するゲート電極と、
前記ゲート電極の両側のうちの一方の側に形成され、第２の被制御端を構成するソース領域と、
前記ゲート電極の両側のうちの他方の側に形成され、第１の被制御端を構成するドレイン領域と
を有することを特徴とする過電圧保護回路。
前記第１段から第ｎ段のスイッチング素子は、それぞれ第１段から第ｎ段のｎチャネル型のＭＩＳトランジスタを有し、
前記ＭＩＳトランジスタの各々は、
半導体基板上にゲート絶縁膜を介して形成され、前記第１から第ｎの制御端のいずれかを構成するゲート電極と、
前記ゲート電極の両側のうちの一方の側に形成され、第２の被制御端を構成するソース領域と、
前記ゲート電極の両側のうちの他方の側に形成され、第１の被制御端を構成するドレイン領域と
を有することを特徴とする過電圧保護回路。
【請求項4】
請求項３に記載の過電圧保護回路であって、
前記第１段から第ｎ段のＭＩＳトランジスタは、前記半導体基板の主面に平行な第１方向に沿って配列され、
前記ソース領域と前記ゲート電極と前記ドレイン領域とは、前記第１方向に沿って配列される、
ことを特徴とする過電圧保護回路。
前記第１段から第ｎ段のＭＩＳトランジスタは、前記半導体基板の主面に平行な第１方向に沿って配列され、
前記ソース領域と前記ゲート電極と前記ドレイン領域とは、前記第１方向に沿って配列される、
ことを特徴とする過電圧保護回路。
【請求項5】
請求項４に記載の過電圧保護回路であって、前記第１段から第ｎ段のＭＩＳトランジスタのうち第ｍ段（ｍは２からｎのうちの任意整数）のＭＩＳトランジスタの当該第１の被制御端と前記入力端子との間の配線距離は、第ｍ−１段のＭＩＳトランジスタと前記入力端子との間の配線距離よりも小さいことを特徴とする過電圧保護回路。
【請求項6】
請求項１から５のうちのいずれか１項に記載の過電圧保護回路であって、前記整流素子は、前記一端と前記他端との間に降伏電圧以上の逆方向バイアスが過電圧として印加されたときにブレークダウンするｐｎ接合部を有することを特徴とする過電圧保護回路。
【請求項7】
請求項６に記載の過電圧保護回路であって、前記整流素子は、ｐｎ接合型ダイオード素子であることを特徴とする過電圧保護回路。
【請求項8】
請求項６に記載の過電圧保護回路であって、前記整流素子は、前記ｐｎ接合部を寄生ダイオードとして有するＭＩＳトランジスタであることを特徴とする過電圧保護回路。
【請求項9】
請求項１から５のうちのいずれか１項に記載の過電圧保護回路であって、前記整流素子は、前記入力端子から過電圧の供給を受けてオフ状態からオン状態に遷移するバイポーラトランジスタであることを特徴とする過電圧保護回路。
【請求項10】
請求項１から９のうちのいずれか１項に記載の過電圧保護回路と、
前記内部回路と
を備えることを特徴とする半導体集積回路。
前記内部回路と
を備えることを特徴とする半導体集積回路。
【請求項11】
請求項１０に記載の半導体集積回路であって、前記入力端子は、前記半導体集積回路の外部端子であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路における内部回路を異常な過電圧から保護する過電圧保護回路に関する。
【背景技術】
【0002】
半導体集積回路は、インバータ回路やバッファ回路や各種受動素子などの内部回路を有しており、半導体集積回路には、このような内部回路を異常な過電圧から保護するためのサージ保護回路が組み込まれている。たとえば、電子機器の製造工程やそのテスト工程において、摩擦静電気の発生や静電気帯電により静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）と呼ばれる現象が生じて、瞬間的に過大な異常電圧（サージ電圧）が半導体チップの外部端子に入力されることがある。サージ保護回路は、このような異常電圧に応じて動作して、当該異常電圧により生じた過電流（サージ電流）をＧＮＤ配線へ引き込むことにより、内部回路の破壊や誤動作を防止する。この種のサージ保護回路は、たとえば、特開２００９−１１１３３７号公報（特許文献１）や特開２００７−５９５４３号公報（特許文献２）に開示されている。
【0003】
図１は、従来のサージ保護回路１００の一例を概略的に示す図である。図１に示されるように、このサージ保護回路１００には、入力端子１０１とＶＳＳ端子１０２との間に、複数のｎチャネル型のＭＯＳトランジスタＮ０１，Ｎ０２，…，Ｎ０ｎ−１，Ｎ０ｎが並列に接続されている。各ＭＯＳトランジスタのソースとゲートとバックゲートとはいずれもＶＳＳ端子１０２に接続され、そのドレインは入力端子１０１に接続されている。また、入力端子１０１には内部回路９０が接続されている。
【0004】
入力端子１０１に過大な異常電圧が入力されたとき、ＭＯＳトランジスタＮ０１〜Ｎ０ｎの各々は、ドレインとバックゲートとで構成される寄生ダイオードが降伏（ブレークダウン）することにより、サージ電圧に対する応答を開始する。次いで、ＭＯＳトランジスタＮ０１〜Ｎ０ｎの各々では、寄生バイポーラトランジスタ（ｎｐｎ型バイポーラトランジスタ）のベース（基板）に電流が流れ込むことで当該寄生バイポーラトランジスタがオン状態となり、エミッタに電流を流す。結果として、ＭＯＳトランジスタＮ０１〜Ｎ０ｎはサージ電流をＶＳＳ端子１０２に引き込む。したがって、内部回路９０がサージ電圧に応答する前に、ＭＯＳトランジスタＮ０１〜Ｎ０ｎがサージ電流をＶＳＳ端子１０２に引き込むことに成功すれば、内部回路９０をサージ電圧から保護することができる。
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、従来のサージ保護回路１００では、複数のＭＯＳトランジスタＮ０１〜Ｎ０ｎのブレークダウンのタイミングにバラツキが生じてサージ電流をいち早くＶＳＳ端子１０２に引き込むことに失敗し、内部回路９０がサージ電圧に応答して破壊されるという問題がある。
【0007】
上記に鑑みて本発明の目的は、異常な過電圧から内部回路を確実に保護することができる過電圧保護回路及びこれを有する半導体集積回路を提供することである。
【課題を解決するための手段】
【0008】
本発明による過電圧保護回路は、入力端子と、前記入力端子と内部回路との間に配置され、第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子をそれぞれ有する第１から第ｎの保護回路と、一端が前記入力端子に接続され、他端が前記第１から第ｎの保護回路に接続される整流素子とを備え、前記第１段から第ｎ段のスイッチング素子の第１から第ｎの制御端は、前記整流素子の前記他端との配線距離が近い順に配置されており、前記第１段から第ｎ段のスイッチング素子の前記第１から第ｎの制御端と前記入力端子との間の配線距離のうち、前記第１段のスイッチング素子の前記第１の制御端と前記入力端子との間の配線距離が最大である、ことを特徴とする。
【0009】
本発明による半導体集積回路は、前記過電圧保護回路と前記内部回路とを備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、過電圧に応答した整流素子が複数のスイッチング素子をオン状態にし、これらスイッチング素子を通じて過電流を第２端子に引き込むことができる。したがって、異常な過電圧から内部回路を確実に保護することができる。
【図面の簡単な説明】
【0011】
【図1】従来のサージ保護回路の構成を概略的に示す図である。
【図2】本発明に係る実施の形態１の半導体集積回路の構成を概略的に示す図である。
【図3】実施の形態１の過電圧保護回路のレイアウトの一例を模式的に示す図である。
【図4】実施の形態１のＭＯＳトランジスタの構造の一例を概略的に示す断面図である。
【図5】実施の形態１の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図6】実施の形態１の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図9】本発明に係る実施の形態２の半導体集積回路の構成を概略的に示す図である。
【図10】実施の形態２の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図11】本発明に係る実施の形態３の半導体集積回路の構成を概略的に示す図である。
【図12】実施の形態３の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図13】本発明に係る実施の形態４の半導体集積回路の構成を概略的に示す図である。
【図14】実施の形態４の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図15】本発明に係る実施の形態５の半導体集積回路の構成を概略的に示す図である。
【図16】実施の形態５の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【図17】本発明に係る実施の形態６の半導体集積回路の構成を概略的に示す図である。
【図18】実施の形態６の過電圧保護回路におけるサージ電流の伝搬経路及び分岐経路を概略的に示す図である。
【発明を実施するための形態】
【0012】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【0013】
実施の形態１．図２は、本発明に係る実施の形態１の半導体集積回路１Ａの構成を概略的に示す図である。この半導体集積回路１Ａは、入力端子３、過電圧保護回路２Ａ、ＶＳＳ端子４及び内部回路５を備えている。内部回路５は、たとえば、インバータ回路やバッファ回路などを含む集積回路であり、入力端子３から配線ラインＷｄと抵抗素子ＲＣ０とを介して供給された電圧に応じて動作する。ＶＳＳ端子４は、所定の電源電圧（たとえば、ＶＤＤ電圧）よりも低い電圧（たとえば、接地電圧）を供給するものである。
【0014】
過電圧保護回路２Ａは、図２に示されるように、入力端子３とＶＳＳ端子４との間に互いに並列に接続された第１段から第ｎ段（ｎは４以上の整数）のｎ個の保護回路部１０１，１０２，…，１０ｎ−１，１０ｎを有する。これら保護回路部１０１，１０２，…，１０ｎ−１，１０ｎは、スイッチング素子としてのｎチャネル型のＭＯＳトランジスタＮＭ１，ＮＭ２，…，ＮＭｎ−１，ＮＭｎをそれぞれ有している。なお、保護回路部１０１〜１０ｎの個数ｎは、必ずしも４個以上である必要はなく、２個または３個であってもよいが、たとえば、目標とするＥＳＤ耐性を満たすＭＯＳトランジスタＮＭ１〜ＮＭｎのトータルゲート幅を、これらＭＯＳトランジスタＮＭ１〜ＮＭｎのゲートの本数で割った値にすることができる。
【0015】
ＭＯＳトランジスタＮＭ１〜ＮＭｎの各々は、抵抗素子ＲＣ０の一端から延びる配線ラインＷｄに接続されたドレイン（一方の被制御端）と、ＶＳＳ端子４から延びる配線ラインＷｓに接続されたソース（他方の被制御端）と、ゲート（制御端）とを有する。バックゲートは、ソースとともに配線ラインＷｓに接続されている。
【0016】
図２に示されるように、ＭＯＳトランジスタＮＭ１〜ＮＭｎのゲートと入力端子３との間にｐｎ接合型のダイオード素子Ｄ１０が接続されている。このダイオード素子Ｄ１０は、入力端子３から降伏電圧以上のサージ電圧の供給を受けたときにその逆バイアス印加でブレークダウンする整流素子である。本実施の形態では、ダイオード素子Ｄ１０のカソードは、逆バイアス電圧が印加される入力端として、入力端子３に接続されている。一方、ダイオード素子Ｄ１０のアノードは、出力端として、配線ラインＷ１を介してＭＯＳトランジスタＮＭ１〜ＮＭｎのゲートに接続されている。
【0017】
また、保護回路部１０１〜１０ｎ−１は、ｎ−１個の抵抗素子ＲＣ１，ＲＣ２，…，ＲＣｎ−１をそれぞれ有する。これらｎ−１個の抵抗素子ＲＣ１，ＲＣ２，…，ＲＣｎ−１は、最終段のＭＯＳトランジスタＭＭｎのゲートと入力端子３との間に直列に接続されている。第１段（初段）の抵抗素子ＲＣ１は、配線ラインＷ１を介してダイオード素子Ｄ１０のアノードに接続された一端を有し、配線ラインＷ２を介して第２段の抵抗素子ＲＣ２に接続された他端を有する。また、第１段の抵抗素子ＲＣ１は、第１段のＭＯＳトランジスタＮＭ１のゲートと次段のＭＯＳトランジスタＮＭ２のゲートとの間にも接続されている。第２段の抵抗素子ＲＣ２は、配線ラインＷ２を介して前段の抵抗素子ＲＣ１に接続された一端を有し、配線ラインＷ３を介して次段の抵抗素子ＲＣ３に接続された他端を有する。また、第２段の抵抗素子ＲＣ２は、第２段のＭＯＳトランジスタＮＭ２のゲートと次段のＭＯＳトランジスタＮＭ３のゲートとの間にも接続されている。本実施の形態では、第ｋ段（ｋは２以上ｎ−１以下の任意の整数）の抵抗素子ＲＣｋは、配線ラインＷｋを介して前段の抵抗素子ＲＣｋ−１に接続された一端を有し、配線ラインＷｋ＋１を介して次段の抵抗素子ＲＣｋ＋１に接続された他端を有している。また、第ｋ段の抵抗素子ＲＣｋは、第ｋ段のＭＯＳトランジスタＮＭｋのゲートと次段のＭＯＳトランジスタＮＭｋ＋１のゲートとの間にも接続されている。
【0018】
抵抗素子ＲＣ０は、ＭＯＳトランジスタＮＭ１〜ＮＭｎの全てのドレインとダイオード素子Ｄ１０のカソードとの間に接続されている。このため、抵抗素子ＲＣ０は、入力端子３からダイオード素子Ｄ１０のカソードに印加される電圧よりも低い電圧をＭＯＳトランジスタＮＭ１〜ＮＭｎのドレインに印加する。
【0019】
図３は、上記過電圧保護回路２Ａのレイアウトの一例を模式的に示す図である。図３に示されるように、配線ラインＷｄが抵抗素子ＲＣ０の一端からＹ軸方向に延在し、配線ラインＷｓがＶＳＳ端子４からＹ軸方向に延在している。また、一方の配線ラインＷｄから＋Ｘ軸方向（Ｙ軸方向と直交する方向）に複数本の帯状のドレイン用配線ＤＥ，ＤＥ，…が延びており、他方の配線ラインＷｓから複数本の帯状のソース用配線ＳＥ，ＳＥ，…が−Ｘ軸方向に延びている。これらドレイン用配線ＤＥとソース用配線ＳＥとは、Ｙ軸方向に沿って交互に配列されている。また、ドレイン用配線ＤＥの直下には、ＭＯＳトランジスタを構成するドレイン領域ＤＲが形成されており、ソース用配線ＳＥの直下には、当該ＭＯＳトランジスタを構成するソース領域ＳＲが形成されている。そして、ソース用配線ＳＥとドレイン用配線ＤＥとの間には、ＭＯＳトランジスタＮＭ１〜ＮＭｎをそれぞれ構成するゲート配線（ゲート電極）Ｇ１〜Ｇｎが形成されている。これらゲート配線Ｇ１，…，Ｇｎは、それぞれ、配線ラインＷ１，…，ＷｎからＸ軸方向に延在したものである。
【0020】
図４は、本実施の形態のＭＯＳトランジスタＮＭ１の構造の一例を概略的に示す断面図である。図４に示されるように、このＭＯＳトランジスタＮＭ１は、Ｐ型半導体基板３０の主面上にシリコン酸化膜などのゲート絶縁膜３１を介して形成されたゲート配線Ｇ１を有する。ゲート配線Ｇ１は、たとえば、不純物がドープされたポリシリコン材料を用いて形成することができる。ゲート配線Ｇ１の両側壁には、絶縁材料からなるサイドウォールスペーサ３２Ａ，３２Ｂが形成されている。このゲート配線Ｇ１の両側のうちの一方の側では、Ｐ型半導体基板３０の主面近傍にｎ型不純物拡散領域であるソース領域ＳＲが形成されており、その他方の側では、Ｐ型半導体基板３０の主面近傍にｎ型不純物拡散領域であるドレイン領域ＤＲが形成されている。また、ドレイン領域ＤＲの一端から水平方向に突出するようにエクステンション領域（ｎ型不純物拡散領域）ＤＲｅが形成され、ソース領域ＳＲの一端からも水平方向に突出するようにエクステンション領域（ｎ型不純物拡散領域）ＳＲｅが形成されている。ソース領域ＳＲは、層間絶縁膜３３内に設けられたコンタクトプラグ３４を介して上層配線であるソース用配線ＳＥと電気的に接続される。一方、ドレイン領域ＤＲは、層間絶縁膜３３内に設けられたコンタクトプラグ３５を介して上層配線であるドレイン用配線ＤＥと電気的に接続される。
【0021】
他のＭＯＳトランジスタＮＭ２〜ＮＭｎも、ソース領域ＳＲとドレイン領域ＤＲの配置を除いて、ＭＯＳトランジスタＮＭ１とほぼ同様の構造を有している。なお、ＭＯＳトランジスタの構造は、図４に示した構造に限定されるものではなく、他の公知のＭＯＳトランジスタの構造を使用してもよい。
【0022】
ＭＯＳトランジスタＮＭ１〜ＮＭｎは、図３に示されるようにＹ軸方向に沿って配列されている。これらＭＯＳトランジスタＮＭ１，…，ＮＭｎのゲート配線Ｇ１，…，Ｇｎは、ダイオード素子Ｄ１０のアノード（出力端）との配線距離が近い順に配置されている。すなわち、ゲート配線Ｇ１とダイオード素子Ｄ１０のアノードとの間の配線距離（ほぼ配線ラインＷ１の長さ）は、他のゲート配線Ｇ２〜Ｇｎとダイオード素子Ｄ１０のアノードとの間の配線距離よりも短い。また、第ｋ段のゲート配線Ｇｋ（ｋは２以上ｎ−１以下の任意整数）とダイオード素子Ｄ１０のアノードとの間の配線距離は、第ｋ＋１段のゲート配線Ｇｋ＋１とダイオード素子Ｄ１０のアノードとの間の配線距離よりも短い。よって、最終段（第ｎ段）のゲート配線Ｇｎは、ダイオード素子Ｄ１０のアノードから最も大きな配線距離を有している。
【0023】
一方、ＭＯＳトランジスタＮＭｎ，ＮＭｎ−１，…，ＮＭ１のドレイン領域ＤＲ，…，ＤＲは、入力端子３との配線距離が近い順に配置されている。すなわち、最終段のＭＯＳトランジスタＮＭｎのドレイン領域ＤＲと入力端子３との間の配線距離は、図３に示されるように、他のＭＯＳトランジスタＮＭｎ−１〜ＮＭ１のドレイン領域ＤＲと入力端子３との間の配線距離よりも短い。また、第ｋ段のＭＯＳトランジスタＮＭｋのドレイン領域ＤＲと入力端子３との間の配線距離は、第ｋ−１段のＭＯＳトランジスタＮＭｋ−１のドレイン領域ＤＲと入力端子３との間の配線距離よりも短い。よって、初段（第１段）のＭＯＳトランジスタＮＭ１のドレイン領域ＤＲは、入力端子３から最も大きな配線距離を有している。
【0025】
入力端子３から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子ＲＣ０の存在により、内部回路５がブレークダウンするよりも先に、ダイオード素子Ｄ１０がブレークダウンして応答を開始する。その後、ダイオード素子Ｄ１０のアノードは、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷ２の電位が第２段のＭＯＳトランジスタＮＭ２のしきい値を超えると、このＭＯＳトランジスタＮＭ２はオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆ２の経路（サージ経路）が形成される。ここで、抵抗素子ＲＣ１の存在により、ＭＯＳトランジスタＮＭ２は、ＭＯＳトランジスタＮＭ１よりも若干遅れてオン状態に遷移する。
【0026】
その後、配線ラインＷｋ（ｋは３〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0027】
以上に説明したように実施の形態１のサージ保護回路２Ａによれば、入力端子３にサージ電圧が印加されたとき、ダイオード素子Ｄ１０は、内部回路５がブレークダウンするよりも先にブレークダウンして、ＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、図１の従来の構成と比べると、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。
【0028】
また、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に偏ることを防止することができる。図６に示されるように、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、入力端子３からの配線距離が遠い位置にあるＭＯＳトランジスタから順番にオン状態に遷移するので、ＭＯＳトランジスタＮＭ１，…，ＮＭｎの全体にサージ電流を分岐させて流すことができるのである。仮に、ＭＯＳトランジスタＮＭ１，…，ＮＭｎが、入力端子３からの配線距離が近い位置にあるＭＯＳトランジスタから順番にオン状態に遷移したとすれば、電流は最短経路を流れるので、入力端子３からの配線距離が遠い位置にあるＭＯＳトランジスタＮＭ１，ＮＭ２にはほとんど電流Ｆ１，Ｆ２が流れなくなり、サージ電流の伝搬経路が一部の領域に制限される。このような場合、短時間で入力端子３の電位を低下させることができないおそれがある。
【0029】
図７は、図１の従来のサージ保護回路のレイアウトの一例を概略的に示す図である。図７に示されるように、配線ラインＷｄが入力端子１０１からＹ軸方向に延在し、配線ラインＷｓがＶＳＳ端子１０２からＹ軸方向に延在している。また、一方の配線ラインＷｄから＋Ｘ軸方向（Ｙ軸方向と直交する方向）に複数本の帯状のドレイン用配線が延びており、他方の配線ラインＷｓからも複数本の帯状のソース用配線が−Ｘ軸方向に延びている。また、ドレイン用配線の直下には、ＭＯＳトランジスタを構成するドレイン領域ＤＲが形成されており、ソース用配線の直下には、当該ＭＯＳトランジスタを構成するソース領域ＳＲが形成されている。そして、ＭＯＳトランジスタＮ０１〜Ｎ０ｎをそれぞれ構成するゲート配線（ゲート電極）Ｇ１〜Ｇｎが形成されている。
【0030】
図７のレイアウトでは、入力端子１０１にサージ電圧が印加されたとき、ＭＯＳトランジスタＮ０１，…，Ｎ０ｎは、入力端子１０１からの配線距離が近い位置にあるＭＯＳトランジスタから順番にオン状態に遷移するので、サージ電流Ｆｓの伝搬経路はほぼＭＯＳトランジスタＮ０１に限定され、他のＭＯＳトランジスタＮ０２〜Ｎ０ｎにはほとんどサージ電流Ｆｓは流れない。このため、入力端子１０１の電位を短時間で低下させることができず、サージ電圧に応答した内部回路９０が破壊されるおそれがある。このような事態を防ぐためには、図８に示されるように、ＶＳＳ端子１０２を、入力端子１０１に対して対角線上に配置すればよい。これにより、サージ電流Ｆｓは、ＭＯＳトランジスタＮ０１，…，Ｎ０ｎの全体を流れるが、ＶＳＳ端子１０２の形成位置が制限されるので、レイアウトの設計自由度が低くなるという欠点がある。
【0031】
これに対し、実施の形態１の図３のレイアウトでは、ＶＳＳ端子４の位置によらずに、サージ電流Ｆｓを回路全体に均等に流すことができるので、レイアウトの設計自由度が高いという利点がある。
【0032】
実施の形態２．次に、本発明に係る実施の形態２について説明する。図９は、実施の形態２の半導体集積回路１Ｂの構成を概略的に示す図である。この半導体集積回路１Ｂは、入力端子３、過電圧保護回路２Ｂ、ＶＳＳ端子４及び内部回路５を備える。この半導体集積回路１Ｂの構成は、図２の半導体集積回路１Ａの抵抗素子ＲＣ０の代わりに抵抗素子ＲＣ０１〜ＲＣ０ｎが設けられている点を除いて、実施の形態１の半導体集積回路１Ａの構成とほぼ同じである。
【0033】
本実施の形態の過電圧保護回路２Ｂでは、ＭＯＳトランジスタＮＭ１〜ＮＭｎのドレインと、入力端子３から延びる配線ラインＷｄとの間に抵抗素子ＲＣ０１〜ＲＣ０ｎがそれぞれ設けられている。すなわち、ｋ段目の抵抗素子ＲＣ０ｋの一端は、ＭＯＳトランジスタＮＭｋのドレインと接続され、抵抗素子ＲＣ０ｋの他端は、配線ラインＷｄと接続されている。
【0034】
以下、本実施の形態の過電圧保護回路２Ｂの動作を説明する。図１０は、入力端子３からサージ電圧が入力されたときのサージ電流Ｆｓの伝搬経路及び分岐経路を概略的に示す図である。
【0035】
入力端子３から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子ＲＣ０１〜ＲＣ０ｎの存在により、内部回路５がブレークダウンするよりも先に、ダイオード素子Ｄ１０がブレークダウンして応答を開始する。その後、ダイオード素子Ｄ１０のアノードは、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷｋ（ｋは２〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0036】
本実施の形態のサージ保護回路２Ｂによれば、入力端子３にサージ電圧が印加されたときは、上記実施の形態１の場合と同様に、ダイオード素子Ｄ１０は、内部回路５がブレークダウンするよりも先にブレークダウンして、ＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。また、本実施の形態のＭＯＳトランジスタＮＭ１，…，ＮＭｎが図３のレイアウトのように配置されている場合には、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。
【0037】
さらに、本実施の形態では、入力端子３と内部回路５との間の配線ラインＷｄには抵抗素子が設けられていないので、入力端子３から内部回路５に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路２Ｂの存在が内部回路５に与える影響を小さくし、内部回路５を期待どおりに動作させることができる。
【0038】
実施の形態３．次に、本発明に係る実施の形態３について説明する。図１１は、実施の形態３の半導体集積回路１Ｃの構成を概略的に示す図である。この半導体集積回路１Ｃは、入力端子３、過電圧保護回路２Ｃ、ＶＳＳ端子４及び内部回路５を備えている。この半導体集積回路１Ｃの構成は、図２の半導体集積回路１Ａのダイオード素子Ｄ１０の代わりにｎチャネルＭＯＳトランジスタＮ２０が整流素子として設けられている点を除いて、上記実施の形態１の半導体集積回路１Ａの構成とほぼ同じである。
【0039】
ＭＯＳトランジスタＮ２０のソース（入力端）とドレイン（出力端）とは、入力端子３と配線ラインＷ１とにそれぞれ接続されており、ＭＯＳトランジスタＮ２０のゲートとバックゲートとはともにＶＳＳ端子４に接続されている。
【0040】
以下、本実施の形態の過電圧保護回路２Ｃの動作を説明する。図１２は、入力端子３からサージ電圧が入力されたときのサージ電流Ｆｓの伝搬経路及び分岐経路を概略的に示す図である。
【0041】
入力端子３から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子ＲＣ０の存在により、内部回路５がブレークダウンするよりも先に、ＭＯＳトランジスタＮ２０のｐｎ接合部がブレークダウンして応答を開始する。その後、ＭＯＳトランジスタＮ２０は、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷｋ（ｋは２〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0042】
本実施の形態のサージ保護回路２Ｃによれば、入力端子３にサージ電圧が印加されたときは、ブレークダウンしたＭＯＳトランジスタＮ２０がＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。また、本実施の形態のＭＯＳトランジスタＮＭ１，…，ＮＭｎが図３のレイアウトのように配置されている場合には、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。
【0043】
さらに、本実施の形態では、ダイオード素子Ｄ１０よりも耐圧性能の高いＭＯＳトランジスタＮ２０を使用しているので、サージ保護性能の高い過電圧保護回路２Ｃを提供することができる。
【0044】
実施の形態４．次に、本発明に係る実施の形態４について説明する。図１３は、実施の形態４の半導体集積回路１Ｄの構成を概略的に示す図である。この半導体集積回路１Ｄは、入力端子３、過電圧保護回路２Ｄ、ＶＳＳ端子４及び内部回路５を備えている。この半導体集積回路１Ｄの構成は、図１１の半導体集積回路１Ｃの抵抗素子ＲＣ０の代わりに抵抗素子ＲＣ０１〜ＲＣ０ｎが設けられている点を除いて、上記実施の形態３の半導体集積回路１Ｃの構成とほぼ同じである。
【0045】
抵抗素子ＲＣ０１〜ＲＣ０ｎは、ＭＯＳトランジスタＮＭ１〜ＮＭｎのドレインと、入力端子３から延びる配線ラインＷｄとの間にそれぞれ設けられている。すなわち、ｋ段目の抵抗素子ＲＣ０ｋの一端は、ＭＯＳトランジスタＮＭｋのドレインと接続され、抵抗素子ＲＣ０ｋの他端は、配線ラインＷｄと接続されている。
【0046】
以下、本実施の形態の過電圧保護回路２Ｄの動作を説明する。図１４は、入力端子３からサージ電圧が入力されたときのサージ電流Ｆｓの伝搬経路及び分岐経路を概略的に示す図である。
【0047】
入力端子３から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子ＲＣ０１〜ＲＣ０ｎの存在により、内部回路５がブレークダウンするよりも先に、ＭＯＳトランジスタＮ２０のｐｎ接合部がブレークダウンして応答を開始する。その後、ＭＯＳトランジスタＮ２０は、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷｋ（ｋは２〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0048】
本実施の形態のサージ保護回路２Ｄによれば、入力端子３にサージ電圧が印加されたときは、上記実施の形態３の場合と同様に、ＭＯＳトランジスタＮ２０は、内部回路５がブレークダウンするよりも先にブレークダウンして、ＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。また、本実施の形態のＭＯＳトランジスタＮＭ１，…，ＮＭｎが図３のレイアウトのように配置されている場合には、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。
【0049】
さらに、本実施の形態では、入力端子３と内部回路５との間の配線ラインＷｄには抵抗素子が設けられていないので、入力端子３から内部回路５に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路２Ｄの存在が内部回路５に与える影響を小さくし、内部回路５を期待どおりに動作させることができる。
【0050】
実施の形態５．次に、本発明に係る実施の形態５について説明する。図１５は、実施の形態５の半導体集積回路１Ｅの構成を概略的に示す図である。この半導体集積回路１Ｅは、入力端子３、過電圧保護回路２Ｅ、ＶＳＳ端子４及び内部回路５を備えている。この半導体集積回路１Ｅの構成は、図２の半導体集積回路１Ａのダイオード素子Ｄ１０の代わりにバイポーラトランジスタＢ３０が整流素子として設けられている点を除いて、上記実施の形態１の半導体集積回路１Ａの構成とほぼ同じである。
【0051】
図１５に示されるように、バイポーラトランジスタＢ３０のベースには、抵抗素子ＲＥ０を介して電源電圧が供給されている。また、バイポーラトランジスタＢ３０のエミッタ（入力端）とコレクタ（出力端）とは、入力端子３と配線ラインＷ１とにそれぞれ接続されている。
【0052】
以下、本実施の形態の過電圧保護回路２Ｅの動作を説明する。図１６は、入力端子３からサージ電圧が入力されたときのサージ電流Ｆｓの伝搬経路及び分岐経路を概略的に示す図である。
【0053】
入力端子３からサージ電圧が入力されたとき、抵抗素子ＲＣ０の存在により、内部回路５がブレークダウンするよりも先に、バイポーラトランジスタＢ３０にベース電流が発生し、バイポーラトランジスタＢ３０がオン状態となる。そして、バイポーラトランジスタＢ３０は、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷｋ（ｋは２〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0054】
本実施の形態のサージ保護回路２Ｅによれば、入力端子３にサージ電圧が印加されたときは、オン状態のバイポーラトランジスタＢ３０がＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。また、本実施の形態のＭＯＳトランジスタＮＭ１，…，ＮＭｎが図３のレイアウトのように配置されている場合には、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。
【0055】
さらに、本実施の形態では、上記実施の形態１〜４のように整流素子のブレークダウンが発生しないため、サージに対する応答速度が早く、サージ保護機能を十分に発揮することができる。
【0056】
実施の形態６．次に、本発明に係る実施の形態６について説明する。図１７は、実施の形態６の半導体集積回路１Ｆの構成を概略的に示す図である。この半導体集積回路１Ｆは、入力端子３、過電圧保護回路２Ｆ、ＶＳＳ端子４及び内部回路５を備えている。この半導体集積回路１Ｆの構成は、図１５の半導体集積回路１Ｅの抵抗素子ＲＣ０の代わりに抵抗素子ＲＣ０１〜ＲＣ０ｎが設けられている点を除いて、上記実施の形態５の半導体集積回路１Ｅの構成と同じである。
【0057】
抵抗素子ＲＣ０１〜ＲＣ０ｎは、ＭＯＳトランジスタＮＭ１〜ＮＭｎのドレインと、入力端子３から延びる配線ラインＷｄとの間にそれぞれ設けられている。すなわち、ｋ段目の抵抗素子ＲＣ０ｋの一端は、ＭＯＳトランジスタＮＭｋのドレインと接続され、抵抗素子ＲＣ０ｋの他端は、配線ラインＷｄと接続されている。
【0058】
以下、本実施の形態の過電圧保護回路２Ｆの動作を説明する。図１８は、入力端子３からサージ電圧が入力されたときのサージ電流Ｆｓの伝搬経路及び分岐経路を概略的に示す図である。
【0059】
入力端子３から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子ＲＣ０１〜ＲＣ０ｎの存在により、内部回路５がブレークダウンするよりも先に、バイポーラトランジスタＢ３０にベース電流が発生し、バイポーラトランジスタＢ３０がオン状態となる。そして、バイポーラトランジスタＢ３０は、配線ラインＷ１の電位を上昇させる。その上昇した電位が初段のＭＯＳトランジスタＮＭ１のしきい値を超えると、ＭＯＳトランジスタＮＭ１はオフ状態からオン状態に遷移して導通するので、入力端子３とＶＳＳ端子４との間の電流Ｆ１の経路（サージ経路）が形成される。その後、配線ラインＷｋ（ｋは２〜ｎのいずれか）の電位が第ｋ段のＭＯＳトランジスタＮＭｋのしきい値を超えると、ＭＯＳトランジスタＮＭｋはオフ状態からオン状態に遷移するので、入力端子３とＶＳＳ端子４との間の電流Ｆｋの経路（サージ経路）が形成される。ここで、抵抗素子ＲＣｋ−１の存在により、第ｋ段のＭＯＳトランジスタＮＭｋは、前段のＭＯＳトランジスタＮＭｋ−１よりも若干遅れてオン状態に遷移する。したがって、入力端子３からサージ電圧が入力されたとき、ＭＯＳトランジスタＮＭ１，…，ＮＭｎは、順次オン状態に遷移して入力端子３とＶＳＳ端子４との間にサージ電流Ｆｓの経路を形成することとなる。
【0060】
本実施の形態のサージ保護回路２Ｆによれば、入力端子３にサージ電圧が印加されたときは、オン状態のバイポーラトランジスタＢ３０がＭＯＳトランジスタＮＭ１〜ＮＭｎをオン状態に遷移させる。したがって、サージ電流Ｆｓを短時間でＶＳＳ端子４に引き込むことができるので、内部回路５内の素子が破壊されることを確実に防止することができる。また、本実施の形態のＭＯＳトランジスタＮＭ１，…，ＮＭｎが図３のレイアウトのように配置されている場合には、ＭＯＳトランジスタＮＭ１，…，ＮＭｎはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。また、バイポーラトランジスタＢ３０が使用されるので、サージに対する応答速度が早く、サージ保護機能を十分に発揮することができる。
【0061】
さらに、入力端子３と内部回路５との間の配線ラインＷｄには抵抗素子が設けられていないので、入力端子３から内部回路５に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路２Ｆの存在が内部回路５に与える影響を小さくし、内部回路５を期待どおりに動作させることができる。
【0062】
実施の形態１〜６の変形例．以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態１〜６では、ＭＯＳトランジスタＮＭ１〜ＮＭｎが使用されているが、これに限定されず、これらＭＯＳトランジスタＮＭ１〜ＮＭｎに代えて、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＩＳトランジスタ群を採用してもよい。
【符号の説明】
【0063】
１Ａ〜１Ｆ 半導体集積回路、 ２Ａ〜２Ｆ 過電圧保護回路、 ３ 入力端子（第１端子）、 ４ ＶＳＳ端子（第２端子）、 ５ 内部回路、 １０１〜１０ｎ，１１１〜１１ｎ，１２１〜１２ｎ，１３１〜１３ｎ，１４１〜１４ｎ，１５１〜１５ｎ 保護回路部、 Ｄ１０ ダイオード素子、 Ｎ２０ ｎチャネルＭＯＳトランジスタ、 Ｂ３０ バイポーラトランジスタ。