特開 2015-233099 半導体装置、インターポーザ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-233099(P2015-233099A)

(43)【公開日】2015年12月24日

(54)【発明の名称】半導体装置、インターポーザ及びその製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20151201BHJP

   H01L 25/065 20060101ALI20151201BHJP

   H01L 25/07 20060101ALI20151201BHJP

   H01L 25/18 20060101ALI20151201BHJP

   H01L 23/473 20060101ALI20151201BHJP

【ＦＩ】

   H01L23/12 J

   H01L25/08 D

   H01L23/46 Z

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

【全頁数】12

(21)【出願番号】特願2014-119886(P2014-119886)

(22)【出願日】2014年6月10日

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 発行日 平成２５年１２月１１日 刊行物 ＥＰＴＣ（Ｅｌｅｃｔｒｏｎｉｃ Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ）２０１３の講演予稿集

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100144325

【弁理士】

【氏名又は名称】小澁 高弘

(72)【発明者】

【氏名】メラメド サムソン

(72)【発明者】

【氏名】橋野 健

(72)【発明者】

【氏名】加藤 史樹

(72)【発明者】

【氏名】根本 俊介

(72)【発明者】

【氏名】ブイ タン トゥン

(72)【発明者】

【氏名】菊地 克弥

(72)【発明者】

【氏名】仲川 博

(72)【発明者】

【氏名】青柳 昌宏

【テーマコード（参考）】

5F136

【Ｆターム（参考）】

5F136CB03

5F136CB07

5F136CB08

(57)【要約】

【課題】３次元集積回路において、流路を設けるために半導体チップを厚くすることなく、放熱性に優れた半導体装置、インターポーザ、及びその製造方法を提供する。
【解決手段】本発明の一態様は、第１面の一部に形成された溝と、溝以外の領域において第１面と第１面の裏面の第２面との間を貫通するビアとを備えるインターポーザと、インターポーザの第１面側に搭載された第１半導体チップと、インターポーザの溝以外の領域と第１半導体チップとの間に設けられ、インターポーザと第１半導体チップとを接着する接着層と、を備え、溝及び接着層により、第１半導体チップに接触する冷媒が導入される流路が形成されている、半導体装置である。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１面の一部に形成された溝と、前記溝以外の領域において前記第１面と前記第１面の裏面の第２面との間を貫通するビアとを備えるインターポーザと、
前記インターポーザの前記第１面側に搭載された第１半導体チップと、
前記インターポーザの前記溝以外の領域と前記第１半導体チップとの間に設けられ、前記インターポーザと前記第１半導体チップとを接着する接着層と、
を備え、
前記溝及び前記接着層により、前記第１半導体チップに接触する冷媒が導入される流路が形成されている、
半導体装置。

【請求項2】

前記インターポーザの前記第２面側に搭載された第２半導体チップをさらに備える、
請求項１記載の半導体装置。

【請求項3】

前記接着層は、感光剤を含む、
請求項１又は２に記載の半導体装置。

【請求項4】

前記第１半導体チップは、マイクロプロセッサを含む、
請求項１〜３のいずれか一項に記載の半導体装置。

【請求項5】

前記第２半導体チップは、メモリを含む、
請求項２に記載の半導体装置。

【請求項6】

前記流路は、前記第１半導体チップの発熱部位に対応するように形成されている、請求項１〜５のいずれか一項に記載の半導体装置。

【請求項7】

前記インターポーザの基材は、シリコンを含む、
請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

第１面の一部に形成された溝と、
前記溝以外の領域において前記第１面と前記第１面の裏面の第２面との間を貫通するビアと、
を備え、
前記第１面側に半導体チップが搭載され、前記溝により前記半導体チップに接触する冷媒が導入される流路が形成される、
インターポーザ。

【請求項9】

第１面と前記第１面の裏面の第２面との間を貫通するビアを備えるインターポーザの前記第１面の一部に溝を形成する工程と、
前記インターポーザの前記溝以外の領域と半導体チップとの間に接着層を介在させて、前記インターポーザの前記第１面側に前記半導体チップを圧着して、前記接着層を介して前記インターポーザと前記半導体チップとを接着する工程と、
を備え、
前記溝及び前記接着層により、前記半導体チップに接触する冷媒が導入される流路が形成される、
半導体装置の製造方法。

【請求項10】

前記接着層を形成する工程は、
前記半導体チップ又は前記インターポーザの前記第１面に感光性の接着層を形成する工程と、
前記感光性の接着層を露光及び現像して、前記接着層のパターンを形成する工程と
を有する請求項９記載の半導体装置の製造方法。

【請求項11】

第１面と前記第１面の裏面の第２面との間を貫通するビアを備えるインターポーザの前記第１面の一部に溝を形成する工程を備え、
前記第１面側に半導体チップが搭載されて、前記溝により前記半導体チップに接触する冷媒が導入される流路が形成される、
インターポーザの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、３次元集積回路に使用される半導体装置、インターポーザ及びその製造方法に関する。

【背景技術】

【0002】

トランジスタのさらなる微細化が困難になりつつあることから、回路の性能及び密度を向上させるため、微細化技術に代わる技術に関心が寄せられている。そのような技術の１つとして、複数の半導体チップを積層した３次元集積回路を作製する技術が挙げられる。３次元集積回路では、シリコン貫通ビア（TSVs:through-silicon vias）により積層された複数の半導体チップが電気的に接続される。半導体チップの積層方向における電気的接続は、配線の長さを短くでき、かつ、回路の密度を向上させることができることから、従来の２次元集積回路に比べて、集積回路の性能を向上させることができる。

【0003】

３次元集積回路では、半導体チップからの熱をどのように放熱させるかが重要となる。３次元集積回路からの放熱を達成する技術として、マイクロチャネルを形成する技術が知られている。図５は、非特許文献１に開示された半導体装置の構造を示す断面図である。図５に示すように、集積回路層１０１を備えるマイクロプロセッサの半導体チップ１００の裏面に流路１０２が形成され、該半導体チップ１００の裏面に樹脂からなるオーバーコート層１０４が形成されている。ビア１０３が、半導体チップ１００及びオーバーコート層１０４を貫通して設けられている。流路１０２の内部に水等の冷媒が導入される。これにより、マイクロプロセッサの集積回路層１０１からの発熱が流路１０２を流れる冷媒を介して外部へ放熱される。非特許文献１には、一例として、幅１００μｍ、高さ７０μｍの流路１０２が開示されている（非特許文献１の図５）。

【先行技術文献】

【特許文献】

【0004】

【非特許文献1】B. Dang, M. S. Bakir, D. C Sekar, C. R. King, and J. D. Meindl, "２次元及び３次元チップへの集積化マイクロ流体冷却及び相互接続(Integrated Microfluidic Cooling and Interconnects for 2D and 3D Chips)," IEEE Transactions on Advanced Packaging, Vol. 33, pp. 79-87, 2010

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、非特許文献１に記載の技術を３次元集積回路に適用した場合、第一に、オーバーコート層１０４上に搭載される別の半導体チップ（不図示）からの熱を放熱できないという問題がある。樹脂からなるオーバーコート層１０４の熱伝導率が低いことから、図示しない半導体チップからオーバーコート層１０４を介して流路１０２へと熱が効率良く伝達されないからである。第二に、流路１０２が形成される半導体チップ１００を厚く形成しなければならず、半導体チップ１００を貫通するビア１０３のアスペクト比が高くなってしまい、ビア１０３を形成することが困難になるという問題がある。

【0006】

本発明は、かかる事情に鑑みてなされたものであり、その目的は、３次元集積回路において、流路を設けるために半導体チップを厚くすることなく、放熱性に優れた半導体装置、インターポーザ、及びその製造方法を提供することにある。

【課題を解決するための手段】

【0007】

本発明の一態様は、第１面の一部に形成された溝と、溝以外の領域において第１面と第１面の裏面の第２面との間を貫通するビアとを備えるインターポーザと、インターポーザの第１面側に搭載された第１半導体チップと、インターポーザの溝以外の領域と第１半導体チップとの間に設けられ、インターポーザと第１半導体チップとを接着する接着層と、を備え、溝及び接着層により、第１半導体チップに接触する冷媒が導入される流路が形成されている、半導体装置である。

【0008】

本発明の他の態様は、第１面の一部に形成された溝と、溝以外の領域において第１面と第１面の裏面の第２面との間を貫通するビアと、を備え、第１面側に半導体チップが搭載され、溝により半導体チップに接触する冷媒が導入される流路が形成される、インターポーザである。

【0009】

本発明の他の態様は、第１面と第１面の裏面の第２面との間を貫通するビアを備えるインターポーザの第１面の一部に溝を形成する工程と、インターポーザの溝以外の領域と半導体チップとの間に接着層を介在させて、インターポーザの第１面側に半導体チップを圧着して、接着層を介してインターポーザと半導体チップとを接着する工程と、を備え、溝及び接着層により、半導体チップに接触する冷媒が導入される流路が形成される、半導体装置の製造方法である。

【0010】

本発明の他の態様は、第１面と第１面の裏面の第２面との間を貫通するビアを備えるインターポーザの第１面の一部に溝を形成する工程を備え、第１面側に半導体チップが搭載されて、溝により半導体チップに接触する冷媒が導入される流路が形成される、インターポーザの製造方法である。

【図面の簡単な説明】

【0011】

【図1】本実施形態に係る半導体装置の概略構成の一例を示す断面図である。

【図2】流路の詳細を説明するための断面図である。

【図3】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。

【図4】本実施形態に係る半導体装置の製造方法の他の例を示す工程断面図である。

【図5】非特許文献１に開示された半導体装置の放熱構造を示す断面図である。

【発明を実施するための形態】

【0012】

以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。

【0013】

図１は、本実施形態に係る半導体装置の概略構成の一例を示す断面図である。
本実施形態に係る半導体装置１は、インターポーザ２と、インターポーザ２の第１面２ａ側に搭載された第１半導体チップ３と、インターポーザ２の第２面２ｂ側に搭載された第２半導体チップ６とを備えた３次元集積回路である。

【0014】

インターポーザ２は、第１面２ａの一部に形成された溝２４と、溝２４以外の領域において第１面２ａと第２面２ｂとの間を貫通するビア２１とを備える。インターポーザ２の基材は、例えばシリコン、炭化シリコン、窒化シリコン等のシリコンを含む材料により構成される。インターポーザ２に形成された溝２４は、後述する流路（マイクロチャネル）を構成するものである。ビア２１の材料に限定はないが、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成される。図示はしないが、インターポーザ２の基材とビア２１との間には、酸化シリコンや窒化シリコン等からなる側壁絶縁膜が形成されている。

【0015】

インターポーザ２の第１面２ａには、ビア２１に対応する箇所にパッド２５が形成されており、パッド２５上にバンプ２３が形成されている。パッド２５は導電材料であればその材料に限定はないが、例えば、Ti, Auなどにより構成される。バンプ２３の材料に限定はないが、例えば、Au, Cu、Ag, Niなど、あるいは、はんだ系材料のSn-Ag-Cu, Sn-Bi, Au-Sn, Sn-Pbなどにより構成される。また、インターポーザ２の第２面２ｂには、ビア２１に電気的に接続される配線２２が形成されている。配線２２は導電材料であればその材料に限定はないが、例えば、Cu, Au, Al, Agなどにより構成される。

【0016】

インターポーザ２の溝２４以外の領域と第１半導体チップ３との間には、インターポーザ２と第１半導体チップ３とを接着する接着層４が設けられている。接着層４の厚さは、バンプ２３の高さに合わせて調節される。接着層４の材料に限定はないが、例えば、エポキシ系、アクリル系、フェノール系、シロキサン系の樹脂が挙げられる。接着層４として、感光剤を含む材料が好ましい。これにより、後述するように、接着層４の接着面にレジストを形成することなく、露光及び現像により接着層４のパターンを形成することが可能となる。このため、接着面にレジストが残存することによる接着強度の低下を抑制することができる。このような接着層として、例えば、 Ｍｉｃｒｏｃｈｅｍ社製ＳＵ−８ ３０１５ＢＸ（エポキシ系）、東京応化工業社製ＴＭＭＲ Ｎ−Ａ１０００ Ｔ−３（エポキシ系）、ＪＳＲ社製ＴＨＢ−１２６Ｎ（アクリル系）、ＪＳＲ社製ＷＰＲ−５１００（フェノール系）、信越化学工業社製ＳＩＮＲ−３５７０ＰＦ−２０、ＳＩＮＲ−ＤＦ３１７０−ＰＸ（シロキサン系）が挙げられるが、信越化学工業社製ＳＩＮＲ−ＤＦ３１７０−ＰＸ（シロキサン系）が特に好ましい。
接着層４のパターン形成については、アクリル系、エポキシ系などの光硬化樹脂を用いて、LED光またはレーザー光によりパターン形成可能な光造形法を用いても、実施可能である。たとえば、ディーメック社のマイクロ光造形機ACCULAS:SI-C1000を用いれば、最小5ミクロン厚さでのパターン形成が可能である。

【0017】

第１半導体チップ３は、例えばマイクロプロセッサのチップであり、表面に形成された集積回路層３１と、内部を貫通するビア３２と、ビア３２に接続するように裏面に形成されたパッド３３とを備える。集積回路層３１とは、第１半導体チップ、例えばマイクロプロセッサの回路が形成された層であり、基板に形成されたトランジスタ等の素子及び各素子の上層に設けられた配線層を含む。集積回路層３１は、ビア３２及びパッド３３を介して、インターポーザ２のバンプ２３に電気的に接続される。ビア３２の材料に限定はないが、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成される。図示はしないが、第１半導体チップ３の基材（シリコン）とビア３２との間には、酸化シリコンや窒化シリコン等からなる側壁絶縁膜が形成されている。パッド３３は導電材料であればその材料に限定はないが、例えば、Ti, Auなどにより構成される。第１半導体チップ３の表面にはバンプ３３が形成されており、第１半導体チップ３はフェースダウンで配線基板８に搭載される。バンプ３３の材料に限定はないが、例えば、Au, Cu、Ag, Niなど、あるいは、はんだ系材料のSn-Ag-Cu, Sn-Bi, Au-Sn, Sn-Pbなどにより構成される。なお、配線基板８は、シリコンなどからなる基材に貫通ビアが形成されたインターポーザであってもよい。

【0018】

第２半導体チップ２は、例えば複数のＤＲＡＭを３次元に積層した積層ＤＲＡＭであり、各ＤＲＡＭを貫通するビア５１を備える。ＤＲＡＭの積層数に限定はない。また、ビア５１の材料に限定はないが、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成される。図示はしないが、ＤＲＡＭの基材（シリコン）とビア５１との間には、酸化シリコンや窒化シリコン等からなる側壁絶縁膜が形成されている。第２半導体チップ２の一面にはビア５１に電気的に接続されたバンプ５２が形成されている。半導体チップ２のバンプ５２は、インターポーザ２の配線２２に電気的に接続されている。半導体チップ２のバンプ形成面とインターポーザ２の第２面２ｂとの間には、封止樹脂７が設けられている。封止樹脂７の材料に限定はないが、例えば、エポキシ樹脂を主成分に、シリカ充填材等を加えた熱硬化性材料により構成される。

【0019】

本実施形態に係る半導体装置１では、インターポーザ２に形成された溝２４及び接着層４のパターンにより、第１半導体チップ３に接触する冷媒が導入される流路５が形成されている。流路５に導入される冷媒の種類に限定はないが、例えば水が挙げられる。

【0020】

図２は、流路の詳細を説明するための断面図である。
図２に示すように、流路５は、インターポーザ２に形成された溝２４、接着層４、及び第１半導体チップ３の裏面により区画された空間からなる。流路５の幅ｗは、インターポーザ２に形成された溝２４の幅に相当し、流路５の高さｈは、インターポーザ２に形成された溝２４の深さ及び接着層４の厚さの合計値に相当する。

【0021】

流路５の幅ｗは、例えば５０μｍ〜３００μｍであり、流路５の高さｈは、例えば５０μｍ〜２００μｍである。流路の幅及び高さの値が小さすぎると、過大な圧力が流路５に作用することとなり、その結果インターポーザ２及び第１半導体チップ３の剥離や冷媒のリークを引き起こすおそれがあるからである。流路４に作用する圧力を低減するために冷媒の流速を減少させると、冷媒による放熱作用が小さくなり、放熱性の良好な半導体装置が得られないおそれがある。

【0022】

接着層４の厚さに限定はないが、例えば５μｍ〜７０μｍである。インターポーザ２に形成される溝２４の深さは、目的とする流路５の高さから接着層４の厚さを減じた値となる。上述したように、接着層４の厚さは、バンプ２３の高さとの兼ね合いも考慮して決定される。

【0023】

第１半導体チップ３の厚さに限定はないが、第１半導体チップ３がマイクロプロセッサの場合、例えば１０μｍ〜５００μｍである。インターポーザ２の厚さに限定はないが、例えば１００μｍ〜５００μｍである。

【0024】

第１半導体チップ３がマイクロプロセッサの場合、発熱部位（ホットスポット）３４が局所的に形成される。具体的には、マイクロプロセッサの中央部がホットスポット３４となる。このため、このホットスポット３４の直下に流路５が配置されることが好ましい。これにより、流路５の本数を多くすることなく、ホットスポット３４からの発熱を効率よく流路５により放熱することができる。ホットスポット３４の位置は、熱解析により把握できる。熱解析は、サーモグラフィによる実測あるいはシミュレーション、又はそれらの組み合わせにより行うことができる。

【0025】

上記の本実施形態に係る半導体装置１によれば、流路５を流れる冷媒が第１半導体チップ３の裏面に直接的に接触することにより、第１半導体チップ３からの発熱は効率的に冷媒に伝達され、外部へと放熱される。また、流路５が第１半導体チップ３の裏面ではなくインターポーザ２に形成されることから、第１半導体チップ３が厚くなることを防止することができる。これにより、第１半導体チップ３へのビア３２の形成が容易になる。また、第１半導体チップ３が薄くなれば、第１半導体チップ３のホットスポット３４と流路５との間の距離を短くすることができることから、流路５を流れる冷媒により効率的にホットスポット３４から生じた熱を放熱することができる。

【0026】

また、接着層４が流路５の一部を構成することにより、接着層４の厚さの分だけインターポーザ２に形成される溝２４の深さを浅くすることができる。このため、インターポーザ２が厚くなることを抑制することができる。これにより、インターポーザ２へのビア２１の形成が困難になることが防止される。

【0027】

さらに、インターポーザ２がシリコンを含む場合には、インターポーザ２の熱伝達率が高いことから、第２半導体チップ６からの発熱も流路５を介して外部に放熱することができる。また、インターポーザ２の第１面２ａ側において平面方向（横方向）に温度勾配が存在しても、第２面２ｂにおいて当該温度勾配は緩和ないし解消される。このため、第１半導体チップ３の温度勾配が、第２半導体チップ６に温度勾配をもたらすことを抑制することができる。第２半導体チップ６が積層ＤＲＡＭのようなメモリチップの場合には、メモリチップに温度勾配が生じることによるメモリの誤作動を防止することができる。

【0028】

本実施形態に係るインターポーザによれば、冷媒が導入される流路を構成する溝を備えることにより、放熱特性の高い３次元集積回路を製造するのに適したインターポーザを実現することができる。

【0029】

次に、本実施形態に係るインターポーザ及び半導体装置の製造方法の一例について図３を参照して説明する。図３は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。図３（ａ）〜（ｆ）は第１半導体チップの製造工程を示し、図３（ｇ）〜（ｌ）は、インターポーザの製造工程を示す。

【0030】

図３（ａ）に示すように、集積回路層３１を備える第１半導体チップ３０を用意する。

【0031】

図３（ｂ）に示すように、第１半導体チップの基材を裏面側から研削して、薄型化した第１半導体チップ３を形成する。

【0032】

図３（ｃ）に示すように、第１半導体チップ３の基材を貫通し集積回路層３１に接続するするビア３２を形成する。

【0033】

図３（ｄ）に示すように、第１半導体チップ３の裏面にビア３２に接続するパッド３５を形成する。例えば、第１半導体チップ３上にフォトレジストを塗布し、露光、現像により、パッド形成箇所に開口を有するレジストパターンを形成し、全面にTi, Auなどの金属膜を蒸着などで形成し、リフトオフすることにより、パッド３５を形成する。例えば、Ti50nm、Au500nmの積層膜からなるパッド３５を形成する。

【0034】

図３（ｅ）に示すように、第１半導体チップ３の裏面に、接着層４ａを形成する。例えば、接着層４ａとして、ラミネータにより感光性の接着フィルム、例えば、信越化学工業社製ＳＩＮＲ−ＤＦ３１７０−ＰＸ（シロキサン系）を張り付ける。接着層４ａとして、スピンコーティングにより液状の接着剤、例えば、信越化学工業社製ＳＩＮＲ−３１７０−ＰＸを塗布してもよい。

【0035】

図３（ｆ）に示すように、感光性の接着層４ａを露光及び現像して、接着層４のパターンを形成する。接着層４のパターンは、パッド３５及びインターポーザ２の溝２４の部位に開口を有するパターンである。なお、非感光性の接着層を用いる場合には、接着層の上にレジスト膜を形成し、レジスト膜を露光及び現像してレジストパターンを形成し、当該レジストパターンをマスクとして接着層をパターニングすればよい。

【0036】

図３（ａ）〜（ｇ）の第１半導体チップの工程とは別に、図３（ｇ）に示すように、インターポーザの基材（シリコン基板）２０を用意する。

【0037】

図３（ｈ）に示すように、インターポーザの基材を研削して、薄型化したインターポーザ２を形成する。

【0038】

図３（ｉ）に示すように、インターポーザ２の基材を貫通するビア２１を形成する。

【0039】

図３（ｊ）に示すように、インターポーザ２の第１面２ａ上にパッド２５を形成する。例えば、インターポーザ２の第１面２ａ上にフォトレジストを塗布し、露光、現像により、パッド形成箇所に開口を有するレジストパターンを形成し、全面にTi, Auなどの金属膜を蒸着などで形成し、リフトオフすることにより、パッド２５を形成する。例えば、Ti50nm、Au500nmの積層膜からなるパッド２５を形成する。

【0040】

図３（ｋ）に示すように、インターポーザ２のパッド２５上にバンプ２３を形成する。例えば、ナノ粒子のデポジッションによって円錐バンプを形成する。

【0041】

図３（ｌ）に示すように、インターポーザ２の第１面２ａに溝２４を形成する。例えば、インターポーザ２の第１面２ａ上にフォトレジストを塗布し、露光、現像により、溝形成箇所に開口を有するレジストパターンを形成し、当該レジストパターンをマスクとしてインターポーザ２の基材をエッチングして、インターポーザ２に溝２４を形成する。インターポーザ２のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF₆) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C₄F₈など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。その後、レジストパターンを除去する。次に、インターポーザ２の第２面２ｂに配線２２を形成する。第２面２ｂへの配線の形成工程は、図３（ｈ）〜図３（ｌ）のいずれかの工程間に行うことができる。

【0042】

そして、図３（ｍ）に示すように、図３（ｆ）に示す第１半導体チップ３と、図３（ｌ）に示すインターポーザ２とを熱圧着して、接着層４を介してインターポーザ２と第１半導体チップ３とを接着する。熱圧着の条件に限定はないが、信越化学工業社製ＳＩＮＲ−ＤＦ３１７０−ＰＸを用いた場合、例えば、１５０℃、１ＭＰａの圧力で３分間加熱加圧すればよい。

【0043】

その後、インターポーザ２の第２面２ｂに封止樹脂７を介して第２半導体チップ２を搭載する。以上により、本実施形態に係る半導体装置が作製される。

【0044】

次に、本実施形態に係るインターポーザ及び半導体装置の製造方法の他の例について図４を参照して説明する。図３に示した実施形態の例に対して、接着層４のパターン形成工程が異なる例となっている。図４は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。図４（ａ）〜（ｄ）は第１半導体チップの製造工程を示し、図４（ｅ）〜（ｌ）は、インターポーザの製造工程を示す。

【0045】

図４（ａ）に示すように、集積回路層３１を備える第１半導体チップ３０を用意する。

【0046】

図４（ｂ）に示すように、第１半導体チップの基材を裏面側から研削して、薄型化した第１半導体チップ３を形成する。

【0047】

図４（ｃ）に示すように、第１半導体チップ３の基材を貫通し集積回路層３１に接続するするビア３２を形成する。

【0048】

図４（ｄ）に示すように、第１半導体チップ３の裏面にビア３２に接続するパッド３５を形成する。例えば、第１半導体チップ３上にフォトレジストを塗布し、露光、現像により、パッド形成箇所に開口を有するレジストパターンを形成し、全面にTi, Auなどの金属膜を蒸着などで形成し、リフトオフすることにより、パッド３５を形成する。例えば、Ti50nm、Au500nmの積層膜からなるパッド３５を形成する。

【0049】

図４（ａ）〜（ｄ）の第１半導体チップの工程とは別に、図４（ｅ）に示すように、インターポーザの基材（シリコン基板）２０を用意する。

【0050】

図４（ｆ）に示すように、インターポーザの基材を研削して、薄型化したインターポーザ２を形成する。

【0051】

図４（ｇ）に示すように、インターポーザ２の基材を貫通するビア２１を形成する。

【0052】

図４（ｈ）に示すように、インターポーザ２の第１面２ａ上にパッド２５を形成する。例えば、インターポーザ２の第１面２ａ上にフォトレジストを塗布し、露光、現像により、パッド形成箇所に開口を有するレジストパターンを形成し、全面にTi, Auなどの金属膜を蒸着などで形成し、リフトオフすることにより、パッド２５を形成する。例えば、Ti50nm、Au500nmの積層膜からなるパッド２５を形成する。

【0053】

図４（ｉ）に示すように、インターポーザ２のパッド２５上にバンプ２３を形成する。例えば、ナノ粒子のデポジッションによって円錐バンプを形成する。

【0054】

図４（j）に示すように、インターポーザ２の第１面２ａに溝２４を形成する。例えば、インターポーザ２の第１面２ａ上にフォトレジストを塗布し、露光、現像により、溝形成箇所に開口を有するレジストパターンを形成し、当該レジストパターンをマスクとしてインターポーザ２の基材をエッチングして、インターポーザ２に溝２４を形成する。インターポーザ２のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF₆) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C₄F₈など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。その後、レジストパターンを除去する。次に、インターポーザ２の第２面２ｂに配線２２を形成する。第２面２ｂへの配線の形成工程は、図４（ｆ）〜図４（Ｊ）のいずれかの工程間に行うことができる。

【0055】

図４（ｋ）に示すように、インターポーザ２の溝２４が形成された面に、接着層４ａを形成する。例えば、接着層４ａとして、ラミネータにより感光性の接着フィルム、例えば、信越化学工業社製ＳＩＮＲ−ＤＦ３１７０−ＰＸ（シロキサン系）を張り付ける。ラミネータにより張り付けられた接着フィルムは、溝２４の内部へは侵入せずに、インターポーザ２の第１面２ａ上に張り付けられる。

【0056】

図４（ｌ）に示すように、感光性の接着層４ａを露光及び現像して、接着層４のパターンを形成する。接着層４のパターンは、溝２４及びバンプ２３の部位に開口を有するパターンである。なお、非感光性の接着層を用いる場合には、接着層の上にレジスト膜を形成し、レジスト膜を露光及び現像してレジストパターンを形成し、当該レジストパターンをマスクとして接着層をパターニングすればよい。

【0057】

そして、図４（ｍ）に示すように、図４（ｄ）に示す第１半導体チップ３と、図４（ｌ）に示すインターポーザ２とを熱圧着して、接着層４を介してインターポーザ２と第１半導体チップ３とを接着する。熱圧着の条件に限定はないが、信越化学工業社製ＳＩＮＲ−ＤＦ３１７０−ＰＸを用いた場合、例えば、１５０℃、１ＭＰａの圧力で３分間加熱加圧すればよい。図４（ｍ）に示すように、熱圧着工程において接着層４は横方向に伸びる。したがって、このときの接着層４の伸びを考慮して、図４（ｌ）における接着層４のパターンを形成すればよい。

【0058】

その後、インターポーザ２の第２面２ｂに封止樹脂７を介して第２半導体チップ２を搭載する。以上により、本実施形態に係る半導体装置が作製される。

【0059】

本実施形態に係る半導体装置の製造方法によれば、第１半導体チップ３の裏面ではなくインターポーザ２に流路５を形成することにより、流路を設けるために半導体チップを厚くすることなく、放熱性に優れた半導体装置を製造することができる。これにより、第１半導体チップ３へのビア３２の形成が容易になる。

【0060】

また、本実施形態に係るインターポーザの製造方法によれば、放熱特性の高い３次元集積回路を製造するのに適したインターポーザを製造することができる。

【0061】

上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。例えば、第１半導体チップ及び第２半導体チップとして、様々なロジック回路及びメモリ回路を使用できる。また、３種類以上の半導体チップを１つのインターポーザに搭載してもよい。さらに、インターポーザを複数用いて、より多くの半導体チップを積層させてもよい。

【符号の説明】

【0062】

１…半導体装置、２，２０…インターポーザ、２ａ…第１面、２ｂ…第２面、３，３０…第１半導体チップ、４，４ａ…接着層、５…流路、６…第２半導体チップ、７…封止樹脂、８…配線基板、１１…レジスト膜、１１ａ…レジストパターン、２１…ビア、２２…配線、２３…バンプ、２４…溝、２５…パッド、３１…集積回路層、３２…ビア、３３…バンプ、３４…ホットスポット、３５…パッド、５１…ビア、５２…バンプ、１００…半導体チップ、１０１…集積回路層、１０２…流路、１０３…ビア、１０４…オーバーコート層。

【図1】

【図2】

【図3】

【図4】

【図5】