特開 2016-152054 半導体記憶装置のテスト方法及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-152054(P2016-152054A)

(43)【公開日】2016年8月22日

(54)【発明の名称】半導体記憶装置のテスト方法及び半導体記憶装置

(51)【国際特許分類】

   G11C 29/42 20060101AFI20160725BHJP

   G11C 11/22 20060101ALI20160725BHJP

   G11C 29/34 20060101ALI20160725BHJP

【ＦＩ】

   G11C29/00 631B

   G11C11/22 501P

   G11C29/00 671Q

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】23

(21)【出願番号】特願2015-30564(P2015-30564)

(22)【出願日】2015年2月19日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】佐久間 信三

【テーマコード（参考）】

5L106

【Ｆターム（参考）】

5L106BB12

5L106DD11

5L106GG05

(57)【要約】

【目的】半導体記憶装置に対して信頼性の高いテストを実施することが可能な半導体記憶装置のテスト方法及び半導体記憶装置を提供することを目的とする。
【構成】各ワード線にｎビットのデータを格納する為のｎ個のメモリセルが接続されており、ｍビット単位で外部アクセスが為される半導体記憶装置を、以下の第１〜第３テスト工程によってテストする。第１テスト工程では、固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータを上記したｎ個のメモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込む。第２テスト工程では、ｍビットのテストデータをｎ個のメモリセルのうちのｍ個のメモリセルに書き込む。そして、第３テスト工程では、ｎ個のメモリセルの各々から同時にデータ読出を行って得られたｎビットのデータ中からｍビットのテストデータのみを半導体記憶装置の外部に出力させる。
【選択図】図４

【特許請求の範囲】

【請求項1】

各ワード線にｎ（ｎは２以上の整数）ビットのデータを格納するｎ個のメモリセルが接続されており、前記ｎ個のメモリセルに対してｍ（ｍはｎより小なる自然数）ビット単位で外部からデータの書込及び読出アクセスが為される半導体記憶装置のテスト方法であって、
所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータを前記ｎ個の前記メモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込む第１テスト工程と、
ｍビットのテストデータを前記ｎ個の前記メモリセルのうちのｍ個のメモリセルに書き込む第２テスト工程と、
前記ｎ個の前記メモリセルの各々から同時にデータ読出を行って得られたｎビットのデータ中から前記ｍビットの前記テストデータのみを前記半導体記憶装置の外部に出力させる第３テスト工程と、を含むことを特徴とする半導体記憶装置のテスト方法。

【請求項2】

前記ｎ個の前記メモリセルは、第１領域に属するｍ個のメモリセルと、前記第１領域とは異なる第２領域に属する（ｎ−ｍ）個のメモリセルとに区分けされ、
前記第１テスト工程では、前記第２領域の全てのメモリセル、又は前記第１領域中の（ｎ−ｍ）個のメモリセルにだけ前記ダミーデータを書き込み、
前記第２テスト工程では、前記第１領域の全てのメモリセル、又は前記第１領域中の（２・ｍ−ｎ）個のメモリセルと前記第２領域の全てのメモリセルとに前記テストデータを書き込むことを特徴とする請求項１記載の半導体記憶装置のテスト方法。

【請求項3】

前記ｎ個の前記メモリセルは、第１領域に属するｍ個のメモリセルと、前記第１領域とは異なる第２領域に属するｍ個のメモリセルと、前記第１領域及び前記第２領域とは異なる第３領域に属する（ｎ−２・ｍ）個のメモリセルとに区分けされ、
前記第１テスト工程では、前記第２領域及び前記第３領域の全てのメモリセル、又は前記第１領域及び前記第３領域の全てのメモリセル、或いは前記第１領域中の（ｎ−２・ｍ）個のメモリセル及び前記第２領域の全てのメモリセルにだけ前記ダミーデータを書き込み、
前記第２テスト工程では、前記第１領域の全てのメモリセル、又は前記第２領域の全てのメモリセル、或いは前記第１領域中の（３・ｍ−ｎ）個のメモリセル及び前記第３領域の全てのメモリセルにだけ前記テストデータを書き込むことを特徴とする請求項１記載の半導体記憶装置のテスト方法。

【請求項4】

前記メモリセルは強誘電体メモリであることを特徴とする請求項１〜３のいずれか１に記載の半導体記憶装置のテスト方法。

【請求項5】

前記ダミーデータは全ビットが論理レベル０のビットパターンを有することを特徴とする請求項１〜４のいずれか１に記載の半導体記憶装置のテスト方法。

【請求項6】

ｎ（ｎは２以上の整数）本のビット線と、前記ビット線の各々に接続されており且つ夫々がプレート線及びワード線に共通に接続されているｎ個のメモリセルと、を含み、前記ｎ個のメモリセルに対してｍ（ｍはｎより小なる自然数）ビット単位で外部からデータの書込及び読出アクセスが為される半導体記憶装置であって、
ｎ本の前記ビット線は、第１〜第Ｎ（Ｎは３以上の整数）のビット線群に区分けされており、
前記第１〜第Ｎのビット線群に夫々対応して設けられており、夫々個別にイネーブル状態又はディスエーブル状態に設定され、前記イネーブル状態に設定された場合にだけ夫々に対応した前記ビット線群に書込電圧を印加する第１〜第Ｎの書込ドライバと、
テスト信号に応じて、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータに対応した書込電圧をｎ個の前記メモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込ませる為に前記第１〜第Ｎの書込ドライバのうちの少なくとも１の書込ドライバを前記イネーブル状態に設定し、引き続きｍビットのテストデータを前記ｎ個の前記メモリセルのうちのｍ個のメモリセルに書き込ませる為に前記第１〜第Ｎの書込ドライバのうちの前記少なくとも１の書込ドライバを除く他の書込ドライバを前記イネーブル状態に設定する制御部と、を有することを特徴とする半導体記憶装置。

【請求項7】

前記メモリセルは強誘電体メモリであることを特徴とする請求項６に記載の半導体記憶装置。

【請求項8】

前記ダミーデータは全ビットが論理レベル０のビットパターンを有することを特徴とする請求項６又は７に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置における製品出荷時のテスト方法、及び半導体記憶装置に関する。

【背景技術】

【0002】

現在、不揮発性半導体メモリとして、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相転移メモリ（ＰＲＡＭ）等が知られている。ここで、例えば強誘電体メモリをＩＣカードのメモリとする場合には、製造上でのストレス、カード化に伴う熱ストレス等により、強誘電体キャパシタの分極電荷量の減少、或いはインプリント現象による読み出し動作マージンの減少などが生じる。これにより、製造後の各ＩＣカードにおいて、データ保持特性にばらつきが生じる。

【0003】

そこで、製品出荷前に、各ＩＣカードに形成されている磁気抵抗メモリに一定のストレスを加えた後に、そのデータ保持特性のばらつきを測定しこれを評価する評価方法が提案された（特許文献１参照）。当該評価方法では、強誘電体メモリに形成されている複数のメモリセルに対して１つずつ順にテスト用のデータの書込、読出及び比較処理を行う。読出処理では、メモリセルからビット線に電流が送出され、このビット線の電位が上昇する。そして、引き続き比較処理において、ビット線の電位よりも参照電位が大となるまで参照電位を段階的に徐々に増加させ、ビット線の電位を超えた時点での参照電位を特性実測値として得る。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−１９９６４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のような評価方法では、強誘電体メモリに形成されている複数のメモリセルに対して１つずつ順にテスト用データの書込及び読出を実施しなければならないので、評価に費やされる時間が長くなるという問題があった。

【0006】

そこで、１ワード毎に、そのワードに属する複数のメモリセルに対して同時に、テスト用データの書込及び読出を実施することが考えられる。

【0007】

ところで、ＥＣＣ（Error Check and Correct）機能を備えたメモリでは、書き込まれた情報データに基づいてＥＣＣコードが生成され、このＥＣＣコードも情報データに対応付けして書き込まれる。これにより、ＥＣＣ機能を備えたメモリにおける１ワードのデータ長は、情報データのビット数にＥＣＣコードのビット数を加えたものとなる。よって、ＥＣＣ機能を備えた強誘電体メモリでは、１ワードに対応した１つのプレート線に、情報データのビット数に対応した数のメモリセルと、ＥＣＣコードのビット数に対応した数のメモリセルとが接続されている。

【0008】

かかる強誘電体メモリから読み出しを行うと、１ワードに対応したプレート線に接続されている全てのメモリセルが活性化し、ビット線を介して情報データ及びＥＣＣコードが読み出される。そして、情報データ及びＥＣＣコードのうちの情報データだけがメモリ外部に出力される。

【0009】

ところで、情報データの読み出し時において、ビット線の電位が上昇を開始してから安定するまでに費やされる時間は、１つのプレート線に接続されているメモリセル群に書き込まれたデータの内容によって変化する。例えば、書き込まれたデータ中に論理レベル１のビットの数が多いほど強誘電体キャパシタの容量が大となり、その読み出し時において、ビット線の電位が上昇を開始してから安定するまでに費やされる時間が長くなる。よって、テスト用の情報データのみならず、当該テスト用情報データに基づいて内部生成されるもののメモリ外部に出力されることの無いＥＣＣコードの内容によっても、その読み出し時においてビット線の電位が上昇を開始してから安定するまでの時間が変化する。

【0010】

したがって、テスト用データの内容により、データ読み出し時におけるビット線の電位推移特性が変化してしまうので、テスト対象となる半導体記憶装置が良品であるか否かを精度良く判定することが困難になるという問題があった。

【0011】

そこで、本発明は、半導体記憶装置に対して信頼性の高いテストを実施することが可能な半導体記憶装置のテスト方法及び半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明に係る半導体記憶装置のテスト方法は、各ワード線にｎ（ｎは２以上の整数）ビットのデータを格納するｎ個のメモリセルが接続されており、前記ｎ個のメモリセルに対してｍ（ｍはｎより小なる自然数）ビット単位で外部からデータの書込及び読出アクセスが為される半導体記憶装置のテスト方法であって、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータを前記ｎ個の前記メモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込む第１テスト工程と、ｍビットのテストデータを前記ｎ個の前記メモリセルのうちのｍ個のメモリセルに書き込む第２テスト工程と、前記ｎ個の前記メモリセルの各々から同時にデータ読出を行って得られたｎビットのデータ中から前記ｍビットの前記テストデータのみを前記半導体記憶装置の外部に出力させる第３テスト工程と、を含む。

【0013】

また、本発明に係る半導体記憶装置は、ｎ（ｎは２以上の整数）本のビット線と、前記ビット線の各々に接続されており且つ夫々がプレート線及びワード線に共通に接続されているｎ個のメモリセルと、を含み、前記ｎ個のメモリセルに対してｍ（ｍはｎより小なる自然数）ビット単位で外部からデータの書込及び読出アクセスが為される半導体記憶装置であって、ｎ本の前記ビット線は、第１〜第Ｎ（Ｎは３以上の整数）のビット線群に区分けされており、前記第１〜第Ｎのビット線群に夫々対応して設けられており、夫々個別にイネーブル状態又はディスエーブル状態に設定され、前記イネーブル状態に設定された場合にだけ夫々に対応した前記ビット線群に書込電圧を印加する第１〜第Ｎの書込ドライバと、テスト信号に応じて、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータに対応した書込電圧をｎ個の前記メモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込ませる為に前記第１〜第Ｎの書込ドライバのうちの少なくとも１の書込ドライバを前記イネーブル状態に設定し、引き続きｍビットのテストデータを前記ｎ個の前記メモリセルのうちのｍ個のメモリセルに書き込ませる為に前記第１〜第Ｎの書込ドライバのうちの前記少なくとも１の書込ドライバを除く他の書込ドライバを前記イネーブル状態に設定する制御部と、を有する。

【発明の効果】

【0014】

本発明においては、各ワード線にｎビットのデータを格納する為のｎ個のメモリセルが接続されており、ｍビット単位で外部アクセスが為される半導体記憶装置を、以下の第１〜第３テスト工程によってテストする。つまり、第１テスト工程では、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータを上記したｎ個のメモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込む。第２テスト工程では、ｍビットのテストデータをｎ個のメモリセルのうちのｍ個のメモリセルに書き込む。そして、第３テスト工程では、ｎ個のメモリセルの各々から同時にデータ読出を行って得られたｎビットのデータ中からｍビットのテストデータのみを半導体記憶装置の外部に出力させるのである。

【0015】

かかるテストによれば、１ワードに対応したｎビット分のデータを格納するｎ個のメモリセルのうちでテスト対象外となる（ｎ−ｍ）個のメモリセルの各々には、常に所定の固定ビットパターンを有するダミーデータが書き込まれる。これにより、テスト対象外となる（ｎ−ｍ）個のメモリセルの強誘電体キャパシタに蓄積される容量が一定となる。

【0016】

よって、本発明によれば、テストデータの内容に拘わらず、データ読み出し時における、ビット線の電位が上昇を開始してから所望の電位に到るまでの電位推移特性が固定化されるので、半導体記憶装置に対して信頼性の高いテストを実施することが可能となる。

【図面の簡単な説明】

【0017】

【図1】半導体記憶装置１０の構成の一例を示すブロック図である。

【図2】テスト時における半導体記憶装置１０とテスタ２０との接続形態を示すブロック図である。

【図3】メモリアレイ１０６の内部構成の一部を示す回路図である。

【図4】第１領域テストでのテスト動作を示すタイムチャートである。

【図5】テスト時にメモリセルＭＣ０〜ＭＣ１１に書き込まれる内容の一例を表す図である。

【図6】第２領域テストでのテスト動作を示すタイムチャートである。

【図7】半導体記憶装置１０の構成の他の一例を示すブロック図である。

【図8】メモリアレイ２０７の内部構成の一部を示す回路図である。

【図9】第１領域テストでのテスト動作を示すタイムチャートである。

【図10】テスト時にメモリセルＭＣ０〜ＭＣ２０に書き込まれる内容の一例を表す図である。

【図11】第２領域テストでのテスト動作を示すタイムチャートである。

【図12】第３領域テストでのテスト動作を示すタイムチャートである。

【発明を実施するための形態】

【0018】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【0019】

図１は、本実施の形態としてのＥＣＣ機能を有する半導体記憶装置１０の概略構成の一例を示すブロック図である。図１に示す半導体記憶装置１０は、４ビットのＥＣＣコードを用いて８ビット単位で外部からデータの書込及び読出アクセスが為されるメモリである。

【0020】

図１に示すように、半導体記憶装置１０は、制御部１００、ＥＣＣ生成部１０１、セレクタ１０２、書込ドライバ１０３〜１０５、メモリアレイ１０６、読出レジスタ１０７、ＥＣＣ訂正部１０８、セレクタ１０９及び出力バッファ１１１を含む。尚、図１では、アドレス処理系を省略し、データ処理系のみを抜粋して示している。

【0021】

制御部１００は、テスト信号ＴＥＳＴに応じて、セレクタ１０２、書込ドライバ１０３〜１０５、メモリアレイ１０６及びセレクタ１０９の各々に各種制御信号（後述する）を供給する。

【0022】

ＥＣＣ生成部１０１は、８ビットのデータＤ０〜Ｄ７に対して誤り訂正符号化処理を施して得られた４ビットのＥＣＣコードＥ０〜Ｅ３をセレクタ１０２に供給する。

【0023】

セレクタ１０２は、データＤ０〜Ｄ３と、ＥＣＣコードＥ０〜Ｅ３とのうちから、制御部１００から供給された選択信号ＳＥ１にて示される方を選択し、選択された方をデータＤ８〜Ｄ１１として書込ドライバ１０３に供給する。例えば、セレクタ１０２は、論理レベル０の選択信号ＳＥ１が供給された場合にはＥＣＣコードＥ０〜Ｅ３をデータＤ８〜Ｄ１１として書込ドライバ１０３に供給する一方、論理レベル１の選択信号ＳＥ１が供給された場合にはデータＤ０〜Ｄ３をデータＤ８〜Ｄ１１として書込ドライバ１０３に供給する。

【0024】

書込ドライバ１０３は、制御部１００から供給されたイネーブル信号ＥＰが書込イネーブルを示す場合にだけ、データＤ８〜Ｄ１１各々の論理レベルに対応した書込電圧を、メモリアレイ１０６に形成されているビット線ＢＬ８〜ＢＬ１１に供給する。

【0025】

書込ドライバ１０４は、制御部１００から供給されたイネーブル信号ＥＮ０が書込イネーブルを示す場合にだけ、データＤ０〜Ｄ３各々の論理レベルに対応した書込電圧を、メモリアレイ１０６に形成されているビット線ＢＬ０〜ＢＬ３に供給する。

【0026】

書込ドライバ１０５は、制御部１００から供給されたイネーブル信号ＥＮ１が書込イネーブルを示す場合にだけ、データＤ４〜Ｄ７各々の論理レベルに対応した書込電圧を、メモリアレイ１０６に形成されているビット線ＢＬ４〜ＢＬ７に供給する。

【0027】

メモリアレイ１０６には、図３に示すように、ビット線ＢＬ０〜ＢＬ１１、ワード線ＷＬ０〜ＷＬｍ（ｍは２以上の整数）及びプレート線ＰＬ０〜ＰＬｍが形成されている。ワード線ＷＬ０〜ＷＬｍとプレート線ＰＬ０〜ＰＬｍとは、１つずつ交互に且つ互いに平行に配列されている。ビット線ＢＬ０〜ＢＬ１１の各々は、ワード線ＷＬ０〜ＷＬｍ及びプレート線ＰＬ０〜ＰＬｍと交叉して配列されている。ビット線ＢＬ０〜ＢＬ１１には夫々に対応したセンスアンプＳＡ０〜ＳＡ１１が接続されている。更に、図３に示すように、ワード線ＷＬｉ（ｉは０〜ｍ）とプレート線ＰＬｉとの間において、ビット線ＢＬ０〜ＢＬ１１の各々に対応した位置に、強誘電体メモリとしてのメモリセルＭＣが形成されている。

【0028】

メモリセルＭＣは、ゲートにワード線ＷＬが接続され、そのドレイン（又はソース）にビット線ＢＬが接続されているＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＱと、データの記憶保持を担う強誘電体キャパシタＣと、を含む。強誘電体キャパシタＣの一端はトランジスタＱのソース（又はドレイン）に接続されており、その他端はプレート線ＰＬに接続されている。この際、データの書き込み時には、ワード線ＷＬに選択電圧を印加することによりメモリセルＭＣのトランジスタＱをオン状態とし、且つプレート線ＰＬに選択パルス電圧を印加すると共にビット線ＢＬに書込対象となるデータに対応した電圧を印加することにより強誘電体キャパシタＣの強誘電体膜を分極させる。一方、データ読み出し時には、ワード線ＷＬに選択電圧を印加することによりメモリセルＭＣのトランジスタＱをオン状態とし、且つプレート線ＰＬに選択パルス電圧を加えることにより、強誘電体キャパシタＣにおける分極反転による電流をビット線ＢＬに送出させる。

【0029】

センスアンプＳＡ０〜ＳＡ１１は、ビット線ＢＬ０〜ＢＬ１１の各々毎に、そのビット線ＢＬに流れた電流が閾値以上であるか否かを判定することにより、各メモリセルＭＣから読み出されたデータが論理レベル０及び１のいずれに該当するのかを決定する。例えば、センスアンプＳＡ０〜ＳＡ１１は、夫々に対応したビット線ＢＬに流れた電流が閾値以上であった場合には論理レベル１、閾値未満であった場合には論理レベル０を示す読出データＲ０〜Ｒ１１を生成する。

【0030】

メモリアレイ１０６は、これら読出データＲ０〜Ｒ１１を読出レジスタ１０７に供給する。

【0031】

読出レジスタ１０７は、読出データＲ０〜Ｒ１１を取り込んで保持し、これらを読出データＶ０〜Ｖ１１としてＥＣＣ訂正部１０８及びセレクタ１０９の各々に供給する。

【0032】

ＥＣＣ訂正部１０８は、読出データＶ０〜Ｖ１１に対してＥＣＣ処理を施すことにより、読出データＶ０〜Ｖ１１に生じている誤りビットを訂正して得られた８ビットの読出データＣ０〜Ｃ７をセレクタ１０９に供給する。

【0033】

セレクタ１０９は、読出データＣ０〜Ｃ７、読出データＶ０〜Ｖ７、及び読出データＶ８〜Ｖ１１の３系統の読出データ群のうちから、制御部１００から供給された選択信号ＳＥ２にて指定された１系統の読出データ群を選択し、これを読出データＹ０〜Ｙ７として出力バッファ１１１に供給する。例えば、セレクタ１０９は、読出データＣ０〜Ｃ７を指定する選択信号ＳＥ２が供給された場合には読出データＣ０〜Ｃ７を読出データＹ０〜Ｙ７として出力バッファ１１１に供給する。また、読出データＶ０〜Ｖ７を指定する選択信号ＳＥ２が供給された場合には、セレクタ１０９は、読出データＶ０〜Ｖ７を読出データＹ０〜Ｙ７として出力バッファ１１１に供給する。

【0034】

また、４ビットの読出データＶ８〜Ｖ１１を指定する選択信号ＳＥ２が供給された場合には、セレクタ１０９は、読出データＶ８〜Ｖ１１に、例えば４ビット分が全て論理レベル０となるダミーデータ［００００］を付加した８ビットのデータを、読出データＹ０〜Ｙ７として出力バッファ１１１に供給する。尚、制御部１００は、半導体記憶装置１０をテスト動作させる場合には読出データＶ０〜Ｖ７又は読出データＶ８〜Ｖ１１を指定する選択信号ＳＥ２をセレクタ１０９に供給する。一方、半導体記憶装置１０の通常使用時には読出データＣ０〜Ｃ７を指定する選択信号ＳＥ２をセレクタ１０９に供給する。

【0035】

出力バッファ１１１は、セレクタ１０９から供給された読出データＹ０〜Ｙ７をデータＤ０〜Ｄ７として出力する。

【0036】

図１及び図３に示される構成を有する半導体記憶装置１０では、外部から８ビット単位でデータ（Ｄ０〜Ｄ７）の読み書きが為されるが、ＥＣＣ機能を備えている為、メモリアレイ１０６での１ワードのビット長は、４ビットのＥＣＣコードを含む１２ビットとなっている。すなわち、半導体記憶装置１０は、通常のデータ書込では、８ビットのデータを、ビット線ＢＬ０〜ＢＬ７に夫々接続されている各メモリセルＭＣ（以下、メモリセルＭＣ０〜ＭＣ７と称する）に書き込む。更に、この書き込まれた８ビットのデータに基づいてＥＣＣ生成部１０１が生成した４ビットのＥＣＣコードＥ０〜Ｅ３を、ビット線ＢＬ８〜ＢＬ１１に夫々接続されている各メモリセルＭＣ（以下、メモリセルＭＣ８〜ＭＣ１１と称する）に書き込む。

【0037】

一方、通常のデータ読出時には、半導体記憶装置１０は、互いに隣接する一対のワード線ＷＬ及びプレート線ＰＬに接続されているメモリセルＭＣ０〜ＭＣ１１に格納されている８ビットのデータ及び４ビットのＥＣＣコードを、読出データＶ０（Ｒ０）〜Ｖ１１（Ｒ１１）として読み出す。そして、半導体記憶装置１０は、読出データＶ０（Ｒ０）〜Ｖ１１（Ｒ１１）に対して誤り訂正処理を施して得られた８ビットのデータを、データＤ０〜Ｄ７として外部出力するのである。この際、通常のデータ読出時には、メモリセルＭＣ８〜ＭＣ１１に書き込まれている４ビットのＥＣＣコードがメモリアレイ１０６から読み出されるものの、ＥＣＣコードが外部に出力されることは無い。

【0038】

以下に、上記した半導体記憶装置１０に対して良品及び不良品の判定を行うテスト動作について説明する。先ず、かかるテストを実施するにあたり、図２に示すように、テスタ２０をテスト対象となる半導体記憶装置１０に接続する。

【0039】

テスタ２０は、８ビット単位でテストデータをメモリアレイ１０６に書き込ませ、これを読み出した際に得られた８ビット分の読出データが、書き込んだテストデータと一致しているか否かにより、この半導体記憶装置１０が良品であるか否かを判定する。

【0040】

また、当該テストでは、８ビットのデータが格納される第１領域（ＭＣ０〜ＭＣ７）のみならず、４ビットのＥＣＣコードが格納される第２領域（ＭＣ８〜ＭＣ１１）をもテスト対象としている。ここで、半導体記憶装置１０において外部からデータの書込及び読出アクセ（以下、外部アクセスと称する）が可能なデータビット長は、メモリアレイ１０６における１ワードのビット長（１２ビット）よりも小さい８ビットである。そこで、当該テストでは、１ワードあたり、第１領域をテストする第１領域テストと、第２領域をテストする第２領域テストとを順に実行する。尚、以下の説明では、メモリアレイ１０６の例えばワード線ＷＬ０に接続されている１ワード分のメモリセルＭＣ０〜ＭＣ１１に対してテストを実行するものとする。すなわち、第１及び第２領域テストでは、制御部１００により、ワード線ＷＬ０〜ＷＬｍのうちのＷＬ０のみに選択電圧が印加されているものとする。

【0041】

［第１領域テスト］
図４は、第１領域テストでのテスト動作を示すタイムチャートである。

【0042】

第１領域テストでは、先ず、テスタ２０は、テスト動作を促すテスト信号ＴＥＳＴを半導体記憶装置１０に供給する。テスト信号ＴＥＳＴに応じて制御部１００は、読出データＶ０〜Ｖ７を指定する選択信号ＳＥ２をセレクタ１０９に供給すると共に、図４に示すように、テスト工程ＣＹ１〜ＣＹ３の各々にて、単一の選択パルス電圧をメモリアレイ１０６のプレート線ＰＬ０に供給する。

【0043】

引き続きテスタ２０は、図４に示すテスト工程ＣＹ１にて、ダミーデータ［００００］を表すデータＤ０〜Ｄ３を半導体記憶装置１０に供給する。当該テスト工程ＣＹ１において、制御部１００は、データＤ０〜Ｄ３とＥＣＣコードＥ０〜Ｅ３とのうちからＤ０〜Ｄ３を選択させる論理レベル１の選択信号ＳＥ１をセレクタ１０２に供給する。更に、制御部１００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＰを書込ドライバ１０３に供給する。また、当該テスト工程ＣＹ１では、制御部１００は、図４に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０及びＥＮ１を書込ドライバ１０４及び１０５に供給する。

【0044】

これにより、テスト工程ＣＹ１では、テスタ２０から供給されたダミーデータ［００００］を表すデータＤ０〜Ｄ３がデータＤ８〜Ｄ１１として、図５（ａ）に示すように、メモリアレイ１０６の第２領域（ＭＣ８〜ＭＣ１１）に書き込まれる。つまり、テスト工程ＣＹ１では、第１領域テストにおいてテスト対象外となる第２領域に属するメモリセルＭＣ８〜ＭＣ１１に、ダミーデータ［００００］が書き込まれるのである。

【0045】

次に、図４に示すテスト工程ＣＹ２において、テスタ２０は、４ビットのテストデータ［ＸＸＸＸ］を表すデータＤ０〜Ｄ３、及び４ビットのテストデータ［ＸＸＸＸ］を表すデータＤ４〜Ｄ７を半導体記憶装置１０に供給する。尚、テストデータ［ＸＸＸＸ］は例えば［０１０１］又は［１０１０］等の４ビットデータである。当該テスト工程ＣＹ２において、制御部１００は、図４に示すように、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ０を書込ドライバ１０４に供給すると共に、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ１を書込ドライバ１０５に供給する。また、当該テスト工程ＣＹ２では、制御部１００は、図４に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰを書込ドライバ１０３に供給する。

【0046】

これにより、テスト工程ＣＹ２では、テスタ２０から供給されたテストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］を表す８ビットのデータＤ０〜Ｄ７が書込ドライバ１０４及び１０５を介して、図５（ａ）に示すように、メモリアレイ１０６の第１領域（ＭＣ０〜ＭＣ７）に書き込まれる。つまり、テスト工程ＣＹ２では、第１領域テストにおいてテスト対象となる第１領域に属するメモリセルＭＣ０〜ＭＣ７に、テストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］が書き込まれるのである。

【0047】

次に、図４に示すテスト工程ＣＹ３では、プレート線ＰＬ０に印加された選択パルス電圧に応じて、メモリアレイ１０６が、プレート線ＰＬ０に接続されているメモリセルＭＣ０〜ＭＣ１１から、図５（ａ）に示すテストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］と、４ビットのダミーデータ［００００］とからなる合計１２ビットの読出データＲ０〜Ｒ１１を出力する。

【0048】

ここで、第１領域テストでは、１ワード分のメモリセルＭＣ０〜ＭＣ１１のうちの第１領域に属するＭＣ０〜ＭＣ７をテスト対象、第２領域に属するＭＣ８〜ＭＣ１１をテスト対象外としている。よって、第１領域テストにおけるテスト工程ＣＹ３では、図５（ａ）に示すように、メモリセルＭＣ０〜ＭＣ１１のうちの第１領域に属するＭＣ０〜ＭＣ７に格納されている８ビットのテストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］がデータＤＯ〜Ｄ７として、出力バッファ１１１を介してテスタ２０に供給される。テスタ２０は、データＤＯ〜Ｄ７によって表される内容、すなわちテスト対象となっているメモリセルＭＣ０〜ＭＣ７から読み出された内容と、期待値としてのテストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］とを比較し、両者が不一致である場合にこの半導体記憶装置１０を不良品であると判定する。

【0049】

［第２領域テスト］
図６は、第２領域テストでのテスト動作を示すタイムチャートである。

【0050】

第２領域テストでは、先ず、テスタ２０は、テスト動作を促すテスト信号ＴＥＳＴを半導体記憶装置１０に供給する。テスト信号ＴＥＳＴに応じて制御部１００は、読出データＶ８〜Ｖ１１を指定する選択信号ＳＥ２をセレクタ１０９に供給すると共に、図６に示すように、テスト工程ＣＹ１〜ＣＹ３の各々にて、単一の選択パルス電圧をメモリアレイ１０６のプレート線ＰＬ０に供給する。

【0051】

引き続きテスタ２０は、図６に示すテスト工程ＣＹ４にて、４ビット分が全て０、つまりダミーデータ［００００］を表すデータＤ０〜Ｄ３を半導体記憶装置１０に供給する。当該テスト工程ＣＹ４において、制御部１００は、データＤ０〜Ｄ３とＥＣＣコードＥ０〜Ｅ３とのうちからＤ０〜Ｄ３を選択させる論理レベル１の選択信号ＳＥ１をセレクタ１０２に供給する。更に、制御部１００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ０を書込ドライバ１０４に供給する。また、当該テスト工程ＣＹ４では、制御部１００は、図６に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ及びＥＮ１を書込ドライバ１０３及び１０５に供給する。

【0052】

これにより、テスト工程ＣＹ４では、テスタ２０から供給されたダミーデータ［００００］を表すデータＤ０〜Ｄ３が書込ドライバ１０４を介して、図５（ｂ）に示すように、メモリアレイ１０６の第１領域に属するメモリセルＭＣ０〜ＭＣ３に書き込まれる。つまり、テスト工程ＣＹ４では、第２領域テストにおいてテスト対象外となる第１領域に属するメモリセルＭＣ０〜ＭＣ３に、ダミーデータ［００００］が書き込まれるのである。

【0053】

次に、図６に示すテスト工程ＣＹ５において、テスタ２０は、４ビットのテストデータ［ＸＸＸＸ］を表すデータＤ０〜Ｄ３、及び４ビットのテストデータ［ＸＸＸＸ］を表すデータＤ４〜Ｄ７を半導体記憶装置１０に供給する。尚、テストデータ［ＸＸＸＸ］は例えば［０１０１］又は［１０１０］等の４ビットデータである。当該テスト工程ＣＹ５において、制御部１００は、図６に示すように、書込イネーブルを示す論理レベル１のイネーブル信号ＥＰを書込ドライバ１０３に供給すると共に、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ１を書込ドライバ１０５に供給する。また、当該テスト工程ＣＹ５では、制御部１００は、図６に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０を書込ドライバ１０４に供給する。

【0054】

これにより、テスト工程ＣＹ５では、テスタ２０から供給されたテストデータ［ＸＸＸＸ］が、図５（ｂ）に示すように、第２領域テストではテスト対象外となる第１領域に属するメモリセルＭＣ４〜ＭＣ７に書き込まれる。更に、テスト工程ＣＹ５では、テスタ２０から供給されたテストデータ［ＸＸＸＸ］が、図５（ｂ）に示すように、第２領域テストではテスト対象となる第２領域に属するメモリセルＭＣ８〜ＭＣ１１に書き込まれる。

【0055】

次に、図６に示すテスト工程ＣＹ６では、プレート線ＰＬ０に印加された選択パルス電圧に応じて、メモリアレイ１０６が、プレート線ＰＬ０に接続されているメモリセルＭＣ０〜ＭＣ１１から、図５（ｂ）に示すダミーデータ［００００］と、テストデータ［ＸＸＸＸ］及び［ＸＸＸＸ］とからなる合計１２ビットの読出データＲ０〜Ｒ１１を出力する。この際、第２領域テストでは、１ワード分のメモリセルＭＣ０〜ＭＣ１１のうちの第１領域に属するＭＣ０〜ＭＣ７をテスト対象外、第２領域に属するＭＣ８〜ＭＣ１１をテスト対象としている。よって、第２領域テストにおけるテスト工程ＣＹ６では、図５（ｂ）に示すように、メモリセルＭＣ０〜ＭＣ１１のうちの第２領域に属するＭＣ８〜ＭＣ１１に格納されている４ビットのテストデータ［ＸＸＸＸ］がデータＤ４〜Ｄ７として、出力バッファ１１１を介してテスタ２０に供給される。尚、テスト工程ＣＹ６では、ダミーデータ［００００］もデータＤ０〜Ｄ３としてテスタ２０に供給される。

【0056】

テスタ２０は、データＤＯ〜Ｄ７のうちのＤ４〜Ｄ７によって表される内容、すなわちテスト対象となっているメモリセルＭＣ８〜ＭＣ１１から読み出された内容と、期待値としてのテストデータ［ＸＸＸＸ］とを比較し、両者が不一致である場合にこの半導体記憶装置１０を不良品であると判定する。

【0057】

上記したように、図１に示す半導体記憶装置１０に対する製品出荷時のテストでは、テスタ２０が、１ワード毎に、１つのワード線（ＷＬ）に接続されているメモリセルＭＣ０〜ＭＣ１１に書き込んだ１２ビットのデータ（４ビットのＥＣＣコードを含む）を、８ビット（Ｄ０〜Ｄ７）単位で取り込むことにより、良否判定を行うようにしている。

【0058】

なお、１回分の書込及び読出処理でテストすることが可能なデータビット長は、半導体記憶装置１０において外部アクセス可能なビット長、つまり８ビットとなる。よって、メモリアレイ１０６からは１２ビットの読出データＲ０〜Ｒ１１が同時に読み出されるものの、これら読出データＲ０〜Ｒ１１のうちの８ビット分だけがテスト対象となって外部出力され、他の４ビットはテスト対象外となり外部出力されない。

【0059】

ここで、データ読出時には、メモリアレイ１０６における一対のワード線（ＷＬ）及びプレート線（ＰＬ）に接続されているメモリセルＭＣ０〜ＭＣ１１が同時にアクティブとなり、夫々の強誘電体キャパシタＣで生じる分極反転に伴う読出電流がビット線ＢＬ０〜ＢＬ１１に送出される。すると、この読出電流により、ビット線ＢＬの電位が徐々に上昇し、その電位が、書き込まれていたデータの値（０又は１）に対応した所望の電位に到る。この際、データの値として［１］が書き込まれた場合には、［０］が書き込まれていた場合に比して強誘電体キャパシタＣに蓄積される容量が大となるので、プレート線駆動に対する負荷容量が大となる。よって、データの値として［１］が書き込まれている場合には、［０］が書き込まれている場合に比して、ビット線ＢＬの電位が上昇を開始してから所望の電位に到るまでの時間が長くなる。従って、テスト対象外となる４ビット分のメモリセルＭＣに書き込まれる４ビットのデータのうちで論理レベル１（又は０）となるビットの数が固定化されていないと、データ読み出し時におけるビット線の電位推移特性が変化してしまうので、半導体記憶装置１０に対して信頼性の高いテストを実施することが困難になる。

【0060】

そこで、第１及び第２領域テストでは、図５（ａ）及び図５（ｂ）に示すように、１つのワード線（プレート線）に接続されているメモリセルＭＣの数（１２個）から、外部アクセス可能なビット数（８ビット）を減算した数（４個）のメモリセルＭＣ各々に、固定ビットパターンを有するダミーデータとしてデータ値［０］を書き込むようにしている。つまり、テスト対象外となる４個のメモリセルＭＣに対して常に、固定ビットパターンを有するダミーデータを書き込んでおくことにより、これら４個のメモリセルＭＣの強誘電体キャパシタに蓄積される総容量を一定にしたのである。

【0061】

これにより、データ読出時において、ビット線ＢＬの電位が上昇を開始してから所望の電位に到るまでの電位推移特性が固定化されるので、半導体記憶装置１０に対して信頼性の高いテストを実施することが可能となる。

【0062】

更に、第１及び第２領域テストでは、最初のテスト工程（ＣＹ１、ＣＹ５）にてテスト対象外となるメモリセルＭＣ群に対して、ダミーデータとしてデータ値［０］の書き込み（以降、ゼロ書込と称する）を施してから、次のテスト工程（ＣＹ２、ＣＹ６）で、テスト対象となるメモリセルＭＣ群にテストデータ[Ｘ]を書き込むようにしている。

【0063】

これにより、テスト対象外となるメモリセルＭＣの強誘電体キャパシタＣに対するゼロ書込に伴い、テスト対象となるメモリセルＭＣの強誘電体キャパシタＣに容量変化が生じてしまっても、引き続き、テスト対象となるメモリセルＭＣの強誘電体キャパシタＣにはテストデータ[Ｘ]が書き込まれる。よって、このような強誘電体キャパシタＣの容量変化に伴うテストデータの書き込み不良が防止される。

【0064】

また、図１に示す半導体記憶装置１０では、上記した第１及び第２領域テストを実現する為に、夫々個別にイネーブル状態に設定することが可能な書込ドライバ１０３〜１０５を設けるようにしている。これにより、書込ドライバ１０３〜１０５のうちでゼロ書込の対象となるメモリセルＭＣに対応した書込ドライバだけをイネーブル状態に設定し、他の書込ドライバをディスエーブル状態に設定することが可能となる。

【0065】

ここで、上記実施例では、テスト対象とする半導体記憶装置１０として、図１又は図３に示すように、１ワードのデータビット長が１２ビットのメモリアレイ１０６に対して、外部アクセス可能なビット長が８ビットであるものを用いている。しかしながら、テスト対象とする半導体記憶装置１０のメモリアレイとしては、１ワードのデータビット長が１２ビット以外のビット長を有するものを採用しても良い。

【0066】

図７は、かかる点に鑑みて為された半導体記憶装置１０の他の構成を示すブロック図である。図７に示す半導体記憶装置１０は、１ワードが２１ビット長のデータを８ビット単位で書き込み、これを読み出すＥＣＣ機能付きの強誘電体メモリである。この際、２１ビットのうちの５ビットがＥＣＣコードである。尚、図７においては、アドレス処理系及び読出処理系を省略したデータ処理系のみを示している。

【0067】

図７に示す半導体記憶装置１０は、制御部２００、ＥＣＣ生成部２０１、セレクタ２０２、書込ドライバ２０３〜２０６、及びメモリアレイ２０７を含む。

【0068】

制御部２００は、テスト信号ＴＥＳＴに応じて、セレクタ２０２、書込ドライバ２０３〜２０６、及びメモリアレイ２０７の各々に各種制御信号（後述する）を供給する。

【0069】

ＥＣＣ生成部２０１は、データＤ０〜Ｄ７によって時分割にて供給された合計１６ビット長のデータに対して誤り訂正符号化処理を施して得られた５ビットのＥＣＣコードＥ０〜Ｅ４をセレクタ２０２に供給する。

【0070】

セレクタ２０２は、データＤ０〜Ｄ４と、ＥＣＣコードＥ０〜Ｅ４とのうちから、制御部２００から供給された選択信号ＳＥ１にて示される方を選択し、選択された方をデータＤ１６〜Ｄ２０として書込ドライバ２０３に供給する。例えば、セレクタ２０２は、論理レベル０の選択信号ＳＥ１が供給された場合にはＥＣＣコードＥ０〜Ｅ４を選択する一方、論理レベル１の選択信号ＳＥ１が供給された場合にはデータＤ０〜Ｄ３を選択する。 書込ドライバ２０３は、制御部２００から供給されたイネーブル信号ＥＰが書込イネーブルを示す場合にだけ、データＤ１６〜Ｄ２０各々の論理レベルに対応した書込電圧を、メモリアレイ２０７に形成されているビット線ＢＬ１６〜ＢＬ２０に供給する。

【0071】

書込ドライバ２０４は、制御部２００から供給されたイネーブル信号ＥＮ０が書込イネーブルを示す場合にだけ、データＤ０〜Ｄ４各々の論理レベルに対応した書込電圧を、メモリアレイ２０７に形成されているビット線ＢＬ０〜ＢＬ４に供給する。

【0072】

書込ドライバ２０５は、制御部２００から供給されたイネーブル信号ＥＮ１が書込イネーブルを示す場合にだけ、データＤ５〜Ｄ７各々の論理レベルに対応した書込電圧を、メモリアレイ２０７に形成されているビット線ＢＬ５〜ＢＬ７に供給する。

【0073】

書込ドライバ２０６は、制御部２００から供給されたイネーブル信号ＥＮ２が書込イネーブルを示す場合にだけ、データＤ０〜Ｄ７各々の論理レベルに対応した書込電圧を、メモリアレイ２０７に形成されているビット線ＢＬ８〜ＢＬ１５に供給する。

【0074】

メモリアレイ２０７には、図８に示すように、ビット線ＢＬ０〜ＢＬ２０、ワード線ＷＬ０〜ＷＬｍ（ｍは２以上の整数）及びプレート線ＰＬ０〜ＰＬｍが形成されている。ワード線ＷＬ０〜ＷＬｍとプレート線ＰＬ０〜ＰＬｍとは、１つずつ交互に且つ互いに平行に配列されている。ビット線ＢＬ０〜ＢＬ１１の各々は、ワード線ＷＬ０〜ＷＬｍ及びプレート線ＰＬ０〜ＰＬｍと交叉して配列されている。ビット線ＢＬ０〜ＢＬ２０には夫々に対応したセンスアンプＳＡ０〜ＳＡ２０が接続されている。更に、図８に示すように、ワード線ＷＬｉ（ｉは０〜ｍ）とプレート線ＰＬｉとの間において、ビット線ＢＬ０〜ＢＬ２０の各々に対応した位置にメモリセルＭＣが形成されている。

【0075】

メモリセルＭＣは、ゲートにワード線ＷＬが接続され、そのドレイン（又はソース）にビット線ＢＬが接続されているＭＯＳ型のトランジスタＱと、データの記憶保持を担う強誘電体キャパシタＣと、を含む。強誘電体キャパシタＣの一端はトランジスタＱのソース（又はドレイン）に接続されており、その他端はプレート線ＰＬに接続されている。この際、データの書き込み時には、ワード線ＷＬに選択電圧を印加することによりメモリセルＭＣのトランジスタＱをオン状態とし、且つプレート線ＰＬに選択パルス電圧を印加すると共にビット線ＢＬに書込対象となるデータに対応した電圧を印加することにより強誘電体キャパシタＣの強誘電体膜を分極させる。一方、データ読み出し時には、ワード線ＷＬに選択電圧を印加することによりメモリセルＭＣのトランジスタＱをオン状態とし、且つプレート線ＰＬに選択パルス電圧を加えることにより、強誘電体キャパシタＣにおける分極反転による電流をビット線ＢＬに送出させる。

【0076】

センスアンプＳＡ０〜ＳＡ２０は、ビット線ＢＬ０〜ＢＬ２０の各々毎に、そのビット線ＢＬに流れた電流が閾値以上であるか否かを判定することにより、各メモリセルＭＣから読み出されたデータが論理レベル０及び１のいずれに該当するのかを決定する。例えば、センスアンプＳＡ０〜ＳＡ２０は、夫々に対応したビット線ＢＬに流れた電流が閾値以上であった場合には論理レベル１、閾値未満であった場合には論理レベル０を示す読出データＲ０〜Ｒ２０を生成して出力する。

【0077】

図７及び図８に示される構成を有する半導体記憶装置１０は、通常のデータ書込及び読出では、８ビット毎に２回に分けて１６ビットのデータを読み書きする。尚、図７及び図８に示す構成からなる半導体記憶装置１０はＥＣＣ機能を備えており、そのＥＣＣコードが５ビットであることから、メモリアレイ２０７における１ワードのビット長は２１ビットとなる。よって、通常のデータ書込動作時には、互いに隣接する一対のプレート線ＰＬとワード線ＷＬとの間において各ビット線ＢＬ１〜ＢＬ２０に接続されている２１個のメモリセルＭＣ（以下、メモリセルＭＣ０〜ＭＣ２０と称する）のうちのＭＣ０〜ＭＣ１５に１６ビットのデータが書き込まれ、ＭＣ１６〜ＭＣ２０に５ビットのＥＣＣコードが書き込まれる。

【0078】

一方、通常のデータ読出時には、メモリアレイ２０７のメモリセルＭＣ０〜ＭＣ２０から、１６ビット分のデータと５ビット分のＥＣＣコードとが同時に読み出される。そして、１６ビット分のデータがデータＤ０〜Ｄ７にて８ビット毎に２分割にて外部に出力される。この際、通常のデータ読出時には、５ビット分のＥＣＣコードは外部には出力されない。

【0079】

以下に、図７及び図８に示す半導体記憶装置１０に対して良品及び不良品の判定を行うテスト動作について説明する。かかるテストでは、図２に示すように、テスタ２０をテスト対象となる半導体記憶装置１０に接続する。また、当該テストでは、１６ビットのデータが格納される第１及び大２領域（ＭＣ０〜ＭＣ１５）のみならず、５ビットのＥＣＣコードが格納される第３領域（ＭＣ１６〜ＭＣ２０）をもテスト対象とする。この際、半導体記憶装置１０にて外部アクセスが可能なデータビット長は、１ワードのビット長（２１ビット）よりも少ない８ビットである。そこで、当該テストでは、１ワードあたり、第１領域（ＭＣ０〜ＭＣ７）をテストする第１領域テスト、第２領域（ＭＣ８〜ＭＣ１５）をテストする第２領域テスト、及び第３領域（ＭＣ１６〜ＭＣ２０）をテストする第３領域テストを順に実行する。尚、以下の説明では、メモリアレイ２０７の例えばワード線ＷＬ０に接続されている１ワード分のメモリセルＭＣ０〜ＭＣ２０に対してテストを実行するものとする。

【0080】

［第１領域テスト］
図９は、第１領域テストでのテスト動作を示すタイムチャートである。

【0081】

第１領域テストでは、先ず、テスタ２０は、テスト信号ＴＥＳＴを半導体記憶装置１０に供給すると共に、図９に示すテスト工程ＣＱ１にて、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４、及び３ビットのダミーデータ［０００］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。当該テスト工程ＣＱ１において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ２を書込ドライバ２０６に供給する。また、当該テスト工程ＣＱ１では、制御部２００は、図９に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ、ＥＮ０及びＥＮ１を書込ドライバ２０３、２０４及び２０５に供給する。

【0082】

これにより、テスト工程ＣＱ１では、テスタ２０から供給された８ビットのダミーデータ［００００００００］が図１０（ａ）に示すように、メモリアレイ２０７の第２領域（ＭＣ８〜ＭＣ１５）に書き込まれる。つまり、テスト工程ＣＱ１では、第１領域テストにおいてテスト対象外となる第２領域に属するメモリセルＭＣ８〜ＭＣ１５に、ダミーデータ［００００００００］が書き込まれるのである。

【0083】

次に、図９に示すテスト工程ＣＱ２において、テスタ２０は、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４を半導体記憶装置１０に供給する。当該テスト工程ＣＱ２において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＰを書込ドライバ２０３に供給する。また、当該テスト工程ＣＱ２では、制御部２００は、図９に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０、ＥＮ１及びＥＮ２を書込ドライバ２０４、２０５及び２０６に供給する。

【0084】

これにより、テスト工程ＣＱ２では、テスタ２０から供給された５ビットのダミーデータ［０００００］が図１０（ａ）に示すように、メモリアレイ２０７の第３領域（ＭＣ１６〜ＭＣ２０）に書き込まれる。つまり、テスト工程ＣＱ２では、第１領域テストにおいてテスト対象外となる第３領域に属するメモリセルＭＣ１６〜ＭＣ２０に、ダミーデータ［０００００］が書き込まれるのである。

【0085】

次に、図９に示すテスト工程ＣＱ３において、テスタ２０は、５ビットのテストデータ［ＸＸＸＸＸ］を表すデータＤ０〜Ｄ４、及び３ビットのテストデータ［ＸＸＸ］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。尚、テストデータ［ＸＸＸＸＸ］は例えば［０１０１０］又は［１０１０１］等の５ビットデータであり、［ＸＸＸ］は、例えば［０１０］又は［１０１］等の３ビットデータである。当該テスト工程ＣＱ３において、制御部２００は、図９に示すように、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ０及びＥＮ１を書込ドライバ２０４及び２０５に供給すると共に、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ及びＥＮ２を書込ドライバ２０３及び２０６に供給する。

【0086】

これにより、テスト工程ＣＱ３では、テスタ２０から供給された８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］が図１０（ａ）に示すように、メモリアレイ２０７の第１領域（ＭＣ０〜ＭＣ７）に書き込まれる。つまり、テスト工程ＣＱ３では、第１領域テストにおいてテスト対象となる第１領域に属するメモリセルＭＣ０〜ＭＣ７に、テストデータ［ＸＸＸＸＸＸＸＸ］が書き込まれるのである。

【0087】

次に、図９に示すテスト工程ＣＱ４において、プレート線ＰＬ０に供給された選択パルス電圧に応じて、メモリアレイ２０７が、プレート線ＰＬ０に接続されているメモリセルＭＣ０〜ＭＣ２０から、図１０（ａ）に示す８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］と、１３ビットのダミーデータ［０００００００００００００］とからなる合計２１ビットの読出データＲ０〜Ｒ２０を出力する。

【0088】

ここで、第１領域テストでは、１ワード分のメモリセルＭＣ０〜ＭＣ２０のうちの第１領域に属するＭＣ０〜ＭＣ７をテスト対象、第３領域に属するＭＣ８〜ＭＣ１５及び第３領域に属するＭＣ１６〜ＭＣ２０をテスト対象外としている。よって、第１領域テストにおけるテスト工程ＣＱ４では、図１０（ａ）に示すように、メモリセルＭＣ０〜ＭＣ２０のうちのＭＣ０〜ＭＣ７に格納されている８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］がデータＤＯ〜Ｄ７として、テスタ２０に供給される。テスタ２０は、データＤＯ〜Ｄ７によって表される内容、すなわちテスト対象となっているメモリセルＭＣ０〜ＭＣ７から読み出された内容と、期待値としてのテストデータ［ＸＸＸＸＸＸＸＸ］とを比較し、両者が不一致である場合にこの半導体記憶装置１０を不良品であると判定する。

【0089】

［第２領域テスト］
図１１は、第２領域テストでのテスト動作を示すタイムチャートである。

【0090】

第２領域テストでは、先ず、テスタ２０は、テスト信号ＴＥＳＴを半導体記憶装置１０に供給すると共に、図１１に示すテスト工程ＣＱ５にて、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４、及び３ビットのダミーデータ［０００］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。当該テスト工程ＣＱ５において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ０及びＥＮ１を書込ドライバ２０４及び２０５に供給する。また、当該テスト工程ＣＱ５では、制御部２００は、図１１に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ及びＥＮ２を書込ドライバ２０３及び２０６に供給する。

【0091】

これにより、テスト工程ＣＱ５では、テスタ２０から供給された８ビットのダミーデータ［００００００００］が図１０（ｂ）に示すように、メモリアレイ２０７の第１領域（ＭＣ０〜ＭＣ７）に書き込まれる。つまり、テスト工程ＣＱ５では、第２領域テストにおいてテスト対象外となる第１領域に属するメモリセルＭＣ０〜ＭＣ７に、ダミーデータ［００００００００］が書き込まれるのである。

【0092】

次に、図１１に示すテスト工程ＣＱ６において、テスタ２０は、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４を半導体記憶装置１０に供給する。当該テスト工程ＣＱ６において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＰを書込ドライバ２０３に供給する。また、当該テスト工程ＣＱ６では、制御部２００は、図１１に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０、ＥＮ１及びＥＮ２を書込ドライバ２０４、２０５及び２０６に供給する。

【0093】

これにより、テスト工程ＣＱ６では、テスタ２０から供給された５ビットのダミーデータ［０００００］が図１０（ｂ）に示すように、メモリアレイ２０７の第３領域（ＭＣ１６〜ＭＣ２０）に書き込まれる。つまり、テスト工程ＣＱ６では、第２領域テストにおいてテスト対象外となる第３領域に属するメモリセルＭＣ１６〜ＭＣ２０に、ダミーデータ［０００００］が書き込まれるのである。

【0094】

次に、図１１に示すテスト工程ＣＱ７において、テスタ２０は、５ビットのテストデータ［ＸＸＸＸＸ］を表すデータＤ０〜Ｄ４、及び３ビットのテストデータ［ＸＸＸ］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。尚、テストデータ［ＸＸＸＸＸ］は例えば［０１０１０］又は［１０１０１］等の５ビットデータであり、［ＸＸＸ］は、例えば［０１０］又は［１０１］等の３ビットデータである。当該テスト工程ＣＱ７において、制御部２００は、図１１に示すように、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ２を書込ドライバ２０６に供給すると共に、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０、ＥＮ１及びＥＰを書込ドライバ２０４、２０５及び２０３に供給する。

【0095】

これにより、テスト工程ＣＱ７では、テスタ２０から供給された８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］が図１０（ｂ）に示すように、メモリアレイ２０７の第２領域（ＭＣ８〜ＭＣ１５）に書き込まれる。つまり、テスト工程ＣＱ７では、第２領域テストにおいてテスト対象となる第２領域に属するメモリセルＭＣ８〜ＭＣ１５に、テストデータ［ＸＸＸＸＸＸＸＸ］が書き込まれるのである。

【0096】

次に、図１１に示すテスト工程ＣＱ８において、プレート線ＰＬ０に供給された選択パルス電圧に応じて、メモリアレイ２０７が、プレート線ＰＬ０に接続されているメモリセルＭＣ０〜ＭＣ２０から、図１０（ｂ）に示す８ビットのダミーデータ［００００００００］と、８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］と、５ビットのダミーデータ［０００００］とからなる合計２１ビットの読出データＲ０〜Ｒ２０を出力する。

【0097】

ここで、第２領域テストでは、１ワード分のメモリセルＭＣ０〜ＭＣ２０のうちの第２領域に属するＭＣ８〜ＭＣ１５をテスト対象、第１領域に属するＭＣ０〜ＭＣ７及び第３領域に属するＭＣ１６〜ＭＣ２０をテスト対象外としている。よって、第２領域テストにおけるテスト工程ＣＱ８では、図１０（ｂ）に示すように、メモリセルＭＣ０〜ＭＣ２０のうちのＭＣ８〜ＭＣ１５に格納されている８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］がデータＤＯ〜Ｄ７として、テスタ２０に供給される。テスタ２０は、データＤＯ〜Ｄ７によって表される内容、すなわちテスト対象となっているメモリセルＭＣ８〜ＭＣ１５から読み出された内容と、期待値としてのテストデータ［ＸＸＸＸＸＸＸＸ］とを比較し、両者が不一致である場合にこの半導体記憶装置１０を不良品であると判定する。

【0098】

［第３領域テスト］
図１２は、第３領域テストでのテスト動作を示すタイムチャートである。

【0099】

第３領域テストでは、先ず、テスタ２０は、テスト信号ＴＥＳＴを半導体記憶装置１０に供給すると共に、図１２に示すテスト工程ＣＱ９にて、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４を半導体記憶装置１０に供給する。当該テスト工程ＣＱ９において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ０を書込ドライバ２０４に供給する。また、当該テスト工程ＣＱ９では、制御部２００は、図１２に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ、ＥＮ１及びＥＮ２を書込ドライバ２０３、２０５及び２０６に供給する。

【0100】

これにより、テスト工程ＣＱ９では、テスタ２０から供給された５ビットのダミーデータ［０００００］が図１０（ｃ）に示すように、メモリアレイ２０７の第１領域に属するメモリセルＭＣ０〜ＭＣ４に書き込まれる。つまり、テスト工程ＣＱ９では、第３領域テストにおいてテスト対象外となる第１領域に属するメモリセルＭＣ０〜ＭＣ４に、ダミーデータ［０００００］が書き込まれるのである。

【0101】

次に、図１２に示すテスト工程ＣＱ１０において、テスタ２０は、５ビットのダミーデータ［０００００］を表すデータＤ０〜Ｄ４、及び３ビットのダミーデータ［０００］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。当該テスト工程ＣＱ１０において、制御部２００は、書込イネーブルを示す論理レベル１のイネーブル信号ＥＮ２を書込ドライバ２０６に供給する。また、当該テスト工程ＣＱ１０では、制御部２００は、図１２に示すように、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＰ、ＥＮ０及びＥＮ１を書込ドライバ２０４及び２０５に供給する。

【0102】

これにより、テスト工程ＣＱ１０では、テスタ２０から供給された８ビットのダミーデータ［００００００００］が図１０（ｃ）に示すように、メモリアレイ２０７の第２領域（ＭＣ８〜ＭＣ１５）に書き込まれる。つまり、テスト工程ＣＱ１０では、第２領域テストにおいてテスト対象外となる第２領域に属するメモリセルＭＣ８〜ＭＣ１５に、ダミーデータ［００００００００］が書き込まれるのである。

【0103】

次に、図１２に示すテスト工程ＣＱ１１において、テスタ２０は、５ビットのテストデータ［ＸＸＸＸＸ］を表すデータＤ０〜Ｄ４、及び３ビットのテストデータ［ＸＸＸ］を表すデータＤ５〜Ｄ７を半導体記憶装置１０に供給する。尚、テストデータ［ＸＸＸＸＸ］は例えば［０１０１０］又は［１０１０１］等の５ビットデータであり、［ＸＸＸ］は、例えば［０１０］又は［１０１］等の３ビットデータである。当該テスト工程ＣＱ１１において、制御部２００は、図１２に示すように、書込イネーブルを示す論理レベル１のイネーブル信号ＥＰ及びＥＮ１を書込ドライバ２０３及び２０５に供給すると共に、書込ディスエーブルを示す論理レベル０のイネーブル信号ＥＮ０及びＥＮ２を書込ドライバ２０４及び２０６に供給する。

【0104】

これにより、テスト工程ＣＱ１１では、テスタ２０から供給された８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］のうちの上位３ビットが図１０（ｃ）に示すように、メモリアレイ２０７の第１領域に属するメモリセルＭＣ５〜ＭＣ７に書き込まれる。更に、テスト工程ＣＱ１１では、テスタ２０から供給された８ビットのテストデータ［ＸＸＸＸＸＸＸＸ］のうちの下位５ビットが図１０（ｃ）に示すように、メモリアレイ２０７の第３領域（ＭＣ１６〜ＭＣ２０）に書き込まれる。つまり、テスト工程ＣＱ１１では、第３領域テストにおいてテスト対象となる第３領域に属するメモリセルＭＣ１６〜ＭＣ２０に、５ビットのテストデータ［ＸＸＸＸＸ］が書き込まれるのである。

【0105】

次に、図１２に示すテスト工程ＣＱ１２において、プレート線ＰＬ０に供給された選択パルス電圧に応じて、メモリアレイ２０７が、プレート線ＰＬ０に接続されているメモリセルＭＣ０〜ＭＣ２０から、図１０（ｃ）に示す４ビットのダミーデータ［００００］と、３ビットのテストデータ[ＸＸＸ]と、８ビットのダミーデータ［００００００００］と、５ビットのテストデータ［ＸＸＸＸＸ］とからなる合計２１ビットの読出データＲ０〜Ｒ２０を出力する。

【0106】

ここで、第３領域テストでは、１ワード分のメモリセルＭＣ０〜ＭＣ２０のうちの第１及び第２領域に属するＭＣ０〜ＭＣ１５をテスト対象外、第３領域に属するＭＣ１６〜ＭＣ２０をテスト対象としている。よって、第３領域テストにおけるテスト工程ＣＱ１２では、図１０（ｃ）に示すように、メモリセルＭＣ０〜ＭＣ２０のうちのＭＣ１６〜ＭＣ２０に格納されている５ビットのテストデータ［ＸＸＸＸＸ］がデータＤＯ〜Ｄ７として、テスタ２０に供給される。テスタ２０は、データＤＯ〜Ｄ７によって表される内容、すなわちテスト対象となっているメモリセルＭＣ１６〜ＭＣ２０から読み出された内容と、期待値としてのテストデータ［ＸＸＸＸＸ］とを比較し、両者が不一致である場合にこの半導体記憶装置１０を不良品であると判定する。

【0107】

上記したように、図７に示す半導体記憶装置１０に対する製品出荷時のテストでは、テスタ２０が、１ワード毎に、１つのワード線（ＷＬ）に接続されているメモリセルＭＣ０〜ＭＣ２０に書き込んだ２１ビットのデータ（５ビットのＥＣＣコードを含む）を、８ビット（Ｄ０〜Ｄ７）単位で取り込むことにより、良否判定を行うようにしている。

【0108】

ここで、上記した第１〜第３領域テストでは、図１０（ａ）〜図１０（ｃ）に示すように、１つのワード線（プレート線）に接続されているメモリセルＭＣの数（２１個）から、外部アクセス可能なビット数（８ビット）を減算した数（１３個）のメモリセル、つまりテスト対象外となるメモリセルＭＣ各々に、固定ビットパターンを有するダミーデータとしてデータ値［０］を書き込むようにしている。つまり、テスト対象外となる１３個のメモリセルＭＣに対して常に、固定ビットパターンを有するダミーデータを書き込んでおくことにより、これら１３個のメモリセルＭＣの強誘電体キャパシタに蓄積される総容量を一定にしたのである。

【0109】

これにより、データ読出時において、ビット線ＢＬの電位が上昇を開始してから所望の電位に到るまでの電位推移特性が固定化されるので、半導体記憶装置１０に対して信頼性の高いテストを実施することが可能となる。

【0110】

更に、第１〜第３領域テストでは、最初のテスト工程（ＣＱ１、ＣＱ５、ＣＱ９）と次のテスト工程（ＣＱ２、ＣＱ６、ＣＱ１０）にてテスト対象外となるメモリセルＭＣ群に対してゼロ書込を施してから、次のテスト工程（ＣＱ３、ＣＱ７、ＣＱ１１）で、テスト対象となるメモリセルＭＣ群にテストデータ[Ｘ]を書き込むようにしている。

【0111】

これにより、テスト対象外となるメモリセルＭＣの強誘電体キャパシタＣに対するゼロ書込に伴い、テスト対象となるメモリセルＭＣの強誘電体キャパシタＣに容量変化が生じてしまっても、引き続き、テスト対象となるメモリセルＭＣの強誘電体キャパシタＣにはテストデータ[Ｘ]が書き込まれる。よって、このような強誘電体キャパシタＣの容量変化に伴うテストデータの書き込み不良が防止される。

【0112】

また、図７に示す半導体記憶装置１０では、上記した第１〜第３領域テストを実現する為に、夫々個別にイネーブル状態に設定することが可能な書込ドライバ２０３〜２０６を設けるようにしている。これにより、書込ドライバ２０３〜２０６のうちでゼロ書込の対象となるメモリセルＭＣに対応した書込ドライバだけをイネーブル状態に設定し、他の書込ドライバをディスエーブル状態に設定することが可能となる。

【0113】

尚、上記実施例では、テスト対象とする半導体記憶装置１０として、外部アクセス可能なビット長が８ビットであるものを採用しているが、外部アクセス可能なビット長は８ビットに限定されない。

【0114】

また、上記実施例においては、メモリセルに書き込むダミーデータとして、全ビットが論理レベル０となるビットパターンを有するものを用いているが、かかるビットパターンに限定されない。例えば、全ビットが論理レベル１となるビットパターンをダミーデータとして採用しても良く、或いは［１０１０・・・］又は［０１０１・・・］等の各種の固定ビットパターンを有するダミーデータを採用しても良いのである。要するに、テスト対象外となるメモリセルＭＣ各々に書き込むダミーデータが固定ビットパターンを有するものであれば、テスト対象外となるメモリセルＭＣ群内において論理レベル０（又は論理レベル１）が書き込まれるメモリセルＭＣの数は常に固定となる。よって、当該テスト対象外となるメモリセルＭＣ各々における強誘電体キャパシタＣの総容量が一定化するので、データ読出時におけるビット線の電位推移特性を固定化することが可能となる。

【0115】

要するに、本発明においては、各ワード線（ＷＬ）にｎ（ｎは２以上の整数）ビットのデータを格納する為のｎ個のメモリセル（ＭＣ）が接続されており、ｍ（ｍはｎより小なる自然数）ビット単位で外部アクセスが為される半導体記憶装置（１０）を、以下の第１〜第３テスト工程によってテストするものであれば良いのである。つまり、第１テスト工程（CY1,CY4,CQ1,CQ2,CQ5,CQ6,CQ9,CQ10）では、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータを上記したｎ個のメモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込む。第２テスト工程（CY2,CY5,CQ3,CQ7,CQ11）では、ｍビットのテストデータをｎ個のメモリセルのうちのｍ個のメモリセルに書き込む。そして、第３テスト工程（CY3,CY6,CQ4,CQ8,CQ12）では、ｎ個のメモリセルの各々から同時にデータ読出を行って得られたｎビットのデータ中からｍビットのテストデータのみを半導体記憶装置の外部に出力させるのである。

【0116】

この際、図１に示す半導体記憶装置に対するテストでは、ｎ個のメモリセルを、第１領域に属するｍ個のメモリセル（MC0〜MC7）と、第１領域とは異なる第２領域に属する（ｎ−ｍ）個のメモリセル（MC8〜MC11）とに区分する。ここで、第１テスト工程（CY1,CY4）において、第２領域中の全てのメモリセル（MC8〜MC11）、又は第１領域中の（ｎ−ｍ）個のメモリセル（MC0〜MC3）にだけダミーデータを書き込む。そして、第２テスト工程（CY2,CY5）では、第１領域中の全てのメモリセル（MC0〜MC7）、又は第１領域中の（２・ｍ−ｎ）個のメモリセル（MC0〜MC3）及び第２領域中の全てのメモリセル（MC8〜MC11）にテストデータを書き込むのである。

【0117】

一方、図７に示す半導体記憶装置に対するテストでは、ｎ個のメモリセルを、第１領域に属するｍ個のメモリセル（MC0〜MC7）と、第１領域とは異なる第２領域に属するｍ個のメモリセル（MC8〜MC15）と、第１及び第２領域とは異なる第３領域に属する（ｎ−２・ｍ）個のメモリセル（MC16〜MC20）とに区分けする。ここで、第１テスト工程（CQ1,CQ2,CQ5,CQ6,CQ9,CQ10）において、第２及び第３領域の全てのメモリセル（MC8〜MC20）、又は第１及び第３領域の全てのメモリセル（MC0〜MC7,MC16〜MC20）、或いは第１領域中の（ｎ−２・ｍ）個のメモリセル（MC0〜MC4）及び第２領域の全てのメモリセル（MC8〜MC15）にだけダミーデータを書き込む。そして、第２テスト工程（CQ3,CQ7,CQ11）では、第１領域の全てのメモリセル（MC0〜MC7）、又は第２領域の全てのメモリセル（MC8〜MC15）、或いは第１領域中の（３・ｍ−ｎ）個のメモリセル（MC5〜MC7）及び第３領域の全てのメモリセル（MC16〜MC20）にだけテストデータを書き込む。

【0118】

また、テスト対象となる半導体記憶装置１０としては、図１又は図７に示される構成に限定されない。

【0119】

要するに、半導体記憶装置（１０）としては、ｎ本のビット線（ＢＬ）と、ビット線の各々に接続されており且つ夫々がプレート線（ＰＬ）及びワード線（ＷＬ）に共通に接続されているｎ個のメモリセル（ＭＣ）と、を含み、当該ｎ個のメモリセルに対してｍビット単位で外部からデータの書込及び読出アクセスが為されるものであれば良いのである。この際、ｎ本のビット線は、第１〜第Ｎ（Ｎは３以上の整数）のビット線群（BL０〜BL3,BL4〜BL7,BL8〜BL11又はBL０〜BL4,BL5〜BL7,BL8〜BL15,BL16〜BL20）に区分けされており、当該半導体記憶装置には、第１〜第Ｎのビット線群に夫々対応して第１〜第Ｎの書込ドライバ(103〜105又は203〜206)が設けられている。第１〜第Ｎの書込ドライバは、夫々個別にイネーブル状態又はディスエーブル状態に設定され、イネーブル状態に設定された場合にだけ夫々に対応したビット線群に書込電圧を印加する。更に、当該半導体記憶装置には、以下の動作を行う制御部（１００）が設けられている。当該制御部は、先ず、テスト信号（ＴＥＳＴ）に応じて、所定の固定ビットパターンを有する（ｎ−ｍ）ビットのダミーデータに対応した書込電圧をｎ個のメモリセルのうちの（ｎ−ｍ）個のメモリセルに書き込ませる為に第１〜第Ｎの書込ドライバのうちの少なくとも１の書込ドライバをイネーブル状態に設定する。次に、制御部は、ｍビットのテストデータをｎ個のメモリセルのうちのｍ個のメモリセルに書き込ませる為に第１〜第Ｎの書込ドライバのうちの上記した少なくとも１の書込ドライバを除く他の書込ドライバをイネーブル状態に設定するのである。

【符号の説明】

【0120】

１０ 半導体記憶装置
２０ テスタ
１００ 制御部
１０６ メモリアレイ
１０３〜１０５ 書込ドライバ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】