特開 2016-164942 半導体装置の製造方法および半導体積層構造物

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-164942(P2016-164942A)

(43)【公開日】2016年9月8日

(54)【発明の名称】半導体装置の製造方法および半導体積層構造物

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20160815BHJP

   H01L 21/768 20060101ALI20160815BHJP

   H01L 23/522 20060101ALI20160815BHJP

   H01L 29/786 20060101ALI20160815BHJP

   H01L 21/336 20060101ALI20160815BHJP

   H01L 27/12 20060101ALI20160815BHJP

   H01L 21/822 20060101ALI20160815BHJP

   H01L 27/04 20060101ALI20160815BHJP

   H01L 21/301 20060101ALI20160815BHJP

【ＦＩ】

   H01L21/88 S

   H01L29/78 623A

   H01L29/78 626C

   H01L29/78 627Z

   H01L27/12 Z

   H01L27/04 H

   H01L21/78 F

   H01L21/78 L

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2015-45133(P2015-45133)

(22)【出願日】2015年3月6日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】小松原 弘毅

【テーマコード（参考）】

5F033

5F038

5F063

5F110

【Ｆターム（参考）】

5F033GG03

5F033HH08

5F033JJ19

5F033KK01

5F033KK08

5F033KK25

5F033KK27

5F033KK28

5F033KK29

5F033NN08

5F033PP06

5F033PP17

5F033QQ08

5F033QQ09

5F033QQ38

5F033QQ48

5F033QQ70

5F033QQ82

5F033RR04

5F033SS02

5F033VV01

5F033XX00

5F038BH13

5F038CA13

5F038CD18

5F038EZ06

5F038EZ14

5F038EZ15

5F038EZ16

5F038EZ19

5F038EZ20

5F063AA08

5F063BA13

5F063BA23

5F063CA01

5F063CA04

5F063CC10

5F110AA21

5F110DD05

5F110DD13

5F110HL04

5F110HL14

5F110HL23

5F110HL24

5F110HL27

5F110NN02

5F110NN03

(57)【要約】

【課題】イオン化スパッタ等の半導体層への電荷照射を伴う手法を用いた配線形成工程において、チップサイズの増大を伴うことなく半導体層への電荷の蓄積を抑制する。
【解決手段】基板層、基板層の上に設けられた第１の絶縁体層、および第１の絶縁体層の上に設けられた半導体層を含む半導体基板を準備する。半導体層の表面に第２の絶縁体層を形成する。スクライブラインによって画定される半導体基板のデバイス領域において、第２の絶縁体層を貫通して半導体層に達する導電性を有する第１のコンタクトを形成する。半導体基板のスクライブラインに対応する領域において、第２の絶縁体層を貫通して基板層に達する導電性を有する第２のコンタクトを形成する。第２の絶縁体層の表面に第１のコンタクトおよび第２のコンタクトに電気的に接続された第１の配線を形成する。
【選択図】図３

【特許請求の範囲】

【請求項1】

基板層、前記基板層の上に設けられた第１の絶縁体層、および前記第１の絶縁体層の上に設けられた半導体層を含む半導体基板を準備する工程と、
前記半導体層の表面に第２の絶縁体層を形成する工程と、
スクライブラインによって画定される前記半導体基板のデバイス領域において、前記第２の絶縁体層を貫通して前記半導体層に達する導電性を有する第１のコンタクトを形成する工程と、
前記半導体基板の前記スクライブラインに対応する領域において、前記第２の絶縁体層を貫通して前記基板層に達する導電性を有する第２のコンタクトを形成する工程と、
前記第２の絶縁体層の表面に前記第１のコンタクトおよび前記第２のコンタクトに電気的に接続された第１の配線を形成する工程と、
を含む半導体装置の製造方法。

【請求項2】

前記第１の配線を、前記第１のコンタクトに接続された部分と前記第２のコンタクトに接続された部分とに分離する工程を更に含む、
請求項１に記載の製造方法。

【請求項3】

前記第１の配線の、前記第１のコンタクトに接続された部分と前記第２のコンタクトに接続された部分との分離を、前記第１の配線のパターニングとともに行う
請求項２に記載の製造方法。

【請求項4】

前記第１の配線を形成した後に、前記第２のコンタクトを除去しつつ前記半導体基板を前記スクライブラインに沿って切断する工程を更に含む
請求項１から請求項３のいずれか１項に記載の製造方法。

【請求項5】

第２の絶縁体層を形成する前に、前記半導体基板の前記スクライブラインに対応する領域において、前記半導体層および前記第１の絶縁体層を除去して前記基板層を露出させる工程および前記基板層の露出部に合金層を形成する工程を更に含み、
前記第２のコンタクトを前記合金層に接続させる
請求項１から請求項４のいずれか１項に記載の製造方法。

【請求項6】

前記第１の配線を覆う第３の絶縁体層を形成する工程と、
前記半導体基板の前記デバイス領域において、前記第３の絶縁体層を貫通して前記第１の配線の、前記第１のコンタクトに接続された部分に達する導電性を有する第１のビアを形成する工程と、
前記半導体基板の前記スクライブラインに対応する領域において、前記第３の絶縁体層を貫通して前記第１の配線の、前記第２のコンタクトに接続された部分に達する導電性を有する第２のビアを形成する工程と、
前記第３の絶縁体層の表面に前記第１のビアおよび前記第２のビアに電気的に接続された第２の配線を形成する工程と、
を更に含む請求項２に記載の製造方法。

【請求項7】

基板層、前記基板層の上に設けられた第１の絶縁体層、および前記第１の絶縁体層の上に設けられた半導体層を含み、スクライブラインによって画定されたデバイス領域を有する半導体基板と、
前記半導体層の表面に設けられた第２の絶縁体層と、
前記半導体基板の前記デバイス領域において、前記第２の絶縁体層を貫通して前記半導体層に達する導電性を有する第１のコンタクトと、
前記半導体基板の前記スクライブラインに対応する領域において、前記第２の絶縁体層を貫通して前記基板層に達する導電性を有する第２のコンタクトと、
前記第２の絶縁体層の表面に設けられ、前記第１のコンタクトおよび前記第２のコンタクトに電気的に接続された第１の配線と、
を含む半導体積層構造物。

【請求項8】

前記半導体基板の前記スクライブラインに対応する領域において、前記基板層の表面に設けられた合金層を更に含み、
前記第２のコンタクトは、前記合金層に接続されている
請求項７に記載の半導体積層構造物。

【請求項9】

前記第１の配線は、前記第１のコンタクトに接続された部分と、前記第２のコンタクトに接続された部分とに分離されている、
請求項７または請求項８に記載の半導体積層構造物。

【請求項10】

前記第１の配線を覆う第３の絶縁体層と、
前記半導体基板の前記デバイス領域において、前記第３の絶縁体層を貫通して前記第１の配線の、前記第１のコンタクトに接続された部分に達する導電性を有する第１のビアと、
前記半導体基板の前記スクライブラインに対応する領域において、前記第３の絶縁体層を貫通して前記第１の配線の、前記第２のコンタクトに接続された部分に達する導電性を有する第２のビアと、
前記第３の絶縁体層の表面に設けられ、前記第１のビアおよび前記第２のビアに電気的に接続された第２の配線と、
を更に含む請求項９に記載の半導体積層構造物。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法および半導体積層構造物に関する。

【背景技術】

【0002】

ＳＯＩ（Silicon On Insulator）基板は、基板層と、その上に形成される半導体層とが埋め込み酸化膜層（ＢＯＸ（Buried Oxide）層ともいう）によって絶縁分離された構造を有する。ＳＯＩ基板によれば、半導体層に形成される素子間の絶縁分離を容易に行うことが可能となる。

【0003】

しかしながら、ＳＯＩデバイスにおいては、半導体層が基板層から絶縁分離されていることから、製造工程において実施されるプラズマ処理等によって半導体層に電荷が蓄積されやすく、この電化によって生ずる電界によって半導体層の表面に形成されるゲート酸化膜が劣化してしまうおそれがある。ＳＯＩ基板の半導体層における電荷蓄積を抑制する技術として、例えば以下のものが知られている。

【0004】

例えば、特許文献１には、ＳＯＩ基板の半導体層の上に絶縁体層およびマスク層を形成し、マスク層を介したドライエッチングにより、ＳＯＩ基板の基板層に達する第１のコンタクトホールおよびＳＯＩ基板の半導体層に達する第２のコンタクトホールを形成するとともに、ドライエッチングによって生ずる導電性を有する生成物を第１および第２のコンタクトホールの内壁面およびマスク層の表面に堆積させて半導体層と基板層とを電気的に接続することが記載されている。

【0005】

また、特許文献２には、チップ領域を分離するスクライブラインにおいて、プラズマを利用した処理によって埋め込み酸化膜下の半導体基板の表面を露出させることにより、プラズマにより発生するチャージアップ電荷を半導体基板に逃がすことが記載されている。

【0006】

また、特許文献３には、ＳＯＩ基板の半導体層にトランジスタと素子分離領域とを形成し、これらを絶縁膜で覆い、絶縁膜、素子分離領域及びＳＯＩ基板の埋め込み酸化膜層を貫通してＳＯＩ基板の基板層を露出する第１開口部を形成し、トランジスタに電気的に接続される配線と、この配線に接続されかつ第１開口部を介してＳＯＩ基板の基板層と電気的に接続されるダミー配線とを、絶縁膜上に形成することが記載されている。引用文献３には、配線パターン形成工程において配線に電荷が入り込んだとしても、これらの電荷はダミー配線を介してＳＯＩ基板の基板層に逃がすことができる旨が記載されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１３−１９１６７６号公報

【特許文献2】特開平９−６３９９４号公報

【特許文献3】特開２００５−５５７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

半導体装置の配線を構成する金属膜の形成手法として、イオン化スパッタ（IMP: Ionized metal Plasma）法が知られている。イオン化スパッタ法は、ターゲットから飛散するスパッタ粒子をイオン化し、基板にバイアス電圧を印加することでイオン化したスパッタ粒子を基板に対し垂直に引き込む手法である。イオン化スパッタ法によれば、配線を形成するスパッタ粒子は、電荷を帯びているので、ＳＯＩ基板の半導体層における電荷蓄積を抑制するための措置が必要となる。

【0009】

上記の特許文献１および２に記載の手法は、配線を形成する際の半導体層における電荷蓄積を抑制し得るものではない。また、特許文献３に記載の手法によれば、ＳＯＩ基板の基板層に電荷を逃がすための領域を半導体チップ内に形成する必要があることから、半導体チップのサイズが増大するというデメリットがある。

【0010】

本発明は、上記した点に鑑みてなされたものであり、イオン化スパッタ等の半導体層への電荷照射を伴う処理を含む配線形成工程において、チップサイズの増大を伴うことなく半導体層への電荷の蓄積を抑制することができる半導体装置の製造方法および半導体積層構造物を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る半導体装置の製造方法は、基板層、前記基板層の上に設けられた第１の絶縁体層、および前記第１の絶縁体層の上に設けられた半導体層を含む半導体基板を準備する工程と、前記半導体層の表面に第２の絶縁体層を形成する工程と、スクライブラインによって画定される前記半導体基板のデバイス領域において、前記第２の絶縁体層を貫通して前記半導体層に達する導電性を有する第１のコンタクトを形成する工程と、前記半導体基板の前記スクライブラインに対応する領域において、前記第２の絶縁体層を貫通して前記基板層に達する導電性を有する第２のコンタクトを形成する工程と、前記第２の絶縁体層の表面に前記第１のコンタクトおよび前記第２のコンタクトに電気的に接続された第１の配線を形成する工程と、を含む。

【0012】

本発明に係る半導体積層構造物は、基板層、前記基板層の上に設けられた第１の絶縁体層、および前記第１の絶縁体層の上に設けられた半導体層を含み、スクライブラインによって画定されたデバイス領域を有する半導体基板と、前記半導体層の表面に設けられた第２の絶縁体層と、前記半導体基板の前記デバイス領域において、前記第２の絶縁体層を貫通して前記半導体層に達する導電性を有する第１のコンタクトと、前記半導体基板の前記スクライブラインに対応する領域において、前記第２の絶縁体層を貫通して前記基板層に達する導電性を有する第２のコンタクトと、前記第２の絶縁体層の表面に設けられ、前記第１のコンタクトおよび前記第２のコンタクトに電気的に接続された第１の配線と、を含む。

【発明の効果】

【0013】

本発明に係る半導体装置の製造方法および半導体積層構造物によれば、イオン化スパッタ等の半導体層への電荷照射を伴う手法を用いた配線形成工程において、チップサイズの増大を伴うことなく半導体層への電荷の蓄積を抑制することが可能となる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図2】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図3】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図4】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図5】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図6】本発明の実施形態に係るＳＯＩ基板の平面図である。

【図7】本発明の実施形態に係るスクライブライン上に設けられるコンタクトの配置を示す平面図である。

【図8】本発明の実施形態に係るスクライブライン上に設けられるコンタクトの配置を示す平面図である。

【図9】本発明の実施形態に係るスクライブライン上に設けられるコンタクトの配置を示す平面図である。

【図10】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図11】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。図１〜図５は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【0016】

はじめに、基板層１１、埋め込み酸化膜層（ＢＯＸ層）１２および半導体層（ＳＯＩ層）１３が積層されて構成されるＳＯＩ基板１０を用意する（図１（ａ））。基板層１１は、例えばシリコン等の半導体材料により構成され得るが、これに限定されるものではなく、導電体材料などによって構成されていてもよい。半導体層１３は、例えばシリコン等の半導体材料により構成され得るが、これに限定されるものではなく、シリコン以外の他の半導体材料により構成されていてもよい。

【0017】

なお、図１〜図５には、スクライブラインＳＬと、スクライブラインＳＬを間に挟んで隣接する２つのデバイス領域Ｄが示されている。図６は、ＳＯＩ基板１０の平面図である。スクライブラインＳＬは、ＳＯＩ基板１０をダイシングによって切断するための切りしろであり、ＳＯＩ基板１０上を格子状に伸長している。デバイス領域Ｄは、スクライブラインＳＬによって画定される矩形形状のチップ領域である。すなわち、ダイシング工程において、スクライブラインＳＬに沿ってＳＯＩ基板１０を切断することで、デバイス領域Ｄが、半導体チップとして切り出される。なお、ＳＯＩ基板１０は本発明における半導体基板の一例である。また、基板層１１は本発明における基板層の一例であり、埋め込み酸化膜層１２は本発明における第１の絶縁体層の一例であり、半導体層１３は本発明における半導体層の一例である。

【0018】

次に、公知のＬＯＣＯＳ（local oxidation of silicon）法、ＳＴＩ（Shallow Trench Isolation）法またはＤＴＩ（Deep Trench Isolation）法などにより、半導体層１３を複数領域に電気的に分離する絶縁分離層１４を形成する。その後、ＳＯＩ基板１０のデバイス領域Ｄにおける半導体層１３にトランジスタ等の半導体素子（図示せず）を形成する（図１（ｂ））。

【0019】

次に、ドライエッチングまたはウェットエッチングにより、スクライブラインＳＬに対応する領域において、ＳＯＩ基板１０の半導体層１３および埋め込み酸化膜層１２を除去し、開口部１５を形成する。すなわち、スクライブラインＳＬに対応する領域において、基板層１１の表面を露出させる（図１（ｃ））。

【0020】

次に、開口部１５の底面において露出した基板層１１の表面に合金層１６を形成する（図２（ａ））。合金層１６は、基板層１１と、基板層１１に接続される後述する基板コンタクト２３との間の接触抵抗を低減させる役割を担う。合金層１６は、例えば、基板層１１の表面をシリサイド化することにより形成することができる。例えば、基板層１１の露出部分にコバルトを堆積し、ＲＴＡ（Rapid Thermal Anneal）処理を実施する。この熱処理により、コバルトとシリコンが反応し、合金層１６が形成される。その後、硫酸過水やアンモニア過水等を用いた洗浄により、未反応のコバルトが除去される。コバルトに代えてモリブテン、タングステン、チタンまたはニッケルなどを用いてもよい。なお、デバイス領域Ｄに形成されたトランジスタ（図示せず）のソース、ドレインおよびゲートの表面に自己整合的に合金層を形成するサリサイド工程において、合金層１６を形成してもよい。合金層１６は、本発明における合金層の一例である。

【0021】

次に、半導体層１３の表面を全体的に覆い且つ開口部１５を埋めるように、絶縁体層２０を形成する（図２（ｂ））。絶縁体層２０は、例えば、シラン（ＳｉＨ_４）ガスと酸素（Ｏ_２）ガスとを材料ガスとして用いたＣＶＤ（Chemical Vapor Deposition）法により半導体層１３の表面を全体的にＳｉＯ_２膜で覆うことにより形成される。なお、絶縁体層２０をＳｉＯ_２以外の他の絶縁体により構成することも可能である。絶縁体層２０は、本発明における第２の絶縁体層の一例である。

【0022】

次に、公知のフォトリソグラフィー技術を用いて絶縁体層２０の表面にレジスト（図示せず）を形成した後、このレジストを介したエッチングにより絶縁体層２０にコンタクトホール２１を形成する。コンタクトホール２１は、デバイス領域Ｄの所定位置に形成されるとともに、スクライブラインＳＬに対応する領域に形成される。デバイス領域Ｄの所定位置に形成されるコンタクトホール２１は、半導体層１３に達しており、スクライブラインＳＬに対応する領域に形成されるコンタクトホール２１は、基板層１１に達している。（図２（ｃ））。

【0023】

次に、絶縁体層２０に形成されたコンタクトホール２１の各々を埋める導電性を有する複数のデバイスコンタクト２２および複数の基板コンタクト２３を形成する（図３（ａ））。デバイス領域Ｄに形成されるデバイスコンタクト２２の各々は、絶縁体層２０を貫通して半導体層１３に達している。すなわち、デバイスコンタクト２２は、半導体層１３に形成されたトランジスタ等の半導体素子（図示せず）に電気的に接続される。一方、スクライブラインＳＬに対応する領域に形成される基板コンタクト２３の各々は、絶縁体層２０を貫通して基板層１１に達している。すなわち、基板コンタクト２３の各々は、合金層１６を介して基板層１１に電気的に接続される。基板層１１の表面に合金層１６が形成されていることにより、基板コンタクト２３と基板層１１との間の接触抵抗を小さくすることができる。デバイスコンタクト２２および基板コンタクト２３の各々の上端面は、絶縁体層２０の表面と略同一面内に延在している。デバイスコンタクト２２および基板コンタクト２３の各々は、例えば、ＣＶＤ法により、タングステン（Ｗ）等の導電体を、コンタクトホール２１の各々を埋めるように絶縁体層２０の表面に堆積させ、その後、絶縁体層２０の表面に堆積した不要な導電体をＣＭＰ（Chemical Mechanical Polishing）またはエッチバックにより除去することにより形成することができる。なお、デバイスコンタクト２２は、本発明における第１のコンタクトの一例であり、基板コンタクト２３は、本発明における第２のコンタクトの一例である。

【0024】

次に、イオン化スパッタ法により、絶縁体層２０の表面に第１の配線層Ｍ１を構成する配線２４を形成する（図３（ｂ））。本工程において、ＳＯＩ基板１０にはバイアス電圧が印加され、配線２４の材料であるイオン化された金属粒子が絶縁体層２０の表面に供給される。配線２４を構成する材料として例えばアルミニウム（Ａｌ）を好適に用いることができるが、これに限定されるものではない。配線２４は、デバイス領域Ｄに形成されたデバイスコンタクト２２の各々に電気的に接続されるとともに、スクライブラインＳＬに対応する領域に形成された基板コンタクト２３の各々に接続される。すなわち、半導体層１３は、デバイスコンタクト２２、配線２４および基板コンタクト２３を介して基板層１１に電気的に接続される。換言すれば、半導体層１３と基板層１１との間に、これらを電気的に接続する導電経路が形成される。これにより、本工程において半導体層１３に注入された電荷は、デバイスコンタクト２２、配線２４および基板コンタクト２３を介して基板層１１に移動することができ、半導体層１３における電荷の蓄積が抑制される。なお、配線２４は、本発明における第１の配線の一例である。

【0025】

次に、公知のフォトリソグラフィー技術を用いて配線２４の表面にレジスト（図示せず）を形成した後、このレジストを介したエッチングにより配線２４のパターニングを行う（図３（ｃ））。本工程において、配線２４のデバイスコンタクト２２に接続された配線部分２４ａと、配線２４の基板コンタクト２３に接続された配線部分２４ｂとを分離する。すなわち、配線２４のパターニングが行われるとともに、半導体層１３と基板層１１との間に形成された導電経路が分離される。

【0026】

次に、配線２４（配線部分２４ａおよび２４ｂ）を覆うように絶縁体層３０を形成する（図４（ａ））。絶縁体層３０は、先に形成された絶縁体層２０と同様の方法によって形成することが可能である。絶縁体層３０は、本発明における第３の絶縁体層の一例である。

【0027】

次に、デバイス領域ＤおよびスクライブラインＳＬに対応する領域において絶縁体層３０にビアホール（図示せず）を形成した後、このビアホールの各々を埋める導電性を有する複数のビア３２および３３を形成する（図４（ｂ））。デバイス領域Ｄに形成されるビア３２の各々は、絶縁体層３０を貫通して配線２４のデバイスコンタクト２２に接続された配線部分２４ａに達している。すなわち、ビア３２は、配線部分２４ａおよびデバイスコンタクト２２を介して半導体層１３に電気的に接続される。一方、スクライブラインＳＬに対応する領域に形成されるビア３３の各々は、絶縁体層３０を貫通して配線２４の基板コンタクト２３に接続された配線部分２４ｂに達している。すなわち、ビア３３は、配線部分２４ｂおよび基板コンタクト２３を介して基板層１１に電気的に接続される。ビア３２および３３は、デバイスコンタクト２２および基板コンタクト２３と同様の方法によって形成することが可能である。なお、ビア３２は、本発明における第１のビアの一例であり、ビア３３は、本発明における第２のビアの一例である。

【0028】

次に、イオン化スパッタ法により、絶縁体層３０の表面に第２の配線層Ｍ２を構成する配線３４を形成する（図４（ｃ））。配線３４は、第１の配線層Ｍ１における配線２４と同様の方法によって形成することが可能である。すなわち、本工程において、ＳＯＩ基板１０にはバイアス電圧が印加され、配線３４の材料であるイオン化された金属粒子が絶縁体層３０の表面に供給される。配線３４は、デバイス領域Ｄに形成されたビア３２の各々に電気的に接続されるとともに、スクライブラインＳＬに対応する領域に形成されたビア３３の各々に接続される。すなわち、半導体層１３は、デバイスコンタクト２２、配線２４（配線部分２４ａ）、ビア３２、配線３４、ビア３３、配線２４（配線部分２４ｂ）および基板コンタクト２３を介して基板層１１に電気的に接続される。換言すれば、半導体層１３と基板層１１との間に、これらを電気的に接続する導電経路が再び形成される。これにより、本工程において半導体層１３に注入された電荷は、デバイスコンタクト２２、配線２４（配線部分２４ａ）、ビア３２、配線３４、ビア３３、配線２４（配線部分２４ｂ）および基板コンタクト２３を介して基板層１１に移動することができ、半導体層１３における電荷の蓄積が抑制される。なお、配線３４は、本発明における第２の配線の一例である。

【0029】

次に、公知のフォトリソグラフィー技術を用いて配線３４の表面にレジスト（図示せず）を形成した後、このレジストを介したエッチングにより配線３４のパターニングを行う（図５（ｂ））。本工程において、配線３４のビア３２に接続された配線部分３４ａと、配線３４のビア３３に接続された配線部分３４ｂとを分離する。すなわち、配線３４のパターニングが行われるとともに、半導体層１３と基板層１１との間に形成された導電経路が分離される。

【0030】

以降、上記と同様の方法により、絶縁体層の形成、ビアの形成、配線の形成および配線のパターニングを繰り返し実施し、複数の配線層を形成する（図５（ｂ））。図５（ｂ）には、配線層Ｍ１〜Ｍ５を有する半導体積層構造物１００の構成が例示されているが、配線層の層数は、適宜変更することが可能である。各配線層Ｍ３〜Ｍ５を構成する配線は、配線２４および３４と同様、イオン化スパッタ法により形成され得る。従って、各配線層Ｍ３〜Ｍ５を構成する配線の形成時に、半導体層１３に電荷が注入され得るが、半導体層１３に注入された電荷は、デバイス領域ＤおよびスクライブラインＳＬに対応する領域に設けられたコンタクトおよびビアを介して基板層１１に移動することができるので、半導体層１３における電荷の蓄積が抑制される。

【0031】

次に、ダイシングブレード２００によって、スクライブラインＳＬに沿ってＳＯＩ基板１０を切断する。これにより、複数のデバイス領域Ｄに対応する複数の半導体チップが個片化される。

【0032】

以上のように、本実施形態に係る半導体装置の製造方法によれば、イオン化スパッタ法を用いた配線形成工程において半導体層１３は、デバイスコンタクト２２、配線および基板コンタクト２３を介して基板層１１に電気的に接続される。これにより、配線形成工程において半導体層１３に注入された電荷を基板層１１に引き抜くことができ、半導体層１３における電荷の蓄積を抑制することが可能となる。また、基板層１１に電気的に接続される基板コンタクト２３は、スクライブラインＳＬに対応する領域に設けられるので、基板コンタクト２３をデバイス領域Ｄに設ける場合と比較して、半導体チップの面積を小さくすることが可能となる。すなわち、本実施形態に係る半導体装置の製造方法によれば、イオン化スパッタ法を用いた配線形成工程において、チップサイズの増大を伴うことなく半導体層への電荷の蓄積を抑制することが可能となる。

【0033】

また、本実施形態に係る半導体装置の製造方法によれば、配線２４のデバイスコンタクト２２に接続された配線部分２４ａと、配線２４の基板コンタクト２３に接続された配線部分２４ｂとを分離する配線分離工程は、配線２４をパターニングするためのエッチング工程において実施されるので、配線分離のための新たな工程の追加が不要である。

【0034】

また、本実施形態に係る半導体装置の製造方法によれば、基板層１１における基板コンタクト２３との接続面には、合金層１６が設けられているので、基板層１１と基板コンタクト２３との間の接触抵抗を低減することができる。これにより、半導体層１３と基板層１１との間に形成される導電経路の抵抗を低減することができ、半導体層１３に注入された電荷を基板層１１に引き抜く効果を促進することが可能となる。

【0035】

図７は、基板層１１に接続される基板コンタクト２３の配置の一例を示す平面図である。図７に示すように、複数の基板コンタクト２３によって構成されるコンタクト群２３Ａが、ＳＯＩ基板１０のスクライブラインＳＬ上に配置され得る。

【0036】

図８は、基板層１１に接続される基板コンタクト２３の配置の他の例を示す平面図である。複数の基板コンタクト２３は、矩形形状を有するデバイス領域Ｄの各辺に沿って均一間隔で設けられていてもよい。これにより、半導体層１３と基板層１１との間に形成される導電経路上の抵抗の大きさの偏りを小さくすることができ、半導体層１３に注入された電荷の基板層１１への引き抜きを、デバイス領域Ｄの全体に亘り略均一に行うことができる。また、複数の基板コンタクト２３は、スクライブラインＳＬの幅方向において、スクライブラインＳＬの中心線Ｃよりもデバイス領域Ｄ寄りに配置されていてもよい。このように、複数の基板コンタクト２３をデバイス領域Ｄに近接して配置することで、半導体層１３と基板層１１との間に形成される導電経路の抵抗を低減することができ、半導体層１３に注入された電荷を基板層１１に引き抜く効果を促進することが可能となる。

【0037】

図９は、基板層１１に接続される基板コンタクト２３の配置の他の例を示す平面図である。複数の基板コンタクト２３は、スクライブラインＳＬに沿って配置され、且つスクライブラインＳＬの幅方向において、中心線Ｃ寄りに配置されていてもよい。このように、複数の基板コンタクト２３を、スクライブラインＳＬの中心線の近傍に配置することにより、ダイシング工程において、基板コンタクト２３を完全に除去することが可能となる。従って、半導体層１３と基板層１１との間に形成される導電経路の切断を、ダイシング工程において行うことが可能となる。

【0038】

図１０（ａ）および図１０（ｂ）は、半導体層１３と基板層１１との間に形成される導電経路の切断を、ダイシング工程において行う場合の製造方法を示す断面図であり、図５（ｂ）および図５（ｃ）に対応する。

【0039】

図１０（ａ）に示すように、基板コンタクト２３並びにビア３３、４３、５３および６３は、スクライブラインＳＬの中心付近に対応する領域に設けられている。配線層Ｍ１〜Ｍ５に設けられた各配線は、基板層１１に電気的に接続されるとともに半導体層１３に電気的に接続されている。すなわち、上記の実施形態においては、各配線層Ｍ１〜Ｍ５における配線をパターニングする際のエッチング処理において半導体層１３と基板層１１との間に形成された導電経路の切断を行っていたが、本実施形態においては、各配線層Ｍ１〜Ｍ５における配線のパターニングが完了した段階において、半導体層１３と基板層１１との間に形成された、これらを電気的に接続する導電経路は残存したままとなっている。

【0040】

図１０（ｂ）に示すように、ダイシング工程において、スクライブラインＳＬに対応する領域に設けられた基板コンタクト２３並びにビア３３、４３、５３および６３を除去しつつ、スクライブラインＳＬに沿ってＳＯＩ基板１０が切断される。これにより、半導体層１３と基板層１１との間に形成された導電経路が切断される。

【0041】

なお、半導体層１３と基板層１１との間に形成された導電経路の切断を、各配線をパターニングする際のエッチング処理において行うとともに、上記したようにダイシング工程において行ってもよい。これにより、エッチング処理が不完全であり、半導体層１３と基板層１１との間に形成された導電経路の切断が適正に行われていない場合でも、その後のダイシング工程において、上記導電経路の切断を確実に行うことが可能となる。

【0042】

また、上記の実施形態においては、スクライブラインＳＬに対応する領域において、基板層１１の表面に合金層１６を形成する場合を例示したが、合金層１６を省略してもよい。この場合、スクライブラインＳＬに対応する領域において、図１（ｃ）に示すような、開口部１５を形成することを要しない。図１１は、合金層１６および開口部１５の形成を省略した場合の構造を示す断面図であり、図３（ｂ）に対応する。図１１に示す構成においても、半導体層１３に注入された電荷を基板層１１に引き抜く効果を得ることが可能である。

【符号の説明】

【0043】

１０ ＳＯＩ基板
１１ 基板層
１２ 埋め込み酸化膜層
１３ 半導体層
１６ 合金層
２０ 絶縁体層
２２ デバイスコンタクト
２３ 基板コンタクト
２４ 配線
１００ 半導体積層構造物
ＳＬ スクライブライン
Ｄ デバイス領域
Ｍ１〜Ｍ５ 配線層

【図6】

【図7】

【図8】

【図9】

【図1】

【図2】

【図3】

【図4】

【図5】

【図10】

【図11】