特開 2016-171282 薄膜トランジスタおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-171282(P2016-171282A)

(43)【公開日】2016年9月23日

(54)【発明の名称】薄膜トランジスタおよびその製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20160826BHJP

   H01L 21/336 20060101ALI20160826BHJP

【ＦＩ】

   H01L29/78 618B

   H01L29/78 619A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

【全頁数】10

(21)【出願番号】特願2015-51724(P2015-51724)

(22)【出願日】2015年3月16日

(71)【出願人】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100097984

【弁理士】

【氏名又は名称】川野 宏

(74)【代理人】

【識別番号】100092897

【弁理士】

【氏名又は名称】大西 正悟

(74)【代理人】

【識別番号】100157417

【弁理士】

【氏名又は名称】並木 敏章

(72)【発明者】

【氏名】中嶋 宜樹

(72)【発明者】

【氏名】武井 達哉

(72)【発明者】

【氏名】中田 充

(72)【発明者】

【氏名】本村 玄一

【テーマコード（参考）】

5F110

【Ｆターム（参考）】

5F110AA01

5F110BB01

5F110CC07

5F110CC08

5F110DD01

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE44

5F110FF01

5F110FF02

5F110FF27

5F110FF28

5F110FF29

5F110GG01

5F110GG15

5F110GG25

5F110GG28

5F110GG43

5F110GG58

5F110HJ13

5F110HJ30

5F110HK02

5F110HK03

5F110HK04

5F110HK21

5F110HK33

5F110NN02

5F110NN04

5F110NN27

5F110NN36

(57)【要約】

【課題】画素回路の駆動素子として、従来よりも高い移動度を示す酸化物半導体をチャネルに用いた薄膜トランジスタおよびその製造方法を提供する。
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４を積層するとともに、酸化物半導体層４において、その中央部に設けられたチャネル領域４ａの両側部にソース・ドレイン領域４ｂ、４ｃが形成され、さらに、チャネル領域４ａに、金属製のソース・ドレイン電極５が接続される。また、これら積層体上表面の全領域に亘って保護膜６が積層されてなる。上記酸化物半導体層４はITZOからなり、上記保護膜６はオレフィン系等の有機材料からなる。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に、ゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極および保護膜が積層されてなり、前記酸化物半導体層のうち、中央部がチャネル領域として、該チャネル領域の一方側がソース領域、他方側がドレイン領域として形成されてなり、
前記酸化物半導体層が、ITZOにより形成されてなることを特徴とする薄膜トランジスタ。

【請求項2】

前記保護膜が有機材料により形成されてなることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項3】

前記有機材料が、オレフィン系、アクリル系およびポリイミド系から選択される物質からなることを特徴とする請求項２に記載の薄膜トランジスタ。

【請求項4】

基板上に、ゲート電極、ゲート絶縁膜、ITZOからなる酸化物半導体層、ソース・ドレイン電極および保護膜をこの順に積層することを特徴とする薄膜トランジスタの製造方法。

【請求項5】

前記保護膜を塗布成膜法を用いて形成することを特徴とする請求項４に記載の薄膜トランジスタの製造方法。

【請求項6】

前記ソース・ドレイン電極がチャネルエッチ型であることを特徴とする請求項４または５に記載の薄膜トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば有機EL素子（OLED）を駆動するための薄膜トランジスタ（TFT：Thin Film Transistor）およびその製造方法に関し、特に、移動度の大きい酸化物半導体（以
下、酸化物TFTと称する）をチャネルに用いるように構成した薄膜トランジスタおよびそ
の製造方法に関する。

【背景技術】

【0002】

発光素子として有機EL素子を用いた、高輝度で高コントラストのディスプレイを実現するには、TFTを用いたアクティブマトリクス駆動が不可欠である。近年、高移動度半導体
として、IGZO等の酸化物半導体を用いたTFTがその候補として挙げられ、研究が進められ
ている（下記非特許文献１を参照）。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】K. Nomura et al., Nature 432, 488 (2004)

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特に走査線が4000本程度必要な超高精細ディスプレイを実現するためには、画素回路の駆動素子として、基板上に今まで以上に高い移動度を示すTFTを形成する
必要がある。すなわち、IGZOよりも、さらに移動度の高い酸化物半導体を用いたTFTを構
築する必要がある。

【0005】

本発明はこのような事情に鑑みなされたものであり、画素回路の駆動素子として、従来よりも高い移動度を示す酸化物半導体をチャネルに用いた薄膜トランジスタおよびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る薄膜トランジスタは、
基板上に、ゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極および保護膜が積層されてなり、前記酸化物半導体層のうち、中央部がチャネル領域として、該チャネル領域の一方側がソース領域、他方側がドレイン領域として形成されてなり、
前記酸化物半導体層が、ITZOにより形成されてなることを特徴とするものである。

【0007】

また、前記保護膜が有機材料により形成されてなることが好ましい。
また、前記有機材料が、オレフィン系、アクリル系およびポリイミド系から選択される物質により形成されてなることが好ましい。

【0008】

また、上述したいずれかの薄膜トランジスタをマトリクスアレイ状に配置することによりアクティブ駆動方式の表示装置を構成することが可能である。

【0009】

また、本発明の薄膜トランジスタの製造方法は、
基板上に、ゲート電極、ゲート絶縁膜、ITZOからなる酸化物半導体層、ソース・ドレイン電極および保護膜をこの順に積層することを特徴とするものである。
また、前記保護膜を塗布成膜法を用いて形成することが好ましい。
また、前記ソース・ドレイン電極がチャネルエッチ型であることが好ましい。

【発明の効果】

【0010】

本発明に係る薄膜トランジスタおよび薄膜トランジスタの製造方法によれば、チャネル領域に酸化物半導体を用いる薄膜トランジスタにおいて、この酸化物半導体層をITZOで構成している。

【0011】

ITZOをチャネル領域に用いると、例えば、先行技術で使用されているIGZO等の材料をチャネル領域に用いた場合と比べてキャリアの移動度を大幅に向上させることができる。

【0012】

これにより、画素回路の駆動素子として基板上に、高い移動度を示す酸化物TFTを形成
することができ、超高精細ディスプレイを実現することが可能となる。

【0013】

また、本発明に係る薄膜トランジスタの製造方法においては、保護膜に有機材料を用いて形成しているので、基板として柔軟性（フレキシブル性）を有するフィルム基板を用いた場合には、有機材料の柔軟性を生かして割れにくいTFTを形成することができる。

【0014】

さらに、この保護膜を、スピンコートやロールコート等の塗布法を用いて形成するようにすれば、スパッタリング法や蒸着法を用いた場合のように真空製膜装置を用いずともよくなり、省スペース化および低コスト化を図ることができる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。

【図2】本発明の実施形態に係る薄膜トランジスタの製造方法を示すものである。

【図3】図２に示す製造方法により形成した薄膜トランジスタのゲート電圧-ドレイン電流特性を示すグラフである。

【図4】図1に示す薄膜トランジスタを駆動素子に用いた有機EL用の画素回路を示す回路図である。

【図5】図4に示す画素回路を用いて構成された表示装置の一例を示すものである。

【図6】従来技術に係る薄膜トランジスタの断面構造を示すものである。

【発明を実施するための形態】

【0016】

以下、本発明の実施形態に係る薄膜トランジスタ（TFT）およびその製造方法を図面を
用いて説明する。

【0017】

図１は、本発明の実施形態に係るTFTの断面構造を示すものであり、基板１上に、ゲー
ト電極２、ゲート絶縁膜３、酸化物半導体層４、ソース・ドレイン電極５および保護膜６を積層してなる。

【0018】

上記基板１は、例えばガラスやプラスチックフィルムから構成されるが、フレキシブルなプラスチックフィルムで構成することにより、フレキシブルなディスプレイ（例えば有機ELディスプレイ）を形成することが可能である。

【0019】

また、上記ゲート電極２は、例えば、金、チタン、クロム、アルミニウム、モリブデンまたはそれらの合金や積層膜等により形成することができる。膜厚は、例えば１０〜１００ｎｍとされる。

【0020】

また、上記ゲート絶縁膜３は、シリコン酸化膜（SiO₂）を２００〜４００ｎｍの厚みに形成してなる。なお、シリコン酸化膜に替えて、有機材料を用いて形成することもできる。有機材料の具体例としては、オレフィン系、アクリル系およびポリイミド系等が挙げられる。

【0021】

また、上記酸化物半導体層４は、InSnZnO（ITZO）により形成される。
ITZOは、インジウム、スズ、亜鉛を含む酸化物半導体であり、アモルファス（非晶質）膜として形成される。なお、膜厚は１０〜１００ｎｍとされる。

【0022】

また、上記ソース・ドレイン電極５は、例えば、Mo（合金）とAlの積層膜や、Mo、Al、Cr、Au等から選択される金属で形成することができる。ソース・ドレイン電極５を成膜する際に、スパッタリング法を用いたり、所定の不純物を注入する手法を用い、ソース・ドレイン電極５直下の酸化物半導体層４の抵抗率を下げるようにしてもよい。なお、膜厚は１０〜１００ｎｍとされる。このソース・ドレイン電極５は、酸化物半導体層４の中心線を挟んで対称形とされており、ソース・ドレイン電極５直下の酸化物半導体層４のうち、その一方がソース領域４ｂとされ、他方がドレイン領域４ｃとされる。酸化物半導体層４のうち、ソース領域４ｂとドレイン領域４ｃとの間は、チャネル領域４ａとされる。

【0023】

また、上記保護膜６は、有機材料（オレフィン系高分子材料）により形成したものであり、膜厚は、約１〜３μｍとされる。

【0024】

このように、本実施形態に係る薄膜トランジスタによれば、酸化物半導体層４をITZOで構成している。ITZOを、特にチャネル領域４ａに用いると、例えば、先行技術で使用されているIGZO等の材料をチャネル領域に用いた場合と比べてキャリアの移動度を大幅に向上させることができる。具体的には、例えば、IGZOの移動度が10cm²/V sec程度であるのに
対して、ITZOの移動度は20cm²/V sec程度以上であり、移動度を大幅に向上させることが
できる。
なお、チャネル領域４aの長さは、長くなるほど電流低下が大きくなるので、10μm以下とすることが好ましい。

【0025】

これにより、画素回路の駆動素子として、基板１上に、高い移動度を示すTFTを形成す
ることができ、超高精細ディスプレイを実現することが可能となる。
また、保護膜６が有機材料（オレフィン系高分子材料）により構成されているので、フレキシブル性を有するものとなり、基板１にフレキシブル性を有するプラスチックフィルム等を用いた場合には、ディスプレイ全体をフレキシブル性を有するものとすることができる。

【0026】

次に、本発明の実施形態に係る薄膜トランジスタの製造方法を図２を用いて説明する。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板１を洗浄し（ａ）、基板１の表面にバリア層や平坦化層（無機薄膜や有機薄膜）を形成し（図示せず）、その後、ゲート電極２を積層し、必要な形状にパターニングする（ｂ）。なお、微細形状をパターニングするには、フォトリソグラフィー（紫外線露光による微細加工技術）を用いる。

【0027】

次に、ゲート電極２上および基板１（ゲート電極２が形成されていない領域）上にゲート絶縁膜３を形成する（ｃ）。ゲート絶縁膜３としては、シリコン酸化膜（SiO₂）を４００ｎｍの厚みに形成したものを用いる。成膜は化学気相成長法やスパッタリング法を用いる。勿論、有機材料を用いて成膜することもできる。

【0028】

続いて、ITZOからなる酸化物半導体層４をスパッタリング法を用いて形成する（ｄ）。

【0029】

その後、ソース・ドレイン電極５を形成する（ｅ）。
このソース・ドレイン電極５をウエットエッチングでパターンニングする際、その下地層となる酸化物半導体層４がダメージを受け、特性が劣化することがあるため（IGZO等ではエッチング耐性が小さく、略０である）、従来は、図６に示す（各層には、図１の、対
応する各部材の符号に１０を加えた符号を付すようにしている）ように、酸化物半導体層１０４の表面にエッチングストップ層１０７を設けた状態でパターニングを行うことによって、この酸化物半導体層１０４の表面のダメージを低減するようにしているが、その一方で、エッチングストップ層１０７を形成する工程が増加することもあって、製造プロセスが極めて煩雑となる。

【0030】

そこで、本実施形態の製造方法においては、ウエットエッチングに耐性のある酸化物半導体であるITZOを用いることにより、IGZO等の従来技術を用いた場合と比べてウエットエッチングによるダメージを低減し、特性劣化を抑制しつつ、製造プロセスを簡易なものとしている。
この後、積層された積層体（基板１、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、ソース・ドレイン電極５）の上表面に保護膜６を形成する（ｆ）。

【0031】

この保護膜６は、スピンコート法やロールコート法等の塗布法を用いて形成することによって、真空製膜装置等を使用せずとも良くなり、省スペース化および低コスト化を図ることが可能となる。また、保護膜６をスパッタ法等により形成していないので、酸化物半導体層４に対する成膜ダメージの影響を抑えることができ、酸化物半導体層４（特にチャネル領域４ａ）の抵抗率の低下や、酸化物半導体層４と保護膜６の界面準位の発生を抑制することができる。
すなわち、保護膜６を設けたことにより、酸化物半導体層４にITZOを用いたことと相俟って、特性が向上し、安定する。

【0032】

また、基板１として有機材料（フレキシブルなフィルム基板）を用いた場合には、保護膜６もフレキシブル性を有する有機材料を用いて形成することにより、全体としてフレキシブル性を有するディスプレイを製造することができる。

【0033】

なお、上記TFTの製造プロセスにおいて、適宜アニール処理を行うことによって、不要
な水分や溶剤を除去することができ、これにより半導体の特性を安定化する（結晶配列の乱れや不均一な応力を減少させる）ことができる。

【0034】

このアニール処理は、大気中で、例えばホットプレートやオーブン等を用い、ソース・ドレイン電極５を作成する前に300℃程度の温度で行う。
以上に説明した如くして、本実施形態に係るTFTを製造することができる。

【0035】

また、上記では酸化物半導体層４を形成するためのスパッタターゲットとしては、酸化インジウム、酸化スズ、酸化亜鉛の混合物を使用することができ、それらの混合比については、スパッタリングにより形成されるITZOの組成比が適切な値となるように、適宜調整すればよい。

【0036】

上記では、ゲート絶縁膜３を形成する材料として、シリコン酸化膜（SiO₂）を用いることができる。この他、オレフィン系の有機材料や他の有機材料、例えば、近年注目されているケイ素を含んだ新しいポリマー、例えばポリシルセスキオキサンからなる有機材料を用いることができる。

【0037】

また、塗布方法としてもスピンコート法やロールコート法に限られるものではなく、キャスティング法、マイクログラビアコート法、グラビアコート法、バーコート法、ダイコート法、ワイアーバーコート法、ディップコート法、スプレーコート法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、インクジェットプリント法等の他の塗布法を用いることができる。

【0038】

また、保護膜の成膜に塗布方法を用いることにより、上記酸化物半導体層４に対する成膜ダメージの影響を抑えることができ、酸化物半導体層４（特にチャネル領域４ａ）の抵抗率の低下や、酸化物半導体層４と保護膜６の界面準位の発生を抑制することができる。

【0039】

また、本実施形態においては、図１の層構成からも明らかなように、ゲート電極２とソース・ドレイン電極５が上下方向にオーバーラップする領域を小さくできることから、寄生容量を低減することができ、寄生容量の面内ばらつきに伴って、引き起こされる輝度ムラや高速応答性への悪影響を低減することができる。

【0040】

以下、効果確認用の実験例を用いて本発明をさらに説明する。
＜実験例＞
まず、プラスチック基板１上に、各層を積層してTFT（保護膜を形成していない状態）
を作製して１回目の特性評価を行い（これを比較例サンプルの特性評価として扱う）、続いて、このTFTに保護膜を成膜して２回目の特性評価を行った（これを実施例サンプルの
特性評価として扱う）。

【0041】

したがって、２回目の特性評価に供せられたTFTサンプルは、次のようにして作製され
た実施例サンプルと等価となる。すなわち、基板１として、ガラスベース上に形成したフレキシブル性を有するプラスチックフィルムを用い、その上に、図示されない平坦化層やバリア層を形成した後、ゲート電極２として金属の積層膜（クロム、金およびチタンを積層したもの）を形成し、次にゲート絶縁膜３とITZOからなる酸化物半導体層４をそれぞれスパッタリング法を用いて形成する。

【0042】

続いて、電極接続のための図示されないビア等を形成後，ソース・ドレイン電極（アルミニウムおよびモリブデン合金を積層したもの）５を形成する。その後、オレフィン系高分子材料をスピンコート法を用いて塗布し、保護膜６を形成する。

【0043】

一方、１回目の特性評価に供せられたTFTは、保護膜６を形成しないこと以外は上記の
実施例サンプルと同様の手法で作製した比較例サンプルと等価となる。

【0044】

図３は、上述した比較例サンプルおよび実施例サンプルについての、ゲート電圧―ドレイン電流特性（伝達特性）を示すグラフである。サンプルのチャネル長は約１０μｍである。図３のグラフにおいて、横軸はゲート電圧（Ｖ）を表し、縦軸はドレイン電流（Ａ）を表す。なお、ドレイン電圧は１０Ｖに設定した。

【0045】

図３からも明らかなように、比較例のもの（グレイ色の線により表される）では、ドレイン電流の漏れ量が大きく、いわゆるOFF電流を小さい値とすることが難しかったが、実
施例のもの（黒色の線により表される）では、ドレイン電流の漏れを抑制することができ、OFF電流を小さい値とすることができた。

【0046】

一方、実施例のものでは、ゲート電圧が高いON時の電流値を比較例のものと同様の値とすることができた。
これは、実施例のものでは、保護膜形成時におけるダメージを極めて小さくできるとともに、ソース・ドレイン電極をウエットエッチングすることにより生じたITZO表面の僅かな欠陥（OFF電流が漏れる原因となる）が、その上に形成される保護膜６によって補完さ
れて、OFF電流が低減されたことにより、改善したものであると考えられる。

【0047】

本実施例のように保護膜６を有機材料を用いて形成したことにより、チャネルエッチ型の酸化物TFTに損傷を与えることなく容易に形成でき、優れたTFT特性を得ることが可能となる。

【0048】

図４は、本実施例に係るTFTを用いた有機EL画素回路を示す回路図である。
各画素２２毎に、画素選択を行うための選択用TFT１１と、電源から発光素子へ電流を
供給する駆動用TFT１２と、発光素子としての有機EL素子１３と、当該画素２２の非選択
期間に駆動用TFT１２の動作を保持する保持容量（コンデンサ）１４とからなる。

【0049】

また、図５は本実施例に係るTFTを駆動素子として用いた画像表示ディスプレイ２１の
一例を示す。画像表示ディスプレイは水平方向にm画素、垂直方向にn画素を持つマトリクス型表示パネルであり、各画素２２内に図５に示す回路が組み込まれる。データラインD
は各列の画素２２に対して共通に配線され、スキャンラインS、および電源ラインPは各行の画素２２に対して共通に配線され、それぞれ適切な電圧が付与される。

【0050】

入力信号である映像信号は信号処理回路２３においてm×n画素の表示用データ信号に変換され、列ドライバ２５を介して各画素に供給される。また、映像信号の同期情報から行駆動用のスキャン信号が生成され、このスキャン信号に同期したデータ電圧が行ドライバ２４を介して各画素に供給される。

【0051】

以上に説明した如くして、画像表示装置を作製することができる。

【符号の説明】

【0052】

１、１０１ 基板
２、１０２ ゲート電極
３、１０３ ゲート絶縁膜
４、１０４ 酸化物半導体層（InSnZnO（ITZO））
４ａ チャネル領域
４ｂ ソース領域
４ｃ ドレイン領域
５、１０５ ソース・ドレイン電極
６、１０６ 保護膜
１１ 選択用TFT
１２ 駆動用TFT
１３ 有機EL素子
１４ 保持容量（コンデンサ）
２１ 表示パネル
２２ 画素
２３ 信号処理回路
２４ 行ドライバ
２５ 列ドライバ
１０７ エッチングストップ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】