特開 2017-188499 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-188499(P2017-188499A)

(43)【公開日】2017年10月12日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20170919BHJP

【ＦＩ】

   H01L27/14 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】11

(21)【出願番号】特願2016-74270(P2016-74270)

(22)【出願日】2016年4月1日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】柴田 寛

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118BA14

4M118CA04

4M118CA34

4M118DD04

4M118EA01

4M118EA14

4M118FA28

4M118GA02

4M118HA24

4M118HA25

(57)【要約】

【課題】裏面照射型の固体撮像装置を構成する半導体装置にいて、反射防止膜による反射防止効果を損なうことなく、半導体層内部における結晶欠陥の発生を抑制する。
【解決手段】半導体装置は、第１の導電型を有する半導体層の内部に設けられ、第１の導電型とは異なる第２の導電型を有する受光部と、受光部の光入射側に設けられ、第１の導電型を有するアモルファスシリコンで構成された緩衝層と、緩衝層の光入射側に設けられ、半導体層および緩衝層の屈折率よりも低い屈折率を有する低屈折率層と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の導電型を有する半導体層の内部に設けられ、前記第１の導電型とは異なる第２の導電型を有する受光部と、
前記受光部の光入射側に設けられ、前記第１の導電型を有するアモルファスシリコンで構成された緩衝層と、
前記緩衝層の光入射側に設けられ、前記半導体層および前記緩衝層の屈折率よりも低い屈折率を有する低屈折率層と、
を含む半導体装置。

【請求項2】

前記緩衝層は、前記受光部に接している
請求項１に記載の半導体装置。

【請求項3】

前記緩衝層は、前記受光部に接することなく前記半導体層に接している
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記緩衝層に電気的に接続された電極を更に含む
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記緩衝層を、前記アモルファスシリコンに代えてポリシリコンで構成した
請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

第１の導電型を有する半導体層の内部に前記第１の導電型とは異なる第２の導電型を有する受光部を形成する工程と、
前記受光部の光入射側に前記第１の導電型を有するアモルファスシリコンで構成された緩衝層を形成する工程と、
前記緩衝層の光入射側に前記半導体層および前記緩衝層の屈折率よりも低い屈折率を有する低屈折率層を形成する工程と、
を含む半導体装置の製造方法。

【請求項7】

前記アモルファスシリコンの材料となる材料ガスと前記アモルファスシリコンに導電性を付与する不純物を含む不純物ガスとを混合した混合ガスを用いた気相成長法により前記緩衝層を形成する
請求項６に記載の製造方法。

【請求項8】

前記緩衝層を形成する工程は、
前記受光部の光入射側にノンドープのアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層に不純物を注入して前記アモルファスシリコン層に導電性を付与する工程と、
を含む請求項６に記載の製造方法。

【請求項9】

前記緩衝層にレーザを照射して前記緩衝層に含まれる不純物を活性化させる工程を更に含む
請求項７または請求項８に記載の製造方法。

【請求項10】

前記緩衝層を、前記アモルファスシリコンに代えてポリシリコンで構成する
請求項６から請求項９のいずれか１項に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

ＣＭＯＳ（Complementary MOS（metal-oxide-semiconductor field-effect transistor））イメージセンサ等の固体撮像装置の構造として、表面照射型（FSI: Front Side Illumination）および裏面照射型（BSI: Back Side Illumination）が知られている。表面照射型の固体撮像装置は、フォトダイオードを有する半導体層の上に、配線層、カラーフィルタおよびマイクロレンズをこの順で積層した構造を有する。表面照射型の固体撮像装置においては、マイクロレンズおよびカラーフィルタを透過した撮像対象物からの光は、配線の合間を通過してフォトダイオードに到達する。このため、表面照射型の固体撮像装置においては、斜め方向から入射する光が配線で反射され、光の利用効率を高めて感度の向上を図ることは困難である。

【0003】

一方、裏面照射型の固体撮像装置は、半導体層の配線層の形成面とは反対側に、カラーフィルタおよびマイクロレンズを有する。すなわち、裏面照射型の固体撮像装置においては、マイクロレンズおよびカラーフィルタを透過した撮像対象物からの光は、配線層を経由することなくフォトダイオードに到達する。裏面照射型の固体撮像装置によれば、表面照射型よりも光の利用効率を向上させて感度を高くすることができる。

【0004】

裏面照射型の固体撮像装置に関する技術として以下の技術が知られている。例えば、下記の特許文献１には、シリコン基板の裏面側の光照射面上にシリコン基板と屈折率の異なる２層の反射防止膜を設けることが記載されている。更に、上記の２層膜の反射防止膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多結晶シリコンから選ばれた２層の膜で形成できることが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００５−２６８６４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記のように、裏面照射型の固体撮像装置では、半導体層の光入射面における光の反射を防止するために、半導体層の光入射面に半導体層の屈折率よりも低い屈折率の反射防止膜を設けることが行われている。半導体層が例えばシリコン（Ｓｉ）で構成される場合、反射防止膜として例えばシリコン窒化膜（ＳｉＮ）を用いることできる。しかしながら、このような反射防止膜は、半導体層との界面付近に比較的大きな応力を生じさせ、この応力によって半導体基板内部に結晶欠陥が生じ、フォトダイオードから出力される信号にノイズを生じさせる結果となる。そこで、このような応力に起因する結晶欠陥の発生を防止するために、半導体層と反射防止膜との間に例えばシリコン酸化膜（ＳｉＯ_２）で構成される緩衝層を設けて応力を緩和させる対策が考えられる。しかしながら、シリコン酸化膜（ＳｉＯ_２）の屈折率は、反射防止膜を構成するシリコン窒化膜（ＳｉＮ）の屈折率よりも低いため、反射防止膜による反射防止効果が低下する。

【0007】

本発明は、上記した点に鑑みてなされたものであり、裏面照射型の固体撮像装置を構成する半導体装置において、反射防止膜による反射防止効果を損なうことなく、半導体層内部における結晶欠陥の発生を抑制することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る半導体装置は、第１の導電型を有する半導体層の内部に設けられ、前記第１導電型とは異なる第２の導電型を有する受光部と、前記受光部の光入射側に設けられ、前記第１の導電型を有するアモルファスシリコンで構成された緩衝層と、前記緩衝層の光入射側に設けられ、前記半導体層および前記緩衝層の屈折率よりも低い屈折率を有する低屈折率層と、を含む。

【0009】

本発明に係る半導体装置の製造方法は、第１の導電型を有する半導体層の内部に前記第１導電型とは異なる第２の導電型を有する受光部を形成する工程と、前記受光部の光入射側に前記第１の導電型を有するアモルファスシリコンで構成された緩衝層を形成する工程と、前記緩衝層の光入射側に前記半導体層および前記緩衝層の屈折率よりも低い屈折率を有する低屈折率層を形成する工程と、を含む。

【発明の効果】

【0010】

本発明によれば、反射防止膜による反射防止効果を損なうことなく、半導体層内部における結晶欠陥の発生を抑制することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係る半導体装置の構成を示す断面図である。

【図2A】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2B】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2C】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2D】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2E】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2F】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2G】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2H】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2I】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2J】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2K】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図2L】本発明の実施形態に係る半導体装置の製造方法を示す図である。

【図3】本発明の他の実施形態に係る半導体装置の構成を示す断面図である。

【図4A】本発明の他の実施形態に係る半導体装置の製造方法を示す図である。

【図4B】本発明の他の実施形態に係る半導体装置の製造方法を示す図である。

【発明を実施するための形態】

【0012】

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0013】

[第１の実施形態]
図１は、本発明の第１の実施形態に係る裏面照射型の固体撮像装置を構成する半導体装置１００の構成を示す断面図である。

【0014】

半導体装置１００は、例えば、ｎ型の単結晶シリコンで構成される半導体層１０の内部にフォトダイオードを構成するｐ型の受光部３０を有する。本実施形態において、受光部３０は、半導体層１０の光入射側の表面Ｓ１にまで達する深さで形成されている。なお、半導体層１０には、図１に示す構成と同様の構成の複数のフォトダイオードが設けられている。これら複数のフォトダイオードの各々は、固体撮像装置における複数の画素を構成する。

【0015】

受光部３０は、半導体層１０の表面Ｓ１側から入射する光の量に応じた電荷を発生させる。半導体層１０の光入射側の表面Ｓ１とは反対側には、受光部３０の表面に沿って設けられたｎ型のピンニング層３１が設けられている。ピンニング層３１は、受光部３０の表面の界面準位に起因するノイズの発生を抑制する役割を持つ。

【0016】

また半導体層１０の内部には、受光部３０との間に間隙を隔てて、ｐ型のフローティングディフュージョン２４が設けられている。また、半導体層１０の内部には、ＳｉＯ_２等の絶縁体によって構成される素子分離領域２１が設けられている。素子分離領域２１により、半導体層１０内部に設けられた複数のフォトダイオードが電気的に分離される。

【0017】

半導体層１０の光入射側の表面Ｓ１とは反対側の表面の受光部３０とフローティングディフュージョン２４との間に対応する領域には、ゲート絶縁膜２２を介してゲート電極２３が設けられている。ゲート電極２３は、導電体で構成されるコンタクトプラグ２５を介して配線２７に接続されている。また、フローティングディフュージョン２４は、導電体で構成されるコンタクトプラグ２６を介して配線２８に接続されている。半導体層１０の光入射側の表面Ｓ１とは反対側の表面は、ＳｉＯ_２等の絶縁体で構成される絶縁膜２９で覆われており、ゲート電極２３、コンタクトプラグ２５、２６および配線２７、２８は、絶縁膜２９の内部に埋設されている。

【0018】

半導体層１０の光入射側の表面Ｓ１は、緩衝層４０で覆われている。本実施形態において、緩衝層４０は、受光部３０の導電型とは反対の導電型であるｎ型のアモルファスシリコンで構成されている。緩衝層４０は、受光部３０と接している。

【0019】

緩衝層４０の光入射側の表面は、半導体層１０および緩衝層４０の屈折率よりも低い屈折率を有する低屈折率層４１で覆われている。ここで、半導体層１０を構成する単結晶シリコンおよび緩衝層４０を構成するアモルファスシリコンの屈折率はともに４程度である。低屈折率層４１として例えば、屈折率が２程度のシリコン窒化膜（ＳｉＮ）を用いることができる。低屈折率層４１を、半導体層１０および緩衝層４０の屈折率よりも低い屈折率を有する材料で構成することで、低屈折率層４１は、半導体層１０の光入射側の表面Ｓ１に照射される光の反射を防止する反射防止膜として機能する。

【0020】

以下に、半導体装置１００の製造方法の一例について図２Ａ〜図２Ｌを参照しつつ説明する。

【0021】

はじめに、基板層１２、埋め込み酸化膜１１および半導体層１０が積層されたＳＯＩ（Silicon on Insulator）基板１を用意する（図２Ａ）。

【0022】

次に、例えば、公知のＳＴＩ（Shallow Trench Isolation）法を用いて、半導体層１０の内部にＳｉＯ_２等の絶縁体で構成される素子分離領域２１を形成する（図２Ｂ）。

【0023】

次に、例えば、公知の熱酸化法を用いて半導体層１０の表面にＳｉＯ_２等の絶縁体で構成されるゲート絶縁膜２２を形成する。続いて、例えば公知のＣＶＤ（Chemical Vapor Deposition：化学気相成長）法を用いて、ゲート絶縁膜２２の表面にポリシリコン膜を堆積し、このポリシリコン膜を公知のフォトリソグラフィー技術を用いてパターニングすることで、ゲート電極２３を形成する（図２Ｃ）。なお、ポリシリコン膜の形成後に、ゲート電極２３を低抵抗化するためのイオン注入処理を行ってもよい。

【0024】

次に、公知のイオン注入法により、例えばボロン等の３属元素からなる不純物イオンを半導体層１０のゲート電極２３の近傍に注入する。その後、熱処理により不純物イオンを活性化させる。これにより、半導体層１０の内部にフォトダイオードを構成するｐ型の受光部３０が形成される。受光部３０は、半導体層１０と埋め込み酸化膜１１との界面に達するように形成される。続いて、例えば、リン（Ｐ）またはヒ素（Ａｓ）等の５属元素からなる不純物イオンを半導体層１０に注入することにより、受光部３０の表面にｎ型のピンニング層３１を形成する。続いて、ボロン等の３属元素からなる不純物イオンを半導体層１０の、ゲート電極２３を間に挟んで受光部３０と対向する位置に注入する。その後、熱処理により不純物イオンを活性化させる。これにより、半導体層１０内部のゲート電極２３を間に挟んで受光部３０と対向する位置にｐ型のフローティングディフュージョン２４が形成される（図２Ｄ）。

【0025】

次に、例えば、公知のＣＶＤ法を用いて半導体層１０の表面にＳｉＯ_２等の絶縁体で構成される絶縁膜２９を形成する。続いて、絶縁膜２９にゲート電極２３に達するコンタクトホールおよびフローティングディフュージョン２４に達するコンタクトホールを形成し、これらのコンタクトホールにタングステン（Ｗ）等の導電体を埋め込むことで、コンタクトプラグ２５および２６を形成する。続いて、絶縁膜２９の表面にアルミニウム等の導電体で構成される導体膜を形成し、公知のフォトリソグラフィー技術を用いてこの導体膜をパターニングすることで、コンタクトプラグ２５および２６にそれぞれ接続された配線２７および２８を形成する。その後、配線２７および２８を覆うように、更に絶縁膜２９を形成する（図２Ｅ）。

【0026】

次に、表面にＳｉＯ_２等の絶縁膜５１が形成された支持基板５０をＳＯＩ基板に貼り付ける。両基板を貼り合せる前に、両基板の接合面となる支持基板５０側の絶縁膜５１の表面およびＳＯＩ基板側の絶縁膜２９の表面にそれぞれプラズマ照射による界面活性化処理を施しておくことが好ましい（図２Ｆ）。

【0027】

次に、公知のバックグラインディング技術を用いて、ＳＯＩ基板の基板層１２を研削して埋め込み酸化膜１１を表出させる（図２Ｇ）。

【0028】

次に、公知のウェットエッチング処理により、埋め込み酸化膜１１を除去して、半導体層１０の光入射側の表面Ｓ１を表出させる。これにより、受光部３０の光入射側の表面も表出する（図２Ｈ）。

【0029】

次に、公知のプラズマＣＶＤ法または触媒ＣＶＤ（Cat-CVD）法を用いて、半導体層１０の光入射側の表面Ｓ１上にアモルファスシリコンで構成される厚さ１０ｎｍ〜５０ｎｍ程度の緩衝層４０を形成する。このＣＶＤでは、例えば、シランガス（ＳｉＨ_４）および水素ガス（Ｈ_２）を材料ガスとして使用することができる（図２Ｉ）。

【0030】

次に、公知のイオン注入法により、リン（Ｐ）またはヒ素（Ａｓ）等の５属元素からなる不純物イオンを緩衝層４０に注入する。続いて、緩衝層４０の表面に、Ｎｄ：ＹＬＦレーザを照射することにより緩衝層４０に注入された不純物イオンを活性化させる。これにより、緩衝層４０にｎ型の導電性が付与される（図２Ｊ）。このようなレーザアニール処理によれば、デバイス全体の加熱処理が不要となるので、配線２７および２８の形成後においても使用することができる。また、本工程におけるイオン注入処理およびレーザアニール処理は、緩衝層４０に対する処理であり、イオン注入時の加速電圧やレーザパワーを適切に設定することで、これらの処理による半導体層１０へのダメージを略なくすことができる。

【0031】

次に、公知のプラズマＣＶＤ法を用いて、緩衝層４０の表面に例えばシリコン窒化膜（ＳｉＮ）で構成される低屈折率層４１を形成する。このＣＶＤでは、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）および窒素ガス（Ｎ_２）を材料ガスとして使用することができる（図２Ｋ）。低屈折率層４１の層厚は、固体撮像装置としての半導体装置１００がセンシングする光の波長域に応じて設定される。例えば、半導体装置１００がセンシングする光の波長域が赤外線の波長域である場合、低屈折率層４１の層厚は、例えば１２０ｎｍ程度とすることができる。

【0032】

以上のように、本発明の実施形態に係る半導体装置１００は、ｎ型の半導体層１０の内部に設けられたフォトダイオードを構成するｐ型の受光部３０と、受光部３０の光入射側に設けられ、ｎ型のアモルファスシリコンで構成された緩衝層４０と、緩衝層４０の光入射側に設けられ、半導体層１０および緩衝層４０の屈折率よりも低い屈折率を有する低屈折率層４１と、を含む。

【0033】

低屈折率層４１は、半導体層１０の屈折率よりも低い屈折率を有するため、低屈折率層４１は、反射防止膜として機能する。緩衝層４０は、半導体層１０と低屈折率層４１との間に介在することで、低屈折率層４１による応力の半導体層１０への影響が緩和され、半導体層１０内における結晶欠陥の発生が抑制される。緩衝層４０は、アモルファスシリコンで構成されており、その屈折率は、単結晶シリコンで構成される半導体層の屈折率と同程度であり、低屈折率層４１の屈折率よりも高い。従って、緩衝層４０は、低屈折率層４１による反射防止効果を低減させることなく応力緩和機能を発揮する。

【0034】

更に、緩衝層４０は、受光部３０と接し、且つ受光部３０の導電型とは反対の導電型を有する。これにより、緩衝層４０は、受光部３０の表面の界面準位に起因するノイズの発生を抑制するピンニング層としても機能する。すなわち、受光部３０は、光入射側の表面Ｓ１とは反対側に設けられたピンニング層３１と、光入射側の表面Ｓ１側に設けられたピンニング層としても機能する緩衝層４０とに挟まれている。これにより、ノイズの少ない固体撮像装置が構成される。

【0035】

なお、緩衝層４０に電気的に接続された電極を設け、緩衝層４０に電圧を印加できるように構成してもよい。緩衝層４０に電圧を印加することで、緩衝層４０のピンニング層としての機能を促進させることが可能となる。緩衝層４０に電気的に接続された電極を設ける場合は、例えば、図２Ｌに示すように、低屈折率層４１の表面に、低屈折率層４１よりもさらに屈折率の小さい絶縁体（例えばＳｉＯ_２）で構成される絶縁膜４２を形成する。続いて、絶縁膜４２および低屈折率層４１を貫通し、緩衝層４０に達するコンタクトホールを形成する。続いて、このコンタクトホールにタングステン（Ｗ）等の導電体を埋め込むことによりコンタクトプラグ４３を形成する。その後、絶縁膜４２の表面にコンタクトプラグ４３に接続するアルミニウム等の導電体で構成される電極４４を形成する。

【0036】

本実施形態では、緩衝層４０に導電性を付与する手法として、緩衝層４０の成膜後に、緩衝層４０に対して不純物イオンを注入する手法を用いたが、この手法に限定されるものではない。例えば、プラズマＣＶＤ法または触媒ＣＶＤ（Cat-CVD）法によって緩衝層４０を形成する際に、シランガス（ＳｉＨ_４）および水素ガス（Ｈ_２）を含む材料ガスと、リン（Ｐ）またはヒ素（Ａｓ）等の５属元素を含む不純物ガスとを混合した混合ガスを用いてもよい。これにより、緩衝層４０の成膜の段階で緩衝層４０に導電性を付与できる。

【0037】

また、本実施形態では、緩衝層４０の材料として、アモルファスシリコンを用いたが、アモルファスシリコンに代えてポリシリコンを用いることも可能である。このように、緩衝層４０をポリシリコンで構成する場合でも、緩衝層４０をアモルファスシリコンで構成する場合と同様の効果を得ることができる。ポリシリコンで構成される緩衝層４０の成膜は、アモルファスシリコンの場合と同様、公知のＣＶＤ法を用いて行うことができる。また、ポリシリコンで構成される緩衝層４０に対する導電性の付与は、アモルファスシリコンの場合と同様、公知のイオン注入法によって行うことができる。若しくは、ＣＶＤ法による緩衝層４０の成膜時に不純物ガスを導入することにより緩衝層４０に導電性を付与してもよい。

【0038】

［第２の実施形態］
図３は、本発明の第２の実施形態に係る裏面照射型の固体撮像装置を構成する半導体装置１０１の構成を示す断面図である。半導体装置１０１は、第１の実施形態に係る半導体装置１００と同様、ｎ型の半導体層１０の内部に設けられたフォトダイオードを構成するｐ型の受光部３０と、受光部３０の光入射側に設けられ、ｎ型のアモルファスシリコンで構成された緩衝層４０と、緩衝層４０の光入射側に設けられ、半導体層１０および緩衝層４０の屈折率よりも低い屈折率を有する低屈折率層４１と、を含む。

【0039】

本実施形態に係る半導体装置１０１は、以下の点において第１の実施形態に係る半導体装置１００と異なる。すなわち、本実施形態に係る半導体装置１０１において、緩衝層４０は、半導体層１０に接しているが、受光部３０には接していない。換言すれば、受光部３０は、半導体層１０の光入射側の表面Ｓ１にまで達していない。また、半導体装置１０１は、導電体で構成されるコンタクトプラグ４３を介して緩衝層４０に電気的に接続された電極４４を有する。より具体的には、低屈折率層４１の光入射側には、低屈折率層４１よりもさらに屈折率の小さいＳｉＯ_２で構成される絶縁膜４２が設けられている。コンタクトプラグ４３は、絶縁膜４２および低屈折率層４１を貫通して緩衝層４０に達しており、電極４４は、絶縁膜４２の表面に設けられ、コンタクトプラグ４３に接続されている。

【0040】

以下に、第２の実施形態に係る半導体装置１０１の製造方法の一例について図４Ａおよび図４Ｂを参照しつつ説明する。半導体装置１０１の製造方法は、低屈折率層４１を形成する工程(図２Ｋ)までは、第１の実施形態に係る半導体装置１００の製造方法と基本的には同じである。ただし、受光部３０の深さ方向の終端位置が、半導体層１０の光入射側の表面Ｓ１にまで達しないように受光部３０を形成する点が、第１の実施形態に係る半導体装置１００の製造方法とは異なる。受光部３０の深さは、受光部３０を形成するためのイオン注入におけるイオンの加速電圧を制御することで調整可能である。

【0041】

緩衝層４０の表面に低屈折率層４１を形成した後、例えば公知のＣＶＤ法により、ＳｉＯ_２等の絶縁体で構成される絶縁膜４２を低屈折率層４１の表面に形成する（図４Ａ）。

【0042】

次に、絶縁膜４２および低屈折率層４１を貫通し、緩衝層４０に達するコンタクトホールを形成した後、このコンタクトホールにタングステン（Ｗ）等の導電体を埋め込むことによりコンタクトプラグ４３を形成する。その後、絶縁膜４２の表面にコンタクトプラグ４３に接続するアルミニウム等の導電体で構成される電極４４を形成する。

【0043】

以上のように、本実施形態に係る半導体装置１０１において、低屈折率層４１は、半導体層１０の屈折率よりも低い屈折率を有するため、低屈折率層４１は、反射防止膜として機能する。緩衝層４０は、半導体層１０と低屈折率層４１との間に介在することで、低屈折率層４１が生じさせる応力の半導体層１０への作用を緩和する。これにより、半導体層１０内における結晶欠陥の発生が抑制される。緩衝層４０は、アモルファスシリコンで構成されており、その屈折率は、単結晶シリコンで構成される半導体層の屈折率と同程度であり、低屈折率層４１の屈折率よりも高い。従って、緩衝層４０は、低屈折率層４１による反射防止効果を低減させることなく応力緩和機能を発揮する。

【0044】

半導体層１０に電圧を印加することによりフォトダイオードを逆バイアス状態として撮像を行う場合がある。本実施形態に係る半導体装置１０１によれば、緩衝層４０は、半導体層１０と接し且つ半導体層１０と同じ導電型を有する。また、緩衝層４０には、コンタクトプラグ４３を介して電極４４が接続されている。従って、電極４４、コンタクトプラグ４３および緩衝層４０を介して、半導体層１０に電圧を印加することが可能である。すなわち、本実施形態に係る半導体装置１０１によれば、緩衝層４０は、半導体層１０に電圧を印加するためのコンタクト層としても機能する。なお、緩衝層４０の材料として、アモルファスシリコンに代えてポリシリコンを用いることも可能である。

【0045】

上記の第１および第２の実施形態においては、半導体層１０および緩衝層４０の導電型をｎ型とし、受光部３０およびフローティングディフュージョン２４をｐ型で構成する場合を例示したが、これらの各構成要素の導電型を反転させてもよい。

【符号の説明】

【0046】

１０ 半導体層
３０ 受光部
４０ 緩衝層
４１ 低屈折率層
１００、１０１ 半導体装置

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図3】

【図4A】

【図4B】