特開 2017-199862 半導体装置の製造方法、及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-199862(P2017-199862A)

(43)【公開日】2017年11月2日

(54)【発明の名称】半導体装置の製造方法、及び半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20171006BHJP

   H01L 27/04 20060101ALI20171006BHJP

   H01L 23/532 20060101ALI20171006BHJP

   H01L 21/768 20060101ALI20171006BHJP

   H01L 21/3213 20060101ALI20171006BHJP

【ＦＩ】

   H01L27/04 C

   H01L21/90 K

   H01L21/88 D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2016-91026(P2016-91026)

(22)【出願日】2016年4月28日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】鳴澤 拓郎

【テーマコード（参考）】

5F033

5F038

【Ｆターム（参考）】

5F033HH08

5F033HH18

5F033HH33

5F033JJ19

5F033KK08

5F033KK18

5F033KK33

5F033MM08

5F033MM13

5F033PP15

5F033QQ02

5F033QQ08

5F033QQ12

5F033QQ37

5F033RR04

5F033RR06

5F033SS11

5F033TT08

5F033VV10

5F033XX00

5F038AC05

5F038AC15

5F038AC17

5F038EZ15

5F038EZ20

(57)【要約】

【課題】静電容量値の低下及びばらつきが抑制されると共に、耐圧の低下が抑制された半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】基板１００上に第１の配線領域１０２Ｂ、及び第２の配線領域１０２Ａを含む配線層を形成する工程と、第１の配線領域１０２Ｂに接続される第１のビアコンタクト１０４Ｂ、及び第２の配線領域１０２Ａに接続される第２のビアコンタクト１０４Ａを含むビアコンタクト対を形成する工程と、少なくとも第１のビアコンタクト１０４Ｂに接続される第１の下層電極１０５Ｂを形成する下層電極形成工程と、第１の下層電極１０５Ｂの側面及び上面の少なくとも一方の面に第１の絶縁膜１０６を形成する工程と、第１の絶縁膜１０６を覆うと共に第２のビアコンタクト１０４Ａに接続される上層電極１０７を形成する工程と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に第１の配線領域、及び第２の配線領域を含む配線層を形成する工程と、
前記第１の配線領域に接続される第１のビアコンタクト、及び前記第２の配線領域に接続される第２のビアコンタクトを含むビアコンタクト対を形成する工程と、
少なくとも前記第１のビアコンタクトに接続される第１の下層電極を形成する下層電極形成工程と、
前記第１の下層電極の側面及び上面の少なくとも一方の面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を覆うと共に前記第２のビアコンタクトに接続される上層電極を形成する工程と、
を含む半導体装置の製造方法。

【請求項2】

前記下層電極形成工程は、前記第２のビアコンタクトに接続される第２の下層電極を形成する工程を含み、
前記第２のビアコンタクトに接続される上層電極を形成する工程は、前記第２の下層電極を介して前記第２のビアコンタクトに接続される上層電極を形成する工程である
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記配線層を形成する工程は、前記配線層を覆って第２の絶縁膜を形成する工程を含み、
前記ビアコンタクト対を形成する工程は、前記第２の絶縁膜上に第３の絶縁膜を形成した後、前記ビアコンタクト対を前記第３の絶縁膜中に形成する工程を含み、
前記第１の下層電極を形成する工程は、全面に下層電極膜を形成した後、前記下層電極膜をパターニングして前記第１の下層電極を形成する工程を含み、
前記第１の絶縁膜を形成する工程は、全面に第１の絶縁体を形成した後、前記第１の絶縁体をパターニングして、前記第１の絶縁膜を形成する工程を含み、
前記上層電極を形成する工程は、全面に上層電極膜を形成した後、前記上層電極膜をパターンニングして、前記上層電極を形成する工程を含む
請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項4】

前記配線層の上部及び下部の少なくとも一方に、１つ又は複数の配線層を形成する工程をさらに含む
請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

基板上に前記第１の配線領域、及び前記第２の配線領域に接続される回路素子を形成する工程をさらに含む
請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。

【請求項6】

前記第１の下層電極は、アルミニウム膜及び窒化チタン膜の少なくとも一方を用いて形成し、
前記ビアコンタクト対は、タングステンで形成する
請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。

【請求項7】

基板上に設けられた第１の配線領域、及び第２の配線領域を含む配線層と、
前記第１の配線領域に接続された第１のビアコンタクト、及び前記第２の配線領域に接続された第２のビアコンタクトを含むビアコンタクト対と、
少なくとも前記第１のビアコンタクトに接続された第１の下層電極と、
前記第１の下層電極の側面及び上面の少なくとも一方の面に形成された絶縁膜と、
前記絶縁膜を覆うと共に前記第２のビアコンタクトに接続された上層電極と、
を含む半導体装置。

【請求項8】

前記第２のビアコンタクトに接続された第２の下層電極をさらに含み、
前記上層電極は、前記第２の下層電極を介して前記第２のビアコンタクトに接続された 請求項７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法、及び半導体装置に関する。

【背景技術】

【0002】

半導体装置におけるキャパシタ素子としてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタが知られている。従来技術に係るＭＩＭキャパシタとして、例えば、特許文献１に開示されたものが知られている。図７に、特許文献１に開示されたＭＩＭキャパシタＣを含む半導体装置９０の構成を、図８に、半導体装置９０の製造工程を概略的に示す。

【0003】

図７に示すように、ＭＩＭキャパシタＣは、絶縁膜３０３を誘電体（キャパシタ膜）とし、絶縁膜３０３の上下に配置された下層電極３０２と上層電極３０４とを、ＭＩＭキャパシタＣの電極対として形成されている。

【0004】

ＭＩＭキャパシタＣの形成に際しては、図８（ａ）に示すように、半導体基板３００上に、ＳｉＯ_２膜（シリコン酸化膜）により絶縁膜３０１を形成した後、下層電極３０２を形成する。下層電極３０２は下層から上層に向けてＴｉ／Ａｌ／ＴｉＮ／Ｔｉの積層構造とされており、Ｔｉ（チタン）膜、Ａｌ（アルミニウム）膜、ＴｉＮ（窒化チタン）膜、及びＴｉ膜の各膜を、スパッタ法等を用いて形成する。図８（ａ）では、簡略化して、Ｔｉ膜を符号３０２ａで、Ａｌ膜を符号３０２ｂで、ＴｉＮ／Ｔｉ膜を符号３０２ｃで表わしている。

【0005】

次に、下層電極３０２上に、ＳｉＯＮ膜（シリコンオキシナイトライド膜）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜し、絶縁膜３０３を形成する。絶縁膜３０３は、ＭＩＭキャパシタＣにおけるキャパシタ膜を構成し、絶縁膜３０３の膜厚は、ＭＩＭキャパシタＣの静電容量等に応じて設定する。次に、図８（ｂ）に示すように、絶縁膜３０３上に、上層電極３０４としてのＴｉＮ膜を、スパッタ法を用いて形成する。

【0006】

次に、図８（ｃ）に示すように、リソグラフィー及びエッチングを用いて、上層電極３０４のパターニングを行う。このパターニングにおいては、上層電極３０４のうちの、ＭＩＭキャパシタＣを形成したい領域（ＭＩＭキャパシタ形成領域３３０）以外の部分を除去するが、絶縁膜３０３は残留させるので、下層電極３０２はエッチングされない。

【0007】

ここで、絶縁膜３０３を残留させず下層電極３０２を露出させると、上記エッチングの際に発生する反応生成物が、ＭＩＭキャパシタ形成領域３３０の側壁部分に付着して耐圧不良等の原因となる。そのため、絶縁膜３０３は残留させるのが好ましい。

【0008】

次に、表面全面に、以下で述べる下層電極３０２を加工する際のリソグラフィー工程における反射防止膜の一部となる絶縁膜３０５を成膜する。本従来技術では、絶縁膜３０５としてＳｉＯＮ膜、すなわち絶縁膜３０３と同じ膜種を用いている。したがって、ＭＩＭキャパシタ形成領域３３０以外の領域では、絶縁膜が、絶縁膜３０３及び絶縁膜３０５の積層構造となる。

【0009】

次に、図８（ｄ）に示すように、リソグラフィー及びエッチングを用いて、下層電極３０２をパターニングする。上記の絶縁膜３０５としてのＳｉＯＮ膜と絶縁膜３０３としてのＳｉＯＮ膜とからなる積層構造が、本リソグラフィーの露光工程における反射防止膜として作用する。

【0010】

次に、ＳｉＯ_２膜による絶縁膜３０６を形成し、その後ビア３２２、ビア３２２内を埋めるプラグ３０７、及びプラグ３０７に電気的に接続された上層配線３０８を形成する。
プラグ３０７は、例えばＷ（タングステン）で形成する。以上の製造工程により、キャパシタ膜である絶縁膜３０３（ＳｉＯＮ膜）を、２つの電極である下層電極３０２及び上層電極３０４で挟んだ構造のＭＩＭキャパシタＣを含む、半導体装置９０が製造される。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１３−１９１７６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、上記特許文献１に開示された半導体装置の製造方法では、上層電極３０４、ビア３２２、上層配線３０８をエッチングして加工する際のプラズマ誘起ダメージ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ Ｄａｍａｇｅ：ＰＩＤ）が絶縁膜３０３にかかる場合がある。ＰＩＤとは、プラズマによってフォトレジスト等の絶縁膜内にホットキャリアが蓄積され、半導体層に損傷が発生する現象であり、このＰＩＤの影響を受けるとＭＩＭキャパシタＣの容量のばらつきが大きくなる。

【0013】

また、上記特許文献１に開示された半導体装置の製造工程では、キャパシタ膜である絶縁膜３０３と反射防止膜である絶縁膜３０５とは、どちらもＳｉＯＮ膜で形成されている。

【0014】

ＳｉＯＮ膜は比誘電率が比較的小さいので、キャパシタ膜（絶縁膜３０３）として用いた場合、ＭＩＭキャパシタＣの静電容量を大きくするためには膜厚を薄くする必要がある。しかしながら、絶縁膜３０３を薄くすると耐圧不良の問題が発生しやすくなる。

【0015】

一方、ＳｉＯＮ膜を反射防止膜（絶縁膜３０５）として用いた場合、ＳｉＯＮ膜は反射率が膜厚に強く依存するので、膜厚を所定の値に管理する必要がある。さらに、上述したように、ＭＩＭキャパシタ形成領域３３０以外の領域では、反射防止膜が絶縁膜３０５と絶縁膜３０３との積層構造となるので、静電容量と反射率の双方を勘案する必要が生じ、膜厚の管理は更に困難となる。

【0016】

以上のように、キャパシタ膜及び反射防止膜としてＳｉＯＮ膜を用いた従来技術では、ＭＩＭキャパシタＣの静電容量と耐圧とがトレードオフとなるので、両方の機能を満たすことが困難となり、また、両絶縁膜の膜厚の管理も困難となる。

【0017】

他方、ＭＩＭキャパシタＣの静電容量を増加させる観点から、ＳｉＯＮ膜よりも比誘電率の高いＳｉＮ膜（シリコン窒化膜）をキャパシタ膜として使用すると、ＭＩＭキャパシタＣの静電容量と耐圧とを両立させることがより容易となる。

【0018】

しかしながら、この場合には、ＳｉＮ膜が露光工程で用いる光を透過するので、反射防止膜としてのＳｉＯＮ膜を別途ＳｉＮ膜上に形成する必要が生ずる。そのため、反射防止膜がＳｉＮ膜とその上に積層されたＳｉＯＮ膜の２層構造となり、パターニングする膜が増えると共に反射防止膜としての機能が落ちるため、下層電極３０２のパターニングが困難になってしまう。

【0019】

本発明は、上述した課題を解決するためになされたものであり、静電容量値の低下及びばらつきが抑制されると共に、耐圧の低下が抑制された半導体装置の製造方法及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0020】

本発明に係る半導体装置の製造方法は、基板上に第１の配線領域、及び第２の配線領域を含む配線層を形成する工程と、前記第１の配線領域に接続される第１のビアコンタクト、及び前記第２の配線領域に接続される第２のビアコンタクトを含むビアコンタクト対を形成する工程と、少なくとも前記第１のビアコンタクトに接続される第１の下層電極を形成する下層電極形成工程と、前記第１の下層電極の側面及び上面の少なくとも一方の面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を覆うと共に前記第２のビアコンタクトに接続される上層電極を形成する工程と、を含むものである。

【0021】

一方、本発明に係る半導体装置は、基板上に設けられた第１の配線領域、及び第２の配線領域を含む配線層と、前記第１の配線領域に接続された第１のビアコンタクト、及び前記第２の配線領域に接続された第２のビアコンタクトを含むビアコンタクト対と、少なくとも前記第１のビアコンタクトに接続された第１の下層電極と、前記第１の下層電極の側面及び上面の少なくとも一方の面に形成された絶縁膜と、前記絶縁膜を覆うと共に前記第２のビアコンタクトに接続された上層電極と、を含むものである。

【発明の効果】

【0022】

本発明によれば、静電容量値の低下及びばらつきが抑制されると共に、耐圧の低下が抑制された半導体装置の製造方法及び半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0023】

【図1】第１の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。

【図2】第１の実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図3】第１の実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図4】第２の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。

【図5】第２の実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図6】第２の実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図7】従来技術に係る半導体装置の構成を示す縦断面図である。

【図8】従来技術に係る半導体装置の製造工程を示す縦断面図である。

【発明を実施するための形態】

【0024】

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。

【0025】

［第１の実施の形態］
図１ないし図３を参照して、本実施の形態に係る半導体装置の製造方法及び半導体装置について説明する。

【0026】

図１は、本実施の形態に係るＭＩＭキャパシタＣ１を含む半導体装置１０の概略構成を示しており、図２及び図３は、本実施の形態に係る半導体装置１０の製造方法における主要な工程を概略的に示している。なお、本実施の形態に係る半導体装置１０では、ＭＩＭキャパシタと共にトランジスタ等の能動素子、抵抗等の受動素子等の他の素子も形成される場合があるが、以下の図では、他の素子の図示を省略しＭＩＭキャパシタの周辺部のみを図示している。また、本実施の形態においてある層が「他の層上」あるいは「基板上」に形成されるとは、ある層が他の層上、又は基板上に直接形成される場合に限らず、第３の層を介して形成される場合を含む。

【0027】

図１に示すように、半導体装置１０は、基板１００、絶縁膜１０１、配線１０２Ａ、１０２Ｂ（以下、総称する場合は「配線１０２」）、絶縁膜１０３、ビアコンタクト１０４Ａ、１０４Ｂ（ビアとプラグの構造体。以下、総称する場合は「ビアコンタクト１０４」）、下層電極１０５Ａ、１０５Ｂ（以下、総称する場合は「下層電極１０５」）、絶縁膜１０６、及び上層電極１０７を含んで構成されている。

【0028】

なお、図１における符号Ｂは、主として本実施の形態に係るＭＩＭキャパシタＣ１が形成されると共に、下層電極側の配線が形成される領域Ｂを示し、符号Ａは、ＭＩＭキャパシタＣ１の上層電極１０７の配線が形成される領域Ａを示している。以下、半導体装置１０における各構成のうち、領域Ａに属する構成については符号の末尾にＡを付し、領域Ｂに属する構成については符号の末尾にＢを付して区別する場合がある。

【0029】

配線１０２は、半導体装置１０内において、ＭＩＭキャパシタＣ１を他の素子、あるいは配線系と接続するための配線層の一部である。

【0030】

下層電極１０５Ｂ、絶縁膜１０６、上層電極１０７を主要部として本実施の形態に係るＭＩＭキャパシタＣ１が構成されている。すなわち、下層電極１０５Ｂ及び上層電極１０７を電極対とし、絶縁膜１０６をキャパシタ膜（キャパシタの誘電体層）として、ＭＩＭキャパシタＣ１が構成されている。

【0031】

ＭＩＭキャパシタＣ１の下層電極１０５Ｂは、ビアコンタクト１０４Ｂを介して配線１０２Ｂに接続され、配線１０２Ｂによって半導体装置１０内の他の構成と接続される。一方、上層電極１０７は領域Ａ及び領域Ｂに跨って形成されており、下層電極１０５Ａ、ビアコンタクト１０４Ａを介して配線１０２Ａに接続されている。上層電極１０７は配線１０２Ａによって半導体装置１０内の他の構成と接続される。以上の接続について各構成を示す符号と共に等価回路で表わすと、図１（ｂ）のようになる。

【0032】

次に、図２及び図３を参照して、ＭＩＭキャパシタＣ１を含む半導体装置１０の製造方法の一例について説明する。

【0033】

まず、基板１００上に、回路素子（トランジスタ等の能動素子、抵抗等の受動素子等）を形成し、回路素子上に絶縁膜を形成した後、配線用のビアコンタクトを形成する。次に、上記絶縁膜上に配線層となる金属膜を成膜した後、フォトリソグラフィー及びエッチングによって該金属膜を加工し、上記ビアコンタクトと接続される配線１０２Ａ（第２の配線領域）、１０２Ｂ（第１の配線領域）を形成する。

【0034】

図２（ａ）に示すように、さらに、配線１０２Ａ、及び１０２Ｂを絶縁膜１０１で埋める。以上の形成工程は公知の工程によって行うことができるので、図２（ａ）では図示を省略している（例えば、特開２００４−１６５５５９号公報）。本実施の形態では、一例として、基板１００をＳｉ（シリコン）基板、絶縁膜１０１をＳｉＯ_２膜としている。また、配線１０２Ａ及び１０２Ｂの各々は、下層から上層に向けて、Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉの積層構造とされている。図２（ａ）では、符号１０ａがＴｉ膜を、１０ｂがＡｌ膜を、１０ｃがＴｉＮ／Ｔｉ膜を、各々表わしている。

【0035】

次に、全面に絶縁膜１０３を成膜させた後、図２（ａ）に示すように、フォトリソグラフィー及びエッチングを用いてビアコンタクト１０４Ａ、及び１０４Ｂを形成する。本実施の形態では、ビアコンタクト１０４Ａ、１０４Ｂを一例としてＷで形成し、絶縁膜１０３を一例としてＳｉＮ膜で形成している。

【0036】

次に、図２（ｂ）に示すように、絶縁膜１０３上に、下層電極１０５（下層電極膜）を形成する。下層電極１０５は、ＡｌとＴｉ化合物の積層膜、たとえば、下層側から順に成膜されたＴｉ／Ａｌ／ＴｉＮ／Ｔｉ膜であり、一例として、スパッタ法を用いて形成される。図２（ｂ）では、符号１２ａがＴｉ膜を、１２ｂがＡｌ膜を、１２ｃがＴｉＮ／Ｔｉ膜を、各々表わしている。

【0037】

次に、図２（ｃ）に示すように、フォトリソグラフィー及びエッチングを用いて下層電極１０５をパターニングする。パターニングの際、レジストの反射防止膜としてはＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）を使用し、下層電極１０５上に反射防止膜を残さないようにする。本パターニングにより、下層電極１０５は、領域Ａに属する下層電極１０５Ａと領域Ｂに属する下層電極１０５Ｂとに分離される。

【0038】

次に、図２（ｄ）に示すように、全面に絶縁膜１０６を形成する。本実施の形態では、絶縁膜１０６を、一例としてＳｉＮ膜としており、ＳｉＮ膜は例えばＣＶＤ法を用いて成膜する。

【0039】

次に、図３（ａ）に示すように、フォトリソグラフィー及びエッチングを用いて絶縁膜１０６をパターニングする。その際、領域Ａの絶縁膜１０６は除去するように（実際には、図３（ａ）に示すように、下層電極１０５Ａの側面の一部に絶縁膜１０６が残留する場合もある）、領域Ｂの絶縁膜１０６は下層電極１０５Ｂを覆って残留するようにパターニングする。

【0040】

次に、図３（ｂ）に示すように、上層電極１０７（上層電極膜）を全面に形成する。本実施の形態では、一例として、上層電極１０７をＴｉＮで形成している。

【0041】

次に、図３（ｃ）に示すように、フォトリソグラフィー及びエッチング（例えば、プラズマを使用したドライエッチング）を用いて上層電極１０７をパターニングする。本パターニングにより、下層電極１０５、及び上層電極１０７を電極対とし、絶縁膜１０６をキャパシタ膜とする、本実施の形態に係るＭＩＭキャパシタＣ１が領域Ｂに形成される。以上の工程によって、ＭＩＭキャパシタＣ１を含む半導体装置１０が製造される。

【0042】

上記従来技術においては、絶縁膜１０６に相当する絶縁膜３０３（キャパシタ膜）は反射防止膜として機能させる必要があるため、使用できる膜厚／構造に制限があった。しかしながら、本実施の形態に係る半導体装置１０では、絶縁膜１０６は反射防止膜として使用しないため、絶縁膜１０６の膜厚は、耐圧及び容量に応じて、制約なく決めることができる。

【0043】

また、本実施の形態に係る半導体装置１０では、図１に示すように、ＭＩＭキャパシタＣ１の電極である上層電極１０７、及び下層電極１０５に接続される配線として、各々の下層に位置する配線１０２を使用している。すなわち、領域Ｂの下層電極１０５ＢをＭＩＭキャパシタＣ１の下層電極として使用し、下層電極１０５Ｂを、ビアコンタクト１０４Ｂを介して配線１０２Ｂに接続する。一方、領域Ｂの上層電極１０７をＭＩＭキャパシタＣ１の上層電極として使用し、上層電極１０７を、下層電極１０５Ａ、ビアコンタクト１０４Ａを介して配線１０２Ａに接続する。その際、下層電極１０５Ｂの側壁に形成された絶縁膜１０６、及び下層電極１０５Ｂの上面に形成された絶縁膜１０６が、ＭＩＭキャパシタＣ１のキャパシタ膜となる。なお、絶縁膜１０６は、必ずしも下層電極１０５Ｂの側壁及び上面の両方に形成する必要はなく、いずれか一方でもＭＩＭキャパシタＣ１のキャパシタ膜の機能を果たす。

【0044】

その結果、従来技術で必要だった上層電極３０４よりさらに上のビア／プラグ及び配線は不要となり、キャパシタ膜（絶縁膜１０６）にかかるＰＩＤは、上層電極１０７のパターニング時だけとなるので、ＰＩＤによる容量ぱらつきを従来技術よりも低減することができる。

【0045】

上記内容をまとめると、本実施の形態に係る半導体装置によれば、ＭＩＭキャパシタの電極対の接続配線として、該電極対より下層に位置する配線を使用しているため、従来技術で必要だったＭＩＭキャパシタの電極対よりさらに上のビアプラグ、及び配線は不要となる。その結果キャパシタ膜にかかるＰＩＤは、上層電極のパターニング時だけとなるので、ＰＩＤによる容量ぱらつきを従来技術よりも低減することが可能となった。また、キャパシタ膜を反射防止膜として使用しないため、その膜厚／構造は、所望の耐圧、及び容量に合わせて自由に変えることが可能となった。

【0046】

以上、詳述したように、本実施の形態に係る発明によれば、静電容量値の低下及びばらつきが抑制されると共に、耐圧の低下が抑制された半導体装置の製造方法及び半導体装置を提供することが可能となる。

【0047】

［第２の実施の形態］
図４ないし図６を参照して、本実施の形態に係る半導体装置の製造方法及び半導体装置について説明する。

【0048】

図４は、本実施の形態に係るＭＩＭキャパシタＣ２を含む半導体装置５０の概略構成を示しており、図５及び図６は、本実施の形態に係る半導体装置５０の製造方法における主要な工程を概略的に示している。なお、本実施の形態に係る半導体装置５０では、ＭＩＭキャパシタと共にトランジスタ等の能動素子、抵抗等の受動素子等の他の素子も形成される場合があるが、以下の図では、他の素子の図示を省略しＭＩＭキャパシタの周辺部のみを図示している。

【0049】

図４に示すように、半導体装置５０は、基板２００、絶縁膜２０１、配線２０２Ａ、２０２Ｂ（以下、総称する場合は「配線２０２」）、絶縁膜２０３、ビアコンタクト２０４Ａ、２０４Ｂ（以下、総称する場合は「ビアコンタクト２０４」）、下層電極２０５、絶縁膜２０６、及び上層電極２０７を含んで構成されている。

【0050】

なお、図４における符号Ｂは、主として本実施の形態に係るＭＩＭキャパシタＣ２が形成されると共に、下層電極側の配線が形成される領域Ｂを示し、符号Ａは、ＭＩＭキャパシタＣ２の上層電極２０７の配線が形成される領域Ａを示している。以下、半導体装置５０における各構成のうち、領域Ａに属する構成については符号の末尾にＡを付し、領域Ｂに属する構成については符号の末尾にＢを付して区別する場合がある。

【0051】

配線２０２は、半導体装置５０内において、ＭＩＭキャパシタＣ２を他の素子、あるいは配線系と接続するための配線層の一部である。

【0052】

下層電極２０５、絶縁膜２０６、上層電極２０７を主要部として本実施の形態に係るＭＩＭキャパシタＣ２が構成されている。すなわち、下層電極２０５及び上層電極２０７を電極対とし、絶縁膜２０６をキャパシタ膜として、ＭＩＭキャパシタＣ２が構成されている。

【0053】

ＭＩＭキャパシタＣ２の下層電極２０５は、ビアコンタクト２０４Ｂを介して配線２０２Ｂに接続され、配線２０２Ｂによって半導体装置５０内の他の構成と接続される。一方、上層電極２０７は領域Ａ及び領域Ｂに跨って形成されており、ビアコンタクト２０４Ａを介して配線２０２Ａに接続されている。上層電極２０７は配線２０２Ａによって半導体装置５０内の他の構成と接続される。以上の接続について各構成を示す符号と共に等価回路で表わすと、図４（ｂ）のようになる。

【0054】

次に、図５及び図６を参照して、ＭＩＭキャパシタＣ２を含む半導体装置５０の製造方法の一例について説明する。

【0055】

まず、基板２００上に、回路素子（トランジスタ等の能動素子、抵抗等の受動素子等）を形成し、回路素子上に絶縁膜を形成した後、配線用のビアコンタクトを形成する。次に、上記絶縁膜上に配線層となる金属膜を成膜した後、フォトリソグラフィー及びエッチングによって該金属膜を加工し、上記ビアコンタクトと接続される配線２０２Ａ（第２の配線領域）、２０２Ｂ（第１の配線領域）を形成する。

【0056】

図５（ａ）に示すように、さらに、配線２０２Ａ、及び２０２Ｂを絶縁膜２０１で埋める。以上の形成工程は公知の工程によって行うことができるので、図５（ａ）では図示を省略している。本実施の形態では、一例として、基板２００をＳｉ基板、絶縁膜２０１をＳｉＯ_２膜としている。また、配線２０２Ａ及び２０２Ｂの各々は、下層から上層に向けて、Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉの積層構造とされている。図５（ａ）では、符号１４ａがＴｉ膜を、１４ｂがＡｌ膜を、１４ｃがＴｉＮ／Ｔｉ膜を、各々表わしている。

【0057】

次に、図５（ａ）に示すように、全面に絶縁膜２０３を成膜させた後、フォトリソグラフィー及びエッチングを用いてビアコンタクト２０４Ａ、及び２０４Ｂを形成する。本実施の形態では、ビアコンタクト２０４Ａ、２０４Ｂを、一例としてＷで形成し、絶縁膜２０３を、一例としてＳｉＮ膜で形成している。

【0058】

次に、図５（ｂ）に示すように、絶縁膜２０３上に、下層電極２０５（下層電極膜）を形成する。下層電極２０５は、ＡｌとＴｉ化合物の積層膜、たとえば、下層側から順に成膜されたＴｉ／Ａｌ／ＴｉＮ／Ｔｉ膜であり、一例として、スパッタ法を用いて形成される。図５（ｂ）では、符号１６ａがＴｉ膜を、１６ｂがＡｌ膜を、１６ｃがＴｉＮ／Ｔｉ膜を、各々表わしている。

【0059】

次に、図５（ｃ）に示すように、フォトリソグラフィー及びエッチングを用いて下層電極２０５をパターニングする。パターニングの際、領域Ａに下層電極２０５を残さないようにする。

【0060】

次に、図５（ｄ）に示すように、全面に絶縁膜２０６を形成する。本実施の形態では、絶縁膜２０６を、一例としてＳｉＮ膜としており、ＳｉＮ膜は例えばＣＶＤ法を用いて成膜する。

【0061】

次に、図６（ａ）に示すように、フォトリソグラフィー及びエッチングを用いて絶縁膜２０６をパターニングする。その際、領域Ａの絶縁膜２０６は除去するように、領域Ｂの絶縁膜２０６は下層電極２０５を覆って残留するようにパターニングする。

【0062】

次に、図６（ｂ）に示すように、上層電極２０７（上層電極膜）を全面に形成する。本実施の形態では、一例として、上層電極２０７をＴｉＮで形成している。

【0063】

次に、図６（ｃ）に示すように、フォトリソグラフィー及びエッチング（例えば、プラズマを使用したドライエッチング）を用いて上層電極２０７をパターニングする。本パターニングにより、下層電極２０５、及び上層電極２０７を電極対とし、絶縁膜２０６をキャパシタ膜とする、本実施の形態に係るＭＩＭキャパシタＣ２が領域Ｂに形成される。以上の工程によって、ＭＩＭキャパシタＣ２を含む半導体装置５０が製造される。

【0064】

ＭＩＭキャパシタＣ２では、図４に示すように、領域Ｂの下層電極２０５がＭＩＭキャパシタの一方の電極とされ、この一方の電極がビアコンタクト２０４Ｂを介して配線２０２Ｂに接続される。一方、領域Ａ及び領域Ｂに跨って形成された上層電極２０７がＭＩＭキャパシタＣ２の他方の電極とされ、この他方の電極がビアコンタクト２０４Ａを介して配線２０２Ａに接続される。下層電極２０５の側壁に形成された絶縁膜２０６、及び下層電極２０５の上面に形成された絶縁膜２０６が、ＭＩＭキャパシタＣ２のキャパシタ膜となる。なお、絶縁膜２０６は、必ずしも下層電極２０５の側壁及び上面の両方に形成する必要はなく、いずれか一方でもＭＩＭキャパシタＣ２のキャパシタ膜の機能を果たす。

【0065】

ここで、上記実施の形態に係るＭＩＭキャパシタＣ１では、絶縁膜１０６のパターニングの際、領域Ａに露出するのは、下層電極１０５Ａの上面、あるいは側壁に形成されているＴｉＮ／Ｔｉ膜１２ｃ、あるいはＡｌ膜１２ｂである（図３（ａ）参照）。しかしながら、本実施の形態に係るＭＩＭキャパシタＣ２では、領域Ａに下層電極２０５を残さないので、絶縁膜２０６のパターニングの際、領域Ａに露出するのはＴｉＮ／Ｔｉ膜やＡｌ膜ではなく、図６（ｃ）に示すように、ビアコンタクト２０４ＡのＷ膜となる。

【0066】

上記実施の形態に係るＭＩＭキャパシタＣ１では、絶縁膜１０６の加工時に露出するＴｉＮ膜、あるいはＡｌ膜から発生する金属含有反応生成物が周囲に飛散して付着することにより、半導体層の欠陥が増加することも想定される。これに対し、本実施の形態に係るＭＩＭキャパシタＣ２では、絶縁膜２０６の加工時に露出する膜が、ＴｉＮ膜あるいはＡｌ膜よりエッチングレートの低いＷ膜となるので、飛散する反応生成物を大幅に抑制することができる。

【0067】

なお、上記各実施の形態では、キャパシタ膜としてＳｉＮ膜を用いる形態を例示して説明したが、これに限られず、他の絶縁膜、例えばより誘電率の高い絶縁膜に置き換えてもよい。

【0068】

また、上記各実施の形態では、最も上層の配線（配線１０２、２０２）の上部にＭＩＭキャパシタ（Ｃ１、Ｃ２）を形成する形態を例示して説明したが、これに限られず、多層配線構造における中間の配線の上部に形成してもよい。この場合、例えば、４層配線であれば第２層の配線を配線１０２、２０２とし、その上に第３層、第４層の配線を形成する。

【符号の説明】

【0069】

１０、５０、９０ 半導体装置
１０ａ、１２ａ、１４ａ、１６ａ Ｔｉ膜
１０ｂ、１２ｂ、１４ｂ、１６ｂ Ａｌ膜
１０ｃ、１２ｃ、１４ｃ、１６ｃ ＴｉＮ／Ｔｉ膜
１００、２００ 基板
１０１、２０１、３０１ 絶縁膜
１０２、１０２Ａ、１０２Ｂ、２０２、２０２Ａ、２０２Ｂ 配線
１０３、２０３ 絶縁膜
１０４、１０４Ａ、１０４Ｂ、２０４、２０４Ａ、２０４Ｂ ビアコンタクト
１０５、１０５Ａ、１０５Ｂ、２０５ 下層電極
１０６、２０６ 絶縁膜
１０７、２０７ 上層電極
３００ 半導体基板
３０１ 絶縁膜
３０２ 下層電極
３０２ａ Ｔｉ膜
３０２ｂ Ａｌ膜
３０２ｃ ＴｉＮ／Ｔｉ膜
３０３ 絶縁膜
３０４ 上層電極
３０５ 絶縁膜
３０６ 絶縁膜
３０７ プラグ
３０８ 上層配線
３２２ ビア
３３０ ＭＩＭキャパシタ形成領域
Ｃ、Ｃ１、Ｃ２ ＭＩＭキャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】